WO2010140198A1 - 昇圧回路及び昇圧回路装置 - Google Patents

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WO2010140198A1
WO2010140198A1 PCT/JP2009/005813 JP2009005813W WO2010140198A1 WO 2010140198 A1 WO2010140198 A1 WO 2010140198A1 JP 2009005813 W JP2009005813 W JP 2009005813W WO 2010140198 A1 WO2010140198 A1 WO 2010140198A1
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voltage
terminal
connection terminal
capacitor
capacitor connection
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PCT/JP2009/005813
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English (en)
French (fr)
Inventor
黒田啓介
Original Assignee
パナソニック株式会社
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Publication date
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps

Definitions

  • the present invention relates to a booster circuit and a booster circuit device.
  • the booster circuit is a circuit that converts (boosts) and outputs a power supply voltage applied to a power supply terminal to a boosted voltage higher than the power supply voltage, and is incorporated in various electronic devices.
  • a boosting method in the boosting circuit there are a flyback method using a transformer, a charge pump method using a capacitor, and the like.
  • the size can be reduced as much as it is not necessary to use a transformer as compared with the flyback system, and it is particularly popular for portable devices that are required to be small and thin.
  • FIG. 10 is a diagram showing a configuration of a conventional booster circuit device using a charge pump type booster circuit (see Patent Document 1).
  • the booster circuit device 2 shown in FIG. 10 uses the diodes DA and DB as switches for charge transfer, and based on the clock signal, accumulates charges in the capacitor CA and transfers charges from the capacitor CA to the capacitor CB. By repeating, there is a charge pump type booster circuit 6 that boosts the power supply voltage VCC.
  • the booster circuit 6 is implemented as a semiconductor integrated circuit, and includes a terminal T1 (power supply terminal) for applying the power supply voltage VCC, a terminal T2 (output terminal) for outputting the boosted voltage VG, and terminals CP1 and CP2 for connecting both electrodes of the capacitor CA. (Capacitor connection terminal).
  • the capacitor CB is connected between the terminal T1 and the terminal T2.
  • the booster circuit 6 has a booster unit 9 composed of diodes DA and DB and a level shift circuit 7.
  • the diodes DA and DB are connected in series between the terminal T1 and the terminal T2.
  • the anode of the diode DB is connected to the terminal CP2, and the cathode of the diode DB is connected to the terminal T2.
  • the circuit composed of the booster 9 and the capacitors CA and CB constitutes a charge pump circuit.
  • the level shift circuit 7 receives a clock signal CLK (H level: V0 (V), L level: 0 (V)) from the outside, and a clock signal CLK1 (H level: VREG (V)) obtained by level shifting the clock signal CLK. , L level: 0 (V)).
  • the clock signal CLK1 is input to the terminal CP1.
  • the booster circuit 6 uses the clock signal CLK1 (clock signal) to turn on and off the diodes DA and DB in a complementary manner, accumulates charges in the capacitor CA, and transfers the charges accumulated in the capacitor CA to the capacitor CB. Is repeated to perform the boosting operation.
  • CLK1 clock signal
  • the voltage at the terminal T2 rises from 0 (V) to “VCC-2 ⁇ Vd + VREG (V)”. That is, the booster circuit 6 boosts the power supply voltage VCC applied to the terminal T1 to the boosted voltage VG of “VCC-2 ⁇ Vd + VREG (V)”, and outputs the boosted voltage from the terminal T2.
  • the booster circuit 6 has a ground fault protection function for preventing an excessive ground fault current from flowing through the diode DA or the diodes DA and DB due to the ground fault of the terminal T2 or the terminal CP2. .
  • the above ground fault protection function is constituted by the switch SW and the switch control circuit 8.
  • the switch SW is provided between the terminal T1 and the anode of the diode DA, and enters a conductive state (normal time) or a non-conductive state (ground fault) based on the switch control signal CTRL from the switch control circuit 8.
  • the switch control circuit 8 receives a power supply voltage VCC applied to the terminal T1, a diode voltage VD1 corresponding to the voltage at the terminal CP2, and a boosted voltage VG corresponding to the voltage at the terminal T2.
  • the switch control circuit 8 detects whether or not the boosted voltage VG is lower than a predetermined threshold voltage. When detecting that the boosted voltage VG is lower than the predetermined threshold voltage, the terminal CP2 or the terminal T2 has a ground fault. Detect the effect. Then, the switch control circuit 8 outputs a switch control signal CTRL to switch the switch SW from the conductive state to the non-conductive state. As a result, since the current path through which the ground fault current flows is cut off, it is possible to prevent the ground fault current from flowing through the diodes DA and DB.
  • the switch control circuit 8 includes a detection unit 8A configured by a resistance voltage dividing circuit and a comparator, and a timer latch circuit 8B configured by a timer circuit, a latch circuit, and the like. It is equipped with. Therefore, in order to provide a ground fault protection function, a circuit other than the boosting unit as described above is required, which increases the circuit scale of the boosting circuit and hinders downsizing and cost reduction of the boosting circuit device. There is a problem. Furthermore, at least the above-described resistance voltage dividing circuit and comparator consume control current. For this reason, there is a problem that the current consumption of the booster circuit device is increased.
  • a booster circuit is a booster circuit used by being connected to a first capacitor and a second capacitor, and includes a power supply terminal to which a power supply voltage is applied, and the first capacitor A first capacitor connection terminal that is connected to one electrode of the capacitor and outputs a boosted voltage obtained by boosting the power supply voltage; and a current path extending from the power supply terminal to the first capacitor connection terminal.
  • a first rectifier element inserted in a forward direction from the first capacitor connection terminal to the first capacitor connection terminal; and the current path between the first rectification element and the first capacitor connection terminal; An oscillating voltage is connected to the second rectifier element inserted in the forward direction from the first rectifier element toward the first capacitor connection terminal and one electrode of the second capacitor.
  • a switching element inserted in the current path between a connection point and a connection point between the third capacitor connection terminal and the power supply terminal, and a control terminal for controlling on / off of the switching element is the first And the switching element is turned on when the voltage of the first capacitor connection terminal exceeds the voltage of the third capacitor connection terminal by a certain voltage or more.
  • the capacitor connection terminal is turned off.
  • the “certain voltage” is a voltage determined according to the design of the booster circuit.
  • the switching element cannot be turned on because the voltage at the first capacitor connection terminal does not exceed the voltage at the third capacitor connection terminal in the first place. Further, since the current path from the power supply terminal to the first capacitor connection terminal is interrupted as the switching element is turned off, the first rectifying element and the second rectifying element cannot be turned on. As described above, the first rectifying element and the second rectifying element are protected.
  • the initial voltage 0 (V) of the third capacitor connection terminal is applied to the high potential side electrode of the second rectifier element.
  • the two rectifying elements cannot be turned on. Therefore, charge transfer from the second capacitor to the first capacitor via the second rectifying element is not performed, and the voltage of the first capacitor connection terminal cannot be boosted and the initial voltage is 0 (V).
  • the switching element cannot be turned on because the voltage of the first capacitor connection terminal does not exceed the voltage of the third capacitor connection terminal in the first place, and the first capacitor is connected to the first capacitor as the switching element is turned off. Since the current path to the connection terminal is interrupted, the first rectifying element and the second rectifying element cannot be turned on. As described above, the first rectifying element and the second rectifying element are protected.
  • the third capacitor connection terminal has a ground fault during the step-up operation
  • the voltage of the first capacitor connection terminal decreases with time.
  • the switching element is turned off according to the voltage of the first capacitor connection terminal with respect to the voltage of the third capacitor connection terminal. For this reason, the current path of the ground fault current from the power supply terminal to the third capacitor connection terminal via the first rectifying element is interrupted. As described above, the first rectifying element is protected.
  • the switching element is a voltage-driven transistor having two main terminals through which current flows in and out and a control terminal for controlling on / off, and one of the main terminals is connected to the current path on the power supply terminal side, The other main terminal may be connected to the current path on the connection point side with the third capacitor connection terminal, and the control terminal may be connected to the first capacitor connection terminal.
  • the switching element is an N-channel MOS field effect transistor, the one main terminal is a drain terminal, the other main terminal is a source terminal, and the control terminal is a gate terminal. Good.
  • the switching element is preferably an enhancement type.
  • the switching device can be switched at a high speed and the circuit configuration of the booster circuit can be simplified.
  • the switching element may be an insulated gate bipolar transistor, the one main terminal may be a collector terminal, the other main terminal may be an emitter terminal, and the control terminal may be a gate terminal.
  • the switching device can be switched at high speed and the consumption current can be well balanced, and the circuit configuration of the booster circuit can be simplified.
  • a voltage fixing circuit connected in parallel with the second rectifying element, wherein the voltage fixing circuit has a voltage difference between the voltage of the first capacitor connection terminal and the voltage of the connection terminal of the third capacitor;
  • the voltage of the first capacitor connection terminal may be fixed so as not to exceed a predetermined voltage.
  • the voltage of the first capacitor connection terminal can be fixed to a predetermined voltage by the above-described voltage fixing circuit. it can. As a result, the ground fault current that temporarily flows from the power supply terminal toward the third capacitor connection terminal can be suppressed.
  • the second rectifying element is a diode
  • the voltage fixing circuit is a Zener diode
  • an anode of the Zener diode used as the voltage fixing circuit is connected to an anode of the diode used as the second rectifying element.
  • the cathode of the Zener diode used as the voltage fixing circuit may be connected to the cathode of the diode used as the second rectifier element.
  • the configuration of the voltage fixing circuit can be simplified.
  • the second rectifying element is a diode
  • the voltage fixing circuit is a diode
  • an anode of the diode used as the voltage fixing circuit is connected to a cathode of the diode used as the second rectifying element;
  • the cathode of the diode used as the voltage fixing circuit may be connected to the anode of the diode used as the second rectifying element.
  • the configuration of the voltage fixing circuit can be simplified.
  • a resistor element for limiting current may be provided in a current path between the power supply terminal and the third capacitor connection terminal.
  • another booster circuit is a booster circuit used by being connected to a first capacitor and a second capacitor, and includes a power supply terminal to which a power supply voltage is applied; A first capacitor connection terminal connected to one electrode of the first capacitor and outputting a boosted voltage obtained by boosting the power supply voltage; and a current path from the power supply terminal to the first capacitor connection terminal; A diode inserted in a forward direction from a power supply terminal toward the first capacitor connection terminal and a current path between the diode and the first capacitor connection terminal from the diode to the first capacitor connection terminal.
  • a zener diode inserted in a forward direction toward the capacitor connection terminal and one electrode of the second capacitor, and an oscillating voltage A second capacitor connection terminal to be applied; a third capacitor connection terminal connected to the current path between the diode and the Zener diode; and the other electrode of the second capacitor;
  • a switching element inserted in the current path between the connection point of the capacitor connection terminal and the power supply terminal, and a control terminal for controlling on / off of the switching element is connected to the first capacitor connection terminal And the switching element is turned on when the voltage of the first capacitor connection terminal exceeds the voltage of the third capacitor connection terminal by a certain voltage or more, and the voltage of the first capacitor connection terminal is
  • the Zener diode is configured to be turned off when the voltage of the third capacitor connection terminal does not exceed a certain voltage or more.
  • the initial voltage 0 (V) of the third capacitor connection terminal is applied to the high potential side electrode in the forward direction of the Zener diode.
  • the diode cannot turn on. Accordingly, charge transfer from the second capacitor to the first capacitor via the Zener diode is not performed, and the voltage of the first capacitor connection terminal cannot be boosted and the initial voltage 0 (V) is continued. To do. Therefore, the switching element cannot be turned on, and neither the diode nor the Zener diode can be turned on. As described above, the diode and the Zener diode are protected.
  • the voltage of the first capacitor connection terminal can be fixed to a predetermined voltage by the Zener diode, and the third capacitor connection terminal can be fixed from the power supply terminal. It is possible to suppress a ground fault current that temporarily flows toward
  • a booster circuit device includes a first capacitor, a second capacitor, a booster circuit that outputs a boosted voltage obtained by boosting a power supply voltage based on a clock signal, and the booster A load control circuit that controls a load based on a voltage; and a timer circuit that sets the load control circuit to a standby state after the clock signal starts to oscillate until a predetermined time is counted.
  • a first rectifier element inserted in a forward direction from the power supply terminal toward the first capacitor connection terminal in a current path leading to the first capacitor connection terminal;
  • the second inserted in the current path between the first rectifier element and the first capacitor connection terminal so as to be in the forward direction from the first rectifier element toward the first capacitor connection terminal.
  • a third capacitor connection terminal connected to the current path and the other electrode of the second capacitor; and inserted into the current path between the connection point of the third capacitor connection terminal and the power supply terminal.
  • a switching terminal is connected to the first capacitor connection terminal, and the switching element is connected to the first capacitor connection terminal. Turns on when the voltage of the third capacitor connection terminal exceeds a voltage of a certain voltage or more, and turns off when the voltage of the first capacitor connection terminal does not exceed the voltage of the third capacitor connection terminal by more than a certain voltage.
  • a booster circuit device configured as described above.
  • the boosted voltage output from the first capacitor connection terminal rises. Since the load control circuit is set in a standby state for a predetermined time counted by the timer circuit when it is in the middle and extremely low, it prevents the load control circuit from malfunctioning and increasing heat during the boost start-up. Can do.
  • another booster circuit device includes a first capacitor, a second capacitor, a booster circuit that outputs a boosted voltage obtained by boosting a power supply voltage based on a clock signal, A load control circuit that controls a load based on the boosted voltage; and a timer circuit that sets the load control circuit to a standby state after the clock signal starts oscillating until a predetermined time is counted.
  • the circuit includes a power supply terminal to which the power supply voltage is applied, a first capacitor connection terminal that is connected to one electrode of the first capacitor and outputs a boosted voltage obtained by boosting the power supply voltage, and the power supply terminal.
  • a switching element inserted in the current path between a connection point between the third capacitor connection terminal and the third capacitor connection terminal and the power supply terminal, and controls the on / off of the switching element.
  • the terminal is connected to the first capacitor connection terminal, and the switching element is connected to the first capacitor connection terminal. Turns on when the voltage of the third capacitor connection terminal exceeds a voltage of a certain voltage or more, and turns off when the voltage of the first capacitor connection terminal does not exceed the voltage of the third capacitor connection terminal by more than a certain voltage.
  • the Zener diode is configured such that when the voltage of the first capacitor connection terminal exceeds a predetermined voltage than the voltage of the third capacitor connection terminal, the voltage of the first capacitor connection terminal A booster circuit device that fixes the voltage.
  • the boosted voltage output from the first capacitor connection terminal rises. Since the load control circuit is set in a standby state for a predetermined time counted by the timer circuit when it is in the middle and extremely low, it prevents the load control circuit from malfunctioning and increasing heat during the boost start-up. Can do.
  • still another booster circuit device includes a first capacitor, a second capacitor, and a booster circuit that outputs a boosted voltage obtained by boosting a power supply voltage based on an oscillation voltage.
  • a load control circuit that controls a load based on the boosted voltage, and compares the boosted voltage with a predetermined reference voltage and puts the load control circuit in a standby state until the boosted voltage exceeds the predetermined reference voltage.
  • the booster circuit is connected to a power supply terminal to which the power supply voltage is applied and one electrode of the first capacitor, and outputs a boosted voltage obtained by boosting the power supply voltage.
  • the first rectifier element In the current path between the first rectifier element inserted in the same way and the first rectifier element and the first capacitor connection terminal, the first rectifier element is directed to the first capacitor connection terminal.
  • a second rectifier element inserted so as to be in the forward direction, a second capacitor connection terminal to which the oscillating voltage is applied, connected to one electrode of the second capacitor, and the first rectifier
  • a third capacitor connection terminal connected to the current path between the element and the second rectifier element and the other electrode of the second capacitor; and a connection point of the third capacitor connection terminal;
  • a switching element inserted in the current path between the power supply terminal, a control terminal for controlling on / off of the switching element is connected to the first capacitor connection terminal, and the switch The switching element is turned on when the voltage of the first capacitor connection terminal exceeds the voltage of the third capacitor connection terminal by a certain voltage or more, and the voltage of the first capacitor connection terminal is set to the third capacitor connection terminal.
  • a booster circuit device configured to be turned off when the voltage does not exceed a certain voltage.
  • the boosted voltage output from the first capacitor connection terminal rises.
  • the load control circuit is set in the standby state until the boost voltage exceeds the specified reference voltage in the comparison circuit. An increase can be prevented.
  • still another booster circuit device includes a first capacitor, a second capacitor, and a booster circuit that outputs a boosted voltage obtained by boosting a power supply voltage based on an oscillation voltage.
  • a load control circuit that controls a load based on the boosted voltage, and compares the boosted voltage with a predetermined reference voltage and puts the load control circuit in a standby state until the boosted voltage exceeds the predetermined reference voltage.
  • the booster circuit is connected to a power supply terminal to which the power supply voltage is applied and one electrode of the first capacitor, and outputs a boosted voltage obtained by boosting the power supply voltage.
  • a second capacitor connection terminal connected to one electrode of the second capacitor, to which the oscillating voltage is applied, the current path between the diode and the Zener diode, and the second capacitor
  • a third capacitor connection terminal connected to the other electrode, and a switching element inserted in the current path between the connection point of the third capacitor connection terminal and the power supply terminal, and
  • a control terminal for controlling on / off of the switching element is connected to the first capacitor connection terminal, and the switching element ON when the voltage of the first capacitor connection terminal exceeds the voltage of the third capacitor connection terminal by more than a certain voltage, the voltage of the first capacitor connection terminal becomes the voltage of the third capacitor connection terminal.
  • the Zener diode is configured to be turned off when the voltage does not exceed a certain voltage, and the Zener diode has the first capacitor connection voltage when the voltage of the first capacitor connection terminal is higher than the voltage of the third capacitor connection terminal.
  • a booster circuit device that fixes a voltage of a capacitor connection terminal to the predetermined voltage.
  • the boosted voltage output from the first capacitor connection terminal rises.
  • the load control circuit is set in the standby state until the boost voltage exceeds the specified reference voltage in the comparison circuit. An increase can be prevented.
  • the present invention provides a charge pump type booster circuit that uses two rectifier elements as a charge transfer switch and repeats charge accumulation and transfer by two capacitors, and has a capacitor connection terminal for connecting the two capacitors.
  • a ground fault protection function for preventing the destruction of the two rectifying elements in the case of a ground fault can be realized with a simple circuit configuration.
  • FIG. 1 is a diagram showing a configuration of a booster circuit device having a booster circuit according to Embodiment 1 of the present invention.
  • FIG. 2 is a time chart for explaining the operation at the time of boosting of the booster circuit according to the first embodiment of the present invention.
  • FIG. 3 is a time chart for explaining the operation at the time of grounding of the terminal BC2 of the booster circuit according to Embodiment 1 of the present invention.
  • FIG. 4 is a diagram showing a configuration of a booster circuit device having a booster circuit according to the second embodiment of the present invention.
  • FIG. 5 is a time chart for explaining the operation at the time of grounding of the terminal BC2 of the booster circuit according to the second embodiment of the present invention.
  • FIG. 1 is a diagram showing a configuration of a booster circuit device having a booster circuit according to Embodiment 1 of the present invention.
  • FIG. 2 is a time chart for explaining the operation at the time of boosting of the booster circuit according to the first embodiment of the present invention.
  • FIG. 6 is a diagram showing a configuration of a booster circuit device having a booster circuit according to Embodiment 3 of the present invention.
  • FIG. 7 is a time chart for explaining the operation at the time of boosting of the boosting circuit according to the third embodiment of the present invention.
  • FIG. 8 is a diagram showing a configuration of a booster circuit device having a booster circuit according to the fourth embodiment of the present invention.
  • FIG. 9 is a time chart for explaining the operation at the time of step-up startup of the step-up circuit according to the fourth embodiment of the present invention.
  • FIG. 10 is a diagram showing a configuration of a booster circuit device having a conventional booster circuit.
  • FIG. 1 is a diagram showing a configuration of a booster circuit device having a booster circuit according to Embodiment 1 of the present invention.
  • a booster circuit device 100 shown in FIG. 1 includes a power supply V1, a power supply V2, a capacitor C1 (first capacitor), a capacitor C2 (second capacitor), a booster circuit 10, and a load control circuit 50. It is configured.
  • the booster circuit 10 uses the rectifying element 11 and the rectifying element 12 (charge transfer switch) to store the charge in the capacitor C2 and transfer the charge from the capacitor C2 to the capacitor C1. ) Is repeated to adopt a charge pump system that boosts the power supply voltage VCC of the power supply V1.
  • the booster circuit 10 boosts the power supply voltage VCC using the clock signal CLK as described above, and the load control circuit 50 drives the load 80 based on the boosted terminal VG voltage (boosted voltage). Control.
  • the booster circuit device 100 may be configured to share the power supply V1 and omit the power supply V2 and connect the other electrode of the capacitor C1 to the power supply V1 in the same manner as the booster circuit device 2 shown in FIG. Good.
  • the booster circuit 10 is implemented (formed) as a semiconductor integrated circuit such as an analog IC.
  • the booster circuit 10 is connected to the power source V1 and is applied to a terminal VCC (power source terminal) for applying the voltage VCC (power source voltage) of the power source V1, and one terminal of the capacitor C2 is connected to one electrode BC1 (second circuit).
  • VP first capacitor connection terminal
  • VG for outputting boosted power VG.
  • the terminal VG may be shared with the terminal VP similarly to the booster circuit device 2 shown in FIG. In this case, the load control circuit 50 is connected to the terminal VP.
  • the booster circuit 10 further includes a rectifying element 11 (first rectifying element), a rectifying element 12 (second rectifying element), an oscillation circuit 13, and a switching element 14.
  • a rectifying element 11 first rectifying element
  • a rectifying element 12 second rectifying element
  • an oscillation circuit 13 a switching element 14.
  • the rectifier element 11 is an element having a characteristic of flowing a forward current when a forward bias exceeding a predetermined threshold voltage Vd is applied.
  • the rectifying element 11 has a current path between the terminal VCC and the terminal BC2 (the wiring 110, the node 15 arranged in the wiring 110 between the rectifying elements 11 and 12, the wiring 150), and the high potential side electrode P4 is connected to the terminal VCC side.
  • the low potential side electrode P5 is arranged on the terminal BC2 side. That is, the rectifying element 11 is arranged in the forward direction from the terminal VCC toward the terminal BC2.
  • a diode D1 that is a diode rectifying switching element is employed in the present embodiment.
  • the threshold voltage Vd is a forward drop voltage of the diode D1.
  • a synchronous rectifying switching element may be employed.
  • the rectifying element 12 is an element having a characteristic of flowing a forward current when a forward bias exceeding a predetermined threshold voltage Vd is applied.
  • the rectifying element 12 is arranged in a current path (wiring 150, node 15, node 16, wiring 160) between the terminal BC2 and the terminal VP, and the high potential side electrode P6 in the forward direction is on the terminal BC2 side and the forward direction. Are arranged such that the low potential side electrode P7 is on the terminal VP side.
  • the rectifying element 12 is connected in series with the rectifying element 11. That is, the rectifying element 12 is disposed in the forward direction from the rectifying element 11 toward the terminal VP. In the present embodiment, the rectifying element 12 is connected to the terminal VG through the wiring 180.
  • a diode D ⁇ b> 2 that is a diode rectifying switching element is employed as in the rectifying element 11.
  • the threshold voltage Vd of the rectifying element 12 is a forward voltage drop of the diode D2.
  • a synchronous rectifying switching element may be employed.
  • the switching element 14 is configured to be turned on / off based on the voltage of the terminal VP and the voltage of the terminal BC2 when the voltage of the terminal VP is applied. Specifically, the switching element 14 is disposed between the current path (wiring 110) between the terminal VCC and the high potential side electrode P4 of the rectifying element 11. The switching element 14 may be disposed between current paths (wiring 110, node 15) between the low potential side electrode P5 of the rectifying element 11 and the terminal BC2 and the high potential side electrode P6 of the rectifying element 12. That is, the arrangements of the switching element 14 and the rectifying element 11 shown in FIG. 1 may be interchanged.
  • the switching element 14 uses a voltage-driven transistor having two main terminals P1 and P2 through which current flows in and out and a control terminal P3 for controlling on / off.
  • a current-driven transistor such as a bipolar transistor
  • the boost characteristic decreases during normal operation.
  • the control terminal is insulated and no current flows from the control terminal P3 to the other main terminal P2, so that the boosting characteristic (boost voltage) during normal operation is Can be suppressed.
  • One main terminal P1 of the two main terminals P1 and P2 in the switching element 14 is connected to a current path (wiring 110) on the terminal VCC side, and the other main terminal P2 is a current path (wiring 110, node on the terminal BC2 side). 15 and wiring 150).
  • the control terminal P3 of the switching element 14 is connected to the node 17 arranged in the current path (the node 16 arranged between the wiring 180 and the wiring 160) between the rectifying element 12 and the terminal VP via the wiring 170.
  • a small resistor for preventing electrostatic breakdown may be connected to the main terminals P1, P2 and the control terminal P3.
  • the switching element 14 may use, for example, an N-channel MOS field effect transistor as a voltage-driven transistor.
  • one main terminal P1 is a drain terminal
  • the other main terminal is a source terminal P2
  • the control terminal P3 is a gate terminal.
  • the threshold voltage Vthm of the switching element 14 is a threshold voltage between the gate and the source.
  • the switching element 14 may use an insulated gate bipolar transistor (IGBT) as a voltage drive type transistor.
  • IGBT insulated gate bipolar transistor
  • one main terminal P1 is a collector terminal
  • the other main terminal P2 is an emitter terminal
  • the control terminal P3 is a gate terminal.
  • the threshold voltage Vthm of the switching element 14 is a threshold voltage between the gate and the emitter.
  • the oscillation circuit 13 starts an oscillation operation after a predetermined time has elapsed since the power supply voltage VCC is applied to the terminal VCC, and accordingly, the clock signal CLK (H level: VBC1 (V), L level: 0 (V)) is output. Generate.
  • the frequency of the clock signal CLK is several hundred kHz, for example.
  • the voltage (vibration voltage) of the clock signal CLK is applied to one electrode of the capacitor C2 via the terminal BC1.
  • the rectangular wave clock signal CLK is used as the oscillating voltage applied to the terminal BC1, but the present invention is not limited to this.
  • the oscillating voltage may be a voltage that oscillates to have a minimum voltage value lower than the power supply voltage VCC. However, in order to increase the pressure appropriately, it is preferable to vibrate at a high speed and more preferably a rectangular wave.
  • FIG. 2 is a time chart for explaining the boost start-up operation of the booster circuit 10 shown in FIG. 1.
  • VCC power supply voltage
  • the power supply voltage VCC is applied to the terminal VCC, and the voltage at the terminal VCC rises from the initial voltage 0 (V) to the power supply voltage VCC (V).
  • the voltage of the terminal VP is maintained at the initial voltage 0 (V).
  • the initial voltage 0 (V) is applied from the node 17 of the wiring 160 to the control terminal P3 of the switching element 14 via the wiring 170, the switching element 14 cannot be turned on. Accordingly, the current path for supplying current from the terminal VCC to the terminal BC2 and the terminal VP is cut off, and the voltages at the terminal BC2 and the terminal VP are maintained at the initial voltage 0 (V). Further, the oscillation operation of the oscillation circuit 13 has not started, and the voltage at the terminal BC1 is maintained at the initial voltage 0 (V).
  • the oscillation operation of the oscillation circuit 13 starts, and the input of the clock signal CLK from the oscillation circuit 13 toward the terminal BC1 is started.
  • the voltage of the terminal BC1 has a waveform that repeats VBC1 (V) and 0 (V) in order for every half cycle of the clock signal CLK.
  • the voltage at the terminal BC1 When the voltage at the terminal BC1 is switched from 0 (V) to VBC1 (V), the voltage at the terminal BC2 rises as the voltage at the terminal BC1 increases.
  • the rectifying element 12 is turned on when a forward bias exceeding the threshold voltage Vd is applied.
  • the electric charge accumulated in the capacitor C2 according to the application period of VBC1 (V) is transferred to one electrode of the capacitor C1 via the terminal BC2, the wiring 150, the rectifying element 12, the wiring 160, and the terminal VP.
  • the voltage at the terminal VP rises until the voltage rise at the terminal VP (one electrode of the capacitor C1) and the voltage drop at the terminal BC2 are balanced by this charge transfer.
  • the voltage at the terminal VP increases stepwise.
  • the voltage at the terminal BC1 When the voltage at the terminal BC1 is switched from VBC1 (V) to 0 (V), the voltage at the terminal BC2 decreases as the voltage at the terminal BC1 decreases.
  • the voltage of the terminal VP exceeds the voltage (Vthm + Vd) that is the sum of the threshold voltage Vthm of the switching element 14 and the threshold voltage Vd of the rectifying element 11 as the charge of the capacitor C1 is accumulated. Therefore, both the switching element 14 and the rectifying element 11 can be turned on. Then, the power supply voltage VCC applied to the terminal VCC is applied to the capacitor C2 via the switching element 14, the rectifying element 11, the wiring 150, and the terminal BC2. Then, charges are accumulated in the capacitor C2.
  • the voltage at the terminal VP after time t3 rises to the desired boosted voltage VG.
  • the boost voltage VG is a threshold value of each of the rectifier elements 11 and 12 based on the sum of the power supply voltage VCC applied to the terminal VCC and the H level voltage VBC1 (V) of the clock signal CLK applied to the terminal BC1. “VCC + VBC1-2 ⁇ Vd (V)” in consideration of the voltage drop 2 ⁇ Vd due to the voltage Vd.
  • the voltage applied to the control terminal P3 of the switching element 14 is a voltage boosted higher than the power supply voltage VCC, and the on-resistance of the switching element 14 can be set sufficiently low. Therefore, the booster circuit 10 can maintain the same boosting characteristics as when the switching element 14 is not provided.
  • the switching element 14 and the rectifying element 11 are turned on and the rectifying element 12 is turned off when the voltage at the terminal BC1 is 0 (V)
  • the voltage of the terminal BC2 after the time t3 is the power supply voltage VCC applied to the terminal VCC.
  • VCC ⁇ Vd (V) in consideration of the voltage drop Vd due to the threshold voltage Vd of the rectifying element 11.
  • the terminal BC1 voltage is VBC1 (V)
  • the switching element 14 and the rectifying element 11 are turned off and the rectifying element 12 is turned on. Therefore, the voltage “VCC + VBC1-2 ⁇ Vd (V) when the terminal VP is in a steady state.
  • the switching element 14 does not simply continue to be turned on.
  • the on / off of the switching element 14 depends on the voltage of the terminal VP applied to the control terminal P3.
  • the booster circuit 10 uses the clock signal CLK to complementarily turn on and off the rectifying elements 11 and 12 that are charge transfer switches, and transfer the charge accumulated in the capacitor C2 to the capacitor C1.
  • the voltage boosting operation is performed by repeating. By such a boosting operation, the voltage in each steady state of the terminal VP and the terminal VG becomes “VCC + VBC1-2 ⁇ Vd (V)”.
  • the ground fault current does not flow from the terminal VCC toward the terminal VP, so that the rectifying element 11 and the rectifying element 12 can be prevented from being destroyed.
  • Such a ground fault protection function is used when the terminal VP is already grounded before the boosting operation (before the voltage VCC of the power supply V1 is applied to the terminal VCC) and during the boosting operation (the voltage of the power supply V1 at the terminal VCC). This is exhibited both in the case where the terminal VP is grounded after VCC is applied.
  • the terminal VCC, the terminal VP, the terminal BC1, and the terminal BC2 are all at the initial voltage 0 (V).
  • the terminal BC2 when the terminal BC2 is grounded, the voltage of the terminal BC2 continues the initial voltage 0 (V). Therefore, since the voltage (0 (V)) of the terminal BC2 is applied to the high potential side electrode P6, the rectifying element 12 is reversely biased and cannot be turned on. Therefore, both the current path of the ground fault current from the terminal VCC to the terminal VP and the current path of the ground fault current from the terminal BC2 to the terminal VP are cut off, and the voltage of the terminal VP increases from the initial voltage 0 (V). Can not do it.
  • the boosting operation is in a steady state before time t0, and the voltage at the terminal VP is stable at “VCC + VBC1-2 ⁇ Vd (V)” as shown in FIG.
  • the voltage of the terminal BC1 is set to VBC1 (V) and 0 (V) every 1 ⁇ 2 cycle of the clock signal CLK.
  • the waveform repeats in order.
  • the voltage at the terminal BC2 has a waveform that repeats “VCC ⁇ Vd (V)” and “VCC + VBC1 ⁇ Vd (V)” based on the clock signal CLK.
  • the voltage at the terminal BC2 drops to 0 (V) due to a ground fault.
  • a voltage of “Vthm + Vd (V)” or more needs to be applied to the control terminal P ⁇ b> 3 of the switching element 14.
  • the voltage of the terminal VP is stable at “VCC + VBC1-2 ⁇ Vd (V)”.
  • the switching element 14 and the rectifying element 11 cannot be immediately turned off. Accordingly, the current path of the ground fault current from the terminal VCC to the terminal BC 2 is not cut off, and the ground fault current flows through the rectifying element 11.
  • the terminal VP is connected to the load control circuit 50 through the wiring 160, the wiring 180, and the terminal VG. For this reason, the electric charge accumulated in the capacitor C1 due to the current consumption of the load control circuit 50 is discharged, and the voltage at the terminal VP decreases with time.
  • FIG. 4 is a diagram showing a configuration of a booster circuit device having a booster circuit according to the second embodiment of the present invention.
  • the terminal BC2 has a ground fault during the boosting operation, there is an effect that the ground fault current temporarily generated in the booster circuit 10 of the first embodiment of the present invention can be suppressed.
  • Resistance element R1 is a resistance element for suppressing the maximum current of the ground fault current.
  • the resistance element R1 is disposed in a current path (wirings 110 and 150) between the terminal VCC and the terminal BC2.
  • FIG. 4 shows a case where the resistance element R1 is arranged between the terminal VCC and one main terminal P1 of the switching element 14, but the other main terminal P2 of the switching element 14 and the high potential of the rectifying element 11 are shown. You may arrange
  • the voltage fixing circuit 18 is connected in parallel with the rectifying element 12 between the current paths from the terminal BC2 to the terminal VP.
  • the voltage fixing circuit 18 fixes the voltage of the terminal VP to the predetermined threshold voltage VZ when the voltage of the terminal VP becomes higher than the voltage of the terminal BC2 by a predetermined threshold voltage VZ.
  • the voltage fixing circuit 18 can be constituted by a Zener diode ZD having a predetermined threshold voltage VZ as a Zener potential.
  • the high potential side electrode P8 of the Zener diode ZD is connected to the high potential side electrode P6 of the rectifier element 12
  • the low potential side electrode P9 of the Zener diode ZD is connected to the low potential side electrode P7 of the rectifier element 12.
  • the voltage fixing circuit 18 may be configured by connecting a plurality of Zener diodes ZD in series.
  • the voltage fixing circuit 18 may be constituted by a diode having a predetermined threshold voltage VZ as a forward voltage.
  • VZ a predetermined threshold voltage
  • time t0 to time t1 The operation from time t0 to time t1 is the same as that in the time chart shown in FIG.
  • the terminal BC2 is grounded, and the voltage at the terminal BC2 drops to 0 (V).
  • the voltage of the terminal VP is stable at “VCC + VBC1-2 ⁇ Vd (V)”, and the switching element 14 and the rectifying element 11 are It cannot be turned off immediately.
  • the voltage fixing circuit 18 since the voltage at the terminal VP is higher than the terminal BC2 by a predetermined threshold voltage VZ of the voltage fixing circuit 18, the voltage fixing circuit 18 operates. Then, the voltage of the terminal VP decreases from “VCC + VBC1-2 ⁇ Vd (V)” to a predetermined threshold voltage VZ and is temporarily fixed with the operation of the voltage fixing circuit 18. At this time, the ground fault current flows in the current path from the terminal VCC to the terminal BC2, but the maximum current of the ground fault current is suppressed by the resistance element R1.
  • the electric charge accumulated in the capacitor C1 is discharged due to the current consumption of the load control circuit 50, and the voltage of the terminal VP decreases from the predetermined threshold voltage VZ as time elapses.
  • the voltage of the terminal VP can be lowered to the predetermined threshold voltage VZ by the operation of the voltage fixing circuit 18 when the terminal BC2 is grounded. As a result, the period during which the ground fault current is generated can be shortened. The maximum current of the ground fault current can also be suppressed by the resistance element R1. Only one of the voltage fixing circuit 18 and the resistance element R1 may be provided according to necessity.
  • the voltage fixing circuit 18 when configured by the Zener diode ZD, it is possible to flow a current bidirectionally through a current path between the terminal VP and the terminal BC2. For this reason, even if the rectifying element 12 is omitted, the voltage fixing circuit 18 can perform both the voltage fixing operation and the rectifying operation. However, although there is a possibility that the boost level of the voltage at the terminal VP may change, it can be adjusted by setting the amplitude of the clock signal CLK.
  • FIG. 6 is a diagram showing a configuration of a booster circuit device having a booster circuit according to the third embodiment of the present invention.
  • a predetermined time counted by the timer circuit 60 when the voltage output from the terminal VP is in the middle of startup and is in a very low state is set in a standby state, and therefore it is possible to prevent malfunction of the load control circuit 50 and increase in heat generation at the time of boosting.
  • the booster circuit 30 shown in FIG. 6 has a timer circuit 60 added to the configuration of the booster circuit 10 shown in FIG. Since the rest of the configuration except for the load control circuit 50 is the same as that of the booster circuit 10, the description thereof is omitted.
  • the timer circuit 60 is a circuit that sets the load control circuit 50 in a standby state after the clock signal CLK is input from the oscillation circuit 13 and until a predetermined time is counted after the oscillation of the clock signal CLK is started.
  • the predetermined time is a time until the voltage at the terminal VP rises from the initial voltage by the boosting operation and reaches a voltage at which the voltages at the terminal VP and the terminal VG can be regarded as established.
  • the load control circuit 50 is set to a standby state when the output signal of the timer circuit 60 is at L level, and is operable after the standby state is released when the output signal of the timer circuit 60 is at H level.
  • the standby state may be set when the output signal of the timer circuit 60 is at the H level and the standby state is canceled when the output signal of the timer circuit 60 is at the L level.
  • FIG. 7 is a time chart for explaining the operation of the timer circuit 60.
  • the voltage waveforms of the terminal VCC, the terminal BC1, the terminal BC2, and the terminal VP are the same as the waveforms shown in FIG.
  • the oscillation operation of the oscillation circuit 13 starts, and the clock signal CLK is output from the oscillation circuit 13 toward the terminal BC1.
  • the timer circuit 60 receives the clock signal CLK from the oscillation circuit 13 and counts a predetermined time based on the rising or falling edge of the clock signal CLK. Since the timer circuit 60 is counting the predetermined time from time t2 to time t3, the output signal output from the timer circuit 60 toward the load control circuit 50 remains at the L level. That is, the load control circuit 50 continues in the standby state.
  • the timer circuit 60 completes counting for a predetermined time, and switches the output signal output to the load control circuit 50 from L level to H level. That is, the load control circuit 50 is operable after the standby state is released.
  • the predetermined time counted by the timer circuit 60 shown in FIG. 7 may be set to the time (time t2 to t4) until each voltage of the terminal VP and the terminal VG is completely established from the initial voltage 0V.
  • FIG. 8 is a diagram showing a configuration of a booster circuit device having a booster circuit according to the fourth embodiment of the present invention.
  • the boosted voltage output from the first capacitor connection terminal is in the middle of rising, as in the third embodiment of the present invention.
  • the load control circuit 50 In the extremely low state, the load control circuit 50 is set in a standby state until the boost voltage VG exceeds the predetermined reference voltage VPth in the comparison circuit 70, so that the malfunction of the load control circuit 50 at the time of boost start-up. And an increase in heat generation can be prevented.
  • the comparison circuit 70 compares the voltage at the terminal VG (or the voltage at the terminal VP) with a predetermined reference voltage VPth and keeps the load control circuit 50 in a standby state until the voltage at the terminal VG exceeds the predetermined reference voltage VPth.
  • the predetermined reference voltage VPth is a voltage at which the voltages at the terminals VP and VG can be regarded as established.
  • the comparison circuit 70 is configured by using an operational amplifier in the present embodiment.
  • the non-inverting input of the operational amplifier is connected to the terminal VG (or terminal VP), and the inverting input of the operational amplifier is connected to the power source V3 of the reference voltage VPth. Therefore, when “the voltage of the terminal VG (or the voltage of the terminal VP) ⁇ the reference voltage VPth”, the output signal of the comparison circuit 70 is L level, and “the voltage of the terminal VG (or the voltage of the terminal VP)> the reference voltage VPth”. In this case, the output signal of the comparison circuit 70 becomes H level.
  • the load control circuit 50 is set in a standby state when the output signal of the comparison circuit 70 is at L level, and can be operated when the output signal of the comparison circuit 70 is at H level by releasing the standby state. Note that the standby state may be canceled when the output signal of the comparison circuit 70 is at the H level and the output signal of the comparison circuit 60 is at the L level.
  • FIG. 9 is a time chart for explaining the operation of the comparison circuit 70.
  • the voltage waveforms of the terminal VCC, the terminal BC1, the terminal BC2, and the terminal VP are the same as the waveforms shown in FIG.
  • the voltage of the terminal VP is maintained at the initial voltage 0 (V), so that “the voltage of the terminal VG ⁇ the reference voltage VPth”, and the output signal of the comparison circuit 70 continues to be at the L level. That is, the load control circuit 50 continues in the standby state.
  • the voltage at the terminal VP increases with the start of the boosting operation, but “the voltage at the terminal VP ⁇ the reference voltage VPth”, and the output signal of the comparison circuit 70 continues to be at the L level. That is, the load control circuit 50 continues in the standby state.
  • the load control circuit 50 can operate more stably in a state where the voltages of the terminal VP and the terminal VG are established.
  • the booster circuit and the booster circuit device according to the present invention are useful for electronic devices that require a boosted voltage higher than the power supply voltage.

Abstract

　電源電圧ＶＣＣが印加される端子ＶＣＣからコンデンサＣ１の一方の電極と接続される端子ＶＰに至る電流経路に、端子ＶＣＣから端子ＶＰへ向かって順方向となるように挿入された整流素子１１と、整流素子１１と端子ＶＰとの間の電流経路に、整流素子１１から端子ＶＰに向かって順方向となるように挿入された整流素子１２と、コンデンサＣ２の一方の電極と接続され、振動電圧が印加される端子ＢＣ１と、整流素子１１と整流素子１２との間の電流経路と接続されており、かつコンデンサＣ２の他方の電極と接続される端子ＢＣ２と、端子ＢＣ２との接続点と端子ＶＣＣとの間の電流経路に挿入されたスイッチング素子１４と、を備え、スイッチング素子１４は、端子ＢＣ２の電圧に対する端子ＶＰの電圧に応じてオンオフするよう構成されている。

Description

昇圧回路及び昇圧回路装置
　本発明は、昇圧回路及び昇圧回路装置に関する。
　昇圧回路は、電源端子に印加される電源電圧を、当該電源電圧よりも高い昇圧電圧に変換（昇圧）して出力する回路であり、様々な電子機器に組み込まれている。昇圧回路における昇圧方式には、トランスを用いるフライバック式、コンデンサを用いるチャージポンプ方式等がある。尚、チャージポンプ方式の場合、フライバック式よりもトランスを用いなくて済む分、小型化が可能であり、特に、小型及び薄型化が要求される携帯機器向けに普及している。
　図１０は、チャージポンプ方式の昇圧回路を用いた従来の昇圧回路装置の構成を示した図である（特許文献１を参照）。図１０に示す昇圧回路装置２は、ダイオードＤＡ、ＤＢを電荷転送用スイッチとして用い、クロック信号に基づき、コンデンサＣＡへの電荷の蓄積と、コンデンサＣＡからコンデンサＣＢに向けた電荷の転送とを、繰り返すことで、電源電圧ＶＣＣの昇圧を行うチャージポンプ方式の昇圧回路６を有する。
　昇圧回路６は、半導体集積回路として実施され、電源電圧ＶＣＣを印加する端子Ｔ１（電源端子）、昇圧電圧ＶＧを出力する端子Ｔ２（出力端子）、コンデンサＣＡの両電極を接続する端子ＣＰ１、ＣＰ２（コンデンサ接続端子）等を有する。コンデンサＣＢは、端子Ｔ１と端子Ｔ２との間に接続される。
　昇圧回路６は、ダイオードＤＡ、ＤＢと、レベルシフト回路７と、から構成される昇圧部９を有する。ダイオードＤＡ、ＤＢは、端子Ｔ１と端子Ｔ２との間に直列接続される。また、ダイオードＤＢのアノードは端子ＣＰ２に接続され、ダイオードＤＢのカソードは端子Ｔ２に接続される。尚、昇圧部９と、コンデンサＣＡ、ＣＢと、から成る回路は、チャージポンプ回路を構成している。レベルシフト回路７は、外部からクロック信号ＣＬＫ（Ｈレベル：Ｖ０（Ｖ）、Ｌレベル：０（Ｖ））が入力され、クロック信号ＣＬＫをレベルシフトしたクロック信号ＣＬＫ１（Ｈレベル：ＶＲＥＧ（Ｖ）、Ｌレベル：０（Ｖ））を出力する。クロック信号ＣＬＫ１は端子ＣＰ１に入力される。
　昇圧回路６は、クロック信号ＣＬＫ１（クロック信号）を用いて、ダイオードＤＡ、ＤＢを相補的にオンオフさせ、且つコンデンサＣＡに電荷を蓄積するとともにコンデンサＣＡに蓄積された電荷をコンデンサＣＢに転送する処理を繰り返すことで昇圧動作を行う。かかる昇圧動作によって、端子Ｔ２電圧は、０（Ｖ）から「ＶＣＣ－２×Ｖｄ＋ＶＲＥＧ（Ｖ）」まで上昇する。つまり、昇圧回路６は、端子Ｔ１に印加された電源電圧ＶＣＣを、「ＶＣＣ－２×Ｖｄ＋ＶＲＥＧ（Ｖ）」の昇圧電圧ＶＧにまで昇圧し、端子Ｔ２より出力する。
　ところで、端子ＣＰ２が地絡した場合、端子Ｔ１、ダイオードＤＡ、及び端子ＣＰ２を介した電流経路に地絡電流が流れ、ダイオードＤＡが破壊する虞がある。また、端子Ｔ２が地絡した場合、端子Ｔ１、ダイオードＤＡ、ＤＢ、及び端子Ｔ２を介した電流経路に地絡電流が流れ、ダイオードＤＡ、ＤＢが破壊する虞がある。そこで、昇圧回路６は、端子Ｔ２又は端子ＣＰ２の地絡に伴ってダイオードＤＡ又はダイオードＤＡ及びＤＢに過大な地絡電流が流れて損傷することを防止するための地絡保護機能を備えている。
　上記の地絡保護機能は、スイッチＳＷ、スイッチ制御回路８により構成される。スイッチＳＷは、端子Ｔ１とダイオードＤＡのアノードとの間に設けられ、スイッチ制御回路８からのスイッチ制御信号ＣＴＲＬに基づいて導通状態（通常時）又は非導通状態（地絡時）となる。スイッチ制御回路８は、端子Ｔ１に印加される電源電圧ＶＣＣと、端子ＣＰ２の電圧に相当するダイオード電圧ＶＤ１と、端子Ｔ２の電圧に相当する昇圧電圧ＶＧとが入力される。
　スイッチ制御回路８は、昇圧電圧ＶＧが所定の閾値電圧を下回るか否かを検出しており、昇圧電圧ＶＧが所定の閾値電圧を下回ったことを検出すると、端子ＣＰ２又は端子Ｔ２が地絡した旨を検知する。そして、スイッチ制御回路８は、スイッチ制御信号ＣＴＲＬを出力してスイッチＳＷを導通状態から非導通状態に切り替える。この結果、上記の地絡電流が流れる電流経路が遮断されるため、ダイオードＤＡ、ＤＢに地絡電流が流れることを防止することができる。
特開２００７－３００７６０号公報（特に図２）
　ところで、特許文献１の図５に示されるように、スイッチ制御回路８は、抵抗分圧回路やコンパレータ等で構成された検知部８Ａと、タイマー回路やラッチ回路等で構成されたタイマラッチ回路８Ｂと、を備えている。従って、地絡保護機能を備えるために、上記のような昇圧部以外の回路を必要とするため、昇圧回路の回路規模の増加を招き、昇圧回路装置の小型化や低価格化等を阻害するという課題がある。さらに、少なくとも上記の抵抗分圧回路及びコンパレータは、制御電流を消費する。このため、昇圧回路装置の消費電流の増加を招くという課題もある。
　上記課題を解決するために、本発明に係る昇圧回路は、第１のコンデンサ及び第２のコンデンサと接続されて用いられる昇圧回路であって、電源電圧が印加される電源端子と、前記第１のコンデンサの一方の電極と接続され、前記電源電圧を昇圧した昇圧電圧が出力される第１のコンデンサ接続端子と、前記電源端子から前記第１のコンデンサ接続端子に至る電流経路に、前記電源端子から前記第１のコンデンサ接続端子へ向かって順方向となるように挿入された第１の整流素子と、前記第１の整流素子と前記第１のコンデンサ接続端子との間の前記電流経路に、前記第１の整流素子から前記第１のコンデンサ接続端子に向かって順方向となるように挿入された第２の整流素子と、前記第２のコンデンサの一方の電極と接続され、振動電圧が印加される第２のコンデンサ接続端子と、前記第１の整流素子と前記第２の整流素子との間の前記電流経路と前記第２のコンデンサの他方の電極とに接続される第３のコンデンサ接続端子と、前記第３のコンデンサ接続端子との接続点と前記電源端子との間の前記電流経路に挿入されたスイッチング素子と、を備え、前記スイッチング素子のオンオフを制御する制御端子が前記第１のコンデンサ接続端子に接続されており、且つ前記スイッチング素子は、前記第１のコンデンサ接続端子の電圧が前記第３のコンデンサ接続端子の電圧をある電圧以上上回る場合にオンし、前記第１のコンデンサ接続端子の電圧が前記第３のコンデンサ接続端子の電圧をある電圧以上上回らない場合にオフするよう構成されている。ここで、「ある電圧」は、昇圧回路の設計に応じて定まる電圧である。
　上記の構成によれば、第１のコンデンサ接続端子が地絡した場合、第１のコンデンサ接続端子の電圧は、初期電圧０（Ｖ）を継続する。この結果、スイッチング素子は、第１のコンデンサ接続端子の電圧が第３のコンデンサ接続端子の電圧をそもそも上回らないのでオンすることができない。また、スイッチング素子のオフに伴って電源端子から第１のコンデンサ接続端子に至る電流経路が遮断されているので、第１の整流素子及び第２の整流素子はオンすることができない。以上により、第１の整流素子及び第２の整流素子は保護される。
　また、第３のコンデンサ接続端子が昇圧動作前に地絡した場合、第２の整流素子の高電位側電極には第３のコンデンサ接続端子の初期電圧０（Ｖ）が印加されるため、第２の整流素子はオンすることができない。従って、第２のコンデンサから第２の整流素子を介した第１のコンデンサへの電荷の転送が行われず、第１のコンデンサ接続端子の電圧は昇圧することができずに初期電圧０（Ｖ）を継続する。従って、スイッチング素子は、第１のコンデンサ接続端子の電圧が第３のコンデンサ接続端子の電圧をそもそも上回らないのでオンすることができず、またスイッチング素子のオフに伴って電源端子から第１のコンデンサ接続端子に至る電流経路が遮断されているので、第１の整流素子及び第２の整流素子はオンすることができない。以上により、第１の整流素子及び第２の整流素子は保護される。
　さらに、第３のコンデンサ接続端子が昇圧動作中に地絡した場合、第１のコンデンサに電荷が蓄積された状態であるため、第１のコンデンサ接続端子の電圧は時間の経過とともに低下する。そして、スイッチング素子は第３のコンデンサ接続端子の電圧に対する第１のコンデンサ接続端子の電圧に応じてオフする。このため、電源端子から第１の整流素子を介して第３のコンデンサ接続端子に向かう地絡電流の電流経路が遮断される。以上により、第１の整流素子は保護される。
　前記スイッチング素子は、電流が出入りする２つの主端子とオンオフを制御する制御端子とを有した電圧駆動型トランジスタであり、一方の前記主端子は、前記電源端子側の前記電流経路に接続され、他方の前記主端子は、前記第３のコンデンサ接続端子との接続点側の前記電流経路に接続され、前記制御端子は、前記第１のコンデンサ接続端子に接続されている、としてもよい。
　スイッチング素子として電流駆動型トランジスタを用いる場合、制御端子から他方の主端子に向けて電流が流れるため、通常動作中の昇圧特性（昇圧電圧）の低下が進行することになる。一方、スイッチング素子として電圧駆動型トランジスタを用いる場合、制御端子は絶縁され、制御端子から他方の主端子に向けて電流が流れることがないため、通常動作中の昇圧特性（昇圧電圧）の低下を抑制することができる。
　前記スイッチング素子は、ＮチャネルＭＯＳ電界効果トランジスタであり、前記一方の主端子は、ドレイン端子であり、前記他方の主端子は、ソース端子であり、前記制御端子は、ゲート端子である、としてもよい。尚、この場合、前記スイッチング素子は、エンハンスメント型であること、が好ましい。
　この構成によれば、スイッチング素子のスイッチングの高速化を実現するとともに、昇圧回路の回路構成を簡易化できる。
　前記スイッチング素子は、絶縁ゲートバイポーラトランジスタであり、前記一方の主端子は、コレクタ端子であり、前記他方の主端子は、エミッタ端子であり、前記制御端子は、ゲート端子である、としてもよい。
　この構成によれば、スイッチング素子のスイッチングの高速化と消費電流の抑制をバランス良く実現するとともに、昇圧回路の回路構成を簡易化できる。
　前記第２の整流素子と並列に接続された電圧固定回路を有し、前記電圧固定回路は、前記第３のコンデンサの接続端子の電圧に対する前記第１のコンデンサ接続端子の電圧の電圧差が、所定の電圧を超えないよう、前記第１のコンデンサ接続端子の電圧を固定する、としてもよい。
　この構成によれば、第３のコンデンサ接続端子が昇圧動作中に地絡した場合、第１のコンデンサ接続端子の電圧は、上記の電圧固定回路が作用することで所定の電圧に固定することができる。この結果、電源端子から第３のコンデンサ接続端子に向けて一時的に流れる地絡電流を抑制することができる。
　前記第２の整流素子は、ダイオードであり、前記電圧固定回路は、ツェナーダイオードであり、前記電圧固定回路として用いられるツェナーダイオードのアノードは、前記第２の整流素子として用いられるダイオードのアノードと接続され、前記電圧固定回路として用いられるツェナーダイオードのカソードは、前記第２の整流素子として用いられるダイオードのカソードと接続されている、こととしてもよい。
　この構成によれば、電圧固定回路の構成を簡易化できる。
　前記第２の整流素子は、ダイオードであり、前記電圧固定回路は、ダイオードであり、前記電圧固定回路として用いられるダイオードのアノードは、前記第２の整流素子として用いられるダイオードのカソードと接続され、前記電圧固定回路として用いられるダイオードのカソードは、前記第２の整流素子として用いられるダイオードのアノードと接続されている、こととしてもよい。
　この構成によれば、電圧固定回路の構成を簡易化できる。
　前記電源端子と前記第３のコンデンサ接続端子との間の電流経路に電流を制限する抵抗素子を有する、こととしてもよい。
　この構成によれば、第３のコンデンサ接続端子が昇圧動作中に地絡した場合、電源端子から第３のコンデンサ接続端子に向けて一時的に流れる地絡電流を上記の抵抗素子によって抑制することができる。
　上記課題を解決するために、本発明に係るその他の昇圧回路は、第１のコンデンサ及び第２のコンデンサと接続されて用いられる昇圧回路であって、電源電圧が印加される電源端子と、前記第１のコンデンサの一方の電極と接続され、前記電源電圧を昇圧した昇圧電圧が出力される第１のコンデンサ接続端子と、前記電源端子から前記第１のコンデンサ接続端子に至る電流経路に、前記電源端子から前記第１のコンデンサ接続端子へ向かって順方向となるように挿入されたダイオードと、前記ダイオードと前記第１のコンデンサ接続端子との間の前記電流経路に、前記ダイオードから前記第１のコンデンサ接続端子に向かって順方向となるように挿入されたツェナーダイオードと、前記第２のコンデンサの一方の電極と接続され、振動電圧が印加される第２のコンデンサ接続端子と、前記ダイオードと前記ツェナーダイオードとの間の前記電流経路と前記第２のコンデンサの他方の電極とに接続された第３のコンデンサ接続端子と、前記第３のコンデンサ接続端子との接続点と前記電源端子との間の前記電流経路に挿入されたスイッチング素子と、を備え、前記スイッチング素子のオンオフを制御する制御端子が前記第１のコンデンサ接続端子に接続されており、且つ前記スイッチング素子は、前記第１のコンデンサ接続端子の電圧が前記第３のコンデンサ接続端子の電圧をある電圧以上上回る場合にオンし、前記第１のコンデンサ接続端子の電圧が前記第３のコンデンサ接続端子の電圧をある電圧以上上回らない場合にオフするよう構成され、前記ツェナーダイオードは、前記第１のコンデンサ接続端子の電圧が前記第３のコンデンサ接続端子の電圧よりも所定の電圧を上回るとき、前記第１のコンデンサ接続端子の電圧を前記所定の電圧に固定する、昇圧回路。　
　この構成によれば、第１のコンデンサ接続端子が地絡した場合、第１のコンデンサ接続端子の電圧は、初期電圧０（Ｖ）を継続する。この結果、スイッチング素子はオンすることができないため、ダイオード及びツェナーダイオードはいずれもオンすることができない。以上により、ダイオード及びツェナーダイオードは保護される。
　また、第３のコンデンサ接続端子が昇圧動作前に地絡した場合、ツェナーダイオードの前記順方向における高電位側電極に第３のコンデンサ接続端子の初期電圧０（Ｖ）が印加されるため、ツェナーダイオードはオンすることができない。従って、第２のコンデンサからツェナーダイオードを介した第１のコンデンサへの電荷の転送が行われず、第１のコンデンサ接続端子の電圧は、昇圧することができず、初期電圧０（Ｖ）を継続する。従って、スイッチング素子はオンすることができず、ダイオード、ツェナーダイオードについてもオンすることができない。以上により、ダイオード、ツェナーダイオードは保護される。
　さらに、第３のコンデンサ接続端子が昇圧動作中に地絡した場合、第１のコンデンサ接続端子の電圧は、ツェナーダイオードによって所定の電圧に固定することができ、電源端子から第３のコンデンサ接続端子に向けて一時的に流れる地絡電流を抑制することができる。
　上記課題を解決するために、本発明に係る昇圧回路装置は、第１のコンデンサと、第２のコンデンサと、クロック信号に基づいて電源電圧を昇圧した昇圧電圧を出力する昇圧回路と、前記昇圧電圧に基づき負荷を制御する負荷制御回路と、前記クロック信号の発振開始後から所定時間を計数するまでの間、前記負荷制御回路を待機状態に設定するタイマー回路と、を備え、前記昇圧回路は、前記電源電圧が印加される電源端子と、前記第１のコンデンサの一方の電極と接続され、前記電源電圧を昇圧した昇圧電圧が出力される第１のコンデンサ接続端子と、前記電源端子から前記第１のコンデンサ接続端子に至る電流経路に、前記電源端子から前記第１のコンデンサ接続端子へ向かって順方向となるように挿入された第１の整流素子と、前記第１の整流素子と前記第１のコンデンサ接続端子との間の前記電流経路に、前記第１の整流素子から前記第１のコンデンサ接続端子に向かって順方向となるように挿入された第２の整流素子と、前記第２のコンデンサの一方の電極と接続され、振動電圧が印加される第２のコンデンサ接続端子と、前記第１の整流素子と前記第２の整流素子との間の前記電流経路と前記第２のコンデンサの他方の電極とに接続された第３のコンデンサ接続端子と、前記第３のコンデンサ接続端子との接続点と前記電源端子との間の前記電流経路に挿入されたスイッチング素子と、を備え、前記スイッチング素子のオンオフを制御する制御端子が前記第１のコンデンサ接続端子に接続されており、且つ前記スイッチング素子は、前記第１のコンデンサ接続端子の電圧が前記第３のコンデンサ接続端子の電圧をある電圧以上上回る場合にオンし、前記第１のコンデンサ接続端子の電圧が前記第３のコンデンサ接続端子の電圧をある電圧以上上回らない場合にオフするよう構成されている、昇圧回路装置。
　この構成によれば、上記の昇圧回路における第１の整流素子又は第１の整流素子及び第２の整流素子を保護する効果に加えて、第１のコンデンサ接続端子より出力される昇圧電圧が立上途中であり著しく低い状態のとき、タイマー回路によって計数される所定時間の間、負荷制御回路は待機状態に設定されるため、昇圧立上時における負荷制御回路の誤動作や発熱増加を防止することができる。
　上記課題を解決するために、本発明に係るその他の昇圧回路装置は、第１のコンデンサと、第２のコンデンサと、クロック信号に基づいて電源電圧を昇圧した昇圧電圧を出力する昇圧回路と、前記昇圧電圧に基づき負荷を制御する負荷制御回路と、前記クロック信号の発振開始後から所定時間を計数するまでの間、前記負荷制御回路を待機状態に設定するタイマー回路と、を備え、前記昇圧回路は、前記電源電圧が印加される電源端子と、前記第１のコンデンサの一方の電極と接続され、前記電源電圧を昇圧した昇圧電圧が出力される第１のコンデンサ接続端子と、前記電源端子から前記第１のコンデンサ接続端子に至る電流経路に、前記電源端子から前記第１のコンデンサ接続端子へ向かって順方向となるように挿入されたダイオードと、前記ダイオードと前記第１のコンデンサ接続端子との間の前記電流経路に、前記ダイオードから前記第１のコンデンサ接続端子に向かって順方向となるように挿入されたツェナーダイオードと、前記第２のコンデンサの一方の電極と接続され、振動電圧が印加される第２のコンデンサ接続端子と、前記ダイオードと前記ツェナーダイオードとの間の前記電流経路と前記第２のコンデンサの他方の電極とに接続された第３のコンデンサ接続端子と、前記第３のコンデンサ接続端子との接続点と前記電源端子との間の前記電流経路に挿入されたスイッチング素子と、を備え、前記スイッチング素子のオンオフを制御する制御端子が前記第１のコンデンサ接続端子に接続されており、且つ前記スイッチング素子は、前記第１のコンデンサ接続端子の電圧が前記第３のコンデンサ接続端子の電圧をある電圧以上上回る場合にオンし、前記第１のコンデンサ接続端子の電圧が前記第３のコンデンサ接続端子の電圧をある電圧以上上回らない場合にオフするよう構成され、前記ツェナーダイオードは、前記第１のコンデンサ接続端子の電圧が前記第３のコンデンサ接続端子の電圧よりも所定の電圧を上回るとき、前記第１のコンデンサ接続端子の電圧を当該所定の電圧に固定する、昇圧回路装置。
　この構成によれば、上記の昇圧回路における第１の整流素子又は第１の整流素子及び第２の整流素子を保護する効果に加えて、第１のコンデンサ接続端子より出力される昇圧電圧が立上途中であり著しく低い状態のとき、タイマー回路によって計数される所定時間の間、負荷制御回路は待機状態に設定されるため、昇圧立上時における負荷制御回路の誤動作や発熱増加を防止することができる。
　上記課題を解決するために、本発明に係るさらにその他の昇圧回路装置は、第１のコンデンサと、第２のコンデンサと、振動電圧に基づいて電源電圧を昇圧した昇圧電圧を出力する昇圧回路と、前記昇圧電圧に基づき負荷を制御する負荷制御回路と、前記昇圧電圧と所定の基準電圧とを比較し、前記昇圧電圧が前記所定の基準電圧を上回るまでの間、前記負荷制御回路を待機状態に設定する比較回路と、を備え、前記昇圧回路は、前記電源電圧が印加される電源端子と、前記第１のコンデンサの一方の電極と接続され、前記電源電圧を昇圧した昇圧電圧が出力される第１のコンデンサ接続端子と、前記電源端子から前記第１のコンデンサ接続端子に至る電流経路に、前記電源端子から前記第１のコンデンサ接続端子へ向かって順方向となるように挿入された第１の整流素子と、前記第１の整流素子と前記第１のコンデンサ接続端子との間の前記電流経路に、前記第１の整流素子から前記第１のコンデンサ接続端子に向かって順方向となるように挿入された第２の整流素子と、前記第２のコンデンサの一方の電極と接続され、前記振動電圧が印加される第２のコンデンサ接続端子と、前記第１の整流素子と前記第２の整流素子との間の前記電流経路と前記第２のコンデンサの他方の電極とに接続された第３のコンデンサ接続端子と、前記第３のコンデンサ接続端子との接続点と前記電源端子との間の前記電流経路に挿入されたスイッチング素子と、を備え、前記スイッチング素子のオンオフを制御する制御端子が前記第１のコンデンサ接続端子に接続されており、且つ前記スイッチング素子は、前記第１のコンデンサ接続端子の電圧が前記第３のコンデンサ接続端子の電圧をある電圧以上上回る場合にオンし、前記第１のコンデンサ接続端子の電圧が前記第３のコンデンサ接続端子の電圧をある電圧以上上回らない場合にオフするよう構成される、昇圧回路装置。
　この構成によれば、上記の昇圧回路における第１の整流素子又は第１の整流素子及び第２の整流素子を保護する効果に加えて、第１のコンデンサ接続端子より出力される昇圧電圧が立上途中であり著しく低い状態のとき、比較回路において昇圧電圧が所定の基準電圧が上回るまでの間、負荷制御回路は待機状態に設定されるため、昇圧立上時における負荷制御回路の誤動作や発熱増加を防止することができる。
　上記課題を解決するために、本発明に係るさらにその他の昇圧回路装置は、第１のコンデンサと、第２のコンデンサと、振動電圧に基づいて電源電圧を昇圧した昇圧電圧を出力する昇圧回路と、前記昇圧電圧に基づき負荷を制御する負荷制御回路と、前記昇圧電圧と所定の基準電圧とを比較し、前記昇圧電圧が前記所定の基準電圧を上回るまでの間、前記負荷制御回路を待機状態に設定する比較回路と、を備え、前記昇圧回路は、前記電源電圧が印加される電源端子と、前記第１のコンデンサの一方の電極と接続され、前記電源電圧を昇圧した昇圧電圧が出力される第１のコンデンサ接続端子と、前記電源端子から前記第１のコンデンサ接続端子に至る電流経路に、前記電源端子から前記第１のコンデンサ接続端子へ向かって順方向となるように挿入されたダイオードと、前記ダイオードと前記第１のコンデンサ接続端子との間の前記電流経路に、前記ダイオードから前記第１のコンデンサ接続端子に向かって順方向となるように挿入されたツェナーダイオードと、前記第２のコンデンサの一方の電極と接続され、前記振動電圧が印加される第２のコンデンサ接続端子と、前記ダイオードと前記ツェナーダイオードとの間の前記電流経路と前記第２のコンデンサの他方の電極とに接続された第３のコンデンサ接続端子と、前記第３のコンデンサ接続端子との接続点と前記電源端子との間の前記電流経路に挿入されたスイッチング素子と、を備え、前記スイッチング素子のオンオフを制御する制御端子が前記第１のコンデンサ接続端子に接続されており、且つ前記スイッチング素子は、前記第１のコンデンサ接続端子の電圧が前記第３のコンデンサ接続端子の電圧をある電圧以上上回る場合にオンし、前記第１のコンデンサ接続端子の電圧が前記第３のコンデンサ接続端子の電圧をある電圧以上上回らない場合にオフするよう構成され、前記ツェナーダイオードは、前記第１のコンデンサ接続端子の電圧が前記第３のコンデンサ接続端子の電圧よりも所定の電圧を上回るとき、前記第１のコンデンサ接続端子の電圧を当該所定の電圧に固定する、昇圧回路装置。　
　この構成によれば、上記の昇圧回路における第１の整流素子又は第１の整流素子及び第２の整流素子を保護する効果に加えて、第１のコンデンサ接続端子より出力される昇圧電圧が立上途中であり著しく低い状態のとき、比較回路において昇圧電圧が所定の基準電圧が上回るまでの間、負荷制御回路は待機状態に設定されるため、昇圧立上時における負荷制御回路の誤動作や発熱増加を防止することができる。
　本発明は、２つの整流素子を電荷転送用スイッチとして用いて２つのコンデンサによる電荷の蓄積・転送を繰り返すことで昇圧を行うチャージポンプ方式の昇圧回路において、２つのコンデンサを接続するコンデンサ接続端子が地絡した場合の２つの整流素子の破壊を防止するための地絡保護機能を簡易な回路構成で実現することができる。
図１は本発明の実施の形態１における昇圧回路を有した昇圧回路装置の構成を示した図である。 図２は本発明の実施の形態１における昇圧回路の昇圧立上時の動作を説明するタイムチャートである。 図３は本発明の実施の形態１における昇圧回路の端子ＢＣ２地絡時の動作を説明するタイムチャートである。 図４は本発明の実施の形態２における昇圧回路を有した昇圧回路装置の構成を示した図である。 図５は本発明の実施の形態２における昇圧回路の端子ＢＣ２地絡時の動作を説明するタイムチャートである。 図６は本発明の実施の形態３における昇圧回路を有した昇圧回路装置の構成を示した図である。 図７は本発明の実施の形態３における昇圧回路の昇圧立上時の動作を説明するタイムチャートである。 図８は本発明の実施の形態４における昇圧回路を有した昇圧回路装置の構成を示した図である。 図９は本発明の実施の形態４における昇圧回路の昇圧立上時の動作を説明するタイムチャートである。 図１０は従来の昇圧回路を有した昇圧回路装置の構成を示した図である。
　以下、本発明の実施の形態を、図面を参照しながら説明する。
（実施の形態１）
　［昇圧回路装置の構成］
　図１は、本発明の実施の形態１における昇圧回路を有した昇圧回路装置の構成を示した図である。
　図１に示す昇圧回路装置１００は、電源Ｖ１と、電源Ｖ２と、コンデンサＣ１（第１のコンデンサ）と、コンデンサＣ２（第２のコンデンサ）と、昇圧回路１０と、負荷制御回路５０と、を有して構成される。
　昇圧回路１０は、整流素子１１及び整流素子１２（電荷転送用スイッチ）を用いて、コンデンサＣ２への電荷の蓄積と、コンデンサＣ２からコンデンサＣ１に向けた電荷の転送とを、クロック信号（振動電圧）を用いて繰り返すことで、電源Ｖ１の電源電圧ＶＣＣの昇圧を行うチャージポンプ方式を採用している。
　昇圧回路装置１００は、昇圧回路１０によって上記のとおり電源電圧ＶＣＣをクロック信号ＣＬＫを用いて昇圧し、負荷制御回路５０によって昇圧後の端子ＶＧの電圧（昇圧電圧）に基づいて負荷８０の駆動を制御する。尚、昇圧回路装置１００は、図１０に示した昇圧回路装置２と同様に、電源Ｖ１を共有化して電源Ｖ２を省略し、コンデンサＣ１の他方の電極を電源Ｖ１と接続する構成であってもよい。
　以下、昇圧回路１０の構成を詳細に説明する。
　昇圧回路１０は、アナログＩＣ等の半導体集積回路として実施される（形成される）。昇圧回路１０は、電源Ｖ１と接続され電源Ｖ１の電圧ＶＣＣ（電源電圧）を印加する端子ＶＣＣ（電源端子）、コンデンサＣ２の一方の電極と接続されクロック信号ＣＬＫが入力される端子ＢＣ１（第２のコンデンサ接続端子）、コンデンサＣ２の他方の電極と接続される端子ＢＣ２（第３のコンデンサ接続端子）、コンデンサＣ１の一方の電極と接続され、電源電圧ＶＣＣを昇圧した昇圧電圧ＶＧを出力する端子ＶＰ（第１のコンデンサ接続端子）、及び昇圧電力ＶＧを出力する端子ＶＧを有する。尚、端子ＶＧは、図１０に示した昇圧回路装置２と同様に、端子ＶＰと共用化してもよい。この場合、負荷制御回路５０は、端子ＶＰと接続される。
　昇圧回路１０は、さらに、整流素子１１（第１の整流素子）と、整流素子１２（第２の整流素子）と、発振回路１３と、スイッチング素子１４と、を有する。なお、以下では、整流素子１１及び整流素子１２に順方向電流を流す場合にそれぞれ高電位側の電極及び低電位側の電極となる当該整流素子１１及び整流素子１２の一対の電極を、それぞれ、「高電位側電極」及び「低電位側電極」と呼ぶ。
　整流素子１１は、所定の閾値電圧Ｖｄを上回る順方向バイアスが印加されたとき順方向電流を流す特性を有した素子である。整流素子１１は、端子ＶＣＣと端子ＢＣ２との間の電流経路（配線１１０、整流素子１１、１２間の配線１１０に配置したノード１５、配線１５０）に、高電位側電極Ｐ４が端子ＶＣＣ側となるとともに低電位側電極Ｐ５が端子ＢＣ２側となるように配置されている。つまり、整流素子１１は、端子ＶＣＣから端子ＢＣ２に向かって順方向に配置されている。整流素子１１として、本実施の形態では、ダイオード整流型のスイッチング素子であるダイオードＤ１が採用される。この場合、閾値電圧ＶｄはダイオードＤ１の順方向降下電圧である。尚、整流素子１１として、例えば同期整流型のスイッチング素子が採用されてもよい。
　整流素子１２は、所定の閾値電圧Ｖｄを上回る順方向バイアスが印加されたとき順方向電流を流す特性を有した素子である。整流素子１２は、端子ＢＣ２と端子ＶＰとの間の電流経路（配線１５０、ノード１５、ノード１６、配線１６０）に配置され、順方向における高電位側電極Ｐ６が端子ＢＣ２側となるとともに順方向における低電位側電極Ｐ７が端子ＶＰ側となるように配置している。さらに、整流素子１２は、整流素子１１と直列接続される。つまり、整流素子１２は、整流素子１１から端子ＶＰに向かって順方向に配置されている。また、本実施の形態では、整流素子１２は、配線１８０を介して端子ＶＧと接続される。整流素子１２として、整流素子１１と同様に、ダイオード整流型のスイッチング素子であるダイオードＤ２が採用される。この場合、整流素子１２の閾値電圧ＶｄはダイオードＤ２の順方向降下電圧である。尚、整流素子１２として、例えば同期整流型のスイッチング素子が採用されてもよい。
　スイッチング素子１４は、端子ＶＰの電圧が印加され、端子ＶＰの電圧と端子ＢＣ２の電圧とに基づいてオンオフするよう構成される。具体的には、スイッチング素子１４は、端子ＶＣＣと整流素子１１の高電位側電極Ｐ４との間の電流経路（配線１１０）間に配置される。尚、スイッチング素子１４は、整流素子１１の低電位側電極Ｐ５と端子ＢＣ２及び整流素子１２の高電位側電極Ｐ６との間の電流経路（配線１１０、ノード１５）間に配置されてもよい。つまり、図１に示すスイッチング素子１４と整流素子１１の各配置を入れ替えてもよい。
　スイッチング素子１４は、本実施の形態では、電流が出入りする２つの主端子Ｐ１、Ｐ２とオンオフを制御する制御端子Ｐ３とを有した電圧駆動型トランジスタを用いる。例えば、スイッチング素子１４としてバイポーラトランジスタ等の電流駆動型トランジスタを用いる場合、制御端子Ｐ３から他方の主端子Ｐ２に向けて電流が流れるため、通常動作中の昇圧特性（昇圧電圧）の低下が進行する。一方、スイッチング素子１４として電圧駆動型トランジスタを用いる場合、制御端子は絶縁され、制御端子Ｐ３から他方の主端子Ｐ２に向けて電流が流れることがないため、通常動作中の昇圧特性（昇圧電圧）の低下を抑制することができる。
　スイッチング素子１４における２つの主端子Ｐ１、Ｐ２のうち一方の主端子Ｐ１は端子ＶＣＣ側の電流経路（配線１１０）に接続され、他方の主端子Ｐ２は端子ＢＣ２側の電流経路（配線１１０、ノード１５、配線１５０）に接続される。また、スイッチング素子１４の制御端子Ｐ３は整流素子１２と端子ＶＰとの間の電流経路（配線１８０間に配置したノード１６、配線１６０）に配置されたノード１７と配線１７０を介して接続される。尚、主端子Ｐ１、Ｐ２、及び制御端子Ｐ３に静電気破壊防止用の小抵抗を接続してもよい。
　スイッチング素子１４は、電圧駆動型トランジスタとして、例えば、ＮチャネルＭＯＳ型電界効果トランジスタを用いてもよい。この場合、一方の主端子Ｐ１はドレイン端子であり、他方の主端子はソース端子Ｐ２であり、制御端子Ｐ３はゲート端子である。また、この場合、スイッチング素子１４の閾値電圧Ｖｔｈｍは、ゲート－ソース間の閾値電圧である。
　また、スイッチング素子１４は、電圧駆動型トランジスタとして、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を用いてもよい。この場合、一方の主端子Ｐ１はコレクタ端子であり、他方の主端子Ｐ２はエミッタ端子であり、制御端子Ｐ３はゲート端子である。また、この場合、スイッチング素子１４の閾値電圧Ｖｔｈｍは、ゲート－エミッタ間の閾値電圧である。
　発振回路１３は、端子ＶＣＣに電源電圧ＶＣＣが印加されて所定時間経過した後に発振動作を開始し、それに伴ってクロック信号ＣＬＫ（Ｈレベル：ＶＢＣ１（Ｖ）、Ｌレベル：０（Ｖ））を生成する。クロック信号ＣＬＫの周波数は例えば、数百ｋＨｚである。クロック信号ＣＬＫの電圧（振動電圧）は端子ＢＣ１を介してコンデンサＣ２の一方の電極に印加される。なお、本実施の形態では、端子ＢＣ１に印加される振動電圧として、矩形波のクロック信号ＣＬＫが用いられているが、これには限定されない。振動電圧は、電源電圧ＶＣＣより低い最小電圧値を有するように振動する電圧であればよい。但し、好適に昇圧するにためは、高速に振動することが好ましく、かつ矩形波であることがより好ましい。
　［昇圧回路の昇圧立上動作］
　図２は、図１に示した昇圧回路１０の昇圧立上動作を説明するタイムチャートである
　電源電圧ＶＣＣが端子ＶＣＣに印加される前の時刻ｔ０では、端子ＶＣＣ、端子ＶＰ、端子ＢＣ１、及び端子ＢＣ２の各初期電圧は全て０（Ｖ）である。
　時刻ｔ１では、電源電圧ＶＣＣが端子ＶＣＣに印加され、端子ＶＣＣの電圧が初期電圧０（Ｖ）から電源電圧ＶＣＣ（Ｖ）にまで上昇する。一方、端子ＶＰの電圧は、初期電圧０（Ｖ）に維持される。このため、スイッチング素子１４の制御端子Ｐ３には、配線１６０のノード１７から配線１７０を介して初期電圧０（Ｖ）が印加されるため、スイッチング素子１４はオンすることができない。従って、端子ＶＣＣから端子ＢＣ２及び端子ＶＰに電流を供給する電流経路が遮断され、端子ＢＣ２及び端子ＶＰの各電圧は、初期電圧０（Ｖ）に維持される。また、発振回路１３の発振動作が開始しておらず、端子ＢＣ１の電圧は、初期電圧０（Ｖ）に維持される。
　時刻ｔ２では、発振回路１３の発振動作が開始し、発振回路１３から端子ＢＣ１に向けてクロック信号ＣＬＫの入力が開始される。端子ＢＣ１の電圧は、クロック信号ＣＬＫの１／２周期毎に、ＶＢＣ１（Ｖ）、０（Ｖ）を順に繰り返す波形となる。
　端子ＢＣ１の電圧が０（Ｖ）からＶＢＣ１（Ｖ）に切り替わる場合、端子ＢＣ２の電圧は、端子ＢＣ１の電圧上昇に応じて持ち上がる。これに伴い、整流素子１２は、閾値電圧Ｖｄを上回る順方向バイアスが印加されてオンする。すると、ＶＢＣ１（Ｖ）の印加期間に応じてコンデンサＣ２に蓄積された電荷が、端子ＢＣ２、配線１５０、整流素子１２、配線１６０、及び端子ＶＰを介して、コンデンサＣ１の一方の電極に転送される。そして、この電荷の転送による端子ＶＰ（コンデンサＣ１の一方の電極）の電圧上昇と端子ＢＣ２の電圧低下とが平衡するまで端子ＶＰの電圧が上昇する。かくして、コンデンサＣ１がコンデンサＣ２から転送された電荷を蓄積する毎に、端子ＶＰの電圧は段階的に上昇する。
　端子ＢＣ１の電圧がＶＢＣ１（Ｖ）から０（Ｖ）に切り替わる場合、端子ＢＣ２の電圧は端子ＢＣ１の電圧低下に伴って低下する。一方、端子ＶＰの電圧は、コンデンサＣ１の電荷の蓄積に伴って、スイッチング素子１４の閾値電圧Ｖｔｈｍと整流素子１１の閾値電圧Ｖｄとの和である電圧（Ｖｔｈｍ＋Ｖｄ）を上回る。従って、スイッチング素子１４及び整流素子１１はともにオンすることができる。すると、端子ＶＣＣに印加された電源電圧ＶＣＣが、スイッチング素子１４、整流素子１１、配線１５０、及び端子ＢＣ２を介して、コンデンサＣ２に印加される。そして、コンデンサＣ２に電荷が蓄積される。
　発振回路１３の発振動作の開始に伴って以上の動作を繰り返すことで、端子ＢＣ２及び端子ＶＰの各電圧が上昇する。
　時刻ｔ３以降の端子ＶＰの電圧は、所望の昇圧電圧ＶＧまで上昇する。尚、昇圧電圧ＶＧは、端子ＶＣＣに印加された電源電圧ＶＣＣと、端子ＢＣ１に印加されたクロック信号ＣＬＫのＨレベルの電圧ＶＢＣ１（Ｖ）と、の和より、整流素子１１、１２の各閾値電圧Ｖｄによる電圧降下分２×Ｖｄを考慮した「ＶＣＣ＋ＶＢＣ１－２×Ｖｄ（Ｖ）」となる。このとき、スイッチング素子１４の制御端子Ｐ３に印加される電圧は、電源電圧ＶＣＣよりも高く昇圧された電圧となっており、スイッチング素子１４のオン抵抗を十分に低く設定することができる。従って、昇圧回路１０は、スイッチング素子１４を設けない場合と同程度の昇圧特性を維持することができる。
　時刻ｔ３以降の端子ＢＣ２の電圧は、端子ＢＣ１の電圧が０（Ｖ）の場合、スイッチング素子１４及び整流素子１１はオンするとともに整流素子１２はオフするため、端子ＶＣＣに印加された電源電圧ＶＣＣから整流素子１１の閾値電圧Ｖｄによる電圧降下分Ｖｄを考慮した「ＶＣＣ－Ｖｄ（Ｖ）」となる。一方、端子ＢＣ１電圧がＶＢＣ１（Ｖ）の場合、スイッチング素子１４及び整流素子１１はオフするとともに整流素子１２はオンするため、端子ＶＰの定常状態のときの電圧「ＶＣＣ＋ＶＢＣ１－２×Ｖｄ（Ｖ）」と整流素子１２の閾値電圧Ｖｄとの和「ＶＣＣ＋ＶＢＣ１－Ｖｄ（Ｖ）」となる。以上のとおり、端子ＶＰの電圧が上昇したことに伴って、スイッチング素子１４が単純にオンを継続するものではなく、スイッチング素子１４のオンオフは、その制御端子Ｐ３に印加される端子ＶＰの電圧と、整流素子１１、１２の間の電流経路上のノード１５と接続される端子ＢＣ２の電圧と、の関係で定められる。具体的には、端子ＢＣ２の電圧に対する端子ＶＰの電圧が、スイッチング素子１４の閾値電圧Ｖｔｈｍと整流素子１１の閾値電圧Ｖｄとの和「Ｖｔｈｍ＋Ｖｄ」よりも大きい場合、スイッチング素子１４及び整流素子１１はオンする。一方、端子ＢＣ２の電圧に対する端子ＶＰの電圧が、スイッチング素子１４の閾値電圧Ｖｔｈｍと整流素子１１の閾値電圧Ｖｄとの和「Ｖｔｈｍ＋Ｖｄ」よりも小さい場合には、スイッチング素子１４及び整流素子１１はオフする。
　以上のように、昇圧回路１０は、クロック信号ＣＬＫを用いて、電荷転送スイッチである整流素子１１、１２を相補的にオンオフさせるとともに、コンデンサＣ２に蓄積される電荷をコンデンサＣ１に転送することを繰り返すことで昇圧動作を行う。かかる昇圧動作によって、端子ＶＰ及び端子ＶＧの各定常状態における電圧は「ＶＣＣ＋ＶＢＣ１－２×Ｖｄ（Ｖ）」となる。
　［端子ＶＰ地絡時の保護動作］
　本実施の形態１における昇圧回路１０の端子ＶＰが地絡した時の保護動作を説明する。
　端子ＶＰが地絡した場合、端子ＶＰの電圧が０（Ｖ）まで低下したものとする。ここで、端子ＶＣＣからスイッチング素子１４、整流素子１１、及び整流素子１２を介して端子ＶＰに向けて地絡電流が流れる条件としては、スイッチング素子１４の制御端子Ｐ３に対し「Ｖｔｈｍ＋２×Ｖｄ（Ｖ）」以上の電圧が印加される必要がある。
　しかし、スイッチング素子１４の制御端子Ｐ３には配線１６０のノード１７から配線１７０を介して端子ＶＰの電圧（０（Ｖ））が印加されているため、スイッチング素子１４、整流素子１１、及び整流素子１２はオンすることができない。
　以上より、端子ＶＰが地絡した場合、端子ＶＣＣから端子ＶＰに向かって地絡電流が流れることがないため、整流素子１１及び整流素子１２の破壊を防止することができる。尚、かかる地絡保護機能は、昇圧動作前（端子ＶＣＣに電源Ｖ１の電圧ＶＣＣが印加される前）に端子ＶＰが既に地絡している場合と昇圧動作中（端子ＶＣＣに電源Ｖ１の電圧ＶＣＣが印加された後）に端子ＶＰが地絡した場合の双方で発揮される。
　［端子ＢＣ２地絡時（昇圧動作前）の保護動作］
　本実施の形態１における昇圧回路１０の端子ＢＣ２が地絡した時（昇圧動作前）の保護動作を説明する。
　昇圧動作前、端子ＶＣＣ、端子ＶＰ、端子ＢＣ１、及び端子ＢＣ２は、全て初期電圧０（Ｖ）である。ここで、端子ＢＣ２が地絡している場合、端子ＢＣ２の電圧は初期電圧０（Ｖ）を継続する。それ故、整流素子１２は、高電位側電極Ｐ６に端子ＢＣ２の電圧（０（Ｖ））が印加されるため、逆方向バイアスがかかり、オンすることができない。このため、端子ＶＣＣから端子ＶＰに向かう地絡電流の電流経路及び端子ＢＣ２から端子ＶＰに向かう地絡電流の電流経路のいずれもが遮断され、端子ＶＰの電圧は初期電圧０（Ｖ）から上昇することができない。
　一方、スイッチング素子１４及び整流素子１１がオンする条件としては、スイッチング素子１４の制御端子Ｐ３に対し「Ｖｔｈｍ＋Ｖｄ（Ｖ）」以上の電圧が印加される必要がある。しかし、スイッチング素子１４の制御端子Ｐ３には配線１６０のノード１７から配線１７０を介して端子ＶＰの電圧（０（Ｖ））が印加されているため、スイッチング素子１４及び整流素子１１はオンすることができない。このため、端子ＶＣＣから端子ＢＣ２に向かう地絡電流の電流経路が遮断される。
　以上より、昇圧動作前に端子ＢＣ２が既に地絡している場合、スイッチング素子１４、整流素子１１、及び整流素子１２は全てオンすることができない。このため、整流素子１１及び整流素子１２の破壊を防止することができる。尚、昇圧動作前に端子ＶＰの電圧の初期電圧が０（Ｖ）より高い場合、次に説明する昇圧動作中の端子ＢＣ２の地絡時の保護動作と同じ動作となるため、ここでは説明を省略する。
　［端子ＢＣ２地絡時（昇圧動作中）の保護動作］
　図３に示すタイムチャートを用いて、本実施の形態１における昇圧回路１０の端子ＢＣ２が地絡した時（昇圧動作中）の保護動作を説明する。
　時刻ｔ０前に、昇圧動作が定常状態となっており、端子ＶＰの電圧は、図２に示したように、「ＶＣＣ＋ＶＢＣ１－２×Ｖｄ（Ｖ）」で安定しているものとする。また、発振回路１３から端子ＢＣ１に向けてクロック信号ＣＬＫの入力が継続しているため、端子ＢＣ１の電圧は、クロック信号ＣＬＫの１／２周期毎に、ＶＢＣ１（Ｖ）、０（Ｖ）を順に繰り返す波形となっている。さらに、端子ＢＣ２の電圧は、クロック信号ＣＬＫに基づいて、「ＶＣＣ－Ｖｄ（Ｖ）」と「ＶＣＣ＋ＶＢＣ１－Ｖｄ（Ｖ）」とを繰り返す波形となっている。
　時刻ｔ１では、端子ＢＣ２の電圧が地絡により０（Ｖ）まで低下する。この場合、スイッチング素子１４及び整流素子１１がオンする条件としては、スイッチング素子１４の制御端子Ｐ３に対し「Ｖｔｈｍ＋Ｖｄ（Ｖ）」以上の電圧が印加される必要がある。端子ＢＣ２が地絡した直後、コンデンサＣ１には蓄積された電荷が存在するので、端子ＶＰの電圧は「ＶＣＣ＋ＶＢＣ１－２×Ｖｄ（Ｖ）」で安定している。このため、スイッチング素子１４及び整流素子１１は直ちにオフすることができない。従って、端子ＶＣＣから端子ＢＣ２に向かう地絡電流の電流経路が遮断されず、整流素子１１に地絡電流が流れてしまう。
　しかし、端子ＶＰは、配線１６０、配線１８０、及び端子ＶＧを介して負荷制御回路５０と接続されている。このため、負荷制御回路５０の電流消費によってコンデンサＣ１に蓄積された電荷は放電され、端子ＶＰの電圧は時間の経過とともに低下する。
　時刻ｔ２では、端子ＶＰの電圧は、スイッチング素子１４及び整流素子１１をオンする条件である「Ｖｔｈｍ＋Ｖｄ（Ｖ）」まで低下する。このとき、スイッチング素子１４及び整流素子１１はオンからオフに切り替わり、端子ＶＣＣから端子ＢＣ２に向かう地絡電流の電流経路が遮断される。かかる動作は地絡電流の継続した発生を抑制するためのタイマー回路の機能を実現しており、特許文献１に開示されたような専用のタイマー回路を設ける必要がなくなる。
　ところで、時刻ｔ１から時刻ｔ２までの間で瞬間的に地絡電流が流れるため、スイッチング素子１４、整流素子１１には一時的に負担がかかる。しかし、スイッチング素子１４の電流能力、負荷制御回路５０の消費電流、コンデンサＣ１の容量を調整することによって、整流素子１１の破壊を防止できる。
　以上、本実施の形態１における昇圧回路１０を有した昇圧回路装置１００によれば、図１０に示したように、地絡保護のためのスイッチング制御回路８を備える必要がなくなる。この結果、昇圧回路１０の制御の簡易化及び回路規模の増大の抑制が可能となり、昇圧回路装置１００の低価格化や小型化が可能となる。　
（実施の形態２）
　図４は、本発明の実施の形態２における昇圧回路を有した昇圧回路装置の構成を示した図である。本発明の実施の形態２では、昇圧動作中に端子ＢＣ２が地絡した場合、本発明の実施の形態１の昇圧回路１０において一時的に発生した地絡電流を抑制できる効果を奏する。
　図４に示す昇圧回路２０は、図１に示した昇圧回路１０の構成に加えて、抵抗素子Ｒ１と、電圧固定回路１８と、を追加している。それ以外の構成は昇圧回路１０と同じであるため説明を省略する。
　抵抗素子Ｒ１は、地絡電流の最大電流を抑制するための抵抗素子である。抵抗素子Ｒ１は、端子ＶＣＣと端子ＢＣ２との間の電流経路（配線１１０、１５０）に配置される。図４には、抵抗素子Ｒ１を端子ＶＣＣとスイッチング素子１４の一方の主端子Ｐ１との間に配置した場合を示しているが、スイッチング素子１４の他方の主端子Ｐ２と整流素子１１の高電位側電極Ｐ４との間や、整流素子１１の低電位側電極Ｐ５とノード１５との間等に配置してもよい。
　電圧固定回路１８は、端子ＢＣ２から端子ＶＰに向かう電流経路間に、整流素子１２と並列に接続される。電圧固定回路１８は、端子ＶＰの電圧が端子ＢＣ２の電圧よりも所定の閾値電圧ＶＺ以上高くなるとき、端子ＶＰの電圧を所定の閾値電圧ＶＺに固定する。
　尚、電圧固定回路１８は、所定の閾値電圧ＶＺをツェナー電位としたツェナーダイオードＺＤで構成できる。この場合、ツェナーダイオードＺＤの高電位側電極Ｐ８は、整流素子１２の高電位側電極Ｐ６と接続され、また、ツェナーダイオードＺＤの低電位側電極Ｐ９は、整流素子１２の低電位側電極Ｐ７と接続される。また、電圧固定回路１８は、複数のツェナーダイオードＺＤを直列に接続して構成してもよい。
　また、電圧固定回路１８は、所定の閾値電圧ＶＺを順電圧としたダイオードで構成してもよい。この場合、ダイオードの高電位側電極Ｐ８は、整流素子１２の低電位側電極Ｐ７と接続され、ダイオードの低電位側電極Ｐ９は、整流素子１２の高電位側電極Ｐ６と接続される。
　図５に示すタイムチャートを用いて、本実施の形態２における昇圧回路２０の端子ＢＣ２が地絡した時（昇圧動作中）の保護動作を説明する。
　時刻ｔ０から時刻ｔ１までの間は、図３に示すタイムチャートの場合と同じ動作となるため説明を省略する。
　時刻ｔ１では、端子ＢＣ２が地絡し、端子ＢＣ２の電圧が０（Ｖ）まで低下する。端子ＢＣ２が地絡した直後、コンデンサＣ１には蓄積された電荷が存在するため、端子ＶＰの電圧は「ＶＣＣ＋ＶＢＣ１－２×Ｖｄ（Ｖ）」で安定しており、スイッチング素子１４及び整流素子１１は直ちにオフすることができない。
　従って、端子ＶＰの電圧が端子ＢＣ２よりも電圧固定回路１８の所定の閾値電圧ＶＺ以上高いため、電圧固定回路１８が動作する。そして、端子ＶＰの電圧は、電圧固定回路１８の動作に伴い、「ＶＣＣ＋ＶＢＣ１－２×Ｖｄ（Ｖ）」から所定の閾値電圧ＶＺまで低下して一旦固定される。このとき、端子ＶＣＣから端子ＢＣ２に至る電流経路に地絡電流が流れることになるが、抵抗素子Ｒ１によって地絡電流の最大電流が抑えられる。
　時刻ｔ１以降では、負荷制御回路５０の電流消費によってコンデンサＣ１に蓄積された電荷は放電され、端子ＶＰの電圧は所定の閾値電圧ＶＺから時間の経過とともに低下する。
　時刻ｔ２では、端子ＶＰの電圧が所定の閾値電圧ＶＺから「Ｖｔｈｍ＋Ｖｄ（Ｖ）」まで低下するため、スイッチング素子１４、整流素子１１がオフする。この結果、端子ＶＣＣから端子ＢＣ２に向かう地絡電流の電流経路が遮断される。
　以上のように、端子ＢＣ２の地絡時に、端子ＶＰの電圧は、電圧固定回路１８の動作によって所定の閾値電圧ＶＺまで低下させることが可能である。この結果、地絡電流が発生する期間を短縮することができる。また、抵抗素子Ｒ１によって、地絡電流の最大電流を抑制することもできる。尚、電圧固定回路１８と抵抗素子Ｒ１は、必要性に応じていずれか一方のみを設けてもよい。
　尚、電圧固定回路１８をツェナーダイオードＺＤで構成した場合、端子ＶＰと端子ＢＣ２との間の電流経路で双方向に電流を流すことが可能となる。このため、整流素子１２を省略しても、電圧固定回路１８は、電圧固定動作と整流動作の両方を行うことができる。但し、端子ＶＰの電圧の昇圧レベルが変化する可能性があるが、クロック信号ＣＬＫの振幅設定によって調整できる。
　以上、本実施の形態２における昇圧回路２０を有した昇圧回路装置２００によれば、昇圧回路２０の回路規模の抑制と、端子ＢＣ２地絡時の地絡電流の抑制と、地絡保護機能を設けない場合の昇圧特性の維持と、をバランス良く実現することが可能となる。
（実施の形態３）
　図６は、本発明の実施の形態３における昇圧回路を有した昇圧回路装置の構成を示した図である。本発明の実施の形態３では、本発明の実施の形態１の効果に加えて、端子ＶＰより出力される電圧が立上途中であり著しく低い状態のとき、タイマー回路６０によって計数される所定時間の間、負荷制御回路５０は待機状態に設定されるため、昇圧立上時における負荷制御回路５０の誤動作や発熱増加を防止することができる。
　図６に示す昇圧回路３０は、図１に示した昇圧回路１０の構成に加えて、タイマー回路６０を追加している。負荷制御回路５０を除いたそれ以外の構成は昇圧回路１０と同じであるため説明を省略する。
　タイマー回路６０は、発振回路１３からクロック信号ＣＬＫが入力され、クロック信号ＣＬＫの発振開始後から所定時間を計数するまでの間、負荷制御回路５０を待機状態に設定する回路である。尚、所定時間は、端子ＶＰの電圧が昇圧動作により初期電圧から上昇して、端子ＶＰ及び端子ＶＧの電圧が確立したとみなせる電圧に達するまでの時間とする。
　負荷制御回路５０は、タイマー回路６０の出力信号がＬレベルの場合、待機状態に設定され、タイマー回路６０の出力信号がＨレベルの場合、待機状態が解除されて動作可能となる。尚、タイマー回路６０の出力信号がＨレベルで待機状態に設定し、タイマー回路６０の出力信号がＬレベルで待機状態を解除するようにしてもよい。
　図７は、タイマー回路６０の動作を説明するためのタイムチャートである。
　端子ＶＣＣ、端子ＢＣ１、端子ＢＣ２、及び端子ＶＰの各電圧波形は、図２に示した各波形と同じであるため説明を省略する。
　時刻ｔ０～ｔ２までの間では、発振回路１３の発振動作が停止しており、タイマー回路６０における所定時間の計数が行われない。このため、タイマー回路６０から負荷制御回路５０に向けて出力される出力信号はＬレベルを継続する。つまり、負荷制御回路５０は待機状態を継続する。　
　時刻ｔ２では、発振回路１３の発振動作が開始し、発振回路１３からクロック信号ＣＬＫが端子ＢＣ１に向けて出力される。タイマー回路６０は、発振回路１３からクロック信号ＣＬＫが入力され、クロック信号ＣＬＫの立ち上がり又は立ち下りエッジ等に基づいて所定時間を計数する。時刻ｔ２～ｔ３までの間では、タイマー回路６０は所定時間を計数している段階であるため、タイマー回路６０から負荷制御回路５０に向けて出力される出力信号はＬレベルを継続する。つまり、負荷制御回路５０は待機状態を継続する。
　時刻ｔ３では、タイマー回路６０は、所定時間の計数を完了し、負荷制御回路５０に向けて出力される出力信号をＬレベルからＨレベルに切り替える。つまり、負荷制御回路５０は、待機状態が解除され動作可能となる。
　尚、図７に示したタイマー回路６０が計数する所定時間を、端子ＶＰ及び端子ＶＧの各電圧が初期電圧０Ｖから完全に確立するまでの時間（時刻ｔ２～ｔ４）に設定してもよい。
　以上のように、タイマー回路６０を設けたことによって、負荷制御回路５０は端子ＶＰ及び端子ＶＧの電圧が確立した状態でより安定した動作が可能となる。　
（実施の形態４）
　図８は、本発明の実施の形態４における昇圧回路を有した昇圧回路装置の構成を示した図である。本発明の実施の形態４では、本発明の実施の形態１の効果に加えて、本発明の実施の形態３と同様に、第１のコンデンサ接続端子より出力される昇圧電圧が立上途中であり著しく低い状態のとき、比較回路７０において昇圧電圧ＶＧが所定の基準電圧ＶＰｔｈが上回るまでの間、負荷制御回路５０は待機状態に設定されるため、昇圧立上時における負荷制御回路５０の誤動作や発熱増加を防止することができる。
　図８に示す昇圧回路４０は、図１に示した昇圧回路１０の構成に加えて、比較回路７０を追加している。負荷制御回路５０を除いたそれ以外の構成は昇圧回路１０と同じであるため説明を省略する。
　比較回路７０は、端子ＶＧの電圧（又は端子ＶＰの電圧）と所定の基準電圧ＶＰｔｈとを比較し、端子ＶＧの電圧が所定の基準電圧ＶＰｔｈを上回るまでの間、負荷制御回路５０を待機状態に設定する。所定の基準電圧ＶＰｔｈは、端子ＶＰ及び端子ＶＧの電圧が確立したとみなせる電圧とする。
　比較回路７０は、本実施の形態では、オペアンプを用いて構成している。オペアンプの非反転入力は端子ＶＧ（又は端子ＶＰ）と接続され、オペアンプの反転入力は基準電圧ＶＰｔｈの電源Ｖ３と接続される。従って、「端子ＶＧの電圧（又は端子ＶＰの電圧）＜基準電圧ＶＰｔｈ」の場合、比較回路７０の出力信号はＬレベルとなり、「端子ＶＧの電圧（又は端子ＶＰの電圧）＞基準電圧ＶＰｔｈ」の場合、比較回路７０の出力信号はＨレベルとなる。
　負荷制御回路５０は、比較回路７０の出力信号がＬレベルの場合、待機状態に設定され、比較回路７０の出力信号がＨレベルの場合、待機状態が解除されて動作可能となる。尚、比較回路７０の出力信号がＨレベルで待機状態に設定し、比較回路６０の出力信号がＬレベルで待機状態を解除するようにしてもよい。
　図９は、比較回路７０の動作を説明するためのタイムチャートである。
　端子ＶＣＣ、端子ＢＣ１、端子ＢＣ２、端子ＶＰの各電圧波形は、図２に示した各波形と同じであるため説明を省略する。
　時刻ｔ０～ｔ２までの間では、端子ＶＰの電圧は初期電圧０（Ｖ）を維持するため、「端子ＶＧの電圧＜基準電圧ＶＰｔｈ」となり、比較回路７０の出力信号はＬレベルを継続する。つまり、負荷制御回路５０は待機状態を継続する。
　時刻ｔ２～時刻ｔ３までの間では、端子ＶＰの電圧が昇圧動作開始に伴って上昇するが、「端子ＶＰの電圧＜基準電圧ＶＰｔｈ」となり、比較回路７０の出力信号はＬレベルを継続する。つまり、負荷制御回路５０は待機状態を継続する。
　時刻ｔ３では、「端子ＶＰの電圧＞基準電圧ＶＰｔｈ」となり、比較回路７０の出力信号はＬレベルからＨレベルに切り替わる。このとき、負荷制御回路５０は、待機状態が解除されて動作可能となる。
　以上のように、比較回路７０を設けたことによって、負荷制御回路５０は端子ＶＰ及び端子ＶＧの電圧が確立した状態でより安定した動作を可能とする。　
　本発明に係る昇圧回路及び昇圧回路装置は、電源電圧以上の昇圧電圧が必要とされる電子機器に有用である。
Ｃ１　コンデンサ（第１のコンデンサ）
Ｃ２　コンデンサ（第２のコンデンサ）
１０　昇圧回路
ＶＣＣ　端子（電源端子）
ＶＰ　端子（第１のコンデンサ接続端子）
ＢＣ１　端子（第２のコンデンサ接続端子）
ＢＣ２　端子（第３のコンデンサ接続端子）
１１　整流素子（第１の整流素子）
Ｄ１　ダイオード
１２　整流素子（第２の整流素子）
Ｄ２　ダイオード
１３　発振回路
１４　スイッチング素子
Ｍ１　ＮチャネルＭＯＳ型トランジスタ
Ｐ１　一方の主端子
Ｐ２　他方の主端子
Ｐ３　制御端子
５０　負荷制御回路
８０　負荷
Ｒ１　電流制限抵抗
１８　電圧固定回路
ＺＤ　ツェナーダイオード
６０　タイマー回路
７０　コンパレータ回路

Claims (14)

  1. 　第１のコンデンサ及び第２のコンデンサと接続されて用いられる昇圧回路であって、
    　電源電圧が印加される電源端子と、
    　前記第１のコンデンサの一方の電極と接続され、前記電源電圧を昇圧した昇圧電圧が出力される第１のコンデンサ接続端子と、
    　前記電源端子から前記第１のコンデンサ接続端子に至る電流経路に、前記電源端子から前記第１のコンデンサ接続端子へ向かって順方向となるように挿入された第１の整流素子と、
    　前記第１の整流素子と前記第１のコンデンサ接続端子との間の前記電流経路に、前記第１の整流素子から前記第１のコンデンサ接続端子に向かって順方向となるように挿入された第２の整流素子と、
    　前記第２のコンデンサの一方の電極と接続され、振動電圧が印加される第２のコンデンサ接続端子と、
    　前記第１の整流素子と前記第２の整流素子との間の前記電流経路と前記第２のコンデンサの他方の電極とに接続される第３のコンデンサ接続端子と、
    　前記第３のコンデンサ接続端子との接続点と前記電源端子との間の前記電流経路に挿入されたスイッチング素子と、を備え、
    　前記スイッチング素子のオンオフを制御する制御端子が前記第１のコンデンサ接続端子に接続されており、且つ前記スイッチング素子は、前記第１のコンデンサ接続端子の電圧が前記第３のコンデンサ接続端子の電圧をある電圧以上上回る場合にオンし、前記第１のコンデンサ接続端子の電圧が前記第３のコンデンサ接続端子の電圧を前記ある電圧以上上回らない場合にオフするよう構成されている、昇圧回路。
  2. 　前記スイッチング素子は、電流が出入りする２つの主端子と前記制御端子とを有した電圧駆動型トランジスタであり、
    　一方の前記主端子は、前記電源端子側の前記電流経路に接続され、
    　他方の前記主端子は、前記第３のコンデンサ接続端子との接続点側の前記電流経路に接続されている、請求項１に記載の昇圧回路。
  3. 　前記スイッチング素子は、ＮチャネルＭＯＳ電界効果トランジスタであり、
    　前記一方の主端子は、ドレイン端子であり、
    　前記他方の主端子は、ソース端子であり、
    　前記制御端子は、ゲート端子である、請求項２に記載の昇圧回路。
  4. 　前記スイッチング素子は、エンハンスメント型である、請求項３に記載の昇圧回路。
  5. 　前記スイッチング素子は、絶縁ゲートバイポーラトランジスタであり、
    　前記一方の主端子は、コレクタ端子であり、
    　前記他方の主端子は、エミッタ端子であり、
    　前記制御端子は、ゲート端子である、請求項２に記載の昇圧回路。
  6. 　前記第２の整流素子と並列に接続された電圧固定回路を有し、
    　前記電圧固定回路は、前記第３のコンデンサの接続端子の電圧に対する前記第１のコンデンサ接続端子の電圧の電圧差が、所定の電圧を超えないよう、前記第１のコンデンサ接続端子の電圧を固定する、請求項１乃至５のいずれか１項に記載の昇圧回路。
  7. 　前記第２の整流素子は、ダイオードであり、
    　前記電圧固定回路は、ツェナーダイオードであり、
    　前記電圧固定回路として用いられるツェナーダイオードのアノードは、前記第２の整流素子として用いられるダイオードのアノードと接続され、
    　前記電圧固定回路として用いられるツェナーダイオードのカソードは、前記第２の整流素子として用いられるダイオードのカソードと接続されている、請求項６に記載の昇圧回路。
  8. 　前記第２の整流素子は、ダイオードであり、
    　前記電圧固定回路は、ダイオードであり、
    　前記電圧固定回路として用いられるダイオードのアノードは、前記第２の整流素子として用いられるダイオードのカソードと接続され、
    　前記電圧固定回路として用いられるダイオードのカソードは、前記第２の整流素子として用いられるダイオードのアノードと接続される、請求項６に記載の昇圧回路。
  9. 　前記電源端子と前記第３のコンデンサ接続端子との間の電流経路に電流を制限する抵抗素子を有する、請求項１乃至８のいずれか１項に記載の昇圧回路。
  10. 　第１のコンデンサ及び第２のコンデンサと接続されて用いられる昇圧回路であって、
    　電源電圧が印加される電源端子と、
    　前記第１のコンデンサの一方の電極と接続され、前記電源電圧を昇圧した昇圧電圧が出力される第１のコンデンサ接続端子と、
    　前記電源端子から前記第１のコンデンサ接続端子に至る電流経路に、前記電源端子から前記第１のコンデンサ接続端子へ向かって順方向となるように挿入されたダイオードと、
    　前記ダイオードと前記第１のコンデンサ接続端子との間の前記電流経路に、前記ダイオードから前記第１のコンデンサ接続端子に向かって順方向となるように挿入されたツェナーダイオードと、
    　前記第２のコンデンサの一方の電極と接続され、振動電圧が印加される第２のコンデンサ接続端子と、
    　前記ダイオードと前記ツェナーダイオードとの間の前記電流経路と前記第２のコンデンサの他方の電極とに接続される第３のコンデンサ接続端子と、
    　前記第３のコンデンサ接続端子との接続点と前記電源端子との間の前記電流経路に挿入されたスイッチング素子と、を備え、
    　前記スイッチング素子のオンオフを制御する制御端子が前記第１のコンデンサ接続端子に接続されており、且つ前記スイッチング素子は、前記第１のコンデンサ接続端子の電圧が前記第３のコンデンサ接続端子の電圧をある電圧以上上回る場合にオンし、前記第１のコンデンサ接続端子の電圧が前記第３のコンデンサ接続端子の電圧を前記ある電圧以上上回らない場合にオフするよう構成され、
    　前記ツェナーダイオードは、前記第１のコンデンサ接続端子の電圧が前記第３のコンデンサ接続端子の電圧よりも所定の電圧を上回るとき、前記第１のコンデンサ接続端子の電圧を前記所定の電圧に固定する、昇圧回路。　
  11. 　第１のコンデンサと、
    　第２のコンデンサと、
    　クロック信号に基づいて電源電圧を昇圧した昇圧電圧を出力する昇圧回路と、
    　前記昇圧電圧に基づき負荷を制御する負荷制御回路と、
    　前記クロック信号の発振開始後から所定時間を計数するまでの間、前記負荷制御回路を待機状態に設定するタイマー回路と、を備え、
    　前記昇圧回路は、
    　前記電源電圧が印加される電源端子と、
    　前記第１のコンデンサの一方の電極と接続され、前記電源電圧を昇圧した昇圧電圧が出力される第１のコンデンサ接続端子と、
    　前記電源端子から前記第１のコンデンサ接続端子に至る電流経路に、前記電源端子から前記第１のコンデンサ接続端子へ向かって順方向となるように挿入された第１の整流素子と、
    　前記第１の整流素子と前記第１のコンデンサ接続端子との間の前記電流経路に、前記第１の整流素子から前記第１のコンデンサ接続端子に向かって順方向となるように挿入された第２の整流素子と、
    　前記第２のコンデンサの一方の電極と接続され、前記クロック信号の振動電圧が印加される第２のコンデンサ接続端子と、
    　前記第１の整流素子と前記第２の整流素子との間の前記電流経路と前記第２のコンデンサの他方の電極とに接続された第３のコンデンサ接続端子と、
    　前記第３のコンデンサ接続端子との接続点と前記電源端子との間の前記電流経路に挿入されたスイッチング素子と、を備え、
    　前記スイッチング素子のオンオフを制御する制御端子が前記第１のコンデンサ接続端子に接続されており、且つ前記スイッチング素子は、前記第１のコンデンサ接続端子の電圧が前記第３のコンデンサ接続端子の電圧をある電圧以上上回る場合にオンし、前記第１のコンデンサ接続端子の電圧が前記第３のコンデンサ接続端子の電圧を前記ある電圧以上上回らない場合にオフするよう構成される、昇圧回路装置。
  12. 　第１のコンデンサと、
    　第２のコンデンサと、
    　クロック信号に基づいて電源電圧を昇圧した昇圧電圧を出力する昇圧回路と、
    　前記昇圧電圧に基づき負荷を制御する負荷制御回路と、
    　前記クロック信号の発振開始後から所定時間を計数するまでの間、前記負荷制御回路を待機状態に設定するタイマー回路と、を備え、
    　前記昇圧回路は、
    　前記電源電圧が印加される電源端子と、
    　前記第１のコンデンサの一方の電極と接続され、前記電源電圧を昇圧した昇圧電圧が出力される第１のコンデンサ接続端子と、
    　前記電源端子から前記第１のコンデンサ接続端子に至る電流経路に、前記電源端子から前記第１のコンデンサ接続端子へ向かって順方向となるように挿入されたダイオードと、
    　前記ダイオードと前記第１のコンデンサ接続端子との間の前記電流経路に、前記ダイオードから前記第１のコンデンサ接続端子に向かって順方向となるように挿入されたツェナーダイオードと、
    　前記第２のコンデンサの一方の電極と接続され、前記クロック信号の振動電圧が印加される第２のコンデンサ接続端子と、
    　前記ダイオードと前記ツェナーダイオードとの間の前記電流経路と前記第２のコンデンサの他方の電極とに接続された第３のコンデンサ接続端子と、
    　前記第３のコンデンサ接続端子との接続点と前記電源端子との間の前記電流経路に挿入されたスイッチング素子と、を備え、
    　前記スイッチング素子のオンオフを制御する制御端子が前記第１のコンデンサ接続端子に接続されており、且つ前記スイッチング素子は、前記第１のコンデンサ接続端子の電圧が前記第３のコンデンサ接続端子の電圧をある電圧以上上回る場合にオンし、前記第１のコンデンサ接続端子の電圧が前記第３のコンデンサ接続端子の電圧を前記ある電圧以上上回らない場合にオフするよう構成され、
    　前記ツェナーダイオードは、前記第１のコンデンサ接続端子の電圧が前記第３のコンデンサ接続端子の電圧よりも所定の電圧を上回るとき、前記第１のコンデンサ接続端子の電圧を当該所定の電圧に固定する、昇圧回路装置。
  13. 　第１のコンデンサと、
    　第２のコンデンサと、
    　振動電圧に基づいて電源電圧を昇圧した昇圧電圧を出力する昇圧回路と、
    　前記昇圧電圧に基づき負荷を制御する負荷制御回路と、
    　前記昇圧電圧と所定の基準電圧とを比較し、前記昇圧電圧が前記所定の基準電圧を上回るまでの間、前記負荷制御回路を待機状態に設定する比較回路と、を備え、
    　前記昇圧回路は、
    　前記電源電圧が印加される電源端子と、
    　前記第１のコンデンサの一方の電極と接続され、前記電源電圧を昇圧した昇圧電圧が出力される第１のコンデンサ接続端子と、
    　前記電源端子から前記第１のコンデンサ接続端子に至る電流経路に、前記電源端子から前記第１のコンデンサ接続端子へ向かって順方向となるように挿入された第１の整流素子と、
    　前記第１の整流素子と前記第１のコンデンサ接続端子との間の前記電流経路に、前記第１の整流素子から前記第１のコンデンサ接続端子に向かって順方向となるように挿入された第２の整流素子と、
    　前記第２のコンデンサの一方の電極と接続され、前記振動電圧が印加される第２のコンデンサ接続端子と、
    　前記第１の整流素子と前記第２の整流素子との間の前記電流経路と前記第２のコンデンサの他方の電極とに接続された第３のコンデンサ接続端子と、
    　前記第３のコンデンサ接続端子との接続点と前記電源端子との間の前記電流経路に挿入されたスイッチング素子と、を備え、
    　前記スイッチング素子のオンオフを制御する制御端子が前記第１のコンデンサ接続端子に接続されており、且つ前記スイッチング素子は、前記第１のコンデンサ接続端子の電圧が前記第３のコンデンサ接続端子の電圧をある電圧以上上回る場合にオンし、前記第１のコンデンサ接続端子の電圧が前記第３のコンデンサ接続端子の電圧を前記ある電圧以上上回らない場合にオフするよう構成されている、昇圧回路装置。
  14. 　第１のコンデンサと、
    　第２のコンデンサと、
    　振動電圧に基づいて電源電圧を昇圧した昇圧電圧を出力する昇圧回路と、
    　前記昇圧電圧に基づき負荷を制御する負荷制御回路と、
    　前記昇圧電圧と所定の基準電圧とを比較し、前記昇圧電圧が前記所定の基準電圧を上回るまでの間、前記負荷制御回路を待機状態に設定する比較回路と、を備え、
    　前記昇圧回路は、
    　前記電源電圧が印加される電源端子と、
    　前記第１のコンデンサの一方の電極と接続され、前記電源電圧を昇圧した昇圧電圧が出力される第１のコンデンサ接続端子と、
    　前記電源端子から前記第１のコンデンサ接続端子に至る電流経路に、前記電源端子から前記第１のコンデンサ接続端子へ向かって順方向となるように挿入されたダイオードと、
    　前記ダイオードと前記第１のコンデンサ接続端子との間の前記電流経路に、前記ダイオードから前記第１のコンデンサ接続端子に向かって順方向となるように挿入されたツェナーダイオードと、
    　前記第２のコンデンサの一方の電極と接続され、前記振動電圧が印加される第２のコンデンサ接続端子と、
    　前記ダイオードと前記ツェナーダイオードとの間の前記電流経路と前記第２のコンデンサの他方の電極とに接続された第３のコンデンサ接続端子と、
    　前記第３のコンデンサ接続端子との接続点と前記電源端子との間の前記電流経路に挿入されたスイッチング素子と、を備え、
    　前記スイッチング素子のオンオフを制御する制御端子が前記第１のコンデンサ接続端子に接続されており、且つ前記スイッチング素子は、前記第１のコンデンサ接続端子の電圧が前記第３のコンデンサ接続端子の電圧をある電圧以上上回る場合にオンし、前記第１のコンデンサ接続端子の電圧が前記第３のコンデンサ接続端子の電圧を前記ある電圧以上上回らない場合にオフするよう構成され、
    　前記ツェナーダイオードは、前記第１のコンデンサ接続端子の電圧が前記第３のコンデンサ接続端子の電圧よりも所定の電圧を上回るとき、前記第１のコンデンサ接続端子の電圧を当該所定の電圧に固定する、昇圧回路装置。　
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