JP2007274082A - Ｃｍｌ回路及びそれを用いたクロック分配回路 - Google Patents

Abstract

【課題】電源投入時やクロックゲーティング時などクロック停止状態から復帰する際にクロック配線や次段クロックドライバのＲＣ成分の影響で最初の一定期間クロック波形が出なくなることを防ぎつつ通常動作時や低速動作するテスト時に消費電力や電源ノイズを低減すること、また過剰な駆動力によって発生するクロック波形のリンギングを低減する。
【解決手段】クロック停止状態から復帰する際にのみブースト回路１２を動作させる。通常同作用バッファ１３は、レファレンス信号ＲＥＦがアクティブである間は、ずっと動作する。
【選択図】図３

Description

本発明は、ＣＭＬ(Current Mode Logic)回路及びこれを用いたクロック分配回路に関する。

特にＳｅｒＤｅｓ(serialization/deserialization；シリアル化／デシリアル化)など高速シリアル伝送では、高い周波数のクロックを必要とし、かつクロック分配発生するジッタが伝送のエラーレートに大きく影響するため、電源ノイズの影響を受けにくく、小振幅で高速動作可能なＭＯＳで構成されたＣＭＬ回路がクロックドライバとして近年用いられている。

ＭＯＳを用いたＣＭＬ回路は、他のＣＭＯＳ回路と同様のプロセスで作ることができレイアウト面で有利であるがバイポーラ型のＣＭＬ回路に比べ差動増幅のゲインが低く入力容量も大きいためクロック分配系の末端まで一定の振幅を保つにはバイポーラ型に比べて各段のクロックドライバの入力端子に大きな振幅を入力する必要がある。

従って、高速なクロック周波数で長距離配線を駆動する場合には出力インピーダンスを下げ、駆動力を上げる必要があるがＣＭＬ回路の特性上ＣＭＯＳとは異なり、動作の有無にかかわらず常に定電流が流れるため消費電力が大幅に増大するという問題がある。

また近年ＭＯＳの酸化膜厚の薄膜化、ゲート長の微細化により、電源電圧やトランジスタの閾値電圧（Ｖｔｈ）が下がり、一方では信頼性面の影響で最大定格の条件が厳しくなっており、リンギングによる論理誤動作、オーバーシュート・アンダーシュートによるＭＯＳの劣化・破壊といった問題が顕在化している。
特開２００２−３６８６００号公報 特開２００４−０９６７５０号公報

本発明は、ジッタ低減と高速動作の為に主に高周波のクロック分配に用いるＣＭＬで構成されるクロックドライバにおいて、電源投入時やクロックゲーティング時などクロック停止状態から復帰する際にクロック配線や次段クロックドライバのＲＣ成分の影響で最初の一定期間クロック波形が出なくなることを防ぎつつ通常動作時や低速動作するテスト時に消費電力や電源ノイズを低減すること、また過剰な駆動力によって発生するクロック波形のリンギングを低減することを目的とする。

本発明によれば、駆動力増加指示信号を生成する駆動力増加指示信号生成手段と、前記駆動力増加指示信号がアクティブである時に負荷駆動力を増加させるための駆動力増加手段を備えることを特徴とするＣＭＬ回路が提供される。

上記のＣＭＬ回路において、前記駆動力増加指示信号生成手段は、前記ＣＭＬ回路が停止状態から動作状態に入ってから所定期間前記駆動力増加指示信号をアクティブにするようにしてもよい。

上記のＣＭＬ回路において、前記駆動力増加指示信号生成手段は、前記ＣＭＬ回路が停止状態から動作状態に入ってから所定数のクロック信号がカウントされるまで前記駆動力増加指示信号をアクティブにするようにしてもよい。

上記のＣＭＬ回路において、前記駆動力増加指示信号生成手段は、前記ＣＭＬ回路の動作クロックの周波数が所定の周波数未満である時には、前記駆動力増加指示信号を非アクティブにするようにしてもよい。

上記のＣＭＬ回路において、前記駆動力増加指示信号生成手段は、前記駆動力増加指示信号をアクティブレベルから非アクティブレベルに変化させる際に、前記駆動力増加指示信号のレベルを徐々に変化させるようにしてもよい。

上記のＣＭＬ回路において、前記駆動力増加手段は、差動増幅回路の構造を備え、前記差動増幅回路の一対の負荷抵抗及び電流源は、前記駆動力増加指示信号が非アクティブである時にハイインピーダンス状態となるようにしてもよい。

上記のＣＭＬ回路において、前記差動増幅回路の一対の出力ノードのそれぞれは、駆動力増加時及び駆動力非増加時に動作する差動増幅回路の一対の出力ノードのそれぞれと接続されているようにしてもよい。

上記のＣＭＬ回路において、前記駆動力増加手段は、前記負荷駆動力を増加させている時の当該ＣＭＬ回路の中心出力レベルが前記負荷駆動力を増加させていない時の当該ＣＭＬ回路の中心出力レベルと同一となるように構成されているようにしてもよい。

上記のＣＭＬ回路において、前記駆動力増加手段を構成する差動増幅器の電流源により流される電流と負荷抵抗との積が、駆動力増加時及び駆動力非増加時に動作する差動増幅回路の電流源により流される電流と負荷抵抗との積に等しくなるようにしてもよい。

上記のＣＭＬ回路において、前記駆動力増幅回路を構成する差動増幅器の電流源がハイインピーダンスとなるタイミングと、前記駆動力増幅回路を構成する負荷抵抗がハイインピーダンスとなるタイミングとが等しくなるようにしてもよい。

上記のＣＭＬ回路において、前記駆動力増加手段は、前記駆動力増加指示信号がアクティブレベルから非アクティブレベルに変化する際に、当該ＣＭＬ回路の出力が連続的に変化するように構成されていてもよい。

上記のＣＭＬ回路において、前記駆動力増加指示信号がアクティブレベルから非アクティブレベルに変化する際に、前記駆動力増幅回路を構成する差動増幅器の電流源と負荷抵抗がオン状態からハイインピーダンス状態に少しずつ変化するようにしてもよい。

本発明によれば、上記ＣＭＬ回路を備えることを特徴とするクロック分配回路が提供される。

上記のクロック分配回路において、ＰＬＬ回路と、前記ＣＭＬ回路とを備え、前記ＰＬＬ回路は、前記ＣＭＬ回路の出力信号を参照クロックと同期させるようにしてもよい。

上記のクロック分配回路において、複数の前記ＣＭＬ回路が直列に接続されているようにしてもよい。

上記のクロック分配回路において、複数の前記ＣＭＬ回路がツリー状に接続されているようにしてもよい。

本発明によれば、駆動力増加指示信号を生成する駆動力増加指示信号生成手段と、前記駆動力増加指示信号がアクティブである時に負荷駆動力を増加させるための駆動力増加手段を備えるので、駆動力増加時には、駆動力を大きくでき、そうでないときには駆動力を小さくできる。

以下、図面を参照して本発明を実施するための最良の形態について詳細に説明する。

全体は図１または図２のような回路で構成され、一定期間図中クロックドライバ２に内蔵されたブースト回路（１２（図３）または２３（図４））を有効にし、一時的にクロックドライバの駆動力が高い状態を作り出しクロック停止状態からの復帰時に発生するクロック抜けを防ぐ。

一定期間経過後クロック波形は周期的な波形となり、負荷容量の影響で小振幅となっても動作上問題ないため消費電力削減のためにＰＬＬのロック検出回路（図中７）またはフィードバッククロック（図中４）のエッジをあらかじめ規定した数だけカウントするカウンター（図中８）を利用して生成した制御信号（駆動力増加指示信号）ＢＯＯＳＴ（図中１１）により、所定時間経過後又は所定クロックカウント後にブースト回路１２，２３をＯＦＦにし必要最低限に駆動力を下げた状態で通常動作を行う。

レファレンス信号ＶＲＥＦが非アクティブ（図３、図４ではローレベル）である時には、クロックドライバは非動作状態である。レファレンス信号ＶＲＥＦがアクティブ（図３、図４ではハイレベル）に変化すると、クロックドライバ２は動作状態に遷移する。しかし、直ちに、定常的な動作状態に入るわけではない。

すなわち、ＰＬＬロック検出回路７は、ＰＬＬ１がロックしているか否かを検出する。クロックドライバが定常的な動作状態に入り、ＰＬＬロック検出回路７が、クロックドライバ２が出力するクロックが位相ロックしたと判断したならば、ＰＬＬロック検出回路７は、駆動力増加信号ＢＯＯＳＴをアクティブ（図３、図４ではハイレベル）から非アクティブ（図３、図４ではローレベル）にする。

エッジカウンタ８は、レファレンス信号ＶＲＥＦがアクティブになってからクロックドライバ２が出力するクロックの数が所定数に達したならば、駆動力増加信号ＢＯＯＳＴをアクティブ（図３、図４ではハイレベル）から非アクティブ（図３、図４ではローレベル）にする。

従って本発明はＣＭＬを用いたクロックドライバ２にブースト回路１２，２３を付加すること、そしてＰＬＬへのフィードバックループを含めたクロック分配系全体の動作状態に応じて動的に駆動力を制御できることが特徴である。

全体は図１または図２のような回路で構成され、初期のクロック停止状態から一定期間図１又は図２のクロックドライバ２に内蔵されたブースト回路（図中１２，２３）を有効にし、一時的にクロックドライバの駆動力が高い状態を作り出しクロック停止状態からのクロック抜けを防ぐ。

一定期間経過後クロック波形は周期的な波形となるため、負荷容量の影響等で小振幅となっても動作上問題なく消費電力削減のためにＰＬＬのロック検出回路（図中７）の検出信号やフィードバッククロックのエッジをあらかじめ規定した数だけカウントするカウンター（図中８）を制御信号（図中１１）として利用してブースト回路１２、２３をＯＦＦにし必要最低限に駆動力を下げた状態で通常動作を行う。

本発明のクロック分配に用いるクロックドライバ ２は図３及び図４の回路Ａ（図中１２または２３），Ｂ（図中１３）のような回路であり、回路Ａ，Ｂとも負荷抵抗（図中１５，１８）、差動対トランジスタ（図中１６，１９）、定電流源トランジスタ（図中１７，２０）からなり、定電流源トランジスタはＶＤＤからＧＮＤへ常に定電流を流す役割をし、差動対トランジスタは入力波形に応じて左右の負荷抵抗に流す電流の割合を制御する役割をする。そして負荷抵抗は電流に応じた振幅を生成する役割をする。

回路ＡはＰＭＯＳ（図中１５）を負荷としたＣＭＬ回路であり、１５のゲート電圧を制御することにより出力インピーダンスを可変にしている。よって動作のＯＮ／ＯＦＦ制御が必要なブースト回路１２，２３に用いる。

すなわち、駆動力増加指示信号ＢＯＯＳＴがアクティブ（ハイレベル）である時には、ＰＭＯＳ１５は負荷抵抗として動作し、前記駆動力増加指示信号ＢＯＯＳＴが非アクティブ（ローレベル）である時には、ＰＭＯＳ１５はハイインピーダンス状態となる。

同様に、駆動力増加指示信号ＢＯＯＳＴがアクティブ（ハイレベル）である時には、電流源として利用されるＮＭＯＳ１７は電流源として動作し、前記駆動力増加指示信号ＢＯＯＳＴが非アクティブ（ローレベル）である時には、ＮＭＯＳ１７はハイインピーダンス状態となる。

従って、回路Ａは、駆動力増加指示信号ＢＯＯＳＴがアクティブ（ハイレベル）である時には、回路Ｂと同様なＣＭＬ回路となり、機能的には、駆動力増加手段となる。他方、回路Ａは、駆動力増加指示信号ＢＯＯＳＴが非アクティブ（ハイレベル）である時には、そのように機能せず、差動対１６のトランジスタに定電流源２０が引き込む電流の一部が流れるようになる。

一方回路Ｂ（図中１３）は抵抗素子（図中１８）を負荷としたＣＭＬ回路であり、抵抗値にバイアス依存がなく電源変動の影響を受けにくいので、クロックのジッタ発生を低減する目的で通常動作時に使用する。

なお、ブースト時に回路Ａの出力のレベルと回路Ｂのレベルが同一となるように、回路Ａの定電流源１７が流す電流とＰＭＯＳ負荷１５の抵抗値との積が、回路Ｂの定電流源２０が流す電流と抵抗負荷１８の抵抗値との積と等しくなるように調整をして設計をする。

図１の構成の場合、ＰＬＬロック検出回路７がロック検出信号を出す時点ではクロック分配系末端のＦ／Ｆ（図中３）手前からのフィードバッククロックが図中１のＰＬＬへ戻ってきている状態であり、クロック分配系が安定動作していることを示している。

また図２の構成の場合、あらかじめクロック分配系が安定動作するまでの期間を調べておきフィードバック４に戻ってくるクロックのエッジ数として規定し、エッジカウンター８でカウントすることで、安定動作状態を知ることができる。

これらクロック分配系が安定状態になった時点でＢＯＯＳＴ端子１１を切り替える。

ＢＯＯＳＴ端子を”１”にすると図３及び図４の回路Ａ，Ｂの両方が動作し駆動力が上がる。

ＢＯＯＳＴ端子を”０”にするとＶＲＥＦ ＯＮ／ＯＦＦスイッチ１４によって図３及び図４の回路Ａの電流源トランジスタ１７のゲート電圧が０ＶになることによりＯＦＦし、ＰＭＯＳ負荷１５はゲート電圧が電源電圧（ＶＤＤ）となることにより出力がハイインピーダンスとなる。

よって、ＢＯＯＳＴ端子が”０”である時には、電源からの電流は回路Ａ，Ｂの差動対トランジスタ１６，１９、回路Ｂの定電流源トランジスタ２０を介してグランド（ＧＮＤ）に流れるようになり電流量が減り駆動力が低下するが、負荷の抵抗値と定電流源トランジスタに流れ込む電流の比は一定なので、差動信号のクロスポイントの位置はブースト回路１２，２３がＯＦＦになった後も一定に保たれる。

この図３の回路をＰＬＬのクローズループに含める場合にはデジタル的な（不連続な）ブースト回路のＯＮ／ＯＦＦでは遅延や振幅の急激な変化によりＰＬＬのロックが外れる危険性があるため、図４のように回路Ａの電流源トランジスタ１７とＰＭＯＳ負荷１５とがＯＦＦするまでの時間が同じになるようなＲＣ時定数２１，２２を付けることにより、ゆるやかに定電流源トランジスタ１７のゲート電圧を下げ、ＰＭＯＳ負荷１５のゲート電圧を上げて分配遅延や振幅を連続的に変化させることによりＰＬＬのロック外れの危険性を低減することができる。

図５及び図６は本発明の効果を示すために図３及び図４の回路をシミュレーションで比較した結果である。

図５は本発明のブースト回路Ａ（駆動力増加手段）がある場合、図６は本発明のブースト回路Ａ（駆動力増加手段）が無い場合であり、クロックドライバ２の出力にＲＣの負荷と次段のドライバを付けて次段入力での差動クロック信号を観測している。

図６は図４の回路でブースト回路ＡをＯＦＦした状態と同等の駆動力のクロックドライバで構成した場合のシミュレーション結果である。

クロック停止状態から復帰時にはクロック配線や次段のクロックドライバの入力容量に電荷が完全にチャージした状態から動き始めるため、図６では動作開始後しばらく駆動力が足りずに差動クロック信号３５，３６がクロスできない期間３７が発生しクロック波形に抜けが生じてしまう。

また図６のような状態を避けるためあらかじめ、駆動力の大きなドライバで構成した場合にはＣＭＬ回路の特性上、ＣＭＯＳとは異なり動作の有無にかかわらず常に定電流が電源・グランド間に流れるため消費電力が大幅に増大する。

また長距離配線などでインダクタンス成分が大きい場合には、駆動力の大きなドライバで構成した場合、リンギングが発生し論理が確定できなくなったり、オーバーシュートにより電圧がトランジスタの定格を超えて、性能劣化や破壊を引き起こす危険性がある。

他方、図５のように動作開始時から一定期間３８ ブースト回路ＡをＯＮにし駆動力を高い状態にしてクロック波形抜けを防ぎつつ、その後安定動作時にはブースト回路ＡをＯＦＦにし駆動力を下げることにより消費電力やリンギングの低減を実現できる。

図３及び図４の回路ＡではＰＭＯＳの抵抗負荷１５を用いているが、負荷抵抗が可変できるものであればその種類は問わない。

図３及び図４の回路Ｂでの負荷抵抗１８は抵抗素子であるが、この負荷をインダクタンスやインダクタンスと抵抗素子の組み合わせで構成した場合でも効果は同様である。

図１及び図２ではＰＬＬへ入力するリファレンスクロック５とフィードバッククロック４がともに差動信号だが、４を途中でシングルエンドに変換して、シングルエンドのリファレンスクロックと位相比較しても構わない。

図１及び図２でＢＯＯＳＴ信号を出力するための回路７，８はＰＬＬ１近傍に置かれているが、配置する位置はどこでも構わない。またＰＬＬ１に内蔵していても構わない。

図１及び図２ではクロックドライバ２からＦ／Ｆ３まで３段のドライバで構成されているが、ドライバ段数は何段でも構わない。

図１及び図２ではクロックドライバを１：１：１で直列接続しているが、１：ｎ１：ｎ２でツリー状に接続してもよい。

図１及び図２ではＶＲＥＦ６は全クロックドライバへ共通に分配しているが、クロックドライバ毎に発生する形でも良い。

また図３及び図４では１４の回路を各クロックドライバ２に内蔵しているが、クロックドライバ２の外部に配置しても良い。
本実施形態によれば、クロックの動作状態に応じて、クロックドライバの駆動力を変えることで消費電力を低減できるＣＭＬ回路を用いたクロック分配回路が提供される。

本実施形態によれば、低速でのＬＳＩテスト時にクロックドライバの駆動力を下げ、電源ドロップを抑えることができるＣＭＬ回路を用いたクロック分配回路が提供される。すなわち、クロックの周波数を測定し、その周波数が所定の周波数未満である場合には、ブースト回路Ａが働かないようにしてもよい。

本実施形態によれば、クロックの動作状態に応じて、クロックドライバの駆動力を変えることでリンギングによる誤動作やオーバーシュートによるトランジスタの劣化・破壊を防止できるＣＭＬ回路を用いたクロック分配回路が提供される。

本実施形態によれば、クロック停止状態からの復帰時にクロック波形の抜けを防止できるＣＭＬ回路を用いたクロック分配回路が提供される。

本実施形態によれば、ＰＬＬのロック外れを防止しつつクロックドライバの駆動力を動的に切り替えることができるＣＭＬ回路を用いたクロック分配回路が提供される。具体的には、図４に示すように、ＢＯＯＳＴ信号を積分するようなＲＣ回路２１、２２を設けることにより、ＢＯＯＳＴ回路Ａの急激なオン／オフの切り替えを避けることができ、これにより、出力クロックの位相の不連続を避けることが可能となる。

本発明の実施形態によるクロック分配回路の構成例を示すブロック図である。 本発明の実施形態によるクロック分配回路の他の構成例を示すブロック図である。 本発明の実施形態によるブースト機能がついたＣＭＬ回路の構成例を示す回路図である。 本発明の実施形態によるブースト機能がついたＣＭＬ回路の他の構成例を示す回路図である。 本発明の実施形態によるブースト機能がついたＣＭＬ回路を利用した場合のクロック信号の波形を示す図である。 本発明の実施形態によるブースト機能がついたＣＭＬ回路を利用しない場合のクロック信号の波形を示す図である。

符号の説明

１ ＰＬＬ
２ ＣＭＬ回路（クロックバッファ）
１２、２３ ブースト回路
１３ 通常同作用バッファ

Claims (16)

1. 駆動力増加指示信号を生成する駆動力増加指示信号生成手段と、
   前記駆動力増加指示信号がアクティブである時に負荷駆動力を増加させるための駆動力増加手段を備えることを特徴とするＣＭＬ回路。
2. 請求項１に記載のＣＭＬ回路において、
   前記駆動力増加指示信号生成手段は、前記ＣＭＬ回路が停止状態から動作状態に入ってから所定期間前記駆動力増加指示信号をアクティブにすることを特徴とするＣＭＬ回路。
3. 請求項１に記載のＣＭＬ回路において、
   前記駆動力増加指示信号生成手段は、前記ＣＭＬ回路が停止状態から動作状態に入ってから所定数のクロック信号がカウントされるまで前記駆動力増加指示信号をアクティブにすることを特徴とするＣＭＬ回路。
4. 請求項１乃至３の何れか１項に記載のＣＭＬ回路において、
   前記駆動力増加指示信号生成手段は、前記ＣＭＬ回路の動作クロックの周波数が所定の周波数未満である時には、前記駆動力増加指示信号を非アクティブにすることを特徴とするＣＭＬ回路。
5. 請求項１乃至４の何れか１項に記載のＣＭＬ回路において、
   前記駆動力増加指示信号生成手段は、前記駆動力増加指示信号をアクティブレベルから非アクティブレベルに変化させる際に、前記駆動力増加指示信号のレベルを徐々に変化させることを特徴とするＣＭＬ回路。
6. 請求項１乃至５の何れか１項に記載のＣＭＬ回路において、
   前記駆動力増加手段は、差動増幅回路の構造を備え、
   前記差動増幅回路の一対の負荷抵抗及び電流源は、前記駆動力増加指示信号が非アクティブである時にハイインピーダンス状態となることを特徴とするＣＭＬ回路。
7. 請求項６に記載のＣＭＬ回路において、
   前記差動増幅回路の一対の出力ノードのそれぞれは、駆動力増加時及び駆動力非増加時に動作する差動増幅回路の一対の出力ノードのそれぞれと接続されていることを特徴とするＣＭＬ回路。
8. 請求項１乃至７の何れか１項に記載のＣＭＬ回路において、
   前記駆動力増加手段は、前記負荷駆動力を増加させている時の当該ＣＭＬ回路の中心出力レベルが前記負荷駆動力を増加させていない時の当該ＣＭＬ回路の中心出力レベルと同一となるように構成されていることを備えることを特徴とするＣＭＬ回路。
9. 請求項８に記載のＣＭＬ回路において、
   前記駆動力増加手段を構成する差動増幅器の電流源により流される電流と負荷抵抗との積が、駆動力増加時及び駆動力非増加時に動作する差動増幅回路の電流源により流される電流と負荷抵抗との積に等しいことを特徴とするＣＭＬ回路。
10. 請求項９に記載のＣＭＬ回路において、
    前記駆動力増幅回路を構成する差動増幅器の電流源がハイインピーダンスとなるタイミングと、前記駆動力増幅回路を構成する負荷抵抗がハイインピーダンスとなるタイミングとが等しいことを特徴とするＣＭＬ回路。
11. 請求項１乃至７の何れか１項に記載のＣＭＬ回路において、
    前記駆動力増加手段は、前記駆動力増加指示信号がアクティブレベルから非アクティブレベルに変化する際に、当該ＣＭＬ回路の出力が連続的に変化するように構成されていることを特徴とするＣＭＬ回路。
12. 請求項１１に記載のＣＭＬ回路において、
    前記駆動力増加指示信号がアクティブレベルから非アクティブレベルに変化する際に、前記駆動力増幅回路を構成する差動増幅器の電流源と負荷抵抗がオン状態からハイインピーダンス状態に少しずつ変化することを特徴とするＣＭＬ回路。
13. 請求項１乃至１２の何れか１項に記載のＣＭＬ回路を備えることを特徴とするクロック分配回路。
14. 請求項１３に記載のクロック分配回路において、
    ＰＬＬ回路と、前記ＣＭＬ回路とを備え、前記ＰＬＬ回路は、前記ＣＭＬ回路の出力信号を参照クロックと同期させることを特徴とするクロック分配回路。
15. 請求項１３又は１４に記載のクロック分配回路において、
    複数の前記ＣＭＬ回路が直列に接続されていることを特徴とするクロック分配回路。
16. 請求項１３又は１４に記載のクロック分配回路において、
    複数の前記ＣＭＬ回路がツリー状に接続されていることを特徴とするクロック分配回路。

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