JP2008219678A

JP2008219678A - 出力レベル安定化回路及びそれを用いたｃｍｌ回路

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Publication number: JP2008219678A
Application number: JP2007056500A
Authority: JP
Inventors: Yusuke Matsushima; 松島　　祐介
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2007-03-07
Filing date: 2007-03-07
Publication date: 2008-09-18
Anticipated expiration: 2027-03-07
Also published as: JP4998020B2; US7609084B2; US20080218199A1

Abstract

【課題】ＣＭＬ回路において、ノイズの共振周波数を変更してその影響を抑え、出力レベルを安定化させる。
【解決手段】ＣＭＬ回路１のトランジスタＴ１，Ｔ３及び抵抗Ｒ１に対して、レプリカ回路をトランジスタＴ５，Ｔ４及び抵抗Ｒ３により構成する。このレプリカ回路の出力Ｖrep と基準電圧Ｖref とを比較器２１で比較してこの比較出力ＶcsをトランジスタＴ４とＴ３のゲート共通接続点へ供給する帰還ループを構成することにより、ＣＭＬ回路１の出力の安定化を図るものであるが、ノイズの周波数によっては、帰還ループで共振が発生してしまう。そこで、帰還ループに可変抵抗回路（Ｒ41〜Ｒ4n）を挿入しておき、スイッチングトランジスタＴ61〜Ｔ6nを選択的にオンオフ制御するすることにより、帰還ループのインピーダンスを調整して、共振をなくし安定化を図る。
【選択図】図１

Description

本発明は出力レベル安定化回路及びそれを用いたＣＭＬ回路に関し、特にＣＭＬ回路の出力レベルのノイズによる変動を抑圧する出力レベル安定化方式に関するものである。

近年、ＬＳＩの動作周波数がより高くなってきており、ＬＳＩ内部の高速信号伝送において、アナログ信号が用いられるようになっている。そのなかでも、ＣＭＬ（Current Mode Logic）方式による回路を用いたアナログ高速伝送は、多く使用されている。ＣＭＬ回路については、例えば特許文献１，２などに開示されている。図３は一般的なＣＭＬ回路１の例を示す図である。

図３を参照すると、ソースが共通接続された差動対のＭＯＳトランジスタＴ１，Ｔ２のゲートには、一対の相補入力信号ＩＮ，ＩＮＢが供給されており、これらトランジスタＴ１，Ｔ２のドレインから、一対の相補出力信号ＯＵＴ，ＯＵＴＢが得られる。抵抗Ｒ１，Ｒ２はトランジスタＴ１，Ｔ２のドレイン抵抗である。そして、トランジスタＴ１，Ｔ２のソース共通接続点と基準電位点（本例では、アース）との間には、電流源となるＭＯＳトランジスタＴ３が接続されており、このトランジスタＴ３のゲートには、基準電圧Ｖcsが供給されている。

この様なＣＭＬ回路の動作については周知であるので、その説明は省略する（特許文献１，２参照）。
実開平２−７３８２７号公報特開平７−３０７６５８号公報

このようなＣＭＬ回路１においては、基準電圧Ｖcsにノイズが印加されると、出力レベルが不安定となってジッタが増大し、信号伝送の質が低下してしまうという欠点を有しており、よって、ＣＭＬ回路を使用する場合には、ノイズ耐性が要求される。このような要求を満足するために、図４に示すような回路が提案されている。図４はＣＭＬ回路１の基準電圧Ｖcsを生成するための基準電圧発生回路２を設けた回路例である。

図４を参照すると、基準電圧発生回路２は、ＭＯＳトランジスタＴ４，Ｔ５と抵抗Ｒ３とを有するレプリカ回路を有しており、このレプリカ回路は、ＣＭＬ回路１と同一の回路定数を有し、このＣＭＬ回路の片側の差動対と同一構成となっている。すなわち、レプリカ回路は、ＣＭＬ回路１の電流源トランジスタＴ３と同一特性のトランジスタＴ４と、ＣＭＬ回路１の差動対トランジスタの一方のトランジスタＴ１と同一特性のトランジスタＴ５と、ＣＭＬ回路１のトランジスタＴ１のドレイン抵抗Ｒ１と同一抵抗値を有する抵抗Ｒ３とからなる。そして、トランジスタＴ５のゲート入力はハイレベルに固定されている。

トランジスタＴ４のゲートには、基準電圧Ｖcsが印加されており、この基準電圧はアナログコンパレータ２１により生成されている。このコンパレータ２１の正相入力には、レプリカ回路のトランジスタＴ５のドレイン出力Ｖrep が帰還抵抗Ｒ４を介して印加されている。また、コンパレータ２１の逆相入力には、テブナン抵抗Ｒ５，Ｒ６による分圧出力Ｖref が印加されている。

この分圧出力Ｖref は、ＣＭＬ回路１のロー側出力電位と同一に設定されており、よって、抵抗Ｒ５，Ｒ６は、この分圧出力Ｖref がＣＭＬ回路１のロー側出力電位と同一になるような抵抗値の比に定められていることになる。このレプリカ回路の出力であるトランジスタＴ５のドレイン電圧Ｖrep は、ＣＭＬ回路１の入力（ＩＮまたはＩＮＢ）がハイレベルである側の出力電圧と同じになるようになっている。

以下に、図４の回路の動作について説明する。先ず、低周波領域における動作を説明する。レプリカ回路の出力Ｖrep が抵抗Ｒ５，Ｒ６による分圧出力Ｖref よりも高いと、アナログコンパレータ２１の出力Ｖcsが上昇し、レプリカ回路の出力Ｖrep が下降する。逆に、レプリカ回路の出力Ｖrep が分圧出力Ｖref よりも低いと、アナログコンパレータ２１の出力Ｖcsが下降し、レプリカ回路の出力Ｖrep が上昇する。この様な動作によって、レプリカ回路の出力Ｖrep は分圧出力Ｖref と同一になった時点で収束し、結果的に、レプリカ回路の出力Ｖrep はＣＭＬ回路のロー側出力電位（Ｖref ）と同一になる。

ここで、コンパレータ２１とレプリカ回路との開ループゲインをＧo としたとき、レプリカ回路からコンパレータ２１への帰還回路の閉ループゲインＧc は、Ｇc ＝Ｇo ／（１＋Ｇo ）となる。そこで、コンパレータ２１のゲインを大きくすることにより、Ｇo をできるだけ大きくして、Ｇc を限りなく“１”に近づけて、ＣＭＬ回路１の出力Ｖrep とテブナン抵抗Ｒ５，Ｒ６による分圧出力Ｖref との誤差を少なくすることによって、出力電圧Ｖrep を安定化させることができる。

次に、高周波ノイズを考慮した動作を説明する。外的に高周波ノイズが入ってきた場合、上述した帰還回路の閉ループの高周波ゲインが“１”を超えると、高周波ノイズは増幅される。上述した如く、低周波での動作を考慮して、コンパレータ２１のゲインは大きくしてあるので、コンパレータ２１のゲインを下げることは不可能である。そこで、帰還回路部分に抵抗Ｒ４を挿入することにより、閉ループ全体のゲインのみを下げるようになっている。

このように、帰還回路内に抵抗Ｒ４を挿入することにより、閉ループゲインを下げてノイズの増幅を抑圧することが可能であるが、抵抗値によっては、高周波ノイズの位相が変動し、その変動量によっては共振が発生することがある。このことは、ある抵抗値に対応した、ノイズを増幅するような弱点となる特定の周波数が存在することを意味する。このような周波数による影響を除くことが要求される。

本発明の目的は、ノイズの共振周波数を変更してその影響を抑え、出力レベルを安定化させることが可能なＣＭＬ回路の出力レベル安定化回路及びそれを用いたＣＭＬ回路を提供することである。

本発明による出力レベル安定化回路は、ＣＭＬ回路の出力レベル安定化回路であって、前記ＣＭＬ回路の差動対トランジスタの一方及び電流源トランジスタとそれぞれ同一特性のトランジスタにより形成されたレプリカ回路と、このレプリカ回路の出力と基準電圧とを比較してこの比較結果を前記レプリカ回路の電流源トランジスタの制御電圧として供給する比較回路と、前記レプリカ回路の出力と前記比較回路の入力との間に設けられた可変インピーダンス回路とを含むことを特徴とする。

本発明によるＣＭＬ回路は、上記の出力レベル安定化回路を含み、前記比較結果を前記ＣＭＬ回路の電流源トランジスタの制御入力へ供給することを特徴とする。

本発明によれば、ノイズの共振周波数を変更可能としたので、ノイズによる影響を抑えることができ、よって出力レベルを安定化させることができるという効果がある。

以下に、図面を用いて本発明の実施例について説明する。図１は本発明の一実施例の回路図であり、図４と同等部分は同一符号により示している。図１において、図４と異なる部分についてのみ説明する。図１においては、図４の帰還ループの帰還抵抗Ｒ４の代りに、複数の抵抗Ｒ41〜Ｒ4n（ｎは２以上の整数）を並列に設けている。

そして、これら抵抗Ｒ41〜Ｒ4nを帰還ループ内に挿入制御するために、ＭＯＳトランジスタＴ61〜Ｔ6nを、それぞれ抵抗Ｒ41〜Ｒ4nに直列に接続している。トランジスタＴ61〜Ｔ6nの各ゲートには、外部からの制御信号が供給されており、これら各制御信号により、各トランジスタＴ61〜Ｔ6nのオンオフ制御が可能となっている。

なお、他の回路構成については、図４のそれと同一であるので、その説明は省略するものとする。

前述した如く、帰還部分に抵抗を挿入することにより、閉ループのゲインを下げて、ノイズの増幅を抑えることが可能となるが、その抵抗の抵抗値によって高周波ノイズの位相が変動して、その変動量によっては、共振することがある。すなわち、ある抵抗値に対応して、ノイズを増幅するような弱点となる特定の周波数が存在することになる。

そこで、本実施例においては、この帰還抵抗（図４ではＲ４）の部分に、外部制御信号によってインピーダンスが調整自在な回路を採用することにより、共振周波数をはずして安定した動作が可能となるようにしているのである。すなわち、制御信号により、トランジスタＴ61〜Ｔ6nのオンオフを適宜制御して、実際に帰還ループに挿入されるべき帰還抵抗の抵抗値（インピーダンス値）を可変とするようにしている。

こうすることにより、ある抵抗値で高周波ノイズに対する共振が発生すれば、制御信号を用いて、トランジスタＴ61〜Ｔ6nのオンオフ状態を変化させて抵抗値を調整し、共振が発生しないようにすることができる。例えば、現在トランジスタＴ61とＴ62とがオン制御されて抵抗Ｒ41とＲ42とが帰還ループに挿入されている状態で、ノイズが発生してＣＭＬ回路１の出力レベルが不安定になったとすると、トランジスタＴ63をオン制御して抵抗Ｒ43を帰還ループに追加挿入することにより、帰還抵抗値が変化して、当該ノイズに対する共振状態を回避することが可能となる。

なお、本例においては、複数の抵抗と複数のトランジスタとを用いて帰還抵抗の抵抗値を調整するようにしているが、可変抵抗を用いて抵抗値の調整を行うよう構成できることは勿論である。

図２は本発明の他の実施例の回路図であり、図１と同等部分は同一符号により示している。本例では、図１に示した制御信号を、自動的に発生させるようにしたものであり、そのために、アナログコンパレータ２１の出力に、ノイズを検出するノイズ検出部３と、このノイズで検出出力によりカウンタ値が変化するカウンタ４とを設けており、このカウンタ４の出力を、トランジスタＴ61〜Ｔ6nの制御信号として用いるようにしたものである。他の構成は、図１のそれと同じであるものとする。

ノイズ検出部３によりノイズが検出されると、共振が発生したものと判断されるので、カウンタ４のｎ桁のカウンタ値をインクリメントまたはデクリメント（増減）するようにしておき、そのときのｎ桁のカウンタ値に基づいて、トランジスタＴ61〜Ｔ6nをオンオフ制御し直して、帰還抵抗の抵抗値を変化させて、共振状態を回避するようにしている。こうすることにより、自動的に共振ノイズによる悪影響が回避できることになるのである。

一例を説明すると、現在、トランジスタＴ61とＴ62とが、カウンタ４のｎビット出力によりオン制御されて抵抗Ｒ41とＲ42とが帰還ループに挿入されているとする。この状態でノイズが発生すると、ノイズ検出部３によりこれが検出され、この検出パルスにより、カウンタ４がインクリメントされるとする。すると、ｎビット出力が変化して、トランジスタＴ61，Ｔ62の他に、更にトランジスタＴ63をもオンとなるものとする。これにより、抵抗Ｒ41，Ｒ42の他に、Ｒ43が帰還ループに追加挿入されることになり、よって共振状態が回避されるのである。

なお、上記の各実施例においては、トランジスタとしてＭＯＳトランジスタを用いているが、一般には、ＦＥＴ素子やバイポーラ素子を用いることができる。また、帰還抵抗Ｒ41〜Ｒ4nを帰還ループ内に挿入制御するトランジスタＴ61〜Ｔ6nとしては、外部制御信号に応じてスイッチング作用を行うスイッチ素子であれば、良いことは明らかである。

本発明の一実施例の回路図である。本発明の他の実施例の回路図である。ＣＭＬ回路の例を示す図である。ＣＭＬ回路に対する基準電圧を発生する基準電圧発生回路の例を示す図である。

符号の説明

１ＣＭＬ回路
２基準電圧発生回路
３ノイズ検出部
４カウンタ
Ｔ１，Ｔ２ＣＭＬ回路の差動対トランジスタ
Ｔ３ＣＭＬ回路の電流源トランジスタ
Ｔ４レプリカ回路の電流源トランジスタ
Ｔ５レプリカ回路の差動対トランジスタの一方
Ｔ61〜Ｔ6n スイッチング用トランジスタ
Ｒ１，Ｒ２ＣＭＬ回路のドレイン負荷抵抗
Ｒ３レプリカ回路のドレイン負荷抵抗
Ｒ４，Ｒ41〜Ｒ4n 帰還抵抗
Ｒ５，Ｒ６テブナン抵抗

Claims

ＣＭＬ回路の出力レベル安定化回路であって、
前記ＣＭＬ回路の差動対トランジスタの一方及び電流源トランジスタとそれぞれ同一特性のトランジスタにより形成されたレプリカ回路と、
このレプリカ回路の出力と基準電圧とを比較してこの比較結果を前記レプリカ回路の電流源トランジスタの制御電圧として供給する比較回路と、
前記レプリカ回路の出力と前記比較回路の入力との間に設けられた可変インピーダンス回路と、
を含むことを特徴とする出力レベル安定化回路。
前記比較結果におけるノイズを検出するノイズ検出手段と、
このノイズ検出に応答して前記可変インピーダンス回路のインピーダンスを可変制御する制御手段とを、更に含むことを特徴とする請求項１記載の出力レベル安定化回路。
前記可変インピーダンス回路は、複数の抵抗素子とこれら抵抗素子の各々に直列接続されたスイッチ素子との並列接続構成であり、前記制御手段により前記スイッチ素子のオンオフ制御をなすことを特徴とする請求項２記載の出力レベル安定化回路。
前記制御手段は、前記ノイズ検出手段に応答して増減制御されるカウンタであり、このカウンタの出力により前記スイッチ素子のオンオフ制御をなすことを特徴とする請求項３記載の出力レベル安定化回路。
請求項１〜４いずれか記載の出力レベル安定化回路を含み、前記比較結果を前記ＣＭＬ回路の電流源トランジスタの制御入力へ供給することを特徴とするＣＭＬ回路。