CN101345525B - 时钟接收器及相关的半导体存储模块与校正方法 - Google Patents

Abstract

本发明提供一种时钟接收器及相关的半导体存储模块与校正方法。该时钟接收器包括：一接收单元，用以接收一对互补的时钟信号，并产生一第一时钟信号；以及一校正单元，用以检测该对互补的时钟信号的交叉点是否产生偏移，产生一检测结果，并由此调整该第一时钟信号的转态(toggling)。根据本发明的时钟接收器及相关的半导体存储模块与校正方法能够自动地校正由于时钟信号VCLK与/VCLK之间工作周期不一致所造成的交叉点偏移，从而不会影响到内部电路中时钟信号的边限。

Description

时钟接收器及相关的半导体存储模块与校正方法

技术领域

本发明关于半导体电路，特别关于一种时钟接收器，其能够自动地校正互补的时钟信号的工作周期不一致所导致的相位偏移。

背景技术

一般而言，动态随机存取存储器(DRAM)会使用一接收器接受来自外部电路的一对互补的时钟信号(例如：VCLK与/VCLK)，而由此产生一主时钟信号(例如：MCLK)供内部电路使用。然而，由于元件不匹配、温度或其它因素，将会使得互补的时钟信号(VCLK与/VCLK)的工作周期会产生不一致的情况。

如图1A所示，时钟VCLK的工作周期(duty cycle)大于/VCLK的工作周期，将会使得两时钟信号分别于时间t1与t3产生交叉点(cross points)CP3与CP4，而未在预定时间t2与t4产生交叉点CP1与CP2。换言之，两时钟信号交叉的时间由于工作周期不一致而被提前。相反地，如图1B中所示，当时钟VCLK的工作周期(duty cycle)小于/VCLK的工作周期，将会使得两时钟信号交叉的时间由于工作周期不一致而被延后。换言之，接收器会产生具有失真(distortion)的时钟信号MCLK”，而不是预定的时钟信号MCLK。因此，主时钟信号MCLK与MCLK”将会具有相位偏移，而影响到内部电路中时钟信号的边限(margin)。

发明内容

本发明提供一种时钟接收器，包括：一接收单元，用以接收一对互补的时钟信号，并产生一第一时钟信号；以及一校正单元，用以检测该对互补的时钟信号的交叉点是否产生偏移，产生一检测结果，并由此调整该第一时钟信号的转态(toggling)。

如上所述的时钟接收器，其中该校正单元包括：一偏移检测单元，用以检测该对互补的时钟信号的交叉点是否产生偏移，并产生该检测结果；一偏压产生单元，用以根据该检测结果，产生一组偏压电压；以及一相位调整单元，用以根据该组偏压电压，调整该第一时钟信号的转态。

如上所述的时钟接收器，其中该相位调整单元包括一第一导电型的一第一晶体管与一第二导电型的一第二晶体管，并根据该组偏压电压调整该第一晶体管与该第二晶体管的导通能力。

如上所述的时钟接收器，其中该相位调整单元根据该组偏压电压选择性地延迟或提前该第一时钟信号的一上升沿或一下降沿。

本发明也提供一种半导体模块，包括：一时钟产生器，用以接收一对互补的时钟信号，产生一主时钟信号；以及一核心逻辑单元，用以根据输出对应的控制时钟信号与数据信号。时钟产生器包括：一接收单元，用以接收一对互补的时钟信号，并产生一第一时钟信号；以及一校正单元，用以检测该对互补的时钟信号的交叉点是否产生偏移，产生一检测结果，并由此调整该第一时钟信号的转态(toggling)，以便产生该主时钟信号。

如上所述的半导体存储模块，其中该半导体存储模块为一半导体存储装置。

如上所述的半导体存储模块，其中该半导体存储装置为一动态随机存取存储器。

如上所述的半导体存储模块，其中该校正单元包括：一偏移检测单元，用以检测该对互补的时钟信号的交叉点是否产生偏移，并产生该检测结果；一偏压产生单元，用以根据该检测结果，产生一组偏压电压；以及一相位调整单元，用以根据该组偏压电压，调整该第一时钟信号的转态。

如上所述的半导体存储模块，其中该相位调整单元包括一第一导电型的一第一晶体管与一第二导电型的一第二晶体管，并根据该组偏压电压调整该第一晶体管与该第二晶体管的导通能力。

如上所述的半导体存储模块，其中该相位调整单元根据该组偏压电压选择性地延迟或提前该第一时钟信号的一上升沿或一下降沿。

本发明也提供一种校正方法，包括：根据一对互补的时钟信号，产生一第一时钟信号；检测该对互补的时钟信号的交叉点是否产生偏移，产生一检测结果；根据该检测结果，产生一组偏压电压；以及根据该组偏压电压，调整该第一时钟信号的转态(toggling)，以便产生一第二时钟信号。

如上所述的校正方法，其中该第一时钟信号的转态是通过改变至少一晶体管的导通能力而调整。

如上所述的校正方法，其中该第一时钟信号的一上升沿或一下降沿根据该组偏压电压选择性地被延迟或被提前。

根据本发明的时钟接收器及相关的半导体存储模块与校正方法能够自动地校正由于时钟信号VCLK与/VCLK之间工作周期不一致所造成的交叉点偏移，从而不会影响到内部电路中时钟信号的边限。

为了让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举一优选实施例，并结合附图，作详细说明如下：

附图说明

图1A显示时钟信号VCLK与/VCLK由于工作周期不一致而提前交叉。

图1B显示时钟信号VCLK与/VCLK由于工作周期不一致而延后交叉。

图2所示为本发明的一时钟接收器的一实施例。

图3所示为本发明的一偏移检测单元的一实施例。

图4所示4为本发明的一偏移检测单元的一实施例。

图5所示为本发明的一相位调整单元的一实施例。

图6为本发明中一半导体存储模块的一实施例。

其中，附图标记说明如下：

10：接收单元；12、14：检测单元；

20：校正单元；30：偏移检测单元；

40：偏压产生单元；50：相位调整单元；

100：时钟接收器；110：核心逻辑单元；

112：时钟控制器；114：数据驱动器；

116：栅极驱动器；118：存储单元阵列；

200：半导体存储模块；SDR：检测结果；

SB、bias-n、bias-p：偏压；Vdd：电源电压；

GND：接地电压；16A～16D：电流源；

P1～P8、N1～N8：晶体管；C0：电容器；

NDA：节点；COM1：比较器；

VB：电压；REF：参考电压；

In、Ip：电流；CP1～CP4：交叉点；

VCLK、/VCLK、MCLK、MCLK”、CLK1：时钟信号。

具体实施方式

图2所示为本发明的一时钟接收器的一实施例。如图所示，时钟接收器100包括：一接收单元10，用以接收一互补的时钟信号VCLK与/VCLK并产生一时钟信号MCLK”；以及一校正单元20，用以检测时钟信号VCLK与/VCLK的交叉点是否产生偏移，调整时钟信号MCLK”的转态(toggling)，以便输出一主时钟信号MCLK。校正单元20包括一偏移检测单元30、一偏压产生单元40以及一相位调整单元50。举例而言，时钟接收器100可设置于一半导体芯片中，但不限定于此。

接收单元10用以接收时钟信号VCLK与/VCLK，用以产生一对应的时钟信号MCLK”。举例而言，接收单元10可为一接收器，当时钟信号VCLK的电平高于时钟信号/VCLK的电平时，使得其所输出的时钟信号MCLK”为高电平。反之，当时钟信号VCLK的电平低于时钟信号/VCLK的电平时，使得其所输出的时钟信号MCLK”为低电平。除此之外，接收单元10可为一反相接收器，也即脉信号VCLK的电平高于时钟信号/VCLK的电平时，使得其所输出的时钟信号MCLK”为低电平，而当时钟信号VCLK的电平低于时钟信号/VCLK的电平时，使得其所输出的时钟信号MCLK”为高电平。

偏移检测单元30用以检测出时钟信号VCLK与/VCLK工作周期的偏移(offset)，并输出一检测结果SDR。偏压产生单元40，用以根据来自偏移检测单元30的检测结果，产生对应的一组偏压电压SB。

相位调整单元50，用以根据来自偏压产生单元40的偏压电压SB，调整时钟信号MCLK”的转态，以便输出主时钟信号MCLK。

举例而言，当偏移检测单元30检测出互补的时钟信号VCLK与/VCLK工作周期的偏移(offset)而造成交叉点提前时，相位调整单元50会根据偏压产生单元40的偏压电压SB，延迟时钟信号MCLK”的转态，以避免由于造成交叉点提前所导系的失真。反言的，当偏移检测单元30检测出互补时钟信号VCLK与/VCLK工作周期的偏移(offset)而造成交叉点延后时，相位调整单元50会根据偏压产生单元40的偏压电压SB，提前时钟信号MCLK”的转态，以避免由于造成交叉点提前所导致的失真。

图3所示为本发明的一偏移检测单元的一实施例。如图所示，偏移检测单元30包括两个检测单元12与14，其中检测单元12包括两电流源16A与16B、晶体管P0与N0以及电容器C0。电流源16A耦接于电源电压Vdd与晶体管P0之间，电流源16B耦接于接地电压GND之间，而电容器C0耦接于节点NDA与接地电压GND之间。晶体管P0耦接于电流源16A与节点NDA之间，晶体管N0耦接于电流源16B与节点NDA之间，并且晶体管P0与N0的控制端分别耦接时钟信号/VCLK与VCLK。于此实施例中，节点NDA上的电压作为检测结果SDR。

检测单元14包括两电流源16C与16D以及晶体管P1～P3与N1～N3。晶体管P1耦接于电源电压Vdd与节点NDA之间，且晶体管N1耦接于节点NDA与接地电压GND之间。晶体管P2包括一第一端耦接至电源电压Vdd、一第二端耦接至晶体管N2、以及一控制端耦接至晶体管P1的控制端和晶体管N2。晶体管N2具有一第一端耦接电流源16C、一控制端耦接时钟信号/VCLK、以及一第二端耦接晶体管P1与P2的控制端，并且电流源16C耦接于晶体管N2与接地电压之间。电流源16D耦接于电源电压Vdd与晶体管P3之间。而晶体管P3包括：一第一端，耦接电流源16D；一第二端，耦接晶体管N3；以及一控制端，耦接时钟信号VCLK。晶体管N3包括：一第一端，耦接接地电压GND；一第二端，耦接晶体管P3的第二端和晶体管N1的栅极；以及一控制端，耦接至其第二端。

当时钟信号VCLK与/VCLK分别为高电平与低电平时，检测单元12会被激活，用以检测互补的时钟信号VCLK与/VCLK是否因为工作周期的偏移(offset)而造成交叉点提前或延后，而检测单元14会由于晶体管N2与P3被截止而解除激活(disabled)。

此时，若时钟信号/VCLK的工作周期(duty cycle)小于时钟信号VCLK的工作周期，晶体管N0被导通的时间长于晶体管P0，因此电容器C0将会被放电使得节点NDA上的电压下降。在此情况下，检测单元12会检测出时钟信号VCLK与/VCLK由于工作周期的偏移而造成提前交叉。

反言之，若时钟信号/VCLK的工作周期大于时钟信号VCLK的工作周期，晶体管P0被导通的时间长于晶体管N0，因此电容器C0将会被充电使得节点NDA上的电压上升。在此情况下，检测单元12会检测出时钟信号VCLK与/VCLK由于工作周期的偏移而造成延后交叉。

当时钟信号VCLK与/VCLK分别变成低电平与高电平，检测单元14会被激活，用以检测互补的时钟信号VCLK与/VCLK，是否因为工作周期的偏移而造成交叉点提前或延后，而检测单元12会由于晶体管N0与P0被截止而解除激活。

此时，若时钟信号/VCLK的工作周期小于时钟信号VCLK的工作周期，晶体管P3被导通的时间长于晶体管N2，因此节点NDA上的电压下降。在此情况下，检测单元12会检测出时钟信号VCLK与/VCLK由于工作周期的偏移而造成提前交叉。

反言之，若时钟信号/VCLK的工作周期大于时钟信号VCLK的工作周期，晶体管N2被导通的时间长于晶体管P3，因此使得节点NDA上的电压上升。在此情况下，检测单元12会检测出时钟信号VCLK与/VCLK由于工作周期的偏移而造成延后交叉。

换言之，偏移检测单元30通过节点NDA上的电压来决定互补时钟信号VCLK与/VCLK工作周期的偏移以及交叉点(cross point)是被提前还是延后。

图4所示为本发明的一偏移检测单元的一实施例。如图所示，偏压产生单元40包括一比较器COM1以及晶体管P4～P6与N4～N6。比较器COM1具有：一第一输入端，耦接节点NDA；一第二端，耦接一参考电压REF；以及一输出端，耦接晶体管P4～P5与N5～N6的控制端。晶体管P4耦接于电源电压Vdd与晶体管N4之间，而晶体管P5耦接于电源电压Vdd与节点NDA之间。晶体管P6耦接于电源电压Vdd与晶体管N5之间，并且其漏极与栅极相互连接用以输出一偏压电压bias-p。

晶体管N4耦接于接地电压GND与晶体管P4之间，并且其漏极与栅极相互连接用以输出一偏压电压bias-n。晶体管N5耦接于接电电压GND与晶体管P6之间，而晶体管N6耦接于接地电压GND与节点NDA之间。

举例而言，当检测结果SDR即节点NDA上的电压低于参考电压REF时，比较器COM1的输出端上的电压VB会下降。因此，晶体管P5充电(pullhigh)的能力会增加，流经晶体管P4的电流In也会增加，因而晶体管N4栅极上的电压(即偏压电压bias-n)也跟着上升。同时，晶体管N6放电(pull low)的能力会降低，流经晶体管N5的电流Ip也会减少，因而晶体管P6栅极上的电压(即偏压电压bias-p)也跟着上升。

相反地，当节点VDA上的电压高于参考电压REF时，比较器COM1的输出端上的电压VB会上升。因此，晶体管P5充电(pull high)的能力会降低，流经晶体管P4的电流In也会减少，因而晶体管N4栅极上的电压(即偏压电压bias-n)也跟着下降。同时，晶体管N6放电(pull low)的能力会增加，流经晶体管P6的电流Ip也会增加，因而晶体管P6栅极上的电压(即偏压电压bias-p)也跟着下降。

总而言之，当偏移检测单元30中的节点NDA上的电压下降时，偏压产生单元40的偏压电压bias-p与bias-n皆会上升，但偏移检测单元30中的节点NDA上的电压上升时，偏压产生单元40的偏压电压bias-p与bias-n皆会下降。换言之，偏压产生单元40会根据偏移检测单元30中的节点NDA上的电压，产生对应的偏压电压bias-p与bias-n。在本实施例中，偏压电压bias-p与bias-n作为图2中的偏压电压SB。

举例而言，在时钟信号/VCLK的工作周期(duty cycle)小于时钟信号VCLK的工作周期时，偏移检测单元30中的节点NDA上的电压下降时，偏压产生单元40的偏压电压bias-p与bias-n皆会上升。当时钟信号/VCLK的工作周期(duty cycle)大于时钟信号VCLK的工作周期时，偏移检测单元30中的节点NDA上的电压上升时，偏压产生单元40的偏压电压bias-p与bias-n皆会下降。

图5所示为本发明的一相位调整单元的一实施例。如图所示，相位调整单元50包括反相器INV1与晶体管P7～P8与N7～N8。反相器INV1的输入端耦接接收单元10的输出端，且其输出端耦接至晶体管P8与N7的控制端。晶体管P7耦接于电源电压Vdd与晶体管P8之间，且具有一控制端耦接偏压电压bias-p，晶体管P8与N7构成一反相器，其第一端用以输出主时钟信号MCLK，且其第二端分别耦接晶体管P7与N8。晶体管N8耦接于晶体管N7与接地电压GND之间，并具有一控制端耦接偏压电压bias-n。

举例而言，当时钟信号VCLK的电平高于时钟信号/VCLK的电平时，时钟信号MCLK”会变成高电平，而时钟信号CLK2会变成低电平，因此主时钟信号MCLK会变成高电平。反言之，当时钟信号VCLK的电平低于时钟信号/VCLK的电平时，时钟信号MCLK”会变成低电平，而时钟信号CLK1会变成高电平，因此主时钟信号MCLK会变成低电平。

在本实施例中，相位调整单元50用以根据偏压电压bias-p与bias-n，将时钟信号VCLK与/VCLK交叉所产生的转态(例如上升沿或下降沿)往前移或往后移，以便输出具有准确相位的主时钟信号MCLK。

举例而言，当偏压电压bias-p与bias-n皆上升时，晶体管P7充电(pull high)的能力会下降，并且晶体管N8放电(pull low)的能力会增加。于此情况下，相位调整单元50可用以延后产生一时钟信号的上升沿，或提前产生一时钟信号的下降沿。反言之，当偏压电压bias-p与bias-n皆下降时，晶体管P7充电(pull high)的能力会增加，并且晶体管N8放电(pull low)的能力会降低。于此情况下，相位调整单元50可用以延后产生一时钟信号的下降沿，或提前产生一时钟信号的上升沿。

情况一：上升沿延后

当时钟信号VCLK与/VCLK分别为高电平与低电平，且时钟信号/VCLK的工作周期(duty cycle)小于时钟信号VCLK的工作周期时，节点NDA上的电压会下降，换言之，检测单元12会检测出时钟信号VCLK与/VCLK由于工作周期的偏移而造成提前于时间t3提前交叉，而非预定的时间t4，如图1A中所示。

当节点NDA上的电压(即检测结果SDR)低于参考电压REF时，偏压产生单元40所产生的偏压电压bias-p与bias-n都会上升，故晶体管P7充电(pullhigh)的能力会下降。因此当时钟信号VCLK的电平高于/VCLK的电平时，相位调整单元50会比较慢产生主时钟信号MCLK的上升沿。举例而言，时间t3上的上升沿将会被延迟至预定的时间t4上产生。

情况二：下降沿延后

当时钟信号VCLK与/VCLK分别为低电平与高电平，且时钟信号/VCLK的工作周期小于时钟信号VCLK的工作周期，节点NDA上的电压会下降。换言之，检测单元12会检测出时钟信号VCLK与/VCLK由于工作周期的偏移而提前于时间t1交叉，而非预定的时间t2，如图1A中所示。

当节点NDA上的电压(即检测结果SDR)低于参考电压REF时，偏压产生单元40所产生的偏压电压bias-p与bias-n都会下降，故晶体管N8放电(pulldown)的能力会下降。因此当时钟信号VCLK的电平低于/VCLK的电平时，相位调整单元50会比较慢产生主时钟信号MCLK的下降沿。举例而言，时间t1上的下升缘将会被延后至预定的时间t2上产生。

情况三：上升沿提前

当时钟信号VCLK与/VCLK分别为高电平与低电平，而时钟信号/VCLK的工作周期大于时钟信号VCLK的工作周期时，节点NDA上的电压会上升，换言之，检测单元12会检测出时钟信号VCLK与/VCLK由于工作周期的偏移而造成延后于时间t14提前交叉，而非预定的时间t13，如图1B中所示。

当节点NDA上的电压(即检测结果SDR)高于参考电压REF时，偏压产生单元40所产生的偏压电压bias-p与bias-n都会下降，故晶体管P7充电(pullhigh)的能力会上升。因此当时钟信号VCLK的电平高于/VCLK的电平时，相位调整单元50会比较快产生主时钟信号MCLK的上升沿。举例而言，时间t14上的上升沿将会被提前至预定的时间t13上产生。

情况四：下降沿提前

当时钟信号VCLK与/VCLK分别为低电平与高电平，且时钟信号/VCLK的工作周期大于时钟信号VCLK的工作周期，节点NDA上的电压会上升。换言之，检测单元12会检测出时钟信号VCLK与/VCLK由于工作周期的偏移而延后于时间t12交叉，而非预定的时间t11，如图1B中所示。

当节点NDA上的电压(即检测结果SDR)高于参考电压REF时，偏压产生单元40所产生的偏压电压bias-p与bias-n都会上升，故晶体管N8放电(pulldown)的能力会上升。因此当时钟信号VCLK的电平低于/VCLK的电平时，相位调整单元50会比较快产生主时钟信号MCLK的下降沿。举例而言，时间t12上的下降沿将会被提前至预定的时间t11上产生。

下列表一用以说明相位调整单元50的操作与时钟信号VCLK、/VCLK和偏压电压bias-p与bias-n的关系。

表一

偏压电压bias-p与bias-n皆上升

VCLK为高电平/VCLK为低电平

上升沿延后

因此，由于时钟信号VCLK与/VCLK之间工作周期不一致所造成的交叉点偏移，将可以被自动地校正而不会影响到内部电路中时钟信号的边限(margin)。在某些实施例中，偏移检测单元30也可以只包括检测单元12与14中的一个。

图6为本发明中一半导体存储模块的一实施例。如图所示，半导体存储模块200包括一时钟接收器100以及一核心逻辑单元110。举例而言，半导体存储模块200可为一动态随机存取存储器，但不限定于此。在此实施例中，时钟产生器100接收互补的时钟信号VCLK与/VCLK，用以产生一主时钟信号MCLK供应至核心逻辑单元220，而核心逻辑单元220至少包括一时钟控制器(timing controller)112、一数据驱动器114、一栅极驱动器116、一存储单元阵列118。举例而言，时序控制器112根据主时钟信号MCLK，输出对应的控制时钟信号与数据信号至数据驱动器230与栅极驱动器240。数据驱动器230与栅极驱动器240用以存取存储单元阵列250中的存储单元所储存的数据。

虽然本发明已以优选实施例揭示如上，然而其并非用以限定本发明，所属领域的技术人员在不脱离本发明的精神和范围内，应当可作些许更动与润饰，因此本发明的保护范围应当视后附的权利要求所界定的范围为准。

Claims (11)

1.一种时钟接收器，包括：

一接收单元，用以接收一对互补的时钟信号，并产生一第一时钟信号；以及

一校正单元，用以检测该对互补的时钟信号的交叉点是否产生偏移，产生一检测结果，并由此调整该第一时钟信号的转态，其中该校正单元包括：

一偏移检测单元，用以接收该接收单元所接收到的该对互补的时钟信号，并检测该对互补的时钟信号的交叉点是否产生偏移，并产生该检测结果；

一偏压产生单元，用以根据该检测结果，产生一组偏压电压；以及

一相位调整单元，用以根据该组偏压电压，调整该第一时钟信号的转态。

2.如权利要求1所述的时钟接收器，其中该相位调整单元包括一第一导电型的一第一晶体管与一第二导电型的一第二晶体管，并根据该组偏压电压调整该第一晶体管与该第二晶体管的导通能力。

3.如权利要求1所述的时钟接收器，其中该相位调整单元根据该组偏压电压选择性地延迟或提前该第一时钟信号的一上升沿或一下降沿。

4.一种半导体存储模块，包括：

一时钟产生器，用以接收一对互补的时钟信号，产生一主时钟信号，包括：

一接收单元，用以接收一对互补的时钟信号，并产生一第一时钟信号；以及

一校正单元，用以检测该对互补的时钟信号的交叉点是否产生偏移，产生一检测结果，并由此调整该第一时钟信号的转态，以便产生该主时钟信号；以及

一核心逻辑单元，用以根据输出对应的控制时钟信号与数据信号，其中该校正单元包括：

一偏移检测单元，用以接收该接收单元所接收到的该对互补的时钟信号，并检测该对互补的时钟信号的交叉点是否产生偏移，并产生该检测结果；

一偏压产生单元，用以根据该检测结果，产生一组偏压电压；以及

一相位调整单元，用以根据该组偏压电压，调整该第一时钟信号的转态。

5.如权利要求4所述的半导体存储模块，其中该半导体存储模块为一半导体存储装置。

6.如权利要求5所述的半导体存储模块，其中该半导体存储装置为一动态随机存取存储器。

7.如权利要求4所述的半导体存储模块，其中该相位调整单元包括一第一导电型的一第一晶体管与一第二导电型的一第二晶体管，并根据该组偏压电压调整该第一晶体管与该第二晶体管的导通能力。

8.如权利要求4所述的半导体存储模块，其中该相位调整单元根据该组偏压电压选择性地延迟或提前该第一时钟信号的一上升沿或一下降沿。

9.一种校正方法，包括：

根据一接收单元所接收的一对互补的时钟信号，产生一第一时钟信号；

检测一校正单元所接收的该对互补的时钟信号的交叉点是否产生偏移，产生一检测结果；

根据该检测结果，产生一组偏压电压；以及

根据该组偏压电压，调整该第一时钟信号的转态，以便产生一第二时钟信号。

10.如权利要求9所述的校正方法，其中该第一时钟信号的转态是通过改变至少一晶体管的导通能力而调整。

11.如权利要求10所述的校正方法，其中该第一时钟信号的一上升沿或一下降沿根据该组偏压电压选择性地被延迟或被提前。

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