CN115549646A - 时钟接收电路和电子设备 - Google Patents

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CN115549646A CN202110738327.9A CN202110738327A CN115549646A CN 115549646 A CN115549646 A CN 115549646A CN 202110738327 A CN202110738327 A CN 202110738327A CN 115549646 A CN115549646 A CN 115549646A
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陈玉虎
朱海鹏
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Abstract

本公开提供一种时钟接收电路，时钟接收电路包括共模电压调整模块、幅值放大模块和电平转换模块。共模电压调整模块包括n型信号转换单元、高电平n型信号输出端、低电平n型信号输出端、p型信号转换单元、高电平p型信号输出端、低电平p型信号输出端，幅值放大模块包括p型电流源晶体管、n型电流源晶体管、p型晶体管差分对、n型晶体管差分对和偏置控制单元；p型晶体管差分对的两个第二端分别与n型晶体管差分对的两个第一端电连接；n型晶体管差分对的两个第二端与n型电流源晶体管的第一极电连接；电平转换模块用于将幅值放大电路输出的CML电平信号转换为CMOS电平信号。本公开还提供一种电子设备。

Description

时钟接收电路和电子设备
技术领域
本公开涉及集成电路领域，具体地，涉及一种时钟接收电路和一种包括该时钟接收电路的电子设备。
背景技术
随着CMOS制造工艺的演进和设计水平的提高，集成电路的工作频率越来越高，而高速率的时钟在传输过程中衰减更加严重，且更容易受到噪声、失配等非理想因素的干扰，造成时钟性能下降，因此，在高速电路中，时钟接收电路尤为重要。
图1中所示的是相关技术中的一种时钟接收电路，该时钟接收电路采用电流模逻辑(CML，current mode logic)结构对输入时钟进行接收和放大。这种时钟接收电路的相位噪声较大、且功耗也较大。
发明内容
本公开提供一种时钟接收电路和一种包括该时钟接收电路的电子设备。
作为本公开的第一个方面，提供一种时钟接收电路，其中，所述时钟接收电路包括共模电压调整模块、幅值放大模块和电平转换模块，
所述共模电压调整模块包括n型信号转换单元、高电平n型信号输出端、低电平n型信号输出端、p型信号转换单元、高电平p型信号输出端、低电平p型信号输出端，所述n型信号转换单元用于将输入的n型信号转换为高电平n型信号并通过所述高电平n型信号输出端输出，所述n型信号转换单元还用于将输入的n型信号转换为低电平n型信号并通过所述低电平n型信号输出，所述p型信号转换单元用于将输入的p型信号转换为高电平p型信号并通过高电平p型信号输出端输出，所述p型信号转换单元还用于将输入的p型信号转换为低电平p型信号并通过低电平p型信号输出端输出；
所述幅值放大模块包括p型电流源晶体管、n型电流源晶体管、p型晶体管差分对、n型晶体管差分对和偏置控制单元；
所述偏置控制单元用于控制所述p型电流源晶体管和所述n型电流源晶体管工作在饱和区；
所述p型电流源晶体管的第一极与高电平信号端电连接，所述p型电流源晶体管的第二极与所述p型晶体管差分对的两个第一端电连接；
所述p型晶体管差分对的两个第二端分别与所述n型晶体管差分对的两个第一端电连接，所述p型晶体管差分对的两个输入端分别与所述低电平p型信号输出端、以及所述低电平n型信号输出端电连接，以使得所述p型晶体管差分对中的两个p型晶体管均工作在放大区；
所述n型晶体管差分对的两个第二端与所述n型电流源晶体管的第一极电连接，所述n型晶体管差分对的两个输入端分别与所述高电平p型信号输出端、以及所述高电平n型信号输出端电连接，以使得所述n型晶体管差分对中的两个n型晶体管均工作放大区；
所述电平转换模块用于将所述幅值放大电路输出的CML电平信号转换为CMOS电平信号。
可选地，所述p型晶体管差分对包括第一p型晶体管和第二p型晶体管，所述第一p型晶体管的第一极与所述第二p型晶体管的第一极电连接，所述第一p型晶体管的第一极、以及所述第二p型晶体管的第一极分别形成为所述p型差分对的两个第一端，所述第一p型晶体管的第二极、以及所述第二p型晶体管的第二极分别形成为所述p型差分对的两个第二端，所述第一p型晶体管的栅极和所述第二p型晶体管的栅极分别形成为所述p型晶体管差分对的两个输入端，所述第一p型晶体管的栅极与所述低电平n型信号输出端电连接，所述第二p型晶体管的栅极与所述低电平p型信号输出端电连接。
可选地，所述n型晶体管差分对包括第一n型晶体和第二n型晶体管，所述第一n型晶体管的第一极与所述第二n型晶体管的第一极分别形成为所述n型晶体管差分对的两个第一端，所述第一n型晶体管的第一极与所述第一p型晶体管的第二极电连接，所述第二n型晶体管的第一极与所述第二p型晶体管的第二极电连接；
所述第一n型晶体管的第二极、以及所述第二n型晶体管的第二极分别形成为所述n型差分对的两个第二端，所述第一n型晶体管的第二极与所述第二n型晶体管的第二极电连接；
所述第一n型晶体管的栅极和所述第二n型晶体管的栅极分别形成为所述n型晶体管差分对的两个输入端，所述第一n型晶体管的栅极与所述高电平n型信号输出端电连接，所述第二n型晶体管的栅极与所述高电平p型信号输出端电连接。
可选地，所述偏置控制单元包括第一n型电流镜晶体管、第二n型电流镜晶体管、第三n型电流镜晶体管、第四n型电流镜晶体管、第一p型电流镜晶体管和第二p型电流镜晶体管；
所述第一n型电流镜晶体管的第一极用于与电流源电连接，所述第一n型电流镜晶体管的第一极与所述第一n型电流镜晶体管的栅极电连接，所述第一n型电流镜晶体管的第二极与所述第二n型电流镜晶体管的第一极电连接，所述第二n型电流镜晶体管的第二极接地，所述第二n型电流镜晶体管的栅极与所述第三n型电流镜晶体管的栅极、以及所述n型电流源晶体管的栅极电连接；
所述第三n型电流镜晶体管的第一极接地，所述第三n型电流镜晶体管的第二极与所述第四n型电流镜晶体管的第一极电连接；
所述第四n型电流镜晶体管的第二极与所述第一p型电流镜晶体管的第一极电连接，所述第四n型电流镜晶体管的栅极与所述第一n型电流镜晶体管的栅极电连接；
所述第一p型电流镜晶体管的栅极与所述第一p型电流镜晶体管的第一极电连接，所述第一p型电流镜晶体管的第二极与所述第二p型电流镜晶体管的第一极电连接；
所述第二p型电流镜晶体管的第二极用于与高电平信号端电连接，所述第二p型电流镜晶体管的栅极与所述p型电流源晶体管的栅极电连接。
可选地，所述共模电压调整模块还包括阻抗匹配电阻、第一分压电阻和第二分压电阻，所述阻抗匹配电阻连接在所述共模电压调整模块的p端口和n端口之间，所述第一分压电阻的一端与高电平信号端电连接；
所述p型信号转换单元包括第一耦合电容、第三耦合电容和依次串联的第三电阻、第五电阻、第七电阻和第九电阻，所述第三耦合电容的一端与所述第一分压电阻的另一端电连接，所述第九电阻与所述第二分压电阻的一端电连接，所述第二分压电阻的第二端接地，所述第一耦合电容与所述第五电阻并联，且所述高电平p型信号输出端与所述第三电阻以及所述第五电阻的连接处电连接，所述第三耦合电容与所述第七电阻并联，且所述低电平p型信号输出端与所述第七电阻和所述第九电阻的连接处电连接，所述p端口与所述第五电阻和所述第七电阻的连接处电连接；
所述n型信号转换单元包括第二耦合电容、第四耦合电容和依次串联的第四电阻、第六电阻、第八电阻和第十电阻，所述第四耦合电容的一端与所述第一分压电阻的另一端电连接，所述第十电阻与所述第二分压电阻的一端电连接，所述第二耦合电容与所述第六电阻并联，且所述高电平n型信号输出端与所述第四电阻以及所述第六电阻的连接处电连接，所述第四耦合电容与所述第八电阻并联，且所述低电平n型信号输出端与所述第八电阻和所述第十电阻的连接处电连接，所述n端口与所述第六电阻和所述第八电阻的连接处电连接。
可选地，所述电平转换模块包括第一反相器、第二反相器、第一反馈组件、第二反馈组件；
所述第一反相器的输入端与所述幅值放大模块的p型信号输出端电连接，所述第一反相器的输出端形成为所述时钟接收电路的n型信号输出端；
所述第一反馈组件用于采集所述第一反相器输出的电流，并将采集到的电流反馈至所述第一反相器的输入端；
所述第二反相器的输入端与所述幅值放大模块的n型信号输出端电连接，所述第二反相器的输出端形成为所述时钟接收电路的p型信号输出端；
所述第二反馈组件用于采集所述第二反相器输出的电流，并将采集到的电流反馈至所述第二反相器的输入端。
可选地，所述第一反馈组件包括第一n型反馈晶体管和第一p型反馈晶体管，
所述第一n型反馈晶体管的栅极与所述第一反相器的输出端电连接，所述第一n型反馈晶体管的第一极与高电平信号端电连接，所述第一n型反馈晶体管的第二极与所述第一反相器的输入端电连接；
所述第一p型反馈晶体管的栅极与所述第一反相器的输出端电连接，所述第一p型反馈晶体管的第一极接地，所述第一p型反馈晶体管的第二极与所述第一反相器的输入端电连接。
可选地，所述第二反馈组件包括第二n型反馈晶体管和第二p型反馈晶体管，
所述第二n型反馈晶体管的栅极与所述第二反相器的输出端电连接，所述第二n型反馈晶体管的第一极与高电平信号端电连接，所述第二n型晶体管的第二极与所述第二反相器的输入端电连接；
所述第二p型反馈晶体管的栅极与所述第二反相器的输出端电连接，所述第二p型反馈晶体管的第一极接地，所述第二p型晶体管的第二极与所述第二反相器的输入端电连接。
作为本公开的第二个方面，提供一种电子设备，所述电子设备包括时钟接收电路和核心模块，所述核心模块的时钟信号输入端与所述时钟接收电路的输出端电连接，所述时钟接收电路为本公开第一个方面所提供的时钟接收电路。
可选地，所述核心模块为以下设备中的任意一者：
模数转换器、数模转换器、锁相环模块。
本公开所提供的时钟接收电路的核心部件为幅值放大模块，该幅值放大模块的p型晶体管差分对和n型晶体管差分对互为输入和负载，构成了推挽结构，增加了整个幅值放大模块的等效跨导，该幅值放大模块能够在低电源电压下提供相对较大的时钟输出摆幅。
由于所述时钟接收电路可以在低电源电压下提供足够的增益，获得较大的输出摆幅，后级的核心模块的输出时钟建立过程也相应较快，减轻甚至避免了建立时钟的过程中受到的噪声影响，使得电子设备的输出相位噪声较小、降低了电子设备功耗，并提高了电子设备的性能。
附图说明
图1是相关技术中的时钟信号接收电路的电路示意图；
图2是本公开所提供的时钟接收电路的一种实施方式模块示意图；
图3是本公开所提供的时钟接收电路中，共模电压调整模块的一种实施方式的示意图；
图4是本公开所提供的时钟接收电路中，幅值放大模块的一种实施方式的示意图；
图5是本公开所提供的时钟接收电路中，电平转换模块的一种实施方式的示意图；
图6是电子设备的核心模块为数模转换器或者模数转换器的示意图；
图7是电子设备的核心模块为锁相环电路的示意图。
具体实施方式
为使本领域的技术人员更好地理解本公开的技术方案，下面结合附图对本公开提供的时钟接收电路和电子设备进行详细描述。
在下文中将参考附图更充分地描述示例实施例，但是所述示例实施例可以以不同形式来体现且不应当被解释为限于本文阐述的实施例。反之，提供这些实施例的目的在于使本公开透彻和完整，并将使本领域技术人员充分理解本公开的范围。
在不冲突的情况下，本公开各实施例及实施例中的各特征可相互组合。
如本文所使用的，术语“和/或”包括一个或多个相关列举条目的任何和所有组合。
本文所使用的术语仅用于描述特定实施例，且不意欲限制本公开。如本文所使用的，单数形式“一个”和“该”也意欲包括复数形式，除非上下文另外清楚指出。还将理解的是，当本说明书中使用术语“包括”和/或“由……制成”时，指定存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或其群组。
除非另外限定，否则本文所用的所有术语(包括技术和科学术语)的含义与本领域普通技术人员通常理解的含义相同。还将理解，诸如那些在常用字典中限定的那些术语应当被解释为具有与其在相关技术以及本公开的背景下的含义一致的含义，且将不解释为具有理想化或过度形式上的含义，除非本文明确如此限定。
作为本公开的一个方面，提供一种时钟接收电路，如图2所示，所述时钟接收电路包括共模电压调整模块100、幅值放大模块200和电平转换模块300。
如图3所示，共模电压调整模块100包括n型信号转换单元110、高电平n型信号输出端von_n、低电平n型信号输出端vop_n、p型信号转换单元120、高电平p型信号输出端von_p、低电平p型信号输出端vop_p。
n型信号转换单元110用于将输入的n型信号转换为高电平n型信号并通过高电平n型信号输出端von_n输出，n型信号转换单元110还用于将输入的n型信号转换为低电平n型信号并通过低电平n型信号端输出vop_n。
p型信号转换单元120用于将输入的p型信号转换为高电平p型信号并通过高电平p型信号von_p输出端输出，p型信号转换单元120还用于将输入的p型信号转换为低电平p型信号并通过低电平p型信号输出端vop_p输出。
幅值放大模块200包括p型电流源晶体管M6、n型电流源晶体管M5、p型晶体管差分对210、n型晶体管差分对220和偏置控制单元230。
偏置控制单元230用于控制p型电流源晶体管M6和n型电流源晶体管M6工作在饱和区。
p型电流源晶体管M6的第一极与高电平信号端电连接，p型电流源晶体管M6的第二极与p型晶体管差分对210的两个第一端电连接。
p型晶体管差分对210的两个第二端分别与n型晶体管差分对220的两个第一端电连接，p型晶体管差分对210的两个输入端分别与低电平p型信号输出端vop_p、以及低电平n型信号输出端vop_n电连接，以使得所述p型晶体管差分对中的两个p型晶体管均工作在放大区。
n型晶体管差分对220的两个第二端与n型电流源晶体管M5的第一极电连接，n型晶体管差分对220的两个输入端分别与高电平p型信号输出端von_p、以及高电平n型信号输出端von_n电连接，以使得所述n型晶体管差分对中的两个n型晶体管均工作放大区。
电平转换模块300用于将所述幅值放大电路输出的CML电平信号转换为CMOS电平信号。
本公开所提供的时钟接收电路的核心部件为幅值放大模块200，该幅值放大模块200的p型晶体管差分对210和n型晶体管差分对220互为输入和负载，构成了推挽结构，增加了整个幅值放大模块200的等效跨导，该幅值放大模块200能够在低电源电压下提供相对较大的时钟输出摆幅。需要指出的是，p型晶体管差分对210和n型晶体管差分对220具有两个连接节点，这里两个连接节点分别形成为幅值放大模块200的n型信号输出端voutn和p型信号输出端voup。
共模电压调整模块100的主要作用是对该时钟接收电路接收到的差分信号进行调整，并输出能够使得幅值放大模块200的p型晶体管差分对210和n型晶体管差分对220的晶体管工作在放大区。
P型电流源晶体管M6和N型电流源晶体管M5的作用是在偏置控制单元的控制下，为幅值放大模块提供驱动电流。
在本公开中，对p型晶体管差分对的具体结构不做特殊的限定，在图4中所示的实施方式中，所述p型晶体管差分对包括第一p型晶体管M4和第二p型晶体管M3，第一p型晶体管M4的第一极与第二p型晶体管M3的第一极电连接，第一p型晶体管M4的第一极、以及第二p型晶体管M3的第一极分别形成为所述p型差分对的两个第一端，第一p型晶体管M4的第二极、以及第二p型晶体管M3的第二极分别形成为所述p型差分对的两个第二端，第一p型晶体管M4的栅极和第二p型晶体管M3的栅极分别形成为所述p型晶体管差分对的两个输入端，第一p型晶体管M4的栅极(在图4中为vin_p)与低电平n型信号输出端vop_p电连接，第二p型晶体管M3的栅极(在图4中为vip_p)与低电平p型信号输出端电连接。
需要指出的是，第一p型晶体管M4的第二极形成为幅值放大模块200的n型信号输出端，第二p型晶体管M3的第二极形成为幅值放大模块200的p型信号输出端。
在本公开中，对n型晶体管差分对的具体结构也不做特殊的限定，如图4所示，所述n型晶体管差分对包括第一n型晶体M2和第二n型晶体管M1，第一n型晶体管M2的第一极与第二n型晶体管M1的第一极分别形成为所述n型晶体管差分对的两个第一端，第一n型晶体管M2的第一极与第一p型晶体管M4的第二极电连接，第二n型晶体管M1的第一极与第二p型晶体管M3的第二极电连接。
第一n型晶体管M2的第二极、以及第二n型晶体管M1的第二极分别形成为所述n型差分对的两个第二端，第一n型晶体管M2的第二极与第二n型晶体管M1的第二极电连接，且均与n型电流晶体管M5的第一极电连接。
第一n型晶体管M2的栅极和第二n型晶体管M1的栅极分别形成为所述n型晶体管差分对的两个输入端(在图4中，分别为vin_n和vip_n)，第一n型晶体管M2的栅极与所述高电平n型信号输出端电连接，第二n型晶体管M1的栅极与所述高电平p型信号输出端电连接。
在本公开中，对偏置控制单元230的具体结构不做特殊的限定，只要能够为p型电流晶体管M6、以及n型电流晶体管M5的栅极提供偏置、使p型电流晶体管M6、以及n型电流晶体管M5工作在饱和区即可。
在图4中所示的实施方式中，所述偏置控制单元包括第一n型电流镜晶体管M9、第二n型电流镜晶体管M7、第三n型电流镜晶体管M8、第四n型电流镜晶体管M10、第一p型电流镜晶体管M11和第二p型电流镜晶体管M12。
第一n型电流镜晶体管M9的第一极用于与电流源(该电流源提供参考电路IREF)电连接，第一n型电流镜晶体管M9的第一极与第一n型电流镜晶体管M9的栅极电连接，第一n型电流镜晶体管M9的第二极与第二n型电流镜晶体管M7的第一极电连接，第二n型电流镜晶体管M7的第二极接地，第二n型电流镜晶体管M7的栅极与第三n型电流镜晶体管M8的栅极、以及n型电流源晶体管M5的栅极电连接。
第三n型电流镜晶体管M8的第一极接地，第三n型电流镜晶体管M8的第二极与第四n型电流镜晶体管M10的第一极电连接。
第四n型电流镜晶体管M10的第二极与所述第一p型电流镜晶体管M111的第一极电连接，第四n型电流镜晶体管M10的栅极与第一n型电流镜晶体管M11的栅极电连接。
第一p型电流镜晶体管M11的栅极与第一p型电流镜晶体管M11的第一极电连接，第一p型电流镜晶体管M11的第二极与第二p型电流镜晶体管M12的第一极电连接。
第二p型电流镜晶体管M12的第二极用于与高电平信号端电连接，第二p型电流镜晶体管M12的栅极与p型电流源晶体管M6的栅极电连接。
在本公开中，n型电流源晶体管M5的栅极第二n型电流镜晶体管M7的栅极电连接，因此，n型电流源晶体管M5的栅极电压与第二n型电流镜晶体管M7的栅极电压相同，通过控制第一n型电流镜晶体管M5和第二n型电流镜晶体管M7的尺寸，可以获得使的n型电流源晶体管M5工作在饱和区的栅极电压。
同样地，p型电流源晶体管M6的栅极与第二p型电流镜晶体管M12的栅极电连接，因此，p型电流源晶体管M6的栅极电压与第二p型电流镜晶体管M12的栅极电压相同。在本公开中，第一n型电流镜晶体管M9、第二n型电流镜晶体管M7、第三n型电流镜晶体管M8、第四n型电流镜晶体管M10组成一个电流镜，因此，第四n型电流镜晶体管M10的电流与第一n型电流镜晶体管M9的电流成比例，第一p型电流镜晶体管M11接收到的电流与第四n型电流镜晶体管M10的电流相同，并与第一n型电流镜晶体管M9的第一极接收到的电流成比例相同，通过控制第一p型电流镜晶体管M11和第二p型电流镜晶体管M12的尺寸，可以获得使得p型电流源晶体管M6工作在饱和区的栅极电压。
在本公开中，对共模电压调整模块100的具体结构不做特殊的限定。如图3所示，所述共模电压调整模块还包括阻抗匹配电阻R11、第一分压电阻R1和第二分压电阻R2，阻抗匹配电阻连接R11在所述共模电压调整模块的p端口vip和n端口vin之间，第一分压电阻R1的一端与高电平信号端电连接。
p型信号转换单元120包括第一耦合电容C1、第三耦合电容C3和依次串联的第三电阻R3、第五电阻R5、第七电阻R7和第九电阻R9。第三耦合电容C3的一端与第一分压电阻R1的另一端电连接，第九电阻R9与第二分压电阻R2的一端电连接，第二分压电阻R2的第二端接地，第一耦合电容C1与第五电阻R5并联，且高电平p型信号输出端von_p与第三电阻R3以及第五电阻R5的连接处电连接，第三耦合电容C3与第七电阻R7并联，且低电平p型信号输出端vop_p与第七电阻R7和第九电阻R9的连接处电连接，p端口vip与第五电阻R5和第七电阻R7的连接处电连接。
n型信号转换单元110包括第二耦合电容C2、第四耦合电容C4和依次串联的第四电阻R4、第六电阻R6、第八电阻R8和第十电阻R10，第四耦合电容C4的一端与第一分压电阻R1的另一端电连接，第十电阻R10与第二分压电阻R2的一端电连接，第二耦合电容C2与第六电阻R6并联，且高电平n型信号输出端von_n与第四电阻R4以及第六电阻R6的连接处电连接，第四耦合电容C4与第八电阻R8并联，且低电平n型信号输出端vop_n与第八电阻R8和第十电阻R10的连接处电连接，n端口vin与第六电阻R6和第八电阻R8的连接处电连接。
在本公开中，采用电阻链进行共模电压的调整，可以根据应用场景灵活调整电阻值，进而改变共模电压，提高了电路的灵活性。
在本公开中，对电平转换模块300的具体结构不做特殊的限定，例如，如图5所示，所述电平转换模块包括第一反相器310、第二反相器320、第一反馈组件330、第二反馈组件340。
第一反相器310的输入端vip1与幅值放大模块200的p型信号输出端电连接，第一反相器310的输出端形成为所述时钟接收电路的n型信号输出端voutn1。
第一反馈组件330用于对第一反相器310的输出信号进行采集、并将采集到的信号反馈至第一反相器310的输入端，以对第一反相器310的输出进行一次粗校准。
第二反相器320的输入端vin1与幅值放大模块200的n型信号输出端电连接，第二反相器320的输出端形成为所述时钟接收电路的p型信号输出端voutn2；
第二反馈组件340用于对第二反相器320的输出信号进行采集、并将采集到的信号反馈至第二反相器320的输入端，以对第二反相器320的输出进行一次粗校准。
在图5中所示的实施方式中，第一反相器310包括第一p型晶体管M13和第一n型晶体管M14，第一p型晶体管M13的第一极与高电平信号端电连接，第一p型晶体管M13的栅极与第一反相器310的输入端vip1电连接，第一p型晶体管M13的第二极与第一n型晶体管M14的第一极电连接，且与第一反相器310的输出端电连接，第一n型晶体管的第二极接地，第一n型晶体管的栅极与第一反相器310的输入端vip1电连接。
在图5中所示的实施方式中，第二反相器320包括第二p型晶体管M15和第二n型晶体管M16，第二p型晶体管M15的第一极与高电平信号端电连接，第二p型晶体管M15的栅极与第二反相器320的输入端vin1电连接，第二p型晶体管M15的第二极与第二n型晶体管M16的第一极电连接，且与第二反相器320的输出端电连接，第二n型晶体管M16的第二极接地，第二n型晶体管M16的栅极与第二反相器320的输入端vin1电连接。
在本公开中，对第一反馈组件330的具体结构不做特殊限定，如图5所示，第一反馈组件330包括第一n型反馈晶体管M17和第一p型反馈晶体管M18。
第一n型反馈晶体管M17的栅极与第一反相器310的输出端电连接，第一n型反馈晶体管M17的第一极与高电平信号端电连接，第一n型晶体管M17的第二极与第一反相器330的输入端电连接。
第一p型反馈晶体管M18的栅极与第一反相器310的输出端电连接，第一p型反馈晶体管M18的第一极接地，第一p型晶体管M18的第二极与第一反相器330的输入端电连接。
第一n型反馈晶体管M17和第一p型反馈晶体管M18均为电压控制导通的元件，在不满足导通条件的情况下不会产生功耗，因此，包括第一n型反馈晶体管M17和第一p型反馈晶体管M18的第一反馈组件可以降低所述时钟接收电路的总体功耗。
在本公开中，对第二反馈组件340的具体结构不做特殊限定，如图5所示，可选地，所述第二反馈组件340可以包括第二n型反馈晶体管M19和第二p型反馈晶体管M20。
第二n型反馈晶体管M19的栅极与第二反相器320的输出端电连接，第二n型反馈晶体管M19的第一极与高电平信号端电连接，第二n型反馈晶体管M19的第二极与所述第二反相器的输入端电连接；
所述第二p型反馈晶体管M20的栅极与第二反相器320的输出端电连接，第二p型反馈晶体管M20的第一极接地，第二p反馈型晶体管M20的第二极与第二反相器320的输入端电连接。
第二n型反馈晶体管M19和第二p型反馈晶体管M29均为电压控制导通的元件，在不满足导通条件的情况下不会产生功耗，因此，包括第二n型反馈晶体管M19和第二p型反馈晶体管M20的第一反馈组件可以降低所述时钟接收电路的总体功耗。
采用包括第一n型反馈晶体管M17和第一p型反馈晶体管M18的第一反馈组件330和包括第二n型反馈晶体管M19和第二p型反馈晶体管M20的第二反馈组件340，不仅可以降低总体功耗，且其版图排线更简单，占用面积更小，可以提高时钟接收电路的总体集成度。
作为本公开的第二个方面，提供一种电子设备，所述电子设备包括时钟接收电路和核心模块，该核心模块的时钟信号输入端与所述时钟接收电路的输出端电连接。
由于所述时钟接收电路可以在低电源电压下提供足够的增益，获得较大的输出摆幅，后级的核心模块的输出时钟建立过程也相应较快，减轻甚至避免了建立时钟的过程中受到的噪声影响，使得电子设备的输出相位噪声较小、降低了电子设备功耗，并提高了电子设备的性能。
在本公开中，对核心模块不做特殊的限定，可选地，所述核心模块为以下设备中的任意一者：
模数转换器、数模转换器、锁相环模块。
图6中所示的是核心模块为数模转换器或者模数转换器的情况，图7所示的是核心模块为锁相环模块的情况。
本文已经公开了示例实施例，并且虽然采用了具体术语，但它们仅用于并仅应当被解释为一般说明性含义，并且不用于限制的目的。在一些实例中，对本领域技术人员显而易见的是，除非另外明确指出，否则可单独使用与特定实施例相结合描述的特征、特性和/或元素，或可与其它实施例相结合描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离由所附的权利要求阐明的本公开的范围的情况下，可进行各种形式和细节上的改变。

Claims (10)

1.一种时钟接收电路，其特征在于，所述时钟接收电路包括共模电压调整模块、幅值放大模块和电平转换模块，
所述共模电压调整模块包括n型信号转换单元、高电平n型信号输出端、低电平n型信号输出端、p型信号转换单元、高电平p型信号输出端、低电平p型信号输出端，所述n型信号转换单元用于将输入的n型信号转换为高电平n型信号并通过所述高电平n型信号输出端输出，所述n型信号转换单元还用于将输入的n型信号转换为低电平n型信号并通过所述低电平n型信号输出，所述p型信号转换单元用于将输入的p型信号转换为高电平p型信号并通过高电平p型信号输出端输出，所述p型信号转换单元还用于将输入的p型信号转换为低电平p型信号并通过低电平p型信号输出端输出；
所述幅值放大模块包括p型电流源晶体管、n型电流源晶体管、p型晶体管差分对、n型晶体管差分对和偏置控制单元；
所述偏置控制单元用于控制所述p型电流源晶体管和所述n型电流源晶体管工作在饱和区；
所述p型电流源晶体管的第一极与高电平信号端电连接，所述p型电流源晶体管的第二极与所述p型晶体管差分对的两个第一端电连接；
所述p型晶体管差分对的两个第二端分别与所述n型晶体管差分对的两个第一端电连接，所述p型晶体管差分对的两个输入端分别与所述低电平p型信号输出端、以及所述低电平n型信号输出端电连接，以使得所述p型晶体管差分对中的两个p型晶体管均工作在放大区；
所述n型晶体管差分对的两个第二端与所述n型电流源晶体管的第一极电连接，所述n型晶体管差分对的两个输入端分别与所述高电平p型信号输出端、以及所述高电平n型信号输出端电连接，以使得所述n型晶体管差分对中的两个n型晶体管均工作放大区；
所述电平转换模块用于将所述幅值放大电路输出的CML电平信号转换为CMOS电平信号。
2.根据权利要求1所述的时钟接收电路，其特征在于，所述p型晶体管差分对包括第一p型晶体管和第二p型晶体管，所述第一p型晶体管的第一极与所述第二p型晶体管的第一极电连接，所述第一p型晶体管的第一极、以及所述第二p型晶体管的第一极分别形成为所述p型差分对的两个第一端，所述第一p型晶体管的第二极、以及所述第二p型晶体管的第二极分别形成为所述p型差分对的两个第二端，所述第一p型晶体管的栅极和所述第二p型晶体管的栅极分别形成为所述p型晶体管差分对的两个输入端，所述第一p型晶体管的栅极与所述低电平n型信号输出端电连接，所述第二p型晶体管的栅极与所述低电平p型信号输出端电连接。
3.根据权利要求2所述的时钟接收电路，其特征在于，所述n型晶体管差分对包括第一n型晶体和第二n型晶体管，所述第一n型晶体管的第一极与所述第二n型晶体管的第一极分别形成为所述n型晶体管差分对的两个第一端，所述第一n型晶体管的第一极与所述第一p型晶体管的第二极电连接，所述第二n型晶体管的第一极与所述第二p型晶体管的第二极电连接；
所述第一n型晶体管的第二极、以及所述第二n型晶体管的第二极分别形成为所述n型差分对的两个第二端，所述第一n型晶体管的第二极与所述第二n型晶体管的第二极电连接；
所述第一n型晶体管的栅极和所述第二n型晶体管的栅极分别形成为所述n型晶体管差分对的两个输入端，所述第一n型晶体管的栅极与所述高电平n型信号输出端电连接，所述第二n型晶体管的栅极与所述高电平p型信号输出端电连接。
4.根据权利要求1至3中任意一项所述的时钟接收电路，其特征在于，所述偏置控制单元包括第一n型电流镜晶体管、第二n型电流镜晶体管、第三n型电流镜晶体管、第四n型电流镜晶体管、第一p型电流镜晶体管和第二p型电流镜晶体管；
所述第一n型电流镜晶体管的第一极用于与电流源电连接，所述第一n型电流镜晶体管的第一极与所述第一n型电流镜晶体管的栅极电连接，所述第一n型电流镜晶体管的第二极与所述第二n型电流镜晶体管的第一极电连接，所述第二n型电流镜晶体管的第二极接地，所述第二n型电流镜晶体管的栅极与所述第三n型电流镜晶体管的栅极、以及所述n型电流源晶体管的栅极电连接；
所述第三n型电流镜晶体管的第一极接地，所述第三n型电流镜晶体管的第二极与所述第四n型电流镜晶体管的第一极电连接；
所述第四n型电流镜晶体管的第二极与所述第一p型电流镜晶体管的第一极电连接，所述第四n型电流镜晶体管的栅极与所述第一n型电流镜晶体管的栅极电连接；
所述第一p型电流镜晶体管的栅极与所述第一p型电流镜晶体管的第一极电连接，所述第一p型电流镜晶体管的第二极与所述第二p型电流镜晶体管的第一极电连接；
所述第二p型电流镜晶体管的第二极用于与高电平信号端电连接，所述第二p型电流镜晶体管的栅极与所述p型电流源晶体管的栅极电连接。
5.根据权利要求1至3中任意一项所述的时钟接收电路，其特征在于，所述共模电压调整模块还包括阻抗匹配电阻、第一分压电阻和第二分压电阻，所述阻抗匹配电阻连接在所述共模电压调整模块的p端口和n端口之间，所述第一分压电阻的一端与高电平信号端电连接；
所述p型信号转换单元包括第一耦合电容、第三耦合电容和依次串联的第三电阻、第五电阻、第七电阻和第九电阻，所述第三耦合电容的一端与所述第一分压电阻的另一端电连接，所述第九电阻与所述第二分压电阻的一端电连接，所述第二分压电阻的第二端接地，所述第一耦合电容与所述第五电阻并联，且所述高电平p型信号输出端与所述第三电阻以及所述第五电阻的连接处电连接，所述第三耦合电容与所述第七电阻并联，且所述低电平p型信号输出端与所述第七电阻和所述第九电阻的连接处电连接，所述p端口与所述第五电阻和所述第七电阻的连接处电连接；
所述n型信号转换单元包括第二耦合电容、第四耦合电容和依次串联的第四电阻、第六电阻、第八电阻和第十电阻，所述第四耦合电容的一端与所述第一分压电阻的另一端电连接，所述第十电阻与所述第二分压电阻的一端电连接，所述第二耦合电容与所述第六电阻并联，且所述高电平n型信号输出端与所述第四电阻以及所述第六电阻的连接处电连接，所述第四耦合电容与所述第八电阻并联，且所述低电平n型信号输出端与所述第八电阻和所述第十电阻的连接处电连接，所述n端口与所述第六电阻和所述第八电阻的连接处电连接。
6.根据权利要求1至3中任意一项所述的时钟接收电路，其特征在于，所述电平转换模块包括第一反相器、第二反相器、第一反馈组件、第二反馈组件；
所述第一反相器的输入端与所述幅值放大模块的p型信号输出端电连接，所述第一反相器的输出端形成为所述时钟接收电路的n型信号输出端；
所述第一反馈组件用于采集所述第一反相器输出的电流，并将采集到的电流反馈至所述第一反相器的输入端；
所述第二反相器的输入端与所述幅值放大模块的n型信号输出端电连接，所述第二反相器的输出端形成为所述时钟接收电路的p型信号输出端；
所述第二反馈组件用于采集所述第二反相器输出的电流，并将采集到的电流反馈至所述第二反相器的输入端。
7.根据权利要求6所述的时钟接收电路，其特征在于，所述第一反馈组件包括第一n型反馈晶体管和第一p型反馈晶体管，
所述第一n型反馈晶体管的栅极与所述第一反相器的输出端电连接，所述第一n型反馈晶体管的第一极与高电平信号端电连接，所述第一n型反馈晶体管的第二极与所述第一反相器的输入端电连接；
所述第一p型反馈晶体管的栅极与所述第一反相器的输出端电连接，所述第一p型反馈晶体管的第一极接地，所述第一p型反馈晶体管的第二极与所述第一反相器的输入端电连接。
8.根据权利要求6所述的时钟接收电路，其特征在于，所述第二反馈组件包括第二n型反馈晶体管和第二p型反馈晶体管，
所述第二n型反馈晶体管的栅极与所述第二反相器的输出端电连接，所述第二n型反馈晶体管的第一极与高电平信号端电连接，所述第二n型晶体管的第二极与所述第二反相器的输入端电连接；
所述第二p型反馈晶体管的栅极与所述第二反相器的输出端电连接，所述第二p型反馈晶体管的第一极接地，所述第二p型晶体管的第二极与所述第二反相器的输入端电连接。
9.一种电子设备，所述电子设备包括时钟接收电路和核心模块，所述核心模块的时钟信号输入端与所述时钟接收电路的输出端电连接，所述时钟接收电路为权利要求1至8中任意一项所述的时钟接收电路。
10.根据权利要求9所述的电子设备，其特征在于，所述核心模块为以下设备中的任意一者：
模数转换器、数模转换器、锁相环模块。
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* Cited by examiner, † Cited by third party
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CN101345525B (zh) * 2007-07-10 2011-03-16 南亚科技股份有限公司 时钟接收器及相关的半导体存储模块与校正方法
CN201869179U (zh) * 2010-10-09 2011-06-15 中国电子科技集团公司第五十八研究所 一种占空比可编程多相时钟产生电路
CN106953622B (zh) * 2017-03-01 2020-07-03 北京时代民芯科技有限公司 一种可编程调节共模电平的高速时钟接收电路
US10148261B1 (en) * 2017-12-18 2018-12-04 Nxp Usa, Inc. On chip adaptive jitter reduction hardware method for LVDS systems
CN113014232A (zh) * 2021-02-23 2021-06-22 成都西瓴科技有限公司 一种低抖动的差分时钟接收电路

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