KR20240013214A - 클록 수신 회로 및 전자 설비 - Google Patents

클록 수신 회로 및 전자 설비 Download PDF

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KR20240013214A
KR20240013214A KR1020237044763A KR20237044763A KR20240013214A KR 20240013214 A KR20240013214 A KR 20240013214A KR 1020237044763 A KR1020237044763 A KR 1020237044763A KR 20237044763 A KR20237044763 A KR 20237044763A KR 20240013214 A KR20240013214 A KR 20240013214A
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웬타오 주
윤펭 장
하오 루오
위후 첸
하이펭 주
위메이 디아오
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세인칩스 테크놀로지 컴퍼니 리미티드
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Abstract

본 발명은 클록 수신 회로를 제공하기 위한 것으로서, 클록 수신 회로는 공통 모드 전압 조정 모듈, 진폭 증폭 모듈 및 레벨 전환 모듈을 포함한다. 공통 모드 전압 조정 모듈은 n형 신호 전환 유닛, 하이레벨 n형 신호 출력 단자, 로우레벨 n형 신호 출력 단자, p형 신호 전환 유닛, 하이레벨 p형 신호 출력 단자 및 로우레벨 p형 신호 출력 단자를 포함하고, 진폭 증폭 모듈은 p형 전류원 트랜지스터, n형 전류원 트랜지스터, p형 트랜지스터 차동 페어, n형 트랜지스터 차동 페어 및 바이어스 제어 유닛을 포함하며; p형 트랜지스터 차동 페어의 두개의 제2 단자는 각각 n형 트랜지스터 차동 페어의 두개의 제1 단자와 전기적으로 연결되고; n형 트랜지스터 차동 페어의 두개의 제2 단자는 n형 전류원 트랜지스터의 제1 전극과 전기적으로 연결되며; 레벨 전환 모듈은 진폭 증폭 모듈에서 출력된 CML 레벨 신호를 CMOS 레벨 신호로 전환한다. 본 발명은 또한 상기 클록 수신 회로를 포함하는 전자 설비를 제공한다.

Description

클록 수신 회로 및 전자 설비
관련 출원과의 상호 참조
본 발명은 2021년06월30일에 중국지적재산권국으로 제출한, 출원번호가 202110738327.9이고, 발명의 명칭이 "클록 수신 회로 및 전자 설비"인 중국 특허 출원의 우선권을 주장하며, 상기 출원의 모든 내용은 인용을 통하여 본 출원에 결합된다.
기술분야
본 발명의 실시예는 집적 회로 분야에 관한 것이되 이에 한정되는 것은 아니고, 구체적으로는 클록 수신 회로 및 상기 클록 수신 회로를 포함하는 전자 설비에 관한 것이다.
CMOS 제조 공법의 발전과 설계 수준의 향상과 더불어, 집적 회로의 작동 주파수가 날이 갈수록 높아지고 있는데, 고속 클록은 전송 과정 중에서 감쇠가 더 엄중하고, 노이즈와 불일치 등 비이상적인 요인의 간섭을 받기 더 쉽기 때문에, 클록 성능의 저하를 초래하게 된다. 따라서, 고속 회로에 있어서, 클록 수신 회로는 특별히 중요하다.
도 1은 관련 기술 중의 클록 수신 회로를 도시한 것으로서, 상기 클록 수신 회로는 전류 모드 논리(CML, Current Mode Logic) 구조를 사용하여 입력된 클록을 수신 및 증폭한다. 이러한 클록 수신 회로는 위상 노이즈가 비교적 크고, 전력 소모도 비교적 크다.
본 발명은 클록 수신 회로 및 상기 클록 수신 회로를 포함하는 전자 설비를 제공한다.
본 발명의 첫번째 방면에 있어서, 본 발명의 실시예는 클록 수신 회로를 제공하기 위한 것으로서, 상기 클록 수신 회로는 공통 모드 전압 조정 모듈, 진폭 증폭 모듈 및 레벨 전환 모듈을 포함하되, 그 중,
상기 공통 모드 전압 조정 모듈은 n형 신호 전환 유닛, 하이레벨 n형 신호 출력 단자, 로우레벨 n형 신호 출력 단자, p형 신호 전환 유닛, 하이레벨 p형 신호 출력 단자 및 로우레벨 p형 신호 출력 단자를 포함하고, 상기 n형 신호 전환 유닛은 입력된 n형 신호를 하이레벨 n형 신호로 전환하고 상기 하이레벨 n형 신호 출력 단자를 통하여 출력하며, 상기 n형 신호 전환 유닛은 또한 입력된 n형 신호를 로우레벨 n형 신호로 전환하고 상기 로우레벨 n형 신호를 통하여 출력하며, 상기 p형 신호 전환 유닛은 입력된 p형 신호를 하이레벨 p형 신호로 전환하고 하이레벨 p형 신호 출력 단자를 통하여 출력하고, 상기 p형 신호 전환 유닛은 또한 입력된 p형 신호를 로우레벨 p형 신호로 전환하고 로우레벨 p형 신호 출력 단자를 통하여 출력하며;
상기 진폭 증폭 모듈은 p형 전류원 트랜지스터, n형 전류원 트랜지스터, p형 트랜지스터 차동 페어, n형 트랜지스터 차동 페어 및 바이어스 제어 유닛을 포함하고;
상기 바이어스 제어 유닛은 상기 p형 전류원 트랜지스터 및 상기 n형 전류원 트랜지스터를 제어하여 포화 영역에서 작동되도록 하며;
상기 p형 전류원 트랜지스터의 제1 전극은 하이레벨 신호 단자와 전기적으로 연결되고, 상기 p형 전류원 트랜지스터의 제2 전극은 상기 p형 트랜지스터 차동 페어의 두개의 제1 단자와 전기적으로 연결되며;
상기 p형 트랜지스터 차동 페어의 두개의 제2 단자는 각각 상기 n형 트랜지스터 차동 페어의 두개의 제1 단자와 전기적으로 연결되고, 상기 p형 트랜지스터 차동 페어의 두개의 입력 단자는 각각 상기 로우레벨 p형 신호 출력 단자 및 상기 로우레벨 n형 신호 출력 단자와 전기적으로 연결되어, 상기 p형 트랜지스터 차동 페어 중의 두개의 p형 트랜지스터가 모두 증폭 영역에서 작동되도록 하며;
상기 n형 트랜지스터 차동 페어의 두개의 제2 단자는 상기 n형 전류원 트랜지스터의 제1 전극과 전기적으로 연결되고, 상기 n형 트랜지스터 차동 페어의 두개의 입력 단자는 상기 하이레벨 p형 신호 출력 단자 및 상기 하이레벨 n형 신호 출력 단자와 전기적으로 연결되어, 상기 n형 트랜지스터 차동 페어 중의 두개의 n형 트랜지스터가 모두 증폭 영역에서 작동되도록 하며;
상기 레벨 전환 모듈은 상기 진폭 증폭 회로에서 출력된 CML 레벨 신호를 CMOS 레벨 신호로 전환하도록 구성된다.
선택적으로, 상기 p형 트랜지스터 차동 페어는 제1 p형 트랜지스터 및 제2 p형 트랜지스터를 포함하고, 상기 제1 p형 트랜지스터의 제1 전극은 상기 제2 p형 트랜지스터의 제1 전극과 전기적으로 연결되며, 상기 제1 p형 트랜지스터의 제1 전극 및 상기 제2 p형 트랜지스터의 제1 전극은 각각 상기 p형 차동 페어의 두개의 제1 단자를 형성하고, 상기 제1 p형 트랜지스터의 제2 전극 및 상기 제2 p형 트랜지스터의 제2 전극은 각각 상기 p형 차동 페어의 두개의 제2 단자를 형성하며, 상기 제1 p형 트랜지스터의 게이트 전극 및 상기 제2 p형 트랜지스터의 게이트 전극은 각각 상기 p형 트랜지스터 차동 페어의 두개의 입력 단자를 형성하고, 상기 제1 p형 트랜지스터의 게이트 전극은 상기 로우레벨 n형 신호 출력 단자와 전기적으로 연결되며, 상기 제2 p형 트랜지스터의 게이트 전극은 상기 로우레벨 p형 신호 출력 단자와 전기적으로 연결된다.
선택적으로, 상기 n형 트랜지스터 차동 페어는 제1 n형 트랜지스터 및 제2 n형 트랜지스터를 포함하고, 상기 제1 n형 트랜지스터의 제1 전극 및 상기 제2 n형 트랜지스터의 제1 전극은 각각 상기 n형 트랜지스터의 두개의 제1 단자를 형성하며, 상기 제1 n형 트랜지스터의 제1 전극은 상기 제1 p형 트랜지스터의 제2 전극과 전기적으로 연결되고, 상기 제2 n형 트랜지스터의 제1 전극은 상기 제2 p형 트랜지스터의 제2 전극과 전기적으로 연결되며;
상기 제1 n형 트랜지스터의 제2 전극 및 상기 제2 n형 트랜지스터의 제2 전극은 각각 상기 n형 차동 페어의 두개의 제2 단자를 형성하고, 상기 제1 n형 트랜지스터의 제2 전극은 상기 제2 n형 트랜지스터의 제2 전극과 전기적으로 연결되며;
상기 제1 n형 트랜지스터의 게이트 전극 및 상기 제2 n형 트랜지스터의 게이트 전극은 각각 상기 n형 트랜지스터 차동 페어의 두개의 입력 단자를 형성하고, 상기 제1 n형 트랜지스터의 게이트 전극은 상기 하이레벨 n형 신호 출력 단자와 전기적으로 연결되며, 상기 제2 n형 트랜지스터의 게이트 전극은 상기 하이레벨 p형 신호 출력 단자와 전기적으로 연결된다.
선택적으로, 상기 바이어스 제어 유닛은 제1 n형 전류 미러 트랜지스터, 제2 n형 전류 미러 트랜지스터, 제3 n형 전류 미러 트랜지스터, 제4 n형 전류 미러 트랜지스터, 제1 p형 전류 미러 트랜지스터 및 제2 p형 전류 미러 트랜지스터를 포함하고;
상기 제1 n형 전류 미러 트랜지스터의 제1 전극은 전류원과 전기적으로 연결되도록 구성되고, 상기 제1 n형 전류 미러 트랜지스터의 제1 전극은 상기 제1 n형 전류 미러 트랜지스터의 게이트 전극과 전기적으로 연결되며, 상기 제1 n형 전류 미러 트랜지스터의 제2 전극은 상기 제2 n형 전류 미러 트랜지스터의 제1 전극과 전기적으로 연결되고, 상기 제2 n형 전류 미러 트랜지스터의 제2 전극은 접지되며, 상기 제2 n형 전류 미러 트랜지스터의 게이트 전극은 상기 제3 n형 전류 미러 트랜지스터의 게이트 전극 및 상기 n형 전류원 트랜지스터의 게이트 전극과 전기적으로 연결되고;
상기 제3 n형 전류 미러 트랜지스터의 제1 전극은 접지되고, 상기 제3 n형 전류 미러 트랜지스터의 제2 전극은 상기 제4 n형 전류 미러 트랜지스터의 제1 전극과 전기적으로 연결되며;
상기 제4 n형 전류 미러 트랜지스터의 제2 전극은 상기 제1 p형 전류 미러 트랜지스터의 제1 전극과 전기적으로 연결되고, 상기 제4 n형 전류 미러 트랜지스터의 게이트 전극은 상기 제1 n형 전류 미러 트랜지스터의 게이트 전극과 전기적으로 연결되며;
상기 제1 p형 전류 미러 트랜지스터의 게이트 전극은 상기 제1 p형 전류 미러 트랜지스터의 제1 전극과 전기적으로 연결되고, 상기 제1 p형 전류 미러 트랜지스터의 제2 전극은 상기 제2 p형 전류 미러 트랜지스터의 제1 전극과 전기적으로 연결되며;
상기 제2 p형 전류 미러 트랜지스터의 제2 전극은 하이레벨 신호 단자와 전기적으로 연결되도록 구성되고, 상기 제2 p형 전류 미러 트랜지스터의 게이트 전극은 상기 p형 전류원 트랜지스터의 게이트 전극과 전기적으로 연결된다.
선택적으로, 상기 공통 모드 전압 조정 모듈은 임피던스 매칭 저항, 제1 분압 저항 및 제2 분압 저항을 더 포함하고, 상기 임피던스 매칭 저항은 상기 공통 모드 전압 조정 모듈의 p 포트와 n 포트 사이에 연결되며, 상기 제1 분압 저항의 일단은 하이레벨 신호 단자와 전기적으로 연결되고;
상기 p형 신호 전환 유닛은 제1 커플링 커패시터, 제3 커플링 커패시터 및 순차적으로 직렬 연결된 제3 저항, 제5 저항, 제7 저항 및 제9 저항을 포함하고, 상기 제3 커플링 커패시터의 일단은 상기 제1 분압 저항의 타단과 전기적으로 연결되며, 상기 제9 저항은 상기 제2 분압 저항의 일단과 전기적으로 연결되고, 상기 제2 분압 저항의 제2 단자는 접지되며, 상기 제1 커플링 커패시터는 상기 제5 저항과 병렬 연결되고, 상기 하이레벨 p형 신호 출력 단자는 상기 제3 저항 및 상기 제5 저항의 연결 위치와 전기적으로 연결되며, 상기 제3 커플링 커패시터는 상기 제7 저항과 병렬 연결되고, 상기 로우레벨 p형 신호 출력 단자는 상기 제7 저항 및 상기 제9 저항의 연결 위치와 전기적으로 연결되며, 상기 p 포트는 상기 제5 저항과 상기 제7 저항의 연결 위치와 전기적으로 연결되고;
상기 n형 신호 전환 유닛은 제2 커플링 커패시터, 제4 커플링 커패시터 및 순차적으로 직렬 연결된 제4 저항, 제6 저항, 제8 저항 및 제10 저항을 포함하고, 상기 제4 커플링 커패시터의 일단은 상기 제1 분압 저항의 타단과 전기적으로 연결되며, 상기 제10 저항은 상기 제2 분압 저항의 일단과 전기적으로 연결되고, 상기 제2 커플링 커패시터는 상기 제6 저항과 병렬 연결되며, 상기 하이레벨 n형 신호 출력 단자는 상기 제4 저항 및 상기 제6 저항의 연결 위치와 전기적으로 연결되고, 상기 제4 커플링 커패시터는 상기 제8 저항과 병렬 연결되며, 상기 로우레벨 n형 신호 출력 단자는 상기 제8 저항 및 상기 제10 저항의 연결 위치와 전기적으로 연결되고, 상기 n 포트는 상기 제6 저항과 상기 제8 저항의 연결 위치와 전기적으로 연결된다.
선택적으로, 상기 레벨 전환 모듈은 제1 인버터, 제2 인버터, 제1 피드백 소자 및 제2 피드백 소자를 포함하고;
상기 제1 인버터의 입력 단자는 상기 진폭 증폭 모듈의 p형 신호 출력 단자와 전기적으로 연결되고, 상기 제1 인버터의 출력 단자는 상기 클록 수신 회로의 n형 신호 출력 단자를 형성하며;
상기 제1 피드백 소자는 상기 제1 인버터가 출력하는 전류를 수집하고, 수집된 전류를 상기 제1 인버터의 입력 단자로 피드백하도록 구성되며;
상기 제2 인버터의 입력 단자는 상기 진폭 증폭 모듈의 n형 신호 출력 단자와 전기적으로 연결되고, 상기 제2 인버터의 출력 단자는 상기 클록 수신 회로의 p형 신호 출력 단자를 형성하며;
상기 제2 피드백 소자는 상기 제2 인버터가 출력하는 전류를 수집하고, 수집된 전류를 상기 제2 인버터의 입력 단자로 피드백하도록 구성된다.
선택적으로, 상기 제1 피드백 소자는 제1 n형 피드백 트랜지스터 및 제1 p형 피드백 트랜지스터를 포함하고;
상기 제1 n형 피드백 트랜지스터의 게이트 전극은 상기 제1 인버터의 출력 단자와 전기적으로 연결되고, 상기 제1 n형 피드백 트랜지스터의 제1 전극은 하이레벨 신호 단자와 전기적으로 연결되며, 상기 제1 n형 피드백 트랜지스터의 제2 전극은 상기 제1 인버터의 입력 단자와 전기적으로 연결되고;
상기 제1 p형 피드백 트랜지스터의 게이트 전극은 상기 제1 인버터의 출력 단자와 전기적으로 연결되고, 상기 제1 p형 피드백 트랜지스터의 제1 전극은 접지되며, 상기 제1 p형 피드백 트랜지스터의 제2 전극은 상기 제1 인버터의 입력 단자와 전기적으로 연결된다.
선택적으로, 상기 제2 피드백 소자는 제2 n형 피드백 트랜지스터 및 제2 p형 피드백 트랜지스터를 포함하고;
상기 제2 n형 피드백 트랜지스터의 게이트 전극은 상기 제2 인버터의 출력 단자와 전기적으로 연결되고, 상기 제2 n형 피드백 트랜지스터의 제1 전극은 하이레벨 신호 단자와 전기적으로 연결되며, 상기 제2 n형 트랜지스터의 제2 전극은 상기 제2 인버터의 입력 단자와 전기적으로 연결되고;
상기 제2 p형 피드백 트랜지스터의 게이트 전극은 상기 제2 인버터의 출력 단자와 전기적으로 연결되고, 상기 제2 p형 피드백 트랜지스터의 제1 전극은 접지되며, 상기 제2 p형 트랜지스터의 제2 전극은 상기 제2 인버터의 입력 단자와 전기적으로 연결된다.
본 발명의 두번째 방면에 있어서, 전자 설비를 제공하되, 상기 전자 설비는 클록 수신 회로 및 코어 모듈을 포함하고, 상기 코어 모듈의 클록 신호 입력 단자는 상기 클록 수신 회로의 출력 단자와 전기적으로 연결되며, 상기 클록 수신 회로는 본 발명의 첫번째 방면에서 제공되는 클록 수신 회로이다.
선택적으로, 상기 코어 모듈은 아날로그-디지털 컨버터, 디지털-아날로그 컨버터, 위상 고정 루프 모듈 중의 어느 한가지이다.
본 발명의 실시예에서 제공되는 클록 수신 회로의 코어 부재는 진폭 증폭 모듈이고, 상기 진폭 증폭 모듈의 p형 트랜지스터 차동 페어 및 n형 트랜지스터 차동 페어는 서로 입력 및 부하 작용을 하여, 푸시-풀 구조를 형성함으로써, 전체 진폭 증폭 모듈의 등가 트랜스 컨덕턴스를 증가시킬 수 있다. 상기 진폭 증폭 모듈을 낮은 전원 전압 하에서 상대적으로 비교적 큰 클록 출력 스윙을 제공할 수 있다.
상기 클록 수신 회로는 낮은 전원 전압 하에서 충분한 게인을 제공하여 비교적 큰 출력 스윙을 취득할 수 있기 때문에, 하위의 코어 모듈의 출력 클록 형성 과정도 비교적 빨라, 클록 형성 과정 중에 받게 되는 노이즈의 영향을 줄이거나 피할 수 있으며, 이에 따라 전자 설비의 출력 위상 노이즈가 비교적 작고, 전자 설비의 전력 소모가 낮으며, 전자 설비의 성능을 향상시킬 수 있다.
도 1은 관련 기술 중의 클록 신호 수신 회로의 회로 예시도이다.
도 2는 본 발명에서 제공되는 클록 수신 회로의 일 실시예의 예시도이다.
도 3은 본 발명에서 제공되는 클록 수신 회로 중, 공통 모드 전압 조정 모듈의 일 실시예의 예시도이다.
도 4는 본 발명에서 제공되는 클록 수신 회로 중, 진폭 증폭 모듈의 일 실시예의 예시도이다.
도 5는 본 발명에서 제공되는 클록 수신 회로 중, 레벨 전환 모듈의 일 실시예의 예시도이다.
도 6은 전자 설비의 코어 모듈이 디지털-아날로그 컨버터 또는 아날로그-디지털 컨버터인 예시도이다.
도 7은 전자 설비의 코어 모듈이 위상 고정 루프 회로인 예시도이다.
본 분야의 기술자들이 본 발명의 기술적 방안을 더욱 잘 이해할 수 있도록, 이하 첨부된 도면을 참조하여 본 발명에서 제공되는 클록 수신 회로 및 전자 설비를 상세하게 설명하도록 한다.
하기 내용에서 도면을 참조하여 예시적인 실시예를 더욱 상세하게 설명할 것이지만, 도시된 예시적인 실시예는 다른 형태로 구현될 수도 있고, 본문에서 설명되는 실시예에 의하여 한정되는 것으로 해석되어서는 아니된다. 하기 실시예는 본 발명을 더욱 명확하고 완전하게 공개하고, 본 분야의 기술자들이 본 발명의 범위를 더욱 충분하게 이해할 수 있도록 제공되는 것이다.
서로 모순되지 않는 한, 본 발명의 각 실시예 및 실시예 중의 각 특징은 서로 결합될 수 있다.
본문에서 사용되는 용어 "및/또는"은 관련 나열 항목 중의 하나 또는 복수의 임의 및 모든 조합을 포함한다.
본문에서 사용되는 용어는 특정 실시예를 설명하기 위한 것일 뿐, 본 발명을 한정하고자 하는 것은 아니다. 문맥 상 달리 명시하지 않은 한, 본문에서 사용되는 단수의 형식 "하나" 및 "상기"는 복수의 형식도 포함한다. 본 명세서에서 용어 "포함한다" 및/또는 "…로 구성된다"를 사용하는 경우, 해당 특징, 총체, 단계, 조작, 소자 및/또는 부재가 존재한다는 것을 의미할 뿐, 하나 또는 복수의 기타 특징, 총체, 단계, 조작, 소자, 부재 및/또는 그 조합들이 존재하거나 추가될 수 있다는 것을 미리 배제하는 것은 아니다.
다르게 정의되지 않는 한, 본문에서 사용되는 모든 용어(기술적 및 과학적 용어 포함)들의 의미는 본 분야의 일반적인 기술자들이 일반적으로 이해되는 것과 같은 의미를 가진다. 또한, 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술 및 본 발명의 문맥 상 가지는 의미와 일치한 의미를 가지는 것으로 해석되어야 하고, 본문에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는 것이 바람직하다.
본 발명의 일 방면에 있어서, 클록 수신 회로를 제공하기 위한 것으로서, 도 2에 도시된 바와 같이, 상기 클록 수신 회로는 공통 모드 전압 조정 모듈(100), 진폭 증폭(200) 모듈 및 레벨 전환 모듈(300)을 포함한다.
도 3에 도시된 바와 같이, 공통 모드 전압 조정 모듈(100)은 n형 신호 전환 유닛(110), 하이레벨 n형 신호 출력 단자(von_n), 로우레벨 n형 신호 출력 단자(vop_n), p형 신호 전환 유닛(120), 하이레벨 p형 신호 출력 단자(von_p) 및 로우레벨 p형 신호 출력 단자(vop_p)를 포함한다.
n형 신호 전환 유닛(110)은 입력된 n형 신호를 하이레벨 n형 신호로 전환하고 하이레벨 n형 신호 출력 단자(von_n)를 통하여 출력하며, n형 신호 전환 유닛(110)은 또한 입력된 n형 신호를 로우레벨 n형 신호로 전환하고 로우레벨 n형 신호 단자를 통하여 출력(vop_n)하도록 구성된다.
p형 신호 전환 유닛(120)은 입력된 p형 신호를 하이레벨 p형 신호로 전환하고 하이레벨 p형 신호(von_p) 출력 단자를 통하여 출력하며, p형 신호 전환 유닛(120)은 또한 입력된 p형 신호를 로우레벨 p형 신호로 전환하고 로우레벨 p형 신호 출력 단자(vop_n)를 통하여 출력하도록 구성된다.
진폭 증폭 모듈(200)은 p형 전류원 트랜지스터(M6), n형 전류원 트랜지스터(M5), p형 트랜지스터 차동 페어(210), n형 트랜지스터 차동 페어(220) 및 바이어스 제어 유닛(230)을 포함한다.
바이어스 제어 유닛(230)은 p형 전류원 트랜지스터(M6) 및 n형 전류원 트랜지스터(M5)를 제어하여 포화 영역에서 작동되도록 구성된다.
p형 전류원 트랜지스터(M6)의 제1 전극은 하이레벨 신호 단자와 전기적으로 연결되고, p형 전류원 트랜지스터(M6)의 제2 전극은 p형 트랜지스터 차동 페어(210)의 두개의 제1 단자와 전기적으로 연결된다.
p형 트랜지스터 차동 페어(210)의 두개의 제2 단자는 각각 상기 n형 트랜지스터 차동 페어(220)의 두개의 제1 단자와 전기적으로 연결되고, p형 트랜지스터 차동 페어(210)의 두개의 입력 단자는 각각 로우레벨 p형 신호 출력 단자(vop_p) 및 로우레벨 n형 신호 출력 단자(vop_n)와 전기적으로 연결되어, 상기 p형 트랜지스터 차동 페어 중의 두개의 p형 트랜지스터가 모두 증폭 영역에서 작동되도록 한다.
n형 트랜지스터 차동 페어(220)의 두개의 제2 단자는 n형 전류원 트랜지스터(M5)의 제1 전극과 전기적으로 연결되고, n형 트랜지스터 차동 페어(220)의 두개의 입력 단자는 하이레벨 p형 신호 출력 단자(vop_p) 및 하이레벨 n형 신호 출력 단자(vop_n)와 전기적으로 연결되어, 상기 n형 트랜지스터 차동 페어 중의 두개의 n형 트랜지스터가 모두 증폭 영역에서 작동되도록 한다.
레벨 전환 모듈(300)은 상기 진폭 증폭 회로에서 출력된 CML 레벨 신호를 CMOS 레벨 신호로 전환하도록 구성된다.
본 발명에서 제공되는 클록 수신 회로의 코어 부재는 진폭 증폭 모듈(200)이고, 상기 진폭 증폭 모듈(200)의 p형 트랜지스터 차동 페어(210) 및 n형 트랜지스터 차동 페어(220)는 서로 입력 및 부하 작용을 하여, 푸시-풀 구조를 형성함으로써, 전체 진폭 증폭 모듈(200)의 등가 트랜스 컨덕턴스를 증가시킬 수 있으며, 상기 진폭 증폭 모듈(200)은 낮은 전원 전압 하에서 상대적으로 비교적 큰 클록 출력 스윙을 제공할 수 있다. 특별히 설명하여야 할 것은, p형 트랜지스터 차동 페어(210) 및 n형 트랜지스터 차동 페어(220)는 두개의 연결 노드를 가지고, 상기 두개의 연결 노드는 각각 진폭 증폭 모듈(200)의 n형 신호 출력 단자(voutn) 및 p형 신호 출력 단자(voup)를 형성한다.
공통 모드 전압 조정 모듈(100)의 주요 작용은 상기 클록 수신 회로가 수신한 차동 신호에 대하여 조정을 수행한 다음 출력하여, 진폭 증폭 모듈(200)의 p형 트랜지스터 차동 페어(210) 및 n형 트랜지스터 차동 페어(220)의 트랜지스터가 증폭 영역에서 작동하도록 하기 위한 것이다.
p형 전류원 트랜지스터(M6) 및 n형 전류원 트랜지스터(M5)의 작용은 바이어스 제어 유닛의 제어 하에서, 진폭 증폭 모듈로 구동 전류를 제공하기 위한 것이다.
본 발명에 있어서, p형 트랜지스터 차동 페어의 구체적인 구조에 대하여서는 특별하게 한정하지 않는다. 도 4에 도시된 실시예에 있어서, 상기 p형 트랜지스터 차동 페어는 제1 p형 트랜지스터(M4) 및 제2 p형 트랜지스터(M3)를 포함하고, 제1 p형 트랜지스터(M4)의 제1 전극은 제2 p형 트랜지스터(M3)의 제1 전극과 전기적으로 연결되며, 제1 p형 트랜지스터(M4)의 제1 전극 및 제2 p형 트랜지스터(M3)의 제1 전극은 각각 상기 p형 차동 페어의 두개의 제1 단자를 형성하고, 제1 p형 트랜지스터(M4)의 제2 전극 및 제2 p형 트랜지스터(M3)의 제2 전극은 각각 상기 p형 차동 페어의 두개의 제2 단자를 형성하며, 제1 p형 트랜지스터(M4)의 게이트 전극 및 제2 p형 트랜지스터(M3)의 게이트 전극은 각각 상기 p형 트랜지스터 차동 페어의 두개의 입력 단자를 형성하고, 제1 p형 트랜지스터(M4)의 게이트 전극(도 4 중의 vin_p)은 로우레벨 n형 신호 출력 단자(vop_p)와 전기적으로 연결되며, 제2 p형 트랜지스터(M3)의 게이트 전극(도 4 중의 vip_p)은 로우레벨 p형 신호 출력 단자와 전기적으로 연결된다.
특별히 설명하여야 할 것은, 제1 p형 트랜지스터(M4)의 제2 전극은 진폭 증폭 모듈(200)의 n형 신호 출력 단자를 형성하고, 제2 p형 트랜지스터(M3)의 제2 전극은 진폭 증폭 모듈(200)의 p형 신호 출력 단자를 형성한다.
본 발명에 있어서, n형 트랜지스터 차동 페어의 구체적인 구조에 대하여서도 특별하게 한정하지 않는다. 도 4에 도시된 바와 같이, 상기 n형 트랜지스터 차동 페어는 제1 n형 트랜지스터(M2) 및 제2 n형 트랜지스터(M1)를 포함하고, 제1 n형 트랜지스터(M2)의 제1 전극 및 제2 n형 트랜지스터(M1)의 제1 전극은 각각 상기 n형 트랜지스터의 두개의 제1 단자를 형성하며, 제1 n형 트랜지스터(M2)의 제1 전극은 제1 p형 트랜지스터(M4)의 제2 전극과 전기적으로 연결되고, 제2 n형 트랜지스터(M1)의 제1 전극은 제2 p형 트랜지스터(M3)의 제2 전극과 전기적으로 연결된다.
제1 n형 트랜지스터(M2)의 제2 전극 및 제2 n형 트랜지스터(M1)의 제2 전극은 각각 상기 n형 차동 페어의 두개의 제2 단자를 형성하고, 제1 n형 트랜지스터(M2)의 제2 전극은 제2 n형 트랜지스터(M1)의 제2 전극과 전기적으로 연결되며, 모두 n형 전류 트랜지스터(M5)의 제1 전극과 전기적으로 연결된다.
제1 n형 트랜지스터(M2)의 게이트 전극 및 제2 n형 트랜지스터(M1)의 게이트 전극은 각각 상기 n형 트랜지스터 차동 페어의 두개의 입력 단자(각각 도 4 중의 vin_n 및 vip_n)를 형성하고, 제1 n형 트랜지스터(M2)의 게이트 전극은 상기 하이레벨 n형 신호 출력 단자와 전기적으로 연결되며, 제2 n형 트랜지스터(M1)의 게이트 전극은 상기 하이레벨 p형 신호 출력 단자와 전기적으로 연결된다.
본 발명에 있어서, 바이어스 제어 유닛(230)의 구체적인 구조에 대하여서는 특별하게 한정하지 않는 바, p형 전류 트랜지스터(M6) 및 n형 전류 트랜지스터(M5)의 게이트에 바이어스를 제공하여, p형 전류 트랜지스터(M6) 및 n형 전류 트랜지스터(M5)가 포화 영역에서 작동되도록 할 수 있으면 된다.
도 4에 도시된 실시예에 있어서, 상기 바이어스 제어 유닛은 제1 n형 전류 미러 트랜지스터(M9), 제2 n형 전류 미러 트랜지스터(M7), 제3 n형 전류 미러 트랜지스터(M8), 제4 n형 전류 미러 트랜지스터(M10), 제1 p형 전류 미러 트랜지스터(M11) 및 제2 p형 전류 미러 트랜지스터(M12)를 포함한다.
제1 n형 전류 미러 트랜지스터(M9)의 제1 전극은 전류원(상기 전류원은 기준 회로(IREF)를 제공함)과 전기적으로 연결되고, 제1 n형 전류 미러 트랜지스터(M9)의 제1 전극은 제1 n형 전류 미러 트랜지스터(M9)의 게이트 전극과 전기적으로 연결되며, 제1 n형 전류 미러 트랜지스터(M7)의 제2 전극은 제2 n형 전류 미러 트랜지스터(M7)의 제1 전극과 전기적으로 연결되고, 제2 n형 전류 미러 트랜지스터(M7)의 제2 전극은 접지되며, 제2 n형 전류 미러 트랜지스터(M7)의 게이트 전극은 제3 n형 전류 미러 트랜지스터(M8)의 게이트 전극 및 n형 전류원 트랜지스터의 게이트 전극(M5)과 전기적으로 연결된다.
제3 n형 전류 미러 트랜지스터(M8)의 제1 전극은 접지되고, 제3 n형 전류 미러 트랜지스터(M8)의 제2 전극은 제4 n형 전류 미러 트랜지스터(M10)의 제1 전극과 전기적으로 연결된다.
제4 n형 전류 미러 트랜지스터(M10)의 제2 전극은 상기 제1 p형 전류 미러 트랜지스터(M11) 의 제1 전극과 전기적으로 연결되고, 제4 n형 전류 미러 트랜지스터(M10)의 게이트 전극은 제1 n형 전류 미러 트랜지스터(M9) 의 게이트 전극과 전기적으로 연결된다.
제1 p형 전류 미러 트랜지스터(M11)의 게이트 전극은 제1 p형 전류 미러 트랜지스터(M11)의 제1 전극과 전기적으로 연결되고, 제1 p형 전류 미러 트랜지스터(M11)의 제2 전극은 제2 p형 전류 미러 트랜지스터(M12)의 제1 전극과 전기적으로 연결된다.
제2 p형 전류 미러 트랜지스터(M12)의 제2 전극은 하이레벨 신호 단자와 전기적으로 연결되고, 제2 p형 전류 미러 트랜지스터(M12)의 게이트 전극은 p형 전류원 트랜지스터(M6)의 게이트 전극과 전기적으로 연결된다.
본 발명에 있어서, n형 전류원 트랜지스터(M5)의 게이트 전극은 제2 n형 전류 미러 트랜지스터(M7)의 게이트 전극과 전기적으로 연결되기 때문에, n형 전류원 트랜지스터(M5)의 게이트 전극의 전압은 제2 n형 전류 미러 트랜지스터(M7)의 게이트 전극의 전압과 같다. 제1 n형 전류 미러 트랜지스터(M9) 및 제2 n형 전류 미러 트랜지스터(M7)의 치수를 제어함으로써, n형 전류원 트랜지스터(M5)가 포화 영역에서 작동하도록 하는 게이트 전극 전압을 취득할 수 있다.
마찬가지로, p형 전류원 트랜지스터(M6)의 게이트 전극은 제2 p형 전류 미러 트랜지스터(M12)의 게이트 전극과 전기적으로 연결되기 때문에, p형 전류원 트랜지스터(M6)의 게이트 전극의 전압은 제2 p형 전류 미러 트랜지스터(M12)의 게이트 전극의 전압과 같다. 본 발명에 있어서, 제1 n형 전류 미러 트랜지스터(M9), 제2 n형 전류 미러 트랜지스터(M7), 제3 n형 전류 미러 트랜지스터(M8) 및 제4 n형 전류 미러 트랜지스터(M10)는 하나의 전류 미러를 구성한다. 따라서, 제4 n형 전류 미러 트랜지스터(M10)의 전류는 제1 n형 전류 미러 트랜지스터(M9)의 전류와 비례 관계를 이루고, 제1 p형 전류 미러 트랜지스터(M11)가 수신한 전류는 제4 n형 전류 미러 트랜지스터(M10)가 수신한 전류와 같으며, 제1 n형 전류 미러 트랜지스터(M9)의 제1 전극이 수신한 전류와 비례 관계를 이루면서 같다. 제1 p형 전류 미러 트랜지스터(M11) 및 제2 p형 전류 미러 트랜지스터(M12)의 치수를 제어함으로써, p형 전류원 트랜지스터(M6)가 포화 영역에서 작동하도록 하는 게이트 전극 전압을 취득할 수 있다.
본 발명에 있어서, 공통 모드 전압 조정 모듈(100)의 구체적인 구조에 대하여서는 특별하게 한정하지 않는다. 도 3에 도시된 바와 같이, 상기 공통 모드 전압 조정 모듈은 임피던스 매칭 저항(R11), 제1 분압 저항(R1) 및 제2 분압 저항(R2)을 더 포함하고, 임피던스 매칭 저항(R11)은 상기 공통 모드 전압 조정 모듈의 p 포트(vip)와 n 포트(vin) 사이에 연결되며, 제1 분압 저항(R1)의 일단은 하이레벨 신호 단자와 전기적으로 연결된다.
p형 신호 전환 유닛(120)은 제1 커플링 커패시터(C1), 제3 커플링 커패시터(C3) 및 순차적으로 직렬 연결된 제3 저항(R3), 제5 저항(R5), 제7 저항(R7) 및 제9 저항(R9)을 포함한다. 제3 커플링 커패시터(C3)의 일단은 제1 분압 저항(R1)의 타단과 전기적으로 연결되고, 제9 저항(R9)은 제2 분압 저항(C2)의 일단과 전기적으로 연결되며, 제2 분압 저항(R2)의 제2 단자는 접지되고, 제1 커플링 커패시터(C1)는 제5 저항(R5)과 병렬 연결되며, 하이레벨 p형 신호 출력 단자(von_p)는 제3 저항(R3) 및 제5 저항(R5)의 연결 위치와 전기적으로 연결되고, 제3 커플링 커패시터(C3)는 제7 저항(R7)과 병렬 연결되며, 로우레벨 p형 신호 출력 단자(vop_p)는 제7 저항(R7) 및 제9 저항(R9)의 연결 위치와 전기적으로 연결되고, p 포트(vip)는 제5 저항(R5)과 제7 저항(R7)의 연결 위치와 전기적으로 연결된다.
n형 신호 전환 유닛(110)은 제2 커플링 커패시터(C2), 제4 커플링 커패시터(C4) 및 순차적으로 직렬 연결된 제4 저항(R4), 제6 저항(R6), 제8 저항(R8) 및 제10 저항(R10)을 포함한다. 제4 커플링 커패시터(C4)의 일단은 제1 분압 저항(R1)의 타단과 전기적으로 연결되고, 제10 저항(R10)은 제2 분압 저항(R2)의 일단과 전기적으로 연결되며, 제2 커플링 커패시터(C2)는 제6 저항(R6)과 병렬 연결되고, 하이레벨 n형 신호 출력 단자(von_n)는 제4 저항(R4) 및 제6 저항(R6)의 연결 위치와 전기적으로 연결되며, 제4 커플링 커패시터(C4)는 제8 저항(R8)과 병렬 연결되고, 로우레벨 n형 신호 출력 단자(vop_n)는 제8 저항(R8) 및 제10 저항(R10)의 연결 위치와 전기적으로 연결되며, n 포트(vin)는 제6 저항(R6)과 제8 저항(R8)의 연결 위치와 전기적으로 연결된다.
본 발명에 있어서, 저항 체인을 사용하여 공통 모드 전압에 대한 조정을 수행하고, 사용 환경에 따라 저항값을 원활하게 조정함으로써 공통 모드 전압을 변경하여 회로의 원활성을 향상시킬 수 있다.
본 발명에 있어서, 레벨 전환 모듈(300)의 구체적인 구조에 대하여서는 특별하게 한정하지 않는다. 예를 들면, 도 5에 도시된 바와 같이, 상기 레벨 전환 모듈은 제1 인버터(310), 제2 인버터(320), 제1 피드백 소자(330) 및 제2 피드백 소자(340)를 포함한다.
제1 인버터(310)의 입력 단자(vip1)는 진폭 증폭 모듈(200)의 p형 신호 출력 단자와 전기적으로 연결되고, 제1 인버터(310)의 출력 단자는 상기 클록 수신 회로의 n형 신호 출력 단자(voutn1)를 형성한다.
제1 피드백 소자(330)는 제1 인버터(310)의 출력 신호를 수집하고, 수집된 신호를 제1 인버터(310)의 입력 단자로 피드백하여, 제1 인버터(310)의 출력에 대하여 1차 교정을 수행하도록 구성된다.
제2 인버터(320)의 입력 단자(vin1)는 진폭 증폭 모듈(200)의 n형 신호 출력 단자와 전기적으로 연결되고, 제2 인버터(320)의 출력 단자는 상기 클록 수신 회로의 p형 신호 출력 단자(voutn2)를 형성하며;
제2 피드백 소자(340)는 제2 인버터(320)의 출력 신호를 수집하고, 수집된 신호를 제2 인버터(320)의 입력 단자로 피드백하여, 제2 인버터(320)의 출력에 대하여 1차 교정을 수행하도록 구성된다.
도 5에 도시된 실시예에 있어서, 제1 인버터(310)는 제1 p형 트랜지스터(M13) 및 제1 n형 트랜지스터(M14)를 포함한다. 제1 p형 트랜지스터(M13)의 제1 전극은 하이레벨 신호 단자와 전기적으로 연결되고, 제1 p형 트랜지스터(M13)의 게이트 전극은 제1 인버터(310)의 입력 단자(vip1)와 전기적으로 연결되며, 제1 p형 트랜지스터(M13)의 제2 전극은 제1 n형 트랜지스터(M14)의 제1 전극과 전기적으로 연결되고, 제1 인버터(310)의 출력 단자와 전기적으로 연결되며, 제1 n형 트랜지스터의 제2 전극은 접지되고, 제1 n형 트랜지스터의 게이트 전극은 제1 인버터(310)의 입력 단자(vip1)와 전기적으로 연결된다.
도 5에 도시된 실시예에 있어서, 제2 인버터(320)는 제2 p형 트랜지스터(M15) 및 제2 n형 트랜지스터(M16)를 포함한다. 제2 p형 트랜지스터(M15)의 제1 전극은 하이레벨 신호 단자와 전기적으로 연결되고, 제2 p형 트랜지스터(M15)의 게이트 전극은 제2 인버터(320)의 입력 단자(vin1)와 전기적으로 연결되며, 제2 p형 트랜지스터(M15)의 제2 전극은 제2 n형 트랜지스터(M16)의 제1 전극과 전기적으로 연결되고, 제2 인버터(320)의 출력 단자와 전기적으로 연결되며, 제2 n형 트랜지스터(M16)의 제2 전극은 접지되고, 제2 n형 트랜지스터(M16)의 게이트 전극은 제2 인버터(320)의 입력 단자(vin1)와 전기적으로 연결된다.
본 발명에 있어서, 제1 피드백 소자(330)의 구체적인 구조에 대하여서는 특별하게 한정하지 않는다. 도 5에 도시된 바와 같이, 제1 피드백 소자(330)는 제1 n형 피드백 트랜지스터(M17) 및 제1 p형 피드백 트랜지스터(M18)를 포함한다.
제1 n형 피드백 트랜지스터(M17)의 게이트 전극은 제1 인버터(310)의 출력 단자와 전기적으로 연결되고, 제1 n형 피드백 트랜지스터(M17)의 제1 전극은 하이레벨 신호 단자와 전기적으로 연결되며, 제1 n형 피드백 트랜지스터(M17) 의 제2 전극은 제1 인버터(330)의 입력 단자와 전기적으로 연결된다.
제1 p형 피드백 트랜지스터(M18)의 게이트 전극은 제1 인버터(310)의 출력 단자와 전기적으로 연결되고, 제1 p형 피드백 트랜지스터(M18)의 제1 전극은 접지되며, 제1 p형 피드백 트랜지스터(M18) 의 제2 전극은 제1 인버터(330)의 입력 단자와 전기적으로 연결된다.
제1 n형 피드백 트랜지스터(M17) 및 제1 p형 피드백 트랜지스터(M18)는 모두 전압 제어 도통 소자로서, 도통 조건을 만족하지 못하는 경우, 전력 소모가 발생하지 않는다. 따라서, 제1 n형 피드백 트랜지스터(M17) 및 제1 p형 피드백 트랜지스터(M18)를 포함하는 제1 피드백 소자는 상기 클록 수신 회로의 전체 전력 소모를 줄일 수 있다.
본 발명에 있어서, 제2 피드백 소자(340)의 구체적인 구조에 대하여서는 특별하게 한정하지 않는다. 도 5에 도시된 바와 같이, 선택적으로, 상기 제2 피드백 소자(340)는 제2 n형 피드백 트랜지스터(M19) 및 제2 p형 피드백 트랜지스터(M20)를 포함할 수 있다.
제2 n형 피드백 트랜지스터(M19)의 게이트 전극은 제2 인버터(320)의 출력 단자와 전기적으로 연결되고, 제2 n형 피드백 트랜지스터(M19)의 제1 전극은 하이레벨 신호 단자와 전기적으로 연결되며, 제2 n형 피드백 트랜지스터(M19)의 제2 전극은 상기 제2 인버터의 입력 단자와 전기적으로 연결된다.
상기 제2 p형 피드백 트랜지스터(M20)의 게이트 전극은 제2 인버터(320)의 출력 단자와 전기적으로 연결되고, 제2 p형 피드백 트랜지스터(M20)의 제1 전극은 접지되며, 제2 p형 피드백 트랜지스터(M20) 의 제2 전극은 제2 인버터(320)의 입력 단자와 전기적으로 연결된다.
제2 n형 피드백 트랜지스터(M19) 및 제2 p형 피드백 트랜지스터(M29)는 모두 전압 제어 도통 소자로서, 도통 조건을 만족하지 못하는 경우, 전력 소모가 발생하지 않는다. 따라서, 제2 n형 피드백 트랜지스터(M19) 및 제2 p형 피드백 트랜지스터(M20)를 포함하는 제2 피드백 소자는 상기 클록 수신 회로의 전체 전력 소모를 줄일 수 있다.
제1 n형 피드백 트랜지스터(M17) 및 제1 p형 피드백 트랜지스터(M18)를 포함하는 제1 피드백 소자(330) 및 제2 n형 피드백 트랜지스터(M19) 및 제2 p형 피드백 트랜지스터(M20)를 포함하는 제2 피드백 소자(340)를 사용함으로써, 전체 전력 소모를 줄일 수 있을 뿐만 아니라, 레이아웃 배선이 더욱 간단하고, 필요한 면적이 더욱 작기 때문에, 클록 수신 회로의 전체 집적도를 향상시킬 수 있다.
본 발명의 두번째 방면에 있어서, 전자 설비를 제공하되, 상기 전자 설비는 클록 수신 회로 및 코어 모듈을 포함하고, 상기 코어 모듈의 클록 신호 입력 단자는 상기 클록 수신 회로의 출력 단자와 전기적으로 연결된다.
상기 클록 수신 회로는 낮은 전원 전압 하에서 충분한 게인을 제공하여 비교적 큰 출력 스윙을 취득할 수 있기 때문에, 하위의 코어 모듈의 출력 클록 형성 과정도 비교적 빨라, 클록 형성 과정 중에 받게 되는 노이즈의 영향을 줄이거나 피할 수 있으며, 이에 따라 전자 설비의 출력 위상 노이즈가 비교적 작고, 전자 설비의 전력 소모가 낮으며, 전자 설비의 성능을 향상시킬 수 있다.
본 발명에 있어서, 코어 모듈에 대하여서는 특별하게 한정하지 않는다. 선택적으로, 상기 코어 모듈은 아날로그-디지털 컨버터, 디지털-아날로그 컨버터, 위상 고정 루프 모듈 중의 어느 한가지이다.
도 6은 코어 모듈이 디지털-아날로그 컨버터 또는 아날로그-디지털 컨버터인 경우를 도시하였고, 도 7은 코어 모듈이 위상 고정 루프 모듈인 경우를 도시하였다.
본문에서는 이미 예시적인 실시예를 공개하였고, 구체적인 용어를 사용하였지만, 이러한 용어들은 일반적인 설명인 의미로 사용되고 해석되어야 할 뿐, 한정의 목적은 아니다. 일부 실시예에 있어서, 본 분야의 기술자들에게 있어서, 달리 명시적으로 언급되지 않는 한, 특정 실시예를 참조하여 설명한 특징, 특성 및/또는 요소들은 단독적으로 사용되거나, 또는 기타 실시예를 참조하여 설명한 특징, 특성 및/또는 소자들과 조합하여 사용될 수 있음이 자명하다. 따라서, 본 분야의 기술자들에게 있어서, 첨부된 특허청구범위에 기재된 본 발명의 범위를 벗어나지 않는 상태에서, 형식 및 세부사항에 대한 다양한 변경이 이루어질 수 있다는 것을 이해할 수 있을 것이다.

Claims (10)

  1. 공통 모드 전압 조정 모듈, 진폭 증폭 모듈 및 레벨 전환 모듈을 포함하되, 그 중,
    상기 공통 모드 전압 조정 모듈은 n형 신호 전환 유닛, 하이레벨 n형 신호 출력 단자, 로우레벨 n형 신호 출력 단자, p형 신호 전환 유닛, 하이레벨 p형 신호 출력 단자 및 로우레벨 p형 신호 출력 단자를 포함하고, 상기 n형 신호 전환 유닛은 입력된 n형 신호를 하이레벨 n형 신호로 전환하고 상기 하이레벨 n형 신호 출력 단자를 통하여 출력하도록 구성되며, 상기 n형 신호 전환 유닛은 또한 입력된 n형 신호를 로우레벨 n형 신호로 전환하고 상기 로우레벨 n형 신호를 통하여 출력하도록 구성되며, 상기 p형 신호 전환 유닛은 입력된 p형 신호를 하이레벨 p형 신호로 전환하고 하이레벨 p형 신호 출력 단자를 통하여 출력하도록 구성되고, 상기 p형 신호 전환 유닛은 또한 입력된 p형 신호를 로우레벨 p형 신호로 전환하고 로우레벨 p형 신호 출력 단자를 통하여 출력하도록 구성되며;
    상기 진폭 증폭 모듈은 p형 전류원 트랜지스터, n형 전류원 트랜지스터, p형 트랜지스터 차동 페어, n형 트랜지스터 차동 페어 및 바이어스 제어 유닛을 포함하고;
    상기 바이어스 제어 유닛은 상기 p형 전류원 트랜지스터 및 상기 n형 전류원 트랜지스터를 제어하여 포화 영역에서 작동되도록 구성되며;
    상기 p형 전류원 트랜지스터의 제1 전극은 하이레벨 신호 단자와 전기적으로 연결되고, 상기 p형 전류원 트랜지스터의 제2 전극은 상기 p형 트랜지스터 차동 페어의 두개의 제1 단자와 전기적으로 연결되며;
    상기 p형 트랜지스터 차동 페어의 두개의 제2 단자는 각각 상기 n형 트랜지스터 차동 페어의 두개의 제1 단자와 전기적으로 연결되고, 상기 p형 트랜지스터 차동 페어의 두개의 입력 단자는 각각 상기 로우레벨 p형 신호 출력 단자 및 상기 로우레벨 n형 신호 출력 단자와 전기적으로 연결되어, 상기 p형 트랜지스터 차동 페어 중의 두개의 p형 트랜지스터가 모두 증폭 영역에서 작동되도록 하며;
    상기 n형 트랜지스터 차동 페어의 두개의 제2 단자는 상기 n형 전류원 트랜지스터의 제1 전극과 전기적으로 연결되고, 상기 n형 트랜지스터 차동 페어의 두개의 입력 단자는 상기 하이레벨 p형 신호 출력 단자 및 상기 하이레벨 n형 신호 출력 단자와 전기적으로 연결되어, 상기 n형 트랜지스터 차동 페어 중의 두개의 n형 트랜지스터가 모두 증폭 영역에서 작동되도록 하며;
    상기 레벨 전환 모듈은 상기 진폭 증폭 회로에서 출력된 CML 레벨 신호를 CMOS 레벨 신호로 전환하도록 구성되는, 클록 수신 회로.
  2. 제1항에 있어서,
    상기 p형 트랜지스터 차동 페어는 제1 p형 트랜지스터 및 제2 p형 트랜지스터를 포함하고, 상기 제1 p형 트랜지스터의 제1 전극은 상기 제2 p형 트랜지스터의 제1 전극과 전기적으로 연결되며, 상기 제1 p형 트랜지스터의 제1 전극 및 상기 제2 p형 트랜지스터의 제1 전극은 각각 상기 p형 차동 페어의 두개의 제1 단자를 형성하고, 상기 제1 p형 트랜지스터의 제2 전극 및 상기 제2 p형 트랜지스터의 제2 전극은 각각 상기 p형 차동 페어의 두개의 제2 단자를 형성하며, 상기 제1 p형 트랜지스터의 게이트 전극 및 상기 제2 p형 트랜지스터의 게이트 전극은 각각 상기 p형 트랜지스터 차동 페어의 두개의 입력 단자를 형성하고, 상기 제1 p형 트랜지스터의 게이트 전극은 상기 로우레벨 n형 신호 출력 단자와 전기적으로 연결되며, 상기 제2 p형 트랜지스터의 게이트 전극은 상기 로우레벨 p형 신호 출력 단자와 전기적으로 연결되는, 클록 수신 회로.
  3. 제2항에 있어서,
    상기 n형 트랜지스터 차동 페어는 제1 n형 트랜지스터 및 제2 n형 트랜지스터를 포함하고, 상기 제1 n형 트랜지스터의 제1 전극 및 상기 제2 n형 트랜지스터의 제1 전극은 각각 상기 n형 트랜지스터의 두개의 제1 단자를 형성하며, 상기 제1 n형 트랜지스터의 제1 전극은 상기 제1 p형 트랜지스터의 제2 전극과 전기적으로 연결되고, 상기 제2 n형 트랜지스터의 제1 전극은 상기 제2 p형 트랜지스터의 제2 전극과 전기적으로 연결되며;
    상기 제1 n형 트랜지스터의 제2 전극 및 상기 제2 n형 트랜지스터의 제2 전극은 각각 상기 n형 차동 페어의 두개의 제2 단자를 형성하고, 상기 제1 n형 트랜지스터의 제2 전극은 상기 제2 n형 트랜지스터의 제2 전극과 전기적으로 연결되며;
    상기 제1 n형 트랜지스터의 게이트 전극 및 상기 제2 n형 트랜지스터의 게이트 전극은 각각 상기 n형 트랜지스터 차동 페어의 두개의 입력 단자를 형성하고, 상기 제1 n형 트랜지스터의 게이트 전극은 상기 하이레벨 n형 신호 출력 단자와 전기적으로 연결되며, 상기 제2 n형 트랜지스터의 게이트 전극은 상기 하이레벨 p형 신호 출력 단자와 전기적으로 연결되는, 클록 수신 회로.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 바이어스 제어 유닛은 제1 n형 전류 미러 트랜지스터, 제2 n형 전류 미러 트랜지스터, 제3 n형 전류 미러 트랜지스터, 제4 n형 전류 미러 트랜지스터, 제1 p형 전류 미러 트랜지스터 및 제2 p형 전류 미러 트랜지스터를 포함하고;
    상기 제1 n형 전류 미러 트랜지스터의 제1 전극은 전류원과 전기적으로 연결되도록 구성되고, 상기 제1 n형 전류 미러 트랜지스터의 제1 전극은 상기 제1 n형 전류 미러 트랜지스터의 게이트 전극과 전기적으로 연결되며, 상기 제1 n형 전류 미러 트랜지스터의 제2 전극은 상기 제2 n형 전류 미러 트랜지스터의 제1 전극과 전기적으로 연결되고, 상기 제2 n형 전류 미러 트랜지스터의 제2 전극은 접지되며, 상기 제2 n형 전류 미러 트랜지스터의 게이트 전극은 상기 제3 n형 전류 미러 트랜지스터의 게이트 전극 및 상기 n형 전류원 트랜지스터의 게이트 전극과 전기적으로 연결되고;
    상기 제3 n형 전류 미러 트랜지스터의 제1 전극은 접지되고, 상기 제3 n형 전류 미러 트랜지스터의 제2 전극은 상기 제4 n형 전류 미러 트랜지스터의 제1 전극과 전기적으로 연결되며;
    상기 제4 n형 전류 미러 트랜지스터의 제2 전극은 상기 제1 p형 전류 미러 트랜지스터의 제1 전극과 전기적으로 연결되고, 상기 제4 n형 전류 미러 트랜지스터의 게이트 전극은 상기 제1 n형 전류 미러 트랜지스터의 게이트 전극과 전기적으로 연결되며;
    상기 제1 p형 전류 미러 트랜지스터의 게이트 전극은 상기 제1 p형 전류 미러 트랜지스터의 제1 전극과 전기적으로 연결되고, 상기 제1 p형 전류 미러 트랜지스터의 제2 전극은 상기 제2 p형 전류 미러 트랜지스터의 제1 전극과 전기적으로 연결되며;
    상기 제2 p형 전류 미러 트랜지스터의 제2 전극은 하이레벨 신호 단자와 전기적으로 연결되도록 구성되고, 상기 제2 p형 전류 미러 트랜지스터의 게이트 전극은 상기 p형 전류원 트랜지스터의 게이트 전극과 전기적으로 연결되는, 클록 수신 회로.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 공통 모드 전압 조정 모듈은 임피던스 매칭 저항, 제1 분압 저항 및 제2 분압 저항을 더 포함하고, 상기 임피던스 매칭 저항은 상기 공통 모드 전압 조정 모듈의 p 포트와 n 포트 사이에 연결되며, 상기 제1 분압 저항의 일단은 하이레벨 신호 단자와 전기적으로 연결되고;
    상기 p형 신호 전환 유닛은 제1 커플링 커패시터, 제3 커플링 커패시터 및 순차적으로 직렬 연결된 제3 저항, 제5 저항, 제7 저항 및 제9 저항을 포함하고, 상기 제3 커플링 커패시터의 일단은 상기 제1 분압 저항의 타단과 전기적으로 연결되며, 상기 제9 저항은 상기 제2 분압 저항의 일단과 전기적으로 연결되고, 상기 제2 분압 저항의 제2 단자는 접지되며, 상기 제1 커플링 커패시터는 상기 제5 저항과 병렬 연결되고, 상기 하이레벨 p형 신호 출력 단자는 상기 제3 저항 및 상기 제5 저항의 연결 위치와 전기적으로 연결되며, 상기 제3 커플링 커패시터는 상기 제7 저항과 병렬 연결되고, 상기 로우레벨 p형 신호 출력 단자는 상기 제7 저항 및 상기 제9 저항의 연결 위치와 전기적으로 연결되며, 상기 p 포트는 상기 제5 저항과 상기 제7 저항의 연결 위치와 전기적으로 연결되고;
    상기 n형 신호 전환 유닛은 제2 커플링 커패시터, 제4 커플링 커패시터 및 순차적으로 직렬 연결된 제4 저항, 제6 저항, 제8 저항 및 제10 저항을 포함하고, 상기 제4 커플링 커패시터의 일단은 상기 제1 분압 저항의 타단과 전기적으로 연결되며, 상기 제10 저항은 상기 제2 분압 저항의 일단과 전기적으로 연결되고, 상기 제2 커플링 커패시터는 상기 제6 저항과 병렬 연결되며, 상기 하이레벨 n형 신호 출력 단자는 상기 제4 저항 및 상기 제6 저항의 연결 위치와 전기적으로 연결되고, 상기 제4 커플링 커패시터는 상기 제8 저항과 병렬 연결되며, 상기 로우레벨 n형 신호 출력 단자는 상기 제8 저항 및 상기 제10 저항의 연결 위치와 전기적으로 연결되고, 상기 n 포트는 상기 제6 저항과 상기 제8 저항의 연결 위치와 전기적으로 연결되는, 클록 수신 회로.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 레벨 전환 모듈은 제1 인버터, 제2 인버터, 제1 피드백 소자 및 제2 피드백 소자를 포함하고;
    상기 제1 인버터의 입력 단자는 상기 진폭 증폭 모듈의 p형 신호 출력 단자와 전기적으로 연결되고, 상기 제1 인버터의 출력 단자는 상기 클록 수신 회로의 n형 신호 출력 단자를 형성하며;
    상기 제1 피드백 소자는 상기 제1 인버터가 출력하는 전류를 수집하고, 수집된 전류를 상기 제1 인버터의 입력 단자로 피드백하도록 구성되며;
    상기 제2 인버터의 입력 단자는 상기 진폭 증폭 모듈의 n형 신호 출력 단자와 전기적으로 연결되고, 상기 제2 인버터의 출력 단자는 상기 클록 수신 회로의 p형 신호 출력 단자를 형성하며;
    상기 제2 피드백 소자는 상기 제2 인버터가 출력하는 전류를 수집하고, 수집된 전류를 상기 제2 인버터의 입력 단자로 피드백하도록 구성되는, 클록 수신 회로.
  7. 제6항에 있어서,
    상기 제1 피드백 소자는 제1 n형 피드백 트랜지스터 및 제1 p형 피드백 트랜지스터를 포함하고;
    상기 제1 n형 피드백 트랜지스터의 게이트 전극은 상기 제1 인버터의 출력 단자와 전기적으로 연결되고, 상기 제1 n형 피드백 트랜지스터의 제1 전극은 하이레벨 신호 단자와 전기적으로 연결되며, 상기 제1 n형 피드백 트랜지스터의 제2 전극은 상기 제1 인버터의 입력 단자와 전기적으로 연결되고;
    상기 제1 p형 피드백 트랜지스터의 게이트 전극은 상기 제1 인버터의 출력 단자와 전기적으로 연결되고, 상기 제1 p형 피드백 트랜지스터의 제1 전극은 접지되며, 상기 제1 p형 피드백 트랜지스터의 제2 전극은 상기 제1 인버터의 입력 단자와 전기적으로 연결되는, 클록 수신 회로.
  8. 제6항에 있어서,
    상기 제2 피드백 소자는 제2 n형 피드백 트랜지스터 및 제2 p형 피드백 트랜지스터를 포함하고;
    상기 제2 n형 피드백 트랜지스터의 게이트 전극은 상기 제2 인버터의 출력 단자와 전기적으로 연결되고, 상기 제2 n형 피드백 트랜지스터의 제1 전극은 하이레벨 신호 단자와 전기적으로 연결되며, 상기 제2 n형 트랜지스터의 제2 전극은 상기 제2 인버터의 입력 단자와 전기적으로 연결되고;
    상기 제2 p형 피드백 트랜지스터의 게이트 전극은 상기 제2 인버터의 출력 단자와 전기적으로 연결되고, 상기 제2 p형 피드백 트랜지스터의 제1 전극은 접지되며, 상기 제2 p형 트랜지스터의 제2 전극은 상기 제2 인버터의 입력 단자와 전기적으로 연결되는, 클록 수신 회로.
  9. 클록 수신 회로 및 코어 모듈을 포함하고, 상기 코어 모듈의 클록 신호 입력 단자는 상기 클록 수신 회로의 출력 단자와 전기적으로 연결되며, 상기 클록 수신 회로는 제1항 내지 제8항 중 어느 한 항에 따른 클록 수신 회로인, 전자 설비.
  10. 제9항에 있어서,
    상기 코어 모듈은,
    아날로그-디지털 컨버터, 디지털-아날로그 컨버터, 위상 고정 루프 모듈 중의 어느 한가지인 것을 특징으로 하는 전자 설비.
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