CN106953622B - 一种可编程调节共模电平的高速时钟接收电路 - Google Patents

Abstract

本发明涉及一种可编程调节共模电平的高速时钟接收电路，包括偏置电路、逻辑控制电路、二进制电流源及开关阵列、二进制电流沉及开关阵列和接收控制电路。偏置电路在上电后为电流源和电流沉阵列提供电压偏置，控制初始电流与初始电平；逻辑控制电路将输入的控制码字译码成电流源和电流沉开关阵列的开关控制信号；二进制电流源及开关阵列和二进制电流沉及开关阵列分别连接到时钟输入端用来补充和抽取电流实现时钟信号共模电平的调整；接收控制电路用来控制共模电平传递和差分时钟输入。本发明能够通过输入码字实现高速差分时钟共模电平在0.8～1V之间灵活调整，可以消除共模电平对于高速差分时钟信号输入的影响，实现高性能时钟接收电路。

Description

一种可编程调节共模电平的高速时钟接收电路

技术领域

本发明涉及一种可编程调节共模电平的高速时钟接收电路，属于高速时钟接收技术领域。

背景技术

无线通信设备和雷达等军用设备中通常都会用到高速时钟信号，高性能高速时钟接收电路至关重要。而差分时钟信号的共模电平直接影响高速时钟接收电路接收时钟的效果。若共模电平太低，差分时钟信号低电平就会失真，甚至无法输入；若共模电平太高，差分时钟信号高电平就会失真，甚至无法输入。在传输过程中由于受到噪声、失配等非理想因素的影响，高速差分时钟的共模电平一般都会出现较大的偏移，如果直接输入到接收电路，基本无法实现时钟信号的准确接收。一般的做法是通过交流耦合将高速差分时钟共模电平滤除，再由接收电路提供一个理想的固定共模电平，一般为电压中值点(比如Vdd/2)。但是由于工艺匹配，电源抖动和电路噪声等非理想因素的影响，该共模电平并不是最佳的传输共模电平，需要对共模电平在具体应用环境中做一定调整才可实现高速时钟接收电路最佳性能。如何实现对两路差分时钟的共模电平进行精确调节，实现上述高速时钟接收电路中共模电平可调，是本领域亟待解决的技术问题。

发明内容

本发明的目的在于克服现有技术的不足，提供一种可编程调节共模电平的高速时钟接收电路，该接收电路根据差分时钟传输特性通过改变写入的控制码可以灵活地调整高速时钟接收电路的共模电平，精度可控，可以实现共模电平±100mV的调整。

本发明目的通过如下技术方案予以实现：

提供一种可编程调节共模电平的高速时钟接收电路，包括第一逻辑控制电路、第二逻辑控制电路、第一二进制电流源及开关阵列、第二二进制电流源及开关阵列、第一二进制电流沉及开关阵列、第二二进制电流沉及开关阵列和接收控制电路；

第一逻辑控制电路包括译码电路，根据输入控制信号输出2n路控制信号K1…Ki…Kn，NK1…Ki…NKn；

第二逻辑控制电路包括译码电路，根据输入控制信号输出2n路控制信号K1～Kn，NK1～NKn；

第一二进制电流源及开关阵列包含n+1个二进制电流源和n+1个开关，每个电流源对应一个开关控制输出，形成n+1路单向电流通道，其中第i路开关的通断由第一逻辑控制电路输出的开关控制信号Ki来控制，1≤i≤n；第n+1个开关常开，输出固定电流I₀；

第二二进制电流源及开关阵列包含n+1个二进制电流源和n+1个开关，每个电流源对应一个开关控制输出，形成n+1路单向电流通道；其中第j路开关的通断由第二逻辑控制电路输出的开关控制信号Kj来控制，1≤j≤n；第n+1个开关常开，输出固定电流I₀；

第一二进制电流沉及开关阵列包含n+1个二进制电沉和n+1个开关，每个电流沉对应一个开关控制输出，形成n+1路单向电流通道；其中第i路开关的通断由第一逻辑控制电路输出的n路开关控制信号NKi来控制，1≤i≤n；第n+1个开关常开，抽取固定电流I₀；

第二二进制电流沉及开关阵列包含n+1个二进制电沉和n+1个开关，每个电流沉对应一个开关控制输出，形成n+1路单向电流通道；其中第j路开关的通断由第二逻辑控制电路输出的n路开关控制信号NKj来控制，1≤j≤n；第n+1个开关常开，抽取固定电流I₀；

接收控制电路的第一、第二接收端接收差分时钟输入，第一接收端还连接第一二进制电流源及开关阵列的电流输出端和第一二进制电流沉及开关阵列的电流抽取端，第二接收端连接第二二进制电流源及开关阵列的电流输出端和第二二进制电流沉及开关阵列的电流抽取端；第一接收端经第一缓冲器或第一反相器连接第一输出端，且第一接收端与第一输出端之间连接第一共模反馈电阻；第二接收端经第二缓冲器或第二反相器连接第二输出端，且第二接收端与第二输出端之间连接第二共模反馈电阻；第一输出端和第二输出端输出差分时钟信号。

优选的，还包括偏置电路，偏置电路在上电后产生四路偏置电压，分别提供给第一二进制电流源及开关阵列的各电流源、第二二进制电流源及开关阵列的各电流源、第一二进制电流沉及开关阵列的各电流沉、第二二进制电流沉及开关阵列的各电流沉。

优选的，第一逻辑控制电路接收n+1位输入信号，包括n位控制信号Ai和使能信号EN，编码输出电流源和电流沉开关控制信号Ki和NKi，其中，

1≤i≤n；

第二逻辑控制电路接收n+1位输入信号，包括n位控制信号Aj和使能信号ENn，编码输出电流源和电流沉开关控制信号Kj和NKj，其中，

1≤j≤n；

当控制信号Ki为0时，对应控制的开关导通，当控制信号Ki为1时，对应控制的开关断开，当控制信号NKi为0时，对应控制的开关断开，当控制信号NKi为1时，对应控制的开关导通。。

优选的，第i路电流源输出电流为2^i-1i₀，第j路电流源输出电流2^j-1i₀，第i路电流沉抽取电流为2^i-1i₀，第j路电流源输出电流2^i-1i₀，1≤i,j≤n。

优选的，接收控制电路还包括传输控制电路，接收控制信号Vc，当Vc为1时，接收控制电路输出差分时钟信号，当Vc为0时，关断差分时钟信号的输出。

优选的，接收控制电路还包括第一至第四传输门，四个传输门的正向控制端连接外部控制信号Vc，反向控制端连接外部控制信号Vc的反向信号

第一传输门的输入端连接接收控制电路的第一接收端，输出端经第一共模反馈电阻连接接收控制电路第一输出端；第二传输门的输入端连接接收控制电路的第二接收端，输出端经第二共模反馈电阻连接接收控制电路的第二输出端；第三传输门的输入端连接接收控制电路的第一接收端，输出端接地；第四传输门的输入端连接接收控制电路的第二接收端，输出端接地。

优选的，第一逻辑控制电路包括n个二输入与门、n个二输入与非门和一个非门，第i路控制信号为Ai连接第i个二输入与门和第i个二输入与非门的输入端，使能信号EN连接第i个二输入与非门的输入端，使能信号EN经过非门后连接第i个二输入与门的输入端；第i个二输入与非门输出控制信号Ki，第i个二输入与门输出控制信号NKi；1≤i≤n；

第二逻辑控制电路包括n个二输入与门、n个二输入与非门和一个非门，第j路控制信号为Aj连接第j个二输入与门和第j个二输入与非门的输入端，使能信号ENn连接第j个二输入与非门的输入端，使能信号ENn经过非门后连接第j个二输入与门的输入端；第j个二输入与非门输出控制信号Kj，第j个二输入与门输出控制信号NKj；1≤j≤n；

优选的，第一二进制电流源及开关阵列的开关和电流源均由单个PMOS管构成，构成第i个电流源的PMOS管的栅极连接第一路偏置电压，源极连接电源电压，漏极连接构成第i个开关的PMOS管的源极；构成第i个开关的PMOS管漏极连接第一二进制电流源及开关阵列的电流输出端，栅极接入第一逻辑控制电路输出的第i路控制信号Ki；另外，第n+1个电流源的PMOS管的栅极连接第一路偏置电压，源极连接电源电压，漏极经PMOS管构成的常开开关连接第一二进制电流源及开关阵列的电流输出端；

第二二进制电流源及开关阵列的开关和电流源均由单个PMOS管构成，构成第j个电流源的PMOS管的栅极连接第二路偏置电压，源极连接电源电压，漏极连接构成第j个开关的PMOS管的源极；构成第j个开关的PMOS管漏极连接第二二进制电流源及开关阵列的电流输出端，栅极接入第二逻辑控制电路输出的第j路控制信号Kj；另外，第n+1个电流源的PMOS管的栅极连接第二路偏置电压，源极连接电源电压，漏极经PMOS管构成的常开开关连接第二二进制电流源及开关阵列的电流输出端；

第一二进制电流沉及开关阵列的开关和电流沉均由单个NMOS管构成，构成第i个电流沉的NMOS管的栅极连接第三路偏置电压，源极接地，漏极连接构成第i个开关的NMOS管的源极，构成第i个开关的NMOS管漏极连接第一二进制电流沉及开关阵列的电流抽取端，栅极接入第一逻辑控制电路输出的第i路控制信号NKi；另外，第n+1个电流沉NMOS管的栅极连接第三路偏置电压，源极连接电源电压，漏极经NMOS管构成的常开开关连接第一二进制电流沉及开关阵列的电流抽取端；

第二二进制电流沉及开关阵列的开关和电流源均由单个NMOS管构成，构成第j个电流沉的NMOS管的栅极连接第四路偏置电压，源极接地，漏极连接构成第j个开关的NMOS管的源极，构成第j个开关的NMOS管漏极连接第二二进制电流沉及开关阵列的电流抽取端，栅极接入第二逻辑控制电路输出的第j路控制信号NKj；另外，第n+1个电流沉NMOS管的栅极连接第四路偏置电压，源极连接电源电压，漏极经NMOS管构成的常开开关连接第二二进制电流沉及开关阵列的电流抽取端。

优选的，n为3、4、5或更多。

本发明与现有技术相比具有如下优点：

(1)本发明高速时钟接收电路由偏置电路、逻辑控制电路、二进制电流源及开关阵列、二进制电流沉及开关阵列、接收控制电路组成，通过数字控制实现高速时钟接收电路共模电平调整的功能，共模电平根据应用环境灵活可变，可以调节的范围为800mV～1000mV，大大提高了共模电平的灵活性，解决了传统高速时钟接收电路中共模电平不可调的问题。

(2)本发明中逻辑控制电路有使能信号EN，控制信号A1～An共n+1位输入信号，当使能信号EN＝0时，电流源开关控制信号Ki＝1，此时电流源开关阵列全部关断，根据n位控制信号Ai选择接入时钟端的电流沉数量；当使能信号EN＝1时，电流沉开关控制信号NKi＝0，此时电流沉开关阵列全部关断，根据n位控制信号Ai选择接入时钟端的电流源数量。采用本发明的逻辑控制电路可以避免同时选通接入电流源和电流沉，造成电流损失，增加无效功耗。

(3)本发明中N，P两路差分时钟采用相同的电路结构，分别调节各自的共模电平，虽然增加了电路的复杂性，但是如此设计大大增加了共模电平调整的灵活性，当电路存在严重失配的条件下，可以通过改变两路调节电路的数字输入码，分别调节各自的共模电平达到最佳值，非常容易的消除共模电平失配对差分时钟信号传输的不良影响。

附图说明

图1为本发明共模电平可调接收电路组成框图；

图2为本发明逻辑控制电路示意图；

图3为本发明二进制电流源及开关阵列电路示意图；

图4为本发明二进制电流沉及开关阵列电路示意图；

图5为本发明接收控制电路示意图。

具体实施方式

下面结合附图和具体实施例对本发明作进一步详细的描述：

如图1所示，一种可编程调节共模电平的高速时钟接收电路，包括偏置电路、逻辑控制电路、二进制电流源及开关阵列、二进制电流沉及开关阵列和接收控制电路。偏置电路给二进制电流源及开关阵列和二进制电流沉及开关阵列提供偏置；逻辑控制电路将输入的控制码字译码成二进制电流源及开关阵列和二进制电流沉及开关阵列的开关控制信号；二进制电流源及开关阵列和二进制电流沉及开关阵列分别连接到时钟输入端用来补充和抽取电流实现时钟信号共模电平的调整；输入控制电路用来控制共模电平传递和差分时钟输入。

具体来说，N、P两路差分时钟分别调整共模电平，每一路时钟端均连接一路二进制电流源及开关阵列和一路二进制电流沉及开关阵列，由一路逻辑控制电路产生一组电流源开关控制信号和电流沉开关控制信号二进制信号。偏置电路上电后产生四路偏置电压，其中两路分别提供给两路二进制电流源及开关阵列，另外两路分别提供给两路二进制电流沉及开关阵列，用来设置单位电流源中流过的电流，设定时钟端初始共模电平。逻辑控制电路有两路，每路逻辑控制电路根据输入的控制码字译码生成2n位开关控制信号，其中n位用来控制一路二进制电流源及开关阵列，另外n位用来控制相应的二进制电流沉及开关阵列。通过这2n位开关控制信号可以控制接入到时钟端电流源或者电流沉的数量，进而通过改变从时钟端补充或抽取电流的值来实现时钟信号共模电平的调整；经过共模电平调整的差分时钟输入到接收控制电路中，用来控制共模电平传递和差分时钟输入。

以四路调节电流源为例：

如图2所示，一路逻辑控制电路接收外部输入的EN信号和四位控制信号Ai，并编码成四位电流源开关控制信号Ki和四位电流沉开关控制信号NKi，其中

1≤i≤4。当使能信号EN＝0时，电流源开关控制信号Ki＝1，此时电流源开关阵列全部关断，根据四位控制信号Ai选择接入时钟端的电流沉数量；当使能信号EN＝1时，电流沉开关控制信号NKi＝0，此时电流沉开关阵列全部关断，根据四位控制信号Ai选择接入时钟端的电流源数量。逻辑控制电路可以避免同时选通接入电流源和电流沉，造成电流损失，增加无效功耗。

如图3所示，一路二进制电流源及开关阵列由五组二进制电流源和相应的开关组成。一组二进制电流源和一组二进制电流源开关连接形成单向电流通路，第n组二进制电流源由MOS管M1n组成，第n组二进制开关由MOS管M2n组成，1≤n≤5，且M11、M12、M13、M14、M15的宽长比为1：1：2：4：8；M1n的栅极接偏置电路提供的偏置电压，M1n的源极接电源电压Vddc，M1n的漏极与M2n的源极连接，M2n的漏极连接到差分时钟输入端Clkp或Clkn；当n＝1时，M2n的栅极接地电压Vssc，M21为常开状态，输出电流为I₀；当1<n≤5时，M2n的栅极与一路逻辑控制电路输出的第n-1位二进制电流源开关控制信号连接。K1导通时所在支路提供的输出电流为I₀，K2导通时所在支路提供的输出电流为2I₀，K3导通时所在支路提供的输出电流为4I₀，K4导通时所在支路提供的输出电流为8I₀，因此Clk端输出的总电流在I₀～16I₀范围内，通过K1-K4控制信号可调整。

二进制电流源及开关阵列的工作原理为：偏置电路提供的偏置电压U1、U2分别调节N、P两路二进制电流源和开关连接形成单向电流通路中的电流I₀，所述电流I₀为二进制电流源最小单位电流；根据逻辑控制电路输出的开关控制信号Ki，1≤i≤4，分别控制每一组电流源和开关连接形成单向电流通路是否接入到时钟端。通过改变接入到时钟端的二进制电流源数量，在I₀～16I₀范围内调整二进制电流源补充到时钟端的电流值，实现时钟信号共模电平的调整；比如控制信号K1-K4从0000变成1111，输出电流由I₀升高到16I₀，时钟信号共模电平由900mV降低到800mV。

如图4所示，一路二进制电流沉及开关阵列由五组二进制电流沉和相应的开关组成。一组二进制电流沉和一组二进制电流沉开关连接形成单向电流通路，第n组二进制电流沉由MOS管M3n组成，第n组二进制开关由MOS管M4n组成，1≤n≤5，且M31、M32、M33、M34、M35的宽长比为1：1：2：4：8；M3n的栅极接偏置电路提供的偏置电压，M3n的源极接地电压Vssc，M3n的漏极与M4n的源极连接，M4n的漏极连接到差分时钟输入端Clkp或Clkn；当n＝1时，M4n的栅极接电源电压Vddc，M41为常开状态，流过电流为I₀；当1<n≤5时，M4n的栅极与一路逻辑控制电路输出的第n-1位二进制电流沉开关控制信号连接。NK1导通时所在支路提供的输入电流为I₀，NK2导通时所在支路提供的输入电流为2I₀，NK3导通时所在支路提供的输入电流为4I₀，NK4导通时所在支路提供的输入电流为8I₀，因此Clk端输入的总电流在I₀～16I₀范围内，通过NK1-NK4控制信号可调整。

二进制电流沉及开关阵列的工作原理为：偏置电路提供的偏置电压U3、U4分别调节N、P两路二进制电流沉和开关连接形成单向电流通路中的电流I₀，所述电流I₀为二进制电流沉最小单位电流；根据逻辑控制电路输出的开关控制信号NKi，1≤i≤4，分别控制每一组电流沉和开关连接形成单向电流通路是否接入到时钟端。通过改变接入到时钟端的二进制电流沉数量，在I₀～16I₀范围内调整二进制电流沉从时钟端抽取的电流值，实现时钟信号共模电平的调整；比如控制信号NK1-NK4从0000变成1111，抽取电流由I₀升高到16I₀，时钟信号共模电平由900mV升高到1000mV。

如图5所示，接收控制电路包含两路相同结构的电路来分别接收两路差分时钟信号。每一路接收控制电路由一个反相器、一个选通传输门和一个电阻组成；时钟输入到反相器输入端和选通传输门输入端，当选通传输门的控制信号Vc＝1时，时钟信号经过传输门连接电阻后接到反相器输出端，此时输出，可以调整共模信号；当选通传输门的控制信号Vc＝0时，时钟信号经过传输门连接到地电位Vssc，时钟处于关断状态，两路接收控制电路中的选通传输门由同一控制信号控制选通。

接收控制电路5的工作原理为：通过控制信号Vc同时控制N、P两路选通传输门，当选通传输门的控制信号Vc＝0时，时钟信号经过传输门连接到地电位Vssc，时钟信号被短路，不会输入到后续电路中。当选通传输门的控制信号Vc＝1时，时钟信号输入到反相器，同时时钟信号也会经过传输门连接电阻后接到反相器输出端，调整过的时钟信号共模电平经过电阻传递到反相器输出端，而高速差分信号经过反相器驱动后到达输出端，因此在接收控制电路的输出端生成一个共模电平经过调整的高速差分时钟信号。从而实现共模电平可调的高速时钟接收电路功能。

外部输入的高速差分时钟信号Clkp和Clkn经接收控制电路调整共模电平后，输出调整后的高速差分时钟信号Clk_p和Clk_n。

电流源可以根据实际调节电压的范围设置，可以为4路、5路或更多，MOS管之间的宽长比也可以根据实际需要设置，并不限于二进制权重的设置方式。

以上所述，仅为本发明最佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。

本发明说明书中未作详细描述的内容属于本领域专业技术人员的公知技术。

Claims (9)

1.一种可编程调节共模电平的高速时钟接收电路，其特征在于：包括第一逻辑控制电路、第二逻辑控制电路、第一二进制电流源及开关阵列、第二二进制电流源及开关阵列、第一二进制电流沉及开关阵列、第二二进制电流沉及开关阵列和接收控制电路；

第一逻辑控制电路包括译码电路，根据输入控制信号输出2n路控制信号K1…Ki…Kn，NK1…NKi…NKn；

第二逻辑控制电路包括译码电路，根据输入控制信号输出2n路控制信号K1～Kn，NK1～NKn；

第一二进制电流源及开关阵列包含n+1个二进制电流源和n+1个开关，每个电流源对应一个开关控制输出，形成n+1路单向电流通道，其中第i路开关的通断由第一逻辑控制电路输出的开关控制信号Ki来控制，1≤i≤n；第n+1个开关常开，输出固定电流I₀；

第二二进制电流源及开关阵列包含n+1个二进制电流源和n+1个开关，每个电流源对应一个开关控制输出，形成n+1路单向电流通道；其中第j路开关的通断由第二逻辑控制电路输出的开关控制信号Kj来控制，1≤j≤n；第n+1个开关常开，输出固定电流I₀；

第一二进制电流沉及开关阵列包含n+1个二进制电沉和n+1个开关，每个电流沉对应一个开关控制输出，形成n+1路单向电流通道；其中第i路开关的通断由第一逻辑控制电路输出的n路开关控制信号NKi来控制，1≤i≤n；第n+1个开关常开，抽取固定电流I₀；

第二二进制电流沉及开关阵列包含n+1个二进制电沉和n+1个开关，每个电流沉对应一个开关控制输出，形成n+1路单向电流通道；其中第j路开关的通断由第二逻辑控制电路输出的n路开关控制信号NKj来控制，1≤j≤n；第n+1个开关常开，抽取固定电流I₀；

接收控制电路的第一、第二接收端接收差分时钟输入，第一接收端还连接第一二进制电流源及开关阵列的电流输出端和第一二进制电流沉及开关阵列的电流抽取端，第二接收端连接第二二进制电流源及开关阵列的电流输出端和第二二进制电流沉及开关阵列的电流抽取端；第一接收端经第一缓冲器或第一反相器连接第一输出端，且第一接收端与第一输出端之间连接第一共模反馈电阻；第二接收端经第二缓冲器或第二反相器连接第二输出端，且第二接收端与第二输出端之间连接第二共模反馈电阻；第一输出端和第二输出端输出差分时钟信号。

2.根据权利要求1所述的一种可编程调节共模电平的高速时钟接收电路，其特征在于：还包括偏置电路，偏置电路在上电后产生四路偏置电压，分别提供给第一二进制电流源及开关阵列的各电流源、第二二进制电流源及开关阵列的各电流源、第一二进制电流沉及开关阵列的各电流沉、第二二进制电流沉及开关阵列的各电流沉。

3.根据权利要求1所述的一种可编程调节共模电平的高速时钟接收电路，其特征在于：第一逻辑控制电路接收n+1位输入信号，包括n位控制信号Ai和使能信号EN，编码输出电流源和电流沉开关控制信号Ki和NKi，其中，

第二逻辑控制电路接收n+1位输入信号，包括n位控制信号Aj和使能信号ENn，编码输出电流源和电流沉开关控制信号Kj和NKj，其中，

当控制信号Ki为0时，对应控制的开关导通，当控制信号Ki为1时，对应控制的开关断开，当控制信号NKi为0时，对应控制的开关断开，当控制信号NKi为1时，对应控制的开关导通。

4.根据权利要求1或3所述的一种可编程调节共模电平的高速时钟接收电路，其特征在于：第i路电流源输出电流为2^i-1I₀，第j路电流源输出电流2^j-1I₀，第i路电流沉抽取电流为2^i-1I₀，第j路电流源输出电流2^i-1I₀，1≤i,j≤n。

5.根据权利要求1或3所述的一种可编程调节共模电平的高速时钟接收电路，其特征在于：接收控制电路还包括传输控制电路，接收控制信号Vc，当Vc为1时，接收控制电路输出差分时钟信号，当Vc为0时，关断差分时钟信号的输出。

6.根据权利要求1或3所述的一种可编程调节共模电平的高速时钟接收电路，其特征在于：接收控制电路还包括第一至第四传输门，四个传输门的正向控制端连接外部控制信号Vc，反向控制端连接外部控制信号Vc的反向信号

第一传输门的输入端连接接收控制电路的第一接收端，输出端经第一共模反馈电阻连接接收控制电路第一输出端；第二传输门的输入端连接接收控制电路的第二接收端，输出端经第二共模反馈电阻连接接收控制电路的第二输出端；第三传输门的输入端连接接收控制电路的第一接收端，输出端接地；第四传输门的输入端连接接收控制电路的第二接收端，输出端接地。

7.根据权利要求3所述的一种可编程调节共模电平的高速时钟接收电路，其特征在于：第一逻辑控制电路包括n个二输入与门、n个二输入与非门和一个非门，第i路控制信号为Ai连接第i个二输入与门和第i个二输入与非门的输入端，使能信号EN连接第i个二输入与非门的输入端，使能信号EN经过非门后连接第i个二输入与门的输入端；第i个二输入与非门输出控制信号Ki，第i个二输入与门输出控制信号NKi；1≤i≤n；

第二逻辑控制电路包括n个二输入与门、n个二输入与非门和一个非门，第j路控制信号为Aj连接第j个二输入与门和第j个二输入与非门的输入端，使能信号ENn连接第j个二输入与非门的输入端，使能信号ENn经过非门后连接第j个二输入与门的输入端；第j个二输入与非门输出控制信号Kj，第j个二输入与门输出控制信号NKj；1≤j≤n。

8.根据权利要求2所述的一种可编程调节共模电平的高速时钟接收电路，其特征在于：第一二进制电流源及开关阵列的开关和电流源均由单个PMOS管构成，构成第i个电流源的PMOS管的栅极连接第一路偏置电压，源极连接电源电压，漏极连接构成第i个开关的PMOS管的源极；构成第i个开关的PMOS管漏极连接第一二进制电流源及开关阵列的电流输出端，栅极接入第一逻辑控制电路输出的第i路控制信号Ki；另外，第n+1个电流源的PMOS管的栅极连接第一路偏置电压，源极连接电源电压，漏极经PMOS管构成的常开开关连接第一二进制电流源及开关阵列的电流输出端；

第二二进制电流源及开关阵列的开关和电流源均由单个PMOS管构成，构成第j个电流源的PMOS管的栅极连接第二路偏置电压，源极连接电源电压，漏极连接构成第j个开关的PMOS管的源极；构成第j个开关的PMOS管漏极连接第二二进制电流源及开关阵列的电流输出端，栅极接入第二逻辑控制电路输出的第j路控制信号Kj；另外，第n+1个电流源的PMOS管的栅极连接第二路偏置电压，源极连接电源电压，漏极经PMOS管构成的常开开关连接第二二进制电流源及开关阵列的电流输出端；

第一二进制电流沉及开关阵列的开关和电流沉均由单个NMOS管构成，构成第i个电流沉的NMOS管的栅极连接第三路偏置电压，源极接地，漏极连接构成第i个开关的NMOS管的源极，构成第i个开关的NMOS管漏极连接第一二进制电流沉及开关阵列的电流抽取端，栅极接入第一逻辑控制电路输出的第i路控制信号NKi；另外，第n+1个电流沉NMOS管的栅极连接第三路偏置电压，源极连接电源电压，漏极经NMOS管构成的常开开关连接第一二进制电流沉及开关阵列的电流抽取端；

第二二进制电流沉及开关阵列的开关和电流源均由单个NMOS管构成，构成第j个电流沉的NMOS管的栅极连接第四路偏置电压，源极接地，漏极连接构成第j个开关的NMOS管的源极，构成第j个开关的NMOS管漏极连接第二二进制电流沉及开关阵列的电流抽取端，栅极接入第二逻辑控制电路输出的第j路控制信号NKj；另外，第n+1个电流沉NMOS管的栅极连接第四路偏置电压，源极连接电源电压，漏极经NMOS管构成的常开开关连接第二二进制电流沉及开关阵列的电流抽取端。

9.根据权利要求1至3之一所述的一种可编程调节共模电平的高速时钟接收电路，其特征在于：n为3、4、5或更多。

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