CN102460972A - 用于调整时钟信号以补偿噪声的技术 - Google Patents

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Abstract

第一集成电路(IC)具有可调延迟电路和第一接口电路。将第一时钟信号提供给可调延迟电路以产生提供给第一接口电路的延迟的时钟信号。第二IC具有电源电压感应电路以及与第一IC传递数据的第二接口电路。电源电压感应电路向第一IC提供表明第二IC的电源电压中的噪声的噪声信号。可调延迟电路基于该噪声信号来调整延迟的时钟信号的延迟。在其他实施例中，边缘着色的时钟信号通过使得高频抖动在集成电路(IC)之间为共同的来减小高频抖动在IC之间的数据传输中的影响。在其他实施例中，使用电源电压来生成多个IC上的时钟信号。

Description

用于调整时钟信号以补偿噪声的技术
技术领域
本公开涉及电子电路，并且更特别地，涉及用于调整时钟信号以补偿噪声的技术。
背景技术
集成电路器件钟控，诸如同步存储器系统中的时钟架构，提供了内部地分配给集成电路器件并贯穿集成电路器件的时钟信号。由于时钟信号通过时钟缓冲器传送，时钟信号会受到由时钟缓冲器所接收的电源电压上的电源噪声的影响。电源噪声(PSN)会在时钟信号被缓冲时在时钟信号中引起电源感生抖动(PSIJ)。对来自存储器器件的读出数据的传输进行定时的时钟信号中的PSIJ在控制器器件以其时钟信号捕获读出数据时可能产生不良影响。
附图说明
图1图示了具有第一集成电路的示例系统，该第一集成电路基于第二集成电路中生成的电源噪声(PSN)在时钟信号中生成基本上匹配的电源感生抖动(PSIJ)。
图2图示了具有控制器器件的示例系统，该控制器器件基于存储器器件中生成的PSN在接收器时钟信号中生成PSIJ。
图3图示了具有控制器器件的示例系统，该控制器器件基于存储器器件中的电源噪声(PSN)减去接地电压噪声(GVN)在接收器时钟信号中生成PSIJ。
图4图示了具有控制器器件的另一示例系统，该控制器器件基于存储器器件中生成的PSN减去GVN来在接收器时钟信号中生成PSIJ。
图5图示了具有控制器器件的又一示例系统，该控制器器件基于存储器器件中生成的PSN减去GVN来在接收器时钟信号中生成PSIJ。
图6图示了具有控制器器件的另一示例系统，该控制器器件基于存储器器件中的PSN在接收器时钟信号中生成PSIJ。
图7图示了具有控制器器件的示例系统，该控制器器件基于存储器器件中的PSN在发送时钟信号中生成PSIJ。
图8图示了通过匹配信号传输时间来生成着色数据的示例系统。
图9图示了通过在接收器时钟信号的路径中添加可调延迟电路来提供着色读出数据的另一示例系统。
图10是图示了针对图9中示出的某些信号的示例波形的定时图。
图11A图示了具有第一集成电路的示例系统，该第一集成电路生成具有电源感生抖动(PSIJ)的时钟信号，该PSIJ基于从第二集成电路提供的电源电压。
图11B图示了具有第一集成电路的示例系统，该第一集成电路生成具有电源感生抖动的时钟信号，该电源感生抖动基于使用从第二集成电路提供的第二电源电压来生成的第一电源电压。
图12A图示了具有第一集成电路的另一示例系统，该第一集成电路生成具有电源感生抖动的时钟信号，该电源感生抖动基于从第二集成电路提供的电源电压。
图12B图示了具有第一集成电路的另一示例系统，该第一集成电路生成具有电源感生抖动的时钟信号，该电源感生抖动基于使用从第二集成电路提供的第二电源电压来生成的第一电源电压。
图13A图示了具有两个集成电路的示例系统，每个集成电路生成具有电源感生抖动的时钟信号，该电源感生抖动基于从这两个集成电路外部的源提供的共同电源电压。
图13B图示了具有集成电路的示例系统，该集成电路生成具有电源感生抖动的时钟信号，该电源感生抖动基于使用从外部源提供的电源电压来生成的电源电压。
图13C图示了具有集成电路的另一示例系统，该集成电路生成具有电源感生抖动的时钟信号，该电源感生抖动基于使用从外部源提供的电源电压来生成的电源电压。
图14图示了具有两个集成电路的示例系统，每个集成电路生成具有PSIJ的时钟信号，该PSIJ基于从这两个集成电路中的另一个提供的电源电压。
具体实施方式
根据下面更详细描述的实施例，将电源噪声信息从第二集成电路传送到第一集成电路。电源噪声信息用于在第一集成电路上的第一时钟信号中生成补偿电源感生抖动(PSIJ)，该补偿电源感生抖动跟踪第二集成电路上的第二时钟信号中的PSIJ以减少两个时钟信号之间的相对抖动。第一时钟信号对第一接口电路进行钟控，并且第二时钟信号对第二接口电路进行钟控。
根据一个实施例，向时钟信号添加延迟以使得第一集成电路响应于用于传送来自第二集成电路的比特的时钟信号中的相同的时钟边缘(或一系列时钟边缘中最接近的时钟边缘)而捕获数据信号中的每个比特。这一实施例通过使得高频抖动在第一集成电路和第二集成电路之间为共同的而提供了边缘着色的时钟信号以减小或消除在第一集成电路和第二集成电路之间的数据传输中的高频抖动的影响。
在此处提出的示例实施例中，系统包括至少两个集成电路(IC)器件。例如，第一IC器件可以是控制至少第二IC器件(例如同步集成电路存储器器件)的操作的存储器控制器。第一器件具有可调延迟电路。可调延迟电路延迟第一时钟信号以向第一器件中的第一接口电路提供延迟的时钟信号。第二器件中的第二接口电路响应于第三时钟信号而与第一接口电路传递数据。第二器件中的感应电路向第一器件提供基于第二器件中的电源噪声(PSN)而变化的噪声信号。第一器件中的可调延迟电路基于噪声信号调整延迟的时钟信号的延迟以在延迟的时钟信号中生成匹配电源感生抖动(PSIJ)，其与第二器件中的时钟缓冲器在第三时钟信号中生成的PSIJ相关。基于第二器件中的电源噪声来调整延迟的时钟信号的延迟使得在数据与用于钟控数据的延迟的时钟信号之间的定时关系经历更小的相对时钟抖动。其还使得可以用更高的数据速率在接口电路之间传递数据，这是因为减小相对抖动可以在不能以足够低的误码率接收数据之前提供更高频率的钟控以供使用。
根据此处提出的其他实施例，电源噪声信息用于在第一集成电路上的第一时钟信号中生成补偿电源感生抖动(PSIJ)，该补偿电源感生抖动跟踪第二集成电路上的第二时钟信号中的PSIJ以减少在两个时钟信号之间的相对抖动。将具有电源噪声的电源电压例如从第一集成电路提供到第二集成电路。作为替代，将具有电源噪声的电源电压从外部源提供到第一集成电路和第二集成电路。电源电压用于对生成第一集成电路中的第一时钟信号的电路供电。电源电压还用于对生成第二集成电路中的第二时钟信号的电路供电。第一时钟信号对第一接口电路进行钟控，并且第二时钟信号对第二接口电路进行钟控。
图1图示了基于第二集成电路中生成的电源噪声在第一集成电路中的时钟信号中生成补偿PSIJ的示例系统。图1的系统包括第一集成电路A和第二集成电路B。集成电路A包括接口电路102和可调延迟电路106。集成电路B包括接口电路104、时钟缓冲器105以及电源噪声感应电路108。
接口电路102与接口电路104传递数据。例如，在一个实施例中，接口电路102包括接收器电路，并且接口电路104包括发射器电路。对于共同的一组信号线路之上的双向接口，接口电路102还可以包括发射器电路，并且接口电路104可以包括接收器电路。
在这一实施例中，时钟缓冲器105将时钟信号CLKB驱动到接口电路104作为缓冲的时钟信号CLKBX。时钟缓冲器105由集成电路B中的电源电压VDD供电。电源电压VDD可能具有电源噪声，该电源噪声使得缓冲器105在CLKBX中感生出电源感生抖动(PSIJ)。
电源噪声感应电路108还接收集成电路B中的电源电压VDD。电源噪声感应电路108生成基于电源电压VDD中的电源噪声(PSN)而变化的噪声信号VPSN。将噪声信号VPSN传送到可调延迟电路106的控制输入。
可调延迟电路106延迟集成电路A上的时钟信号CLK以生成对接口电路102进行钟控的延迟的时钟信号CLKD。可调延迟电路106基于噪声信号VPSN的变化而改变提供给延迟的时钟信号CLKD的延迟。可调延迟电路106基于噪声信号VPSN调整CLKD的延迟以在CLKD中生成电源感生抖动(PSIJ)，其基本上与时钟缓冲器105在CLKBX中生成的PSIJ匹配。作为结果，集成电路B中的PSN基本上共同地影响时钟信号CLKD和CLKBX，这减轻了任何PSIJ对CLKBX以及接口电路102从其上具有PSIJ的集成电路B接收数据的能力的影响。
图2图示了基于由存储器器件提供的电源噪声(PSN)信息在控制器器件中所生成的时钟信号中生成补偿PSIJ的示例系统。在一个实施例中，经由对差分时钟信号的共模电压的调制将PSN信息从存储器器件传送到控制器器件。控制器器件基于存储器器件中生成的PSN调整接收器时钟信号的延迟。不使用额外的管脚，控制器器件在接收器时钟信号中感生出抖动，其在频率范围内基本上与由存储器器件上的发送时钟信号所经历的PSIJ匹配。作为结果，图2的系统使得在数据与接收器时钟信号之间的定时更接近于理想值，尽管存储器器件上存在电源噪声和PSIJ。
在一个实施例中，图2的系统包括控制器集成电路(IC)器件和存储器集成电路(IC)器件。存储器IC器件包括发射器定时电路202、驱动器电路204、管脚206A-206B和236A-236B、电阻器238和240、电容器242、接收器电路244以及时钟缓冲器246。控制器IC器件包括定时电路212、接收器电路210、管脚208A-208B和234A-234B、时钟缓冲器214、可调延迟电路216、可变增益放大器218、低通滤波器(LPF)220、电阻器222和224、时钟信号源226以及驱动器电路232。
时钟信号源226生成数字周期性时钟信号CLKS，该数字周期性时钟信号CLKS被传送到驱动器电路232和可调延迟电路216的输入。在一个实施例中，驱动器电路232通过管脚234A-234B将时钟信号传送到控制器IC外部作为差分时钟信号CLK。然后，差分时钟信号CLK在外部信号线路S1-S2之上被传送并且通过管脚236A-236B被存储器IC接收。存储器IC包括接收器电路244以使用差分管脚236A-236B接收差分时钟信号CLK。接收器电路244从所接收的差分时钟信号CLK生成提供给时钟缓冲器246的内部时钟信号CLK1。时钟缓冲器246将CLK1驱动到发射器定时电路202的时钟输入作为发送时钟信号CLKT。时钟缓冲器246在CLKT中生成由电源电压VDD中的PSN引起的PSIJ。可以使用差分线路或使用单端方法在存储器IC上分配内部时钟信号CLK1。
在一个实施例中，发射器定时电路202响应于时钟信号CLKT而将读出数据信号RDTX传送到驱动器电路204的输入。驱动器电路204通过管脚206A-206B将读出数据信号RDTX驱动到存储器IC外部作为差分读出数据信号DATA。然后读出数据信号DATA通过外部信号线路S3-S4被传送并且通过管脚208A-208B被控制器IC接收。在另一实施例中，驱动器204在单信号线路之上以单端方式提供读出数据信号。为简单起见，在本实施例中将信号线路S3和S4描绘为单向的，并且可以通过在控制器IC和存储器IC两者上包含发射电路和接收电路两者来将信号线路S3和S4架构为双向的。
接收器电路210在管脚208A-208B处接收读出数据信号DATA。接收器电路210将读出数据信号驱动到定时电路212的输入。定时电路212响应于接收器时钟信号CLKR输出读出数据信号以生成读出数据信号RDRX。定时电路212可以是例如触发器、锁存器或者采样器电路。
电阻器240耦合到管脚236A，并且电阻器238耦合到管脚236B。电阻器238和240通过电容器242AC耦合到存储器IC中的电源电压VDD。电阻器238和240具有相同电阻值。电源电压VDD是为接收器电路244和时钟缓冲器电路246供电的相同电源电压。在替代性实施例中，可以使用其他方法(诸如使用电阻分压器网络或其他技术)来将电源电压VDD从存储器器件耦合到差分时钟信道的共模。
电容器242以及电阻器238和240是感应电路，其感应存储器IC上的电源电压VDD中的电源噪声。在一个实施例中，感应电路使得经由差分时钟信号CLK的共模电压以反向信道技术将电源电压VDD的电源噪声信息从管脚236A-236B传送到管脚234A-234B。差分时钟信号CLK的共模电压基于电源电压VDD中的电源噪声而变化。
在一个实施例中，电阻器222和224是平均电路，该平均电路对管脚234A和234B处的电压信号求平均以提取低通滤波器220的输入处(即，节点221处)的差分时钟信号CLK的共模电压VCM，CLK。电阻器222和224具有相同电阻值。低通滤波器220仅使VCM，CLK的低频分量通过作为到可变增益放大器218的第一输入的输出电压信号。作为非限制性示例，低通滤波器220可以具有大约500MHz的截止频率。低通滤波器220滤出所接收的电源噪声信号(例如，来自串话)的任何高频分量。
可变增益放大器218放大在低通滤波器220的输出电压信号与参考电压信号VREF之间的差异以生成输出控制电压信号VCL。放大器218能够补偿VCM，CLK中存在的电源噪声中的任何衰减。放大器218具有基于增益控制信号VG而设置的可变增益。
将放大器218的输出控制电压信号VCL传送给可调延迟电路216。可调延迟电路216可以是例如电压控制的延迟线(VCDL)。可调延迟电路216延迟时钟信号CLKS以生成延迟的时钟信号CLKD。
可调延迟电路216提供给CLKD的相对于CLKS的延迟是由控制电压信号VCL确定的可变延迟。放大器218基于VCM，CLK的低频分量调整VCL并从而改变存储器器件的VDD。VCL的改变使得延迟电路216改变提供给CLKD的相对于CLKS的延迟。时钟缓冲器214将CLKD驱动到电路212的时钟输入作为接收器时钟信号CLKR。
通过将可调延迟电路216放在由缓冲器214和可调延迟电路216组成的时钟缓冲器链的开始处，可调延迟电路216可以是消耗少量电力的相对较小的延迟线。另外，通过将可调延迟电路216保持为尺寸较小，由放大器218和可调延迟电路216组成的调节器可以具有相对较高的带宽。
在一个实施例中，可以将放大器218和可调延迟电路216调整为具有基本上与时钟缓冲器246的电压-时间传递函数匹配的电压-时间传递函数。时钟缓冲器246的电压-时间传递函数是指响应于VDD中的PSN而在CLKT中生成的PSIJ。电路216和218的电压-时间传递函数是指响应于VDD中的PSN而在CLKD中生成的PSIJ。可以通过如下方式来校准放大器218和可调延迟电路216的传递函数：直接观察不同设置的性能或者明确地调整VDD并观察在CLKT与CLKR之间的相对时间移位，以及相应地调整增益控制电压VG。例如，在CLKT与CLKR之间的时间移位可以通过其对存储器器件发射器和控制器接收器的标称定时对准(nominal timing alignment)的影响来感应。
控制器器件中的处理、电源电压和温度(PVT)变化可能引起放大器218和可调延迟电路216的电压-时间传递函数的改变。放大器218的增益可以通过控制信号VG来改变以补偿PVT感生的电路216/218的传递函数的改变。当并未通过CLK的共模电压传送电源噪声时(当VDD完全处于其额定值时)，放大器218生成跨可调延迟电路216的非零电压。电压和温度变化及其在电压-时间传递函数中的相应改变可以在周期性程序的实际操作期间进一步被校准掉。
控制器器件基于VCM，CLK中的噪声调整提供给CLKD的延迟以在CLKD和CLKR中引起PSIJ，其与由时钟缓冲器246响应于存储器VDD PSN而在CLKT中生成的PSIJ匹配。作为结果，将存储器器件电源电压VDD中的电源噪声用于影响时钟信号CLKR以最好地匹配存储器器件电源电压VDD中的影响CLKT的电源噪声(在特定电源噪声频率范围内)。
由存储器器件中的VDD中的噪声引起的PSIJ通常与由控制器器件中的电源电压噪声引起的PSIJ不匹配。图2的电路通过在控制器器件中补偿存储器器件PSIJ而有助于减小存储器器件PSIJ的影响。图2与控制器器件上的由存储器器件中的VDD引起的、高达返回路径带宽的PSIJ匹配。例如，图2的系统能够跟踪VDD中的在100-300MHz范围内的电源噪声。
由于VDD中的电源噪声(PSN)是在时钟信号CLK的共模电压之上返回的，因此并不需要额外的管脚来将PSN从VDD传递到CLKR。
VDD中的PSN通过上述返回路径到CLKR作为PSIJ的传输时间称为TFL，PSN。将读出数据信号从电路202到电路212的一阶传输时间称为TFL，RD。图2的系统使得TFL，PSN近似等于TFL，RD。在图2的系统中，在CLKR与电路212处的读出数据信号之间的定时关系更接近于理想值。在此处描绘的实施例中，存储器IC和控制器IC可以利用存储器协议，诸如双倍数据速率(DDR)，以及后代的动态随机存取存储器信令和逻辑层协议。在其他实施例中，控制器IC和存储器IC可以利用其他类型的存储器阵列架构和技术，例如非易失性闪速存储器技术或基于电阻的存储器阵列技术。
图3图示了基于存储器器件中电源噪声减去接地电压噪声在控制器器件中的接收器时钟信号中生成PSIJ的示例系统。通过时钟信号共模电压将VDD中的电源噪声(PSN)减去VSS中的接地电压噪声(GVN)传送给控制器器件。控制器器件基于时钟信号共模电压在接收器时钟信号CLKR中生成PSIJ。不使用额外的管脚，在CLKR中生成的PSIJ在频率范围内与添加到发送时钟信号CLKT的PSIJ匹配，该PSIJ随后在管脚206A-206B处的数据信号DATA上出现。图3的系统使得在接收器时钟信号CLKR与控制器器件所接收的读出数据之间的定时关系更接近于理想值，尽管存在PSIJ。
图3的系统包括控制器集成电路(IC)器件和存储器集成电路(IC)器件。存储器器件包括发射器定时电路202、驱动器电路204、管脚206A-206B和236A-236B、接收器电路244、时钟缓冲器246、放大器304、电容器302和306以及电阻器310和312。控制器器件包括定时电路212、接收器电路210、管脚208A-208B和234A-234B、时钟缓冲器214、可调延迟电路216、可变增益放大器218、LPF 220、时钟信号源226、驱动器电路232、放大器308、电容器320以及电阻器314、316和318。
在存储器器件中，放大器304的非反相输入通过电容器302AC耦合到高电源电压VDD，并且放大器304的反相输入通过电容器306AC耦合到低电源电压VSS。低电源电压VSS在此也称为接地电压。放大器304放大VDD中的电源噪声减去VSS中的噪声之间的差异以生成输出电压信号。通过电阻器310和312将放大器304的输出电压信号添加到跨管脚236A-236B的共模电压。将放大器304的输出电压信号返回到控制器器件中的管脚234A-234B作为时钟信号CLK的共模电压中的变化的信号。
放大器308通过电阻器314和316在其非反相输入处接收CLK的共模电压。由电阻器318和电容器320形成的低通滤波器将CLK的共模电压的经滤波的版本提供到放大器308的反相输入。放大器308放大在管脚234A-234B之上发送的CLK的共模电压与CLK的共模电压的经滤波的版本之间的差异以生成输出信号。放大器308的输出信号基于时钟信号CLK的共模电压而变化。
放大器308的输出信号由低通滤波器220进行滤波。滤波器220使放大器308的输出信号的低频分量通过到可变增益放大器218的输入。放大器218放大在由滤波器220所通过的信号与参考电压VREF之间的差异以生成控制电压信号VCL。VCL控制可调延迟电路216提供给CLKD的延迟，正如图2系统的情况一样。
时钟缓冲器246在CLKT中生成PSIJ，其基于VDD的PSN减去VSS的GVN。图3中的控制器器件在CLKD/CLKR中生成PSIJ，其重复时钟缓冲器246在CLKT中生成的PSIJ。作为结果，在特定电源噪声频率范围内，影响时钟信号CLKR的VDD的PSN减去VSS的GVN跟踪影响CLKT的VDD的PSN减去VSS的GVN，并从而跟踪对管脚206A-206B处的DATA信号的定时。
图3的系统使得在CLKR中生成作为PSIJ的VDD和VSS中的噪声的传输时间近似等于读出数据信号的一阶传输时间。作为结果，CLKR相对于读出数据信号的定时更接近于理想情况。
图4图示了基于存储器器件中生成的电源电压噪声(PSN)减去接地电压噪声(GVN)来在控制器器件中的接收器时钟信号中生成PSIJ的示例系统。在跨额外的一组管脚的差模电压之上将VDD中的PSN减去VS S中的GVN传送给控制器器件。控制器器件基于差模电压在接收器时钟信号CLKR中生成PSIJ。CLKR中生成的PSIJ在特定频率范围内与在发送时钟信号CLKT中生成的PSIJ匹配。图4的系统使得在CLKR与由控制器器件所接收的读出数据信号之间的定时关系更接近于理想定时关系。
图4的系统包括控制器IC器件和存储器IC器件。存储器器件包括发射器定时电路202、驱动器电路204、管脚206A-206B、管脚406A-406B、接收器电路414、电阻器412和416、电容器410和418、管脚421、电路422以及时钟缓冲器电路423。控制器器件包括定时电路212、接收器电路210、管脚208A-208B和404A-404B、时钟缓冲器214、可调延迟电路216、可变增益放大器218、LPF 220、驱动器电路402以及放大器408。电路422是锁相环(PLL)或延迟锁定环(DLL)。
PLL/DLL 422通过管脚421从外部源接收参考时钟信号CLKREF。PLL/DLL 422响应于CLKREF而生成输出时钟信号CLKM。时钟缓冲器423对时钟信号CLKM进行缓冲以生成发送时钟信号CLKT。将时钟信号CLKT提供到发射器定时电路202的输入。将PLL/DLL 422设计为补偿由时钟缓冲器423引起的低频抖动。时钟缓冲器423耦合为接收VDD和VSS。时钟缓冲器423在CLKT中生成PSIJ，其基于VDD中的PSN减去VSS中的GVN。
驱动器电路402耦合为通过管脚404A-404B、外部信号线路S5-S6以及管脚406A-406B向接收器电路414的输入端传送差分信号。驱动器电路402、管脚404A-404B和406A-406B以及接收器电路414可以用于各种各样的目的。例如，驱动器电路402可以仅用于向接收器电路414传送写入数据或数据屏蔽(mask)信号。因此，当正在返回VDD-VSS电源噪声时，驱动器电路402和接收器电路414可以是禁用或不活动的。作为替代，驱动器电路402可以用于向存储器器件传送更低速率的控制信号，诸如串行配置命令或复位信号(其在正在返回VDD-VSS电源噪声时也可能并未在使用)。在替代性实施例中，具有不同空闲状态的其他管脚可以用作用于VDD噪声或用于VDD-VSS电源噪声的返回路径，正如本领域技术人员能够理解的那样。
管脚406A通过电容器410和电阻器412AC耦合到存储器器件上的电源电压VDD。通过管脚406A、信号线路S5和管脚404A将VDD中的PSN传送到放大器408的非反相输入。管脚406B通过电容器418和电阻器416AC耦合到接地电压VSS。通过管脚406B、信号线路S6和管脚404B将VSS中的GVN传送到放大器408的反相输入。信号线路S5-S6上的差分信号基于VDD中的PSN减去VSS中的GVN而变化。
放大器408放大在管脚404A处的电压与管脚404B处的电压之间的差异以生成输出信号。放大器408的输出信号基于线路S5和S6上的差分信号而变化。放大器408的输出信号由低通滤波器220进行滤波并被传送到放大器218的输入。放大器218放大在由滤波器220所通过的信号与参考电压VREF之间的差异以生成控制电压信号VCL。
图4的系统在CLKR中生成PSIJ，其基于存储器器件中VDD的PSN减去VSS的GVN。在特定频率范围内，由VDD的PSN减去VS S的GVN引起的CLKR中的PSIJ跟踪由时钟缓冲器423响应于VDD的PSN减去VSS的GVN而生成的CLKT中的PSIJ。图4的系统使得被添加到CLKR作为PSIJ的VDD和VSS中的噪声的传输时间近似等于读出数据信号的传输时间，从而使得CLKR相对于读出数据信号的定时更接近于理想情况。作为结果，图4的系统补偿了由存储器器件上的时钟缓冲器423引起的CLKT中的中频和高频PSN和GVN。
图5图示了具有控制器器件的示例系统，该控制器器件基于存储器器件中生成的电源噪声(PSN)减去接地电压噪声(GVN)来在接收器时钟信号中生成PSIJ。经由第一数据信号的共模电压将VDD中的PSN从存储器器件发送到控制器器件。经由第二数据信号的共模电压将VSS中的GVN从存储器器件发送到控制器器件。控制器器件基于在第一数据信号的共模电压和第二数据信号的共模电压之间的差异在接收器时钟信号CLKR中生成PSIJ。CLKR中生成的PSIJ在频率范围内与发送时钟信号CLKT中生成的PSIJ匹配。将CLKT用于向控制器器件传送第一数据信号和第二数据信号。图5的系统使得CLKR的定时相对于第一数据信号和第二数据信号的定时更接近于理想值。
图5的系统包括控制器IC器件和存储器IC器件。存储器器件包括管脚236A-236B、接收器电路244、时钟网络542、发射器定时电路502和504、驱动器电路506和508、电阻器510-513、电容器514和516、管脚518A-518B以及管脚520A-520B。控制器器件包括可调延迟电路216、驱动器电路232、管脚234A-234B、管脚522A-522B、管脚524A-524B、电阻器526-529、接收器电路530和532、定时电路534和536、时钟网络538、放大器540以及电容器541。定时电路534和536可以是例如触发器或采样器电路。
接收器电路244从驱动器电路232接收时钟信号CLK并将时钟信号作为CLK1驱动到时钟网络542。时钟网络542包括串联地耦合在一起的缓冲器链。时钟网络542对时钟信号CLK1进行缓冲以生成发送时钟信号CLKT。将CLKT提供到发射器定时电路502和504的时钟输入。
发射器定时电路502响应于发送时钟信号CLKT而将第一读出数据信号RDTX1发送到驱动器电路506的输入。驱动器电路506通过管脚518A-518B、两个外部信号线路以及管脚522A-522B将第一读出数据信号作为差分信号驱动到接收器电路530的输入。接收器电路530将第一读出数据信号驱动到定时电路534的输入。定时电路534响应于接收器时钟信号CLKR而输出第一数据读出信号作为RDRX1。
发射器定时电路504响应于发送时钟信号CLKT而将第二读出数据信号RDTX2发送到驱动器电路508的输入。驱动器电路508通过管脚520A-520B、两个外部信号线路以及管脚524A-524B将第二读出数据信号驱动到接收器电路532的输入作为差分信号。接收器电路532将第二读出数据信号驱动到定时电路536的输入。定时电路536响应于CLKR而输出第二读出数据信号作为RDRX2。
数据对管脚518A-518B的共模电压通过电阻器510和511以及电容器514AC耦合到存储器器件上的电源电压VDD。电容器514和电阻器510-511使得VDD中的PSN通过外部信号线路经由第一读出数据信号的共模电压被传送到管脚522A-522B。电阻器510和511具有相同电阻值。
电阻器526-527形成平均电路，该平均电路对管脚522A-522B处的电压信号求平均以生成放大器540的非反相(+)输入处的第一读出数据信号的共模电压。电阻器526和527具有相同电阻值。
数据对管脚520A-520B的共模电压通过电阻器512和513以及电容器516AC耦合到存储器器件上的接地电压VSS。电容器516和电阻器512-513使得VSS中的GVN通过外部信号线路经由第二读出数据信号的共模电压被传送到管脚524A-524B。电阻器512和513具有相同电阻值。
电阻器528-529是平均电路，该平均电路对管脚524A-524B处的电压信号求平均以生成放大器540的反相(-)输入处的第二读出数据信号的共模电压。电阻器528和529具有相同电阻值。电容器541和电阻器526-529用作对来自在放大器540的输入处所接收的共模电压的高频噪声进行滤波的低通滤波器。
放大器540放大在第一读出数据信号的经滤波的共模电压与第二读出数据信号的经滤波的共模电压之间的差异以生成输出控制电压信号VCL。放大器540基于VDD中的PSN减去VSS中的GVN的低频分量来调整VCL。控制电压信号VCL控制可调延迟电路216提供给CLKD的相对于CLKS的延迟。
时钟网络538包括串联地耦合在一起的缓冲器链。时钟网络538使用缓冲器链对CLKD进行缓冲以生成接收器时钟信号CLKR。将接收器时钟信号CLKR传送到定时电路534和536的时钟输入端。
控制器器件在CLKR中生成PSIJ，其基于存储器器件中的VDD的PSN减去VSS的GVN。在特定频率范围内，CLKR中生成的基于VDD和VSS中的噪声的PSIJ跟踪由网络542基于VDD和VSS中的噪声而在CLKT中生成的PSIJ。图5的系统使得在CLKR中生成作为PSIJ的VDD和VSS中的噪声的传输时间近似等于第一读出数据信号和第二读出数据信号中的每一个的传输时间。
根据各种实施例，用于经由共模电压传送VDD中的PSN和VSS中的GVN的链路可以在存储器与控制器器件之间的任一方向上传送数据。例如，可以在地址管脚之上传送VDD PSN。地址在读取操作期间在地址管脚之上从控制器器件被传送到存储器器件。
图6图示了具有控制器器件的示例系统，该控制器器件基于来自存储器器件中的电源电压VDD的电源噪声(PSN)来在接收器时钟信号CLKR中生成PSIJ。经由差分信号的共模电压将电源电压VDD中的PSN从存储器器件发送到控制器器件。通过不同于用于向存储器器件传送时钟信号的管脚和外部信号线路的管脚和外部信号线路来将差分信号传送给控制器器件。控制器器件基于差分信号的共模电压在CLKR中生成PSIJ。CLKR中生成的PSIJ在特定频率范围内与发送时钟信号CLKT中生成的PSIJ匹配。图6的系统使得CLKR的定时相对于读出数据信号的定时更接近于理想值。
图6的系统包括控制器IC器件和存储器IC器件。存储器器件包括发射器定时电路202、驱动器电路204、管脚206A-206B、管脚236A-236B、接收器电路244、时钟缓冲器246、驱动器电路616、电阻器610和612、电容器614以及管脚608A-608B。控制器器件包括定时电路212、接收器电路210、管脚208A-208B、时钟缓冲器214、可调延迟电路216、可变增益放大器218、LPF 220、驱动器电路232、管脚234A-234B、电阻器602和604以及管脚606A-606B。
在图6中，将时钟信号CLKS传送到驱动器电路232的输入端。驱动器电路232在外部信号线路之上向接收器电路244传送CLKS作为时钟信号CLK。
存储器器件中的驱动器电路616可以用于通过管脚608A-608B向控制器器件传送差分信号(例如，时钟、控制或数据信号)。作为替代，驱动器电路616可以是未使用的驱动器电路或者仅用于有限情形的驱动器电路。
管脚608A通过电阻器612和电容器614AC耦合到存储器器件电源电压VDD，并且管脚608B通过电阻器610和电容器614AC耦合到VDD。电阻器610和612具有相同电阻值。VDD中的PSN通过电容器614以及电阻器610和612感生于跨管脚608A-608B的差分信号的共模电压中。通过外部信号线路经由差分信号的共模电压将VDD中的PSN传送到控制器器件中的管脚606A-606B。
电阻器602和604分别耦合到管脚606A-606B。电阻器602和604具有相同电阻值。电阻器602和604是平均器电路，该平均器电路对管脚606A-606B处的电压信号求平均以生成LPF 220的输入处的差分信号的共模电压。LPF 220将差分信号的共模电压的低频分量提供给放大器218。放大器218在共模电压被LPF 220滤波之后将共模电压与VREF相比较以生成VCL，正如上面所讨论的那样。
控制器器件在时钟信号CLKR中生成PSIJ，其基于存储器器件电源电压VDD的PSN。因此，在PSN的特定频率范围内，影响CLKR的VDD中的PSN跟踪存储器器件中的影响CLKT的VDD中的PSN。
图6的系统使得VDD中的PSN到CLKR中的PSIJ的传输时间近似等于读出数据信号的传输时间。作为结果，在CLKR与读出数据信号之间的定时关系更接近于理想值。
图7图示了具有控制器器件的示例系统，该控制器器件基于存储器器件电源电压VDD中的PSN在发送时钟信号CLKT中生成PSIJ。通过外部信号线路经由时钟信号的共模电压将VDD中的PSN从存储器器件传送到控制器器件。不使用额外的管脚，控制器器件基于共模电压在CLKT中生成PSIJ，其跟踪接收器时钟信号CLKR中的PSIJ。图7的系统使得在写入数据信号与CLKR之间的定时关系更接近于理想值。
图7的系统包括控制器IC器件和存储器IC器件。存储器IC器件包括接收器定时电路712、接收器电路710、管脚708A-708B和236A-236B、电阻器238和240、电容器242、接收器电路244以及时钟缓冲器246。控制器IC器件包括发射器定时电路702、驱动器电路704、管脚706A-706B和234A-234B、时钟缓冲器214、可调延迟电路216、可变增益放大器218、LPF 220、电阻器222和224以及驱动器电路232。
在控制器器件中，发射器定时电路702响应于发送时钟信号CLKT而将写入数据信号WDTX传送到驱动器电路704的输入。时钟缓冲器电路214生成CLKT作为时钟信号CLKD的经延迟和缓冲的版本。驱动器电路704例如以差分信号的形式向存储器器件传送写入数据信号。通过管脚706A-706B、外部信号线路以及管脚708A-708B将写入数据信号从驱动器704路由到接收器电路710的输入。
接收器电路710将写入数据信号(例如，作为单端信号)传送到接收器定时电路712的输入。接收器定时电路712响应于接收器时钟信号CLKR而输出写入数据信号WDRX。时钟缓冲器246对时钟信号CLK1进行缓冲以生成时钟信号CLKR。时钟缓冲器246基于VDD中的PSN在CLKR中生成PSIJ。可以将写入数据信号WDRX中的比特存储在存储器器件中的存储单元中。
正如图2的实施例的情况一样，图7的系统在时钟信号CLKD中生成补偿PSIJ，其基于存储器器件电源电压VDD的PSN信息。在图7的系统中，在PSN的特定频率范围内，从VDD中的噪声在CLKT中生成的PSIJ与从VDD中的噪声在CLKR中生成的PSIJ匹配。作为结果，在CLKR与电路712处的写入数据信号之间的定时关系更接近于是理想的。在此描述的用于传送用于接收器时钟信号的PSIJ信息的所有实施例还适用于来自控制器器件的发送时钟信号。
在图2-图3和图5-图6的实施例中，通过外部信号线路和内部电路将源时钟信号CLKS路由到存储器器件以生成CLKT，该CLKT用于传送读出数据信号。通过外部信号线路将读出数据信号从存储器器件传送到控制器器件。通过控制器器件内的电路对CLKS进行路由以生成CLKR，该CLKR用于捕获读出数据信号。由于时钟延迟和数据信号延迟中的差异，用于捕获读出数据信号中的比特的CLKR中的时钟边缘可能不对应于用于传送读出数据信号中的同一比特的CLKT中的同一时钟边缘。
例如，可以响应于CLKS中的一个时钟边缘而生成用于传送读出数据比特的CLKT的时钟边缘。CLKS中的该时钟边缘可以比生成用于捕获同一读出数据比特的CLKR中的时钟边缘的CLKS中的另一时钟边缘早4-8个时钟周期。每个CLKS周期可以例如对应于读出数据信号中的1比特周期(即，1个单位间隔)。
抖动会引起CLKS的周期的持续时间的变化。因此，希望的是对于每个读出数据比特，用于传送该读出数据比特的CLKT的时钟边缘以及用于捕获读出数据比特的CLKR的时钟边缘响应于CLKS中的同一(或最接近的)时钟边缘而生成。这一技术称为对数据时钟进行边缘着色。由于控制器中的接收机时钟路径通常具有比从CLKS到CLKT的延迟加上读出数据从存储器器件发射器到控制器接收器的传输时间更少的延迟，因此可以通过在从CLKS到CLKR的接收路径中添加额外的延迟线来实现对数据时钟进行边缘着色。额外的延迟线使得CLKS的时钟边缘到CLKR的传输时间等于或近似等于CLKS的同一时钟边缘到CLKT的传输时间加上读出数据比特从发射器到接收器的传输时间。
图8图示了通过匹配信号传输时间来生成着色数据的示例系统。在图8的系统中，将数据信号从集成电路B传送到集成电路A。对于数据信号中的每个比特，集成电路A响应于用于从集成电路B传送比特的时钟信号CLK中的同一时钟边缘(或一系列时钟边缘中的最接近的时钟边缘)而捕获比特。图8的系统提供了边缘着色的数据时钟以减小或消除在集成电路A和集成电路B之间非共同的CLK中的高频抖动的影响。
图8的系统包括集成电路A和集成电路B(例如，控制器IC和存储器IC)。集成电路A包括接收器电路802、时钟网络810以及延迟电路806。延迟电路806可以具有可调延迟或固定延迟。集成电路B包括发射器电路804和时钟网络808。
通过外部信号线路S7将时钟信号CLK从集成电路A传送到集成电路B，并且通过时钟网络808将时钟信号CLK传送到发射器电路804的输入。还在集成电路A内通过延迟电路806和时钟网络810将时钟信号CLK传送到接收器电路802的输入。发射器电路804响应于来自时钟网络808的时钟信号CLK而通过外部信号线路S8将数据信号传送到接收器电路802。接收器电路802响应于来自时钟网络810的时钟信号CLK而捕获数据信号。
外部信号线路S7具有延迟TF1，并且外部信号线路S8具有延迟TF2。时钟网络810的延迟是TC1，并且时钟网络808的延迟是TC2。将延迟电路806的延迟设置为等于或近似等于TF1+TF2+TC2-TC1。由电路806和810添加到CLK的延迟是TF1+TF2+TC2。由外部信号线路S7和时钟网络808添加到CLK的延迟是TF1+TC2，并且从发射器电路804到接收器电路802的数据信号的延迟是TF2。因此，到接收器电路802的CLK路径中的延迟等于或大约等于到发射器电路804的CLK路径中的延迟加上从发射器电路804到接收器电路802的数据信号的延迟。
对于从电路804传送到电路802的每个数据比特，延迟电路806使得用于传送电路804中的数据比特的CLK的时钟边缘与用于捕获电路802中的数据比特的CLK的时钟边缘相同。作为结果，从发射器电路804传送到接收器电路802的数据被着色，这减小了在捕获数据的处理期间CLK中的高频抖动对接收器电路802的不良影响。
图9图示了通过在接收器时钟信号的路径中添加可调延迟电路来提供着色读出数据的另一示例系统。将可调延迟电路的延迟设置为使得接收器时钟信号CLKR的传输时间近似或基本上与发送时钟信号CLKT的传输时间加上读出数据信号的传输时间匹配。作为结果，对于每个读出数据比特，控制器器件响应于用于传送读出数据比特的源时钟信号CLKS的时钟边缘(或一系列时钟边缘中最接近的时钟边缘)而捕获读出数据比特。作为替代，图9的系统能够使得控制器器件响应于更接近于用于传送读出数据比特的CLKS中的时钟边缘的CLKS中的时钟边缘而捕获读出数据比特。图9的系统减小或消除了在捕获数据的处理期间高频抖动的不良影响。
图9的控制器和存储器器件包括在图2中示出并且在上面参考图2而描述的全部相同组件。图9还包括延迟电路902。将延迟电路902的延迟选择为近似或基本上与通过外部信号线路S1-S2的CLK的传输时间延迟加上通过外部信号线路S3-S4的DATA的传输时间延迟加上或减去在将CLKS中的边缘路由到CLKR的片上时钟网络的延迟与将CLKS中的边缘路由到CLKT的片上时钟网络的延迟之间的任何差异相匹配。延迟电路902可以具有可调延迟或固定延迟。在一个实施例中，延迟电路902可以与电路216组合。
延迟电路902使得从CLKS到CLKR的时钟边缘的传输时间等于或近似等于从CLKS到CLKT的时钟边缘的传输时间加上读出数据信号中的比特从发射器定时电路202到接收器定时电路212的传输时间。延迟电路902通过使得接收器定时电路212响应于由发射器定时电路202用于传送每个读出数据比特的CLKS的时钟边缘(或一系列时钟边缘中最接近的时钟边缘)而捕获该读出数据比特来对读出数据信号进行着色。作为结果，减小或消除了CLKS中的高频抖动的影响。
图10是图示了针对信号CLKS、CLKT、RDTX、CLKR和RDRX的示例波形的定时图。图10中的虚线箭头示出了时钟信号CLKS、CLKT和CLKR中的对应时钟边缘。例如，图10中示出的CLKS的第一上升边缘对应于图10中示出的CLKT的第五上升边缘。因此，在这一示例中，CLKT相对于CLKS被延迟4个时钟周期。由发射器定时电路202响应于CLKT的第五上升边缘而将读出数据信号RDTX中的示例读出数据比特DX传送到控制器器件。
由于所传送的数据比特DX用来到达接收器的传输时间，由接收器定时电路212响应于CLKR的第八上升边缘而捕获示例读出数据比特DX作为信号RDRX。因此，CLKR相对于CLKS被延迟了7个时钟周期，从而使得用于捕获读出数据比特DX的CLKR的上升边缘对应于CLKS的第一上升边缘。图10示出了接收器定时电路212响应于由发射器定时电路202用于传送读出数据比特DX的CLKS的同一时钟边缘而捕获读出数据比特DX。
图9的系统的不同实施例可以具有长度不同的外部信号线路S1-S4。可以调整延迟电路902的延迟以补偿外部信号线路S1-S4的长度的变化，从而使得时钟和数据信号的传输时间继续如上所述地着色。
延迟电路902可以例如是控制器器件上的可调延迟线、片外传输线路、板迹线或者封装中的路由线路。控制器器件上的延迟线902可以是例如电压控制延迟线、基于电感器-电容器的延迟电路或者可变通用时钟树。可调片外传输线路902可以例如使用具有连接到控制器器件的可调端点的抽头传输线路来实现。
如果添加到CLKR作为PSIJ的VDD中的PSN的传输时间近似等于读出数据信号的传输时间，则图9的系统还可以使得用于VDD的PSN相对于读出数据信号被着色，正如上面参考图2所描述的那样。
在此处提出的示例实施例中，存储器器件上的时钟生成不需要使用锁相环(PLL)或延迟锁定环(DLL)就能提供相对于利用基于PLL或DLL的时钟生成的存储器解决方案具有减小的功率消耗的存储器解决方案。在控制器器件上包括PLL以生成至少一个被传送到存储器器件的时钟信号。存储器器件能够通过启用和禁用由控制器器件提供的时钟信号来非常迅速地在低功率模式与激活的高性能模式之间切换。
在此示出了使用电容器或电容器/电阻器网络来将一个器件的电源噪声耦合到一对差分时钟或信号线的共模中的多个实施例。在替代性实施例中，可以使用不同的网络来使用组件的不同配置将电源噪声耦合到差分信号的共模上以实现将噪声从一个器件注入另一器件。
图11A图示了具有第一集成电路的示例系统，该第一集成电路生成具有电源感生抖动(PSIJ)的时钟信号，该PSIJ是由从第二集成电路提供的电源电压的变化感生出的。图11A的系统包括第一集成电路A和第二集成电路B。集成电路A包括接口电路1101、包括一个或多个时钟缓冲器电路的时钟网络电路1103以及时钟发射器电路1105。集成电路B包括接口电路1102、包括一个或多个时钟缓冲器电路的时钟网络电路1104以及时钟接收器电路1106。
将周期性时钟信号CLK提供给集成电路A上的时钟网络电路1103和时钟发射器电路1105。时钟网络电路1103中的一个或多个时钟缓冲器电路向接口电路1101提供时钟信号CLK作为时钟信号CLKA。时钟发射器电路1105通过外部导体S11向集成电路B发送时钟信号CLK作为时钟信号CLK1。可以经由一个或两个相应导体通过差分或单端信令将时钟信号CLK1从集成电路A传送到集成电路B。时钟接收器电路1106从接收的时钟信号CLK1生成内部时钟信号CLK2。将时钟信号CLK2提供给时钟网络1104。时钟网络电路1104中的一个或多个时钟缓冲器电路向接口电路1102提供时钟信号CLK2作为时钟信号CLKB。
将电源电压VDDB提供给时钟网络1104。时钟网络电路1104中的一个或多个时钟缓冲器电路吸取源自电源电压VDDB的电流。电源电压VDDB可以在集成电路B中生成或者从外部源被提供给集成电路B。时钟网络1104中的时钟缓冲器电路对时钟信号CLK2进行缓冲以生成时钟信号CLKB。电源电压VDDB可能具有电源噪声，该电源噪声使得时钟网络电路1104中的时钟缓冲器电路生成具有作为来自电源电压VDDB的电源噪声的结果的电源感生抖动(PSIJ)的时钟信号CLKB。
接口电路1102通过外部导体S9与接口电路1101传递数据。例如，在一个实施例中，接口电路1101包括接收器电路，并且接口电路1102包括发射器电路。在这一实施例中，接口电路1102中的发射器电路向接口电路1101中的接收器电路传送数据信号。接口电路1102相对于时钟信号CLKB同步地输出数据。接口电路1101相对于时钟信号CLKA同步地接收数据。
根据另一实施例，接口电路1101包括发射器电路，并且接口电路1102包括接收器电路。在这一实施例中，接口电路1101中的发射器电路向接口电路1102中的接收器电路传送数据信号。接口电路1101相对于时钟信号CLKA同步地输出数据。接口电路1102相对于时钟信号CLKB同步地接收数据。
通过外部导体S9在集成电路A和集成电路B之间传送数据信号。可以经由一个或两个相应导体通过差分或单端信令在集成电路A和集成电路B之间传送数据信号。接口电路1101和接口电路1102中的每一个中的内部缓冲器电路在接口电路1101和接口电路1102与外部管脚之间驱动数据信号。
将电源电压VDDB提供给接口电路1102。接口电路1101接收集成电路A中生成的或者从外部源提供给集成电路A的不同电源电压VDDA。
通过外部导体S 10将电源电压VDDB从集成电路B提供到集成电路A。将电源电压VDDB提供给集成电路A中的时钟网络电路1103。时钟网络1103中的一个或多个时钟缓冲器电路对时钟信号CLK进行缓冲以生成时钟信号CLKA。时钟网络1103中的一个或多个时钟缓冲器电路吸取源自电源电压VDDB的电流。电源电压VDDB可能具有电源噪声，该电源噪声使得时钟网络电路1103中的时钟缓冲器电路生成具有电源感生抖动(PSIJ)的时钟信号CLKA。时钟网络1103中的时钟缓冲器电路中的一个或多个可以接收不同的电源电压，诸如VDDA。
时钟网络1103基于电源电压VDDB中的电源噪声而在CLKA中生成的PSIJ基本上与时钟网络1104基于VDDB中的电源噪声而在CLKB中生成的PSIJ匹配。在图11A的系统中，集成电路A和集成电路B中的PSIJ在特定电源噪声频率范围内基本上共同地影响时钟信号CLKA和CLKB。作为结果，减轻了CLKA和CLKB中的任何PSIJ的影响。另外，改善了接口电路1101或1102捕获导体S9上的具有PSIJ的数据信号的能力。根据一种实施例，时钟网络1104在CLKB中生成的延迟等于时钟网络1103在CLKA中生成的延迟。
图11B图示了具有第一集成电路A的示例系统，该第一集成电路A生成具有电源感生抖动的时钟信号，该电源感生抖动基于使用从第二集成电路B提供的第二电源电压来生成的第一电源电压。集成电路A包括接口电路1101、时钟网络电路1103、时钟发射器电路1105以及调节器电路1110。集成电路B包括接口电路1102、时钟网络电路1104以及时钟接收器电路1106。
在图11B的实施例中，通过外部导体S 10将电源电压VDDB从集成电路B提供到调节器电路1110。调节器电路1110可以是例如DC-DC转换器电路或另一类型的调节器电路。调节器电路1110使用源自从集成电路B接收的电源电压VDDB的电流来生成输出电源电压VDDBA。调节器电路1110在电源电压VDDBA中生成的电源噪声与VDDB中的电源噪声匹配。将调节器1110选择为具有使系统中的大部分或所有显著的电源噪声从VDDB通过到VDDBA的噪声带宽。
在图11B的实施例中集成电路A和集成电路B可以使用不同的电源电压。如果时钟网络1103要求比VDDB更小的电源电压，则调节器电路1110生成小于电源电压VDDB的电源电压VDDBA。如果时钟网络1103要求比VDDB更大的电源电压，则调节器电路1110生成大于电源电压VDDB的电源电压VDDBA。作为替代，调节器电路1110可以生成等于电源电压VDDB的电源电压VDDBA。
将电源电压VDDBA提供给集成电路A中的时钟网络1103。时钟网络1103中的一个或多个时钟缓冲器电路吸取源自电源电压VDDBA的电流。时钟网络1103中的时钟缓冲器电路对时钟信号CLK进行缓冲以生成时钟信号CLKA。时钟网络1103可以具有接收不同的电源电压(诸如VDDA)的时钟缓冲器电路。
在图11B的实施例中，时钟网络1103基于电源电压VDDBA中的电源噪声而在CLKA中生成的电源感生抖动(PSIJ)基本上与时钟网络1104基于VDDB中的电源噪声而在CLKB中生成的PSIJ匹配。
在图11B的系统中，电源电压VDDBA和电源电压VDDB中的电源噪声在特定电源噪声频率范围内基本上共同地影响时钟信号CLKA和CLKB。作为结果，减轻了CLKA和CLKB中的任何PSIJ的影响，并且改善了接口电路1101或1102捕获具有PSIJ的数据信号的能力，这是因为通过使抖动在该频率范围内基本上为共同的来减少了PSIJ定时损耗。
图12A图示了具有第一集成电路B的另一示例系统，该第一集成电路B生成具有电源感生抖动的时钟信号，该电源感生抖动基于从第二集成电路A提供的电源电压。集成电路A包括接口电路1101、时钟网络电路1103以及时钟发射器电路1105。集成电路B包括接口电路1102、时钟网络电路1104以及时钟接收器电路1106。
将电源电压VDDA提供给接口电路1101和时钟网络1103。电源电压VDDA可以在集成电路A中生成或者从外部源被提供给集成电路A。时钟网络1103中的一个或多个时钟缓冲器电路吸取源自电源电压VDDA的电流。电源电压VDDA可能具有电源噪声，该电源噪声使得时钟网络电路1103中的时钟缓冲器电路在时钟信号CLKA中生成电源感生抖动(PSIJ)。
将电源电压VDDB提供给接口电路1102。电源电压VDDB可以在集成电路B中生成或者从外部源被提供给集成电路B。
通过外部导体S12将电源电压VDDA从集成电路A提供到集成电路B。将电源电压VDDA提供给集成电路B中的时钟网络1104。对时钟信号CLK2进行缓冲以生成时钟信号CLKB的时钟网络1104中的时钟缓冲器电路中的一个或多个吸取源自电源电压VDDA的电流。时钟网络1104可以具有接收不同的电源电压的一个或多个时钟缓冲器电路。
在图12A中，时钟网络1104基于电源电压VDDA中的电源噪声而在CLKB中生成的PSIJ基本上与时钟网络1103基于VDDA中的电源噪声而在CLKA中生成的PSIJ匹配。集成电路A和集成电路B中的PSIJ在特定电源噪声频率范围内基本上共同地影响时钟信号CLKA和CLKB。作为结果，减小了CLKA和CLKB中的任何PSIJ的影响，其(类似于图11A和图11B的技术)通过使PSIJ基本上为共同的来改善了接口电路1101或1102准确地捕获导体S9上的具有PSIJ的数据信号的能力。
图12B图示了具有第一集成电路B的另一示例系统，该第一集成电路B生成具有电源感生抖动的时钟信号，该电源感生抖动基于使用从第二集成电路A提供的第二电源电压来生成的第一电源电压。集成电路A包括接口电路1101、时钟网络电路1103以及时钟发射器电路1105。集成电路B包括接口电路1102、时钟网络电路1104、时钟接收器电路1106以及调节器电路1201。
在图12B的实施例中，通过外部导体S 12将电源电压VDDA从集成电路A提供到调节器电路1201。调节器电路1201可以是例如DC-DC转换器电路或另一类型的调节器电路。调节器电路1201使用源自电源电压VDDA的电流来生成输出电源电压VDDAB。调节器电路1201在电源电压VDDAB中生成的电源噪声与VDDA中的电源噪声匹配。将调节器1201选择为具有在感兴趣的系统电源噪声频率范围内使VDDA中的大部分或所有电源噪声通过到VDDAB的噪声带宽。调节器电路1201可以生成大于、小于或等于电源电压VDDA的电源电压VDDAB。
将电源电压VDDAB提供给时钟网络1104。对时钟信号CLK2进行缓冲以生成时钟信号CLKB的时钟网络1104中的时钟缓冲器电路中的一个或多个吸取源自电源电压VDDAB的电流。
在图12B中，时钟网络1104基于电源电压VDDAB中的电源噪声而在CLKB中生成的PSIJ基本上与时钟网络1103基于VDDA中的电源噪声而在CLKA中生成的PSIJ匹配。在图12B的系统中，电源电压VDDAB和VDDA中的电源噪声在特定电源噪声频率范围内基本上共同地影响时钟信号CLKA和CLKB。作为结果，减轻了CLKA和CLKB中的任何PSIJ的影响，并且改善了接口电路1101或1102捕获导体S9上的具有PSIJ的数据信号的能力。
图13A图示了具有两个集成电路A和集成电路B的示例系统，每个集成电路生成具有电源感生抖动的时钟信号，该电源感生抖动基于从这两个集成电路外部的源提供的共同电源电压。集成电路A包括接口电路1101、时钟网络电路1103以及时钟发射器电路1105。集成电路B包括接口电路1102、时钟网络电路1104以及时钟接收器电路1106。
接口电路1101接收电源电压VDDA，并且接口电路1102接收电源电压VDDB。电源电压VDDCOM由集成电路A和集成电路B外部的源生成。通过外部导体S13将电源电压VDDCOM提供给集成电路A和集成电路B两者，如图13A所示。
对时钟信号CLK进行缓冲以生成时钟信号CLKA的时钟网络1103中的时钟缓冲器电路中的一个或多个吸取源自电源电压VDDCOM的电流。对时钟信号CLK2进行缓冲以生成时钟信号CLKB的时钟网络1104中的时钟缓冲器电路中的一个或多个吸取源自电源电压VDDCOM的电流。
如果电源电压VDDCOM具有电源噪声，则时钟网络1103生成具有基于VDDCOM中的任何电源噪声的PSIJ的时钟信号CLKA，并且时钟网络1104生成具有基于VDDCOM中的任何电源噪声的PSIJ的时钟信号CLKB。在图13A中，时钟网络1104基于电源电压VDDCOM中的电源噪声而在CLKB中生成的PSIJ基本上与时钟网络1103基于VDDCOM中的电源噪声而在CLKA中生成的PSIJ匹配。在图13A中，电源电压VDDCOM中的电源噪声在特定电源噪声频率范围内基本上共同地影响时钟信号CLKA和CLKB。
图13B图示了具有集成电路的示例系统，该集成电路生成具有电源感生抖动的时钟信号，该电源感生抖动基于使用从外部源提供的电源电压来生成的电源电压。图13B的系统包括集成电路A和集成电路B。集成电路A包括接口电路1101、时钟网络电路1103、时钟发射器电路1105以及调节器电路1301。集成电路B包括接口电路1102、时钟网络电路1104以及时钟接收器电路1106。
在图13B的实施例中，通过外部导体S13将电源电压VDDCOM从集成电路A和集成电路B外部的源提供到集成电路A和集成电路B。将VDDCOM提供到调节器电路1301的输入。调节器电路1301使用源自电源电压VDDCOM的电流来生成输出电源电压VDDCOMA。如果VDDCOM包含电源噪声，则调节器电路1301在电源电压VDDCOMA中生成电源噪声，其在系统电源噪声频率范围内基本上与VDDCOM中的电源噪声匹配。将调节器1301选择为具有在感兴趣的系统电源噪声频率范围内使VDDCOM中的大部分或所有电源噪声通过到VDDCOMA的噪声带宽。调节器电路1301可以生成大于、小于或等于电源电压VDDCOM的电源电压VDDCOMA。
将电源电压VDDCOMA提供给时钟网络1103。对时钟信号CLK进行缓冲以生成时钟信号CLKA的时钟网络1103中的时钟缓冲器电路中的一个或多个吸取源自电源电压VDDCOMA的电流。
还将电源电压VDDCOM提供给时钟网络1104。对时钟信号CLK2进行缓冲以生成时钟信号CLKB的时钟网络1104中的时钟缓冲器电路中的一个或多个吸取源自电源电压VDDCOM的电流。
在图13B中，时钟网络1104基于电源电压VDDCOM中的电源噪声而在CLKB中生成的PSIJ基本上与时钟网络1103基于VDDCOMA中的电源噪声而在CLKA中生成的PSIJ匹配。在图13B中，电源电压VDDCOM和VDDCOMA中的电源噪声在特定电源噪声频率范围内基本上共同地影响时钟信号CLKA和CLKB。
图13C图示了具有集成电路的另一示例系统，该集成电路生成具有电源感生抖动的时钟信号，该电源感生抖动基于使用从外部源提供的电源电压来生成的电源电压。图13C的系统包括集成电路A和集成电路B。集成电路A包括接口电路1101、时钟网络电路1103以及时钟发射器电路1105。集成电路B包括接口电路1102、时钟网络电路1104、时钟接收器电路1106以及调节器电路1302。
在图13C的实施例中，将VDDCOM提供到调节器电路1302的输入。调节器电路1302使用源自电源电压VDDCOM的电流来生成输出电源电压VDDCOMB。如果VDDCOM包含电源噪声，则调节器电路1302在电源电压VDDCOMB中生成的电源噪声与VDDCOM中的电源噪声匹配。将调节器1302选择为具有在感兴趣的系统电源噪声频率范围内使VDDCOM中的大部分或所有电源噪声通过到VDDCOMB的噪声带宽。调节器电路1302可以生成大于、小于或等于电源电压VDDCOM的电源电压VDDCOMB。
将电源电压VDDCOM提供给时钟网络1103。对时钟信号CLK进行缓冲以生成时钟信号CLKA的时钟网络1103中的时钟缓冲器电路中的一个或多个吸取源自电源电压VDDCOM的电流。
将电源电压VDDCOMB提供给时钟网络1104。对时钟信号CLK2进行缓冲以生成时钟信号CLKB的时钟网络1104中的时钟缓冲器电路中的一个或多个吸取源自电源电压VDDCOMB的电流。
在图13C中，时钟网络1104基于电源电压VDDCOMB中的电源噪声而在CLKB中生成的PSIJ基本上与时钟网络1103基于VDDCOM中的电源噪声而在CLKA中生成的PSIJ匹配。在图13C中，电源电压VDDCOM和VDDCOMB中的电源噪声在特定电源噪声频率范围内基本上共同地影响时钟信号CLKA和CLKB。
图14图示了具有两个集成电路的示例系统，每个集成电路生成具有PSIJ的时钟信号，该PSIJ基于从这两个集成电路中的另一个提供的电源电压。图14的系统包括集成电路A和集成电路B。集成电路A包括接口电路1101、时钟网络电路1103以及时钟发射器电路1105。集成电路B包括接口电路1102、时钟网络电路1104以及时钟接收器电路1106。
电源电压VDDA可以在集成电路A中生成或者从外部源被提供给集成电路A。将电源电压VDDA提供给时钟网络1103中的时钟缓冲器电路1103B。还通过外部导体S15将电源电压VDDA提供给集成电路B。将电源电压VDDA提供给时钟网络1104中的时钟缓冲器电路1104B。
电源电压VDDB可以在集成电路B中生成或者从外部源被提供给集成电路B。将电源电压VDDB提供给时钟网络1104中的时钟缓冲器电路1104A。还通过外部导体S14将电源电压VDDB提供给集成电路A。将电源电压VDDB提供给时钟网络1103中的时钟缓冲器电路1103A。
时钟缓冲器电路1103A-1103B对时钟信号CLK进行缓冲以生成时钟信号CLKA。时钟缓冲器电路1103A吸取源自电源电压VDDB的电流，并且时钟缓冲器电路1103B吸取源自电源电压VDDA的电流。时钟网络1103向时钟信号CLKA添加基于电源电压VDDA和VDDB中的电源噪声的PSIJ。时钟网络1103还可以具有附加的时钟缓冲器电路以及图14中未示出的其他电路。
时钟缓冲器电路1104A-1104B对时钟信号CLK2进行缓冲以生成时钟信号CLKB。时钟缓冲器电路1104A吸取源自电源电压VDDB的电流，并且时钟缓冲器电路1104B吸取源自电源电压VDDA的电流。时钟网络1104向时钟信号CLKB添加基于电源电压VDDA和VDDB中的电源噪声的PSIJ。时钟网络1104还可以具有附加的时钟缓冲器电路以及图14中未示出的其他电路。
在图14中，时钟网络1104基于电源电压VDDA和VDDB中的电源噪声而在CLKB中生成的PSIJ基本上与时钟网络1103基于VDDA和VDDB中的电源噪声而在CLKA中生成的PSIJ匹配。在图14中，电源电压VDDA和VDDB中的电源噪声在特定电源噪声频率范围内基本上共同地影响时钟信号CLKA和CLKB。
可以基于如下前提而实现替代性实施例，即当用于时钟缓冲和分配时两个集成电路器件上的电源噪声是基本上共享的(在传输频率限制内)，从而通过使绝大部分抖动在两个集成电路器件之间为共同的而最小化了PSIJ的系统影响。这种替代性实施例可以包括(例如使用片外时钟缓冲器)在两个集成电路器件之间进行时钟分配的替代性技术，等等。
已经出于图示和描述的目的而呈现了对示例性实施例的前述描述。前述描述并非旨在作为对在此公开的示例的穷举或限制。在某些实例中，实施例的特定特征可以在不对应地使用所阐明的其他特征的情况下采用。在不脱离权利要求书范围的情况下，根据上述阐述的很多修改、替换和变更都是可能的。

Claims (94)

1.一种系统，包括：
第一集成电路器件，包括可调延迟电路和第一接口电路，其中将第一时钟信号提供给所述可调延迟电路以产生延迟的时钟信号，其中将所述延迟的时钟信号提供给所述第一接口电路；以及
第二集成电路器件，包括：
第二接口电路，用以经由至少一个信号线路与所述第一集成电路器件传递数据；以及
电源电压感应电路，用以向所述第一集成电路器件提供噪声信号，其中所述噪声信号表明所述第二集成电路器件的电源电压中的噪声；以及
其中所述可调延迟电路基于所述噪声信号来调整所述延迟的时钟信号的延迟。
2.根据权利要求1的系统，其中所述第一集成电路器件进一步包括用以向所述第二集成电路器件输出第二时钟信号的时钟驱动器，其中所述第二时钟信号是从所述第一时钟信号导出的，其中所述第二集成电路器件从所述第一集成电路器件接收所述第二时钟信号，其中所述第二时钟信号由所述第二集成电路器件用来导出用于对由所述第二接口电路进行的数据传递进行钟控的第三时钟信号，并且其中所述第二集成电路器件包括用以从所述第二时钟信号导出所述第三时钟信号的内部时钟缓冲器。
3.根据权利要求1的系统，其中使用第二时钟信号来钟控由所述第二接口电路进行的数据传递，并且其中所述第二集成电路器件包括锁相环或延迟锁定环中的至少一个以生成所述第二时钟信号。
4.根据权利要求1的系统，其中所述第一集成电路器件进一步包括用以向所述第二集成电路器件中的时钟接收器输出第二时钟信号作为差分时钟信号的时钟驱动器，其中所述第二时钟信号是从所述第一时钟信号导出的，其中所述电源电压感应电路耦合到所述时钟接收器的输入端，其中所述电源电压感应电路通过所述差分时钟信号的共模电压的变化来向所述第一集成电路器件传送所述噪声信号，并且其中所述电源电压是用于将第三时钟信号从所述时钟接收器提供到所述第二接口电路的内部时钟缓冲器的电压源。
5.根据权利要求1的系统，其中所述电源电压感应电路通过差分信号来将所述噪声信号提供给所述第一集成电路器件。
6.根据权利要求1的系统，其中所述电源电压感应电路向所述第一集成电路器件提供单端噪声信号。
7.根据权利要求1的系统，其中所述电源电压感应电路向所述第一集成电路器件提供表明所述电源电压中的噪声的第一噪声信号，其中所述电源电压感应电路向所述第一集成电路器件提供表明所述第二集成电路器件的接地电压中的噪声的第二噪声信号，并且其中所述可调延迟电路基于所述第一噪声信号和第二噪声信号来调整所述延迟的时钟信号的延迟。
8.根据权利要求1的系统，其中由所述电源电压感应电路向所述第一集成电路器件提供的所述噪声信号表明所述电源电压中的噪声减去所述第二集成电路器件的接地电压中的噪声。
9.根据权利要求1的系统，其中所述第二集成电路器件进一步包括耦合到所述电源电压感应电路的第三接口电路，并且所述电源电压感应电路通过跨耦合到所述第三接口电路的外部数据线路传送的差分数据信号的共模电压的变化来向所述第一集成电路器件传送所述噪声信号。
10.根据权利要求1的系统，其中所述电源电压感应电路通过跨耦合到所述第二接口电路的外部数据线路传送的差分数据信号的共模电压的变化来向所述第一集成电路器件传送所述噪声信号。
11.根据权利要求1的系统，其中所述电源电压感应电路通过跨第一外部信号线路传送的差分时钟信号的共模电压的变化来向所述第一集成电路器件传送所述噪声信号，并且其中所述第一接口电路跨第二外部信号线路向所述第二接口电路传送写入数据。
12.根据权利要求1的系统，其中所述第二集成电路器件进一步包括耦合到所述电源电压感应电路的第三接口电路，并且所述电源电压感应电路通过耦合到所述第三接口电路的数据屏蔽管脚来向所述第一集成电路器件传送所述噪声信号。
13.根据权利要求1的系统，其中所述第二集成电路器件进一步包括耦合到所述电源电压感应电路的第三接口电路，并且所述电源电压感应电路通过跨耦合到所述第三接口电路的外部控制线路传送的差分控制信号的共模电压的变化来向所述第一集成电路器件传送所述噪声信号。
14.根据权利要求1的系统，其中所述电源电压感应电路包括耦合到电容器的第一电阻器和第二电阻器，并且其中所述电容器耦合到所述电源电压。
15.根据权利要求14的系统，其中所述第一电阻器耦合到所述第二集成电路器件上的时钟接收器的第一输入，所述第二电阻器耦合到所述时钟接收器的第二输入，所述电源电压感应电路通过差分时钟信号的共模电压的变化来向所述第一集成电路器件传送所述噪声信号，并且所述差分时钟信号是从所述第一时钟信号导出的并被传送到所述时钟接收器的所述第一输入和第二输入。
16.根据权利要求1的系统，其中所述第一集成电路器件进一步包括耦合为接收所述噪声信号的电阻器、从所述电阻器接收所述噪声信号的低通滤波器以及耦合到所述低通滤波器的放大器，并且其中所述放大器使得所述可调延迟电路基于从所述噪声信号生成的低通滤波的放大信号来改变所述延迟的时钟信号的延迟。
17.根据权利要求16的系统，其中所述第一集成电路器件进一步包括向所述第二集成电路器件输出第二时钟信号的时钟驱动器，其中所述第二时钟信号是从所述第一时钟信号导出的，并且其中所述电阻器耦合到所述时钟驱动器的输出。
18.根据权利要求1的系统，其中所述电源电压感应电路包括差分放大器、耦合到所述差分放大器的第一输入和所述电源电压的第一电容器以及耦合到所述差分放大器的第二输入和接地电压的第二电容器。
19.根据权利要求1的系统，其中所述第一集成电路器件进一步包括向所述第二集成电路器件输出信号的驱动器、耦合到所述驱动器的输出的电阻器、耦合到所述电阻器的第一放大器、耦合到所述第一放大器的低通滤波器以及耦合到所述低通滤波器的第二放大器，并且其中所述第二放大器基于在所述第一放大器处接收的所述噪声信号来改变所述可调延迟电路向所述延迟的时钟信号提供的延迟。
20.根据权利要求1的系统，其中所述第二集成电路器件进一步包括耦合为与所述第一集成电路器件传递差分信号的第三接口电路，并且其中所述电源电压感应电路通过所述差分信号的共模电压来将所述噪声信号提供给所述第一集成电路器件。
21.根据权利要求1的系统，其中所述电源电压感应电路向所述第一集成电路器件提供表明电源电压中的在第一共模电压之上的噪声的第一噪声信号，其中接地电压感应电路向所述第一集成电路器件提供表明所述第二集成电路器件的接地电压中的在第二共模电压之上的噪声的第二噪声信号，并且其中所述可调延迟电路基于所述第一噪声信号和第二噪声信号来调整所述延迟的时钟信号的延迟。
22.根据权利要求21的系统，其中所述电源电压感应电路包括耦合到第一电容器的第一电阻器和第二电阻器，其中所述接地电压感应电路包括耦合到第二电容器的第三电阻器和第四电阻器，其中所述第一电容器耦合为接收所述电源电压，并且其中所述第二电容器耦合为接收所述接地电压。
23.根据权利要求1的系统，其中所述第一集成电路器件包括存储器控制器，并且所述第二集成电路器件包括存储器。
24.根据权利要求1的系统，其中所述第一集成电路器件和第二集成电路器件接收频率参考时钟信号并补偿所述频率参考时钟信号之间的相位差。
25.根据权利要求1的系统，其中所述系统是具有单向时钟信号的源同步系统。
26.一种系统，包括：
第一集成电路，包括接收器和第一时钟网络，其中由延迟电路和所述第一时钟网络将第一时钟信号驱动到所述接收器作为延迟的时钟信号；以及
第二集成电路，包括发射器和第二时钟网络，其中使用第一外部互连和所述第二时钟网络将所述第一时钟信号驱动到所述发射器作为第二时钟信号，其中所述发射器通过第二外部互连向所述接收器传送数据信号，并且其中所述延迟电路按照至少基于所述第一外部互连的延迟、所述第二外部互连的延迟以及在所述第一时钟网络的延迟和第二时钟网络的延迟之间的差异的总和的延迟来延迟所述延迟的时钟信号。
27.根据权利要求26的系统，其中所述延迟电路是第三外部互连。
28.根据权利要求27的系统，其中所述第三外部互连具有到所述第一集成电路的可调终止连接。
29.根据权利要求26的系统，其中所述延迟电路包括电感器和电容器。
30.根据权利要求26的系统，其中所述延迟电路是所述第一集成电路内部的可调延迟电路。
31.根据权利要求26的系统，其中所述延迟电路的所述延迟由寄存器设置调整。
32.根据权利要求26的系统，其中所述延迟电路按照以下延迟来延迟所述延迟的时钟信号以使得响应于使得所述发射器传送所述数据信号中的每个比特的所述第一时钟信号的循环而由所述接收器捕获所述数据信号中的所述比特。
33.根据权利要求26的系统，其中所述第二集成电路进一步包括用以向所述第一集成电路提供噪声信号的电源电压感应电路，其中所述噪声信号表明所述第二集成电路的电源电压中的噪声；以及
其中所述第一集成电路进一步包括所述第一时钟网络中的可调延迟电路，所述可调延迟电路基于所述噪声信号来调整所述延迟的时钟信号的延迟。
34.一种集成电路，包括：
可调延迟电路，其中将第一时钟信号提供给可调延迟电路以产生延迟的时钟信号；以及
经由至少一个管脚传递信号的接口电路，其中将所述延迟的时钟信号提供给所述接口电路，其中所述集成电路接收外部提供的、表明电源电压中的噪声的噪声信号，并且其中所述可调延迟电路基于所述外部提供的噪声信号来调整所述延迟的时钟信号的延迟。
35.根据权利要求34的集成电路，其中所述集成电路接收第一外部提供的、表明所述电源电压中的噪声的噪声信号，其中所述集成电路接收第二外部提供的、表明接地电压中的噪声的噪声信号，并且其中所述可调延迟电路基于所述第一外部提供的噪声信号和第二外部提供的噪声信号来调整所述延迟的时钟信号的延迟。
36.根据权利要求34的集成电路，进一步包括：
时钟驱动器，用以向管脚输出第二时钟信号作为差分时钟信号，其中所述第二时钟信号是从所述第一时钟信号导出的，并且其中通过所述差分时钟信号的共模电压的变化来向所述集成电路传送所述外部提供的噪声信号。
37.根据权利要求34的集成电路，进一步包括：
低通滤波器，耦合为接收所述外部提供的噪声信号；以及
放大器，耦合到所述低通滤波器，其中所述放大器使得所述可调延迟电路基于所述外部提供的噪声信号来改变所述延迟的时钟信号的延迟。
38.根据权利要求34的集成电路，进一步包括：
差分信令管脚对，其中所述可调延迟电路对通过所述差分信令管脚对传送的共模电压进行响应。
39.一种第一集成电路，包括：
接收器，用以通过第一外部互连从第二集成电路上的发射器接收数据信号；以及
第一时钟网络，其中通过延迟电路和所述第一时钟网络将第一时钟信号驱动到所述接收器以生成延迟的时钟信号，其中通过第二外部互连和所述第二集成电路上的第二时钟网络将所述第一时钟信号驱动到所述发射器作为第二时钟信号，并且其中所述延迟电路按照至少基于所述第一外部互连的延迟、所述第二外部互连的延迟以及在所述第一时钟网络的延迟和第二时钟网络的延迟之间的差异的总和的延迟来延迟所述延迟的时钟信号。
40.根据权利要求39的第一集成电路，其中所述延迟电路是第三外部互连，并且所述第三外部互连具有到所述第一集成电路的可调终止连接。
41.根据权利要求39的第一集成电路，其中所述延迟电路按照以下延迟来延迟所述延迟的时钟信号以使得响应于使得所述发射器传送所述数据信号中的每个比特的所述第一时钟信号的循环而由所述接收器捕获所述数据信号中的所述比特。
42.根据权利要求39的第一集成电路，其中所述延迟电路是可调延迟电路。
43.根据权利要求39的第一集成电路，其中所述延迟电路是所述第一集成电路中的电压控制延迟线。
44.根据权利要求39的第一集成电路，其中所述延迟电路是由寄存器设置控制的可编程延迟线。
45.一种集成电路，包括：
电源电压感应电路，用以提供跨第一管脚的第一共模电压中的第一噪声信号，其中所述第一噪声信号表明所述集成电路的电源电压中的噪声；以及
接地电压感应电路，用以提供跨第二管脚的第二共模电压中的第二噪声信号，其中所述第二噪声信号表明所述集成电路的接地电压中的噪声。
46.根据权利要求45的集成电路，进一步包括：
第一接口电路，耦合到所述电源电压感应电路，其中所述电源电压感应电路通过与所述第一接口电路传递的所述第一共模电压的变化来传送所述第一噪声信号；以及
第二接口电路，耦合到所述接地电压感应电路，其中所述接地电压感应电路通过与所述第二接口电路传递的所述第二共模电压的变化来传送所述第二噪声信号。
47.根据权利要求46的集成电路，进一步包括：
第三接口电路，其向时钟网络传送第一时钟信号，其中所述时钟网络向所述第一接口电路和第二接口电路传送从所述第一时钟信号导出的第二时钟信号，并且其中所述时钟网络接收所述电源电压和所述接地电压。
48.根据权利要求45的集成电路，其中所述电源电压感应电路包括耦合到电容器的第一电阻器和第二电阻器，并且其中所述电容器耦合到所述电源电压。
49.一种方法，包括：
生成基于第一集成电路的电源电压中的噪声而变化的第一噪声信号；
基于所述第一噪声信号调整提供给第二集成电路中的延迟的时钟信号的延迟；以及
在所述第一集成电路上的第一接口电路与所述第二集成电路上的第二接口电路之间传递数据，其中将所述延迟的时钟信号提供给所述第二接口电路。
50.根据权利要求49的方法，进一步包括：
生成基于所述第一集成电路上的接地电压中的噪声而变化的第二噪声信号，
其中调整提供给所述延迟的时钟信号的延迟进一步包括基于所述第一噪声信号和基于所述第二噪声信号来调整提供给所述延迟的时钟信号的所述延迟。
51.根据权利要求49的方法，其中生成基于第一集成电路的电源电压中的噪声而变化的第一噪声信号进一步包括基于所述第一集成电路的所述电源电压中的噪声减去接地电压中的噪声而变化的所述第一噪声信号。
52.根据权利要求49的方法，进一步包括：
通过差分信号的共模电压的变化来向所述第二集成电路传送所述第一噪声信号。
53.根据权利要求49的方法，进一步包括：
向所述第二集成电路传送所述第一噪声信号作为单端信号。
54.根据权利要求49的方法，其中所述延迟的时钟信号是从第二时钟信号导出的，其中将从所述第二时钟信号导出的第三时钟信号从所述第二集成电路传送到所述第一集成电路，并且其中将从所述第三时钟信号导出的第四时钟信号提供给所述第一接口电路。
55.一种方法，包括：
使用第一集成电路上的延迟电路和第一时钟网络来向所述第一集成电路上的接收器传送第一时钟信号作为延迟的时钟信号；
使用第一外部互连和第二集成电路上的第二时钟网络向所述第二集成电路上的发射器传送所述第一时钟信号作为第二时钟信号，
通过第二外部互连将数据信号从所述发射器传送到所述接收器，并且其中所述延迟电路按照至少基于所述第一外部互连的延迟、所述第二外部互连的延迟以及在所述第一时钟网络的延迟和第二时钟网络的延迟之间的差异的总和的延迟来延迟所述延迟的时钟信号。
56.根据权利要求55的方法，其中所述延迟电路具有可调延迟。
57.根据权利要求55的方法，其中所述延迟电路是延迟线。
58.根据权利要求55的方法，其中所述延迟电路是第三外部互连。
59.一种系统，包括：
第一集成电路器件，包括：
第一内部时钟缓冲器电路，其吸取源自第一电源电压的电流，所述第一内部时钟缓冲器电路用以提供第一内部时钟信号；以及
第一接口电路，用以相对于所述第一内部时钟信号同步地输出数据；以及
第二集成电路器件，包括：
第二内部时钟缓冲器电路，其吸取源自所述第一电源电压的电流，所述第二内部时钟缓冲器电路用以生成第二内部时钟信号；以及
第二接口电路，用以相对于所述第二内部时钟信号同步地接收数据。
60.根据权利要求59的系统，其中经由导体，所述第一电源电压对于所述第一集成电路器件和第二集成电路器件是共同的。
61.根据权利要求59的系统，其中所述第一集成电路器件和第二集成电路器件中的至少一个进一步包括调节器电路，所述调节器电路使用所述第一电源电压来生成第二电源电压，从而使得相应的第一内部时钟缓冲器电路和第二内部时钟缓冲器电路之一经由所述第二电源电压吸取源自所述第一电源电压的电流。
62.根据权利要求59的系统，其中所述第一集成电路器件和第二集成电路器件中的至少一个吸取来自从所述第一电源电压导出的第二电源电压的电流。
63.根据权利要求59的系统，其中将所述第一电源电压从所述第一集成电路器件和第二集成电路器件外部的源提供到所述第一集成电路器件和所述第二集成电路器件。
64.根据权利要求59的系统，其中所述第一集成电路器件进一步包括时钟接收器电路，其中所述第一内部时钟信号是从在所述时钟接收器电路处接收的外部定时信号导出的，并且其中所述外部定时信号由所述第二集成电路器件提供。
65.根据权利要求59的系统，其中所述第二集成电路器件进一步包括时钟接收器电路，其中所述第二内部时钟信号是从在所述时钟接收器电路处接收的外部定时信号导出的，并且其中所述外部定时信号由所述第一集成电路器件提供。
66.根据权利要求59的系统，其中所述第一集成电路器件和第二集成电路器件之一是存储器器件并且所述第一集成电路器件和第二集成电路器件中的另一个是控制器器件。
67.一种第一集成电路，包括：
第一时钟缓冲器电路，其吸取源自第一电源电压的电流，所述第一时钟缓冲器电路用以提供第一内部时钟信号；以及
接口电路，用以相对于所述第一内部时钟信号同步地向第二集成电路输出数据，其中所述第二集成电路相对于第二内部时钟信号同步地接收所述数据，其中所述第二内部时钟信号由第二时钟缓冲器电路生成，所述第二时钟缓冲器电路吸取源自所述第一电源电压的电流。
68.根据权利要求67的第一集成电路，其中所述第一时钟缓冲器电路的延迟特性相对于所述第一电源电压中存在的噪声而变化。
69.根据权利要求67的第一集成电路，其中所述第一电源电压在所述第二集成电路中生成。
70.根据权利要求67的第一集成电路，其中所述第一时钟缓冲器电路是片上时钟分配网络的一部分。
71.根据权利要求67的第一集成电路，其中所述第一集成电路和第二集成电路中的至少一个进一步包括调节器电路，所述调节器电路使用所述第一电源电压来生成第二电源电压，从而使得相应的第一时钟缓冲器电路和第二时钟缓冲器电路之一经由所述第二电源电压吸取源自所述第一电源电压的电流。
72.根据权利要求67的第一集成电路，其中所述接口电路吸取来自从所述第一电源电压导出的第二电源电压的电流。
73.根据权利要求67的第一集成电路，其中将所述第一电源电压从所述第一集成电路和第二集成电路外部的源提供到所述第一集成电路和所述第二集成电路。
74.根据权利要求67的第一集成电路，其中所述第一集成电路进一步包括时钟接收器电路，其中所述第一内部时钟信号是从在所述时钟接收器电路处接收的外部定时信号导出的，并且其中所述外部定时信号由所述第二集成电路提供。
75.根据权利要求67的第一集成电路，其中所述第二集成电路进一步包括时钟接收器电路，其中所述第二内部时钟信号是从在所述时钟接收器电路处接收的外部定时信号导出的，并且其中所述外部定时信号由所述第一集成电路提供。
76.根据权利要求67的第一集成电路，其中所述第一集成电路和第二集成电路之一是存储器器件并且所述第一集成电路和第二集成电路中的另一个是控制器器件。
77.一种第一集成电路，包括：
第一时钟缓冲器电路，其吸取源自第一电源电压的电流，所述第一时钟缓冲器电路用以提供第一内部时钟信号；以及
接口电路，用以相对于所述第一内部时钟信号同步地从第二集成电路接收数据，其中所述第二集成电路相对于第二内部时钟信号同步地向所述第一集成电路传送所述数据，其中所述第二内部时钟信号由第二时钟缓冲器电路生成，所述第二时钟缓冲器电路吸取源自所述第一电源电压的电流。
78.根据权利要求77的第一集成电路，其中经由导体，所述第一电源电压对于所述第一集成电路和第二集成电路是共同的。
79.根据权利要求77的第一集成电路，其中所述第一集成电路和第二集成电路中的至少一个进一步包括调节器电路，所述调节器电路使用所述第一电源电压来生成第二电源电压，从而使得相应的第一时钟缓冲器电路和第二时钟缓冲器电路之一经由所述第二电源电压吸取源自所述第一电源电压的电流。
80.根据权利要求77的第一集成电路，其中所述接口电路吸取来自从所述第一电源电压导出的第二电源电压的电流。
81.根据权利要求77的第一集成电路，其中将所述第一电源电压从所述第一集成电路和第二集成电路外部的源提供到所述第一集成电路和所述第二集成电路。
82.根据权利要求77的第一集成电路，其中所述第一集成电路进一步包括时钟接收器电路，其中所述第一内部时钟信号是从在所述时钟接收器电路处接收的外部定时信号导出的，并且其中所述外部定时信号由所述第二集成电路提供。
83.根据权利要求77的第一集成电路，其中所述第二集成电路进一步包括时钟接收器电路，其中所述第二内部时钟信号是从在所述时钟接收器电路处接收的外部定时信号导出的，并且其中所述外部定时信号由所述第一集成电路提供。
84.根据权利要求77的第一集成电路，其中所述第一时钟缓冲器电路的延迟特性相对于所述第一电源电压中存在的噪声而变化。
85.根据权利要求77的第一集成电路，其中所述第一电源电压在所述第二集成电路中生成。
86.一种操作第一集成电路器件的方法，所述方法包括：
吸取第一时钟缓冲器电路中的电流以提供第一内部时钟信号，其中所述电流源自第一电源电压；以及
相对于所述第一内部时钟信号同步地与第二集成电路器件传递数据，其中所述第二集成电路器件相对于第二时钟信号同步地与所述第一集成电路器件传送所述数据，其中所述第二时钟信号由第二时钟缓冲器电路生成，所述第二时钟缓冲器电路吸取源自所述第一电源电压的电流。
87.根据权利要求86的方法，其中经由导体，所述第一电源电压对于所述第一集成电路器件和第二集成电路器件是共同的。
88.根据权利要求86的方法，进一步包括：
使用所述第一电源电压来生成第二电源电压，从而使得相应的第一时钟缓冲器电路和第二时钟缓冲器电路之一经由所述第二电源电压吸取源自所述第一电源电压的电流。
89.根据权利要求86的方法，进一步包括：
吸取来自从所述第一电源电压导出的第二电源电压的所述第一集成电路器件和第二集成电路器件中的至少一个中的电流。
90.根据权利要求86的方法，进一步包括：
从所述第一集成电路器件和第二集成电路器件外部的源在所述第一集成电路器件和在所述第二集成电路器件处接收所述第一电源电压。
91.根据权利要求86的方法，进一步包括：
使用所述第一集成电路器件中的时钟接收器电路来从外部定时信号生成所述第一内部时钟信号，其中所述外部定时信号由所述第二集成电路器件提供。
92.根据权利要求86的方法，进一步包括：
使用所述第二集成电路器件中的时钟接收器电路来从外部定时信号生成所述第二时钟信号，其中所述外部定时信号由所述第一集成电路器件提供。
93.根据权利要求86的方法，其中所述第一电源电压在所述第二集成电路器件中生成。
94.根据权利要求86的方法，其中所述第一时钟缓冲器电路的延迟特性相对于所述第一电源电压中存在的噪声而变化。
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