JP2012532369A - ノイズを補償するためにクロック信号を調節する技法 - Google Patents

ノイズを補償するためにクロック信号を調節する技法 Download PDF

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Abstract

【課題】 クロック信号を調節してノイズを補償することである。
【解決手段】 第１の集積回路（ＩＣ）は、調節可能な遅延回路と第１のインターフェイス回路とを有する。第１のインターフェイス回路に与える遅延クロック信号を作り出すために、調節可能な遅延回路に第１のクロック信号が与えられる。第２のＩＣは、電源電圧検知回路と、第１のＩＣを相手にデータを転送する第２のインターフェイス回路とを有する。電源電圧検知回路は、第２のＩＣの電源電圧内のノイズを示すノイズ信号を第１のＩＣに与える。そのノイズ信号に基づいて、調節可能な遅延回路が遅延クロック信号の遅延を調節する。他の実施形態では、エッジが着色されたクロック信号が、集積回路（ＩＣ）間で高周波ジッタを共通にすることにより、それらのＩＣ間のデータ伝送における高周波ジッタの影響を減らす。他の実施形態では、電源電圧を使用して複数のＩＣ上でクロック信号を生成する。
【選択図】 図１

Description

技術分野
本開示は電子回路に関し、より詳細には、クロック信号を調節してノイズを補償する技法に関する。
背景
同期メモリシステムにおけるクロックアーキテクチャなど、集積回路装置のクロッキングは、内部的に集積回路装置に分配され、かつ集積回路装置全体にわたって分配されるクロック信号をもたらす。クロック信号がクロックバッファを介して伝送されるとき、そのクロック信号は、クロックバッファが受け取る電源電圧上の電源ノイズの影響を受ける。電源ノイズ（ＰＳＮ）は、バッファされるとき、電源誘起ジッタ（ＰＳＩＪ）をクロック信号内にもたらすことがある。メモリ装置から読取データを伝送する時間を決めるクロック信号の中のＰＳＩＪは、コントローラ装置が自らのクロック信号を使ってその読取データを捕捉するときに悪影響を有することがある。
第２の集積回路内で生成される電源ノイズ（ＰＳＮ）に基づき、クロック信号内に実質的に一致する電源誘起ジッタ（ＰＳＩＪ）を生成する第１の集積回路を有するシステムの一例を示す図である。 メモリ装置内で生成されるＰＳＮに基づき、受信機クロック信号内にＰＳＩＪを生成するコントローラ装置を有するシステムの一例を示す図である。 メモリ装置内の電源ノイズ（ＰＳＮ）から接地電圧ノイズ（ＧＶＮ）を引くことに基づき、受信機クロック信号内にＰＳＩＪを生成するコントローラ装置を有するシステムの一例を示す図である。 メモリ装置内で生成されるＰＳＮからＧＶＮを引くことに基づき、受信機クロック信号内にＰＳＩＪを生成するコントローラ装置を有するシステムの別の一例を示す図である。 メモリ装置内で生成されるＰＳＮからＧＶＮを引くことに基づき、受信機クロック信号内にＰＳＩＪを生成するコントローラ装置を有するシステムのさらに別の一例を示す図である。 メモリ装置内のＰＳＮに基づき、受信機クロック信号内にＰＳＩＪを生成するコントローラ装置を有するシステムの別の一例を示す図である。 メモリ装置内のＰＳＮに基づき、送信クロック信号内にＰＳＩＪを生成するコントローラ装置を有するシステムの一例を示す図である。 信号の飛行時間を一致させることにより着色データを生成するシステムの一例を示す図である。 受信機クロック信号の経路内に調節可能な遅延回路を追加することにより着色読取データを提供するシステムの別の一例を示す図である。 図９に示す信号の一部についての波形の例を示すタイミング図である。 第２の集積回路から供給される電源電圧に基づく電源誘起ジッタ（ＰＳＩＪ）を有するクロック信号を生成する、第１の集積回路を有するシステムの一例を示す図である。 第２の集積回路から供給される第２の電源電圧を使用して生成される第１の電源電圧に基づく電源誘起ジッタを有するクロック信号を生成する、第１の集積回路を有するシステムの一例を示す図である。 第２の集積回路から供給される電源電圧に基づく電源誘起ジッタを有するクロック信号を生成する、第１の集積回路を有するシステムの別の一例を示す図である。 第２の集積回路から供給される第２の電源電圧を使用して生成される第１の電源電圧に基づく電源誘起ジッタを有するクロック信号を生成する、第１の集積回路を有するシステムの別の一例を示す図である。 両方の集積回路にとって外部の電源から供給される共通の電源電圧に基づく電源誘起ジッタを有するクロック信号をそれぞれ生成する、２つの集積回路を有するシステムの一例を示す図である。 外部電源から供給される電源電圧を使用して生成される電源電圧に基づく電源誘起ジッタを有するクロック信号を生成する集積回路を有するシステムの一例を示す図である。 外部電源から供給される電源電圧を使用して生成される電源電圧に基づく電源誘起ジッタを有するクロック信号を生成する集積回路を有するシステムの別の一例を示す図である。 他方の集積回路から供給される電源電圧に基づくＰＳＩＪを有するクロック信号をそれぞれ生成する、２つの集積回路を有するシステムの一例を示す図である。
詳細な説明
以下により詳細に記載する実施形態によれば、第２の集積回路から第１の集積回路に電源ノイズ情報が伝送される。この電源ノイズ情報は、第１の集積回路上の第１のクロック信号内に補償電源誘起ジッタ（ＰＳＩＪ）を生成するために使用し、その補償電源誘起ジッタは、２つのクロック信号間の相対的ジッタを低減するために、第２の集積回路上の第２のクロック信号内のＰＳＩＪをたどる。第１のクロック信号は第１のインターフェイス回路をクロック制御し、第２のクロック信号は第２のインターフェイス回路をクロック制御する。
一実施形態によれば、第２の集積回路からビットを伝送するために使用するクロック信号内の同一クロックエッジ（または一連のクロックエッジの中の近位のクロックエッジ）に応じてデータ信号内の各ビットを第１の集積回路に捕捉させるために、クロック信号に遅延が加えられる。この実施形態は、エッジが着色された(edge-colored)クロック信号を提供して、第１の集積回路と第２の集積回路との間で高周波ジッタを共通にすることにより、第１の集積回路と第２の集積回路との間のデータ伝送における高周波ジッタの影響を減らしまたはなくす。
本明細書に示す実施形態の例では、システムが少なくとも２つの集積回路（ＩＣ）装置を含む。例えば、第１のＩＣ装置は、少なくとも第２のＩＣ装置、例えば同期集積回路メモリ装置の動作を制御するメモリコントローラとすることができる。この第１の装置は、調節可能な遅延回路を有する。その調節可能な遅延回路は、第１のクロック信号を遅延させて、第１の装置内の第１のインターフェイス回路に遅延クロック信号を与える。第２の装置内の第２のインターフェイス回路は、第３のクロック信号に応答して第１のインターフェイス回路を相手にデータを転送する。第２の装置内の検知回路が、第２の装置内の電源ノイズ（ＰＳＮ）に基づいて変化するノイズ信号を第１の装置に与える。第１の装置内の調節可能な遅延回路は、そのノイズ信号に基づいて遅延クロック信号の遅延を調節して、第２の装置内のクロックバッファが第３のクロック信号内に生成する電源誘起ジッタ（ＰＳＩＪ）に相関し、一致するＰＳＩＪを遅延クロック信号内に生成する。第２の装置内の電源ノイズに基づいて遅延クロック信号の遅延を調節することにより、データとそのデータをクロック制御するために使用する遅延クロック信号との間のタイミング関係に、より少ない相対的クロックジッタを被らせる。相対的ジッタを減らすことは、十分低いビット誤り率でデータを受信できなくなるまで高周波クロッキングを利用できるようにし得るので、そのように遅延クロック信号の遅延を調節することは、より速いデータ転送速度で、インターフェイス回路間でデータを転送することも可能にする。
本明細書に示す他の実施形態によれば、第１の集積回路上の第１のクロック信号内に補償電源誘起ジッタ（ＰＳＩＪ）を生成するために電源ノイズ情報が使用され、その補償電源誘起ジッタは、２つのクロック信号間の相対的ジッタを低減するために、第２の集積回路上の第２のクロック信号内のＰＳＩＪをたどる。電源ノイズを有する電源電圧は、例えば第１の集積回路から第２の集積回路に与えられる。あるいは、電源ノイズを有する電源電圧は、外部電源から第１の集積回路および第２の集積回路に与えられる。この電源電圧は、第１の集積回路内で第１のクロック信号を生成する回路に給電するために使用される。この電源電圧は、第２の集積回路内で第２のクロック信号を生成する回路に給電するためにも使用される。第１のクロック信号は第１のインターフェイス回路をクロック制御し、第２のクロック信号は第２のインターフェイス回路をクロック制御する。
図１は、第２の集積回路内で生成される電源ノイズに基づき、第１の集積回路内のクロック信号内に補償ＰＳＩＪを生成するシステムの一例を示す。図１のシステムは、第１の集積回路Ａと第２の集積回路Ｂとを含む。集積回路Ａは、インターフェイス回路１０２と調節可能な遅延回路１０６とを含む。集積回路Ｂは、インターフェイス回路１０４と、クロックバッファ１０５と、電源ノイズ検知回路１０８とを含む。
インターフェイス回路１０２は、インターフェイス回路１０４を相手にデータを転送する。例えば、一実施形態では、インターフェイス回路１０２は受信機回路を含み、インターフェイス回路１０４は送信機回路を含む。１組の共通の信号線上の双方向インターフェイスを得るために、インターフェイス回路１０２は送信機回路を含むこともでき、インターフェイス回路１０４は受信機回路を含むことができる。
この実施形態では、クロックバッファ１０５が、クロック信号ＣＬＫＢを、バッファ済みクロック信号ＣＬＫＢＸとしてインターフェイス回路１０４に送る。クロックバッファ１０５は、集積回路Ｂの中の電源電圧ＶＤＤから給電される。電源電圧ＶＤＤは、ＣＬＫＢＸ内の電源誘起ジッタ（ＰＳＩＪ）をバッファ１０５に引き起こさせる電源ノイズを有することがある。
電源ノイズ検知回路１０８も、集積回路Ｂの中で電源電圧ＶＤＤを得る。電源ノイズ検知回路１０８は、電源電圧ＶＤＤ内の電源ノイズ（ＰＳＮ）に基づいて変化するノイズ信号ＶＰＳＮを生成する。ノイズ信号ＶＰＳＮは、調節可能な遅延回路１０６の制御入力に伝送される。
調節可能な遅延回路１０６は、集積回路Ａ上でクロック信号ＣＬＫを遅延させて、インターフェイス回路１０２をクロック制御する遅延クロック信号ＣＬＫＤを生成する。調節可能な遅延回路１０６は、ノイズ信号ＶＰＳＮ内の変動に基づき、遅延クロック信号ＣＬＫＤに与える遅延を変える。調節可能な遅延回路１０６は、ノイズ信号ＶＰＳＮに基づいてＣＬＫＤの遅延を調節して、クロックバッファ１０５がＣＬＫＢＸ内に生成する電源誘起ジッタ（ＰＳＩＪ）と実質的に一致するＰＳＩＪをＣＬＫＤ内に生成する。その結果、集積回路Ｂの中のＰＳＮがクロック信号ＣＬＫＤおよびＣＬＫＢＸに実質的に同様に影響し、ＣＬＫＢＸに対する任意のＰＳＩＪの影響力、およびＰＳＩＪを有するデータを集積回路Ｂから受け取るインターフェイス回路１０２の能力を軽減する。
図２は、メモリ装置によって与えられる電源ノイズ（ＰＳＮ）情報に基づき、コントローラ装置内で生成されるクロック信号内に補償ＰＳＩＪを生成するシステムの一例を示す。一実施形態では、ＰＳＮ情報は、差動クロック信号のコモンモード電圧を変調することによりメモリ装置からコントローラ装置に伝送される。コントローラ装置は、メモリ装置内で生成されるＰＳＮに基づき、受信機クロック信号の遅延を調節する。コントローラ装置は、追加のピンを使用することなしに、ある周波数範囲内でメモリ装置上の送信クロック信号が被ったＰＳＩＪに実質的に一致するジッタを、受信機クロック信号内に引き起こす。その結果、図２のシステムは、メモリ装置上に電源ノイズおよびＰＳＩＪがあるにもかかわらず、データと受信機クロック信号との間のタイミングを理想値により近づける。
一実施形態では、図２のシステムは、コントローラ集積回路（ＩＣ）装置とメモリ集積回路（ＩＣ）装置とを含む。メモリＩＣ装置は、送信機タイミング回路２０２と、ドライバ回路２０４と、ピン２０６Ａ−２０６Ｂおよび２３６Ａ−２３６Ｂと、抵抗器２３８および２４０と、コンデンサ２４２と、受信機回路２４４と、クロックバッファ２４６とを含む。コントローラＩＣ装置は、タイミング回路２１２と、受信機回路２１０と、ピン２０８Ａ−２０８Ｂおよび２３４Ａ−２３４Ｂと、クロックバッファ２１４と、調節可能な遅延回路２１６と、可変利得増幅器２１８と、低域フィルタ（ＬＰＦ）２２０と、抵抗器２２２および２２４と、クロック信号源２２６と、ドライバ回路２３２とを含む。
クロック信号源２２６は、ドライバ回路２３２および調節可能な遅延回路２１６の入力に伝送される、デジタル周期クロック信号ＣＬＫＳを生成する。一実施形態では、ドライバ回路２３２が、そのクロック信号を差動クロック信号ＣＬＫとしてピン２３４Ａ−２３４Ｂを介してコントローラＩＣの外部に伝送する。次いでその差動クロック信号ＣＬＫは、外部信号線Ｓ１−Ｓ２上で伝えられ、ピン２３６Ａ−２３６Ｂを介してメモリＩＣによって受け取られる。メモリＩＣは、差動ピン２３６Ａ−２３６Ｂを使用して差動クロック信号ＣＬＫを受け取るための受信機回路２４４を含む。受信機回路２４４は、受け取った差動クロック信号ＣＬＫから、クロックバッファ２４６に与えられる内部クロック信号ＣＬＫ１を生成する。クロックバッファ２４６は、ＣＬＫ１を送信クロック信号ＣＬＫＴとして送信機タイミング回路２０２のクロック入力に送る。クロックバッファ２４６は、電源電圧ＶＤＤ内のＰＳＮによってもたらされるＰＳＩＪをＣＬＫＴ内に生成する。内部クロック信号ＣＬＫ１は、差動線を使用して、またはシングルエンド手法を使用してメモリＩＣ上に分配することができる。
一実施形態では、クロック信号ＣＬＫＴに応答し、送信機タイミング回路２０２が読取データ信号ＲＤＴＸをドライバ回路２０４の入力に伝送する。ドライバ回路２０４は、その読取データ信号ＲＤＴＸを差動読取データ信号ＤＡＴＡとしてピン２０６Ａ−２０６Ｂを介してメモリＩＣの外部に送る。次いでその読取データ信号ＤＡＴＡは、外部信号線Ｓ３−Ｓ４によって伝送され、ピン２０８Ａ−２０８Ｂを介してコントローラＩＣによって受け取られる。別の実施形態では、ドライバ２０４が、読取データ信号をシングルエンド方式で単一の信号線を介して提供する。単純にするために、この実施形態では信号線Ｓ３およびＳ４を単方向であるものとして示し、コントローラＩＣおよびメモリＩＣの両方に送信回路および受信回路の両方を組み込むことにより、双方向であるものとして設計することもできる。
受信機回路２１０が、ピン２０８Ａ−２０８Ｂにおいて読取データ信号ＤＡＴＡを受け取る。受信機回路２１０は、その読取データ信号をタイミング回路２１２の入力に送る。タイミング回路２１２は、受信機クロック信号ＣＬＫＲに応答して読取データ信号を出力して、読取データ信号ＲＤＲＸを生成する。タイミング回路２１２は、例えばフリップフロップ回路、ラッチ回路、またはサンプラ回路とすることができる。
抵抗器２４０がピン２３６Ａに結合され、抵抗器２３８がピン２３６Ｂに結合される。抵抗器２３８および２４０は、コンデンサ２４２を介してメモリＩＣ内の電源電圧ＶＤＤにＡＣ結合される。抵抗器２３８および２４０は同じ抵抗値を有する。電源電圧ＶＤＤは、受信機回路２４４およびクロックバッファ回路２４６に電荷を供給する電源電圧と同じである。代替的実施形態では、メモリ装置からコモンモードの差動クロックチャネルに電源電圧ＶＤＤを結合するために、抵抗器分圧回路網や他の技法を使用することなど、他の方法を使用することができる。
コンデンサ２４２ならびに抵抗器２３８および２４０は、メモリＩＣ上で電源電圧ＶＤＤ内の電源ノイズを検知する検知回路である。一実施形態では、この検知回路は、差動クロック信号ＣＬＫのコモンモード電圧により、ピン２３６Ａ−２３６Ｂから、ピン２３４Ａ−２３４Ｂにバックチャネル技法で電源電圧ＶＤＤの電源ノイズ情報を伝送させる。差動クロック信号ＣＬＫのコモンモード電圧は、電源電圧ＶＤＤ内の電源ノイズに基づいて変化する。
一実施形態では、抵抗器２２２および２２４は、ピン２３４Ａおよび２３４Ｂにおける電圧信号を平均して、低域フィルタ２２０の入力部における（すなわちノード２２１における）差動クロック信号ＣＬＫのコモンモード電圧ＶＣＭ，ＣＬＫを抽出する平均化回路である。抵抗器２２２および２２４は同じ抵抗値を有する。低域フィルタ２２０は、可変利得増幅器２１８の第１の入力への出力電圧信号として、ＶＣＭ，ＣＬＫの低周波成分しか通さない。限定することを意図しない一例として、低域フィルタ２２０は、約５００ＭＨｚの遮断周波数を有することができる。低域フィルタ２２０は、（例えばクロストークによる）受け取った電源ノイズ信号の任意の高周波成分をフィルタにかけて除去する。
可変利得増幅器２１８は、低域フィルタ２２０の出力電圧信号と基準電圧信号ＶＲＥＦとの間の差を増幅して出力制御電圧信号ＶＣＬを生成する。増幅器２１８は、ＶＣＭ，ＣＬＫ内に存在する電源ノイズの任意の減衰を補償することができる。増幅器２１８は、利得制御信号ＶＧに基づいて設定される可変利得を有する。
増幅器２１８の出力制御電圧信号ＶＣＬは、調節可能な遅延回路２１６に伝送される。調節可能な遅延回路２１６は、例えば電圧制御遅延線（ＶＣＤＬ）とすることができる。調節可能な遅延回路２１６は、クロック信号ＣＬＫＳを遅延させて遅延クロック信号ＣＬＫＤを生成する。
ＣＬＫＳに関連して調節可能な遅延回路２１６がＣＬＫＤに与える遅延は、制御電圧信号ＶＣＬによって決定される可変遅延である。増幅器２１８は、ＶＣＭ，ＣＬＫの低周波成分、要するにメモリ装置のＶＤＤの変化に基づいてＶＣＬを調節する。ＶＣＬの変化は、ＣＬＫＳに関連してＣＬＫＤに与える遅延を遅延回路２１６に変えさせる。クロックバッファ２１４は、ＣＬＫＤを受信機クロック信号ＣＬＫＲとして回路２１２のクロック入力に送る。
バッファ２１４および調節可能な遅延回路２１６からなるクロックバッファチェーンの最初に調節可能な遅延回路２１６を置くことにより、調節可能な遅延回路２１６は、少量の電力を消費する比較的小さな遅延線とすることができる。また、調節可能な遅延回路２１６を小さなサイズに保つことにより、増幅器２１８および調節可能な遅延回路２１６からなる調整器は、比較的高帯域幅を有することができる。
一実施形態では、増幅器２１８および調節可能な遅延回路２１６は、クロックバッファ２４６の電圧−時間変換機能(function)に実質的に一致する電圧−時間変換機能を有するように調節される。クロックバッファ２４６の電圧−時間変換機能は、ＶＤＤ内のＰＳＮに応じてＣＬＫＴ内に生成されるＰＳＩＪを参照する。回路２１６および２１８の電圧−時間変換機能は、ＶＤＤ内のＰＳＮに応じてＣＬＫＤ内に生成されるＰＳＩＪを参照する。増幅器２１８および調節可能な遅延回路２１６の変換機能は、様々な設定の性能を直接観察することにより、またはＶＤＤを明確に調節し、ＣＬＫＴとＣＬＫＲとの間の相対的なタイムシフトを観察し、それに応じて利得制御電圧ＶＧを調節することにより較正することができる。例えば、ＣＬＫＴとＣＬＫＲとの間のタイムシフトは、メモリ装置の送信機およびコントローラの受信機の公称タイミング整合に対するその影響によって検知することができる。
コントローラ装置における処理、電源電圧、および温度（ＰＶＴ）の変動は、増幅器２１８および調節可能な遅延回路２１６の電圧−時間変換機能の変化をもたらすことができる。増幅器２１８の利得は、ＰＶＴが引き起こす回路２１６／２１８の変換機能の変化を補償するための制御信号ＶＧによって変えることができる。ＣＬＫのコモンモード電圧により電源ノイズが伝送されない場合（ＶＤＤがちょうどその公称値にある場合）、増幅器２１８は、調節可能な遅延回路２１６の両端間にゼロ以外の電圧を生成する。周期的手順により、電圧および温度の変動、ならびに電圧−時間変換機能におけるそれらのそれぞれの変化を実際の動作中にさらに較正することができる。
コントローラ装置は、ＶＣＭ，ＣＬＫ内のノイズに基づいてＣＬＫＤに与える遅延を調節して、メモリのＶＤＤ ＰＳＮに応じてクロックバッファ２４６によって生成されるＣＬＫＴ内のＰＳＩＪに一致するＰＳＩＪをＣＬＫＤおよびＣＬＫＲ内にもたらす。その結果、（特定の電源ノイズ周波数範囲内で）ＣＬＫＴに影響を及ぼすメモリ装置の電源電圧ＶＤＤ内の電源ノイズに最も良く一致するように、クロック信号ＣＬＫＲに影響を与えるために、メモリ装置の電源電圧ＶＤＤ内の電源ノイズが使用される。
メモリ装置内のＶＤＤ内のノイズによってもたらされるＰＳＩＪは、コントローラ装置内の電源電圧ノイズによってもたらされるＰＳＩＪに通常は一致しない。図２の回路は、メモリ装置のＰＳＩＪをコントローラ装置内で補償することにより、メモリ装置のＰＳＩＪの影響を減らすのに役立つ。図２は、メモリ装置内のＶＤＤによってもたらされるＰＳＩＪを、帰路の帯域幅を限度としてコントローラ装置上で一致させる。例えば、図２のシステムは１００〜３００ＭＨｚの範囲内でＶＤＤ内の電源ノイズをたどることができる。
ＶＤＤ内の電源ノイズ（ＰＳＮ）はクロック信号ＣＬＫのコモンモード電圧により返されるので、ＰＳＮをＶＤＤからＣＬＫＲに転送するために追加のピンは必要ない。
ＰＳＩＪとしての、ＶＤＤ内のＰＳＮの上述の帰路を介したＣＬＫＲへの飛行時間をＴＦＬ，ＰＳＮと称する。回路２０２から回路２１２への読取データ信号の一次飛行時間をＴＦＬ，ＲＤと称する。図２のシステムは、ＴＦＬ，ＰＳＮを、ＴＦＬ，ＲＤとほぼ等しくする。図２のシステムでは、回路２１２におけるＣＬＫＲと読取データ信号との間のタイミング関係は理想値により近い。本明細書に示す実施形態では、メモリＩＣおよびコントローラＩＣは、ダブルデータレート（ＤＤＲ）や、次世代のダイナミックＲＡＭシグナリングプロトコルおよび論理層プロトコルなどのメモリプロトコルを利用することができる。他の実施形態では、コントローラＩＣおよびメモリＩＣは、他の種類のメモリアレイアーキテクチャおよびメモリアレイ技術、例えば不揮発性フラッシュメモリ技術や抵抗ベースメモリアレイ技術を利用することができる。
図３は、メモリ装置内の電源ノイズから接地電圧ノイズを引くことに基づき、コントローラ装置内の受信機クロック信号内にＰＳＩＪを生成するシステムの一例を示す。ＶＤＤ内の電源ノイズ（ＰＳＮ）からＶＳＳ内の接地電圧ノイズ（ＧＶＮ）を引いたものが、クロック信号のコモンモード電圧によりコントローラ装置に伝送される。コントローラ装置は、そのクロック信号のコモンモード電圧に基づき、受信機クロック信号ＣＬＫＲ内にＰＳＩＪを生成する。ＣＬＫＲ内に生成されるＰＳＩＪは、追加のピンを使用することなしに、ある周波数範囲内でピン２０６Ａ−２０６Ｂにおいてデータ信号ＤＡＴＡ上に後に現れる、送信クロック信号ＣＬＫＴに加えられるＰＳＩＪに一致する。図３のシステムは、ＰＳＩＪがあるにもかかわらず、受信機クロック信号ＣＬＫＲとコントローラ装置が受け取る読取データとの間のタイミング関係を理想値により近づける。
図３のシステムは、コントローラ集積回路（ＩＣ）装置とメモリ集積回路（ＩＣ）装置とを含む。メモリ装置は、送信機タイミング回路２０２と、ドライバ回路２０４と、ピン２０６Ａ−２０６Ｂおよび２３６Ａ−２３６Ｂと、受信機回路２４４と、クロックバッファ２４６と、増幅器３０４と、コンデンサ３０２および３０６と、抵抗器３１０および３１２とを含む。コントローラ装置は、タイミング回路２１２と、受信機回路２１０と、ピン２０８Ａ−２０８Ｂおよび２３４Ａ−２３４Ｂと、クロックバッファ２１４と、調節可能な遅延回路２１６と、可変利得増幅器２１８と、ＬＰＦ２２０と、クロック信号源２２６と、ドライバ回路２３２と、増幅器３０８と、コンデンサ３２０と、抵抗器３１４、３１６、および３１８とを含む。
メモリ装置内で、増幅器３０４の非反転入力がコンデンサ３０２を介して高電源電圧ＶＤＤにＡＣ結合され、増幅器３０４の反転入力がコンデンサ３０６を介して低電源電圧ＶＳＳにＡＣ結合される。本明細書では、低電源電圧ＶＳＳを接地電圧とも呼ぶ。増幅器３０４が、ＶＤＤ内の電源ノイズからＶＳＳ内のノイズを引いた差を増幅して出力電圧信号を生成する。増幅器３０４の出力電圧信号は、抵抗器３１０および３１２を介してピン２３６Ａ−２３６Ｂの両端間のコモンモード電圧に加えられる。増幅器３０４の出力電圧信号は、クロック信号ＣＬＫのコモンモード電圧内の変動信号として、コントローラ装置内のピン２３４Ａ−２３４Ｂに返される。
増幅器３０８が、その非反転入力において、抵抗器３１４および３１６を介してＣＬＫのコモンモード電圧を受け取る。抵抗器３１８およびコンデンサ３２０によって形成される低域フィルタが、ＣＬＫのコモンモード電圧のフィルタ済みバージョンを増幅器３０８の反転入力に与える。増幅器３０８は、ピン２３４Ａ−２３４Ｂ上で送られるＣＬＫのコモンモード電圧と、ＣＬＫのコモンモード電圧のフィルタ済みバージョンとの間の差を増幅して出力信号を生成する。増幅器３０８の出力信号は、クロック信号ＣＬＫのコモンモード電圧に基づいて変化する。
増幅器３０８の出力信号は、低域フィルタ２２０によってフィルタされる。増幅器３０８の出力信号の低周波成分が、フィルタ２２０により可変利得増幅器２１８の入力に渡される。増幅器２１８は、フィルタ２２０が通す信号と基準電圧ＶＲＥＦとの間の差を増幅して制御電圧信号ＶＣＬを生成する。図２のシステムと同様に、ＶＣＬは、調節可能な遅延回路２１６がＣＬＫＤに与える遅延を制御する。
クロックバッファ２４６は、ＶＤＤのＰＳＮからＶＳＳのＧＶＮを引くことに基づくＰＳＩＪをＣＬＫＴ内に生成する。図３のコントローラ装置は、クロックバッファ２４６がＣＬＫＴ内に生成するＰＳＩＪを再現するＰＳＩＪをＣＬＫＤ／ＣＬＫＲ内に生成する。その結果、特定の電源ノイズ周波数範囲内で、クロック信号ＣＬＫＲに影響を与えるＶＤＤのＰＳＮからＶＳＳのＧＶＮを引いたものが、ＣＬＫＴに影響を与えるＶＤＤのＰＳＮからＶＳＳのＧＶＮを引いたもの、要するにピン２０６Ａ−２０６ＢにおけるＤＡＴＡ信号のタイミングをたどる。
図３のシステムは、ＣＬＫＲ内にＰＳＩＪとして生成されるＶＤＤおよびＶＳＳ内のノイズの飛行時間を、読取データ信号の一次飛行時間とほぼ等しくする。その結果、読取データ信号に対するＣＬＫＲのタイミングが理想的であることにより近くなる。
図４は、メモリ装置内で生成される電源電圧ノイズ（ＰＳＮ）から接地電圧ノイズ（ＧＶＮ）を引くことに基づき、コントローラ装置内の受信機クロック信号内にＰＳＩＪを生成するシステムの一例を示す。ＶＤＤ内のＰＳＮからＶＳＳ内のＧＶＮを引いたものが、予備のピンの両端間の差動モード電圧上でコントローラ装置に伝送される。コントローラ装置は、その差動モード電圧に基づき、受信機クロック信号ＣＬＫＲ内にＰＳＩＪを生成する。ＣＬＫＲ内に生成されるＰＳＩＪは、特定の周波数範囲内で送信クロック信号ＣＬＫＴ内に生成されるＰＳＩＪに一致する。図４のシステムは、ＣＬＫＲとコントローラ装置が受け取る読取データ信号との間のタイミング関係を理想的なタイミング関係により近づける。
図４のシステムは、コントローラＩＣ装置とメモリＩＣ装置とを含む。メモリ装置は、送信機タイミング回路２０２と、ドライバ回路２０４と、ピン２０６Ａ−２０６Ｂと、ピン４０６Ａ−４０６Ｂと、受信機回路４１４と、抵抗器４１２および４１６と、コンデンサ４１０および４１８と、ピン４２１と、回路４２２と、クロックバッファ回路４２３とを含む。コントローラ装置は、タイミング回路２１２と、受信機回路２１０と、ピン２０８Ａ−２０８Ｂおよび４０４Ａ−４０４Ｂと、クロックバッファ２１４と、調節可能な遅延回路２１６と、可変利得増幅器２１８と、ＬＰＦ２２０と、ドライバ回路４０２と、増幅器４０８とを含む。回路４２２は、位相ロックループ（ＰＬＬ）または遅延ロックループ（ＤＬＬ）である。
ＰＬＬ／ＤＬＬ４２２は、外部の情報源からピン４２１を介して基準クロック信号ＣＬＫＲＥＦを受け取る。ＰＬＬ／ＤＬＬ４２２は、ＣＬＫＲＥＦに応答して出力クロック信号ＣＬＫＭを生成する。クロックバッファ４２３がクロック信号ＣＬＫＭをバッファして、送信クロック信号ＣＬＫＴを生成する。クロック信号ＣＬＫＴは、送信機タイミング回路２０２の入力に与えられる。ＰＬＬ／ＤＬＬ４２２は、クロックバッファ４２３によってもたらされる低周波ジッタを補償するように設計される。クロックバッファ４２３は、ＶＤＤおよびＶＳＳを受け取るために結合される。クロックバッファ４２３は、ＶＤＤ内のＰＳＮからＶＳＳ内のＧＶＮを引くことに基づくＰＳＩＪをＣＬＫＴ内に生成する。
ドライバ回路４０２は、ピン４０４Ａ−４０４Ｂ、外部信号線Ｓ５−Ｓ６、およびピン４０６Ａ−４０６Ｂを介し、受信機回路４１４の入力端子に差動信号を伝送するために結合される。ドライバ回路４０２、ピン４０４Ａ−４０４Ｂおよび４０６Ａ−４０６Ｂ、ならびに受信機回路４１４は様々な目的で使用することができる。例えばドライバ回路４０２は、受信機回路４１４に書込みデータまたはデータマスク信号を伝送するためだけに使用することができる。したがって、ＶＤＤ−ＶＳＳ電源ノイズが返されているとき、ドライバ回路４０２および受信機回路４１４は使用不能にされ、または機能していない可能性がある。あるいは、シリアル構成コマンドやリセット信号など、より低速の制御信号をメモリ装置に伝送するためにドライバ回路４０２を使用することができ、そのドライバ回路４０２は、ＶＤＤ−ＶＳＳ電源ノイズが返されているときはやはり使用されない可能性がある。当業者なら理解できるように、代替的実施形態では、ＶＤＤノイズまたはＶＤＤ−ＶＳＳ電源ノイズのための帰路として、様々なアイドル状態の他のピンを使用することができる。
ピン４０６Ａは、コンデンサ４１０および抵抗器４１２を介してメモリ装置上の電源電圧ＶＤＤにＡＣ結合される。ＶＤＤ内のＰＳＮは、ピン４０６Ａ、信号線Ｓ５、およびピン４０４Ａを介して増幅器４０８の非反転入力に伝送される。ピン４０６Ｂは、コンデンサ４１８および抵抗器４１６を介して接地電圧ＶＳＳにＡＣ結合される。ＶＳＳ内のＧＶＮは、ピン４０６Ｂ、信号線Ｓ６、およびピン４０４Ｂを介して増幅器４０８の反転入力に伝送される。信号線Ｓ５−Ｓ６上の差動信号は、ＶＤＤ内のＰＳＮからＶＳＳ内のＧＶＮを引くことに基づいて変化する。
増幅器４０８は、ピン４０４Ａにおける電圧とピン４０４Ｂにおける電圧との間の差を増幅して出力信号を生成する。増幅器４０８の出力信号は、線Ｓ５およびＳ６上の差動信号に基づいて変化する。増幅器４０８の出力信号は低域フィルタ２２０によってフィルタされ、増幅器２１８の入力に伝送される。増幅器２１８は、フィルタ２２０が通す信号と基準電圧ＶＲＥＦとの間の差を増幅して制御電圧信号ＶＣＬを生成する。
図４のシステムは、メモリ装置内のＶＤＤのＰＳＮからＶＳＳのＧＶＮを引くことに基づくＰＳＩＪをＣＬＫＲ内に生成する。ＶＤＤのＰＳＮからＶＳＳのＧＶＮを引くことによってもたらされるＣＬＫＲ内のＰＳＩＪは、特定の周波数範囲内で、ＶＤＤのＰＳＮからＶＳＳのＧＶＮを引くことに応答してクロックバッファ４２３によって生成されるＣＬＫＴ内のＰＳＩＪをたどる。図４のシステムは、読取データ信号に対するＣＬＫＲのタイミングが理想的であることにより近くなるように、ＰＳＩＪとしてＣＬＫＲに加えられるＶＤＤおよびＶＳＳ内のノイズの飛行時間を、読取データ信号の飛行時間とほぼ等しくする。その結果、図４のシステムは、メモリ装置上のクロックバッファ４２３によってもたらされるＣＬＫＴ内の中周波／高周波のＰＳＮおよびＧＶＮを補償する。
図５は、メモリ装置内で生成される電源ノイズ（ＰＳＮ）から接地電圧ノイズ（ＧＶＮ）を引くことに基づき、受信機クロック信号内にＰＳＩＪを生成するコントローラ装置を有するシステムの一例を示す。ＶＤＤ内のＰＳＮが、第１のデータ信号のコモンモード電圧によりメモリ装置からコントローラ装置に送られる。ＶＳＳ内のＧＶＮが、第２のデータ信号のコモンモード電圧によりメモリ装置からコントローラ装置に送られる。コントローラ装置は、第１のデータ信号のコモンモード電圧と第２のデータ信号のコモンモード電圧との間の差に基づき、受信機クロック信号ＣＬＫＲ内にＰＳＩＪを生成する。ＣＬＫＲ内に生成されるＰＳＩＪは、ある周波数範囲内で送信クロック信号ＣＬＫＴ内に生成されるＰＳＩＪに一致する。ＣＬＫＴは、第１のデータ信号および第２のデータ信号をコントローラ装置に伝送するために使用される。図５のシステムは、第１のデータ信号および第２のデータ信号のタイミングに対するＣＬＫＲのタイミングを理想値により近づける。
図５のシステムは、コントローラＩＣ装置とメモリＩＣ装置とを含む。メモリ装置は、ピン２３６Ａ−２３６Ｂと、受信機回路２４４と、クロック回路網５４２と、送信機タイミング回路５０２および５０４と、ドライバ回路５０６および５０８と、抵抗器５１０−５１３と、コンデンサ５１４および５１６と、ピン５１８Ａ−５１８Ｂと、ピン５２０Ａ−５２０Ｂとを含む。コントローラ装置は、調節可能な遅延回路２１６と、ドライバ回路２３２と、ピン２３４Ａ−２３４Ｂと、ピン５２２Ａ−５２２Ｂと、ピン５２４Ａ−５２４Ｂと、抵抗器５２６−５２９と、受信機回路５３０および５３２と、タイミング回路５３４および５３６と、クロック回路網５３８と、増幅器５４０と、コンデンサ５４１とを含む。タイミング回路５３４および５３６は、例えばフリップフロップ回路またはサンプラ回路とすることができる。
受信機回路２４４は、ドライバ回路２３２からクロック信号ＣＬＫを受け取り、そのクロック信号をＣＬＫ１としてクロック回路網５４２に送る。クロック回路網５４２は、一緒に直列に結合されるバッファのチェーンを含む。クロック回路網５４２は、クロック信号ＣＬＫ１をバッファして送信クロック信号ＣＬＫＴを生成する。ＣＬＫＴは、送信機タイミング回路５０２および５０４のクロック入力に与えられる。
送信機タイミング回路５０２は、送信クロック信号ＣＬＫＴに応答し、第１の読取データ信号ＲＤＴＸ１をドライバ回路５０６の入力に送る。ドライバ回路５０６は、ピン５１８Ａ−５１８Ｂ、２つの外部信号線、およびピン５２２Ａ−５２２Ｂを介し、受信機回路５３０の入力にその第１の読取データ信号を差動信号として送る。受信機回路５３０は、その第１の読取データ信号をタイミング回路５３４の入力に送る。タイミング回路５３４は、受信機クロック信号ＣＬＫＲに応答し、その第１のデータ読取信号をＲＤＲＸ１として出力する。
送信機タイミング回路５０４は、送信クロック信号ＣＬＫＴに応答し、第２の読取データ信号ＲＤＴＸ２をドライバ回路５０８の入力に伝送する。ドライバ回路５０８は、ピン５２０Ａ−５２０Ｂ、２つの外部信号線、およびピン５２４Ａ−５２４Ｂを介し、受信機回路５３２の入力にその第２の読取データ信号を差動信号として送る。受信機回路５３２は、その第２の読取データ信号をタイミング回路５３６の入力に送る。タイミング回路５３６は、ＣＬＫＲに応答し、その第２の読取データ信号をＲＤＲＸ２として出力する。
データペアピン５１８Ａ−５１８Ｂのコモンモード電圧は、抵抗器５１０および５１１ならびにコンデンサ５１４を介してメモリ装置上の電源電圧ＶＤＤにＡＣ結合される。コンデンサ５１４および抵抗器５１０−５１１は、ＶＤＤ内のＰＳＮを第１の読取データ信号のコモンモード電圧により、外部信号線を介してピン５２２Ａ−５２２Ｂに伝送させる。抵抗器５１０および５１１は同じ抵抗値を有する。
抵抗器５２６−５２７は、ピン５２２Ａ−５２２Ｂにおける電圧信号を平均して、増幅器５４０の非反転（＋）入力における第１の読取データ信号のコモンモード電圧を生成する平均化回路を形成する。抵抗器５２６および５２７は同じ抵抗値を有する。
データペアピン５２０Ａ−５２０Ｂのコモンモード電圧は、抵抗器５１２および５１３ならびにコンデンサ５１６を介してメモリ装置上の接地電圧ＶＳＳにＡＣ結合される。コンデンサ５１６および抵抗器５１２−５１３は、ＶＳＳ内のＧＶＮを第２の読取データ信号のコモンモード電圧により、外部信号線を介してピン５２４Ａ−５２４Ｂに伝送させる。抵抗器５１２および５１３は同じ抵抗値を有する。
抵抗器５２８−５２９は、ピン５２４Ａ−５２４Ｂにおける電圧信号を平均して、増幅器５４０の反転（−）入力における第２の読取データ信号のコモンモード電圧を生成する平均化回路である。抵抗器５２８および５２９は同じ抵抗値を有する。コンデンサ５４１および抵抗器５２６−５２９は、増幅器５４０の入力において受け取られるコモンモード電圧の高周波ノイズをフィルタする低域フィルタとして機能する。
増幅器５４０は、第１の読取データ信号のフィルタ済みコモンモード電圧と、第２の読取データ信号のフィルタ済みコモンモード電圧との間の差を増幅して出力制御電圧信号ＶＣＬを生成する。増幅器５４０は、ＶＤＤ内のＰＳＮからＶＳＳ内のＧＶＮを引いたものの低周波成分に基づき、ＶＣＬを調節する。制御電圧信号ＶＣＬは、調節可能な遅延回路２１６がＣＬＫＳに関連してＣＬＫＤに与える遅延を制御する。
クロック回路網５３８は、一緒に直列に結合されるバッファのチェーンを含む。クロック回路網５３８は、そのバッファのチェーンを使用してＣＬＫＤをバッファして受信機クロック信号ＣＬＫＲを生成する。受信機クロック信号ＣＬＫＲは、タイミング回路５３４および５３６のクロック入力端子に伝送される。
コントローラ装置は、メモリ装置内のＶＤＤのＰＳＮからＶＳＳのＧＶＮを引くことに基づくＰＳＩＪをＣＬＫＲ内に生成する。ＶＤＤおよびＶＳＳ内のノイズに基づいてＣＬＫＲ内に生成されるＰＳＩＪは、特定の周波数範囲内でＶＤＤおよびＶＳＳ内のノイズに基づいて回路網５４２によってＣＬＫＴ内に生成されるＰＳＩＪをたどる。図５のシステムは、ＰＳＩＪとしてＣＬＫＲ内に生成されるＶＤＤおよびＶＳＳ内のノイズの飛行時間を、第１の読取データ信号および第２の読取データ信号それぞれの飛行時間とほぼ等しくする。
様々な実施形態によれば、ＶＤＤ内のＰＳＮおよびＶＳＳ内のＧＶＮをコモンモード電圧により伝送するために使用するリンクは、メモリ装置とコントローラ装置との間で、いずれの方向にデータを伝送してもよい。例えば、ＶＤＤのＰＳＮはアドレスピンを介して伝送することができる。アドレスは、読取操作中にアドレスピンを介してコントローラ装置からメモリ装置に伝送される。
図６は、メモリ装置内の電源電圧ＶＤＤの電源ノイズ（ＰＳＮ）に基づき、受信機クロック信号ＣＬＫＲ内にＰＳＩＪを生成するコントローラ装置を有するシステムの一例を示す。電源電圧ＶＤＤ内のＰＳＮが、差動信号のコモンモード電圧によりメモリ装置からコントローラ装置に送られる。差動信号は、メモリ装置にクロック信号を伝送するために使用されるピンおよび外部信号線とは異なるピンおよび外部信号線により、コントローラ装置に伝送される。コントローラ装置は、差動信号のコモンモード電圧に基づいてＣＬＫＲ内にＰＳＩＪを生成する。ＣＬＫＲ内に生成されるＰＳＩＪは、特定の周波数範囲内で送信クロック信号ＣＬＫＴ内に生成されるＰＳＩＪに一致する。図６のシステムは、読取データ信号のタイミングに対するＣＬＫＲのタイミングを理想値により近づける。
図６のシステムは、コントローラＩＣ装置とメモリＩＣ装置とを含む。メモリ装置は、送信機タイミング回路２０２と、ドライバ回路２０４と、ピン２０６Ａ−２０６Ｂと、ピン２３６Ａ−２３６Ｂと、受信機回路２４４と、クロックバッファ２４６と、ドライバ回路６１６と、抵抗器６１０および６１２と、コンデンサ６１４と、ピン６０８Ａ−６０８Ｂとを含む。コントローラ装置は、タイミング回路２１２と、受信機回路２１０と、ピン２０８Ａ−２０８Ｂと、クロックバッファ２１４と、調節可能な遅延回路２１６と、可変利得増幅器２１８と、ＬＰＦ２２０と、ドライバ回路２３２と、ピン２３４Ａ−２３４Ｂと、抵抗器６０２および６０４と、ピン６０６Ａ−６０６Ｂとを含む。
図６では、クロック信号ＣＬＫＳがドライバ回路２３２の入力端子に伝送される。ドライバ回路２３２は、外部信号線を介してＣＬＫＳをクロック信号ＣＬＫとして受信機回路２４４に伝送する。
メモリ装置内のドライバ回路６１６は、ピン６０８Ａ−６０８Ｂを介し、差動信号（例えばクロック信号、制御信号、またはデータ信号）をコントローラ装置に伝送するために使用することができる。あるいはドライバ回路６１６は、使用しないドライバ回路または限られた状況でしか使用しないドライバ回路とすることができる。
ピン６０８Ａは、抵抗器６１２およびコンデンサ６１４を介してメモリ装置の電源電圧ＶＤＤにＡＣ結合され、ピン６０８Ｂは、抵抗器６１０およびコンデンサ６１４を介してＶＤＤにＡＣ結合される。抵抗器６１０および６１２は同じ抵抗値を有する。コンデンサ６１４ならびに抵抗器６１０および６１２を介し、ピン６０８Ａ−６０８Ｂの両端間で、差動信号のコモンモード電圧内にＶＤＤ内のＰＳＮが引き起こされる。ＶＤＤ内のＰＳＮは、差動信号のコモンモード電圧により、外部信号線を介してコントローラ装置内のピン６０６Ａ−６０６Ｂに伝送される。
抵抗器６０２および６０４は、ピン６０６Ａ−６０６Ｂにそれぞれ結合される。抵抗器６０２および６０４は同じ抵抗値を有する。抵抗器６０２および６０４は、ピン６０６Ａ−６０６Ｂにおける電圧信号を平均して、ＬＰＦ２２０の入力における差動信号のコモンモード電圧を生成する平均化回路である。ＬＰＦ２２０は、差動信号のコモンモード電圧の低周波成分を増幅器２１８に与える。増幅器２１８は、ＬＰＦ２２０によってフィルタされた後のコモンモード電圧をＶＲＥＦと比較して、上記で論じたようにＶＣＬを生成する。
コントローラ装置は、メモリ装置の電源電圧ＶＤＤのＰＳＮに基づくＰＳＩＪをクロック信号ＣＬＫＲ内に生成する。したがって、ＣＬＫＲに影響を与えるＶＤＤ内のＰＳＮは、ＰＳＮの特定の周波数範囲内でメモリ装置内のＣＬＫＴに影響を与えるＶＤＤ内のＰＳＮをたどる。
図６のシステムは、ＣＬＫＲ内のＰＳＩＪへのＶＤＤ内のＰＳＮの飛行時間を、読取データ信号の飛行時間とほぼ等しくする。その結果、ＣＬＫＲと読取データ信号との間のタイミング関係が理想値により近くなる。
図７は、メモリ装置の電源電圧ＶＤＤ内のＰＳＮに基づき、送信クロック信号ＣＬＫＴ内にＰＳＩＪを生成するコントローラ装置を有するシステムの一例を示す。ＶＤＤ内のＰＳＮが、クロック信号のコモンモード電圧により外部信号線を介してメモリ装置からコントローラ装置に伝送される。コントローラ装置は、追加のピンを使用することなしに、コモンモード電圧に基づき、受信機クロック信号ＣＬＫＲ内のＰＳＩＪをたどるＰＳＩＪをＣＬＫＴ内に生成する。図７のシステムは、書込みデータ信号とＣＬＫＲとの間のタイミング関係を理想値により近づける。
図７のシステムは、コントローラＩＣ装置とメモリＩＣ装置とを含む。メモリＩＣ装置は、受信機タイミング回路７１２と、受信機回路７１０と、ピン７０８Ａ−７０８Ｂおよび２３６Ａ−２３６Ｂと、抵抗器２３８および２４０と、コンデンサ２４２と、受信機回路２４４と、クロックバッファ２４６とを含む。コントローラＩＣ装置は、送信機タイミング回路７０２と、ドライバ回路７０４と、ピン７０６Ａ−７０６Ｂおよび２３４Ａ−２３４Ｂと、クロックバッファ２１４と、調節可能な遅延回路２１６と、可変利得増幅器２１８と、ＬＰＦ２２０と、抵抗器２２２および２２４と、ドライバ回路２３２とを含む。
コントローラ装置内で、送信機タイミング回路７０２が、送信クロック信号ＣＬＫＴに応答し、書込みデータ信号ＷＤＴＸをドライバ回路７０４の入力に伝送する。クロックバッファ回路２１４は、クロック信号ＣＬＫＤの遅延済みかつバッファ済みバージョンとしてＣＬＫＴを生成する。ドライバ回路７０４は、書込みデータ信号を、例えば差動信号形式でメモリ装置に伝送する。書込みデータ信号は、ドライバ７０４から、ピン７０６Ａ−７０６Ｂ、外部信号線、およびピン７０８Ａ−７０８Ｂを介し、受信機回路７１０の入力に送られる。
受信機回路７１０は、書込みデータ信号（例えばシングルエンド信号）を受信機タイミング回路７１２の入力に伝送する。受信機タイミング回路７１２は、受信機クロック信号ＣＬＫＲに応答して書込みデータ信号ＷＤＲＸを出力する。クロックバッファ２４６は、クロック信号ＣＬＫ１をバッファしてクロック信号ＣＬＫＲを生成する。クロックバッファ２４６は、ＶＤＤ内のＰＳＮに基づいてＣＬＫＲ内にＰＳＩＪを生成する。書込みデータ信号ＷＤＲＸ内のビットは、メモリ装置内のメモリセルの中に記憶することができる。
図２の実施形態と同様に、図７のシステムは、メモリ装置の電源電圧ＶＤＤのＰＳＮ情報に基づく補償ＰＳＩＪをクロック信号ＣＬＫＤ内に生成する。図７のシステムでは、ＶＤＤ内のノイズからＣＬＫＴ内に生成されるＰＳＩＪが、ＰＳＮの特定の周波数範囲内でＶＤＤ内のノイズからＣＬＫＲ内に生成されるＰＳＩＪに一致する。その結果、ＣＬＫＲと回路７１２における書込みデータ信号との間のタイミング関係が理想的であることにより近くなる。受信機クロック信号に関するＰＳＩＪ情報を伝えるために使用される本明細書に記載のすべての実施形態は、コントローラ装置からの送信クロック信号にも当てはまる。
図２〜３および図５〜６の実施形態では、ソースクロック信号ＣＬＫＳが、外部信号線および内部回路を介してメモリ装置に送られてＣＬＫＴが生成され、そのＣＬＫＴは、読取データ信号を伝送するために使用される。読取データ信号は、外部信号線を介してメモリ装置からコントローラ装置に伝送される。ＣＬＫＳは、コントローラ装置内の回路を介して送られてＣＬＫＲが生成され、そのＣＬＫＲは、読取データ信号を捕捉するために使用される。クロック信号とデータ信号の遅延の差が原因で、読取データ信号内のビットを捕捉するために使用されるＣＬＫＲ内のクロックエッジが、読取データ信号内の同一ビットを伝送するために使用されたＣＬＫＴ内の同じクロックエッジに対応しない可能性がある。
例えば、読取データビットを伝送するために使用されるＣＬＫＴのクロックエッジは、ＣＬＫＳ内の１つのクロックエッジに応じて生成され得る。ＣＬＫＳ内のそのクロックエッジは、同じ読取データビットを捕捉するために使用されるＣＬＫＲ内のクロックエッジを生成する、ＣＬＫＳ内の別のクロックエッジよりも４−８クロック周期進んでいる可能性がある。ＣＬＫＳの各周期は、例えば読取データ信号内の１ビット周期（すなわち１単位間隔）に相当することができる。
ジッタは、ＣＬＫＳの周期の持続時間の変動を引き起こすことがある。したがって、それぞれの読取データビットごとに、読取データビットを伝送するために使用されるＣＬＫＴのクロックエッジと、読取データビットを捕捉するために使用されるＣＬＫＲのクロックエッジとの両方を、ＣＬＫＳ内の同じ（または近位の）クロックエッジに応じて生成させることが望ましい。この技法は、データクロックのエッジ着色(edge-coloring)と呼ばれる。コントローラ内の受信機クロック経路は、ＣＬＫＳからＣＬＫＴまでの遅延に、メモリ装置の送信機からコントローラの受信機までの読取データの飛行時間を加えたものよりも少ない遅延を概して有するので、データクロックのエッジ着色は、ＣＬＫＳからＣＬＫＲへの受信経路内に追加の遅延線を加えることによって果たすことができる。この追加の遅延線は、ＣＬＫＲまでのＣＬＫＳのクロックエッジの飛行時間を、ＣＬＫＴまでのＣＬＫＳの同一クロックエッジの飛行時間に送信機から受信機への読取データビットの飛行時間を加えた時間と、等しくまたはほぼ等しくする。
図８は、信号の飛行時間を一致させることにより着色データを生成するシステムの一例を示す。図８のシステムでは、集積回路Ｂから集積回路Ａにデータ信号が伝送される。データ信号内の各ビットについて、集積回路Ａは、集積回路Ｂからビットを伝送するために使用されるクロック信号ＣＬＫ内の同一クロックエッジ（または一連のクロックエッジの中の近位のクロックエッジ）に応じてビットを捕捉する。図８のシステムは、集積回路Ａと集積回路Ｂとの間で共通でないＣＬＫ内の高周波ジッタの影響を減らしまたはなくすための、エッジが着色されたデータクロックをもたらす。
図８のシステムは、集積回路Ａと集積回路Ｂと（例えばコントローラＩＣとメモリＩＣと）を含む。集積回路Ａは、受信機回路８０２と、クロック回路網８１０と、遅延回路８０６とを含む。遅延回路８０６は、調節可能な遅延または固定された遅延を有することができる。集積回路Ｂは、送信機回路８０４とクロック回路網８０８とを含む。
クロック信号ＣＬＫが、集積回路Ａから集積回路Ｂに、外部信号線Ｓ７およびクロック回路網８０８を介して送信機回路８０４の入力に伝送される。クロック信号ＣＬＫは、遅延回路８０６およびクロック回路網８１０を介して受信機回路８０２の入力に、集積回路Ａの中でも伝送される。送信機回路８０４は、クロック回路網８０８からのクロック信号ＣＬＫに応答し、外部信号線Ｓ８を介してデータ信号を受信機回路８０２に伝送する。受信機回路８０２は、クロック回路網８１０からのクロック信号ＣＬＫに応答してデータ信号を捕捉する。
外部信号線Ｓ７はＴＦ１の遅延を有し、外部信号線Ｓ８はＴＦ２の遅延を有する。クロック回路網８１０の遅延はＴＣ１であり、クロック回路網８０８の遅延はＴＣ２である。遅延回路８０６の遅延は、ＴＦ１＋ＴＦ２＋ＴＣ２−ＴＣ１に等しくなるように、またはそれとほぼ等しくなるように設定される。回路８０６および８１０によりＣＬＫに加えられる遅延は、ＴＦ１＋ＴＦ２＋ＴＣ２である。外部信号線Ｓ７およびクロック回路網８０８によりＣＬＫに加えられる遅延はＴＦ１＋ＴＣ２であり、送信機回路８０４から受信機回路８０２までのデータ信号の遅延はＴＦ２である。したがって、受信機回路８０２までのＣＬＫの経路内の遅延は、送信機回路８０４までのＣＬＫの経路内の遅延に送信機回路８０４から受信機回路８０２までのデータ信号の遅延を加えた遅延に等しく、またはそれにおよそ等しい。
遅延回路８０６は、回路８０４から回路８０２に伝送されるそれぞれのデータビットごとに、回路８０４内のデータビットを伝送するために使用されるＣＬＫのクロックエッジを、回路８０２内のデータビットを捕捉するために使用されるＣＬＫのクロックエッジと同じにする。その結果、送信機回路８０４から受信機回路８０２に伝送されるデータが着色され、着色することにより、データを捕捉する過程の受信機回路８０２に対するＣＬＫ内の高周波ジッタの悪影響が減らされる。
図９は、受信機クロック信号の経路内に調節可能な遅延回路を追加することにより着色読取データを提供するシステムの別の一例を示す。調節可能な遅延回路の遅延は、受信機クロック信号ＣＬＫＲの飛行時間を、送信クロック信号ＣＬＫＴの飛行時間に読取データ信号の飛行時間を加えた時間に近づけさせ、または実質的に一致させるように設定される。その結果、コントローラ装置は、それぞれの読取データビットごとに、読取データビットを伝送するために使用されたソースクロック信号ＣＬＫＳのクロックエッジ（または一連のクロックエッジの中の近位のクロックエッジ）に応じて読取データビットを捕捉する。あるいは図９のシステムは、読取データビットを伝送するために使用されるＣＬＫＳ内のクロックエッジにより近いＣＬＫＳ内のクロックエッジに応じて、コントローラ装置に読取データビットを捕捉させることもできる。図９のシステムは、データを捕捉する過程の高周波ジッタの悪影響を減らしまたはなくす。
図９のコントローラ装置およびメモリ装置は、図２に関して図示し上述した、同一コンポーネントのすべてを含む。図９は、遅延回路９０２も含む。遅延回路９０２の遅延は、外部信号線Ｓ１−Ｓ２を介したＣＬＫの飛行時間遅延に外部信号線Ｓ３−Ｓ４を介したＤＡＴＡの飛行時間遅延を加え、ＣＬＫＳ内のエッジをＣＬＫＲに送るオンチップクロック回路網の遅延とＣＬＫＳ内のエッジをＣＬＫＴに送るオンチップクロック回路網の遅延との間の任意の差を足し引きした遅延に、近づきまたはそれと実質的に一致するように選択される。遅延回路９０２は、調節可能な遅延または固定された遅延を有することができる。一実施形態では、遅延回路９０２を回路２１６と組み合わせてもよい。
遅延回路９０２は、ＣＬＫＳからＣＬＫＲまでのクロックエッジの飛行時間を、ＣＬＫＳからＣＬＫＴまでのクロックエッジの飛行時間に、送信機タイミング回路２０２から受信機タイミング回路２１２までの読取データ信号内のビットの飛行時間を加えた時間と、等しくまたはほぼ等しくする。遅延回路９０２は、読取データビットを伝送するために送信機タイミング回路２０２によって使用されたＣＬＫＳのクロックエッジ（または一連のクロックエッジの中の近位のクロックエッジ）に応じて、受信機タイミング回路２１２にその各読取データビットを捕捉させることにより、読取データ信号を着色する。その結果、ＣＬＫＳ内の高周波ジッタの影響が減らされ、またはなくされる。
図１０は、信号ＣＬＫＳ、ＣＬＫＴ、ＲＤＴＸ、ＣＬＫＲ、およびＲＤＲＸについての波形の例を示すタイミング図である。図１０の中の点線矢印は、クロック信号ＣＬＫＳ、ＣＬＫＴ、およびＣＬＫＲ内の対応するクロックエッジを示す。例えば、図１０に示すＣＬＫＳの最初の上昇エッジは、図１０に示すＣＬＫＴの５番目の上昇エッジに対応する。したがって、この例では、ＣＬＫＴはＣＬＫＳに比べて４クロック周期遅れている。読取データ信号ＲＤＴＸ内の読取データビットの一例ＤＸが、ＣＬＫＴの５番目の上昇エッジに応じて、送信機タイミング回路２０２によりコントローラ装置に伝送される。
伝送されるデータビットＤＸが受信機に到達するための飛行時間が原因で、読取データビットの一例ＤＸは、ＣＬＫＲの８番目の上昇エッジに応じて、信号ＲＤＲＸとして受信機タイミング回路２１２によって捕捉される。したがって、ＣＬＫＲはＣＬＫＳに比べて７クロック周期遅れており、そのため、読取データビットＤＸを捕捉するために使用されるＣＬＫＲの上昇エッジは、ＣＬＫＳの最初の上昇エッジに対応する。図１０は、読取データビットＤＸを伝送するために送信機タイミング回路２０２によって使用されたＣＬＫＳの同一クロックエッジに応じて、受信機タイミング回路２１２が読取データビットＤＸを捕捉することを示す。
図９のシステムの様々な実施形態は、様々な長さの外部信号線Ｓ１−Ｓ４を有することができる。クロック信号およびデータ信号の飛行時間が上記に記載したように着色され続けるように、遅延回路９０２の遅延を調節して外部信号線Ｓ１−Ｓ４の長さのばらつきを補償することができる。
遅延回路９０２は、例えばコントローラ装置上の調節可能な遅延線、オフチップの伝送線、基板のトレース、またはパッケージ内の経路とすることができる。コントローラ装置上の遅延線９０２は、例えば電圧制御された遅延線、インダクタ−コンデンサベースの遅延回路、または可変の汎用クロックツリーとすることができる。調節可能なオフチップの伝送線９０２は、例えばコントローラ装置に接続する調節可能な成端点を有するタップ付き伝送線を使用して実装することができる。
図９のシステムは、図２に関して上記に記載したように、ＰＳＩＪとしてＣＬＫＲに加えられるＶＤＤ内のＰＳＮの飛行時間が、読取データ信号の飛行時間とほぼ等しい場合、読取データ信号に関してＶＤＤのＰＳＮを着色させることもできる。
位相ロックループ（ＰＬＬ）または遅延ロックループ（ＤＬＬ）ベースのクロック生成を利用するメモリソリューションと比較して消費電力が減らされたメモリソリューションを提供するために、本明細書に示す実施形態の例では、メモリ装置上でのクロック生成に、ＰＬＬまたはＤＬＬを使用する必要はない。ＰＬＬは、メモリ装置に伝送される少なくとも１つのクロック信号を生成するために、コントローラ装置上に含まれる。メモリ装置は、コントローラ装置によって与えられるクロック信号を使用可能／使用不能にすることにより、低電力モードと、活性状態の高性能モードとを非常に早く切り替えることができる。
本明細書では、ある装置の電源ノイズを１対のコモンモードの差動クロック線または信号線内に結合するために、コンデンサまたはコンデンサ／抵抗器回路網を使用する複数の実施形態を示す。代替的実施形態では、電源ノイズをコモンモードの差動信号上に結合するために、ある装置から別の装置へのノイズの投入を果たすための別のコンポーネント構成を使用する、別の回路網を使用することができる。
図１１Ａは、第２の集積回路から供給される電源電圧の変動によって引き起こされる電源誘起ジッタ（ＰＳＩＪ）を有するクロック信号を生成する、第１の集積回路を有するシステムの一例を示す。図１１Ａのシステムは、第１の集積回路Ａと第２の集積回路Ｂとを含む。集積回路Ａは、インターフェイス回路１１０１と、１つまたは複数のクロックバッファ回路を含むクロック網回路１１０３と、クロック送信機回路１１０５とを含む。集積回路Ｂは、インターフェイス回路１１０２と、１つまたは複数のクロックバッファ回路を含むクロック網回路１１０４と、クロック受信機回路１１０６とを含む。
周期クロック信号ＣＬＫが、集積回路Ａ上のクロック網回路１１０３およびクロック送信機回路１１０５に与えられる。クロック網回路１１０３内の１つまたは複数のクロックバッファ回路が、クロック信号ＣＬＫをクロック信号ＣＬＫＡとしてインターフェイス回路１１０１に与える。クロック送信機回路１１０５は、外部導線Ｓ１１を介し、クロック信号ＣＬＫをクロック信号ＣＬＫ１として集積回路Ｂに伝送する。クロック信号ＣＬＫ１は、差動シグナリングまたはシングルエンドシグナリングにより、１つまたは２つのそれぞれの導線を介して集積回路Ａから集積回路Ｂに伝送することができる。クロック受信機回路１１０６は、受け取ったクロック信号ＣＬＫ１から内部クロック信号ＣＬＫ２を生成する。クロック信号ＣＬＫ２が、クロック回路網１１０４に与えられる。クロック回路網１１０４内の１つまたは複数のクロックバッファ回路が、クロック信号ＣＬＫ２をクロック信号ＣＬＫＢとしてインターフェイス回路１１０２に与える。
電源電圧ＶＤＤＢが、クロック回路網１１０４に与えられる。クロック網回路１１０４内の１つまたは複数のクロックバッファ回路は、電源電圧ＶＤＤＢから供給される電流をとる。電源電圧ＶＤＤＢは、集積回路Ｂの中で生成されても、外部電源から集積回路Ｂに供給されてもよい。クロック回路網１１０４内のクロックバッファ回路は、クロック信号ＣＬＫ２をバッファしてクロック信号ＣＬＫＢを生成する。電源電圧ＶＤＤＢは電源ノイズを有することがあり、その電源ノイズは、電源電圧ＶＤＤＢの電源ノイズを受けて電源誘起ジッタ（ＰＳＩＪ）を有するクロック信号ＣＬＫＢをクロック網回路１１０４内のクロックバッファ回路に生成させる。
インターフェイス回路１１０２は、外部導線Ｓ９を介し、インターフェイス回路１１０１を相手にデータを転送する。例えば、一実施形態では、インターフェイス回路１１０１は受信機回路を含み、インターフェイス回路１１０２は送信機回路を含む。この実施形態では、インターフェイス回路１１０２内の送信機回路が、インターフェイス回路１１０１内の受信機回路にデータ信号を伝送する。インターフェイス回路１１０２は、クロック信号ＣＬＫＢを基準にしてデータを同期的に出力する。インターフェイス回路１１０１は、クロック信号ＣＬＫＡを基準にしてデータを同期的に受け取る。
別の実施形態によれば、インターフェイス回路１１０１は送信機回路を含み、インターフェイス回路１１０２は受信機回路を含む。この実施形態では、インターフェイス回路１１０１内の送信機回路が、インターフェイス回路１１０２内の受信機回路にデータ信号を伝送する。インターフェイス回路１１０１は、クロック信号ＣＬＫＡを基準にしてデータを同期的に出力する。インターフェイス回路１１０２は、クロック信号ＣＬＫＢを基準にしてデータを同期的に受け取る。
データ信号は、外部導線Ｓ９を介して集積回路Ａと集積回路Ｂとの間で伝送される。データ信号は、差動シグナリングまたはシングルエンドシグナリングにより、１つまたは２つのそれぞれの導線を介して集積回路Ａと集積回路Ｂとの間で伝送することができる。インターフェイス回路１１０１および１１０２のそれぞれの中の内部バッファ回路が、インターフェイス回路１１０１および１１０２と外部ピンとの間でデータ信号を送る。
電源電圧ＶＤＤＢが、インターフェイス回路１１０２に供給される。インターフェイス回路１１０１は、集積回路Ａの中で生成され、または外部電源から集積回路Ａに供給される別の電源電圧ＶＤＤＡを受け取る。
電源電圧ＶＤＤＢが、外部導線Ｓ１０を介し、集積回路Ｂから集積回路Ａに供給される。電源電圧ＶＤＤＢは、集積回路Ａの中のクロック網回路１１０３に供給される。クロック回路網１１０３内の１つまたは複数のクロックバッファ回路は、クロック信号ＣＬＫをバッファしてクロック信号ＣＬＫＡを生成する。クロック回路網１１０３内の１つまたは複数のクロックバッファ回路は、電源電圧ＶＤＤＢから供給される電流をとる。電源電圧ＶＤＤＢは電源ノイズを有することがあり、その電源ノイズは、電源誘起ジッタ（ＰＳＩＪ）を有するクロック信号ＣＬＫＡをクロック網回路１１０３内のクロックバッファ回路に生成させる。クロック回路網１１０３内のクロックバッファ回路のうちの１つまたは複数が、ＶＤＤＡなどの別の電源電圧を受け取ってもよい。
クロック回路網１１０３が電源電圧ＶＤＤＢ内の電源ノイズに基づいてＣＬＫＡ内に生成するＰＳＩＪは、クロック回路網１１０４がＶＤＤＢ内の電源ノイズに基づいてＣＬＫＢ内に生成するＰＳＩＪと実質的に一致する。図１１Ａのシステムでは、集積回路Ａおよび集積回路Ｂの中のＰＳＩＪが、特定の電源ノイズ周波数範囲内で実質的に同様にクロック信号ＣＬＫＡおよびＣＬＫＢに影響を及ぼす。その結果、ＣＬＫＡおよびＣＬＫＢ内の任意のＰＳＩＪの影響力が軽減される。さらに、インターフェイス回路１１０１または１１０２の、ＰＳＩＪを有するデータ信号を導線Ｓ９上で捕捉する能力が改善される。一実施形態によれば、クロック回路網１１０４は、クロック回路網１１０３がＣＬＫＡ内に発生させる遅延に等しい遅延をＣＬＫＢ内に発生させる。
図１１Ｂは、第２の集積回路Ｂから供給される第２の電源電圧を使用して生成される第１の電源電圧に基づく電源誘起ジッタを有するクロック信号を生成する、第１の集積回路Ａを有するシステムの一例を示す。集積回路Ａは、インターフェイス回路１１０１と、クロック網回路１１０３と、クロック送信機回路１１０５と、調整回路１１１０とを含む。集積回路Ｂは、インターフェイス回路１１０２と、クロック網回路１１０４と、クロック受信機回路１１０６とを含む。
図１１Ｂの実施形態では、電源電圧ＶＤＤＢが、外部導線Ｓ１０を介して集積回路Ｂから調整回路１１１０に供給される。調整回路１１１０は、例えばＤＣ−ＤＣコンバータ回路や別の種類の調整回路とすることができる。調整回路１１１０は、集積回路Ｂから受け取る電源電圧ＶＤＤＢから供給される電流を使用し、出力電源電圧ＶＤＤＢＡを生成する。調整回路１１１０は、ＶＤＤＢ内の電源ノイズに一致する電源ノイズを電源電圧ＶＤＤＢＡ内に生成する。調整器１１１０は、ＶＤＤＢからＶＤＤＢＡに、システム内の有意の電源ノイズのほとんどまたはすべてを通すノイズ帯域幅を有するように選択される。
図１１Ｂの実施形態では、集積回路Ａおよび集積回路Ｂは別の電源電圧を使用することができる。クロック回路網１１０３がＶＤＤＢよりも小さい電源電圧を必要とする場合、調整回路１１１０が電源電圧ＶＤＤＢよりも低い電源電圧ＶＤＤＢＡを生成する。クロック回路網１１０３がＶＤＤＢよりも大きい電源電圧を必要とする場合、調整回路１１１０が電源電圧ＶＤＤＢよりも高い電源電圧ＶＤＤＢＡを生成する。あるいは、調整回路１１１０は、電源電圧ＶＤＤＢに等しい電源電圧ＶＤＤＢＡを生成してもよい。
電源電圧ＶＤＤＢＡは、集積回路Ａの中のクロック回路網１１０３に与えられる。クロック回路網１１０３内の１つまたは複数のクロックバッファ回路は、電源電圧ＶＤＤＢＡから供給される電流をとる。クロック回路網１１０３内のクロックバッファ回路は、クロック信号ＣＬＫをバッファしてクロック信号ＣＬＫＡを生成する。クロック回路網１１０３は、ＶＤＤＡなどの別の電源電圧を受け取るクロックバッファ回路を有してもよい。
図１１Ｂの実施形態では、クロック回路網１１０３が電源電圧ＶＤＤＢＡ内の電源ノイズに基づいてＣＬＫＡ内に生成する電源誘起ジッタ（ＰＳＩＪ）が、クロック回路網１１０４がＶＤＤＢ内の電源ノイズに基づいてＣＬＫＢ内に生成するＰＳＩＪと実質的に一致する。
図１１Ｂのシステムでは、電源電圧ＶＤＤＢＡおよびＶＤＤＢ内の電源ノイズが、特定の電源ノイズ周波数範囲内で実質的に同様にクロック信号ＣＬＫＡおよびＣＬＫＢに影響を及ぼす。その結果、ＣＬＫＡおよびＣＬＫＢ内の任意のＰＳＩＪの影響力が軽減され、ジッタをその周波数範囲内で実質的に同様にすることによりＰＳＩＪのタイミングロスが低減されるので、インターフェイス回路１１０１または１１０２の、ＰＳＩＪを有するデータ信号を捕捉する能力が改善される。
図１２Ａは、第２の集積回路Ａから供給される電源電圧に基づく電源誘起ジッタを有するクロック信号を生成する、第１の集積回路Ｂを有するシステムの別の一例を示す。集積回路Ａは、インターフェイス回路１１０１と、クロック網回路１１０３と、クロック送信機回路１１０５とを含む。集積回路Ｂは、インターフェイス回路１１０２と、クロック網回路１１０４と、クロック受信機回路１１０６とを含む。
電源電圧ＶＤＤＡが、インターフェイス回路１１０１およびクロック回路網１１０３に供給される。電源電圧ＶＤＤＡは、集積回路Ａの中で生成されても、外部電源から集積回路Ａに供給されてもよい。クロック回路網１１０３内の１つまたは複数のクロックバッファ回路は、電源電圧ＶＤＤＡから供給される電流をとる。電源電圧ＶＤＤＡは電源ノイズを有することがあり、その電源ノイズは、クロック信号ＣＬＫＡ内の電源誘起ジッタ（ＰＳＩＪ）をクロック回路網１１０３内のクロックバッファ回路に生成させる。
電源電圧ＶＤＤＢが、インターフェイス回路１１０２に供給される。電源電圧ＶＤＤＢは、集積回路Ｂの中で生成されても、外部電源から集積回路Ｂに供給されてもよい。
電源電圧ＶＤＤＡが、外部導線Ｓ１２を介し、集積回路Ａから集積回路Ｂに供給される。電源電圧ＶＤＤＡは、集積回路Ｂの中のクロック回路網１１０４に供給される。クロック信号ＣＬＫ２をバッファしてクロック信号ＣＬＫＢを生成する、クロック回路網１１０４内のクロックバッファ回路のうちの１つまたは複数が、電源電圧ＶＤＤＡから供給される電流をとる。クロック回路網１１０４は、別の電源電圧を受け取る１つまたは複数のクロックバッファ回路を有してもよい。
図１２Ａでは、クロック回路網１１０４が電源電圧ＶＤＤＡ内の電源ノイズに基づいてＣＬＫＢ内に生成するＰＳＩＪが、クロック回路網１１０３がＶＤＤＡ内の電源ノイズに基づいてＣＬＫＡ内に生成するＰＳＩＪと実質的に一致する。集積回路Ａおよび集積回路Ｂの中のＰＳＩＪが、特定の電源ノイズ周波数範囲内で実質的に同様にクロック信号ＣＬＫＡおよびＣＬＫＢに影響を及ぼす。その結果、ＣＬＫＡおよびＣＬＫＢ内の任意のＰＳＩＪの影響力が低減され、このことは、図１１Ａおよび図１１Ｂの技法と同様に、ＰＳＩＪを実質的に同様にすることにより、インターフェイス回路１１０１または１１０２の、ＰＳＩＪを有するデータ信号を導線Ｓ９上で正確に捕捉する能力を改善する。
図１２Ｂは、第２の集積回路Ａから供給される第２の電源電圧を使用して生成される第１の電源電圧に基づく電源誘起ジッタを有するクロック信号を生成する、第１の集積回路Ｂを有するシステムの別の一例を示す。集積回路Ａは、インターフェイス回路１１０１と、クロック網回路１１０３と、クロック送信機回路１１０５とを含む。集積回路Ｂは、インターフェイス回路１１０２と、クロック網回路１１０４と、クロック受信機回路１１０６と、調整回路１２０１とを含む。
図１２Ｂの実施形態では、電源電圧ＶＤＤＡが、外部導線Ｓ１２を介して集積回路Ａから調整回路１２０１に供給される。調整回路１２０１は、例えばＤＣ−ＤＣコンバータ回路や別の種類の調整回路とすることができる。調整回路１２０１は、電源電圧ＶＤＤＡから供給される電流を使用し、出力電源電圧ＶＤＤＡＢを生成する。調整回路１２０１は、ＶＤＤＡ内の電源ノイズに一致する電源ノイズを電源電圧ＶＤＤＡＢ内に生成させる。調整器１２０１は、対象となるシステムの電源ノイズ周波数範囲内で、ＶＤＤＡ内の電源ノイズのほとんどまたはすべてをＶＤＤＡＢに通すノイズ帯域幅を有するように選択される。調整回路１２０１は、電源電圧ＶＤＤＡよりも大きい、ＶＤＤＡよりも小さい、またはＶＤＤＡに等しい電源電圧ＶＤＤＡＢを生成することができる。
電源電圧ＶＤＤＡＢが、クロック回路網１１０４に供給される。クロック信号ＣＬＫ２をバッファしてクロック信号ＣＬＫＢを生成する、クロック回路網１１０４内のクロックバッファ回路のうちの１つまたは複数が、電源電圧ＶＤＤＡＢから供給される電流をとる。
図１２Ｂでは、クロック回路網１１０４が電源電圧ＶＤＤＡＢ内の電源ノイズに基づいてＣＬＫＢ内に生成するＰＳＩＪが、クロック回路網１１０３がＶＤＤＡ内の電源ノイズに基づいてＣＬＫＡ内に生成するＰＳＩＪと実質的に一致する。図１２Ｂのシステムでは、電源電圧ＶＤＤＡＢおよびＶＤＤＡ内の電源ノイズが、特定の電源ノイズ周波数範囲内で実質的に同様にクロック信号ＣＬＫＡおよびＣＬＫＢに影響を及ぼす。その結果、ＣＬＫＡおよびＣＬＫＢ内の任意のＰＳＩＪの影響力が軽減され、インターフェイス回路１１０１または１１０２の、ＰＳＩＪを有するデータ信号を導線Ｓ９上で捕捉する能力が改善される。
図１３Ａは、両方の集積回路にとって外部の電源から供給される共通の電源電圧に基づく電源誘起ジッタを有するクロック信号をそれぞれ生成する、２つの集積回路Ａおよび集積回路Ｂを有するシステムの一例を示す。集積回路Ａは、インターフェイス回路１１０１と、クロック網回路１１０３と、クロック送信機回路１１０５とを含む。集積回路Ｂは、インターフェイス回路１１０２と、クロック網回路１１０４と、クロック受信機回路１１０６とを含む。
インターフェイス回路１１０１は電源電圧ＶＤＤＡを受け取り、インターフェイス回路１１０２は電源電圧ＶＤＤＢを受け取る。電源電圧ＶＤＤＣＯＭが、集積回路Ａおよび集積回路Ｂにとって外部の電源によって生成される。図１３Ａに示すように、電源電圧ＶＤＤＣＯＭが、外部導線Ｓ１３を介して集積回路Ａおよび集積回路Ｂの両方に供給される。
クロック信号ＣＬＫをバッファしてクロック信号ＣＬＫＡを生成する、クロック回路網１１０３内のクロックバッファ回路のうちの１つまたは複数が、電源電圧ＶＤＤＣＯＭから供給される電流をとる。クロック信号ＣＬＫ２をバッファしてクロック信号ＣＬＫＢを生成する、クロック回路網１１０４内のクロックバッファ回路のうちの１つまたは複数が、電源電圧ＶＤＤＣＯＭから供給される電流をとる。
電源電圧ＶＤＤＣＯＭが電源ノイズを有する場合、クロック回路網１１０３は、ＶＤＤＣＯＭ内の任意の電源ノイズに基づくＰＳＩＪを有するクロック信号ＣＬＫＡを生成し、クロック回路網１１０４は、ＶＤＤＣＯＭ内の任意の電源ノイズに基づくＰＳＩＪを有するクロック信号ＣＬＫＢを生成する。図１３Ａでは、クロック回路網１１０４が電源電圧ＶＤＤＣＯＭ内の電源ノイズに基づいてＣＬＫＢ内に生成するＰＳＩＪが、クロック回路網１１０３がＶＤＤＣＯＭ内の電源ノイズに基づいてＣＬＫＡ内に生成するＰＳＩＪと実質的に一致する。図１３Ａでは、電源電圧ＶＤＤＣＯＭ内の電源ノイズが、特定の電源ノイズ周波数範囲内で実質的に同様にクロック信号ＣＬＫＡおよびＣＬＫＢに影響を及ぼす。
図１３Ｂは、外部電源から供給される電源電圧を使用して生成される電源電圧に基づく電源誘起ジッタを有するクロック信号を生成する集積回路を有するシステムの一例を示す。図１３Ｂのシステムは、集積回路Ａと集積回路Ｂとを含む。集積回路Ａは、インターフェイス回路１１０１と、クロック網回路１１０３と、クロック送信機回路１１０５と、調整回路１３０１とを含む。集積回路Ｂは、インターフェイス回路１１０２と、クロック網回路１１０４と、クロック受信機回路１１０６とを含む。
図１３Ｂの実施形態では、電源電圧ＶＤＤＣＯＭが、集積回路Ａおよび集積回路Ｂにとって外部の電源から、外部導線Ｓ１３を介して集積回路Ａおよび集積回路Ｂに供給される。ＶＤＤＣＯＭは、調整回路１３０１の入力に供給される。調整回路１３０１は、電源電圧ＶＤＤＣＯＭから供給される電流を使用し、出力電源電圧ＶＤＤＣＯＭＡを生成する。ＶＤＤＣＯＭが電源ノイズを含む場合、調整回路１３０１は、システムの電源ノイズ周波数範囲内でＶＤＤＣＯＭ内の電源ノイズに実質的に一致する電源ノイズを電源電圧ＶＤＤＣＯＭＡ内に生成する。調整器１３０１は、対象となるシステムの電源ノイズ周波数範囲内で、ＶＤＤＣＯＭ内の電源ノイズのほとんどまたはすべてをＶＤＤＣＯＭＡに通すノイズ帯域幅を有するように選択される。調整回路１３０１は、電源電圧ＶＤＤＣＯＭよりも大きい、ＶＤＤＣＯＭよりも小さい、またはＶＤＤＣＯＭに等しい電源電圧ＶＤＤＣＯＭＡを生成することができる。
電源電圧ＶＤＤＣＯＭＡは、クロック回路網１１０３に供給される。クロック信号ＣＬＫをバッファしてクロック信号ＣＬＫＡを生成する、クロック回路網１１０３内のクロックバッファ回路のうちの１つまたは複数が、電源電圧ＶＤＤＣＯＭＡから供給される電流をとる。
電源電圧ＶＤＤＣＯＭは、クロック回路網１１０４にも供給される。クロック信号ＣＬＫ２をバッファしてクロック信号ＣＬＫＢを生成する、クロック回路網１１０４内のクロックバッファ回路のうちの１つまたは複数が、電源電圧ＶＤＤＣＯＭから供給される電流をとる。
図１３Ｂでは、クロック回路網１１０４が電源電圧ＶＤＤＣＯＭ内の電源ノイズに基づいてＣＬＫＢ内に生成するＰＳＩＪが、クロック回路網１１０３がＶＤＤＣＯＭＡ内の電源ノイズに基づいてＣＬＫＡ内に生成するＰＳＩＪと実質的に一致する。図１３Ｂでは、電源電圧ＶＤＤＣＯＭおよびＶＤＤＣＯＭＡ内の電源ノイズが、特定の電源ノイズ周波数範囲内で実質的に同様にクロック信号ＣＬＫＡおよびＣＬＫＢに影響を及ぼす。
図１３Ｃは、外部電源から供給される電源電圧を使用して生成される電源電圧に基づく電源誘起ジッタを有するクロック信号を生成する集積回路を有するシステムの別の一例を示す。図１３Ｃのシステムは、集積回路Ａと集積回路Ｂとを含む。集積回路Ａは、インターフェイス回路１１０１と、クロック網回路１１０３と、クロック送信機回路１１０５とを含む。集積回路Ｂは、インターフェイス回路１１０２と、クロック網回路１１０４と、クロック受信機回路１１０６と、調整回路１３０２とを含む。
図１３Ｃの実施形態では、ＶＤＤＣＯＭが調整回路１３０２の入力に供給される。調整回路１３０２は、電源電圧ＶＤＤＣＯＭから供給される電流を使用し、出力電源電圧ＶＤＤＣＯＭＢを生成する。ＶＤＤＣＯＭが電源ノイズを含む場合、調整回路１３０２は、ＶＤＤＣＯＭ内の電源ノイズに一致する電源ノイズを電源電圧ＶＤＤＣＯＭＢ内に生成する。調整器１３０２は、対象となるシステムの電源ノイズ周波数範囲内で、ＶＤＤＣＯＭ内の電源ノイズのほとんどまたはすべてをＶＤＤＣＯＭＢに通すノイズ帯域幅を有するように選択される。調整回路１３０２は、電源電圧ＶＤＤＣＯＭよりも大きい、ＶＤＤＣＯＭよりも小さい、またはＶＤＤＣＯＭに等しい電源電圧ＶＤＤＣＯＭＢを生成することができる。
電源電圧ＶＤＤＣＯＭは、クロック回路網１１０３に供給される。クロック信号ＣＬＫをバッファしてクロック信号ＣＬＫＡを生成する、クロック回路網１１０３内のクロックバッファ回路のうちの１つまたは複数が、電源電圧ＶＤＤＣＯＭから供給される電流をとる。
電源電圧ＶＤＤＣＯＭＢは、クロック回路網１１０４に供給される。クロック信号ＣＬＫ２をバッファしてクロック信号ＣＬＫＢを生成する、クロック回路網１１０４内のクロックバッファ回路のうちの１つまたは複数が、電源電圧ＶＤＤＣＯＭＢから供給される電流をとる。
図１３Ｃでは、クロック回路網１１０４が電源電圧ＶＤＤＣＯＭＢ内の電源ノイズに基づいてＣＬＫＢ内に生成するＰＳＩＪが、クロック回路網１１０３がＶＤＤＣＯＭ内の電源ノイズに基づいてＣＬＫＡ内に生成するＰＳＩＪと実質的に一致する。図１３Ｃでは、電源電圧ＶＤＤＣＯＭおよびＶＤＤＣＯＭＢ内の電源ノイズが、特定の電源ノイズ周波数範囲内で実質的に同様にクロック信号ＣＬＫＡおよびＣＬＫＢに影響を及ぼす。
図１４は、他方の集積回路から供給される電源電圧に基づくＰＳＩＪを有するクロック信号をそれぞれ生成する、２つの集積回路を有するシステムの一例を示す。図１４のシステムは、集積回路Ａと集積回路Ｂとを含む。集積回路Ａは、インターフェイス回路１１０１と、クロック網回路１１０３と、クロック送信機回路１１０５とを含む。集積回路Ｂは、インターフェイス回路１１０２と、クロック網回路１１０４と、クロック受信機回路１１０６とを含む。
電源電圧ＶＤＤＡが集積回路Ａの中で生成され、または外部電源から集積回路Ａに供給される。電源電圧ＶＤＤＡは、クロック回路網１１０３内のクロックバッファ回路１１０３Ｂに供給される。電源電圧ＶＤＤＡは、外部導線Ｓ１５を介して集積回路Ｂにも供給される。電源電圧ＶＤＤＡは、クロック回路網１１０４内のクロックバッファ回路１１０４Ｂに供給される。
電源電圧ＶＤＤＢが集積回路Ｂの中で生成され、または外部電源から集積回路Ｂに供給される。電源電圧ＶＤＤＢは、クロック回路網１１０４内のクロックバッファ回路１１０４Ａに供給される。電源電圧ＶＤＤＢは、外部導線Ｓ１４を介して集積回路Ａにも供給される。電源電圧ＶＤＤＢは、クロック回路網１１０３内のクロックバッファ回路１１０３Ａに供給される。
クロックバッファ回路１１０３Ａ−１１０３Ｂは、クロック信号ＣＬＫをバッファしてクロック信号ＣＬＫＡを生成する。クロックバッファ回路１１０３Ａは、電源電圧ＶＤＤＢから供給される電流をとり、クロックバッファ回路１１０３Ｂは、電源電圧ＶＤＤＡから供給される電流をとる。クロック回路網１１０３は、電源電圧ＶＤＤＡおよびＶＤＤＢ内の電源ノイズに基づくＰＳＩＪをクロック信号ＣＬＫＡに加える。クロック回路網１１０３は、図１４には不図示の追加のクロックバッファ回路および他の回路を有してもよい。
クロックバッファ回路１１０４Ａ−１１０４Ｂは、クロック信号ＣＬＫ２をバッファしてクロック信号ＣＬＫＢを生成する。クロックバッファ回路１１０４Ａは、電源電圧ＶＤＤＢから供給される電流をとり、クロックバッファ回路１１０４Ｂは、電源電圧ＶＤＤＡから供給される電流をとる。クロック回路網１１０４は、電源電圧ＶＤＤＡおよびＶＤＤＢ内の電源ノイズに基づくＰＳＩＪをクロック信号ＣＬＫＢに加える。クロック回路網１１０４は、図１４には不図示の追加のクロックバッファ回路および他の回路を有してもよい。
図１４では、クロック回路網１１０４が電源電圧ＶＤＤＡおよびＶＤＤＢ内の電源ノイズに基づいてＣＬＫＢ内に生成するＰＳＩＪが、クロック回路網１１０３がＶＤＤＡおよびＶＤＤＢ内の電源ノイズに基づいてＣＬＫＡ内に生成するＰＳＩＪと実質的に一致する。図１４では、電源電圧ＶＤＤＡおよびＶＤＤＢ内の電源ノイズが、特定の電源ノイズ周波数範囲内で実質的に同様にクロック信号ＣＬＫＡおよびＣＬＫＢに影響を及ぼす。
クロックのバッファリングおよび分配に使用するとき、２つの集積回路装置上の電源ノイズが（伝送の周波数限界の範囲内で）実質的に共有されることを前提として代替的実施形態を実装し、それにより、２つの集積回路装置間でジッタのかなりの部分を同様にすることにより、ＰＳＩＪのシステム影響を最小限にすることができる。そのような代替的実施形態は、（例えばオフチップのクロックバッファを使用した）２つの集積回路装置間のクロック分配等のための代替的技法を含むことができる。
例示的実施形態についての上記の説明は、例証および説明目的で示した。上記の説明は、網羅的であること、または本明細書に開示した例に限定されることを意図するものではない。場合によっては、諸実施形態の特定の特徴を、記載の他の特徴を対応して使用することなしに用いることができる。特許請求の範囲から逸脱することなく、上記の教示に照らして多くの修正形態、代用形態、および改変形態が可能である。

Claims (94)

  1. 調節可能な遅延回路および第１のインターフェイス回路を含む第１の集積回路装置であって、遅延クロック信号を作り出すために第１のクロック信号が前記調節可能な遅延回路に与えられ、前記遅延クロック信号は前記第１のインターフェイス回路に与えられる、第１の集積回路装置と、
    第２の集積回路装置であって、
    少なくとも１つの信号線を介し、前記第１の集積回路装置を相手にデータを転送するための第２のインターフェイス回路、および
    前記第１の集積回路装置にノイズ信号を与えるための電源電圧検知回路を含み、前記ノイズ信号は前記第２の集積回路装置の電源電圧内のノイズを示す、第２の集積回路装置と
    を含み、前記調節可能な遅延回路は、前記ノイズ信号に基づいて前記遅延クロック信号の遅延を調節する、システム。
  2. 前記第１の集積回路装置が、前記第２の集積回路装置に第２のクロック信号を出力するためのクロックドライバをさらに含み、前記第２のクロック信号は前記第１のクロック信号から得られ、前記第２の集積回路装置は前記第２のクロック信号を前記第１の集積回路装置から受け取り、前記第２のインターフェイス回路によるデータの前記転送をクロック制御するために使用される第３のクロック信号を得るために、前記第２のクロック信号が前記第２の集積回路装置によって使用され、前記第２の集積回路装置は、前記第２のクロック信号から前記第３のクロック信号を得るための内部クロックバッファを含む、請求項１に記載のシステム。
  3. 前記第２のインターフェイス回路によるデータの前記転送をクロック制御するために第２のクロック信号が使用され、前記第２の集積回路装置は、前記第２のクロック信号を生成するために位相ロックループまたは遅延ロックループのうちの少なくとも一方を含む、請求項１に記載のシステム。
  4. 前記第１の集積回路装置が、第２のクロック信号を差動クロック信号として前記第２の集積回路装置内のクロック受信機に出力するためのクロックドライバをさらに含み、前記第２のクロック信号は前記第１のクロック信号から得られ、前記クロック受信機の入力端子に前記電源電圧検知回路が結合され、前記電源電圧検知回路は、前記差動クロック信号のコモンモード電圧の変動により、前記第１の集積回路装置に前記ノイズ信号を伝送し、前記電源電圧は、前記クロック受信機から前記第２のインターフェイス回路に第３のクロック信号を与える内部クロックバッファのための電圧源である、請求項１に記載のシステム。
  5. 前記電源電圧検知回路が、差動信号により、前記ノイズ信号を前記第１の集積回路装置に与える、請求項１に記載のシステム。
  6. 前記電源電圧検知回路が、シングルエンドノイズ信号を前記第１の集積回路装置に与える、請求項１に記載のシステム。
  7. 前記電源電圧検知回路が、前記電源電圧内のノイズを示す第１のノイズ信号を前記第１の集積回路装置に与え、前記電源電圧検知回路は、前記第２の集積回路装置の接地電圧内のノイズを示す第２のノイズ信号を前記第１の集積回路装置に与え、前記調節可能な遅延回路は、前記第１のノイズ信号および前記第２のノイズ信号に基づいて前記遅延クロック信号の前記遅延を調節する、請求項１に記載のシステム。
  8. 前記電源電圧検知回路により前記第１の集積回路装置に与えられる前記ノイズ信号は、前記電源電圧内のノイズから前記第２の集積回路装置の接地電圧内のノイズを引いたノイズを示す、請求項１に記載のシステム。
  9. 前記第２の集積回路装置が、前記電源電圧検知回路に結合される第３のインターフェイス回路をさらに含み、前記電源電圧検知回路は、前記第３のインターフェイス回路に結合される外部データ線を通じて伝送される差動データ信号のコモンモード電圧の変動により、前記第１の集積回路装置に前記ノイズ信号を伝送する、請求項１に記載のシステム。
  10. 前記電源電圧検知回路が、前記第２のインターフェイス回路に結合される外部データ線を通じて伝送される差動データ信号のコモンモード電圧の変動により、前記第１の集積回路装置に前記ノイズ信号を伝送する、請求項１に記載のシステム。
  11. 前記電源電圧検知回路が、第１の外部信号線を通じて伝送される差動クロック信号のコモンモード電圧の変動により、前記第１の集積回路装置に前記ノイズ信号を伝送し、前記第１のインターフェイス回路が、第２の外部信号線を通じて前記第２のインターフェイス回路に書込みデータを伝送する、請求項１に記載のシステム。
  12. 前記第２の集積回路装置が、前記電源電圧検知回路に結合される第３のインターフェイス回路をさらに含み、前記電源電圧検知回路は、前記第３のインターフェイス回路に結合されるデータマスクピンにより前記第１の集積回路装置に前記ノイズ信号を伝送する、請求項１に記載のシステム。
  13. 前記第２の集積回路装置が、前記電源電圧検知回路に結合される第３のインターフェイス回路をさらに含み、前記電源電圧検知回路は、前記第３のインターフェイス回路に結合される外部制御線を通じて伝送される差動制御信号のコモンモード電圧の変動により、前記第１の集積回路装置に前記ノイズ信号を伝送する、請求項１に記載のシステム。
  14. 前記電源電圧検知回路が、コンデンサに結合される第１の抵抗器と第２の抵抗器とを含み、前記コンデンサは前記電源電圧に結合される、請求項１に記載のシステム。
  15. 前記第１の抵抗器が、前記第２の集積回路装置上のクロック受信機の第１の入力に結合され、前記第２の抵抗器が、前記クロック受信機の第２の入力に結合され、前記電源電圧検知回路が、差動クロック信号のコモンモード電圧の変動により、前記第１の集積回路装置に前記ノイズ信号を伝送し、前記差動クロック信号は前記第１のクロック信号から得られ、前記クロック受信機の前記第１の入力および前記第２の入力に伝送される、請求項１４に記載のシステム。
  16. 前記第１の集積回路装置が、前記ノイズ信号を受け取るために結合される抵抗器と、前記抵抗器から前記ノイズ信号を受け取る低域フィルタと、前記低域フィルタに結合される増幅器とをさらに含み、前記増幅器は、前記ノイズ信号から生成される低域フィルタされた増幅信号に基づき、前記調節可能な遅延回路に前記遅延クロック信号の前記遅延を変えさせる、請求項１に記載のシステム。
  17. 前記第１の集積回路装置が、前記第２の集積回路装置に第２のクロック信号を出力するクロックドライバをさらに含み、前記第２のクロック信号は前記第１のクロック信号から得られ、前記抵抗器は前記クロックドライバの出力に結合される、請求項１６に記載のシステム。
  18. 前記電源電圧検知回路が、差動増幅器と、前記差動増幅器の第１の入力および前記電源電圧に結合される第１のコンデンサと、前記差動増幅器の第２の入力および接地電圧に結合される第２のコンデンサとを含む、請求項１に記載のシステム。
  19. 前記第１の集積回路装置が、前記第２の集積回路装置に信号を出力するドライバと、前記ドライバの出力に結合される抵抗器と、前記抵抗器に結合される第１の増幅器と、前記第１の増幅器に結合される低域フィルタと、前記低域フィルタに結合される第２の増幅器とをさらに含み、前記第２の増幅器は、前記第１の増幅器において受け取られる前記ノイズ信号に基づいて前記調節可能な遅延回路が前記遅延クロック信号に与える前記遅延を変える、請求項１に記載のシステム。
  20. 前記第２の集積回路装置が、前記第１の集積回路装置を相手に差動信号を転送するために結合される第３のインターフェイス回路をさらに含み、前記電源電圧検知回路は、前記差動信号のコモンモード電圧により、前記第１の集積回路装置に前記ノイズ信号を与える、請求項１に記載のシステム。
  21. 前記電源電圧検知回路が、前記電源電圧内のノイズを示す第１のノイズ信号を、第１のコモンモード電圧により前記第１の集積回路装置に与え、接地電圧検知回路が、前記第２の集積回路装置の接地電圧内のノイズを示す第２のノイズ信号を、第２のコモンモード電圧により前記第１の集積回路装置に与え、前記調節可能な遅延回路は、前記第１のノイズ信号および前記第２のノイズ信号に基づいて前記遅延クロック信号の前記遅延を調節する、請求項１に記載のシステム。
  22. 前記電源電圧検知回路が、第１のコンデンサに結合される第１の抵抗器および第２の抵抗器を含み、前記接地電圧検知回路が、第２のコンデンサに結合される第３の抵抗器および第４の抵抗器を含み、前記第１のコンデンサは前記電源電圧を受け取るために結合され、前記第２のコンデンサは前記接地電圧を受け取るために結合される、請求項２１に記載のシステム。
  23. 前記第１の集積回路装置がメモリコントローラを含み、前記第２の集積回路装置がメモリを含む、請求項１に記載のシステム。
  24. 前記第１の集積回路装置および前記第２の集積回路装置が、周波数基準クロック信号を受け取り、前記周波数基準クロック信号との間の位相差を補償する、請求項１に記載のシステム。
  25. 前記システムが、単方向クロック信号を用いるソース同期システムである、請求項１に記載のシステム。
  26. 受信機および第１のクロック回路網を含む第１の集積回路であって、遅延回路および前記第１のクロック回路網により、第１のクロック信号が遅延クロック信号として前記受信機に送られる、第１の集積回路と、
    送信機および第２のクロック回路網を含む第２の集積回路であって、第１の外部相互接続および前記第２のクロック回路網を使用し、前記第１のクロック信号が第２のクロック信号として前記送信機に送られる、第２の集積回路と
    を含み、
    前記送信機は、第２の外部相互接続を介して前記受信機にデータ信号を伝送し、前記遅延回路は、少なくとも前記第１の外部相互接続の遅延と、前記第２の外部相互接続の遅延と、前記第１のクロック回路網の遅延と前記第２のクロック回路網の遅延との間の差との合計に基づく遅延分だけ前記遅延クロック信号を遅らせる、システム。
  27. 前記遅延回路が第３の外部相互接続である、請求項２６に記載のシステム。
  28. 前記第３の外部相互接続が、前記第１の集積回路への調節可能な終端接続を有する、請求項２７に記載のシステム。
  29. 前記遅延回路が、インダクタおよびコンデンサを含む、請求項２６に記載のシステム。
  30. 前記遅延回路が、前記第１の集積回路内の調節可能な遅延回路である、請求項２６に記載のシステム。
  31. 前記遅延回路の前記遅延が、レジスタの設定によって調節される、請求項２６に記載のシステム。
  32. 前記遅延回路が、前記データ信号内のビットを前記送信機に伝送させる前記第１のクロック信号のサイクルに応じて、前記データ信号内の各ビットを前記受信機によって捕捉させるための前記遅延分だけ前記遅延クロック信号を遅らせる、請求項２６に記載のシステム。
  33. 前記第２の集積回路が、前記第１の集積回路にノイズ信号を与えるための電源電圧検知回路をさらに含み、前記ノイズ信号は、前記第２の集積回路の電源電圧内のノイズを示し、
    前記第１の集積回路が、前記第１のクロック回路網内に、前記ノイズ信号に基づいて前記遅延クロック信号の遅延を調節する、調節可能な遅延回路をさらに含む、請求項２６に記載のシステム。
  34. 遅延クロック信号を作り出すために第１のクロック信号が与えられる調節可能な遅延回路と、
    少なくとも１つのピンを介して信号を転送するインターフェイス回路と
    を含む集積回路であって、
    前記遅延クロック信号は前記インターフェイス回路に与えられ、前記集積回路は、電源電圧内のノイズを示す外部から与えられるノイズ信号を受け取り、前記調節可能な遅延回路は、前記外部から与えられるノイズ信号に基づいて前記遅延クロック信号の遅延を調節する、集積回路。
  35. 前記集積回路が、前記電源電圧内のノイズを示す外部から与えられる第１のノイズ信号を受け取り、接地電圧内のノイズを示す外部から与えられる第２のノイズ信号を受け取り、前記調節可能な遅延回路が、外部から与えられる前記第１のノイズ信号および前記第２のノイズ信号に基づいて前記遅延クロック信号の前記遅延を調節する、請求項３４に記載の集積回路。
  36. 第２のクロック信号を差動クロック信号としてピンに出力するためのクロックドライバをさらに含み、前記第２のクロック信号は前記第１のクロック信号から得られ、前記外部から与えられるノイズ信号が、前記差動クロック信号のコモンモード電圧の変動により前記集積回路に伝送される、請求項３４に記載の集積回路。
  37. 前記外部から与えられるノイズ信号を受け取るために結合される低域フィルタと、
    前記低域フィルタに結合される増幅器と
    をさらに含み、前記増幅器は、前記外部から与えられるノイズ信号に基づき、前記調節可能な遅延回路に前記遅延クロック信号の前記遅延を変えさせる、請求項３４に記載の集積回路。
  38. １対の差動シグナリングピンをさらに含み、前記調節可能な遅延回路は、前記１対の差動シグナリングピンを介して伝送されるコモンモード電圧に応答する、請求項３４に記載の集積回路。
  39. 第１の外部相互接続を介し、第２の集積回路上の送信機からデータ信号を受け取るための受信機と、
    第１のクロック回路網と
    を含む、第１の集積回路であって、
    遅延クロック信号を生成するために、遅延回路および前記第１のクロック回路網を介して前記受信機に第１のクロック信号が送られ、第２の外部相互接続および前記第２の集積回路上の第２のクロック回路網を介し、前記第１のクロック信号が第２のクロック信号として前記送信機に送られ、前記遅延回路は、少なくとも前記第１の外部相互接続の遅延と、前記第２の外部相互接続の遅延と、前記第１のクロック回路網の遅延と前記第２のクロック回路網の遅延との間の差との合計に基づく遅延分だけ前記遅延クロック信号を遅らせる、第１の集積回路。
  40. 前記遅延回路が第３の外部相互接続であり、前記第３の外部相互接続は、前記第１の集積回路への調節可能な終端接続を有する、請求項３９に記載の第１の集積回路。
  41. 前記遅延回路が、前記データ信号内のビットを前記送信機に伝送させる前記第１のクロック信号のサイクルに応じて、前記データ信号内の各ビットを前記受信機によって捕捉させるための前記遅延分だけ前記遅延クロック信号を遅らせる、請求項３９に記載の第１の集積回路。
  42. 前記遅延回路が、調節可能な遅延回路である、請求項３９に記載の第１の集積回路。
  43. 前記遅延回路が、前記第１の集積回路内の電圧制御された遅延線である、請求項３９に記載の第１の集積回路。
  44. 前記遅延回路が、レジスタの設定によって制御されるプログラム可能な遅延線である、請求項３９に記載の第１の集積回路。
  45. 第１のピンを通じて、第１のコモンモード電圧内の第１のノイズ信号を与えるための電源電圧検知回路であって、前記第１のノイズ信号は前記集積回路の電源電圧内のノイズを示す、電源電圧検知回路と、
    第２のピンを通じて、第２のコモンモード電圧内の第２のノイズ信号を与えるための接地電圧検知回路であって、前記第２のノイズ信号は前記集積回路の接地電圧内のノイズを示す、接地電圧検知回路と
    を含む、集積回路。
  46. 前記電源電圧検知回路に結合される第１のインターフェイス回路であって、前記電源電圧検知回路は、前記第１のインターフェイス回路を相手に転送される前記第１のコモンモード電圧内の変動により前記第１のノイズ信号を伝送する、第１のインターフェイス回路と、
    前記接地電圧検知回路に結合される第２のインターフェイス回路であって、前記接地電圧検知回路は、前記第２のインターフェイス回路を相手に転送される前記第２のコモンモード電圧内の変動により前記第２のノイズ信号を伝送する、第２のインターフェイス回路と
    をさらに含む、請求項４５に記載の集積回路。
  47. クロック回路網に第１のクロック信号を伝送する第３のインターフェイス回路をさらに含み、前記クロック回路網が、前記第１のクロック信号から得た第２のクロック信号を前記第１のインターフェイス回路および前記第２のインターフェイス回路に伝送し、前記クロック回路網が、前記電源電圧および前記接地電圧を受け取る、請求項４６に記載の集積回路。
  48. 前記電源電圧検知回路が、コンデンサに結合される第１の抵抗器および第２の抵抗器を含み、前記コンデンサは前記電源電圧に結合される、請求項４５に記載の集積回路。
  49. 第１の集積回路の電源電圧内のノイズに基づいて変化する第１のノイズ信号を生成するステップと、
    前記第１のノイズ信号に基づいて、第２の集積回路内で遅延クロック信号に与える遅延を調節するステップと、
    前記第１の集積回路上の第１のインターフェイス回路と前記第２の集積回路上の第２のインターフェイス回路との間でデータを転送するステップであって、前記遅延クロック信号が前記第２のインターフェイス回路に与えられる、転送するステップと
    を含む、方法。
  50. 前記第１の集積回路上の接地電圧内のノイズに基づいて変化する第２のノイズ信号を生成するステップをさらに含み、
    前記遅延クロック信号に与える遅延を調節するステップが、前記第１のノイズ信号に基づき、および前記第２のノイズ信号に基づき、前記遅延クロック信号に与える前記遅延を調節するステップをさらに含む、請求項４９に記載の方法。
  51. 第１の集積回路の電源電圧内のノイズに基づいて変化する第１のノイズ信号を生成するステップが、前記第１の集積回路の、前記電源電圧内のノイズから接地電圧内のノイズを引いたノイズに基づいて変化する前記第１のノイズ信号を生成するステップをさらに含む、請求項４９に記載の方法。
  52. 差動信号のコモンモード電圧の変動により、前記第２の集積回路に前記第１のノイズ信号を伝送するステップ
    をさらに含む、請求項４９に記載の方法。
  53. 前記第１のノイズ信号を、シングルエンド信号として前記第２の集積回路に伝送するステップ
    をさらに含む、請求項４９に記載の方法。
  54. 前記遅延クロック信号が第２のクロック信号から得られ、前記第２のクロック信号から得られる第３のクロック信号が、前記第２の集積回路から前記第１の集積回路に伝送され、前記第３のクロック信号から得られる第４のクロック信号が、前記第１のインターフェイス回路に与えられる、請求項４９に記載の方法。
  55. 第１の集積回路上の遅延回路および第１のクロック回路網を使用し、前記第１の集積回路上の受信機に第１のクロック信号を遅延クロック信号として伝送するステップと、
    第２の集積回路上の第１の外部相互接続および第２のクロック回路網を使用し、前記第２の集積回路上の送信機に前記第１のクロック信号を第２のクロック信号として伝送するステップと、
    第２の外部相互接続を介し、前記送信機から前記受信機にデータ信号を伝送するステップと
    を含む方法であって、
    前記遅延回路は、少なくとも前記第１の外部相互接続の遅延と、前記第２の外部相互接続の遅延と、前記第１のクロック回路網の遅延と前記第２のクロック回路網の遅延との間の差との合計に基づく遅延分だけ前記遅延クロック信号を遅らせる、方法。
  56. 前記遅延回路が調節可能な遅延を有する、請求項５５に記載の方法。
  57. 前記遅延回路が遅延線である、請求項５５に記載の方法。
  58. 前記遅延回路が第３の外部相互接続である、請求項５５に記載の方法。
  59. 第１の電源電圧から供給される電流をとり、第１の内部クロック信号を与えるための第１の内部クロックバッファ回路、および
    前記第１の内部クロック信号を基準にして同期的にデータを出力するための第１のインターフェイス回路
    を含む第１の集積回路装置と、
    前記第１の電源電圧から供給される電流をとり、第２の内部クロック信号を生成するための、第２の内部クロックバッファ回路、および
    前記第２の内部クロック信号を基準にして同期的に前記データを受け取るための第２のインターフェイス回路
    を含む第２の集積回路装置と
    を含む、システム。
  60. 前記第１の電源電圧が、導線を介し、前記第１の集積回路装置および前記第２の集積回路装置に共通である、請求項５９に記載のシステム。
  61. 前記第１の集積回路装置および前記第２の集積回路装置の少なくとも一方が、前記第１の電源電圧を使用して第２の電源電圧を生成する調整回路をさらに含み、それにより、前記第１の内部クロックバッファ回路および第２の内部クロックバッファ回路それぞれのうちの１つが、前記第２の電源電圧経由で前記第１の電源電圧から供給される電流をとる、請求項５９に記載のシステム。
  62. 前記第１の集積回路装置および前記第２の集積回路装置の少なくとも一方が、前記第１の電源電圧から得られる第２の電源電圧から電流をとる、請求項５９に記載のシステム。
  63. 前記第１の電源電圧が、前記第１の集積回路装置および前記第２の集積回路装置にとって外部の電源から、前記第１の集積回路装置および前記第２の集積回路装置に供給される、請求項５９に記載のシステム。
  64. 前記第１の集積回路装置がクロック受信機回路をさらに含み、前記第１の内部クロック信号が、前記クロック受信機回路において受け取られる外部タイミング信号から得られ、前記外部タイミング信号が、前記第２の集積回路装置によって与えられる、請求項５９に記載のシステム。
  65. 前記第２の集積回路装置がクロック受信機回路をさらに含み、前記第２の内部クロック信号が、前記クロック受信機回路において受け取られる外部タイミング信号から得られ、前記外部タイミング信号が、前記第１の集積回路装置によって与えられる、請求項５９に記載のシステム。
  66. 前記第１の集積回路装置および前記第２の集積回路装置の一方がメモリ装置であり、前記第１の集積回路装置および前記第２の集積回路装置の他方がコントローラ装置である、請求項５９に記載のシステム。
  67. 第１の電源電圧から供給される電流をとり、第１の内部クロック信号を与えるための第１のクロックバッファ回路と、
    前記第１の内部クロック信号を基準にして同期的に第２の集積回路にデータを出力するためのインターフェイス回路と
    を含む第１の集積回路であって、
    前記第２の集積回路は、第２の内部クロック信号を基準にして同期的に前記データを受け取り、前記第２の内部クロック信号は、前記第１の電源電圧から供給される電流をとる第２のクロックバッファ回路によって生成される、第１の集積回路。
  68. 前記第１のクロックバッファ回路の遅延特性が、前記第１の電源電圧内にあるノイズを基準にして変化する、請求項６７に記載の第１の集積回路。
  69. 前記第１の電源電圧が、前記第２の集積回路内で生成される、請求項６７に記載の第１の集積回路。
  70. 前記第１のクロックバッファ回路が、オンチップクロック分配回路網の一部である、請求項６７に記載の第１の集積回路。
  71. 前記第１の集積回路および前記第２の集積回路の少なくとも一方が、前記第１の電源電圧を使用して第２の電源電圧を生成する調整回路をさらに含み、それにより、前記第１のクロックバッファ回路および第２のクロックバッファ回路それぞれのうちの１つが、前記第２の電源電圧経由で前記第１の電源電圧から供給される電流をとる、請求項６７に記載の第１の集積回路。
  72. 前記インターフェイス回路が、前記第１の電源電圧から得られる第２の電源電圧から電流をとる、請求項６７に記載の第１の集積回路。
  73. 前記第１の電源電圧が、前記第１の集積回路および前記第２の集積回路にとって外部の電源から、前記第１の集積回路および前記第２の集積回路に供給される、請求項６７に記載の第１の集積回路。
  74. 前記第１の集積回路がクロック受信機回路をさらに含み、前記第１の内部クロック信号が、前記クロック受信機回路において受け取られる外部タイミング信号から得られ、前記外部タイミング信号が、前記第２の集積回路によって与えられる、請求項６７に記載の第１の集積回路。
  75. 前記第２の集積回路がクロック受信機回路をさらに含み、前記第２の内部クロック信号が、前記クロック受信機回路において受け取られる外部タイミング信号から得られ、前記外部タイミング信号が、前記第１の集積回路によって与えられる、請求項６７に記載の第１の集積回路。
  76. 前記第１の集積回路および前記第２の集積回路の一方がメモリ装置であり、前記第１の集積回路および前記第２の集積回路の他方がコントローラ装置である、請求項６７に記載の第１の集積回路。
  77. 第１の電源電圧から供給される電流をとり、第１の内部クロック信号を与えるための第１のクロックバッファ回路と、
    前記第１の内部クロック信号を基準にして同期的に第２の集積回路からデータを受け取るためのインターフェイス回路と
    を含む第１の集積回路であって、
    前記第２の集積回路は、第２の内部クロック信号を基準にして同期的に前記データを前記第１の集積回路に伝送し、前記第２の内部クロック信号は、前記第１の電源電圧から供給される電流をとる第２のクロックバッファ回路によって生成される、第１の集積回路。
  78. 前記第１の電源電圧が、導線を介し、前記第１の集積回路および前記第２の集積回路に共通である、請求項７７に記載の第１の集積回路。
  79. 前記第１の集積回路および前記第２の集積回路の少なくとも一方が、前記第１の電源電圧を使用して第２の電源電圧を生成する調整回路をさらに含み、それにより、前記第１のクロックバッファ回路および第２のクロックバッファ回路それぞれのうちの１つが、前記第２の電源電圧経由で前記第１の電源電圧から供給される電流をとる、請求項７７に記載の第１の集積回路。
  80. 前記インターフェイス回路が、前記第１の電源電圧から得られる第２の電源電圧から電流をとる、請求項７７に記載の第１の集積回路。
  81. 前記第１の電源電圧が、前記第１の集積回路および前記第２の集積回路にとって外部の電源から、前記第１の集積回路および前記第２の集積回路に供給される、請求項７７に記載の第１の集積回路。
  82. 前記第１の集積回路がクロック受信機回路をさらに含み、前記第１の内部クロック信号が、前記クロック受信機回路において受け取られる外部タイミング信号から得られ、前記外部タイミング信号が、前記第２の集積回路によって与えられる、請求項７７に記載の第１の集積回路。
  83. 前記第２の集積回路がクロック受信機回路をさらに含み、前記第２の内部クロック信号が、前記クロック受信機回路において受け取られる外部タイミング信号から得られ、前記外部タイミング信号が、前記第１の集積回路によって与えられる、請求項７７に記載の第１の集積回路。
  84. 前記第１のクロックバッファ回路の遅延特性が、前記第１の電源電圧内にあるノイズを基準にして変化する、請求項７７に記載の第１の集積回路。
  85. 前記第１の電源電圧が、前記第２の集積回路内で生成される、請求項７７に記載の第１の集積回路。
  86. 第１の集積回路装置の動作方法であって、
    第１の内部クロック信号を与えるために第１のクロックバッファ回路内に電流をとるステップであって、前記電流は第１の電源電圧から供給される、電流をとるステップと、
    第２の集積回路装置を相手に、前記第１の内部クロック信号を基準にして同期的にデータを転送するステップであって、前記第２の集積回路装置は、前記第１の集積回路装置を相手に第２のクロック信号を基準にして同期的に前記データを伝送し、前記第２のクロック信号は、前記第１の電源電圧から供給される電流をとる第２のクロックバッファ回路によって生成される、同期的にデータを転送するステップと
    を含む、方法。
  87. 前記第１の電源電圧が、導線を介し、前記第１の集積回路装置および前記第２の集積回路装置に共通である、請求項８６に記載の方法。
  88. 前記第１の電源電圧を使用して第２の電源電圧を生成するステップであって、それにより、前記第１のクロックバッファ回路および第２のクロックバッファ回路それぞれのうちの１つが、前記第２の電源電圧経由で前記第１の電源電圧から供給される電流をとる、第２の電源電圧を生成するステップ
    をさらに含む、請求項８６に記載の方法。
  89. 前記第１の電源電圧から得られる第２の電源電圧から、前記第１の集積回路装置および前記第２の集積回路装置の少なくとも一方の中に電流をとるステップ
    をさらに含む、請求項８６に記載の方法。
  90. 前記第１の集積回路装置および前記第２の集積回路装置にとって外部の電源から、前記第１の集積回路装置および前記第２の集積回路装置において前記第１の電源電圧を受け取るステップ
    をさらに含む、請求項８６に記載の方法。
  91. 前記第１の集積回路装置内のクロック受信機回路を使用し、外部タイミング信号から前記第１の内部クロック信号を生成するステップであって、前記外部タイミング信号は、前記第２の集積回路装置によって与えられる、前記第１の内部クロック信号を生成するステップ
    をさらに含む、請求項８６に記載の方法。
  92. 前記第２の集積回路装置内のクロック受信機回路を使用し、外部タイミング信号から前記第２のクロック信号を生成するステップであって、前記外部タイミング信号は、前記第１の集積回路装置によって与えられる、前記第２のクロック信号を生成するステップ
    をさらに含む、請求項８６に記載の方法。
  93. 前記第１の電源電圧が、前記第２の集積回路装置内で生成される、請求項８６に記載の方法。
  94. 前記第１のクロックバッファ回路の遅延特性が、前記第１の電源電圧内にあるノイズを基準にして変化する、請求項８６に記載の方法。
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