JP3966248B2 - データ転送システム及びそれに用いる再調整制御方法並びにそのプログラム - Google Patents
データ転送システム及びそれに用いる再調整制御方法並びにそのプログラム Download PDFInfo
- Publication number
- JP3966248B2 JP3966248B2 JP2003275731A JP2003275731A JP3966248B2 JP 3966248 B2 JP3966248 B2 JP 3966248B2 JP 2003275731 A JP2003275731 A JP 2003275731A JP 2003275731 A JP2003275731 A JP 2003275731A JP 3966248 B2 JP3966248 B2 JP 3966248B2
- Authority
- JP
- Japan
- Prior art keywords
- readjustment
- dll circuit
- pattern
- transfer system
- data transfer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0091—Transmitter details
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
前記送信側装置は、前記DLL回路の再調整用のパターンを発生するパターン発生器と、前記パターン発生器からの再調整用のパターンを前記DLL回路に定期的に送出するよう制御する制御手段とを備え、
前記DLL回路が、前記再調整用のパターンを用いて前記データのサンプリングタイミングを再調整し直すことで、前記DLL回路の再調整を定期的に行っている。
前記送信側装置が、前記DLL回路の再調整用のパターンを発生するパターン発生器からの再調整用のパターンを前記DLL回路に定期的に送出するステップを実行し、前記DLL回路が前記再調整用のパターンを用いて前記データのサンプリングタイミングを再調整し直すことで、前記DLL回路の再調整を定期的に行っている。
前記DLL回路の再調整用のパターンを発生するパターン発生器からの再調整用のパターンを前記DLL回路に定期的に送出する処理を含むことを特徴とする。
2,5,8,10 受信側装置
11,41,61,71,
91,302 制御部
12 カウンタ
13,13−1〜13−n パターン発生器
14,14−1〜14−n セレクタ
15 記録媒体
21,21−1〜21−n,
307,406 DLL回路
30 装置(#1)
40 装置(#2)
42,116 リトライ回数カウンタ
51,51−1〜51−n,
303,402 チェック部
62,114 監視用タイマ
72 ECC生成部
81 ECC部
111 再調整間隔カウンタ
112 セレクタ切替指示部
113 ホールド信号生成部
115 リトライ指示部
117 装置停止指示部
201〜20n 受信側ポート
301 装置#1内部回路
304,403 IOマクロ回路
305,404 TX
306,405 RX
401 装置#2内部回路
Claims (34)
- 送信側装置と、前記送信側装置からのデータをDLL(Delay Locked Loop)回路を用いて同期保持する受信側装置とからなるデータ転送システムであって、
前記送信側装置は、前記DLL回路の再調整用のパターンを発生するパターン発生器と、前記パターン発生器からの再調整用のパターンを前記DLL回路に定期的に送出するよう制御する制御手段とを有し、
前記DLL回路が、前記再調整用のパターンを用いて前記データのサンプリングタイミングを再調整し直すことで、前記DLL回路の再調整を定期的に行うことを特徴とするデータ転送システム。 - 前記DLL回路の再調整間隔を計数するカウンタと、通常データと前記再調整用のパターンとを切替えて前記受信側装置へ送信するセレクタとを含み、
前記制御手段は、前記カウンタから前記再調整間隔が示される毎に前記セレクタの切替制御を行って前記再調整用のパターンを定期的に前記DLL回路に送出することを特徴とする請求項1記載のデータ転送システム。 - 前記DLL回路の再調整中の間、前記通常データをホールドすることを特徴とする請求項2記載のデータ転送システム。
- 前記DLL回路の再調整の結果を検出するチェック手段を前記受信側装置に含み、
前記制御手段は、前記チェック手段の検出結果が前記DLL回路の再調整の成功であれば通常動作に戻し、前記DLL回路の再調整の失敗であれば前記DLL回路の再調整のリトライを指示することを特徴とする請求項1から請求項3のいずれか記載のデータ転送システム。 - 前記DLL回路の再調整のリトライの回数を計数する手段を前記送信側装置に含み、
前記リトライの回数を計数する手段の計数値が予め設定された設定値以上となった時に前記送信側装置と前記受信側装置とを停止させることを特徴とする請求項4記載のデータ転送システム。 - 前記制御手段は、前記送信側装置と前記受信側装置とを制御自在としたことを特徴とする請求項1から請求項5のいずれか記載のデータ転送システム。
- 前記チェック手段の検出結果を受信するまでの時間を監視するタイマを前記送信側装置に含み、
前記制御手段は、前記タイマの時間が予め設定された設定時間を超えた時に前記リトライを指示することを特徴とする請求項4から請求項6のいずれか記載のデータ転送システム。 - 前記DLL回路の再調整を禁止するモードを設定自在としたことを特徴とする請求項1から請求項7のいずれか記載のデータ転送システム。
- 外部指示に応じて前記DLL回路の再調整を任意のタイミングで実施することを特徴とする請求項1から請求項8のいずれか記載のデータ転送システム。
- 前記受信側装置の電源投入時を少なくとも含む初期設定において前記DLL回路を調整自在としたことを特徴とする請求項1から請求項9のいずれか記載のデータ転送システム。
- 前記通常データの転送時に当該データのECC(Error Correction Coding)によるエラーチェックを行い、前記再調整用のパターンの転送時に当該パターンの前記ECCによるエラーチェックを抑止することを特徴とする請求項2から請求項10のいずれか記載のデータ転送システム。
- 一つの前記送信側装置に対して複数の受信側ポートが接続されたことを特徴とする請求項1から請求項11のいずれか記載のデータ転送システム。
- 一つの前記受信側装置に対して複数の送信側ポートが接続されたことを特徴とする請求項1から請求項11のいずれか記載のデータ転送システム。
- 複数の送信側ポートと複数の受信側ポートとが接続されたことを特徴とする請求項1から請求項11のいずれか記載のデータ転送システム。
- 互いにデータの送受信を行う双方向転送を行う第1及び第2の装置において、前記第1及び第2の装置の前記DLL回路の再調整を同時に行うことを特徴とする請求項1から請求項11のいずれか記載のデータ転送システム。
- 互いにデータの送受信を行う双方向転送を行う第1及び第2の装置において、前記第1及び第2の装置の前記DLL回路の再調整を交互に行うことを特徴とする請求項1から請求項11のいずれか記載のデータ転送システム。
- 送信側装置と、前記送信側装置からのデータをDLL(Delay Locked Loop)回路を用いて同期保持する受信側装置とからなるデータ転送システムに用いる再調整制御方法であって、
前記送信側装置が、前記DLL回路の再調整用のパターンを発生するパターン発生器からの再調整用のパターンを前記DLL回路に定期的に送出するステップを実行し、前記DLL回路が前記再調整用のパターンを用いて前記データのサンプリングタイミングを再調整し直すことで、前記DLL回路の再調整を定期的に行うことを特徴とする再調整制御方法。 - 前記送信側装置が、前記再調整用のパターンを前記DLL回路に定期的に送出するステップにおいて、前記DLL回路の再調整間隔を計数するカウンタから前記再調整間隔が示される毎に、通常データと前記再調整用のパターンとを切替えて前記受信側装置へ送信するセレクタの切替制御を行って前記再調整用のパターンを定期的に前記DLL回路に送出することを特徴とする請求項17記載の再調整制御方法。
- 前記DLL回路の再調整中の間、前記通常データをホールドすることを特徴とする請求項18記載の再調整制御方法。
- 前記送信側装置が、前記再調整用のパターンを前記DLL回路に定期的に送出するステップにおいて、前記受信側装置に設けられかつ前記DLL回路の再調整の結果を検出するチェック手段の検出結果が前記DLL回路の再調整の成功であれば通常動作に戻し、前記DLL回路の再調整の失敗であれば前記DLL回路の再調整のリトライを指示することを特徴とする請求項17から請求項19のいずれか記載の再調整制御方法。
- 前記送信側装置に設けられかつ前記DLL回路の再調整のリトライの回数を計数する手段の計数値が予め設定された設定値以上となった時に前記送信側装置と前記受信側装置とを停止させることを特徴とする請求項17から請求項20のいずれか記載の再調整制御方法。
- 前記送信側装置が、前記再調整用のパターンを前記DLL回路に定期的に送出するステップにおいて、前記送信側装置と前記受信側装置とを制御自在としたことを特徴とする請求項18から請求項21のいずれか記載の再調整制御方法。
- 前記送信側装置が、前記再調整用のパターンを前記DLL回路に定期的に送出するステップにおいて、前記送信側装置に設けられかつ前記チェック手段の検出結果を受信するまでの時間を監視するタイマの時間が予め設定された設定時間を超えた時に前記リトライを指示することを特徴とする請求項20から請求項22のいずれか記載の再調整制御方法。
- 前記DLL回路の再調整を禁止するモードを設定自在としたことを特徴とする請求項17から請求項23のいずれか記載の再調整制御方法。
- 外部指示に応じて前記DLL回路の再調整を任意のタイミングで実施することを特徴とする請求項17から請求項24のいずれか記載の再調整制御方法。
- 前記受信側装置の電源投入時を少なくとも含む初期設定において前記DLL回路を調整自在としたことを特徴とする請求項17から請求項25のいずれか記載の再調整制御方法。
- 前記通常データの転送時に当該データのECC(Error Correction Coding)によるエラーチェックを行い、前記再調整用のパターンの転送時に当該パターンの前記ECCによるエラーチェックを抑止することを特徴とする請求項18から請求項26のいずれか記載の再調整制御方法。
- 前記データ転送システムは、一つの前記送信側装置に対して複数の受信側ポートが接続されたことを特徴とする請求項17から請求項27のいずれか記載の再調整制御方法。
- 前記データ転送システムは、一つの前記受信側装置に対して複数の送信側ポートが接続されたことを特徴とする請求項17から請求項27のいずれか記載の再調整制御方法。
- 前記データ転送システムは、複数の送信側ポートと複数の受信側ポートとが接続されたことを特徴とする請求項17から請求項27のいずれか記載の再調整制御方法。
- 前記データ転送システムは、互いにデータの送受信を行う双方向転送を行う第1及び第2の装置からなり、前記第1及び第2の装置の前記DLL回路の再調整を同時に行うことを特徴とする請求項17から請求項27のいずれか記載の再調整制御方法。
- 前記データ転送システムは、双方向転送を行って互いにデータの送受信を行う第1及び第2の装置からなり、前記第1及び第2の装置の前記DLL回路の再調整を交互に行うことを特徴とする請求項17から請求項27のいずれか記載の再調整制御方法。
- 送信側装置と、前記送信側装置からのデータをDLL(Delay Locked Loop)回路を用いて同期保持する受信側装置とからなるシステムを構成する前記送信側装置においてコンピュータが実行するプログラムであって、
前記DLL回路の再調整用のパターンを発生するパターン発生器からの再調整用のパターンを前記DLL回路に定期的に送出する処理を含むことを特徴とするプログラム。 - 受信側装置が、DLL(Delay Locked Loop)回路を用いて同期保持するデータを送信する送信装置であって、
前記DLL回路の再調整用のパターンを発生するパターン発生器と、前記パターン発生器からの再調整用のパターンを前記DLL回路に定期的に送出するよう制御する制御手段とを有することを特徴とする送信装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003275731A JP3966248B2 (ja) | 2003-07-17 | 2003-07-17 | データ転送システム及びそれに用いる再調整制御方法並びにそのプログラム |
EP04016446A EP1515217A3 (en) | 2003-07-17 | 2004-07-13 | Data transfer system and readjustment control method for use with the system |
US10/889,184 US7676013B2 (en) | 2003-07-17 | 2004-07-13 | Data transfer system and readjustment control method for use with the system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003275731A JP3966248B2 (ja) | 2003-07-17 | 2003-07-17 | データ転送システム及びそれに用いる再調整制御方法並びにそのプログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005039638A JP2005039638A (ja) | 2005-02-10 |
JP3966248B2 true JP3966248B2 (ja) | 2007-08-29 |
Family
ID=34056131
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003275731A Expired - Fee Related JP3966248B2 (ja) | 2003-07-17 | 2003-07-17 | データ転送システム及びそれに用いる再調整制御方法並びにそのプログラム |
Country Status (3)
Country | Link |
---|---|
US (1) | US7676013B2 (ja) |
EP (1) | EP1515217A3 (ja) |
JP (1) | JP3966248B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4529714B2 (ja) * | 2005-02-09 | 2010-08-25 | 日本電気株式会社 | Dll回路サンプリングタイミング調整システム及びその方法並びにそれに用いる送受信装置 |
US7783954B2 (en) * | 2006-09-11 | 2010-08-24 | Globalfoundries Inc. | System for controlling high-speed bidirectional communication |
US8504862B2 (en) | 2007-02-20 | 2013-08-06 | Fujitsu Semiconductor Limited | Device and method for preventing lost synchronization |
JP5262158B2 (ja) * | 2007-02-20 | 2013-08-14 | 富士通セミコンダクター株式会社 | 同期損失防止方法及び同期損失防止装置 |
EP2449678A4 (en) * | 2009-06-30 | 2015-07-22 | Rambus Inc | CLOCK SIGNAL SETTING TECHNIQUES TO COMPENSATE NOISE |
KR20220145009A (ko) | 2021-04-21 | 2022-10-28 | 삼성전자주식회사 | 반도체 메모리 장치 및 이를 포함하는 반도체 메모리 장치 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4029900A (en) * | 1976-01-26 | 1977-06-14 | Bell Telephone Laboratories, Incorporated | Digital synchronizing signal recovery circuits for a data receiver |
ATE56572T1 (de) * | 1986-02-10 | 1990-09-15 | Siemens Ag | Rahmendekodierung. |
US5257404A (en) | 1991-10-04 | 1993-10-26 | Motorola, Inc. | Simulcast synchronization and equalization system and method therefor |
US5327581A (en) | 1992-05-29 | 1994-07-05 | Motorola, Inc. | Method and apparatus for maintaining synchronization in a simulcast system |
JPH0773252B2 (ja) | 1993-04-21 | 1995-08-02 | 日本電気株式会社 | 送信フレーム生成回路 |
JP3489147B2 (ja) | 1993-09-20 | 2004-01-19 | 株式会社日立製作所 | データ転送方式 |
JP3097074B2 (ja) | 1997-12-09 | 2000-10-10 | 日本電気株式会社 | 受信同期回路と受信同期方法及びこれを用いた受信機とデジタル通信システム |
JPH11285060A (ja) | 1998-03-31 | 1999-10-15 | Nec Corp | 移動無線通信システムの無線同期はずれ検出方法 |
JP3973308B2 (ja) | 1998-11-27 | 2007-09-12 | 富士通株式会社 | セルフタイミング制御回路を内蔵する集積回路装置 |
JP4251707B2 (ja) * | 1999-04-02 | 2009-04-08 | 株式会社アドバンテスト | 半導体デバイス試験装置及び試験方法 |
KR100416695B1 (ko) * | 2000-06-30 | 2004-02-05 | 주식회사 하이닉스반도체 | 노이즈 제어가 가능한 지연고정루프 |
US6788045B2 (en) * | 2002-05-17 | 2004-09-07 | Sun Microsystems, Inc. | Method and apparatus for calibrating a delay locked loop charge pump current |
US6815986B2 (en) * | 2002-07-16 | 2004-11-09 | Sun Microsystems, Inc. | Design-for-test technique for a delay locked loop |
US20040017873A1 (en) * | 2002-07-25 | 2004-01-29 | Kian Chong | Analog delay locked loop characterization technique |
US6834087B2 (en) * | 2003-01-31 | 2004-12-21 | Nokia Corporation | Delay lock loop circuit, and associated method, for a radio receiver |
-
2003
- 2003-07-17 JP JP2003275731A patent/JP3966248B2/ja not_active Expired - Fee Related
-
2004
- 2004-07-13 US US10/889,184 patent/US7676013B2/en not_active Expired - Fee Related
- 2004-07-13 EP EP04016446A patent/EP1515217A3/en not_active Withdrawn
Also Published As
Publication number | Publication date |
---|---|
EP1515217A3 (en) | 2006-06-14 |
US7676013B2 (en) | 2010-03-09 |
EP1515217A2 (en) | 2005-03-16 |
US20050013393A1 (en) | 2005-01-20 |
JP2005039638A (ja) | 2005-02-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11088782B2 (en) | Use of a cyclic redundancy code multiple-input shift register to provide early warning and fail detection | |
US6970117B1 (en) | Byte alignment for serial data receiver | |
KR101133069B1 (ko) | 정보 처리 장치, 데이터 전송 장치 및 데이터 전송 방법 | |
WO2013145240A1 (ja) | 情報処理装置及び情報処理装置制御方法 | |
WO2001042936A2 (en) | Transceiver with latency alignment circuitry | |
JP2009534738A (ja) | フォールト・トレランス・コンピューティング・システムにおけるエラー・フィルタリング | |
US5163138A (en) | Protocol for read write transfers via switching logic by transmitting and retransmitting an address | |
US7885367B2 (en) | System for adjusting sampling timing of DLL circuit, method therefor and transmitter-receiver used therefor | |
KR100866970B1 (ko) | Ecc 레이턴시와 데이터 레이턴시를 별도로 설정할 수있는 반도체 장치 | |
JP3966248B2 (ja) | データ転送システム及びそれに用いる再調整制御方法並びにそのプログラム | |
WO2017199763A1 (en) | Communication device and communication system | |
CN112466356A (zh) | 半导体装置及其控制方法 | |
RU2740163C2 (ru) | Устройство связи, способ связи, программа и система связи | |
US6625163B1 (en) | Collision detection on a differential bus | |
US6493351B1 (en) | Collision detection on a differential bus | |
JP4851888B2 (ja) | データ転送方式およびデータ転送方法 | |
JP3671782B2 (ja) | 信号位相調整回路 | |
US7957498B2 (en) | Data receiver device and data transmission/reception system | |
JP2602421B2 (ja) | クロック受信分配システム | |
WO2007096987A1 (ja) | エラー制御装置 | |
WO2017183483A1 (en) | Communication apparatus, communication method, program, and communication system | |
JP2508969B2 (ja) | クロック乗り換え監視方式およびクロック乗り換え装置 | |
US11777627B2 (en) | Serial communication apparatus and serial communication method that are capable of efficiently eliminating a timing lag between serial, data transferred via a plurality of routes in serial communication | |
EP1467495B1 (en) | Hitless protection switching between two redundant paths | |
JP2829602B2 (ja) | 伝送データの位相合わせ方式及び無瞬断切替装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070116 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070319 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070508 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070521 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100608 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110608 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110608 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120608 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120608 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130608 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |