JP5262158B2 - 同期損失防止方法及び同期損失防止装置 - Google Patents

Description

同期損失防止方法及び同期損失防止装置に関するものである。
近年、大容量データを高速に処理し転送することが不可欠となっており、インタフェースの高速化の要求が高まっている。Ｇｂｐｓ帯のデータ転送を実現する高速のインタフェースでは、クロックを併走させる従来の同期転送ではなく、非同期での転送が要求される。従って、受信ノードでは、受信データに対する同期を取るために、受信データに同期化したクロック（同期化クロック）を生成するＣＤＲ（Clock Data Recovery ）回路が不可欠となっている。

従来、ＣＤＲ回路としては、例えば特許文献１に記載されたものが知られている。このＣＤＲ回路は、アナログの回路構成を採用しており、高速のインタフェースには不向きと推測されるものの、データとクロックとの位相差が大きい場合に応答感度を上げ、小さくなるに従って応答感度を鈍くする機能を備えている。

一方、特許文献２に記載されたＣＤＲ回路は、位相比較器、シリアル／パラレル変換回路及びデジタルフィルタ等を備えており、特許文献１のＬＰＦ（Low-Pass Filter ）に代えてデジタルフィルタを採用し得ることが明示されている。

図１７は、例えばIEEE1394.bのようなシリアルインタフェースの従来の回路構成をデータの流れと併せて示すブロック図である。同図に示されるように、送信ノード８０は、パラレル／シリアル変換回路８１及びトランスミッタ回路８２を備えて構成される。パラレル／シリアル変換回路８１は、パラレルの送信データを入力するとともに、該送信データをシリアルの送信データに変換しこれをトランスミッタ回路８２に出力する。トランスミッタ回路８２は、パラレル／シリアル変換回路８１からの送信データを差動シリアルデータとして受信ノード９０に出力する。

受信ノード９０は、レシーバ回路９１、ＣＤＲ回路９２及びシリアル／パラレル変換回路９３を備えて構成される。レシーバ回路９１は、送信ノード８０（トランスミッタ回路８２）からの差動シリアルデータを受信するとともに、該差動シリアルデータをシングルエンドシリアルデータとしてＣＤＲ回路９２に出力する。ＣＤＲ回路９２は、レシーバ回路９１からのシングルエンドシリアルデータ（受信データ）に同期化したクロック（同期化クロック）を生成するとともに、該同期化クロックでシングルエンドシリアルデータを同期化した同期化シリアルデータをシリアル／パラレル変換回路９３に出力する。そして、シリアル／パラレル変換回路９３は、この同期化シリアルデータをパラレルのデータに変換し次段の各種処理回路に出力する。

ここで、ノイズ等の影響で受信ノード９０の内部回路が予期せぬ状態に陥った場合、データ受信を開始しても同期化クロックが正しく生成されず、接続ノード間（送信ノード８０及び受信ノード９０間）の通信の接続に失敗してしまう場合がある。また、一旦、同期化クロックが正しく生成されデータ転送が開始されても、データ転送の最中にクロックの同期化が外れ、接続ノード間の通信の接続が切断してしまう場合がある。

図１８は、受信ノード９０における従来の同期化手順を示すフローチャートである。IEEE1394.bのようなシリアルインタフェースでは、まず接続ノード間で同期化を行うための同期化用データの送受信を行うようになっており、受信ノード９０は、この同期化用データを受信する（ステップＳ９１）。

この同期化用データには、ある決まった同期化検出用キャラクタコード並びが存在しており、受信ノード９０は、この同期化検出用キャラクタコード並びを検出し、その後ある決まった期間正常に同期化用データ受信できることを確認することによって、相手ノード（送信ノード８０）との同期化が成立したものと判断する。ＣＤＲ回路９２は、この過程で同期化クロックを生成する。

すなわち、受信ノード９０は、例えば送信ノード８０からのデータ受信の開始を起点に同期化検出用キャラクタコード並びを検出し、その後ある決まった期間正常に同期化用データを受信したかチェックする（ステップＳ９２）。そして、受信ノード９０は、決められた同期化検出時間Ｎ内に同期化検出用キャラクタコード並びを検出し、その後ある決まった期間正常に同期化用データ受信を確認することができなかったときは接続失敗処理を行い（ステップＳ９３）、同期化検出用キャラクタコード並びを検出し、その後ある決まった期間正常に同期化用データ受信を確認することにより同期化が成立したものとして、通常データ受信を開始する（ステップＳ９４）。なお、同期化検出時間Ｎは、データ転送の規格に応じて規定される時間（例えばIEEE1394.bでは数十ｍｓ）である。

また、受信ノード９０は、接続ノード間の同期化成立後の通常データ受信の開始後、規定外のデータ列の検出を常時判断し（ステップＳ９５）、該規定外のデータ列を検出すると同期化が外れたものとして、接続中断処理を行う（ステップＳ９６）。なお、規定外のデータ列は、データ転送の規格に応じて規定されるデータ列以外のデータ列（例えばIEEE1394.bでは、8B/10Bエンコードされたデータパターン以外）である。
特開２００５−１５０８９０号公報（第［００２６］段落、第１、３図） 特開２００５−２５７３７６号公報（第１図）

ところで、ＣＤＲ回路９２側の何らかの原因で接続ノード間の同期化が成立できない場合、正常ならば同期化検出時間Ｎよりも短い時間で同期化クロックを生成し得るＣＤＲ回路９２を備えた受信ノード９０であっても、徒に同期化検出時間Ｎの経過を待った上で、そのまま接続失敗の結果に甘んじることになる。

また、接続ノード間の同期化成立後であっても、ＣＤＲ回路がノイズの影響を著しく受けると、同期化が外れて接続を中断することになる。
本技術の目的は、ＣＤＲ回路側の原因による接続ノード間の同期化の非成立を抑制し、接続失敗を抑制することができる同期損失防止方法及び同期損失防止装置を提供することにある。

この同期損失防止方法は、受信データから同期化クロックを生成するＣＤＲ（Clock Data Recovery ）回路を用いた同期化処理において、前記受信データの受信開始から、データ転送の規格に応じて規定される同期化検出時間を経過しても前記同期化クロックに基づく接続ノード間の同期化が非成立のときに、接続失敗処理を行う接続失敗処理段階と、前記受信データの受信開始から、前記ＣＤＲ回路が前記同期化クロックを生成するのに要する時間よりも長く且つ前記同期化検出時間よりも短い同期化リトライ判定時間を経過しても前記同期化クロックに基づく接続ノード間の同期化が非成立のときに、前記ＣＤＲ回路の動作を補正処理する補正処理段階と、前記同期化リトライ判定時間の経過後、前記同期化検出時間の経過前に、前記補正処理後のＣＤＲ回路を用いて、前記同期化クロックに基づく接続ノード間の再同期化を行う再同期化処理段階とを備えたことを要旨とする。

例えば、正常なら前記受信データの受信開始から前記同期化リトライ判定時間内に確実に同期化クロックを生成可能な能力のＣＤＲ回路を備える場合、該同期化リトライ判定時間を経過しても前記同期化クロックに基づく接続ノード間の同期化が非成立のときは、前記ＣＤＲ回路側に何らかの原因がある可能性がある。同構成によれば、前記受信データの受信開始から前記同期化リトライ判定時間を経過しても前記同期化クロックに基づく接続ノード間の同期化が非成立のときに、前記補正処理段階において前記ＣＤＲ回路の動作が補正処理されることで、該ＣＤＲ回路側の原因が前記同期化検出時間内で解消できる可能性が高まり、前記接続失敗処理段階における接続失敗処理を抑制することができる。

また、この同期損失防止方法は、前記補正処理段階は、前記ＣＤＲ回路をリセットすることを要旨とする。
同構成によれば、前記補正処理段階において前記ＣＤＲ回路がリセットされて前記同期化クロックの生成がやり直されることで、前記接続失敗処理段階における接続失敗処理を抑制することができる。

また、この同期損失防止方法は、前記補正処理段階は、前記ＣＤＲ回路の応答感度を上げることを要旨とする。
同構成によれば、前記補正処理段階において前記ＣＤＲ回路の応答感度が上げられて追従特性が上げられることで、前記接続失敗処理段階における接続失敗処理を抑制することができる。

また、この同期損失防止方法は、接続ノード間の通信周波数の差を検出する周波数差検出段階と、前記受信データの受信開始から前記同期化リトライ判定時間を経過しても前記同期化クロックに基づく接続ノード間の同期化が非成立のとき、前記検出された周波数差が前記ＣＤＲ回路による同期化可能な所定値内にあれば、前記ＣＤＲ回路の動作の補正処理を禁止する補正処理禁止段階とを備えたことを要旨とする。

同構成によれば、前記受信データの受信開始から前記第２所定時間を経過しても前記同期化クロックに基づく接続ノード間の同期化が非成立のとき、前記検出された周波数差が前記所定値内にあれば、即ち未だ接続ノード間の同期化が非成立であるものの同期化成立間際の状態と推定されるときには、前記補正処理禁止段階において前記ＣＤＲ回路の動作の補正処理が禁止されるため、徒に同期化処理をやり直す（再同期化処理に移行する）ことを防止でき、ひいては同期化処理に要する時間を短縮することができる。

この同期損失防止方法は、受信データから同期化クロックを生成するＣＤＲ（Clock Data Recovery ）回路を用いた同期化処理において、前記受信データの受信開始から、データ転送の規格に応じて規定される同期化検出時間を経過しても前記同期化クロックに基づく接続ノード間の同期化が非成立のときに、接続失敗処理を行う接続失敗処理段階と、接続ノード間の通信周波数の差を検出する周波数差検出段階と、前記同期化検出時間内で、前記検出された周波数差がデータ転送の規格に応じて規定される規定値を超えたときに、前記ＣＤＲ回路の動作を補正処理する補正処理段階と、前記検出された周波数差が前記規定値を超えた後、前記同期化検出時間の経過前に、前記補正処理後のＣＤＲ回路を用いて、前記同期化クロックに基づく接続ノード間の再同期化を行う再同期化処理段階とを備えたことを要旨とする。

同構成によれば、前記同期化検出時間内で、前記検出された周波数差がデータ転送の規格に応じて規定される規定値を超えたときに、前記補正処理段階において前記ＣＤＲ回路の動作が補正処理されることで、該ＣＤＲ回路側の何らかの原因が前記同期化検出時間内で解消できる可能性が高まり、前記接続失敗処理段階における接続失敗処理を抑制することができる。

また、この同期損失防止方法は、前記補正処理段階は、前記同期化検出時間内で、前記検出された周波数差が前記規定値を超える都度に、前記ＣＤＲ回路の動作を補正処理することを要旨とする。

同構成によれば、前記同期化検出時間を経過しない限り、前記検出された周波数差が規定値を超える都度に何度でも、前記補正処理段階において前記ＣＤＲ回路の動作が補正処理されることで、前記接続失敗処理段階における接続失敗処理を更に抑制することができる。

この同期損失防止装置は、受信データから同期化クロックを生成するＣＤＲ（Clock Data Recovery ）回路と、前記同期化クロックに基づく同期状態を検出する検出回路と、前記受信データの受信開始からデータの転送規格に応じて規定される同期化検出時間、及び前記ＣＤＲ回路が前記同期化クロックを生成するのに要する時間よりも長く且つ前記同期化検出時間よりも短い同期化リトライ判定時間をカウントするタイマ回路と、前記検出回路からの出力と前記同期化検出時間に応じて接続失敗処理を行う接続失敗処理手段と、前記検出回路からの出力と前記同期化リトライ判定時間に応じて前記ＣＤＲ回路の動作を補正処理する補正処理手段と、前記同期化リトライ判定時間の経過後、前記同期化検出時間の経過前に、前記補正処理後のＣＤＲ回路を用いて、前記同期化クロックに基づく接続ノード間の再同期化を行う再同期化手段とを備えたことを要旨とする。

例えば、正常なら前記受信データの受信開始から前記同期化リトライ判定時間内に確実に同期化クロックを生成可能な能力のＣＤＲ回路を備える場合、該同期化リトライ判定時間を経過しても前記同期化クロックに基づく接続ノード間の同期化が非成立のときは、前記ＣＤＲ回路側に何らかの原因がある可能性がある。同構成によれば、前記受信データの受信開始から前記同期化リトライ判定時間を経過しても前記同期化クロックに基づく接続ノード間の同期化が非成立のときに、前記補正処理手段により前記ＣＤＲ回路の動作が補正処理されることで、該ＣＤＲ回路側の原因が前記同期化検出時間内で解消できる可能性が高まり、前記接続失敗処理手段による接続失敗処理を抑制することができる。

この同期損失防止装置は、受信データから同期化クロックを生成するＣＤＲ（Clock Data Recovery ）回路と、前記同期化クロックに基づく同期状態を検出する検出回路と、前記受信データの受信開始からデータの転送規格に応じて規定される同期化検出時間をカウントするタイマ回路と、前記検出回路からの出力と前記同期化検出時間に応じて接続失敗処理を行う接続失敗処理手段と、前記受信データと前記同期化クロック間の通信周波数の差を検出する周波数差検出手段と、前記同期化検出時間内で、前記周波数差検出手段によって検出された周波数差がデータ転送の規格に応じて規定される規定値を超えたときに前記ＣＤＲ回路の動作を補正処理する補正処理手段と、前記検出された周波数差が前記規定値を超えた後、前記同期化検出時間の経過前に、前記補正処理後のＣＤＲ回路を用いて、前記同期化クロックに基づく接続ノード間の再同期化を行う再同期化処理手段とを備えたことを要旨とする。

同構成によれば、前記同期化検出時間内で、前記検出された周波数差がデータ転送の規格に応じて規定される規定値を超えたときに、前記補正処理手段により前記ＣＤＲ回路の動作が補正処理されることで、該ＣＤＲ回路側の何らかの原因が前記同期化検出時間内で解消できる可能性が高まり、前記接続失敗処理手段による接続失敗処理を抑制することができる。

開示した同期損失防止方法及び同期損失防止装置では、ＣＤＲ回路側の原因による接続ノード間の同期化の非成立を抑制し、接続失敗を抑制することができる。

（第１の実施形態）
以下、第１の実施形態について図面に従って説明する。
図５は、受信データからクロック生成するようなインタフェース（例えばIEEE1394.b）において、受信ノードによるデータ受信開始からの同期化手順を示すタイムチャートである。同図に示されるように、こうしたインタフェースでは、データ受信開始からクロック同期化完了までの上限の期間（同期化完了最大時間）が、第１所定時間としての所定の同期化検出時間Ｎとして規定されている。つまり、データ受信開始からの経過時間が前記同期化検出時間Ｎに達しても接続ノード間（送信ノード及び受信ノード間）の同期化が非成立のときには、接続失敗処理される。なお、この同期化検出時間Ｎは、データ転送の規格に応じて規定される時間（例えばIEEE1394.bでは数十ｍｓ）である。

ここで、正常なら同期化検出時間Ｎよりも十分に短い期間、例えば時間（Ｎ／５）内に同期化クロックを生成可能な能力のＣＤＲ回路を備える場合、同期化検出時間Ｎよりは短いものの時間（Ｎ／５）に余裕を持たせた第２所定時間としての所定の同期化リトライ判定時間（Ｎ／２）内で前記同期化クロックに基づく接続ノード間の同期化が非成立のときは、ＣＤＲ回路側に何らかの原因がある可能性がある。従って、本実施形態では、同期化リトライ判定時間（Ｎ／２）を経過しても接続ノード間の同期化が非成立のときは、ＣＤＲ回路がリセットされる。あるいは、ＣＤＲ回路が受信データに追従できなくなっている可能性があるため、該ＣＤＲ回路の応答感度としてのゲインが上げられる（大きくされる）。図６は、ＣＤＲ回路のゲインと追従特性との関係を示すグラフである。同図により、ゲインを上げることで、これに応じて追従特性が大きくなることが説明される。従って、データ受信開始時は、ゲインを上げることで、接続ノード間の同期化時に有利に働く可能性が示唆される。

図１は、例えばIEEE1394.bのようなシリアルインタフェースの、主として同期化リトライに係る回路構成をデータの流れと併せて示すブロック図である。なお、送信ノードの構成は、従来と同様であるため同一の符号を付してその説明を割愛する。

受信ノード１０は、レシーバ回路１１、ＣＤＲ回路１２、同期キャラクタ検出回路１３、シリアル／パラレル変換回路１４、時間管理を行うタイマ回路１５、データパターンチェック回路１６及び状況に応じた処理手順の制御など各種制御を行うシーケンサ回路１７を備えて構成される。

レシーバ回路１１は、前記送信ノード８０（トランスミッタ回路８２）からの差動シリアルデータを受信するとともに、該差動シリアルデータをシングルエンドシリアルデータＤ１としてＣＤＲ回路１２に出力する。

ＣＤＲ回路１２は、レシーバ回路１１からのシングルエンドシリアルデータ（受信データ）Ｄ１に同期化したクロック（同期化クロック）を生成するとともに、該同期化クロックでシングルエンドシリアルデータＤ１を同期化した同期化シリアルデータＤ２を同期キャラクタ検出回路１３及びシリアル／パラレル変換回路１４に出力する。

同期キャラクタ検出回路１３は、同期化シリアルデータＤ２より同期化検出用キャラクタコード並びを検出し、同期キャラクタ検出信号ＳＣをデータパターンチェック回路１６及びシーケンサ回路１７に出力する。なお、同期化検出用キャラクタコード並びは、データ転送の規格に応じて規定されるデータ列であって、同期化を行うために接続ノード間でやりとりされるデータ（同期化用データ）に含まれる。

シリアル／パラレル変換回路１４は、同期化シリアルデータＤ２をパラレルデータＤ３に変換しデータパターンチェック回路１６に出力する。
データパターンチェック回路１６は、パラレルデータＤ３が規定外のデータ列でないかを常時チェックし、該規定外のデータ列を検出すると、NGデータ検出信号ＳＮＧをシーケンサ回路１７に出力する。なお、規定外のデータ列は、データ転送の規格に応じて規定されるデータ列以外のデータ列（例えばIEEE1394.bでは、8B/10Bエンコードされたデータパターンでないデータ列）である。

シーケンサ回路１７は、同期キャラクタ検出信号ＳＣ及びNGデータ検出信号ＳＮＧをその同期化リトライ処理部１７ａに入力するとともに、同期キャラクタ検出信号ＳＣ及びNGデータ検出信号ＳＮＧをその接続失敗処理部１７ｂに入力する。

同期化リトライ処理部１７ａは、同期化リトライ判定時間（Ｎ／２）の経過を表すタイマ回路１５からの信号を併せて入力しており、該同期化リトライ判定時間（Ｎ／２）を経過した時点で同期化検出用キャラクタコード並びが検出されない、または同期化検出用キャラクタコード並びは検出されているが、規定外のデータ列を検出しているときに、同期化処理を最初からやり直す（リトライする）べく、前記ＣＤＲ回路１２にリセット信号ＳＲを出力する（補正処理段階、補正処理手段）。ＣＤＲ回路１２は、このリセット信号ＳＲの入力によりその保持データが初期状態にリセットされる。これにより、同期化検出時間Ｎの経過前にＣＤＲ回路１２側の何らかの原因が解消される可能性が高まり、接続ノード間の同期化が成立する可能性が高まる。

一方、接続失敗処理部１７ｂは、同期化検出時間Ｎの経過を表すタイマ回路１５からの信号を併せて入力しており、該同期化検出時間Ｎを経過した時点で同期化検出用キャラクタコード並びが検出されない、または同期化検出用キャラクタコード並びは検出されているが、規定外のデータ列を検出しているとき、即ち接続ノード間の同期化が非成立のときに、同期化に失敗したものと判断し接続失敗処理を行う（接続失敗処理段階、接続失敗処理手段）。すなわち、相手ノード８０とのデータ通信を停止する。

なお、ＣＤＲ回路１２のゲイン（応答感度）を表すパラメータを変更できる場合には、ＣＤＲ回路１２のリセットに代えて、若しくは加えて、当該パラメータを変更してもよい。すなわち、図１に併せ示したように、ＣＤＲ回路１２の初期ゲインパラメータ及びリトライゲインパラメータを保持するレジスタ群１８及び該レジスタ群１８が保持するこれらゲインパラメータのいずれか一つを選択するセレクタ回路１９を備えるとする。なお、初期ゲインパラメータは、ＣＤＲ回路１２の初期状態で選択されるゲインパラメータであって、リトライゲインパラメータよりも小さく設定されている。この場合、同期化リトライ処理部１７ａは、同期化リトライ判定時間（Ｎ／２）を経過した時点で同期化検出用キャラクタコード並びが検出されない、または同期化検出用キャラクタコード並びは検出されているが、規定外のデータ列を検出しているときに、ＣＤＲ回路１２の設定ゲインを上げるべく、初期ゲインパラメータからリトライゲインパラメータへとその選択を切り替えるように前記セレクタ回路１９にゲイン切換信号ＳＳＷを出力する（補正処理段階、補正処理手段）。つまり、セレクタ回路１９は、最初の同期化処理時には初期ゲインパラメータを選択し、同期化リトライ処理時には初期ゲインパラメータよりも大きなリトライゲインパラメータを選択する。これにより、同期化検出時間Ｎの経過前にＣＤＲ回路１２側の何らかの原因が解消される可能性が高まり、接続ノード間の同期化が成立する可能性が高まる。

なお、同期化リトライ処理部１７ａによるＣＤＲ回路１２のゲインパラメータの切換えを、該ＣＤＲ回路１２のリセットと併せて行う場合には、これらの処理を時系列的に行うことが好ましい。例えば、同期化リトライ処理時、当初はＣＤＲ回路１２のゲインパラメータの切換えを行い、第２の判定時間（３Ｎ／４）を経過した時点で改善が見られないときに更にＣＤＲ回路１２のリセットを行うようにする。このように変更することで、同期化検出時間Ｎの経過前にＣＤＲ回路１２側の何らかの原因が解消される可能性が更に高まり、接続ノード間の同期化が成立する可能性が高まる。ただし、同期化リトライ処理部１７ａによるＣＤＲ回路１２のゲインパラメータの切換えを、該ＣＤＲ回路１２のリセットと同時に行ってもよい。

また、一旦、同期化検出用キャラクタコード並びを検出し、その後ある決まった期間同期化用データ受信され同期化が成立した場合であっても、同期化検出時間Ｎ内であれば、同期化リトライ処理部１７ａは、NGデータ検出信号ＳＮＧが出力されることで同様の処理（リセット処理若しくはゲインパラメータ変更処理）を行う。

次に、ＣＤＲ回路１２の同期化クロックの生成に係る構成について、図２のブロック図に基づいて説明する。同図に示されるように、ＣＤＲ回路１２は、位相差検出回路２１と、デジタルフィルタ２２と、位相補正クロック生成回路２３とを備えて構成される。

位相差検出回路２１は、シングルエンドシリアルデータＤ１（受信データ）と該シングルエンドシリアルデータＤ１から再生した同期化クロックＣＬＫとの間の位相進み／遅れを判定し、進んでいる場合には＋１、遅れている場合には−１というように、データ化し、該データをその内蔵する加算器で同期化クロックＣＬＫの所定周期分（例えば１０周期分）だけ加算したものをデジタルの位相コードＤＩＮとしてデジタルフィルタ２２に出力する。この所定周期分は、通信のレート等に応じて設定される。

デジタルフィルタ２２は、位相コードＤＩＮを同期化クロックＣＬＫの所定周期分（例えば１０周期分）で累積平均化し、デジタルの位相制御コードＤＯＵＴとして位相補正クロック生成回路２３に出力する。なお、デジタルフィルタ２２は、ゲインパラメータにより、その応答感度（追従特性）が変更される。

位相補正クロック生成回路２３は、位相制御コードＤＯＵＴにより０〜２πの任意の位相を持つ同期化クロックＣＬＫを生成・出力する。例えば、位相制御コードＤＯＵＴが６４通りのコードを取り得る場合、このコードに応じて、０〜２πを６４分割した位相条件のうち１つの位相条件のクロックを同期化クロックＣＬＫとして生成・出力する。この同期化クロックＣＬＫは、位相差検出回路２１にフィードバックされており、該位相差検出回路２１において受信データと随時位相比較されて、前述の位相コードＤＩＮの生成に供される。なお、ＣＤＲ回路１２は、この同期化クロックＣＬＫでシングルエンドシリアルデータＤ１を同期化した同期化シリアルデータＤ２を出力することは既述のとおりである。

ここで、図３は、デジタルフィルタ２２の構成を示すブロック図である。同図に示されるように、デジタルフィルタ２２は、乗算器３１，３２と、加算器３３，３４と、Ｄフリップフロップ３５，３６とを備えて構成される。

乗算器３１は、位相差検出回路２１からの位相コードＤＩＮを入力するとともに、該位相コードＤＩＮを所定のゲインパラメータＧ１で乗じたものを加算器３３に出力する。乗算器３２は、位相差検出回路２１からの位相コードＤＩＮを入力するとともに、該位相コードＤＩＮをゲインパラメータＧ２で乗じたものを加算器３４に出力する。なお、前記同期化リトライ処理部１７ａによるＣＤＲ回路１２のゲインパラメータの切換えの際は、このゲインパラメータＧ２が変更される。

加算器３３は、位相コードＤＩＮをゲインパラメータＧ１で乗じた乗算器３１の出力及びＤフリップフロップ３５の出力を加算して該Ｄフリップフロップ３５のＤ入力端子に出力する。この加算器３３の出力は、周波数差コードＤＦとしてゲイン調整に使用する場合には外部にも出力される。なお、Ｄフリップフロップ３５は、同期化クロックＣＬＫの所定周期分（例えば１０周期分）分周されたデジタルフィルタクロックＣＬＫＤＦに同期して加算器３３に出力する。

加算器３４は、位相コードＤＩＮをゲインパラメータＧ２で乗じた乗算器３２の出力、周波数差コードＤＦ及びＤフリップフロップ３６の出力を加算して該Ｄフリップフロップ３６のＤ入力端子に出力する。なお、Ｄフリップフロップ３６は、同期化クロックＣＬＫの所定周期分（例えば１０周期分）分周されたデジタルフィルタクロックＣＬＫＤＦに同期して加算器３４の出力を位相制御コードＤＯＵＴとして出力する。この位相制御コードＤＯＵＴは、前記位相補正クロック生成回路２３に入力されて同期化クロックＣＬＫの生成に供されることは既述のとおりである。ゲインパラメータＧ１、Ｇ２は、ＣＤＲ回路のループ帯域やジッター特性に影響するので、これらの特性を鑑みて適切な値を設定する。

次に、データ受信の開始時の同期損失防止態様について図４のフローチャートに従って説明する。
IEEE1394.bのようなシリアルインタフェースでは、まず接続ノード間で同期化を行うための同期化用データの送受信を行うようになっており、受信ノード１０は、この同期化用データを受信する（ステップＳ１１）。

受信ノード１０は、この同期化用データに存在する同期化検出用キャラクタコード並びを検出し、その後ある決まった期間正常に同期化用データ受信できることを確認することによって、相手ノード（送信ノード８０）との同期化が成立したものと判断する。ＣＤＲ回路１２は、この過程で同期化クロックを生成する。

すなわち、受信ノード１０は、例えば送信ノード８０からのデータ受信の開始を起点に同期化検出用キャラクタコード並びの検出を待ち、その後ある決まった期間同期化用データ受信をチェックする（ステップＳ１２）。そして、受信ノード１０は、同期化リトライ判定時間（Ｎ／２）を経過しても同期化検出用キャラクタコード並びが検出されない、または同期化検出用キャラクタコード並びは検出されているが、規定外のデータ列を検出しているときに、ＣＤＲ回路１２のリセット処理若しくはゲインパラメータ変更処理を行う（ステップＳ１３）。

この状態で、受信ノード１０は、引き続き、同期化検出用キャラクタコード並びの検出を待ち、その後ある決まった期間同期化用データ受信をチェックする（ステップＳ１４）。そして、同期化検出時間Ｎ内に同期化検出用キャラクタコード並びが検出できない、または同期化検出用キャラクタコード並びは検出されているが、規定外のデータ列を検出しているときは接続失敗処理を行う（ステップＳ１５）。また、ステップＳ１２若しくはステップＳ１４で同期化検出用キャラクタコード並びを検出し、その後ある決まった期間同期化用データ受信すると同期化が成立したものとして、通常データ受信を開始する（ステップＳ１６）。

なお、図４では割愛されているが、同期化成立後であっても、同期化検出時間Ｎ内であれば、受信ノード１０は、規定外のデータ列を検出したときに、ＣＤＲ回路１２のリセット処理若しくはゲインパラメータ変更処理を行う。

以上詳述したように、本実施形態によれば、以下に示す効果が得られるようになる。
（１）本実施形態では、受信データの受信開始から同期化リトライ判定時間（Ｎ／２）を経過しても前記同期化クロックＣＬＫに基づく接続ノード間の同期化が非成立のときに、前記ＣＤＲ回路１２の動作が補正処理（リセット処理若しくはゲインパラメータ変更処理）されることで、該ＣＤＲ回路１２側の原因が同期化検出時間Ｎ内で解消できる可能性が高まり、接続失敗を抑制することができる。

（２）本実施形態では、受信データの受信開始から同期化リトライ判定時間（Ｎ／２）を経過しても前記同期化クロックＣＬＫに基づく接続ノード間の同期化が非成立のときに、前記ＣＤＲ回路１２がリセットされて同期化クロックＣＬＫの生成がやり直されることで、接続失敗を抑制することができる。

（３）本実施形態では、受信データの受信開始から同期化リトライ判定時間（Ｎ／２）を経過しても前記同期化クロックＣＬＫに基づく接続ノード間の同期化が非成立のときに、前記ＣＤＲ回路１２の応答感度が上げられて追従特性が上げられることで、接続失敗を抑制することができる。

（第２の実施形態）
以下、第２の実施形態を図面に従って説明する。なお、第２の実施形態は、接続失敗の抑制のために、相手ノードと自ノードとの通信周波数差（動作周波数差）の情報を利用することが第１の実施形態と異なる。従って、前記第１の実施形態と同様の構成については同一の符号を付してその説明を一部省略する。

既述のように、ＣＤＲ回路１２が備えるデジタルフィルタ２２は、図３に示すような２次構成にされており、相手ノード（送信ノード８０）と自ノード（受信ノード１０）との通信周波数差のパラメータである周波数差コードＤＦは、その１次出力として検出される（周波数差検出段階、周波数差検出手段）。

図７に示されるように、受信ノード１０には、この周波数差コードＤＦを管理する周波数差コード管理回路４１が追加されており、ＣＤＲ回路１２（デジタルフィルタ２２）は、周波数差コードＤＦを周波数差コード管理回路４１に出力する。

周波数差コード管理回路４１は、周波数差コードＤＦが規定値を超える値になっていないかを常時チェックし、該規定値を超えたことを検出すると、NG周波数差コード検出信号ＳＦＮＧをシーケンサ回路１７に出力する。なお、周波数差コードＤＦの規定値は、データ転送の規格に応じて規定される所定値（例えば５００ＭＨｚにおいて±１００ｐｐｍ）である。

本実施形態のシーケンサ回路１７は、同期化リトライ判定時間（Ｎ／２）の経過を表す信号に代えて、NG周波数差コード検出信号ＳＦＮＧをその同期化リトライ処理部１７ａに入力する。同期化リトライ処理部１７ａは、同期化検出時間Ｎ内で、周波数差コードＤＦが規定値を超えたときに、同期化処理を最初からやり直す（リトライする）べく、前記第１の実施形態と同様にＣＤＲ回路１２にリセット信号ＳＲを出力する（補正処理段階、補正処理手段）。これにより、同期化検出時間Ｎの経過前にＣＤＲ回路１２側の何らかの原因が解消される可能性が高まり、接続ノード間の同期化が成立する可能性が高まる。

また、ＣＤＲ回路１２のゲイン（応答感度）を表すパラメータを変更できる場合には、前記第１の実施形態と同様、ＣＤＲ回路１２のリセットに代えて、若しくは加えて、当該パラメータを変更してもよい（補正処理段階、補正処理手段）。これにより、同期化検出時間Ｎの経過前にＣＤＲ回路１２側の何らかの原因が解消される可能性が高まり、接続ノード間の同期化が成立する可能性が高まる。

なお、図４のフローチャートで示したステップＳ１２の処理において、周波数差コードＤＦが規定値を超えたことが検出されたときに、ＣＤＲ回路１２のリセット処理若しくはゲインパラメータ変更処理を行うように変更したものが、本実施形態の同期損失防止態様に相当する。

以上詳述したように、本実施形態によれば、以下に示す効果が得られるようになる。
（１）本実施形態では、受信データの受信開始から同期化検出時間Ｎ内で、周波数差コードＤＦが当該通信の規格で取り得る所定値を超えたときに、前記ＣＤＲ回路１２の動作が補正処理（リセット処理若しくはゲインパラメータ変更処理）されることで、該ＣＤＲ回路１２側の原因が同期化検出時間Ｎ内で解消できる可能性が高まり、接続失敗を抑制することができる。

（２）本実施形態では、同期化検出時間Ｎ内で、周波数差コードＤＦが当該通信の規格で取り得る所定値を超えたときに、前記ＣＤＲ回路１２がリセットされて同期化クロックＣＬＫの生成がやり直されることで、接続失敗を抑制することができる。

（３）本実施形態では、同期化検出時間Ｎ内で、周波数差コードＤＦが当該通信の規格で取り得る所定値を超えたときに、前記ＣＤＲ回路１２の応答感度が上げられて追従特性が上げられることで、接続失敗を抑制することができる。

（第３の実施形態）
以下、第３の実施形態を図面に従って説明する。なお、第３の実施形態は、通常データ受信の状態において、ＣＤＲ回路１２の応答感度を下げるべくゲインを下げてノイズに追従しにくくし、接続中断を抑制するようにした構成である。従って、前記第１の実施形態と同様の構成については同一の符号を付してその説明を一部省略する。

図８は、例えばIEEE1394.bのようなシリアルインタフェースの、主として通常データ受信開始後のＣＤＲ回路１２のゲイン調整に係る回路構成をデータの流れと併せて示すブロック図である。同図に示されるように、本実施形態のシーケンサ回路１７は、同期キャラクタ検出信号ＳＣをその同期化確立部４６に入力するとともに、NGデータ検出信号ＳＮＧをその接続中断処理部４７に入力する。

同期化確立部４６は、同期化検出時間Ｎの経過を表すタイマ回路１５からの信号を併せて入力しており、同期化検出時間Ｎ内で同期化検出用キャラクタコード並びが検出され、その後ある決まった期間同期化用データ受信したときに、接続ノード間の同期化が確立したものと判断し同期化確立を行う（接続段階、接続手段）。これにより、通常データ受信が開始される。

接続中断処理部４７は、同期化検出時間Ｎの経過を表すタイマ回路１５からの信号を併せて入力しており、同期化検出時間Ｎの経過後にNGデータ検出信号ＳＮＧが検出されたときに、同期が外れたと判断し、接続中断処理を行う（接続中断処理段階、接続中断処理手段）。

また、受信ノード１０には、同期化確立までのＣＤＲ回路１２の初期ゲインパラメータを保持するレジスタ群４８と、ＣＤＲ回路１２（デジタルフィルタ２２）が出力する周波数差コードＤＦを適切なＣＤＲ回路１２の同期化確立後ゲインパラメータに変換する周波数差コード／ゲイン変換テーブル回路４９と、レジスタ群４８が保持する初期ゲインパラメータ及び周波数差コード／ゲイン変換テーブル回路４９で変換された同期化確立後ゲインパラメータのいずれか一つを選択するセレクタ回路５０が追加されている。周波数差コード／ゲイン変換テーブル回路４９は、例えば周波数差コードが大きい程、ゲインパラメータも大きくなるような関係で構成されている。

なお、同期化確立後ゲインパラメータは、周波数差コードＤＦに応じて変更されるものの、初期ゲインパラメータよりも小さく設定されている。この場合、同期化確立部４６は、同期化検出時間Ｎ内での同期化確立後、同期化確立のために用いた応答感度を下げるべく、初期ゲインパラメータから同期化確立後ゲインパラメータへとその選択を切り替えるように前記セレクタ回路５０にゲイン切換信号ＳＳＷを出力する（応答感度変更段階、応答感度変更手段）。つまり、セレクタ回路５０は、同期化確立までは初期ゲインパラメータを選択し、同期化確立後は初期ゲインパラメータよりも小さな同期化確立後ゲインパラメータを選択する。これにより、ＣＤＲ回路１２は、同期化確立後にノイズに追従しにくくなる（図６参照）。

なお、前記同期化確立部４６によるＣＤＲ回路１２のゲインパラメータの切換えの際は、前記デジタルフィルタ２２のゲインパラメータＧ２が変更される。これにより、同期化確立後にＣＤＲ回路１２がノイズに追従しにくくなり、接続中断を抑制する可能性が高まる。この同期化確立後ゲインパラメータは、通常データ受信の状態で、周波数差コードＤＦに応じて自動調整されることはいうまでもない。すなわち、周波数差コードＤＦが大きい場合には同期化確立後ゲインパラメータの下げ幅を大きくし、周波数差コードＤＦが小さい場合には同期化確立後ゲインパラメータの下げ幅を小さくする。

次に、接続ノード間の同期化確立後の同期損失防止態様について図９のフローチャートに従って説明する。同図に示されるように、受信ノード１０は、同期化確立後、ＣＤＲ回路１２の同期化確立後のゲインパラメータ設定を行う（ステップＳ３１）。同時に、受信ノード１０は、通常データ受信を開始する（ステップＳ３２）。

そして、受信ノード１０は、通常データ受信の開始後、規定外のデータ列の検出を常時判断し（ステップＳ３３）、該規定外のデータ列を検出すると同期化が外れたものとして、接続中断処理を行う（ステップＳ３４）。なお、規定外のデータ列は、データ転送の規格に応じて規定されるデータ列以外のデータ列（例えばIEEE1394.bでは、8B/10Bエンコードされたデータパターン以外）である。

以上詳述したように、本実施形態によれば、以下に示す効果が得られるようになる。
（１）本実施形態では、同期確立後、前記ＣＤＲ回路１２の応答感度が下げられることで、接続ノード間の同期化成立後の前記ＣＤＲ回路１２に対するノイズの影響が抑制され、前記同期化クロックＣＬＫに基づく同期化の外れが抑制されて、接続中断を抑制することができる。

（２）本実施形態では、周波数差コード／ゲイン変換テーブル回路４９により、周波数差コードＤＦに応じて前記ＣＤＲ回路１２の応答感度が調整されて追従特性が調整されることで、接続中断を更に抑制することができる。

（第４の実施形態）
以下、第４の実施形態を図面に従って説明する。なお、第４の実施形態は、接続失敗の抑制のために、同期化が非成立な状態での経過時間の情報とともに、相手ノードと自ノードとの通信周波数差（動作周波数差）の情報を併せて利用することが第１及び第２の実施形態と異なる。従って、前記第１及び第２の実施形態と同様の構成については同一の符号を付してその説明を一部省略する。

図１０に示されるように、本実施形態では、図７に示した回路構成に対し、同期化リトライ処理部１７ａが同期化リトライ判定時間（Ｎ／２）の経過を表すタイマ回路１５からの信号及び周波数差コード管理回路４１からの同期化リトライ不要信号ＳＦＵＮを併せて入力している。なお、この同期化リトライ不要信号ＳＦＵＮは、前記周波数差コードＤＦが規定値ＤＦＮ内にあることが周波数差コード管理回路４１で検出されるときに、該周波数差コード管理回路４１から出力されるものである。この規定値ＤＦＮは、ＣＤＲ回路１２の同期化性能に応じて規定される所定値であって、データ転送の規格に応じて規定される所定値（例えば１００ｐｐｍ）よりも大きな所定値（例えば２００ｐｐｍ）に設定されている。

そして、本実施形態の同期化リトライ処理部１７ａは、同期化リトライ不要信号ＳＦＵＮを入力したとき、同期化リトライ判定時間（Ｎ／２）の経過後に未だ同期化が非成立であっても前述の同期化リトライ処理を行わない（補正処理禁止段階、補正処理禁止手段）。

次に、データ受信の開始時の同期損失防止態様について図１１のフローチャートに従って説明する。同図に示されるように、受信ノード１０は、前記第１及び第２の実施形態（ステップＳ１１参照）と同様にして同期化用データを受信する（ステップＳ４１）。

続いて、受信ノード１０は、前記第１及び第２の実施形態（ステップＳ１２参照）と同様にして同期化検出用キャラクタコード並びの検出を待ち、その後ある決まった期間同期化用データ受信をチェックする（ステップＳ４２）。そして、受信ノード１０は、ステップＳ４２において、周波数差コードＤＦが規定値を超えたことが検出されたときに、ＣＤＲ回路１２のリセット処理若しくはゲインパラメータ変更処理を行う（ステップＳ４３）。

この状態で、受信ノード１０は、引き続き、同期化検出用キャラクタコード並びの検出を待ち、その後ある決まった期間同期化用データ受信をチェックする（ステップＳ４４）。そして、同期化検出時間Ｎ内に同期化検出用キャラクタコード並びが検出できない、または同期化検出用キャラクタコード並びは検出されているが、規定外のデータ列を検出しているときは接続失敗処理を行う（ステップＳ４５）。

一方、受信ノード１０は、ステップＳ４２において、同期化リトライ判定時間（Ｎ／２）を経過しても同期化検出用キャラクタコード並びが検出されない、または同期化検出用キャラクタコード並びは検出されているが、規定外のデータ列を検出しているときに、周波数差コードＤＦが前記規定値ＤＦＮ内にあるか否かを判断する（ステップＳ４６）。そして、受信ノード１０は、ステップＳ４６において、周波数差コードＤＦが規定値ＤＦＮ外にあることが検出されたときに、ＣＤＲ回路１２のリセット処理若しくはゲインパラメータ変更処理を行う（ステップＳ４７）。

この状態で、受信ノード１０は、引き続き、同期化検出用キャラクタコード並びの検出を待ち、その後ある決まった期間同期化用データ受信をチェックする（ステップＳ４８）。また、受信ノード１０は、ステップＳ４６において、周波数差コードＤＦが規定値ＤＦＮ内にあることが検出されたとき、即ち未だ接続ノード間の同期化が非成立であるものの同期化成立間際の状態と推定されるときには、ＣＤＲ回路１２のリセット処理若しくはゲインパラメータ変更処理を行うことなくステップＳ４８の処理を行う。そして、同期化検出時間Ｎ内に同期化検出用キャラクタコード並びが検出できない、または同期化検出用キャラクタコード並びは検出されているが、規定外のデータ列を検出しているときは接続失敗処理を行う（ステップＳ４９）。

また、受信ノード１０は、ステップＳ４２、ステップＳ４４若しくはステップＳ４８で同期化検出用キャラクタコード並びを検出し、その後ある決まった期間同期化用データ受信すると同期化が成立したものとして、前述の通常データ受信を開始する（ステップＳ１６）。本実施形態では、ステップＳ４６において周波数差コードＤＦが規定値ＤＦＮ内にあることが検出されたとき、ステップＳ４２及びステップＳ４８で同期化処理が連続的に継続されることで、これに要する時間が短縮される可能性が高くなっている。

以上詳述したように、本実施形態によれば、前記第２の実施形態と同様の効果に加えて以下に示す効果が得られるようになる。
（１）本実施形態では、受信データの受信開始から同期化リトライ判定時間（Ｎ／２）を経過しても同期化クロックに基づく接続ノード間の同期化が非成立のとき、周波数差コードＤＦが前記規定値ＤＦＮ内にあれば、即ち未だ接続ノード間の同期化が非成立であるものの同期化成立間際の状態と推定されるときには、前記ＣＤＲ回路１２の動作の補正処理（リセット処理若しくはゲインパラメータ変更処理）が禁止されるため、徒に同期化処理をやり直す（再同期化処理に移行する）ことを防止でき、ひいては同期化処理に要する時間を短縮することができる。このように、再同期化を実行する判断基準として、時間（同期化リトライ判定時間）及び周波数差コードＤＦの両方の判断基準を同時にチェックすることで、より効率的に再同期化処理を行うことができる。

（第５の実施形態）
以下、第５の実施形態を図面に従って説明する。なお、第５の実施形態は、接続失敗を抑制するための処理をハードウェアに代えて、マイコン（ファームウェア）で行うことが第１の実施形態と異なる。従って、前記第１の実施形態と同様の構成については同一の符号を付してその説明を一部省略する。

図１２に示されるように、本実施形態では、図１に示した回路構成に対し、マイコン５１を備えており、シーケンサ回路１７の同期化リトライ処理部５２は、同期化リトライ判定時間（Ｎ／２）を経過した時点で同期化検出用キャラクタコード並びが検出されない、または同期化検出用キャラクタコード並びは検出されているが、規定外のデータ列を検出しているときに、マイコン５１に対し同期化リトライ処理通知信号ＳＲＥＰを出力する（通知手段）。

また、受信ノード（コントローラ）１０のレジスタ群５３は、ＣＤＲ回路１２に設定するゲインパラメータ（応答感度）をそのレジスタ５３ａに記憶・保持するとともに、タイマ回路１５に設定する同期化リトライ判定時間（例えばＮ／２）をそのレジスタ５３ｂに記憶・保持する。このレジスタ群５３の記憶するゲインパラメータ及び同期化リトライ判定時間は、マイコン５１によって変更・設定可能となっている。さらに、ＣＤＲ回路１２に対するリセット信号ＳＲは、マイコン５１から出力可能となっている。

そして、マイコン５１は、同期化リトライ処理通知信号ＳＲＥＰを検出したとき、同期化処理を最初からやり直す（リトライする）べく、ＣＤＲ回路１２のリセット処理若しくはレジスタ群５３を通じたゲインパラメータ変更処理を行う。これにより、同期化検出時間Ｎの経過前にＣＤＲ回路１２側の何らかの原因が解消される可能性が高まり、接続ノード間の同期化が成立する可能性が高まることは既述のとおりである。

次に、データ受信の開始時の同期損失防止態様について図１３のフローチャートに従って説明する。同図に示されるように、マイコン５１は、初期設定によりレジスタ群５３（レジスタ５３ｂ）に同期化リトライ判定時間を設定する（ステップＳ５１）。そして、受信ノード１０は、前記第１の実施形態（ステップＳ１１参照）と同様に同期化用データを受信する（ステップＳ５２）。

続いて、受信ノード１０は、前記第１の実施形態（ステップＳ１２参照）と同様に同期化検出用キャラクタコード並びの検出を待ち、その後ある決まった期間同期化用データ受信をチェックする（ステップＳ５３）。そして、受信ノード１０は、同期化リトライ判定時間を経過しても同期化検出用キャラクタコード並びが検出されない、または同期化検出用キャラクタコード並びは検出されているが、規定外のデータ列を検出しているときに、マイコン５１に対し同期化リトライ処理通知信号ＳＲＥＰを出力する（ステップＳ５４）。

これにより、マイコン５１は、ＣＤＲ回路１２のリセット処理若しくはレジスタ群５３を通じたゲインパラメータ変更処理を行う（ステップＳ５５）。なお、マイコン５１によるＣＤＲ回路１２の動作の補正処理後及びステップＳ５３で同期化が成立した後は、前記第１の実施形態と同様の処理（ステップＳ１４〜Ｓ１６）が行われる。

以上詳述したように、本実施形態によれば、前記第１の実施形態と同様の効果に加えて以下に示す効果が得られるようになる。
（１）本実施形態では、マイコン５１（ファームウェア）での処理によりＣＤＲ回路１２の動作を補正処理することで、ハードウェアでの処理に比べてその処理のバリエーションを増やすことができる。

例えば、ＣＤＲ回路１２の動作を補正処理する回数を増やすために、レジスタ５３ｂに書き込む同期化リトライ判定時間を「１／３Ｎ，２／３Ｎ，…」と逐次増やしていってもよい。

また、一旦出来上がった装置を評価しながら、例えば同期化リトライ判定時間などのパラメータを適切に変更・設定することができ、より適切な処理を行うことができる。
（２）本実施形態では、ＣＤＲ回路１２の動作補正に係るゲインパラメータ（応答感度）を記憶するレジスタ５３ａは、マイコン５１にて書き換え可能であることで１つだけあればよく、例えば選択可能な複数のゲインパラメータを個別に記憶する複数のレジスタ（レジスタ群）を備える場合に比べて回路構成を簡易化することができる。

（第６の実施形態）
以下、第６の実施形態を図面に従って説明する。なお、第６の実施形態は、接続失敗を抑制するための処理をハードウェアに代えて、マイコン（ファームウェア）で行うことが第２の実施形態と異なる。また、従って、前記第２の実施形態と同様の構成については同一の符号を付してその説明を一部省略する。

図１４に示されるように、本実施形態では、図７に示した回路構成に対し、マイコン６１を備えており、シーケンサ回路１７の同期化リトライ処理部６２は、周波数差コードＤＦが規定値を超えたとき、即ちNG周波数差コード検出信号ＳＦＮＧを検出したときに、受信ノード１０の備える割り込み処理部６３に対し同期化リトライ処理通知信号ＳＲＥＰを出力する。

割り込み処理部６３は、同期化リトライ処理通知信号ＳＲＥＰを検出しているときに、アクティブとなる割り込み信号ＳＩＮＲを生成する（割り込み信号ＳＩＮＲをアクティブにする）とともに、該割り込み信号ＳＩＮＲをマイコン５１に出力する（割り込み処理手段、通知手段）。

また、受信ノード１０のレジスタ群６４は、ＣＤＲ回路１２に設定するゲインパラメータ（応答感度）をそのレジスタ６４ａに記憶・保持するとともに、周波数差コード管理回路４１に設定する規定値（以下、周波数差コード判定値ともいう）をそのレジスタ６４ｂに記憶・保持し、更に割り込み処理部６３に通知された割り込み内容をその割り込み表示レジスタ６４ｃに表示する。すなわち、割り込み処理部６３は、同期化リトライ処理通知信号ＳＲＥＰを検出することで、割り込み表示レジスタ６４ｃに同期化リトライ処理の実行を示す情報を表示する。そして、外部割り込みを検出したマイコン６１は、割り込み表示レジスタ６４ｃの情報に基づいて同期化リトライ処理を実行する。つまり、外部信号でマイコンに通知する第５の実施形態の回路構成に対し、本実施形態では外部割り込み信号でマイコン６１に通知する回路構成となっている。

なお、レジスタ群６４の記憶するゲインパラメータ及び周波数差コード判定値は、マイコン６１によって変更・設定可能となっている。さらに、ＣＤＲ回路１２に対するリセット信号ＳＲは、マイコン６１から出力可能となっている。ここでは、リセット信号ＳＲを外部信号としているが、該リセット信号ＳＲをレジスタに割り当ててレジスタ制御とすれば、これに要する端子数を削減することが可能である。

なお、図１３のフローチャートで示したステップＳ５１の処理において、周波数差コード判定値を設定するように変更するとともに、ステップＳ５３の処理において、周波数差コードＤＦが規定値（周波数差コード判定値）を超えたことが検出されたときに、ＣＤＲ回路１２のリセット処理若しくはゲインパラメータ変更処理を行うように変更し、更にステップＳ５４の処理において、マイコン５１に対し割り込み信号ＳＩＮＲを出力するように変更したものが、本実施形態の同期損失防止態様に相当する。この場合、同期化検出時間Ｎを経過しない限り、NG周波数差コード検出信号ＳＦＮＧを検出する都度に何度でも、ＣＤＲ回路１２に対する同期化リトライ処理（リセット処理若しくはゲインパラメータ変更処理）を行ってもよい。

以上詳述したように、本実施形態によれば、前記第２の実施形態及び第５の実施形態の（１）（２）と同様の効果に加えて以下に示す効果が得られるようになる。
（１）本実施形態では、マイコン６１によるＣＤＲ回路１２の動作の補正処理は、基本的に割り込み信号ＳＩＮＲが通知されるのみで開始（実行）可能であるため、例えば接続ノード間の同期化が非成立であることを第５の実施形態（図１２参照）で示した専用信号（同期化リトライ処理通知信号ＳＲＥＰ）でマイコンに通知する場合に比べて通知に要する端子数を削減することが可能である。

（第７の実施形態）
以下、第７の実施形態を図面に従って説明する。なお、第７の実施形態は、接続中断を抑制するための処理をハードウェアに代えて、マイコン（ファームウェア）で行うことが第３の実施形態と異なる。従って、前記第３の実施形態と同様の構成については同一の符号を付してその説明を一部省略する。

図１５に示されるように、本実施形態では、図８に示した回路構成に対し、マイコン７１を備えており、シーケンサ回路１７の同期化確立部７２は、同期化確立を行ったときに、マイコン７１に対し同期化確立通知信号ＳＦＲＥＰを出力する（通知手段）。

また、受信ノード（コントローラ）１０のレジスタ群７３は、ＣＤＲ回路１２に設定するゲインパラメータ（応答感度）をそのレジスタ７３ａに記憶・保持するとともに、ＣＤＲ回路１２からの周波数差コードＤＦをその周波数差コード表示レジスタ７３ｂに表示する。レジスタ７３ａの記憶するゲインパラメータは、マイコン７１によって変更・設定可能となっている。また、周波数差コード表示レジスタ７３ｂの表示する周波数差コードＤＦは、マイコン７１によって読み出し可能となっている。

そして、マイコン７１は、同期化確立通知信号ＳＦＲＥＰを検出したとき、周波数差コード表示レジスタ７３ｂの周波数差コードＤＦを読み出してこれに基づきＣＤＲ回路１２に設定するゲインパラメータを演算し、該ゲインパラメータをレジスタ７３ａに書き込む（記憶する）。このゲインパラメータは、同期化確立までの初期ゲインパラメータよりも小さな値であって、例えば周波数差コードＤＦが大きい程、大きくなるような関係で演算される。このように、同期化確立後は、マイコン７１によりＣＤＲ回路１２に初期ゲインパラメータよりも小さなゲインパラメータが設定されることで、ＣＤＲ回路１２はノイズに追従しにくくなる。これにより、同期化確立後の接続中断が抑制されることは既述のとおりである。

次に、接続ノード間の同期化確立後の同期損失防止態様について図１６のフローチャートに従って説明する。同図に示されるように、受信ノード１０の同期化確立部７２は、同期化確立後、マイコン７１に同期化確立通知信号ＳＦＲＥＰを出力する（ステップＳ７１）。そして、マイコン７１は、同期化確立後のゲインパラメータ設定処理を行う（ステップＳ７２）。すなわち、マイコン７１は、周波数差コード表示レジスタ７３ｂの周波数差コードＤＦを読み出してこれに基づきＣＤＲ回路１２に設定するゲインパラメータを演算し、該ゲインパラメータをレジスタ７３ａに書き込む。なお、マイコン５１によるＣＤＲ回路１２のゲインパラメータの変更後は、前記第３の実施形態と同様の処理（ステップＳ３２〜Ｓ３４）が行われる。

以上詳述したように、本実施形態によれば、前記第３の実施形態と同様の効果に加えて以下に示す効果が得られるようになる。
（１）本実施形態では、マイコン７１（ファームウェア）での処理によりＣＤＲ回路１２の応答感度を下げることで、ハードウェアでの処理に比べてその処理のバリエーションを増やすことができる。

また、一旦出来上がった装置を評価しながら、例えばゲインパラメータの演算式を適切に変更・設定することができ、より適切な処理を行うことができる。
（２）本実施形態では、ＣＤＲ回路１２のゲインパラメータ（応答感度）を記憶するレジスタ７３ａは、マイコン７１にて書き換え可能であることで１つだけあればよく、例えば選択可能な複数のゲインパラメータを個別に記憶する複数のレジスタ（レジスタ群）を備える場合に比べて回路構成を簡易化することができる。

なお、上記実施形態は以下のように変更してもよい。
・前記第１の実施形態において、同期化リトライ判定時間は、同期化検出時間Ｎよりも短ければ任意に設定できる。

・また、第１の実施形態において、同期化検出時間ＮをＮ／３、Ｎ／４…といった時間で区切って、ＣＤＲ回路１２に対する同期化リトライ処理（リセット処理若しくはゲインパラメータ変更処理）を複数回行ってもよい。この場合、同期化検出時間Ｎ内で、同期化クロックＣＬＫに基づく接続ノード間の同期化が成立するまで、ＣＤＲ回路１２に対する同期化リトライ処理が繰り返されることで、接続失敗を更に抑制することができる。

・前記第１の実施形態において、ＣＤＲ回路１２に対する同期化リトライ処理は、リセット処理及びゲインパラメータ変更処理の両方を行ってもよいし、いずれか一方のみを行うようにしてもよい。なお、リセット処理及びゲインパラメータ変更処理のいずれか一方のみを行う場合には、リセット処理の方が有効である可能性が高い。

・前記第２の実施形態において、同期化検出時間Ｎを経過しない限り、NG周波数差コード検出信号ＳＦＮＧを検出する都度に何度でも、ＣＤＲ回路１２に対する同期化リトライ処理（リセット処理若しくはゲインパラメータ変更処理）を行ってもよい。この場合、同期化検出時間Ｎを経過しない限り、NG周波数差コード検出信号ＳＦＮＧを検出する都度にＣＤＲ回路１２に対する同期化リトライ処理が繰り返されることで、接続失敗を更に抑制することができる。

・前記第２の実施形態において、リトライゲインパラメータは、周波数差コードＤＦに応じて変更してもよい。
・前記第４の実施形態において、接続失敗を抑制するための処理をハードウェアに代えて、マイコン（ファームウェア）で行うように変更してもよい。またこの場合、同期化リトライ処理部（１７ａ）からマイコンへの通知は、専用信号（同期化リトライ処理通知信号ＳＲＥＰ）で行ってもよいし、割り込み信号（ＳＩＮＲ）で行ってもよい。

・前記第５の実施形態において、同期化リトライ処理部（５２）からマイコンへの通知は、割り込み信号（ＳＩＮＲ）で行ってもよい。
・前記第６の実施形態において、同期化リトライ処理部（６２）からマイコンへの通知は、専用信号（同期化リトライ処理通知信号ＳＲＥＰ）で行ってもよい。

・前記第７の実施形態において、同期化確立部（７２）からマイコンへの通知は、割り込み信号で行ってもよい。
・前記第７の実施形態において、マイコン７１は、周波数差コード表示レジスタ７３ｂから読み出した周波数差コードＤＦに基づいて、予め登録されている複数候補のゲインパラメータの中から一つを選択し、これをレジスタ７３ａに書き込んでもよい。

以上の実施例１〜７を含む実施形態に関し、更に以下の付記を開示する。
（付記１）
受信データから同期化クロックを生成するＣＤＲ（Clock Data Recovery ）回路を用いた同期化処理において、
前記受信データの受信開始から第１所定時間を経過しても前記同期化クロックに基づく接続ノード間の同期化が非成立のときに、接続失敗処理を行う接続失敗処理段階と、
前記受信データの受信開始から前記第１所定時間よりも短い第２所定時間を経過しても前記同期化クロックに基づく接続ノード間の同期化が非成立のときに、前記ＣＤＲ回路の動作を補正処理する補正処理段階とを備えたことを特徴とする同期損失防止方法。
（付記２）
付記１に記載の同期損失防止方法において、
前記補正処理段階は、前記ＣＤＲ回路をリセットすることを特徴とする同期損失防止方法。
（付記３）
付記１に記載の同期損失防止方法において、
前記補正処理段階は、前記ＣＤＲ回路の応答感度を上げることを特徴とする同期損失防止方法。
（付記４）
付記１〜３のいずれか一項に記載の同期損失防止方法において、
前記補正処理段階は、前記第１所定時間内で、前記同期化クロックに基づく接続ノード間の同期化が成立するまで、前記ＣＤＲ回路の動作を複数回補正処理することを特徴とする同期損失防止方法。
（付記５）
付記１〜４のいずれか一項に記載の同期損失防止方法において、
接続ノード間の通信周波数の差を検出する周波数差検出段階と、
前記受信データの受信開始から前記第２所定時間を経過しても前記同期化クロックに基づく接続ノード間の同期化が非成立のとき、前記検出された周波数差が前記ＣＤＲ回路による同期化可能な所定値内にあれば、前記ＣＤＲ回路の動作の補正処理を禁止する補正処理禁止段階とを備えたことを特徴とする同期損失防止方法。
（付記６）
受信データから同期化クロックを生成するＣＤＲ（Clock Data Recovery ）回路を用いた同期化処理において、
前記受信データの受信開始から第１所定時間を経過しても前記同期化クロックに基づく接続ノード間の同期化が非成立のときに、接続失敗処理を行う接続失敗処理段階と、
接続ノード間の通信周波数の差を検出する周波数差検出段階と、
前記第１所定時間内で、前記検出された周波数差が所定値を超えたときに、前記ＣＤＲ回路の動作を補正処理する補正処理段階とを備えたことを特徴とする同期損失防止方法。
（付記７）
付記６に記載の同期損失防止方法において、
前記補正処理段階は、前記第１所定時間内で、前記検出された周波数差が所定値を超える都度に、前記ＣＤＲ回路の動作を補正処理することを特徴とする同期損失防止方法。
（付記８）
付記６又は７に記載の同期損失防止方法において、
前記補正処理段階は、前記ＣＤＲ回路をリセットすることを特徴とする同期損失防止方法。
（付記９）
付記６又は７に記載の同期損失防止方法において、
前記補正処理段階は、前記ＣＤＲ回路の応答感度を上げることを特徴とする同期損失防止方法。
（付記１０）
受信データから同期化クロックを生成するＣＤＲ（Clock Data Recovery ）回路を用いた同期化処理において、
前記同期化クロックに基づく接続ノード間の同期化成立後、前記同期化クロックに基づく接続ノード間の同期化が外れたときに、接続中断処理を行う接続中断処理段階と、
前記ＣＤＲ回路の応答感度を変更する応答感度変更段階とを備え、
前記応答感度変更段階は、前記同期化成立後、前記ＣＤＲ回路の応答感度を下げることを特徴とする同期損失防止方法。
（付記１１）
付記１０に記載の同期損失防止方法において、
接続ノード間の通信周波数の差を検出する周波数差検出段階を備え、
前記応答感度変更段階は、前記検出された周波数差に応じて前記ＣＤＲ回路の応答感度を調整することを特徴とする同期損失防止方法。
（付記１２）
受信データから同期化クロックを生成するＣＤＲ（Clock Data Recovery ）回路と、
前記同期化クロックに基づく同期状態を検出する検出回路と、
前記受信データの受信開始から第１所定時間、及び前記第１所定時間よりも短い第２所定時間をカウントするタイマ回路と、
前記検出回路からの出力と前記第１所定時間に応じて接続失敗処理を行う接続失敗処理手段と、
前記検出回路からの出力と前記第２所定時間に応じて前記ＣＤＲ回路の動作を補正処理する補正処理手段とを備えたことを特徴とする同期損失防止装置。
（付記１３）
付記１２に記載の同期損失防止装置において、
前記受信データと前記同期化クロックとの間の通信周波数の差を検出する周波数差検出手段と、
前記受信データの受信開始から前記第２所定時間を経過しても前記同期化クロックに基づく接続ノード間の同期化が非成立のとき、前記検出された周波数差が前記ＣＤＲ回路による同期化可能な所定値内にあれば、前記補正処理手段による前記ＣＤＲ回路の動作の補正処理を禁止する補正処理禁止手段とを備えたことを特徴とする同期損失防止装置。
（付記１４）
付記１２又は１３に記載の同期損失防止装置において、
前記補正処理手段は、マイコンと、該マイコンに前記受信データの受信開始から前記第２所定時間を経過しても前記同期化クロックに基づく接続ノード間の同期化が非成立であることを表す信号を通知する通知手段とを備え、
前記通知手段が前記信号を通知したときに、前記マイコンにて前記ＣＤＲ回路の動作を補正処理することを特徴とする同期損失防止装置。
（付記１５）
付記１４に記載の同期損失防止装置において、
前記補正処理手段は、前記ＣＤＲ回路に設定される応答感度を記憶するレジスタを備え、
前記マイコンは、前記通知手段が前記信号を通知したときに、前記応答感度が上がるように前記レジスタを書き換えることを特徴とする同期損失防止装置。
（付記１６）
付記１４又は１５に記載の同期損失防止装置において、
前記通知手段は、前記信号としての割り込み信号を生成する割り込み処理手段を備えたことを特徴とする同期損失防止装置。
（付記１７）
受信データから同期化クロックを生成するＣＤＲ（Clock Data Recovery ）回路と、
前記同期化クロックに基づく同期状態を検出する検出回路と、
前記受信データの受信開始から第１所定時間をカウントするタイマ回路と、
前記検出回路からの出力と前記第１所定時間に応じて接続失敗処理を行う接続失敗処理手段と、
前記受信データと前記同期化クロック間の通信周波数の差を検出する周波数差検出手段と、
前記周波数差検出手段からの出力と前記第１所定時間に応じて前記ＣＤＲ回路の動作を補正処理する補正処理手段とを備えたことを特徴とする同期損失防止装置。
（付記１８）
付記１７に記載の同期損失防止装置において、
前記補正処理手段は、マイコンと、該マイコンに前記第１所定時間内で前記検出された周波数差が所定値を超えたことを表す信号を通知する通知手段とを備え、
前記通知手段が前記信号を通知したときに、前記マイコンにて前記ＣＤＲ回路の動作を補正処理することを特徴とする同期損失防止装置。
（付記１９）
付記１８に記載の同期損失防止装置において、
前記補正処理手段は、前記ＣＤＲ回路に設定される応答感度を記憶するレジスタを備え、
前記マイコンは、前記通知手段が前記信号を通知したときに、前記応答感度が上がるように前記レジスタを書き換えることを特徴とする同期損失防止装置。
（付記２０）
付記１８又は１９に記載の同期損失防止装置において、
前記通知手段は、前記信号としての割り込み信号を生成する割り込み処理手段を備えたことを特徴とする同期損失防止装置。
（付記２１）
受信データから同期化クロックを生成するＣＤＲ（Clock Data Recovery ）回路と、
前記同期化クロックに基づく同期状態を検出する第１検出回路と、
前記受信データのデータ列の状態を検出する第２検出回路と、
前記第２検出回路の出力に応じて接続中断処理を行う接続中断処理手段と、
前記ＣＤＲ回路の応答感度を変更する応答感度変更手段とを備え、
前記応答感度変更手段は、前記第１検出回路の出力に応じて前記ＣＤＲ回路の応答感度を下げることを特徴とする同期損失防止装置。
（付記２２）
付記２１に記載の同期損失防止装置において、
前記補正処理手段は、マイコンと、該マイコンに同期化確立を表す信号を通知する通知手段とを備え、
前記通知手段が前記信号を通知したときに、前記マイコンにて前記ＣＤＲ回路の応答感度を下げることを特徴とする同期損失防止装置。
（付記２３）
付記２２に記載の同期損失防止装置において、
前記補正処理手段は、前記ＣＤＲ回路に設定される応答感度を記憶するレジスタを備え、
前記マイコンは、前記通知手段が前記信号を通知したときに、前記応答感度が下がるように前記レジスタを書き換えることを特徴とする同期損失防止装置。
（付記２４）
付記２２又は２３に記載の同期損失防止装置において、
前記通知手段は、前記信号としての割り込み信号を生成する割り込み処理手段を備えたことを特徴とする同期損失防止装置。

第１の実施形態の回路構成を示すブロック図。 ＣＤＲ回路を示すブロック図。 デジタルフィルタを示すブロック図。 同期損失防止態様を示すフローチャート。 同期化処理手順を示すタイムチャート。 ゲインと追従特性との関係を示すグラフ。 第２の実施形態の回路構成を示すブロック図。 第３の実施形態の回路構成を示すブロック図。 同期損失防止態様を示すフローチャート。 第４の実施形態の回路構成を示すブロック図。 同期損失防止態様を示すフローチャート。 第５の実施形態の回路構成を示すブロック図。 同期損失防止態様を示すフローチャート。 第６の実施形態の回路構成を示すブロック図。 第７の実施形態の回路構成を示すブロック図。 同期損失防止態様を示すフローチャート。 従来の回路構成を示すブロック図。 従来の同期化処理手順を示すフローチャート。

符号の説明

１２…ＣＤＲ回路
１３…同期キャラクタ検出回路（検出回路、第１検出回路）
１５…タイマ回路
１６…データパターンチェック回路（第２検出回路）
１７…シーケンサ回路
１７ａ，５２，６２，７２…同期化リトライ処理部
１７ｂ…接続失敗処理部
１８，５３，６４，７３…レジスタ群
１９…セレクタ回路
４６…同期化確立部
４７…接続中断処理部
４８…レジスタ群
４９…周波数差コード／ゲイン変換テーブル回路
５０…セレクタ回路
５１，６１，７１…マイコン
５３ａ，６４ａ，７３ａ…レジスタ
６３…割り込み処理部

Claims (8)

1. 受信データから同期化クロックを生成するＣＤＲ（Clock Data Recovery ）回路を用いた同期化処理において、
   前記受信データの受信開始から、データ転送の規格に応じて規定される同期化検出時間を経過しても前記同期化クロックに基づく接続ノード間の同期化が非成立のときに、接続失敗処理を行う接続失敗処理段階と、
   前記受信データの受信開始から、前記ＣＤＲ回路が前記同期化クロックを生成するのに要する時間よりも長く且つ前記同期化検出時間よりも短い同期化リトライ判定時間を経過しても前記同期化クロックに基づく接続ノード間の同期化が非成立のときに、前記ＣＤＲ回路の動作を補正処理する補正処理段階と、
   前記同期化リトライ判定時間の経過後、前記同期化検出時間の経過前に、前記補正処理後のＣＤＲ回路を用いて、前記同期化クロックに基づく接続ノード間の再同期化を行う再同期化処理段階と
   を備えたことを特徴とする同期損失防止方法。
2. 請求項１に記載の同期損失防止方法において、
   前記補正処理段階は、前記ＣＤＲ回路をリセットすることを特徴とする同期損失防止方法。
3. 請求項１に記載の同期損失防止方法において、
   前記補正処理段階は、前記ＣＤＲ回路の応答感度を上げることを特徴とする同期損失防止方法。
4. 請求項１〜３のいずれか一項に記載の同期損失防止方法において、
   接続ノード間の通信周波数の差を検出する周波数差検出段階と、
   前記受信データの受信開始から前記同期化リトライ判定時間を経過しても前記同期化クロックに基づく接続ノード間の同期化が非成立のとき、前記検出された周波数差が前記ＣＤＲ回路による同期化可能な所定値内にあれば、前記ＣＤＲ回路の動作の補正処理を禁止する補正処理禁止段階とを備えたことを特徴とする同期損失防止方法。
5. 受信データから同期化クロックを生成するＣＤＲ（Clock Data Recovery ）回路を用いた同期化処理において、
   前記受信データの受信開始から、データ転送の規格に応じて規定される同期化検出時間を経過しても前記同期化クロックに基づく接続ノード間の同期化が非成立のときに、接続失敗処理を行う接続失敗処理段階と、
   接続ノード間の通信周波数の差を検出する周波数差検出段階と、
   前記同期化検出時間内で、前記検出された周波数差がデータ転送の規格に応じて規定される規定値を超えたときに、前記ＣＤＲ回路の動作を補正処理する補正処理段階と、
   前記検出された周波数差が前記規定値を超えた後、前記同期化検出時間の経過前に、前記補正処理後のＣＤＲ回路を用いて、前記同期化クロックに基づく接続ノード間の再同期化を行う再同期化処理段階と
   を備えたことを特徴とする同期損失防止方法。
6. 請求項５に記載の同期損失防止方法において、
   前記補正処理段階は、前記同期化検出時間内で、前記検出された周波数差が前記規定値を超える都度に、前記ＣＤＲ回路の動作を補正処理することを特徴とする同期損失防止方法。
7. 受信データから同期化クロックを生成するＣＤＲ（Clock Data Recovery ）回路と、
   前記同期化クロックに基づく同期状態を検出する検出回路と、
   前記受信データの受信開始からデータの転送規格に応じて規定される同期化検出時間、及び前記ＣＤＲ回路が前記同期化クロックを生成するのに要する時間よりも長く且つ前記同期化検出時間よりも短い同期化リトライ判定時間をカウントするタイマ回路と、
   前記検出回路からの出力と前記同期化検出時間に応じて接続失敗処理を行う接続失敗処理手段と、
   前記検出回路からの出力と前記同期化リトライ判定時間に応じて前記ＣＤＲ回路の動作を補正処理する補正処理手段と、
   前記同期化リトライ判定時間の経過後、前記同期化検出時間の経過前に、前記補正処理後のＣＤＲ回路を用いて、前記同期化クロックに基づく接続ノード間の再同期化を行う再同期化手段と
   を備えたことを特徴とする同期損失防止装置。
8. 受信データから同期化クロックを生成するＣＤＲ（Clock Data Recovery ）回路と、
   前記同期化クロックに基づく同期状態を検出する検出回路と、
   前記受信データの受信開始からデータの転送規格に応じて規定される同期化検出時間をカウントするタイマ回路と、
   前記検出回路からの出力と前記同期化検出時間に応じて接続失敗処理を行う接続失敗処理手段と、
   前記受信データと前記同期化クロック間の通信周波数の差を検出する周波数差検出手段と、
   前記同期化検出時間内で、前記周波数差検出手段によって検出された周波数差がデータ転送の規格に応じて規定される規定値を超えたときに前記ＣＤＲ回路の動作を補正処理する補正処理手段と、
   前記検出された周波数差が前記規定値を超えた後、前記同期化検出時間の経過前に、前記補正処理後のＣＤＲ回路を用いて、前記同期化クロックに基づく接続ノード間の再同期化を行う再同期化処理手段と
   を備えたことを特徴とする同期損失防止装置。

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