JP7111970B2 - 制御回路、制御方法及び制御プログラム - Google Patents
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Description
(第1の実施の形態)
図1は、第1の実施の形態の制御回路を含む半導体集積回路の一例を示す図である。
ACC回路11は、ノイズ検出回路11a、制御部11b、記憶部11cを有する。
図1の例では、ノイズ検出回路11aは、検出結果出力部11a3を有する。検出結果出力部11a3は、クロック信号CLKと、上記遅延時間の和で表される時間、遅延されたクロック信号CLKである信号DATとを受け、クロック信号CLKと信号DATとの遅延時間の差に応じて、電源ノイズの大きさを示す検出結果を出力する。
制御部11bは、たとえば、ノイズ検出回路11aから電源ノイズの大きさを示す検出結果を受信するたびに、以下の処理を行う。
図3には、クロック信号CLK、電源電圧VDD、クロック信号CLKの周波数FQの時間変化の例が示されている。
図3の例では、電源電圧VDDが閾値VNまで降下したときに(タイミングt1)、クロック信号CLKの周波数FQの低下が開始し、所定の周波数FQaまで下がる。電源電圧VDDが回復していき、閾値VNより大きくなった場合(タイミングt2)、クロック信号CLKの周波数FQは上昇していく。図3の例では、周波数FQは段階的に上昇している。
制御部11bは、たとえば、温度検出器14から温度情報を受信するたびに、以下の処理を行う。
また、ノイズ検出回路11aや温度検出器14はそれぞれ複数あってもよい。たとえば、回路部13における複数の位置にノイズ検出回路が配置され、各ノイズ検出回路の近傍に温度検出器が配置されてもよい。その場合、たとえば、制御部11bは、各ノイズ検出回路の遅延回路の遅延時間を、各ノイズ検出回路の近傍に配置された温度検出器が検出した温度に基づいて制御する。また、制御部11bは、複数のノイズ検出回路のそれぞれが出力する検出結果を受け、複数のノイズ検出回路の何れかが出力する検出結果が、電源電圧VDDの閾値までの降下を示すときに、クロック信号CLKの周波数の低下を開始させる。
図5は、第2の実施の形態のACC回路の一例を示す図である。
第2の実施の形態のACC回路20は、ノイズ検出回路の一例であるCPM回路21と、制御部22と、記憶部23とを有する。
このようなCPM回路21では、フリップフロップ21cに保持されている初期値が0で、制御部22から供給されるイネーブル信号ENが0から1に変化した場合、フリップフロップ21cの出力信号は、クロック信号CLKに同期して1になる。その後、フリップフロップ21cの出力信号は、クロック信号CLKに同期して0、1の変化を繰り返す。
クリティカルパス21fは、ACC回路20が搭載される半導体集積回路において、最も遅延時間が大きくなるパス(クリティカルパス)のレプリカ、または、クリティカルパスと同一の遅延時間をもつ回路である。クリティカルパス21fは、図1の遅延回路11a1と同様の機能をもつ。
温度補正コードテーブル23aは、温度補正用遅延回路21eの遅延時間を制御するための温度補正コードと、温度との対応関係を示す情報である。図6では、たとえば、5℃には、温度補正コードとして“<0>”が対応付けられており、95℃には、温度補正コードとして“<15>”が対応付けられている。高い温度に対応付けられた温度補正コードほど、温度補正用遅延回路21eの遅延時間をより小さくするために用いられる。
温度補正用遅延回路21eでは、pチャネル型MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)(以下pMOSと略す)とnチャネル型MOSFET(以下nMOSと略す)を有するインバータが、k段直列に接続されている。kは2以上の偶数である。ただし、図5に示したようなCPM回路21において、温度補正用遅延回路21eの入力端子または出力端子にインバータを追加すれば、kは奇数であってもよい。
温度補正用遅延回路21eでは、さらに、少なくとも1つのインバータの出力端子にスイッチとキャパシタを含む直列回路が複数接続されている。これら複数の直列回路におけるスイッチが制御部22から供給される制御信号によってオンまたはオフされることで、各インバータの負荷が調整される。
このような温度補正用遅延回路21eでは、インバータに接続される複数のpMOSとnMOSのうち、オンするpMOSまたはnMOSの数を増やし駆動能力を上昇させることで、遅延時間が短くなる。一方、各インバータの出力端子に接続される複数のスイッチのうち、オンするスイッチの数を増やし負荷を増やすことで、遅延時間が長くなる。
以下、第2の実施の形態のACC回路20の動作例を説明する。動作の流れは、図2及び図4を用いて説明した第1の実施の形態のACC回路11の動作の流れと同じである。
制御部22は、温度が変化したと判定した場合、受信した温度情報により表される温度に対応した温度補正コードを記憶部23から読み出す。そして、制御部22は、読み出した温度補正コードにより、温度補正用遅延回路21eの遅延時間を変更させる。
図8には、温度が一定のときの、温度補正用遅延回路21eとクリティカルパス21fとCPM回路21全体の遅延時間と、電源電圧VDDの低下割合との関係が示されている。温度補正用遅延回路21eの遅延時間としては、図6に示した各温度補正コードが用いられた場合の例が示されている。図8に示されているように、電源電圧VDDの低下割合が増加するとともに、各遅延時間は長くなる。
前述した温度補正コードは、たとえば、ACC回路20を含む半導体集積回路の設計時に算出される。また、半導体集積回路の評価用のチップの製造後に、高温槽などを用いてそのチップの温度を変化させたときのCPM回路21の遅延時間の測定結果に基づいて、温度補正コードを修正してもよい。
以下の処理は、たとえば、ACC回路20を含む半導体集積回路の設計処理を行うコンピュータによって行われる。
遅延時間tdlimは、タイミングエラーが生じないと判定される遅延時間の上限(タイミング限界)であり、遅延時間tdvmは、電源電圧VDDが閾値VNに降下したと判定される遅延時間である。
11 制御回路(ACC回路)
11a ノイズ検出回路
11a1,11a2 遅延回路
11a3 検出結果出力部
11b 制御部
11c 記憶部
12 クロック生成回路
13 回路部
14 温度検出器
Claims (7)
- 信号が伝搬されるときに第1の遅延時間の伝搬遅延が生じる第1の遅延回路と、前記信号が伝搬されるときに第2の遅延時間の伝搬遅延が生じる第2の遅延回路とを含み、前記第1の遅延時間と前記第2の遅延時間との和に基づいて、前記第1の遅延回路と前記第2の遅延回路に印加される電源電圧のノイズの大きさを示す検出結果を出力するノイズ検出回路と、
前記検出結果に基づいて、前記電源電圧が印加される回路部に供給されるクロック信号の周波数を制御するとともに、温度による前記第1の遅延時間の変化に対して前記第2の遅延時間が逆の変化をするように前記第2の遅延時間を制御する制御部と、
を有する制御回路。 - 前記第2の遅延時間を制御する制御値と温度との対応関係を示す対応関係情報を記憶する記憶部をさらに有し、
前記制御部は、温度検出器から温度を取得し、取得した温度に対応した前記制御値を前記記憶部から読み出し、読み出した前記制御値により前記第2の遅延時間を制御する、
請求項1に記載の制御回路。 - 前記制御値は、前記電源電圧が所定の閾値のときに、複数の温度における前記第1の遅延時間と前記第2の遅延時間の和が同じ値になるように調整されており、
前記制御部は、前記検出結果に基づいて、前記電源電圧が前記閾値以下であると判定したときに、前記周波数を低下させる、
請求項2に記載の制御回路。 - 前記第1の遅延時間は、前記回路部におけるクリティカルパスと同一の遅延時間である、請求項1乃至3の何れか一項に記載の制御回路。
- 前記第2の遅延回路は、直列に接続された複数のインバータと、前記制御部から供給される第1の制御信号に基づいて、前記複数のインバータの何れかの駆動能力を調整する回路、または、前記制御部から供給される第2の制御信号に基づいて、前記複数のインバータの何れかの負荷を調整する回路を有する、請求項1乃至4の何れか一項に記載の制御回路。
- 信号が伝搬されるときに第1の遅延時間の伝搬遅延が生じる第1の遅延回路と、前記信号が伝搬されるときに第2の遅延時間の伝搬遅延が生じる第2の遅延回路とを含むノイズ検出回路が、前記第1の遅延時間と前記第2の遅延時間との和に基づいて、前記第1の遅延回路と前記第2の遅延回路に印加される電源電圧のノイズの大きさを示す検出結果を出力し、
制御部が、前記検出結果に基づいて、前記電源電圧が印加される回路部に供給されるクロック信号の周波数を制御するとともに、温度による前記第1の遅延時間の変化に対して前記第2の遅延時間が逆の変化をするように前記第2の遅延時間を制御する、
制御方法。 - 信号が伝搬されるときに第1の遅延時間の伝搬遅延が生じる第1の遅延回路と、前記信号が伝搬されるときに第2の遅延時間の伝搬遅延が生じる第2の遅延回路とを含むノイズ検出回路に、前記第1の遅延時間と前記第2の遅延時間との和に基づいて、前記第1の遅延回路と前記第2の遅延回路に印加される電源電圧のノイズの大きさを示す検出結果を出力させ、
制御部に、前記検出結果に基づいて、前記電源電圧が印加される回路部に供給されるクロック信号の周波数を制御するとともに、温度による前記第1の遅延時間の変化に対して前記第2の遅延時間が逆の変化をするように前記第2の遅延時間を制御させる、
制御プログラム。
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