DE69126420T2

DE69126420T2 - Eine Halbleiterspeicheranordnung mit einer internen Spannungsgeneratorschaltung

Info

Publication number: DE69126420T2
Application number: DE69126420T
Authority: DE
Inventors: Katsumi Dosaka; Kouji Hayano; Hisashi Iwamoto; Yasuhiro Konishi; Masaki Kumanoya; Akira Yamazaki
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-02-07
Filing date: 1991-10-17
Publication date: 1997-10-30
Anticipated expiration: 2011-10-18
Also published as: EP0498107A2; KR950014905B1; EP0498107A3; KR920017102A; DE69126420D1; EP0498107B1; US6333873B1; JPH04255989A

Description

HINTERGRUND DER ERFINDUNG

Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich auf eine Schaltungsanordnung zum Erzeugen einer internen Spannung zum Gebrauch in einer Halbleiterspeichervorrichtung, und genauer auf eine Schaltungsanordnung zum Erzeugen einer internen Spannung zum Gebrauch in einer Halbleiterspeichervorrichtung, die einen dynamischen Speicher mit wahifreiem Zugriff (DRAM), der eine große Speicherkapazität aufweist, der als ein Hauptspeicher dient, und einen statischen Speicher (SRAM), der eine kleine Speicherkapazität aufweist, der als ein Cache-Speicher dient, aufweist, die auf dem selben Halbleiterchip integriert sind.

Beschreibung des technischen Hintergrunds

Fig. 1 zeigt schematisch eine Gesamtstruktur einer Halbleiterspeichervorrichtung, die eine Substratvorspannungserzeugungsschaltung aufweist. Die Halbleiterspeichervorrichtung 950, die in Fig. 1 gezeigt ist, weist ein Speicherfeld 951, das eine Mehrzahl von Speicherzellen aufweist, Leseverstärker und ähnliches und eine periphere Schaltungsanordnung 952 zum Steuern des Zugriffs auf das Speicherfeld 951 auf. Die periphere Schaltungsanordnung 952 weist einen Adresspuffer, einen Adressdekoder, eine Steuersignalerzeugungsschaltung zum Erzeugen eines internen Taktsignals zum Bestimmen verschiedener Betriebszeitabläufe und so weiter auf.
Die Halbleiterspeichervorrichtung 950 weist weiter eine Substratvorspannungserzeugungsschaltung 953 zum Anlegen eines vorgeschriebenen vorspannungspotentials Vbb an ein Halbleiterchipsubstrat, auf dem die Halbleiterspeichervorrichtung 950 ausgebildet ist, auf. Wenn das Halbleitersubstrat, auf dem die Halbleiterspeichervorrichtung auszubilden ist, aus einem P-Typ Halbleiter ausgebildet ist, spannt die Substratvorspannung Vbb von der Substratvorspannungserzeugungsschaltung 950 das Halbleitersubstrat auf ein vorgeschriebenes negatives Potential vor. Das Substratpotential wird durch die Substratvorspannung stabil gemacht, um so die Schwellspannungen von MOS-Transistoren (Feldeffekttransistoren mit isoliertem Gate) zu stabilisieren, eine kapazitive Kopplung von Signalleitungen und Substrat zu verhindern, und um eine übergangskapazität der MOS-Transistoren zu reduzieren. Eine on-chip-Substratvorspannungserzeugungsschaltung weist im allgemeinen eine solche Struktur auf, wie sie in Fig. 2 gezeigt ist.
Die in Fig. 2 gezeigte Substratvorspannungserzeugungsschaltung 953 weist eine oszillatorschaltung 955 zum Erzeugen von Taktsignalen mit einer vorgeschriebenen Periode und eine Ladungspumpenschaltung 956 zum Erzeugen einer Substratspannung Vbb durch einen Ladungspumpbetrieb als Reaktion auf die Taktsignale von der oszillatorschaltung 955 auf.
Die Oszillatorschaltung 955 ist durch einen Ringoszillator, der eine ungerade Anzahl von Stufen von kaskadiert verbundenen Inverterschaltungen aufweist, ausgebildet. Als Folge ist die durch die Oszillatorschaltung 955 eingenommene Fläche erhöht, was eine Reduzierung der durch die Substratvorspannungserzeugungsschaltung eingenommenen Fläche verhindert. Insbesondere in einer Halbleiterspeichervorrichtung, die einen Cache, der einen DRAM und einen SRAM aufweist, enthält, die auf demselben Substrat integriert sind, sollte die durch die interne Schaltung eingenommene Fläche soweit wie möglich reduziert sein. Es ist schwierig, einen CDRAM bereitzustellen, der eine kleine Fläche einnimmt.
Da die Oszillatorschaltung 955 konstant oszilliert, wird durch die Oszillatorschaltung Strom verbraucht, und daher kann der Stromverbrauch der Halbleiterspeichervorrichtung nicht reduziert werden. Eine erhöhte Spannung in einem erhöhten Wortleitungsentwurf ist eine andere Spannung solcher interner Spannungen.
Eine Speicherzelle eines DRAM weist im allgemeinen eine solche Struktur auf, wie sie in Fig. 3 gezeigt ist. Unter Bezugnahme auf Fig. 3, ein DRAM weist einen Speicherzellenkondensator Cm Speicherzellentransistor Tm, der auf ein Signalpotential auf einer Wortleitung DWL zum Verbinden des Speicherzellenkondensators Cm mit einer Bitleitung DBLA reagiert, auf. Eine Elektrode (Zellplatte) des Kondensators Cm ist mit einem vorgeschriebenen Potential Vsg verbunden. Der Transistor Tm ist aus einem MOS- Transistor ausgebildet. Im allgemeinen kann ein MOS-Transistor nur eine Spannung, die an das Gate angelegt ist, minus der Schwellspannung Vth desselben übertragen. Zum Beispiel, wenn die Wortleitung DWL auf 5V ist, wenn sie ausgewählt ist, und die Schwellspannung des Transistors Tm gleich 1V ist, ist die maximale Spannung, die in dem Kondensator Cm gespeichert ist, gleich 4V. Um eine Reduzierung der gespeicherten Spannung in dem Kondensator Cm aufgrund der Schwellspannung des Transistors Tm zu verhindern, wird im allgemeinen ein erhöhter Wortleitungsentwurf für eine erhöhte Spannung der Wortleitung DWL, die höher als die Versorgungsspannung ist, verwendet. Der erhöhte Wortleitungsentwurf wird im allgemeinen zum sicheren Speichern ausreichender Signalladungen in dem Kondensator Cm verwendet, wenn die Betriebsversorgungsspannung des DRAM zum Beispiel so niedrig wie 3,3V wird, was anders als der 5V-Stromversorgungsspannungsentwurf ist.
Fig. 4 zeigt ein Beispiel einer Schaltungsstruktur zum Erhöhen der Wortleitung. Unter Bezugnahme auf Fig. 4, eine Schaltung, die ein Wortleitungstreibersignal x erzeugt, weist eine Erhöhungsschaltung 961 zum Erzeugen einer vorgeschriebenen Erhöhungsspannung, die höher als die Versorgungsspannung ist, und einen Zeilendekoder 962 zum Dekodieren einer internen Adresse ADD, der eine entsprechende Wortleitung auswählt, und zum Übertragen eines erhöhten Signals von der Erhöhungsschaltung 961 als ein Wortleitungstreibersignal x an die ausgewählte Wortleitung auf. Ein verstärktes Signal von der Erhöhungsschaltung 961 ist im allgemeinen bei einem erneuten Speichern (erneutes Schreiben) einer Speicherzelle erhöht, nicht anfänglich bei dem Treiben der Wortleitung.
Fig. 5 zeigt ein Beispiel einer spezifischen Struktur der Erhöhungsschaltung, die in Fig. 4 gezeigt ist. Die Struktur der Wortleitungserhöhungsschaltung, die in Fig. 5 gezeigt ist, ist zum Beispiel in der japanischen Patentoffenlegungsschrift Nr. 62-212997 offenbart. Unter Bezugnahme auf Fig. 5, die Erhöhungsschaltung 961 weist drei Stufen von kaskadenverbundenen Invertern VN4, VN5 und VN6, die ein internes Steuersignal rasA empfangen, eine vorgeschriebene Verzögerung bereitstellen und ein Steuersignal dr1 erzeugen, unddrei Stufen von kaskadenverbundenen Invertern VN1, VN2 und VN3 zum Bereitstellen einer Verzögerung bei dem Steuersignal rasA, zum Invertieren desselben und zum Erzeugen eines internen Steuersignal dr2 auf. Die Verzögerungszeit, die durch die Inverter VN1 bis VN3 bereitgestellt wird, ist länger als diejenige der Inverter VN4 bis VN6.
Die Erhöhungsschaltung 961 weist weiter eine Erhöhungskapazität Cp1 zum Erzeugen einer erhöhten Spannung und Transistoren TQ5 bis TQ11, die auf das Steuersignal dr2 und ein Vorladesignal DC reagieren, zum Anlegen eines Erhöhungsbestimmungssignals an die Erhöhungskapazität Cp1 auf. Die Transistoren TQ5 und TQ6 empfangen das Steuersignal dr2 an ihren Gates. Der Transistor TQ5 wird angeschaltet, wenn das Steuersignal DR2 auf "L" ist und überträgt die Betriebsversorgungsspannung Vcc. Der Transistor TQ6 empfängt eine konstante Spannung an seinem Gate von den Transistoren TQ7 und TQ8 und wird konstant angeschaltet gehalten, und er begrenzt den Pegel der von dem Transistor TQ5 übertragenen Spannung und überträgt diesselbe an eine eingangsseitige Elektrode des Kondensators Cp1. Der Transistor TQ9 hält die eingangsseitige Elektrode des Kondensators Cp1 auf dem Massepotential bis das Steuersignal dr2 angelegt wird. Die Transistoren TQ10 und TQ11 werden als Reaktion auf das Vorladesignal PC angeschaltet und halten den Ausgangsknoten (Drain-Elektrode) des Transistors TQ5 und die eingangsseitige Elektrode des Kondensators Cp1 sicher auf dem Massepotential. Die Transistoren TQ7 und TQ8 sind als Diode geschaltet und umgekehrt parallel geschaltet. Der Transistor TQ7 klemmt die Gatespannung des Transistors TQ6 auf VC-Vth. Der Transistor TQ8 klemmt die Gatespannung des Transistors TQ6 auf VC+Vth. Das Bezugszeichen Vth repräsentiert die Schwellspannung der Transistoren TQ7 und TQ8.
Eine Konstantspannung VC wird durch als Diode geschaltete Transistoren TQ15 bis TQ18 erzeugt, die in Reihe zwischen der Versorgungsspannung Vcc und dem Massepotential vorgesehen sind. Da die Konduktanz des Transistors TQ15 ausreichend kleiner als diejenige der Transistoren TQ16 bis TQ18 ist, wird die Konstantspannung VC als VC=3Vth bereitgestellt.
Die Erhöhungsschaltung 961 weist weiter einen Transistor TQ1 zum Vorladen einer Elektrode der Ausgangsseite des Erhöhungskondensators Cp1 auf ein vorgeschriebenes Potential und Transistoren TQ2 bis TQ4, die auf das Steuersignal dr1 zum Erzeugen des Wortleitungstreibersignals x reagieren, auf. Der Transistor TQ1 wird als Reaktion auf ein Vorladesignal PC angeschaltet und lädt die ausgangsseitige Elektrode des Kondensators Cp1 auf das Versorgungspotential Vcc vor.
Der Transistor TQ2 überträgt die ausgangsseitige Spannung des Erhöhungskondensators Cp1 und erzeugt das erhöhte Wortleitungstreibersignal x, wenn das Steuersignal dr1 in den An-Zustand gesetzt ist, da seine Source mit dem Substrat verbunden ist. Der Transitor TQ3 wird als Reaktion auf "H" des Steuersignal dr1 angeschaltet und bringt das Wortleitungstreibersignal x zum Abfallen auf "L" durch den normalerweise angeschalteten Transistor TQ4. Die Versorgungsspannung Vcc wird an das Gate des Transistors TQ4 angelegt, um das Anlegen der erhöhten Spannung an das Drain des Transistors TQ3 zu verhindern. Der Betrieb wird im folgenden unter Bezugnahme auf Fig. 6 beschrieben, welche eine Darstellung von Wellenformen ist.
Falls der DRAM in dem nicht-ausgewählten Zustand ist, ist das Vorladesignal PC auf "H" und das interne Steuersignal rasA ist auf "L". Das Steuersignal rasA ist ein Steuersignal mit einer positiven Logik, das intern als Reaktion auf ein externes Zeilenadressentaktsignal/RAS erzeugt wird. In dem Vorladezustand sind die Transistoren TQ1, TQ9 und TQ10 an, und die ausgangsseitige Elektrode des Erhöhungskondensators Cp1 ist auf Vcc-Vth vorgeladen. Die eingangsseitige Elektrode des Erhöhungskondensators Cp1 ist auf das Massepotential entladen. Das Wortleitungstreibersignal x ist durch die Transistoren TQ4 und TQ5 auf "L" entladen.
Wenn das Signal/RAS auf "L" fällt und der DRAM in einen ausgewählten Zustand gesetzt ist, erreicht das Vorladesignal PC "L" und das Steuersignal rasA steigt auf "H". Zuerst wird der Transistor TQ1 ausgeschaltet und die ausgangsseitige Elektrode des Erhöhungskondensators Cp1 wird in einen schwebenden Zustand auf einem Potential von Vcc-Vth gesetzt. Die Transistoren TQ10 und TQ11 werden abgeschaltet.
Als Reaktion auf den Anstieg des Steuersignals rasA auf "H" fällt das Steuersignal dr1 auf "L". Als Folge wird der Transistor TQ2 angeschaltet und der Transistor TQ3 ausgeschaltet. Da der Transistor TQ2 angeschaltet wird, steigt das Wortleitungstreibersignal x auf einen hohen Pegel (Vcc-Vth) entsprechend der Vorladespannung (Vcc-Vth) des Erhöhungskondensators Cp1. Das Wortleitungstreibersignal x wird an die durch den Zeilendekoder ausgewählte Wortleitung übertragen und danach werden der Lesebetrieb und so weiter ausgeführt.
Danach, wenn das Steuersignal dr2 auf "L" fällt, wird der Transistor TQ9 ausgeschaltet, der Transistor TQ5 wird angeschaltet und die Spannung Vcc wird an eine Elektrode des Transistors TQ6 übertragen. Die Gatespannung des Transistors TQ6 steigt von der Versorgungsspannung Vcc von dem Transistor TQ5 (Self-Bootstrap- Betrieb), aber sie wird durch den Transistor TQ8 auf einer Spannung VC+Vth geklemmt. Die Spannung VC ist niedriger als die Versorgungsspannung Vcc. Dementsprechend ist die an die eingangsseitige Elektrode des Erhöhungskondensators Cp1 übertragene Spannung die Konstantspannung VC. Durch die Spannung VC, die an den Erhöhungskondensator Cp1 angelegt ist, erreicht die Spannung an der ausgangsseitigen Elektrode desselben die Vorladespannung Vcc-Vth+VC. Die erhöhte Spannung der Erhöhungskondensators Cp1.. wird als das Wortleitungstreibersignal x durch den Transistor TQ2 übertragen. Da das Substrat und die Source des Transistors TQ2 verbunden sind, wird der erhöhte Pegel des erhöhten Wortleitungstreibersignals x gleich Vcc-Vth+3 Vth, das heißt, Vcc+2 Vth, wenn die Spannung VC gleich 3 Vth ist.
Wie oben beschrieben worden ist, werden, durch Verstärken des Wortleitungstreibersignals x derart, daß es höher als der Pegel der Versorgungsspannung Vcc ist, ausreichend Ladungen in den Speicherzellenkondensator ohne Signalverlust gespeichert, und während des Lesens von Daten können Ladungen, die in dem Kondensator Cm gespeichert sind, mit hoher Geschwindigkeit an die Bitleitung DBLA übertragen werden. Jedoch kann, falls eine solche Erhöhungsschaltung zum Erzeugen eines Wortleitungserhöhungssignals vorgesehen wird, die Chip-Fläche der Halbleiterspeichervorrichtung nicht reduziert werden, da eine solche Schaltung eine Anzahl von Transistorelementen, eine komplizierte Schaltungsstruktur aufweist und die Erhöhungsschaltung, die eine kleine eingenommene Fläche aufweist, nicht ausgebildet werden kann.
Bei dieser Erhöhungsschaltung wird, um den erhöhten Pegel des erhöhten Wortleitungstreibersignals zu halten, ein oszilherendes Signal an eine eingangsseitige Elektrode eines anderen Erhöhungskondensators angelegt, und Ladungen, die von einer ausgangsseitigen Elektrode dieses Erhöhungskondensators geliefert werden, werden an einen Ausgangsanschluß des Transistors TQ2 über einen als Diode geschalteten Transistor geliefert. Durch die Ladungen, die von diesem separaten Erhöhungskondensator geliefert werden, kann eine Erniedrigung des erhöhten Pegels aufgrund eines Leckstroms des Wortleitungstreibersignals x verhindert werden. Da jedoch in diesem Fall ein oszillierendes Signal verwendet wird, ist weiterhin eine Oszillatorschaltung zum Liefern des oszillierenden Signals vorgesehen. Wie bei der oben beschriebenen Substratvorspannungserzeugungsschaltung ist der Stromverbrauch erhöht und die durch die Erhöhungsschaltung eingenommene Fläche ist erhöht. Darum kann eine Halbleiterspeichervorrichtung, die eine höheren Integrationsgrad aufweist, nicht bereitgestellt werden.
Die vorliegende Erfindung zielt darauf, eine Halbleiterspeichervorrichtung bereitzustellen, die eine verbesserte interne Spannungserzeugungsschaltung aufweist.
Die vorliegende Erfindung ist anwendbar, um eine Halbleiterspeichervorrichtung bereitzustellen, die einen Cache enthält, die einen hohen Integrationsgrad und einen niedrigen Stromverbrauch aufweist.
Die vorliegende Erfindung ist weiter anwendbar, um eine Halbleiterspeichervorrichtung vom taktsynchronisierten Typ bereitzustellen, die eine interne Spannungserzeugungsschaltung mit niedrigem Stromverbrauch mit einer kleinen eingenommenen Fläche aufweist.
Die EP 0 030 244 offenbart eine MOS-Vorrichtung mit einer Substratvorspannungserzeugungsschaltung, bei der ein externes Taktsignal während des Standby-Zeitraums der Vorrichtung an einem auf dem Chip befindlichen Taktgenerator angelegt wird, der ein internes Taktsignal zum Ändern der Substratvorspannung erzeugt.
"Digital Control of Substrate Voltage" in IBM Technical Disdosure Bulletin, Vol 28, Nr. 9, Feb. 1986, Seiten 3961-3962 offenbart einen Chip, bei dem eine externe Systemtaktfrequenz mit der Schwingungsfrequenz eines On-Chip-Ringoszillators verglichen wird. Der Ringoszillator stellt eine Schaltung dar, die einen internen kritischen Weg bildet, und seine Schwingungsfrequenz steht in Beziehung zu der Leistung des Chips. Der Substratvorspannungserzeuger wird basierend auf dem Ergebnis des Vergleichs zur Erhöhung oder Verminderung seiner Ausgabe gesteuert.

ZUSAMMENFASSUNG DER ERFINDUNG

Entsprechend eines ersten Aspektes der Erfindung wird eine Halbleiterspeichervorrichtung bereitgestellt, die ein Speichermittel, ein Steuermittel zum Empfangen externer Signale, die ein externes Taktsignal und externe Steuersignale enthalten, und ein Spannungserzeugungsmittel zum Erzeugen einer internen Spannung zum Gebrauch in der Halbleiterspeichervorrichtung als Reaktion auf das externe Taktsignal aufweist, die dadurch gekennzeichnet ist, daß die Steuersignale Zugriffs- und Standby-Zustände des Speichermittels definieren, und daß das Spannungserzeugungsmittel auf den Empfang des externen Taktsignals, unabhängig davon, ob die Vorrichtung in dem Zugriffs-Zustand oder dem Standby- Zustand ist, reagiert, um, ohne Verwendung eines On-Chip- Oszillators, die interne Spannung für die Vorrichtung aus dem externen Taktsignal zu erzeugen.
Entsprechend eines weiteren Aspekts der Erfindung wird ein Verfahren zum Betreiben einer Halbleiterspeichervorrichtung bereitgestellt, das die Schritte aufweist: Anlegen externer Signale, die ein externes Taktsignal und externe Steuersignale enthalten, an die Halbleiterspeichervorrichtung, und Erzeugen einer internen Spannung zum Gebrauch in der Halbleiterspeichervorrichtung als Reaktion auf das externe Taktsignal, dadurch gekennzeichnet, daß die Steuersignale Zugriffs- und Standby- Zustände des Speichermittels der Vorrichtung definieren, daß das externe Taktsignal unabhängig davon, ob die Vorrichtung in dem Zugriffs- oder dem Standby-Zustand ist, angelegt wird, und daß der Erzeugungsschritt die interne Spannung aus dem externen Taktsignal ohne Verwendung eines On-Chip-Oszillators erzeugt.
Eine Ausführungsform der vorliegenden Erfindung stellt eine Halbleiterspeichervorrichtung bereit, die eine interne Spannungserzeugungsschaltung, die zum Erzeugen einer gewünschten internen Spannung in der Lage ist, mit einer kleinen eingenommenen Fläche aufweist.
Eine Ausführungsform der Erfindung stellt eine Halbleitervorrichtung bereit, die zum Erzeugen einer gewünschten internen Spannung mit einem niedrigen Stromverbrauch in der Lage ist.
Eine Ausführungsform der vorliegenden Erfindung stellt eine Halbleiterspeichervorrichtung bereit, die einen Cache enthält, der einen hohen Integrationsgrad und einen niedrigen Stromverbrauch aufweist.
Eine Ausführungsform der vorliegenden Erfindung stellt eine Halbleiterspeichervorrichtung vom taktsynchronisierten Typ bereit, die eine interne Spannungserzeugungsschaltung mit niedrigen Stromverbrauch mit einer kleinen eingenommenen Fläche aufweist.
Die Halbleiterspeichervorrichtung entsprechend einer Ausführungsform der vorliegenden Erfindung enthält eine interne Spannungserzeugungsschaltung zum Erzeugen einer gewünschten internen Spannung als Reaktion auf ein extern angelegtes Steuersignal. Das externe Steuersignal wird wiederholt erzeugt, unabhängig davon, ob auf die Halbleiterspeichervorrichtung zugegriffen wird oder nicht.
Durch Verwenden von wiederholt angelegten externen Steuersignalen werden eine oszillatorschaltung oder ähnliches nicht notwendig, und daher kann eine interne Spannungserzeugungsschaltung, die eine einfache Schaltungsstruktur und eine kleine eingenommene Fläche aufweist, bereitgestellt werden.
Zusätzlich wird, da eine Oszillatorschaltung zum Erzeugen von oszillierenden Signalen unnötig wird, der Stromverbrauch reduziert.
Das Vorhergehende und andere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung von Ausführungsformen der vorliegenden Erfindung, wenn diese in Verbindung mit den begleitenden Zeichnungen genommen wird, offensichtlich.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 zeigt schematisch eine Gesamtstruktur einer herkömmlichen Halbleiterspeichervorrichtung, die eine On-Chip- Substratvorspannungserzeugungsschaltung aufweist.
Fig. 2 zeigt eine spezifische Struktur der in Fig. 1 gezeigten Substratvorspannungserzeugungsschaltung.
Fig. 3 zeigt eine Struktur einer allgemeinen DRAM-Speicherzelle.
Fig. 4 zeigt eine herkömmliche Schaltungsstruktur zum Erzeugen eines erhöhten wortleitungstreibersignals.
Fig. 5 zeigt ein Beispiel einer spezifischen Struktur einer herkömmlichen Erzeugungsschaltung für ein erhöhtes Wortleitungstreibersignal.
Fig. 6 ist eine Darstellung von Signalwellenformen, die den Betrieb der in Fig. 5 gezeigten Schaltung zeigt.
Fig. 7 ist eine Blockdarstellung, die funktional eine Gesamtstruktur einer Halbleiterspeichervorrichtung entsprechend einer Ausführungsform der vorliegenden Erfindung zeigt.
Fig. 8 ist eine Blockdarstellung, die eine Beziehung von Eingangs- und Ausgangssignalen einer internen Spannungserzeugungsschaltung in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung zeigt.
Fig. 9 ist eine Blockdarstellung, die ein Beispiel einer spezifischen Struktur einer internen Spannungserzeugungsschaltung, die in Fig. 8 gezeigt ist, zeigt.
Fig. 10 zeigt ein Beispiel einer spezifischen Struktur einer in Fig. 9 gezeigten Pufferschaltung.
Fig. 11 zeigt ein Beispiel einer spezifischen Struktur einer in Fig. 9 gezeigten Ladungspumpenschaltung.
Fig. 12 zeigt eine andere Struktur einer Ladungspumpenschaltung.
Fig. 13 zeigt eine andere Struktur einer in Fig. 8 gezeigten internen Spannungserzeugungsschaltung.
Fig. 14 zeigt ein Beispiel einer spezifischen Struktur einer in Fig. 13 gezeigten Teilerschaltung.
Fig. 15 ist eine Blockdarstellung, die eine andere Beziehung zwischen Eingangs- und Ausgangssignalen der internen Spannungserzeugungsschaltung zeigt.
Fig. 16 zeigt ein Beispiel einer spezifischen Struktur der in Fig. 15 gezeigten internen Spannungserzeugungsschaltung.
Fig. 17 zeigt ein Beispiel einer spezifischen Struktur einer in Fig. 16 gezeigten Umschaltschaltung.
Fig. 18 zeigt eine andere Struktur der in Fig. 15 gezeigten internen Spannungserzeugungsschaltung
Fig. 19 zeigt eine interne Spannung, die höher als die Versorgungsspannung ist, und eine Struktur zum Erzeugen eines internen Signals, das die interne Spannung vereinheitlicht.
Fig. 20 zeigt ein Beispiel einer spezifischen Struktur der Ladungspumpenschaltung, die in der in Fig. 19 gezeigten internen Spannungserzeugungsschaltung verwendet wird.
Fig. 21 zeigt ein Beispiel einer spezifischen Struktur der in Fig. 19 gezeigten Umschaltschaltung.
Fig. 22 zeigt eine andere Struktur einer Halbleiterspeichervorrichtung, die die interne Spannungserzeugungsschaltung einer Ausführungsform enthält.
Fig. 23 zeigt eine weitere Struktur einer Halbleiterspeichervorrichtung, die die interne Spannungserzeugungsschaltung entsprechend mit einer Ausführungsform aufweist.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

(Feldstruktur)

Fig. 7 illustriert schematisch eine Gesamtstruktur einer Halbleiterspeichervorrichtung entsprechend einer Ausführungsform der vorliegenden Erfindung. Die in Fig. 7 gezeigte Halbleiterspeichervorrichtung weist einen SRAM als einen schnellen Zugriffsspeicher und einen DRAM als eine Speicher mit hoher Speicherkapazität, die auf einem gemeinsamen, einzelnen Halbleiterchip integriert sind, um eine einen Cache enthaltende Halbleiterspeichervorrichtung (CDRAM) bereitzustellen, auf.
Unter Bezugnahme auf Fig. 7, ein CDRAM weist einen DRAM 100 und einen SRAM 200 auf. Der DRAM 100 weist ein 4Mbit-DRAM-Feld 101, einen DRAM-Zeilendekoderblock 102 zum Dekodieren einer angelegten internen Zeilenadresse für den DRAM und zum Auswählen von 4 Zeilen aus dem DRAM-Feld 101, einen DRAM-Spaltendekoderblock 103 zum Dekodieren einer angelegten internen Spaltenadresse für den DRAM und zum Auswählen einer Spalte aus jeder der ausgewählten 4 Zeilen in einem normalen Betriebsmodus (Feld-Zugriff, ein Zugriff auf den DRAM), und einen Block 104, der DRAM-Leseverstärker DSA zum Erkennen und Verstärken von Daten der Speicherzellen, die mit den entsprechenden Zeilen verbunden sind, und Auswahlgatter SG, die auf ein Spaltenauswahlsignal von dem Block 103 zum Auswählen von 16 Bit des DRAM-Feldes 101 in einem Datenübertragungsmodus und zum Auswählen von 4 Bit der Speicherzellen in einem Feld-Zugriffsmodus reagieren, auf.
Der SRAM 200 weist ein SRAM-Feld 201, das die Kapazität von 16 Kbit aufweist, einen SRAM-Zeilendekoderblock 202 zum Dekodieren einer internen Zeilenadresse für den SRAM und zum Auswählen von 4 Zeilen aus dem SRAM-Feld 201 und einen Spaltendekoder/Leseverstärker-Block 203, der SRAM-Spaltendekoder und SRAM-Leseverstärker zum Dekodieren der internen Spaltenadresse für den SRAM, zum Auswählen von 1 Bit aus jeder der ausgewählten vier Zeilen und zum Verbinden derselben mit einem internen Datenbus 251 und zum Detektieren und Verstärken von Information der ausgewählten SRAM-Zellen beim Datenlesen auf. Eine bidirektionale Übertragungsgatterschaltung 210 ist zwischen dem DRAM 100 und dem SRAM 200 vorgesehen. Unter Bezugnahme auf Fig. 7, die Gatterschaltung 210 kann mit einem Ausgang (Eingang) des Spaltendekoder/Leseverstärker-Blocks 203 verbunden sein. Jedoch werden in Fig. 7 die Dateneingabe/ausgabe in den und aus dem DRAM 100 über den gemeinsamen Datenbus 251 und die bidirektionale Übertragungsgatterschaltung 210 (diese Struktur wird später diskutiert) in dem Feldzugriffsmodus ausgeführt, und daher ist der gemeinsame Datenbus 251 so gezeigt, daß er mit der bidirektionalen Übertragungsgatterschaltung 210 gekoppelt ist.
Der CDRAM weist weiter einen Steuertaktpuffer 250, der extern angelegte Steuersignale oder ein Ausgabefreigabesignal G#, ein Schreibfreigabesignal W#, ein Chip-Auswahlsignal E#, ein Cache- Treffersingal CH#, ein Cache-Sperrsignal CI#, ein Auffrischsignal REF# und ein Befehlsregister CR# zum Erzeugen interner Steuersignale G, W, E, CH, CI, REF und CR empfängt, einen Adresspuffer 252 zum Erzeugen einer internen Adresse int-Aa für den DRAM und einer internen Adresse int-Ac für den SRAM und einen Taktpuffer 254 zum Puffern eines extern angelegten Taktsignals K auf.
Der Steuertaktpuffer 250 nimmt ein angelegtes Steuersignal auf und erzeugt ein internes Steuersignal als Reaktion auf einen Anstieg eines internen Taktes von dem Taktpuffer 254. Eine Ausgabe von dem Taktpuffer 254 wird außerdem an den Adresspuffer 252 angelegt. Der Adresspuffer 152 nimmt extern angelegte Adressen Aa und Ac, die angelegt werden, wenn das interne Chip- Auswahlsignal E an einer ansteigenden Flanke des Taktes K von dem Taktpuffer 254 aktiv ist, auf und erzeugt interne Adressen int-Aa und int-Ac.
Der CDRAM aus Fig. 7 weist weiter eine Zählerschaltung 256, die als Reaktion auf ein internes Auffrischbestimmungssignal REF zum Erzeugen einer Auffrischadresse des DRAM-Feldes aktiviert wird, und eine Adressmultiplexschaltung 258 zum Anlegen von entweder einer Auffrischadresse von der Zählerschaltung 256 oder einer internen Zeilenadresse von dem Adresspuffer 252 an den DRAM-Zeilendekoderblock 102 als Reaktion auf das interne Auffrischbestimmungssignal REF auf.
Der CDRAM weist weiter eine DRAM-Feld-Treiberschaltung 260, die auf die internen Steuersignale E, CH, CI, W und REF zum Erzeugen verschiedener Steuersignale zum Treiben des DRAM 100 reagiert, eine Übertragungsgattersteuerschaltung 262, die auf die internen Steuersignale E, CH und CI zum Erzeugen von Signalen zum Steuern eines Übertragungsbetriebes der bidirektionalen Übertragungsgatterschaltung 210 reagiert, und eine SRAM-Feld-Treiberschaltung 264, die auf das interne Chip-Auswahlsignal E zum Erzeugen verschiedener Steuersignale zum Treiben des SRAM 200 reagiert, auf.
Wenn das Auffrischbestimmungssignal erzeugt wird, treibt oder aktiviert die DRAM-Feld-Treiberschaltung nur die Schaltungsanordnung, die auf die Zeilenauswahl in dem DRAM-Feld bezogen ist. Die Übertragungsgattersteuerschaltung 262 kann so strukturiert. sein, daß sie die bidirektionale Übertragungsschaltung 210 zum Trennen des SRAM-Feldes 201 und des DRAM-Feldes 101 voneinander auf die Erzeugung des Auffrischbestimmungssignals REF hin sperrt.
Der CDRAM in Übereinstimmung mit der vorliegenden Erfindung weist weiter ein Befehlsregister 270, das als Reaktion auf ein internes Steuersignal CR zum Erzeugen eines Befehls CM für einen Bestimmungsbetriebsmodus des CDRAM als Reaktion auf das externe Schreibfreigabesignal W# und auf Befehlsadressen Ar (Ar0 und An) aktiviert wird, eine Dateneingabe/ausgabe-Steuerschaltung 272 zum Steuern einer Dateneingabe/ausgabe in Übereinstimmung mit den internen Steuersignalen G, E, CH, CI und W und auf den speziellen Modusbefehl CM, eine Eingabe/Ausgabe-Schaltung 274, die einen Eingabe/Ausgabepuffer und ein Ausgaberegister zum Eingeben/Ausgeben von Daten zwischen dem gemeinsamen Datenbus 251 und einer Außenseite der Vorrichtung aufweist, auf. Ein Ausgaberegister ist in der Eingabe/Ausgabe-Schaltung 274 zum Realisieren eines verriegelten Ausgabemodus und eines Registerausgabemodus, die spezielle Moden des CDRAM sind, vorgesehen. Die Dateneingabe/ausgabe-Steuerschaltung 272 setzt den Eingabe/Ausgabe-Zeitablauf von Daten in Übereinstimmung mit dem Modus, der durch den speziellen Modusbefehl CM bestimmt ist, und ebenso die Art und Weise des Eingebens/Ausgebens von Daten. In Fig. 7 ist die Konfiguration der Daten-Eingabe/Ausgabe-Pins in einem maskierten Schreibmodus als ein Beispiel gezeigt.
Wie oben beschrieben worden ist, arbeitet der CDRAM in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung, der in Fig. 7 gezeigt ist, in Synchronisation mit einem extern angelegten Taktsignal K. Das Taktsignal K ist ein Signal, das wiederholt mit einer vorgeschriebenen Periode erzeugt wird, wie ein Systemtakt. Das Taktsignal wird konstant erzeugt, unabhängig davon, ob auf den CDRAM zugegriffen wird oder nicht. Die Ausführungsform weist eine einfache Schaltungsstruktur auf, bei der eine Oszillatorschaltung wie ein Ringoszillator unnötig gemacht ist, indem das Taktsignal K verwendet wird, und sie stellt eine interne Spannungserzeugungsschaltung mit einem niedrigen Stromverbrauch mit einer kleinen eingenoittinenen Fläche bereit.
Fig. 8 ist eine Blockdarstellung, die die interne Spannungserzeugungsschaltung zeigt. Die interne Spannungserzeugungsschaltung 800, die in Fig. 8 gezeigt ist, entspricht der in Fig. 7 gezeigten internen Spannungserzeugungsschaltung 800. Das internen Taktsignal K von dem Taktpuffer 254 (siehe Fig. 7) ist an die interne Spannungserzeugungsschaltung 800 angelegt. Jedoch kann das externe Taktsignal direkt über einen externen Pinanschluß ohne Verwendung des Taktpuffers 254 empfangen werden (siehe Fig. 7). Die interne Spannungserzeugungsschaltung 800 erzeugt eine gewünschte interne Spannung VIN als Reaktion auf das Taktsignal K.
Fig. 9 ist eine Blockdarstellung, die ein Beispiel einer spezifischen Struktur einer internen Spannungserzeugungsschaltung, die in Fig. 8 gezeigt ist, zeigt. Unter Bezugnahme auf Fig. 9, eine interne Spannungserzeugungsschaltung 800 weist eine Pufferschaltung 810 zum Puffern des Taktsingals K und eine Ladungspumpenschaltung 811 zum Erzeugen der internen Spannung VIN durch einen Ladungspumpbetrieb als Reaktion auf das in der Pufferschaltung 810 gepufferte Taktsignal auf. Die Pufferschaltung 810 ist unnötig, wenn die interne Spannungserzeugungsschaltung 800 das exteren Taktsignal K direkt empfängt. Darum ist, wenn der Taktpuffer 254 vorgesehen ist, wie es in Fig. 7 gezeigt ist, die Pufferschaltung 810 nicht notwendig. Obwohl die Pufferschaltung 810 und die Ladungspumpenschaltung 811 in der Struktur aus Fig. 9 getrennt vorgesehen sind, können eine Pufferschaltung und eine Ladungspumpenschaltung als eine Ladungspumpenschaltung betrachtet werden.
Fig. 10 zeigt ein Beispiel einer spezifischen Struktur der in Fig. 9 gezeigten Pufferschaltung 810. Unter Bezugnahme auf Fig. 10, die Pufferschaltung 810 weist eine gerade Anzahl von in Reihe (als Kaskade) geschalteten Inverterschaltungen I1 bis I2n auf. Da das Taktsignal K konstant angelegt wird, kann die Anzahl der in der Pufferschaltung 810 enthaltenen Inverterschaltungen eine ungerade Anzahl sein. Genauer gesagt, die Ladungspumpenschaltung 811 liefert und entfernt positive Ladungen als Reaktion auf den Anstieg und den Abfall des Taktsignals K. Darum ist, wenn das Taktsignal K wiederholt und konstant angelegt wird, selbst falls das Taktsignal K invertiert und angelegt wird, der resultierende Betrieb derselbe. Darum kann die Pufferschaltung 810 eine Funktion des Invertierens und Ausgebens des angelegten Signals haben.
Fig. 11 zeigt ein Beispiel einer spezifischen Struktur der Ladungspumpenschaltung 811. Unter Bezugnahme auf Fig. 11, die Ladungspumpenschaltung 811 weist einen Kondensator CP10, der ein gepuffertes Taktsignal K' empfängt, einen n-Kanal-MOS-Transistor TQ50, der zwischen einem Knoten 812a und das Massepotential nach Art einer Diode geschaltet ist, und einen Transistor TQ50, der zwischen die Knoten 812a und 812b nach Art einer Diode geschaltet ist, auf. Der Transistor TQ50 hat sein Gate und einen Leitungsanschluß mit dem Knoten 812a verbunden. Der Transistor TQ51 hat sein Gate und einen Leitungsanschluß mit dem Knoten 812b verbunden. Eine interen Spannung VIN wie ein Substratvorspannpotential Vbb wird von dem Knoten 812b erzeugt. Der Betrieb der Ladungspumpenschaltung 811 wird kurz beschrieben.
Es wird angenommen, daß die Transistoren TQ50 und TQ51 den Schwellwert Vth aufweisen und der "H"-Pegel des Taktsignals K' die Versorgungsspannung Vcc ist. Wenn das Taktsignal K' auf "H" ansteigt, werden positive Ladungen dem Knoten 812a durch den Ladungspumpbetrieb des Kondensators CP10 zugeführt und das Potential des Knotens 812a steigt an. Wenn das Potential des Knotens 812a ansteigt, wird der Transistor TQ50 angeschaltet und das Potential des Knotens 812a wird bei der Schwellspannung Vth des Transistors TQ50 festgeklemmt. Zu diesem Zeitpunkt ist der Transistor TQ51 aus. Wenn das Taktsignal K' auf "L" fällt, werden Ladungen (positive Ladungen) von dem Knoten 812a durch den Ladungspumpbetrieb des Kondensators CP10 entfernt und das Potential des Knotens 812a fällt. So wie sich das Potential des Knotens 812a erniedrigt wird der Transistor TQ50 ausgeschaltet. Wenn die Potentialdifferenz zwischen dem Knoten 812b und dem Knoten 812a gleich Vth oder höher wird, wird der Transistor TQ51 angeschaltet und entfernt positive Ladungen von dem Knoten 812b. Dieser Betrieb wird jedesmal wiederholt, wenn das Taktsignal K' angelegt wird, und letztendlich ist das Potential des Knotens 812b bei ungefähr -Vcc+2 Vth stabilisiert. Durch die Ladungspumpenschaltung 811, die in Fig. 11 gezeigt ist, wird eine konstante negative Spannung als eine interne Spannung erzeugt. Durch Anlegen der internen Spannung VIN, die durch diesen Knoten 812b angelegt wird, an das Halbleitersubstrat (oder an einen Wannenbereich) wird das Halbleitersubstrat auf ein vorgeschriebenes negatives Potential vorgespannt. Derart kann eine Substratvorspannungserzeugungsschaltung, die eine Oszillatorschaltung nicht braucht, realisiert werden. Da eine Oszillatorschaltung nicht verwendet wird, kann durch die Oszillatorschaltung verbrauchter Strom eingespart werden, und die für die Oszillatorschaltung belegte Fläche kann ebenfalls eingespart werden. Darum kann eine Substratvorspannungserzeugungsschaltung mit einem niedrigen Stromverbrauch, die eine kleine eingenommene Fläche aufweist, bereitgestellt werden.
Das von der Ladungspumpenschaltung angelegte negative Potential kann nicht als das Substratvorspannungspotential sondern an einen Schaltungsabschnitt, der bei einem negativen Potential arbeitet, angelegt werden.
Fig. 12 zeigt eine andere Struktur einer Ladungspumpenschaltung 811. Die in Fig. 12 gezeigte Ladungspumpenschaltung 811 weist nach Art einer Diode geschaltete p-Kanal-MOS-Transistoren TQ52 und TQ53 auf. Die Betriebsabläufe und Funktionen der Transistoren TQ52 und TQ53 sind die selben wie diejenigen der Transistoren TQ50 und TQ51, die in Fig. 11 gezeigt sind. Darum wird die Beschreibung derselben nicht wiederholt.
Fig. 13 zeigt ein anderes Beispiel einer internen Spannungserzeugungsschaltung. Die interne Spannungserzeugungsschaltung 800, die in Fig. 13 gezeigt ist, weist eine Teilerschaltung 820, die ein internes oder externes Taktsignal K um ein vorgeschriebenes Teilungsverhältnisses frequenzteilt, und eine Ladungspumpenschaltung 811, die auf ein Signal von der Teilerschaltung 820 zum Ausführen eines Ladungspumpbetriebes zum Erzeugung einer internen Spannung VIN reagiert, auf. Die Fähigkeit zum Liefern von negativen Ladungen (oder zum Entfernen von positiven Ladungen) der Ladungspumpenschaltung wird durch den Kapazitätswert der darin enthaltenen Kondensatoren und eine Frequenz des angelegten Taktsignals bestimmt. Falls das Taktsignal K eine hohe Frequenz aufweist, weist die Ladungspumpenschaltung eine höhere Fähigkeit zum Zuführen von negativen Ladungen auf, so daß eine vorbestimmte Vorspannung schneller stabil auf dem Pegel bereitgestellt wird, bei dem die negative Ladungsinjektion durch die Ladungspumpenschaltung 811 und die positive Ladungsinjektion aufgrund des Speicherbetriebes miteinander ausgeglichen sind.
Falls die Fähigkeit zum Zuführen von negativen Ladungen der Ladungspumpenschaltung 811 zu hoch ist, kann die Substratvorspannung zum Beispiel zu niedrig gemacht werden, wenn ein Speicherbetrieb nicht ausgeführt wird, und daher wird eine Schaltung zum Steuern des Pegels der internen Spannung VIN oder eine Schaltung zum Festklemmen der internen Spannung VIN auf einem vorgeschriebenen Potential notwendig. In einem solchen Fall wird Extra-Leistung verbraucht und Extra-Schaltungen werden benötigt. Darum wird die Frequenz des Taktes K durch die Teilerschaltung 820 auf eine gewünschte Frequenz reduziert, und dann wird sie an die Ladungspumpenschaltung 811 angelegt. Das Teilungsverhältnis der Teilerschaltung 820 wird abhängig von der Treiberfähigkeit, die für die interne Spannungserzeugungsschaltung gefordert wird, das heißt, das Anlegen der internen Spannung VIN, bestimmt.
Fig. 14 zeigt ein Beispiel einer spezifischen Struktur der in Fig. 13 gezeigten Teilerschaltung 820. Unter Bezugnahme auf Fig. 14, die Teilerschaltung 820 weist m kaskadengeschaltete 1-Bit- Binärzähler 821a bis 821n auf. Ein 1-Bit-Binärzähler 821 (jeder der Zähler 821a bis 821n) gibt den anfänglichen Zustand bei jedem zweimaligen Anlegen eines Signals zurück. Darum reduziert. ein Binärzähler 821 die Periode eines angelegten Signals auf 1/2. Wenn m Binärzähler in Reihe geschaltet sind, wird die m-te Potenz des Teilungsverhältnisses (1/2) bereitgestellt. Darum kann durch Ändern der Anzahl der 1-Bit-Binärzähler 821 eine Teilerschaltung 821, die ein gewünschtes Teilungsverhältnis bereitstellt, verwirklicht werden. Die Teilerschaltung 820 kann einen 1-Bit-Binärzähler 821 aufweisen.
Anstelle eines 1-Bit-Binärzählers kann eine andere Schaltungsstruktur für die Teilerschaltung 820 verwendet werden. Jedwede Struktur, die ein angelegtes Signal teilt, kann verwendet werden. Abhängig vom Gebrauch kann eine Struktur zum Multiplexen der Frequenz des Taktsignals K zum Anlegen desselben an die Ladungspumpenschaltung 811 verwendet werden.
Fig. 15 zeigt eine andere Struktur einer internen Spannungserzeugungsschaltung. Die interne Spannungserzeugungsschaltung 800, die in Fig. 15 gezeigt ist, erzeugt eine interne Spannung VIN als Reaktion auf ein Taktsignal K und ein Chip-Auswahlsignal E. Wenn das Chip-Auswahlsignal E inaktiv ist, ist die Halbleiterspeichervorrichtung in einem Standby-Zustand (nicht-ausgewählter Zustand). Durch Umschalten der Fähigkeit zum Zuführen negativer oder positiver Ladungen der internen Spannungserzeugungsschaltung 800 abhängig von dem ausgewählten/nicht-ausgewählten Zustand der Halbleiterspeichervorrichtung wird der Stromverbrauch reduziert.
Fig. 16 ist eine Blockdarstellung, die ein Beispiel einer spezifischen Struktur einer internen Spannungserzeugungsschaltung 800, die in Fig. 15 gezeigt ist, zeigt, Unter Bezugnahme auf Fig. 16, die interne Spannungserzeugungsschaltung 800 weist eine erste Ladungspumpenschaltung 830 und eine zweite Ladungspumpenschaltung 831, die unterschiedliche Fähigkeiten aufweisen, auf. Die Fähigkeiten der Ladungspumpenschaltungen 830 und 831 werden durch Ändern der Kapazitätswerte des Kondensators der Ladungspumpe eingestellt. Die interne Spannungserzeugungsschaltung 800 aus Fig. 16 weist weiter eine Umschaltschaltung 835 auf, die auf das Taktsignal K und das Chipfreigabesignal E zum Treiben von entweder der Ladungspumpenschaltung 830 oder der Ladungspumpenschaltung 831 reagiert. Die Umschaltschaltung 835 überträgt selektiv das Taktsignal K an die Ladungspumpenschaltung 830 oder 831 als Reaktion auf den aktiven/inaktiven Zustand des Chip-Auswahlsignals E.
Die Umschaltschaltung 835 kann eine Struktur aufweisen, die das Taktsignal K an eine der Ladungspumpenschaltungen 830 und 831 überträgt, wenn das Chip-Auswahlsignal E aktiv ist, und die das Taktsignal an die andere der Ladungspumpenschaltungen überträgt, wenn das Chip-Auswahlsignal E inaktiv ist, zum selektiven Treiben der Ladungspumpenschaltung 830 oder 831.
Die Umschaltschaltung 835 kann eine Struktur aufweisen, bei der das Taktsignal K an beide Ladungspumpenschaltungen 830 und 831 übertragen wird, wenn das Chip-Auswahlsignal E aktiv ist, und bei der das Taktsignal K an eine der Ladungspumpenschaltungen übertragen wird, wenn das Chip-Auswahlsignal E inaktiv ist.
Die Umschaltschaltung 835 steuert den Betrieb der Ladungspumpenschaltungen 830 und 831 als Reaktion auf das Chip-Auswahlsignal E. Ein anderes Signal kann als das Auswahlsteuersignal, das an die Umschaltschaltung 835 angelegt wird, verwendet werden. Eine Struktur, bei der mindestens ein Chip-Auswahlsignal zum Bestimmen des ausgewählten Zustands/nicht-ausgewählten Zustands des
Chips oder der Halbleiterspeichervorrichtung als ein Steuersignal zum Bestimmen der Auswahlsteuerung verwendet wird, kann verwendet werden. Das Taktsignal K und das Chip-Auswahlsignal E können extern angelegt werden, oder sie können nach einem Puffern in der Vorrichtung erzeugt werden.
Fig. 17 zeigt ein Beispiel einer spezifischen Struktur der in Fig. 16 gezeigten Umschaltschaltung 835. Die in Fig. 17 gezeigte Umschaltschaltung 835 treibt selektiv die Ladungspumpenschaltung 830 und 831. Unter Bezugnahme auf Fig. 17, die Umschaltschaltung 835 weist eine UND-Schaltung AND 1, die das Taktsignal K und das Chip-Auswahlsignal E empfängt, eine Inverterschaltung INVT, die das Chip-Auswahlsignal E empfängt, und eine UND-Schaltung AND 2, die das Taktsignal K und eine Ausgabe von der Inverterschaltung INVT empfängt, auf. Bei der in Fig. 17 gezeigten Struktur der Umschaltschaltung ist, wenn das Chip-Auswahlsignal E inaktiv und die Halbleiterspeichervorrichtung in dem nicht-ausgewählten Zustand ist, das Chip-Auswahlsignal E auf "H", die UND-Schaltung AND1 ist freigegeben und die UND-Schaltung AND2 ist gesperrt. Darum wird das Taktsignal K an die Ladungspumpenschaltung (zum Beispiel 830), die eine kleinere Treiberkapazität aufweist, durch die UND-Schaltung AND1 angelegt. Als Folge ist die Treiberkapazität der internen Spannungserzeugungsschaltung 800 klein gemacht, wenn der Chip in dem nicht-ausgewählten Zustand ist.
Wenn das Chip-Auswahlsignal E in dem aktiven Zustand ist, das heißt auf "L", und die Halbleiterspeichervorrichtung ausgewählt ist, ist die UND-Schaltung AND2 freigegeben und die UND-Schaltung AND1 ist gesperrt. In diesem Zustand wird das Taktsignal K an die Ladungspumpenschaltung (zum Beispiel 831), die eine größere Treiberkapazität aufweist, durch die UND-Schaltung AND2 übertragen. Darum können, durch Verwendung der Umschaltschaltung 835, die in Fig. 17 gezeigt ist, die Ladungspumpenschaltungen 830 und 831 selektiv abhängig von dem ausgewählten/nicht-ausgewählten Zustand der Halbleiterspeichervorrichtung selektiv betrieben werden, was einen unnötigen Stromverbrauch verhindert.
Fig. 18 zeigt ein weiteres Beispiel einer internen Spannungserzeugungsschaltung, die in Fig. 15 gezeigt ist. Unter Bezugnahme auf Fig. 18, eine interne Spannunqserzeugungsschaltung 800 weist eine Ladungspumpenschaltung 811, Teilerschaltungen 850 und 851, die unterschiedliche Teilungsverhältnisse aufweisen, und eine Umschaltschaltung 835, die auf ein Chip-Auswahlsignal E zum selektiven Übertragen des Taktsignals K an die Teilerschaltungen 850 und 851 reagiert, auf. Die Stromzuführungsfähigkeit der Ladungspumpenschaltung wird abhängig von der Frequenz eines an diese angelegten oszillierenden Signals geändert. Darum kann durch Ändern der Frequenz eines oszillierenden Signals für den Ladungspumpenbetrieb abhängig von dem ausgwählten/nicht-ausgewählten Zustand der Halbleiterspeichervorrichtung die Treiberfähigkeit der internen Spannungserzeugungsschaltung 800 eingestellt werden. Die in Fig. 14 gezeigte Struktur kann als die Teilerschaltung 850 und 851 verwendet werden und die Schwingungsfrequenz derselben kann durch Ändern der Anzahl von 1-Bit- Binärzählern eingestellt werden.
Die Umschaltschaltung 850 überträgt selektiv das Taktsignal K an die Teilerschaltung 850 oder 851 als Reaktion auf ein Chip-Auswahlsignal E. Eine in Fig. 17 gezeigte Struktur kann für die Umschaltschaltung 835 verwendet werden. Bei der in Fig. 18 gezeigten Struktur kann außerdem die Treiberfähigkeit der internen Spannungserzeugungsschaltung 800 abhängig von dem ausgewählten/nicht-ausgewählten Zustand der Halbleitervorrichtung eingestellt werden und der Stromverbrauch kann reduziert werden.
Bei der Struktur der in Fig. 15 gezeigten internen Spannungserzeugungsschaltung wird die Treiberfähigkeit der internen Spannungserzeugungsschaltung durch das Chip-Auswahlsignal E eingestellt. Jedoch weist die Halbleiterspeichervorrichtung einen DRAM auf, und interne Schaltungen werden zur Zeit eines Auffrischens betrieben. Darum kann, um das Substratpotential während eines Auffrischens auf ein vorgeschriebenes Potential vorzuspannen, eine Struktur verwendet werden, bei der ein Auffrischbestimmungssignal REF als ein Bedingungssignal an die Umschaltschaltung 835 angelegt wird. In einem solchen Fall wird, falls ein Auffrischbetrieb bestimmt ist, wenn das Chip-Auswahlsignal E auf "H" ist und das Auffrischbestimmungssignal REF auf "L" ist, ein NAND-Signal des Auffrischbestimmungssignals REF und des Chip-Auswahlsignals E an die UND-Schaltungen AND1 und AND2, die in Fig. 17 gezeigt sind, anstelle des Chip-Auswahlsignals E angelegt werden.
Bei der in den Fig. 11 und 12 gezeigten Ladungspumpenschaltungsstruktur wird eine negative interne Spannung VIN erzeugt. Jedoch kann in einer Halbleiterspeichervorrichtung eine interne Spannung, die höher als die Versorgungsspannung ist, wie ein erhöhtes Wortleitungstreibersignal für den DRAM notwendig sein. Eine Struktur zum Erzeugen eines erhöhten Signals, welches höher als die Versorgungsspannung ist, wird beschrieben.
Fig. 19 zeigt eine Struktur eines Erzeugungssystems für ein erhöhtes Signal, das eine interne Spannungserzeugungsschaltung in Übereinstimmung mit einer anderen Ausführungsform der vorliegenden Erfindung verwendet. Unter Bezugnahme auf Fig. 19, eine interne Spannungserzeugungsschaltung 900 erzeugt eine interne Spannung VIN', welche als Reaktion auf ein Taktsignal K so erhöht ist, daß sie höher als die Betriebsversorgungsspannung Vcc ist. Eine Umschaltschaltung 910 erzeugt ein erhöhtes Signal A als Reaktion auf ein internes Steuersignal Z, dessen "H"- Pegel der Pegel der Betriebsversorgungsspannung Vcc ist. Wenn das interne Steuersignal A das erhöhte Wortleitungstreibersignal ist, das an eine ausgewählte DRAM-Wortleitung zu übertragen ist, wird das Signal A an einen Knoten angelegt, an dem das Substrat und die Source des Transistors TQ2 verbunden sind, in der Struktur, die in Fig. 5 gezeigt ist. Zu diesem Zeitpunkt entspricht das interne Steuersignal Z, dessen Pegel die Betriebsversorgungsspannung Vcc ist, das an die Umschaltschaltung 910 angelegt ist, dem internen Steuersignal dr2, das in Fig. 5 gezeigt ist. Das interne Steuersignal A ist nicht auf das Wortleitungstreibersignal begrenzt, und es kann irgendein Steuersignal sein, wenn ein erhöhter Pegel notwendig ist.
Fig. 20 zeigt eine spezifische Struktur einer Ladungspumpenschaltung, die in der internen Spannungserzeugungsschaltung 900 gezeigt ist, die in Fig. 9 gezeigt ist. Eine Ladungspumpenschaltung 920 zum Erzeugen einer erhöhten internen Spannung VIN', welche höher als die Versorgungsspannung ist, enthält einen Kondensator CP30, der ein Taktsignal K' empfängt, einen n-Kanal- MOS-Transistor TQ61, der zwischen die Knoten 921a und 921b als Diode geschaltet ist, und einen n-Kanal-MOS-Transistor TQ6O, der zwischen den Knoten 921a und das Versorgungspotential Vcc als Diode geschaltet ist. Der Transistor TQ60 hat sein Gate und einen Leitungs anschluß mit dem Versorgungspotential Vcc verbunden. Der Transistor TQ61 hat sein Gate und einen Leitungsanschluß mit dem Knoten 921a verbunden. Die erhöhte interne Spannung VIN' wird von dem Knoten 921b erzeugt. Der Betrieb wird beschrieben.
Der Kondensator CP30 führt einen Ladungspumpbetrieb für den Knoten 921a als Reaktion auf das Taktsignal K'aus. Wenn das Taktsignal K' auf "H" ansteigt, werden dem Knoten 921a positive Ladungen zugeführt und das Potential des Knotens 921a steigt an. Zu diesem Zeitpunkt ist der Transistor TQ60 ausgeschaltet, der Transistor TQ61 ist angeschaltet und positive Ladungen werden dem Knoten 921b zugeführt. Wenn das Taktsignal K' auf "L" fällt, werden positive Ladungen in dem Knoten 921a entfernt und das Potential des Knotens 921a erniedrigt sich. Zu diesem Zeitpunkt ist der Transistor TQ61 ausgeschaltet, der Transistor TQ60 ist angeschaltet und das Potential an dem Knoten 921a ist auf Vcc- Vth festgeklemmt. Dieser Betrieb wird jedesmal wiederholt, wenn das Taktsignal K' angelegt wird, positive Ladungen werden dem Knoten 921b zugeführt, die interne Spannung VIN' steigt an, und letztendlich erreicht das Potential an dem Knoten 921b den erhöhten Pegel von Vcc+2 Vth.
Fig. 21 zeigt ein Beispiel einer spezifischen Struktur einer Umschaltschaltung 910, die in Fig. 19 gezeigt ist. Unter Bezugnahme auf Fig. 21, die Umschaltschaltung 910 weist einen p- Kanal-MOS-Transistor TQ90 und einen n-Kanal-MOS-Transistor TQ91, die komplementär verbunden sind, auf. Die verstärkte interne Spannung VIN' wird an das Substrat des Transistors TQ90 angelegt. Als Folge überträgt der Transistor TQ90 sicher die erhöhte interne Spannung VIN ohne Verursachen eines Signalverlustes oder eines Durchgriffs. Das interne Steuersignal Z wird an die Gates der Transistoren TQ90 und TQ91 angelegt.
Wenn eine Schaltung, die in den Fig. 20 und 21 gezeigt ist, als eine Erzeugungsschaltung für ein erhöhtes Wortleitungstreibersignal verwendet wird, wird die Vorrichtungsstruktur verglichen mit der Struktur aus Fig. 5 einfacher und eine Erhöhungsschaltung, die eine kleinere eingenommene Fläche aufweist, kann bereitgestellt werden. Wenn das interne Signal A als Wortleitunqstreibersignal verwendet wird, kann ein Erhöhen nicht nur während eines erneuten Speicherns ausgeführt werden, sondern eine erhöhte Spannung kann kontinuierlich während des Zeitraums, in dem die Wortleitung aktiv ist, beibehalten werden.
Bei der in Fig. 21 gezeigten Umschaltschaltung ist der Transistor TQ90 angeschaltet und der Transistor TQ91 ist ausgeschaltet, wenn das interne Steuersignal Z "L" erreicht, und ein erhöhtes internes Signal A wird ausgegeben. Wenn das interne Steuersignal Z "H" erreicht, wird der Transistor TQ90 ausgeschaltet, der Transistor TQ91 wird angeschaltet, und das interne Signal A wird auf "L" entladen.
Bei der in Fig. 21 gezeigten Struktur kann ein Transistor TQ4 zwischen den Transistor TQ91 und einen Ausgabeknoten des internen Signal A dazwischengesetzt sein, um das Drain/Source-Potential des Transistors TQ91 daran zu hindern, eine hohe Spannung zu werden.
Bei der in Fig. 21 gezeigten Struktur der Umschaltschaltung 910 ist es notwendig, einen erhöhten Pegel des internen Signals A nur in einem vorgeschriebenen Zeitraum beizubehalten. Daher, wenn es inaktiv ist, muß es auf "L" gesetzt werden. Zu diesem Zweck ist der Transistor TQ91 notwendig. Jedoch, wenn dieser Transistor TQ91 entfernt wird und die Struktur zum Empfangen des internen Steuersignals Z nur an dem Gate des Transistors TQ90 angepaßt ist, wird ein internes Signal A, welches immer auf dem erhöhten Pegel ist, erzeugt. Die resultierende Schaltung kann als eine Pegelbeibehaltungsschaltung zum kontinuierlichen Halten des erhöhten Pegels verwendet werden. Genauer gesagt, wenn es ein Leck in dem internen Signal A gibt und der Spannungspegel desselben sich erniedrigen kann, können durch Leck verlorene Ladungen ausreichend durch Ladungen, die von der Ladungspumpenschaltung in der internen Spannungerzeugungsschaltung zugeführt werden, ausgeglichen werden, und daher kann eine Pegelhalteschaltung, die zum stabilen Halten des erhöhten Pegels des Signals A in der Lage ist, bereitgestellt werden. Wenn sie als eine solche Pegelhalteschaltung verwendet wird, kann ein stabiler erhöhter Pegel beibehalten werden, wobei das Leck durch die Ladungen kompensiert wird, die von der Ladungspumpenschaltung 920 zugeführt werden, selbst wenn das interne Signal A als das Wortleitungstreibersignal verwendet wird.
Obwoh ein CDRAM als auch ein Beispiel der Halbleitervorrichtung, bei der die oben beschriebene interne Spannungserzeugungsschaltung verwendet wird, beschrieben worden ist, ist die Halbleitervorrichtung nicht darauf begrenzt. Zum Beispiel kann, wenn eine Halbleiterspeichervorrichtung 890 eine DRAM- oder SRAM-Speicherschaltung 892 enthält und die Speicherschaltung 892 in Synchronisation mit dem externen Taktsignal CLK arbeitet, wie in Fig. 22 gezeigt ist, eine interne Spannungserzeugungsschaltung 890, die eine gewünschte interne Spannung als Reaktion auf das externe Taktsignal CLK erzeugt, vorgesehen werden. Irgendeine Speicherschaltung kann verwendet werden, vorausgesetzt, daß eine Dateneingabe/ausgabe in Synchronisation mit dem externen Taktsignal CLK ausgeführt wird.
Das Taktsignal müssen nicht notwendigerweise Taktsignale sein, die mit einer konstanten vorgeschriebenen Periode angelegt werden, wie ein Systemtakt. Zum Beispiel ist es in dem oben beschriebenen CDRAM, wenn auf den DRAM zugegriffen wird, unmöglich, auf den SRAM zuzugreifen, um Daten von diesem zu lesen. In diesem Fall kann die Frequenz des Taktsignals K erniedrigt werden, um den Stromverbrauch zu reduzieren. In dem Standby-Zustand oder während eines Auffrischens des DRAM kann die Periode des Taktsignal K länger gemacht werden, vorausgesetzt, daß während eines Auffrischens nicht auf den SRAM zugegriffen wird. Durch Ändern der Periode des externen Signals K abhängig von dem Zustand des Betriebs des CDRAMS kann der Stromverbrauch reduziert werden. Darum muß das extern angelegte Taktsignal K keine konstante Periode aufweisen. Genauer gesagt kann irgendein Steuersignal, welches wiederholt angelegt wird, unabhängig davon, ob auf die Halbleiterspeichervorrichtung zugegriffen wird oder nicht, als das Taktsignal verwendet werden, auf welches die interne Spannungserzeugungsschaltung reagiert. Ein anderes Beispiel einer Halbleiterspeichervorrichtung, die ein solches Steuersignal aufweist, enthält einen Dual-Port-RAM, der allgemein im Gebiet der Bildverarbeitung verwendet wird.
Fig. 23 zeigt schematisch eine Struktur, bei der die interne Spannungserzeugungsschaltung in Übereinstimmung mit einer Ausführungsform auf einen VRAM (Dual-Port-RAM) angewendet ist. Der Dual-Port-RAM weist einen RAM-Eingabe/Ausgabe-Baustein 896, der zum Eingeben/Ausgeben von Daten WIO in frei wählbarer Abfolge in der Lage ist, und einen SAM-Eingabe/Ausgabe-Baustein, der zum sequentiellen Eingeben/Ausgeben von Daten SIO in der Lage ist, auf. Der RAM-Eingabe/Ausgabe-Baustein 896 ist im allgemeinen durch einen DRAM, der eine große Speicherkapazität aufweist, gebildet. Eine Zeile von Daten des RAM-Eingabe/Ausgabe-Bausteins 896 kann an einen seriellen Zugriffsspeicher des SAM-Eingabe/Ausgabe-Bausteins 89 übertragen werden, und eine Eingabe/Ausgabe von Daten SIO wird zwischen dem seriellen Zugriffsspeicher und einer Außenseite der Vorrichtung aufeinanderfolgend ausgeführt.
Zeitabläufe einer Eingabe/Ausgabe von Daten in den und aus dem SAM-Eingabe/Ausgabe-Baustein und eine Geschwindigkeit einer Eingabe/Ausgabe von Daten werden durch ein extern angelegtes Taktsignal SC bestimmt. Das Taktsignal SC wird nur in dem SAM- Eingabe/Ausgabe-Baustein und nicht in dem RAM-Eingabe/Ausgabe- Baustein 896 verwendet. Falls die interne Spannungserzeugungsschaltung 898, die auf das externe Taktsignal SC zum Erzeugen einer gewünschten internen Spannung reagiert, in dem Dual-Port- RAM 895 vorgesehen ist, kann eine interne Spannungserzeugungsschaltung 898 mit niedrigem Stromverbrauch, die eine kleine eingenommene Fläche aufweist, bereitgestellt werden, wie bei den oben beschriebenen Ausführungsformen, so daß ein Dual-Port-RAM mit einem höheren Integrationsgrad bereitgestellt werden kann.
Wie oben beschrieben worden ist, wird, entsprechend einer Ausführungsform&sub1; eine gewünschte interne Spannung als Reaktion auf ein Steuersignal, welches extern und wiederholt angelegt wird, erzeugt. Darum kann eine Halbleiterspeichervorrichtung, die eine interne Spannungserzeugungsschaltung mit einfacher Struktur, niedrigem Stromverbrauch und einer kleinen eingenommenen Fläche aufweist, bereitgestellt werden. Als Folge kann eine Halbleiterspeichervorrichtung mit niedrigem Stromverbrauch, die einen hohen Integrationsgrad aufweist, realisiert werden.
Obwohl die Ausführungsformen im Detail beschrieben und illu striert worden sind, ist es klar zu verstehen, daß das selbe nur zum Zweck der Illustration und des Beispiels dient und nicht zum Zweck der Begrenzung genommen werden kann, der Umfang der vorliegenden Erfindung wird nur durch die Begriffe der anhängenden Ansprüche begrenzt.

Claims

1. Halbleiterspeichervorrichtung, die aufweist:

ein Speichermittel (100; 101; 200; 201; SMA; MM);

ein Steuermittel (250, 254) zum Empfangen externer Signale (K; E# etc.), die ein externes Taktsignal (K) und externe Steuersignale (E#) enthalten; und

ein Spannungserzeugungsmittel (800; 900) zum Erzeugen einer internen Spannung zum Gebrauch in der Halbleiterspeichervorrichtung als Reaktion auf das externe Taktsignal;

dadurch gekennzeichnet, daß

die Steuersignale Zugriffs- und Standby-Zustände des Speichermittels definieren und

das Spannungserzeugungsmittel auf einen Empfang des externen Taktsignals, unabhängig davon, ob die Vorrichtung in dem Zugriffs-Zustand oder dem Standby-Zustand ist, zum Erzeugen, ohne Verwendung eines On-Chip-Oszillators, der internen Spannung für die Vorrichtung aus dem externen Taktsignal reagiert.

2. Vorrichtung nach Anspruch 1, bei der das Spannungserzeugungsmittel ein Frequenzteilermittel (820; 850; 851) zum Einstellen der Rate, bei der die interne Spannung erzeugt wird, durch Frequenzteilung des externen Taktsignals aufweist.

3. Vorrichtung nach Anspruch 2, bei der das Frequenzteilermittel (820; 850; 851) eine Mehrzahl von Binärzählern (821), die in einer Kaskadenbeziehung verbunden sind, aufweist.

4. Vorrichtung nach Anspruch 2 oder Anspruch 3, bei der das Frequenzteilermittel (820; 850; 851)

(i) ein erstes Teilermittel (850) zum Frequenzteilen des externen Taktsignals bei einem ersten Teilungsverhältnis, und

(ii) ein zweites Teilermittel (851) zum Frequenzteilen des externen Taktsignals bei einem zweiten Teilungsverhältnis aufweist,

bei der eines der Steuersignale ein Freigabesignal (E) aufweist, durch welches Speicherfunktionen des Speichermittels (1; 2; 100; 101; 200; 201; SMA; MM) freigegeben werden, und

bei der das Spannungserzeugungsmittel ein Umschaltmittel (835) zum selektiven Leiten des externen Taktsignals durch eines aus dem ersten (850) oder dem zweiten (851) Teilungsmittel als Reaktion auf das Freigabesingal (E) aufweist.

5. Vorrichtung nach Anspruch 1, bei der das Spannungserzeugungsmittel ein Puffermittel (254; 250; 810) zum Puffern des empfangenen externen Taktsignals aufweist.

6. Vorrichtung nach Anspruch 5, bei der das Puffermittel (810) eine Mehrzahl von in Reihe geschalteten Inverterschaltungen (I1; I2n) aufweist.

7. Vorrichtung nach Anspruch 5 oder Anspruch 6, bei der das Spannungserzeugungsmittel (830; 831)

(i) ein erstes Spannungserzeugungsmittel (830) zum Erzeugen einer ersten internen Spannung, und

(ii) ein zweites Spannungserzeugungsmittel (831) zum Erzeugen einer zweiten internen Spannung, die unterschiedlich von der ersten internen Spannung ist, aufweist,

bei der das Spannungserzeugungsmittel ein Umschaltmittel (835) zum selektiven Leiten des externen Taktsignals zu einem aus dem ersten (830) oder dem zweiten (831) Spannungserzeugungsmittel als Reaktion auf das Freigabesignal (E) aufweist.

8. Vorrichtung nach irgendeinem vorhergehenden Anspruch, bei der

das Spannungserzeugungsmittel (811, 900, 920, 881; 898) aufweist:

ein Kondensatormittel (CP10; CP30) zum Übertragen des frequenzgeteilten externen Taktsignals an einen Knoten (812a; 921a) durch eine kapazitive Kopplung; und

einen Feldeffekttransistor (TQ50; TQ51; TQ52; TQ53; TQ60; TQ61) mit isoliertem Gate, der in Diodenart geschaltet ist und auf ein Potential an dem Knoten (812a; 921a) reagiert.

9. Vorrichtung nach irgendeinem vorhergehenden Anspruch, bei der

das Speichermittel (1; 2; 100; 101; 200; 201; SMA; MM) aufweist: ein erstes Speicherfeld (1; 100; 101; MM), das eine Mehrzahl von Speicherzellen (DMC) dynamischen Typs aufweist;

ein zweites Speicherfeld (2; 200; 201; SMA), das eine Mehrzahl von Speicherzellen (SMC) statischen Typs aufweist; und

ein Übertragungsmittel (3; 210; BTG) zum Übertragen von Daten zwischen dem ersten Speicherfeld (1; 100; 101; MM) und dem zweiten Speicherfeld (2; 200; 201; SMA).

10. Vorrichtung nach irgendeinem vorhergehenden Anspruch, bei der die interne Spannung ein erhöhtes Spannungssignal als eine Betriebsstromversorgunsspannung der Halbleiterspeichervorrichtung ist.

11. Vorrichtung nach Anspruch 10, bei der das erhöhte Spannungssignal als ein internes Signal innerhalb der Halbleiterspeichervorrichtung als Reaktion auf ein Übertragungssteuersignal übertragen wird.

12. Vorrichtung nach Anspruch 11, bei der das Speichermittel (1; 2; 100; 101; 200; 201; SMA; MM) Zeilen und Spalten von Speicherzellen aufweist, und das erhöhte Spannungssignal an eine ausgewählte wortleitung, die eine Zeile von Speicherzellen verbindet, als Reaktion auf das Übertragungssteuersignal übertragen wird.

13. Vorrichtung nach irgendeinem der Ansprüche 1 bis 12, bei der die interne Spannung eine negative Spannung niedriger als ein Massepotential ist.

14. Vorrichtung nach Anspruch 13, bei der die interne Spannung an einen Substratbereich von mindestens dem Speichermittel angelegt wird.

15. Verfahren zum Betreiben einer Halbleiterspeichervorrichtung, das die Schritte aufweist:

Anlegen externer Signale (K; E# etc.), die ein externes Taktsignal (K) und externe Steuersignale (E#) enthalten, an die Halbleiterspeichervorrichtung; und

Erzeugen einer internen Spannung zum Gebrauch in der Halbleiterspeichervorrichtung als Reaktign auf das externe Taktsignal; dadurch gekennzeichnet, daß

die Steuersignale Zugriffs- und Standby-Zustände des Speichermittels der Vorrichtung definieren,

das externe Taktsignal unabhängig davon, ob die Vorrichtung in dem Zugriffs- oder dem Standby-Zustand ist, angelegt wird, und der Erzeugungsschritt die interne Spannung aus dem externen Taktsignal ohne Verwendung eines On-Chip-Oszillators erzeugt.

16. Verfahren nach Anspruch 15, bei dem die Rate, bei der die interne Spannung erzeugt wird, durch Frequenzteilung des externen Taktsignals bestimmt wird.

17. Verfahren nach Anspruch 15, bei dem der Schritt des Erzeugens der internen Spannung einen Schritt des Pufferns des externen Taktsignals zum Einstellen der Rate, bei der die interne Spannung erzeugt wird, enthält.