JPH01263993A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体記憶装置に係り、特に、アクセス時間
の異なるメモリを同一チップ上に高密度に実現するのに
好適な半導体装置に関する。

〔従来の技術〕

コンピュータなどのデータ処理システムでは、一般に高
密度に集積化された半導体メモリが利用されている。半
導体メモリの代表的なものには。

ダイナミックメモリ（ＤＲＡＭ）と、スタティックメモ
リ　（ＳＲＡＭ）がある。これらのうち、ＤＲＡＭは、
アクセス時間は比較的遅いが、集積度が高いという特長
がある。一方、ＳＲＡＭは、アクセス時間が高速である
反面、ＤＲＡＭに較べて集積度は低い。このため、高速
のアクセスが必要な所にはＳＲＡＭが、低速でもよいが
集積度が高いことが必要な所にはＤＲＡＭが使われてい
る。

このように、ＳＲＡＭとＤＲＡＭを混在させて用いるシ
ステムでは、ＳＲＡＭとＤＲＡＭが各々別のチップ上に
形成されるため、実装密度を高くすることが困難である
という欠点があった。

以上述べたＤＲＡＭとＳＲＡＭの特長については、例え
ば電子情報通信学会編、オーム社発行、ｒＬＳＩハンド
ブック」の第３章に述べられている。

〔発明が解決しようとする課題〕

本発明の目的は、ＳＲＡＭとＤＲＡＭなど、アクセス時
間の異なるメモリを高密度に同一チップ上に実現するこ
とにある。

〔課題を解決するための手段〕

上記目的は、ＤＲＡＭやＳＲＡＭなどアクセス時間の異
なるメモリを、ワード線を共用して同一チップ上に形成
することにより達成される。

〔実施例〕

以下、本発明の一実施例を第１図のブロック図により説
明する。第１図は、ダイナミックメモリセルを配列した
ダイナミックメモリアレーと、スタティックメモリセル
を配列したスタティックメモリアレーを同一のチップ上
に配置し、ダイナミックメモリアレーのワード線の一部
をスタティックメモリアレーのワード線と共用した実施
例のブロック図である。Ｍ−ＤはＮＤビットのダイナミ
ックメモリアレーＭ−８はＮＳビットのスタティックメ
モリアレーであり各々のアレーにおいてワード線とデー
タ線が交差配列され、ＮＤ個、Ｎ３個のメモリセルが配
置されている。Ｘ選択回路３とＹ選択回路２には、各々
アドレス人力ｘ１〜ｘｏ。

Ｙｌ〜Ｙ、が入力され、これによりメモリセルを選択す
る。入出力回路４は選択したメモリへの情報の書き込み
、あるいは読み出しを行なう回路であり、入出力制御回
路１には、チップセレクト信号Ｃ８，書き込み信号ＷＥ
が入力され、情報の書き込み、読み出し動作を切り換え
たり、他の回路の動作タイミングを制御する。本実施例
の特徴は、ダイナミックメモリアレーＭ−Ｄと、スタテ
ィックメモリアレーＭ−８のワード線を一部共用してい
る点である。この点を明らかにするために第１図では、
アレー中のワード線のうち、４本と、データ線を１対ず
つ示し、それらに配置されるメモリセルを示しである。

ワード線を共用した場合には、ワード線を駆動する回路
も共用できるため、共用しない場合に較べて周辺回路の
回路数が少なくて済むという利点がある。したがってチ
ップサイズを小さくすることができ、実装時に高密度化
を図ることができる。

ところで、一般にダイナミックメモリセルは、スタティ
ックメモリセルに較べて占有面積が小さく、ワード線の
間隔、すなわちワード線ピッチを小さくすることができ
る。スタティックメモリアレーとダイナミックメモリア
レーのワード線を共用する場合にすべてのワード線を共
用しようとすると両者のワード線ピッチが異なるのでピ
ッチの大きいスタティックメモリアレーのワード線ピッ
チにそろえてダイナミックメモリセルを配置する必要が
ある。このようにすると、ダイナミックメモリアレー中
に配置できるメモリセルの数が最小のワード線ピッチと
した場合に較べて少なくなり、使用するシステムによっ
ては十分な情報量をたくねえることができない場合があ
る。そのときには、ダイナミックメモリアレーのワード
線のに本に１本をスタティックメモリアレーのワード線
と共用すればよい６すなわち、上記ｋをダイナミックメ
モリセルのワード線ピッチの最小値と、スタティックメ
モリセルのワード線ピッチの最小値の比にできるだけ近
い値に選ぶことにより、集積度の損失を最小限にするこ
とができる。

ｋ＝３とした場合の例を第１図に示した。第１図におい
てワード線Ｗ１とＷ４はダイナミックメモリアレーＭ−
ＤとスタティックメモリアレーＭ−８に共用しているが
、ワード線Ｗ２とＷ３はダイナミックメモリアレーＭ−
Ｄのみに配置している。したがってワード線のピッチを
比較すると、ダイナミックメモリアレーでは、スタティ
ックメモリアレーの１／３になることがわかる。このよ
うにすれば両者のワード線ピッチが異なる場合でも、集
積度の損失を最小限に押えることができる。

以上のように１本実施例によれば、ダイナミックメモリ
アレーとスタティックメモリアレーを同一チップ上に配
置し、ダイナミックメモリアレーのワード線の少なくと
も一部をスタティックメモリアレーのワード線と共用す
ることによってアクセス時間の異なるメモリを同一チッ
プ上に高密度に実現することができる。なお１本実施例
では。

に＝３の場合を示したが、これに限定されることなく、
ワード線ピッチに合わせてｋを別の値に選ぶことができ
るのはもちろんである。

なお、メモリセルとしては１通常のＤＲＡＭ、あるいは
ＳＲＡＭに用いられているものを使用できることはもち
ろんで、例えば、ダイナミックメモリセルとしては、第
２図に示したような、ＭＯＳトランジスタＭと、キャパ
シタＣｓから成るものを用い、スタティックメモリセル
としては、第３図に示したように、抵抗Ｒ１，Ｒ２とＭ
ＯＳトランジスタＭ１〜Ｍ４より成るメモリセルを用い
ればよい。

なお、ここでは省略するが、周辺回路についても通常Ｓ
ＲＡＭあるいはＤＲＡＭに用いられているものを用いる
ことができる。

以上説明してきた実施例では、共用したワード線に接続
されたスタティックメモリセルとダイナミックメモリセ
ルから、−回の読み出し動作で両者の情報を読み出すこ
とが可能である。

第４図は、両者から読み出した情報を、別々の出力ピン
から取り出すようにした場合の波形図を示したものであ
る。チップセレクト信号τ丁が入力され、第１図に示し
た半導体記憶装置が選択され、アドレス信号ＡＤＲの入
力により第１図のダイナミックメモリセルＣＤＩとスタ
ティックメモリセルＣ５Ｉが選択されたとする。このと
き、ＣＤＩからの読み出し信号ＤＯＤは、ＣＤ２からの
信号ＤＯ８より遅れて出力され、第１図のようなタイミ
ングとなる。このように共用されたワード線については
一回の読み出し動作でアクセスの異なるダイナミックメ
モリセルとスタティックメモリセルの信号を別々にとり
出すことができる。

ところで、第１図の半導体記憶装置を収めるパッケージ
によっては、ピン数の制約から、信号ＤＯＤとＤＯ８を
別のピンから取り出すのが困難となる場合がある。その
場合には、第５図に示したように、信号ＤＯＤとＤＯ８
を同一のピンから取り出せばよい。この場合には、信号
τ丁入力後、スタティックメモリアレーのアクセス時間
が経つと。

まずスタティックメモリセルＣ８−１からの読出し信号
が出力され、その後同じピンから、ＣＤ−１からの信号
が出力される。

第５図では、Ｃ８−１からの信号がＬＩ　Ｏｊ″（Ｌｏ
ｗ）でＣＤ−１からの信号が’　１　”　　（Ｈｉｇｈ
）の場合を示した。スタティックメモリアレーのアクセ
ス時間とダイナミックメモリアレーのアクセス時間の差
を利用してこれらの情報をシステム側に取り込むのは容
易である。

これまでは、ダイナミックメモリアレーＭ−Ｄとスタテ
ックメモリアレーＭ−５からの信号を一回の読み出し動
作で両方出力する例を示した。しかし、場合によっては
、Ｘアドレスにより共用したワード線を選択した場合に
も、Ｍ−ＤとＭ−８からの読み出し信号のどちらか一方
のみが出力される方がよい場合もある。その場合には、
Ｍ−ＤとＭ−８とでＹアドレスを変えればよい。例えば
アドレス信号Ｙ１が“１”（Ｈｉｇｈ）のときはＤＯＤ
内のメモリセルのみが、ＹｌがＬｄ　Ｑ　１＋　　（Ｌ
　Ｏｗ）のときはＤＯ８内のメモリセルのみが選択され
るようにすればよい。

第６図、第７図はこの場合の波形の一実施例を示したも
ので、第６図ではＹＬが“１”のためＤＯＤのみが出力
され、第７図ではＹｌがＩＺ　Ｏ＃のためＤＯ８のみが
出力されている。このようにすれば、システム側から見
るとアクセスの異なる独立のメモリが１チツプ内にある
ことになり、すでに別個のＤＲＡＭとＳＲＡＭで構成さ
れたシステムに応用する場合などでは、置き換えが容易
である。この場合にも信号ＤＯＤとＤＯ３を同一のピン
から出力してもよいし別々のピンから取り出してもよい
ことはもちろんである。

以上、本発明の実施例をダイナミックメモリアレーとス
タティックメモリアレーを同一チップ上に配置する例に
ついて説明し、出力形態についてもいくつかの例を示し
た。しかし、本発明はこれに限定されることなく種々変
形が可能なのはもちろんである。例えば、第１図では、
スタティックメモリアレーとダイナミックメモリアレー
を１つずつ用いたが、これに限らず複数個を組合せるこ
ともできる。又、第１図に示したブロックどうしの位置
関係についても図面上の位置は、実際のチップ上の配置
を限定するものではない。例えば、第１図では、ダイナ
ミックメモリアレーＭ−ＤをＸ選択回路３の近くに配置
しているが、実際には逆にしてもよい。ワード線の抵抗
遅延を考慮するとＸ選択回路３に近い方がアクセス時間
の損失が小さい。したがってＭ−Ｄのアクセス時間を速
くしたい場合にはＭ−Ｄを、Ｍ−８のアクセス時間を速
くしたい場合にはＭ−３をＸ選択回路の近くに配置すれ
ばよい。

さらに、ここでは、アクセス時間の異なるメモリとして
ＳＲＡＭとＤＲＡＭを用いたが、これに限定されること
もない。たとえば、Ｍ−８のかわりにダイナミックメモ
リアレーを用いることもできる。この場合には、ワード
線の遅延の分だけアクセス時間に差を作ることができる
。この場合は両者のワード線ピッチが等しくできるため
、すべてのワード線を共用してもよい。又、これまでは
共用するワード線は一方のアレーから他方へそのまま延
長して用いたが、両者のアクセス時間の差を制御したり
、波形成形を行なう必要のある場合には、アレー間に遅
延回路もしくは波形成形用の駆動回路を設けてもよいこ
とはもちろんである。

さらにＤＲＡＭで広く用いられているアドレスマルチプ
レックス方式によりピン数を少なくしたり、入出力イン
タフェースとしてＴＴＬ、ＥＣＬもしくはそれらの組合
せなど種々の変形、応用が可能なことはもちろんである
。

〔発明の効果〕

以上説明してきたように本発明では、アクセスの異なる
メモリアレーを同一チップ上に配置し、ワード線の少な
くとも一部をそれらのメモリで共用化した。これにより
、アクセスの異なるメモリアレーを同一のチップ上に高
密度に配置でき、コンピュータなどのデータ処理システ
ムにおける実装密度を向上することができる。

【図面の簡単な説明】

第１図は本発明の一実施例である半導体装置のブロック
図、第２図はダイナミックメモリセルの回路図、第３図
はスタティックメモリセルの回路図、第４図〜第７図は
本発明の実施例におけるメモリ装置の信号タイミング図
である。 Ｍ　−Ｄ−゛・ダイナミックメモリアレー、Ｍ−８・・
・スタティックメモリアレー、ＣＤ１〜ＣＤ４．ＣＤｉ
・・・ダイナミックメモリセル、Ｃ８１〜Ｃ８４゜Ｃ３
ｉ・・・スタティックメモリセル、１・・・入出力制御
回路、２・・・Ｙ選択回路、３・・・Ｘ選択回路、４・
・・入出力回路、ＤＯＤ・・・ダイナミックメモリアレ
ーからの読出し信号、ＤＯ８・・・スタテックメモリア
レーからの読出し信号。

Claims (1)

1. 【特許請求の範囲】 １、アクセス時間の異なる複数のメモリアレーから成る
   半導体記憶装置において、上記メモリアレーのうち、少
   なくとも１個のメモリアレーのアクセス時間が、他のメ
   モリアレーのうち少なくとも１個のメモリアレーのアク
   セス時間と異なる値をもち、上記メモリアレーのうち少
   なくとも２個のメモリアレーのワード線を少なくとも１
   本以上共用したことを特徴とする半導体記憶装置。 ２、上記第１項において、上記メモリアレーのうち少な
   くとも１個がスタティックメモリセルより構成され、少
   なくとも他の１個がダイナミックメモリセルより構成さ
   れた半導体記憶装置。