JP2625141B2 - デュアルポートｒａｍメモリ装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はたがいに別個の２組の配線群ないし２本のバ
スにより，それぞれ別個のポートを介してアクセスする
ことが可能なランダムアクセス（読出し書込み）メモリ
（RAM）に関するものであり，とくにそのような形式の
メモリ装置において，当該メモリにアクセスする多様な
メモリ利用ユニットに対してプログラマブルなオーガナ
イゼーション（ビット編成）をもってインターフェース
され，そのプログラマブルなオーガナイゼーションがそ
れにアクセスする特定のメモリ利用ユニットの特定のオ
ーガナイゼーションに適合しうるようにするとともに，
該メモリ装置の全容量を完全に活用しうるようにしたデ
ュアルポートRAMメモリ装置に係わるものである． ［従来の技術］ たがいに別個の２本のバスにより，それぞれ別個のポ
ートを介してアクセスすることを可能とすることによ
り,2種ないしそれ以上のコンピュータやCPUユニット，
あるいはその周辺ユニット等のメモリ利用ユニットが同
一の位置にアクセスしうるようにしたRAMメモリは，そ
れ自体すでに公知である．このようなメモリに対するア
クセスは,2本のたがいに別個のバスを介して行なわれ，
それらのバスの各々にはアドレス信号やデータ信号，お
よび制御信号が乗せられ，該メモリ装置に対するアクセ
スは，アクセス要求の衝突があった場合にこれを仲裁す
るアービトレータとしてはたらく特定の論理組込みデバ
イスによりこれを制御している．これらのメモリは，種
々のユーザユニットが，それに対して全くの非同期式又
は独立同期式でアクセス可能に，これらユーザユニット
間に介在している一時的な衝撃用メモリとして有効活用
されるものであって，一つのユーザユニットから他の複
数のユーザユニットへのデータ転送が，タイミング喪失
由来で破壊されたり，相互干渉したりするのを防ぐよう
に作用する。この種のメモリ装置により，上記二種のポ
ートとインターフェースした一個ないし二個以上のメモ
リ利用ユニットが当該メモリ装置にデータの書込みを行
なうとともに，同一のメモリ利用ユニット，もしくはそ
れら以外のメモリ利用ユニットがデータを必要とするそ
の時点で，その所要データを当該メモリ装置から読み出
すことが可能となる． ［発明が解決しようとする問題点］ 上述のようなメモリ装置における主たる欠点は，その
オーガナイゼーションすなわちビット編成が硬直したも
のであるという点にある．事実，いま例えば８ビットワ
ードで動作するマイクロプロセッサやCPUユニット等の
メモリ利用ユニットが，あるポートとインターフェース
された場合，仮に１ビットワードで動作するユニット，
すなわちシリアルポートのように×１オーガナイゼーシ
ョンパターンを有するユニットが他のポートとインター
フェースされていても，当該メモリ装置のオーガナイゼ
ーションは必ず×８オーガナイゼーションでなければな
らない． こうした種類のメモリ装置の結果するところは，上述
の例に即していえば，×１オーガナイゼーションとした
ユニットが１ビットのデータをメモリに書き込むごと
に，×８オーガナイゼーションとしたユニットに適合す
るワードのわずか８分の１を上記１ビットが占有するに
すぎなということである．このことはすなわち，×１オ
ーガナイゼーションとしたユニットがデュアルポートRA
Mメモリを介して×８オーガナイゼーションユニットに
有意のデータを送る必要のあるときには，前者はワード
あたり１ビットだけを該メモリに送入して，当該メモリ
の８ビットワードを８ワード分占有することとなる．他
方×８オーガナイゼーションとしたユニットの方は，入
力した８ワードをすべて読み取った上で，それらから無
意味な７ビットを削除して，ただ１個の有意ビットを取
り出し，しかる後，計８ビットの有意ビットをひとまと
めにして有意の８ビットワードとしなければならない． 上記したようなステップは，必要な動作を実行するの
に時間とソフトウエアの煩雑化をともなうのみならず，
無用かつ徒らにメモリが占有されて，メモリ空間をいち
ぢるしく浪費するものである． ［発明の目的］ かくて本発明の目的は，上述のような欠点を解消し
て，公知のメモリ装置のもつ現有の利点に加えてさら
に，目盛のオーガナイゼーションをプログラマブルなも
のとして，メモリ利用ユニットによる特定のオーガナイ
ゼーションに適合しうるオーガナイゼーションとするこ
とにより，メモリ空間を完全に活用しうるようにしたメ
モリ装置を提供することにある． ［問題点を解決しようとするための手段］ このような目的を達成すべく本発明は，カスタムメー
ド方式により一方または双方のポートにおけるピンのオ
ーガナイゼーションを可変とし，電源電圧（VDD）接続
用ピンおよび接地電圧接続用ピン（GND）に加えて，そ
れぞれが読出しおよび書込み動作をイネーブルとする制
御信号と結合するための２個のピンを有する第１および
第２のピンと，アドレス信号を印加するための１組のピ
ンと,n個のデータ入力／出力（I/O）ピンを有するメモ
リアレイないしコア（マトリクス）とをそなえたデュア
ルポートRAMメモリ装置において，オーガナイズされる
ポートの前記ｎ個のデータ入力／出力ピンと前記メモリ
アレイとの間にオーガナイザ回路を介挿し，他方のポー
トのｍ個のデータ入力／出力ピンから供給されるｍ個の
信号により前記オーガナイザ回路を駆動し，その際該ｍ
個の信号はこれをｍ個の電子的スイッチとｍ個の波形整
形回路部を介して前記オーガナイザ回路に印加するよう
にすることにより，選択された入力端子の組を介して可
変のビット組が前記メモリアレイをアクセスして前記ポ
ートのｍ個以下のデータ入力／出力ピンをオーガナイズ
として当該ポートに関してｍ個の追加アドレスピンに転
換し，しかして前記電子的スイッチはこれを別個の信号
により駆動するようにしたことを特徴とするデュアルポ
ートRAMメモリ装置を提供するものである． 前記の個数ｎおよびｍは,m＝log₂nなる関係を満たす
ようなものとし，かつ前記ビット組ないし端子組の組数
はこれを２の複数乗，すなわち1,2,4,8,16等とする． 前記電子的スイッチは，これをMOSトランジスタから
なるトランスファトランジスタにより構成する． 前記波形整形回路部は単一の波形整形ブロック内に含
まれるものとし，かつそれらの波形整形回路部はこれを
二安定回路（フリップフロップ回路），スタチックメモ
リセルその他，セット時には安定な２値論理状態をと
り，しかる後さらに駆動信号を受け取るまでは該論理状
態を維持するようにした手段により個々に形成する． また前記オーガナイザ回路は，オーガナイズされるポ
ートのデータ入力／出力ピン数をｎ個としたとき，該回
路はｎ個の入力およびｎ個の出力と,m対の二入力NORゲ
ート回路と，これらのNORゲート回路に後続するインバ
ータ回路とを含み，それぞれの対をなすNORゲート回路
の第１の入力はこれを共通接続として前記ｍ個の波形整
形回路部からの出力信号を直接受け取るようにし，さら
に，各対のNORゲート回路の第２の入力については，そ
れらの入力のうち第２の入力はこれをデータ入力／出力
ピンまたはアドレスピンとして選択的に動作するｍ個の
入力ピンに直接接続するとともに，第１の入力はこれを
それぞれインバータ回路を介して該入力ピンに接続し， 前記ｍ対のNORゲート回路のうち第１の対において関
連するインバータ回路を有する第１のNORゲート回路に
より前記ｎ個の入力ピンのうち第１の半数のピンに連な
るラインに介挿された電子的スイッチを駆動し，前記ｍ
対のNORゲート回路のうち第１の対において関連するイ
ンバータ回路を有する第２のNORゲート回路により前記
ｎ個の入力ピンのうち第２の半数のピンに連なるライン
に介挿された電子的スイッチを駆動し，前記ｍ個の波形
整形回路部のうち第１の回路部からの出力信号により前
記第１の半数のピンの各々に連なるラインと前記第２の
半数のピンの各々に連なるラインとの間に介挿された電
子的スイッチをインバータ回路を介して駆動するととも
に，前記ｎ個の入力ピンのうち前記第２の半数のピンの
各々に連なるラインに介挿された電子的スイッチはこれ
を直接駆動するようにし，ついで 前記ｍ対のNORゲート回路の第２の対において関連す
るインバータ回路を有する第１のNORゲート回路により
前記ｎ個の入力ピンのうち第１の４分の１数のピンに連
なるラインに介挿された電子的スイッチを駆動し，前記
ｍ対のNORゲート回路の第２の対において関連するイン
バータ回路を有する第２のNORゲート回路により前記ｎ
個の入力ピンのうち第２の４分の１数のピンに連なるラ
インに介挿された電子的スイッチを駆動し，前記ｍ個の
波形整形回路部のうち第２の回路部からの出力信号によ
り前記第１の４分の１数のピンの各々に連なるラインと
前記第２の４分の１数のピンの各々に連なるラインとの
間に介挿された電子的スイッチをインバータ回路を介し
て駆動するとともに，前記ｎ個の入力ピンのうち前記第
２の４分の１数のピンの各々に連なるラインに介挿され
た電子的スイッチはこれを直接駆動するようにし，つい
で 前記ｍ対のNORゲート回路の第３の対において関連す
るインバータ回路を有する第１のNORゲート回路により
前記ｎ個の入力ピンのうち第１の８分の１数のピンに連
なるラインに介挿された電子的スイッチを駆動し，前記
ｍ対のNORゲート回路の第３の対において関連するイン
バータ回路を有する第２のNORゲート回路により前記ｎ
個の入力ピンのうち第２の８分の１数のピンに連なるラ
インに介挿された電子的スイッチを駆動し，前記ｍ個の
波形整形回路部のうち第３の回路部からの出力信号によ
り前記第１の８分の１数のピンの各々に連なるラインと
前記第２の８分の１数のピンの各々に連なるラインとの
間に介挿された電子的スイッチをインバータ回路を介し
て駆動するとともに，前記ｎ個の入力ピンのうち前記第
２の８分の１数のピンの各々に連なるラインに介挿され
た電子的スイッチはこれを直接駆動するようにする等々
とする． ［作用］ このような構成としたことの直接的な結果として，相
異なるバス構造を有するメモリ利用ユニットがデュアル
ポートメモリとインターフェースされたときに，オーガ
ナイゼーションをプログラマブルしたメモリ装置を最善
かつもっとも有効に使用することが可能となる． 事実，たとえば８キロビット（8192ビット）のメモリ
は，その２個の異る周辺ユニットないしCPUユニットと
インターフェースされるのに必要なオーガナイゼーショ
ンを有するような構成とすることが可能となるために,5
12×16,または1K×8,または2K×4,または4K×2,または8
K×１のオーガナイゼーションパターンを有するメモリ
とすることができる． このようなメモリ装置の典型的なアプリケーション
は，たがいに相異なるバス構造を有する２個のCPUユニ
ット間，あるいはCPUユニットと入力／出力（I/O）バス
間のインターフェース回路としてである．後者の場合,2
個のポートのうち一方のポートはこれをCPUユニットに
接続するとともに，他方のポートを入力／出力バスに接
続してこれに周辺ユニットを接続し，これらの周辺ユニ
ットの各々がそれ自体のオーガナイゼーションに応じた
数の（ワードあたりの）アドレスないしデータビットを
使用するようにする． また本発明によるメモリ装置をSRAMとした場合は，該
メモリ装置は，シリアル型周辺ユニットがアクセスする
ときは常に×１オーガナイゼーションとしたメモリ配列
とすることができ,CPUユニットがアクセスして読出しま
たは書込み動作を行なうときには，当該メモリ装置のオ
ーガナイゼーションパターンを該CPUユニットのオーガ
ナイゼーションに応じて変更してメモリ装置が×4,×8,
×16,×32オーガナイゼーションパターンで動作しうる
ようにする． 上述の例において×１オーガナイゼーションとしたと
きに用いたポートは，その内部オーガナイゼーションを
ソフトウエアを介して変更することにより，あるいは内
蔵ハードウェアにより使用可能なメモリ空間を完全に利
用可能にするように，オーガナイゼーションパターンを
×１オーガナイゼーション以外のオーガナイゼーション
パターンとした他の周辺ユニットにより，当該システム
内において引き続く動作時に，そのままこれを使用する
ことが可能である． ［実施例］ 以下，図面を参照して本発明の実施例を説明する．以
下の実施例においては，本発明によるメモリ装置はこれ
をＮ−MOS構成としたSRAMメモリとして記載することと
するが，これは必ずしも限定的なものではなく，メモリ
の構成態様やその寸法上の諸関係，あるいはその入出力
ポートの構成等に関しては上記構成のメモリ以外であっ
ても，その動作原理をともにするものであれば，どのよ
うな構成としても差支えない． かくて図示の実施例においては，メモリアレイはデュ
アルポートA,Bを有するセル数8192個のSRAMメモリによ
り構成されるものとする．説明を簡単にするため，上記
ポートＡはこれをオーガナイズ不能の剛構造を有するポ
ートとして設計されているものとして，これを４個のデ
ータ入力／出力（I/O）ピンC1,C2,C3,C4および11個のア
ドレスピンA0〜A10を介してバスに接続している．また
上記ポートＢはオーガナイズ可能構造を有するものとし
て，これを８個のデータ入力／出力ピンD1〜D8および10
個のアドレスピンB0〜B9によりこれをバスに接続してい
る．ここで「オーガナイズ可能」なる語は，これを上記
ポートＢに関して用いるときには，当該ポートが×８ま
たは×４または×２または×１のうち任意のオーガナイ
ゼーションパターンとすることが可能であることを意味
するものとし，本例の場合，選択したオーガナイゼーシ
ョンパターンによってはデータ入力／出力ピンD1〜D8の
うちの何個かは，これをアドレスピンとして使用するこ
とが可能である．例えば，オーガナイゼーションパター
ンとして×８オーガナイゼーションパターンを選んだ場
合は，アドレスピンの個数は10個である．また，オーガ
ナイゼーションパターンとして×４オーガナイゼーショ
ンパターンを選んだ場合は，ピンD6が追加アドレスピン
B10として用いられるために，アドレスピンの個数は都
合11個となる．さらにオーガナイゼーションパターンと
して×２オーガナイゼーションパターンを選んだ場合
は，ピンD6,D7が追加アドレスピンB10,B11として用いら
れるために，アドレスピンの個数は都合12個となる．オ
ーガナイゼーションパターンとして×１オーガナイゼー
ションパターン選をんだ場合は，ピンD6,D7,D8が追加ア
ドレスピンB10,B11,B12として用いられるために，アド
レスピンの個数は都合13個となる． 図示の回路について詳述するに先立って，上述のよう
にデータ入力／出力ピンをアドレスピンに転換使用する
場合のピン個数について，若干説明しておくこととす
る．データ入力／出力ピンからアドレスピンに転換して
使用するピンの個数は，プログラミングが可能なポー
ト，すなわちここにいうオーガナイズ可能なポートを構
成するデータ入力／出力ピンの総数が何個であるかによ
って定まる．図示の例においては，前記ポートＢは８個
のデータ入力／出力ピンD1〜D8からなっており，これら
のうちアドレスピンとして転換使用が可能なピンの個数
は，当該ポートＢが標準的な×８オーガナイゼーション
パターンの他にとりうるパターン，すなわち×4,×２お
よび×１オーガナイゼーションパターンの数にひとし
く，転換使用可能のピン数は３である．したがって例え
ば16個のデータ入力／出力品からなるポートの場合は，
転換使用が可能のピン数，ひいては追加可能のアドレス
ピンの個数は４個である，等々となる． 本例におけるメモリ装置はさらに通常のごとく電源電
圧VDDおよび接地ないしゼロ電圧GND供給用の２個のピン
を有する． さらに，読出しおよび書込み動作を可能にする制御信
号を印加するための通常のピンとして，前記ポートＡの
ためのピンWA,OAおよび前記ポートＢのためのピンWB,OB
が設けてある．さらにオーガナイゼーションパターン選
択用のピンOSを設けて，前記ポートＢのオーガナイゼー
ションパターンのプログラミングを行なう制御信号を印
加するが，これについては後述することとする． 上記制御信号WA,OA,WB,OB,OSは次の第１−１表および
第１−２表にしたがって当該メモリ装置の動作モードを
決定する．ただしこれらの第１−１表および第１−２表
においては，論理高レベル信号をもって活性信号（アク
チブハイ信号）とする． 以下，まずオーガナイゼーションパターンを選択する
場合の動作モードについて説明する，この動作モードの
ためには，前記ポートＢのデータ入力／出力ピンD1〜D8
とメモリアレイとの間に「オーガナイザ」ブロックを介
挿して，このオーガナイザブロックを波形整形ブロック
からの３種類の信号A,B,Cにより駆動する．このような
波形整形ブロックは，前述のようにオーガナイズ不能構
造とした前記ポートＡのデータ入力／出力ピンのうちの
３個のピンC2,C3,C4からの入力信号を受け取る． これらのデータ入力／出力ピンC2,C3,C4からの信号を
伝送する信号伝送ラインには,MOSトランジスタT1,T2,T3
（以下トランスファトランジスタという）を接続する．
これらのトランスファトランジスタT1,T2,T3は，そのゲ
ート領域に前記制御ピンOSを接続して，この制御ピンOS
を介してそれ自体公知の態様で駆動される． 前記波形整形ブロックは,3個のたがいに独立した回路
部からなっており，各回路部は出力信号として信号０ま
たは信号１（これらの信号は例えばそれぞれゼロボルト
および一般に５ボルトとする正の電圧をもった信号とさ
れている）を生成出力し，変更コマンドを受信するまで
はその生成信号の値を保持するようにしてある．このよ
うな回路部としては，例えば二安定回路（フリップフロ
ップ回路など）またはスタチックメモリセル等によりこ
れを構成して，前記トランスファトランジスタT1,T2,T3
を介して前記データ入力／出力ピンC2,C3,C4からの信号
により制御して，それぞれが論理１または論理０レベル
をとりうる安定な信号A,B,Cをそれぞれ出力する． いずれかのオーガナイゼーションパターンを選択する
動作モードを実行するにあたって，前掲の第１−２表に
示したように前記ポートA,Bをいずれも高インピーダン
ス状態とすることが必要となった場合，当該動作モード
において前記制御ピンOSに印加される信号が高レベル信
号であると，前記トランスファトランジスタT1,T2,T3は
いずれもオンとなり，このため前記データ入力／出力ピ
ンC2,C3,C4を介して適宜の信号が前記波形整形ブロック
に印加され，これにより前記オーガナイザブロックが駆
動されてイネーブル状態となる．上記以外の動作モード
では，制御ピンOSに印加される信号はいずれの動作モー
ドにおいても低レベルとされ，したがってトランスファ
トランジスタT1,T2,T3はいずれもオフ状態に保持される
こととなり，このため前記波形整形ブロックとデータ入
力／出力ピンC2,C3,C4との間の接続ラインが開路状態と
なる．上述のようにして前記波形整形ブロックの入力信
号A,B,Cの値は，それがトランスファトランジスタT1,T
2,T3およびピンC2,C3,C4を介して変更されるまで保持さ
れることとなる． 上記オーガナイザブロックの詳細な構成を第２図に示
す．本図において，前記ポートＢのデータ入力／出力ピ
ンD1〜D8の配列順序は第１図に示したものとは異るが，
これは単に図示の都合上の理由によるものである．しか
して第２図に示す回路は，まず３対のNORゲート回路10/
11,12/13,14/15を有しており，これらのNORゲート回路
の各々に続いてインバータ回路16,17,18,19,20,21が接
続されている．それぞれの対をなすNORゲート回路10/1
1,12/13,14/15のそれぞれの第１の入力はたがいに共通
接続されて，前記波形整形ブロックを構成する個々の波
形整形回路部（図示せず）から送出される前記信号A,B,
Cによりそれぞれ駆動される．また各NORゲート回路対の
第２の入力間にはインバータ回路22,23,24がそれぞれ介
挿されている．かくて上記NORゲート回路10〜15のうちN
ORゲート回路11,13,15の第２の入力は，前記ポートＢの
データ入力／出力ピンD1〜D8のうちの３個のピン，すな
わちピンD6,D7,D8にそれぞれ接続されている． さらに前記ピンD1からのラインには３個のトランスフ
ァトランジスタT4,T5,T6が介挿されており，前記ピンD5
からのラインには２個のトランスファトランジスタT7,T
8が介挿されており，前記ピンD3からのラインには３個
のトランスファトランジスタT9,T10,T11が介挿されてお
り，前記ピンD6からのラインには２個のトランスファト
ランジスタT12,T13が介挿されており，前記ピンD2から
のラインには４個のトランスファトランジスタT14,T15,
T16,T17が介挿されており，前記ピンD7からのラインに
は２個のトランスファトランジスタT18,T19が介挿され
ており，前記ピンD4からのラインには３個のトランスフ
ァトランジスタT20,T21,T22が介挿されており，前記ピ
ンD8からのラインには２個のトランスファトランジスタ
T24,T25が介挿されている． さらに前記ピンD1と，前記ピンD2からのラインに介挿
されたトランスファトランジスタT14,T15間の中間点と
の間には，トランスファトランジスタT26が接続されて
いる． また前記ピンD1からのラインに介挿されたトランスフ
ァトランジスタT4,T5間の中間点と前記ピンD3からのラ
インに介挿されたトランスファトランジスタT9,T10間の
中間点には，トランスファトランジスタT27が接続され
ている．前記ピンD2からのラインに介挿されたトランス
ファトランジスタT15,T16間の中間点と前記ピンD4から
のラインに介挿されたトランスファトランジスタT20,T2
1間の中間点にはトランスファトランジスタT30が接続さ
れている． 前記ピンD1からのラインに介挿されたトランスファト
ランジスタT5,T6間の中間点と前記ピンD5からのライン
に介挿されたトランスファトランジスタT7,T8間の中間
点にはトランスファトランジスタT28が接続されてい
る．前記ピンD3からのラインに介挿されたトランスファ
トランジスタT10,T11間の中間点と前記ピンD6からのラ
インに介挿されたトランスファトランジスタT12,T13間
の中間点にはトランスファトランジスタT29が接続され
ている．前記ピンD2からのラインに介挿されたトランス
ファトランジスタT16,T17間の中間点と前記ピンD7から
のラインに介挿されたトランスファトランジスタT18,T1
9間の中間点にはトランスファトランジスタT31が接続さ
れている．前記ピンD4からのラインに介挿されたトラン
スファトランジスタT21,T22間の中間点と前記ピンD8か
らのラインに介挿されたトランスファトランジスタT24,
T25間の中間点にはトランスファトランジスタT32が接続
されている． 前記トランスファトランジスタT6,T11,T17,T22は，前
記インバータ回路16の出力によって駆動される．また，
前記トランスファトランジスタT8,T13,T19,T25は，前記
インバータ回路17の出力によって駆動される．さらに前
記トランスファトランジスタT7,T12,T18,T24は，前記波
形整形ブロックからの信号Ａによって直接駆動される．
前記トランスファトランジスタT28,T29,T31,T32は，前
記インバータ回路25からの反転信号Ａによって駆動され
る． 前記トランスファトランジスタT5,T16は，前記インバ
ータ回路18の出力によって駆動される．前記トランスフ
ァトランジスタT10,T21は，前記インバータ回路19の出
力によって駆動される．前記トランスファトランジスタ
T9,T20は，前記波形整形回路からの信号Ｂによって直接
駆動される．前記トランスファトランジスタT27,T30
は，前記インバータ回路26からの反転信号Ｂによって駆
動される． さらに，前記トランスファトランジスタT4は，前記イ
ンバータ回路20の出力によって駆動される．前記トラン
スファトランジスタT15は，前記インバータ回路21の出
力によって駆動される．前記トランスファトランジスタ
T14は，前記波形整形回路からの信号Ｃによって直接駆
動される．前記トランスファトランジスタT26は，前記
インバータ回路27からの反転信号Ｃによって駆動され
る． 上述のような構成とした回路は，事実上前記データ入
力／出力ピンD1ないしD8と前記メモリアレイの入力端子
E1ないしE8自体との間の通路を前記信号A,B,Cにより選
択的に開路させるための専用化入力シフトないしスイッ
チ回路としてはたらくものである．後述するように，ピ
ンD1ないしD8と上記入力端子E1ないしE8との間に直接的
な接続状態が設定されるケースはただひとつ，すなわち
×８オーガナイゼーションパターンを選択した場合のみ
であり，その他のケースでは，そのいずれにおいても，
前記ピンD1ないしD8のうちの何個かはデータ入力／出力
ピンとして使用に供されることがなく，そのために，こ
れらのピンを前述のように追加的なアドレスピンとして
使用することが可能となり，事実，そのようにするので
ある．本実施例においては，このような追加的なアドレ
スピンとして使用するピンは，取り敢えずこれをピンD
6,D7,D8とし，これらによって直接にまたは前記インバ
ータ回路22,23,24を介して前述のNORゲート回路対10/1
1,12/13,14/15を構成する個々のNORゲート回路の第２の
入力を駆動するものとする． 上述のような構成としたオーガナイザブロックの動作
につき，以下説明する． いま例えば前記信号Ａが論理１レベルの信号であると
すると，このとき前記トランスファトランジスタT7,T1
2,T18,T24はいずれもオン状態にある．この場合，前記
インバータ回路25があるために，前記トランスファトラ
ンジスタT28,T29,T31,T32はいずれもオフ状態にある．
また前記NORゲート回路10,11の２入力のうちのそれぞれ
一方に論理１レベルの信号が印加されるため，これらの
NORゲート回路10,11の各出力には論理０レベルの信号が
現われ，そのために前記インバータ回路16,17の各出力
には論理１レベルの信号が現われることとなり，これに
より，前記トランスファトランジスタT6,T11,T17,T22お
よびトランスファトランジスタT8,T13,T19,T25がそれぞ
れオン状態となっている． 他方，前記信号A,B,Cがいずれも論理０レベルにある
ときは，各NORゲート回路10〜15の第１の入力には論理
０レベルの信号が印加されるため，これらのNORゲート
回路の出力値は，（NORゲート回路11,13,15について
は）直接に，あるいは（NORゲート回路10,12,14につい
ては）前記インバータ回路22,23,24を介して，前記ピン
D6,D7,D8から当該NORゲート回路10〜15の第２の入力に
印加される信号の論理レベルにより定まることとなる． かくて第２図に示す回路全体が有する動作の態様は，
これを下表のように要約することができる． 以上の記載から明らかなように，デュアルポートA,B
を有する本発明によるメモリ装置は，ポートＢに関して
４種類の相異る使用パターンが可能なようにオーガナイ
ズすることができる．すなわち， まず第１のパターン，すなわち×８オーガナイゼーシ
ョンパターンを選択した場合は，図示の10個の標準的ア
ドレスピン（B0〜B9）を使用することにより,8ビットワ
ード（D1〜D8）がポートＢおよび入力端子E1ないしE8を
介して当該メモリアレイに印加されることとなり， 第２のパターン，すなわち×４オーガナイゼーション
パターンを選択した場合は，図示の10個の標準的アドレ
スピン（B0〜B9）に加えてピンD6を介して追加アドレス
ピンB10を使用することにより,4ビットワード（D1〜D
4）がポートＢおよび入力端子E1ないしE4またはE5ない
しE8を介して当該メモリアレイに印加されることとな
り， 第３のパターン，すなわち×２オーガナイゼーション
パターンを選択した場合は，図示の10個の標準的アドレ
スピン（B0〜B9）に加えてピンD6,D7を介して追加アド
レスピンB10,B11を使用することにより,2ビットワード
（D1,D2）がポートＢおよび入力端子E1ないしE2,または
E3ないしE4,またはE5ないしE6,またはE7ないしE8を介し
て当該メモリアレイに印加されることとなり， 第４のパターン，すなわち×１オーガナイゼーション
パターンを選択した場合は，図示の10個の標準的アドレ
スピン（B0〜B9）に加えてピンD6,D7,D8を介して追加ア
ドレスピンB10,B11,B12を使用することにより,1ビット
ワード（D1）がポートＢおよび入力端子E1ないしE8のい
ずれかを介して当該メモリアレイに印加されることとな
る． 以上の記載から明らかなように，前記ポートＢを介し
て書き込み，あるいは読み出されるワードは,8ビット，
または４ビット，または２ビット，または１ビットから
なる可変ビット数のワードであり，しかもこのメモリア
レイをアクセスするにあたっては，選択されたアドレス
端子の組合せからなるアドレス端子信号群，すなわち追
加使用するアドレス端子をも含めた端子により，該メモ
リアレイをアクセスするのである． さらに，前述のように波形整形ブロック（二安定回
路，スタチックセル等により構成する）は，適宜の制御
信号のもとでは論理１または０状態をとり，しかる後さ
らに信号が印加されるまではその状態を保持するように
した複数の回路部を含むものである．ただし，電源の供
給不良が生じたときに上記論理状態を変化させるような
回路ないし構成要素を用いる場合は，そうした電源の供
給不良に対処するニュールセーフ手段を設けておくのが
よい． なお，以上の記載から明らかなように，本発明の実施
例におけるメモリアレイのピンの定義は，説明の都合
上，次のようなものとしてある． 上の表より明らかなように，ピンの総数は40個であ
る．ただし，上表のようなピン構成は広く用いられてい
る標準的なピン構成であり，本実施例と同様に動作原理
は，これをどのような形式のメモリ装置に対しても，メ
モリセルの数や入出力ピン数に係わりなく，適用するこ
とが可能であり，またデュアルポートメモリの一方のポ
ートのみならず，双方のポートを選択的にオーガナイズ
可能とすることもできる． 以上の説明に関連してさらに以下の項を開示する． （１） カスタムメード方式により一方または双方のポ
ートにおけるピンのオーガナイズを可変とし，電源電圧
（VDD）接続用ピンおよび接地電圧接続用ピン（GND）に
加えて，それぞれが読出しおよび書込み動作をイネーブ
ルとする制御信号と結合するための２個のピンを有する
第１および第２のピンと，アドレス信号を印加するため
の１組のピンと,n個のデータ入力／出力（I/O）ピンを
有するメモリアレイないしコア（マトリクス）とをそな
えたデュアルポートRAMメモリ装置において，オーガナ
イズされるポートの前記ｎ個のデータ入力／出力ピンと
前記メモリアレイとの間にオーガナイザ回路を介挿し，
他方のポートのｍ個のデータ入力／出力ピンから供給さ
れるｍ個の信号により前記オーガナイザ回路を駆動し，
その際該ｍ個の信号はこれをｍ個の電子的スイッチとｍ
個の波形整形ブロック部を介して前記オーガナイザ回路
に印加するようにすることにより，選択された入力端子
の組を介して可変のびび組が前記メモリアレイをアクセ
スして前記ポートのｍ個以下のデータ入力／出力ピンを
オーガナイズして当該ポートに関してｍ個の追加アドレ
スピンに転換し，しかして前記電子的スイッチはこれを
別個の信号により駆動するようにしたことを特徴とする
デュアルポートRAMメモリ装置． （２） 前記の個数ｎおよびｍの間の関係はｍ＝log₂n
個を満たすような関係とし，かつ前記ビット組ないし端
子組の組数はこれを２の複数乗とした前記第１項に記載
のデュアルポートRAMメモリ装置． （３） 前記電子的スイッチはこれをMOSトランジスタ
からなるトランスファトランジスタにより構成した前記
第１項または第２項に記載のデュアルポートRAMメモリ
装置． （４） 前記波形整形ブロック部は単一の波形整形ブロ
ック内に含まれるものとし，かつそれらの波形整形ブロ
ック部はこれを二安定回路（フリップフロップ回路），
スタチックメモリセルその他，セット時には安定な２値
論理状態をとり，しかる後さらに駆動信号を受け取るま
では該論理状態を維持するようにした手段入力／出力よ
り個々に形成してなる前記第１項または第２項に記載の
デュアルポートRAMメモリ装置． （５） 前記オーガナイザ回路は，オーガナイザされる
ポートのデータ入力／出力ピン数をｎ個としたとき，該
回路はｎ個の入力およびｎ個の出力と,m対の二入力NOR
ゲート回路と，これらのNORゲート回路に後続するイン
バータ回路とを含み，それぞれの対をなすNORゲート回
路の第１の入力はこれを共通接続として前記ｍ個の波形
整形ブロック部からの出力信号を直接受け取るように
し，さらに，各対のNORゲート回路の第２の入力につい
ては，それらの入力のうち第２の入力はこれをデータ入
力／出力ピンまたはアドレスピンとして選択的に動作す
るｍ個の入力ピンに直接接続するとともに，第１の入力
はこれをそれぞれインバー回路を介して該入力ピンに接
続し， 前記ｍ対のNORゲート回路のうち第１の対において関
連するインバータ回路を有する第１のNORゲート回路に
より前記ｎ個の入力ピンのうち第１の半数のピンに連な
るラインに介挿された電子的スイッチを駆動し，前記ｍ
対のNORゲート回路のうち第１の隊において関連するイ
ンバータ回路を有する第２のNORゲート回路により前記
ｎ個の入力ピンのうち第２の半数のピンに連なるライン
に介挿された電子的スイッチを駆動し，前記ｍ個の波形
整形ブロック部のうち第１の回路部からの出力信号によ
り前記第１の半数のピンの各々に連なるラインと前記第
２の半数のピンの各々に連なるラインとの間に介挿され
た電子的スイッチをインバータ回路を介し駆動するとと
もに，前記ｎ個の入力ピンのうち前記第２の半数のピン
の各々に連なるラインに介挿された電子的スイッチはこ
れを直接駆動するようにし，ついで 前記ｍ対のNORゲート回路の第２の対において関連す
るインバータ回路を有する第１のNORゲート回路により
前記ｎ個の入力ピンのうち第１の４分の１数のピンに連
なるラインに介挿された電子的スイッチを駆動し，前記
ｍ対のNORゲート回路の第２の対において関連するイン
バータ回路を有する第２のNORゲート回路により前記ｎ
個の入力ピンのうち第２の４分の１数のピンに連なるラ
インに介挿された電子的スイッチを駆動し，前記ｍ個の
波形整形ブロック部のうち第２の回路部からの出力信号
により前記第１の４分の１数のピンの各々に連なるライ
ンと前記第２の４分の１数のピンの各々に連なるライン
との間に介挿された電子的スイッチをインバータ回路を
介して駆動するとともに，前記ｎ個の入力ピンのうち前
記第２の４分の１数のピンの各々に連なるラインに介挿
された電子的スイッチはこれを直接駆動するようにし，
ついで 前記ｍ対のNORゲート回路の第３の対において関連す
るインバータ回路を有する第１のNORゲート回路により
前記ｎ個の入力ピンのうち第１の８分の１数のピンに連
なるラインに介挿された電子的スイッチを駆動し，前記
ｍ対のNORゲート回路の第３の対において関連するイン
バータ回路を有する第２のNORゲート回路により前記ｎ
個の入力ピンのうち第２の８分の１数のピンに連なるラ
インに介挿された電子的スイッチを駆動し，前記ｍ個の
波形整形ブロック部のうち第３の回路部からの出力信号
により前記第１の８分の１数のピンの各々に連なるライ
ンと前記第２の８分の１数のピンの各々に連なるライン
との間に介挿された電子的スイッチをインバータ回路を
介して駆動するとともに，前記ｎ個の入力ピンのうち前
記第２の８分の１数のピンの各々に連なるラインに介挿
された電子的スイッチはこれを直接駆動するようにする
等々とした前記第１項または第２項に記載のデュアルポ
ートRAMメモリ装置． （６） 前記電子的スイッチはこれをMOSトランジスタ
からなるトランスファトランジスタにより構成した前記
第５項に記載のデュアルポートRAMメモリ装置． （７） 添付図面中，第１図および第２図を参照して記
載しかつ該図面中に示したような実質的構成とし，カス
タムメード方式によりピンのオーガナイズを可変とした
前記各項のいずれかに記載のデュアルポートRAMメモリ
装置． 以上本発明の実施例につき各種記載してきたが，本発
明によるメモリ装置は，記載の実施例に対して適宜追加
ないし変更を行なって実施してもよいことはいうまでも
ない．

【図面の簡単な説明】

第１図は本発明によりピンのオーガナイゼーションをプ
ログラマブルとしたデュアルポートRAMメモリ装置を示
すブロック図，第２図は第１図に示すメモリ装置におけ
るオーガナイザブロックの回路構成を示す回路図であ
る． VDD……電源電圧， GND……接地電圧， WA,WB……書込み信号， OA,OB……読出し信号， Ａ……第１のポート， Ｂ……第２のポート， C1〜C4……ポートＡの入出力ピン， A0〜A10……ポートＡのアドレスピン， D1〜D8……ポートＢの入出力ピン， B0〜B9……ポートＢのアドレスピン， T1〜T32……トランスファトランジスタ， E1〜E8……メモリアレイの出力端子， 10〜15……NORゲート回路， 16〜24……インバータ回路．

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−300491（ＪＰ，Ａ) 特開 昭63−98048（ＪＰ，Ａ) 特開 昭61−992（ＪＰ，Ａ) 特開 昭60−217592（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】カスタムメード方式により一方または双方
   のポートにおけるピンのオーガナイズ（編成）を可変と
   し，電源電圧（VDD）接続用ピンおよび接地電圧接続用
   ピン（GND）に加えて，それぞれが読出しおよび書込み
   動作をイネーブルとする制御信号と結合するための２個
   のピンを有する第１および第２のピンと，アドレス信号
   を印加するための１組のピンと,n個のデータ入力／出力
   （I/O）ピンを有するメモリアレイないしコア（マトリ
   クス）とをそなえたデュアルポートRAMメモリ装置にお
   いて，オーガナイズされるポートの前記ｎ個のデータ入
   力／出力ピンと前記メモリアレイとの間にオーガナイザ
   回路を介挿し，他方のポートのｍ個のデータ入力／出力
   ピンから供給されるｍ個の信号により前記オーガナイザ
   回路を駆動し，その際該ｍ個の信号はこれをｍ個の電子
   的スイッチとｍ個の波形整形回路部を介して前記オーガ
   ナイザ回路に印加ることにより，選択された入力端子の
   組を介して可変のビット組が前記メモリアレイをアクセ
   スして，前記ポートのｍ個以下のデータ入力／出力ピン
   をオーガナイズして当該ポートに関してｍ個の追加アド
   レスピンに転換し，しかして前記電子的スイッチはこれ
   を別個の信号により駆動するようにしたことを特徴とす
   るデュアルポートRAMメモリ装置．