CN116348954A - 使用置位复位锁存器驱动字线的系统和方法 - Google Patents

Abstract

一种存储器设备，包括：存储器位单元的第一核；存储器位单元的第二核；预解码电路系统，由第一核和第二核共享；以及行解码器，耦合到预解码电路系统、第一核和第二核，行解码器包括第一置位复位(SR)锁存器和第二SR锁存器，第一置位复位(SR)锁存器耦合到第一核的第一字线，第二SR锁存器耦合到第二核的第二字线。

Description

使用置位复位锁存器驱动字线的系统和方法

相关申请的交叉引用

本申请要求于2020年11月4日提交的美国专利申请号17/089,534的优先权和权益，该申请的公开内容通过引用整体并入本文，如同在下文完全阐述并且适用于所有适用目的。

技术领域

本申请总体涉及行解码器，并且更具体地，涉及具有置位复位锁存器的行解码器。

背景技术

常规计算设备(例如，智能电话、平板计算机等)可以包括片上系统(SOC)，片上系统(SOC)具有处理器和其它操作电路。SOC还可以包括被实现为静态RAM(SRAM)、动态RAM(DRAM)以及各种只读存储器(ROM)的随机存取存储器(RAM)。RAM可在处理器(例如中央处理单元(CPU)，图形处理单元(GPU))内部或在处理器外部实施。

RAM的一个示例包括具有两个单侧存储器的系统，两个单侧存储器共享地址预解码器和一组行解码器。地址预解码器接收两个单侧存储器的地址并对这些地址进行预解码。然后将经预解码的信号施加到行解码器以导通适当的字线。这对于读取和写入都是正确的。相对于其中每个存储器具有其自己的地址预解码器和行解码器的系统，设计一种系统使得可以通过减少晶体管的数量来节省半导体裸片上的物理空间，使得两个单侧存储器共享地址预解码器和一组行解码器。然而，在存储器之间共享地址预解码器和行解码器可能具有缺点。

在一些系统中发现的一个缺点是每个行解码器可以通过浮动节点耦合到晶体管堆叠。晶体管堆叠可以包括接收经预解码的信号的下拉堆叠。假设行解码器具有锁存字线的能力，那么电路的稳定性可取决于行解码器锁存器相对于晶体管堆叠的相对强度。具体地，如果行解码器锁存器比晶体管堆叠弱，那么在某些情况下需要允许行解码器中的一者或两者不期望地的放电。

因此，在本领域中需要具有更高稳定性的RAM行解码器，同时通过在多个单侧存储器之间共享地址预解码和行解码而保持节省空间的优点。

发明内容

各种实施方式提供了用于使用置位复位(SR)锁存器来驱动字线的系统和方法。一个实施方式包括较大存储器设备中的行解码器，其具有共享预解码电路系统的第一存储器核和第二存储器核。每个行解码器可以包括用于SR锁存器的交叉耦合NOR门。一个实施方式的进一步改进包括使用用于SR锁存器的晶体管的更紧凑配置，而不是交叉耦合的NOR门。

根据一个实施方式，一种存储器设备包括：存储器位单元的第一核；存储器位单元的第二核；预解码电路系统，由该第一核和该第二核共享；以及行解码器，耦合到该预解码电路系统、该第一核和该第二核，该行解码器包括第一置位复位(SR)锁存器和第二SR锁存器，该第一SR锁存器耦合到该第一核的第一字线，该第二SR锁存器耦合到该第二核的第二字线。

根据一个实施方式，一种在分时存储器架构中执行的方法包括：驱动存储器位单元的第一核中的第一字线，包括通过使用第一置位信号来设置第一置位复位(SR)锁存器；将该第一字线的电压保持在导通状态，包括将该第一字线的电压施加到该第一SR锁存器中的第一晶体管；驱动存储器位单元的第二核中的第二字线，包括使用第二置位信号设置第二SR锁存器；将第二字线的电压保持在导通状态，包括将第二字线的电压施加到第二SR锁存器中的第二晶体管；以及在驱动第一字线之后，通过改变第一SR锁存器的第一复位信号来关断第一字线。

根据一个实施方式，一种片上系统(SOC)包括：分时存储器设备，包括存储器位单元的第一核和存储器位单元的第二核；用于将地址位转换为经预解码的信号的部件；以及用于接收该经预解码的信号并且用于根据该经预解码的信号在该分时存储器设备中存取数据的部件，该接收部件包括行解码器阵列，该阵列中的每个行解码器包括第一置位复位(SR)锁存器和第二SR锁存器，该第一SR锁存器具有耦合到该第一核，该第二SR锁存器耦合到该第二核。

根据一个实施方式，一种片上系统(SOC)包括：存储器位单元的第一核；存储器位单元的第二核；以及多个行解码器，由该第一核和该第二核共享，其中该多个行解码器中的第一行解码器包括第一置位复位(SR)锁存器和第二SR锁存器，该第一SR锁存器耦合到该第一核的第一字线，该第二SR锁存器耦合到该第二核的第二字线。

附图说明

图1是图示根据一个实施方式的具有两个存储器核的示例存储器设备的简化图。

图2是根据一个实施方式的可以在图1的存储器设备中应用的示例行解码器的图示。

图3是根据图2的实施方式示例行解码器的操作的时序图。

图4是用于图1的实施方式中控制如图2、图6和图8所图示的行解码器的示例全局块控制器(GBC)的图示。

图5是根据一个实施方式而适配的示例地址预解码器的图示。

图6是根据一个实施方式的图2的行解码器的示例性按比例放大的图示，使得多个行解码器被包括在同一存储器设备(例如，图1的示例性存储器设备)内。

图7是根据一个实施方式的具有多个行解码器的示例性按比例放大存储器设备的示例性时序图。

图8A和8B是根据一个实施方式包括的使用两个SR锁存器并且可以用于图1的实施例存储器设备中的行解码器的图示和时序图。

图9是根据一个实施方式的示例性芯片上系统(SOC)的图示，其中可以构建具有行解码器(例如图2、图6和图8中所图示的行解码器)的存储器设备。

图10是根据一个实施例的驱动多个字线的方法的图示。

具体实施方式

本文所提供的各种实施方式包括用以驱动存储器设备中的字线的系统和方法，其中存储器核共享预解码电路系统。在一个实施例中，存储器设备包括存储器位单元的第一核和存储器位单元的第二核。第一核和第二核共享预解码电路系统。存储器设备还包括行解码器组或阵列，其耦合到与预解码电路系统以及第一核和第二核。参看行解码器中的一个行解码器，可以包括第一置位复位(SR)锁存器和第二SR锁存器，第一SR锁存器耦合到第一核的第一字线，第二SR锁存器耦合到第二核的第二字线。

SR锁存器可以允许字线在所期望的时间内保持在导通状态。例如，在第一核中的读取或写入操作之后以及在第二核中的读取或写入操作期间，第一核中的字线可以被保持在导通状态，从而允许第一核和第二核在同一时钟周期中操作，同时共享预解码电路系统。

继续该示例，在一些实施方式中，SR锁存器可以包括交叉耦合的NOR门，如图8A所示。参看一个SR锁存器，NOR门中的第一NOR门用于复位信号的输入，并且NOR门中的第二NOR门可以具有用于反相置位信号的输入。在该实施例中，复位信号可以使锁存器将对应字线保持在关断位置中，而置位信号可以使锁存器将对应字线保持在导通位置中。一组交叉耦合的NOR门可以使用十六个晶体管来实现。在一些实施方式中，SR锁存器的十六个晶体管可能是合适的，尽管通过为每个SR锁存器使用较少数量的晶体管可以很好地服务于其他实施方式。

因此，另一实施方式包括每个SR锁存器利用少至八个晶体管实现，但实施方式的范围不限于任何特定数量的晶体管。图2中示出了一个示例，其中复位输入可以包括SR锁存器的上拉晶体管210，该上拉晶体管210通过第一反相器215耦合到第一字线，并且被栅极耦合到复位信号。因此，如果复位信号为有效低，并且如果上拉晶体管为正沟道金属氧化物半导体(PMOS)器件，那么可使用低复位信号来保持反相器的输入，使得字线上的反相器的输出为低，从而将字线保持在关断状态。当存储器核被选择用于读取或写入操作时，将复位信号移位到逻辑高电平，使得可基于地址输入断言适当的字线。

继续该示例，SR锁存器还可包括耦合到置位信号的下拉晶体管(例如，图2的213)。如果置位信号为有效高，并且如果下拉晶体管为负沟道金属氧化物半导体(NMOS)器件，则置位信号可用于下拉反相器的输入，从而使字线实现导通状态。在一个实施例中，置位信号被脉冲调制(pulsed)，使得其相对于时钟周期在短时间内为高。下面关于图2更详细地讨论包括经预解码的信号和中止信号的初始状态的示例。

此外，示例性实施方式可以包括被栅极耦合到字线的另一晶体管211。当字线被断言时，可以导通晶体管并下拉反相器的输入，从而将字线保持在导通状态。可以通过断言有效低复位信号使字线返回到关断状态。

当然，上述示例仅描述了一个SR锁存器。各种实施方式包括用于每个存储器核中的每个字线的SR锁存器。举例来说，一个实施例可以包括各自具有512条字线的两个存储器核，使得每行解码器将具有512个SR锁存器驱动其针对一个核的字线，并且具有另一512个SR锁存器来驱动其针对另一核的字线。这些数目仅是举例，并且实施方式的范围可已被缩放至任何适当数目的字线。

各种实施方式还可以包括方法。一种示例方法包括：驱动存储器位单元的第一核中的第一字线，包括设置第一SR锁存器。该方法还可以包括将第一字线的电压保持在导通状态，包括将第一字线的电压施加到第一SR锁存器中的晶体管。该方法还可以包括诸如通过设置第二SR锁存器来驱动存储器位单元的第二核中的第二字线。在驱动字线之后，该方法还可以包括通过改变第一SR锁存器中的第一复位信号来关断第一字线。其他动作可以包括通过改变第二SR锁存器的第二复位信号来关断第二字线。

各种实施方式可以包括优于其他系统的优点。与使用NMOS晶体管堆叠与锁存器之间的浮动节点的先前实施方案相比，一个优点包括额外的稳定性。例如，各种实施方式具有互补的上拉和下拉部分以避免电荷共享。互补的上拉和下拉可以避免字线的意外选择。另外，当字线的电压为高时使用字线的电压以维持锁存器的状态还可以通过避免意外关断而进一步有助于提高字线的稳定性。

此外，各种实施方式还通过使用少至八个晶体管实现SR锁存器来减少晶体管的数目。减少晶体管的数目可以减少硅面积，从而获得与较大尺寸的行解码器相比的成本和尺寸优势。减少晶体管的数量也可以减少泄漏功率和动态功率，从而获得与较大尺寸的行解码器相比的节省功率的优势。

另一个优点可以包括使用默认为零的复位信号。这样的复位信号可以通过使复位信号处于零(较低电压)比处于一(较高电压)更长时间来防止功率损耗。

图1是图示了根据一个实施方式的示例性存储器设备100的简化图。存储器设备100包括两个存储器核101、102。存储器核101、102包括布置成行(字)和列(位)的多个存储器位单元。实施方式的范围不限制存储器核101、102的任何大小，因为可以根据这里描述的原理来修改任何适当大小的存储器核。

存储器设备100还包括全局输入输出(GIO)121、122。全局输入输出121、122为读取操作和写入操作两者提供进出存储器设备100的数据路径。在该示例中，存储器核101、102中的每个存储器核示出为具有32个输入数据路径和32个输出数据路径，但实施方案的范围可以包括适当缩放的多个数据路径。

全局块控制器(GBC)120接收控制指令和地址，对那些地址进行预解码，并且控制行解码器110的阵列以存取存储器核101、102内的特定字线以进行读取和写入存取。在所示示例中，addr_m0和addr_m1都是由它们所应用的特定核(m0或m1)索引的地址信号。在该示例中，每个地址信号是12位，但是实施方式的范围可以包括任何数量的地址位。信号clk是存储器设备100的主时钟。信号cs_n_m0和cs_n_m1用作核选择信号，并确定相应的核101、102是否要从其读取或向其写入或根本不起作用。

行解码器组110包括多个单独的行解码器，它们由从GBC120输出的经预解码的信号(未示出)被选择。各种实施方式包括行解码器，行解码器包括用于增加稳定性的SR锁存器，如下面更详细描述的。在本文的实施例中，存储器设备100包括时间共享存储器架构，其中在时钟信号clk的相同循环期间从核101、102读取或写入核101、102。如以下关于图7更详细解释的，行解码器组110包括多个可选择的行解码器，其中具有第一索引的字线可以在核101内选择，而具有第二(相同或不同)索引的字线可以在核102内选择。

现在参考图2，图2是根据一个实施方式的单个行解码器200的简化图。实施例行解码器200可以被包括在图1的存储器设备100的行解码器组110中。换句话说，行解码器200是行解码器的示例，其可实施为行解码器组110内的许多行解码器中的一个行解码器以从核101、102两者中的多个字线中进行选择。

行解码器200包括两个SR锁存器220、221。SR锁存器220、221耦合到NOR门201，NOR门201在经预解码的信号ra、rb、rc均为零时输出数字1。下文更详细地解释经预解码的信号，并且其用于选择并导通行解码器200，使得可以导通字线w1_m0<0>及w1_m1<0>中的任一者或两者以用于读取或写入操作。在该实施例中，经预解码的信号为有效低，因此，当所有三个经预解码的信号ra、rb、rc都为数字0时，则选择行解码器200。

以下实施例查看SR锁存器220，其对应于核101内的单个字线。应理解，对应于核102内的单个字线的SR锁存器221以相同方式构造，以相同方式操作，并且可使用其自身的置位和复位信号独立地选择。本实施例中的SR锁存器220使用八个晶体管来实现，这是由交叉耦合的NOR门构成的类似执行的SR锁存器的一半。SR锁存器220响应于复位信号(rst_n_m0)而呈现数字0输出，并响应于置位信号(clkd_m0<0>)而呈现数字1输出，并且在该示例中使用置位复位功能性来导通和关断字线w1_m0<0>。

如果所有输入(经预解码的信号ra、rb、rc)为零，则NOR门201输出数字1。否则，输出或NOR门201是数字0。当所有输入为零时，被栅极耦合到NOR门201的晶体管217和218在其栅极接收数字1。晶体管218是负沟道金属氧化物半导体(NMOS)器件，并且它导通。晶体管217是正沟道金属氧化物半导体(PMOS)器件，并且它关断。晶体管217和218都源极耦合或漏极耦合到反相器215的输入。

在该实施例中，晶体管210是用作上拉晶体管的PMOS器件。晶体管210被栅极耦合到复位信号rst_n_m0，复位信号rst_n_m0是有效低复位信号。因此，当复位信号为低时，晶体管210导通并将电源干线电压施加到反相器215的输入。当接收到高电压时，反相器215使字线w1_m0<0>关断。关断是字线不在存储器核101中读取或写入值时的默认状态。

读取或写入操作通过使复位信号变高而开始，这使晶体管210关断，使得低电压或数字0可以被施加到反相器215的输入。信号clkd_m0<0>被用作设定信号，并且其可通过导通NMOS器件213并关断PMOS器件216而被脉冲调制到以使低电压出现在反相器215的输入处。此外，当复位信号为高时，其导通晶体管212，晶体管212将下拉晶体管213耦合到地。一旦字线被导通，它的值被施加到晶体管211和214的栅极。字线的数字1值使晶体管214关断并导通晶体管211，晶体管211充当下拉晶体管以在反相器215的输入处保持低电压。可以通过将复位信号的值改变回数字0来关断字线，从而导通晶体管210并且关断晶体管212。

从SR锁存器220和221的角度来看的读取或写入操作关于图3的时序图更详细地描述。在图3内，提供时间T1-T13来图示信号转换。经预解码的信号ra、rb、rc开始为高，然后在时间T1处变为低，以通过使NOR门201输出数字1来选择行解码器200。复位信号rst_n_m0和rst_n_m1均开始关断为低，并且对应于存储器核101的复位信号(rst_n_m0)在时间T2处首次变为高，通过关断晶体管210而使反相器215的输入与电源轨去耦合。之后，在时间T3处对置位信号clkd_m0进行脉冲调制，导通晶体管213并将反相器215的输入耦合到地，使得存储器核101中的字线w1_m0<0>在时间T4处导通。晶体管211被栅极耦合到字线，甚至在时间T6处移除置位信号clkd_m0<0>之后仍将字线保持在导通状态，直到在时间T10处改变复位信号rst_n_m0。

在clk的相同时钟周期内，对应于存储器核102的复位信号rst_n_m1在时间T5变高，并且设定信号clkd_m1从时间T7到时间T9脉冲调制，从而致使存储器核102中的字线w1_m1<0>在时间T8变高。导通与存储器核102和SR锁存器221相对应的字线w1_m1<0>类似于上文给出的导通字线w1_m0<0>的动作。具体地，SR锁存器221具有与SR锁存器220相同的结构，并且对应于210-218的组件以与SR锁存器221处相同的方式导通或关断。

此时，字线w1_m0<0>和w1_m1<0>均被导通，从而允许在存储器核101、102两者内读取或写入位单元。在时钟周期结束之前，SR锁存器220和221都被复位以使字线w1_m0<0>和w1_m1<0>关断。SR锁存器220和221通过在时间T10和T12使复位信号rst_n_m0和rst_n_m1的值从1变回到0来复位。参看图2，当复位信号回到零时，这使晶体管210导通并使晶体管212关断。要关断的字线w1_m0<0>和w1_m1<0>二者分别在时间T11和T13处关断。

图3的例子是简化的例子，其中SR锁存器220、221在相同的时钟周期内被置位和复位，这假定在存储器核101和存储器核102中的相应字线索引处执行读取或写入操作。然而，各种实现方式允许独立地寻址存储器核101、102，从而在相同的时钟周期内选择不同索引的字线(以及因此不同索引的行解码器)。这在下面参考图7更详细地说明。

转到图4，它是根据一个实施方式的示例GBC 120的图示。在该示例中，GBC 120分别接收存储器核101、102中的每个的地址信号addr_m0和addr_m1。在该实施例中，地址信号展示为两者均包括九个位，但根据给定存储器核的位单元及字线的数目，实施方式的范围可以包括任何适当数目的地址位以实现寻址方案。

存储器核101、102中的每个存储器核可以被单独选择并且由多路复用器401多路复用。对于多路复用的给定地址信号，它由地址预解码器402接收，地址预解码器402将地址信号转换成一组经预解码的信号，经预解码的信号用于导通对应于相应存储器核中的特定字线的特定SR锁存器。换句话说，预解码将来自CPU或GPU所使用的地址域的地址信号转换成存储器核中的可识别字线。例如，ra、rb、rc被扇出到多个不同的NOR门，例如图2的NOR门201。在该示例中，信号ra、rb、rc中的每个信号包括四个并行位，被索引为<0：3>。如上所述，当给定NOR门的三个输入为低时，则其导通相应的(多个)行解码器。置位信号clkd_m0和clkd_m1中的每个置位信号包括8个并行位，被索引为<0：7>。

地址预解码器402还生成置位信号clkd_m0和clkd_m1。在示例使用情况中，存储器核101的地址信号(addr_m0)首先由多路复用器401发送到地址预解码器402。然后，地址预解码器402产生ra、rb、rc信号和置位信号clkd_m0，以导通存储器核101处的特定字线。之后，用于存储器核102的地址信号(addr_m1)由多路复用器401发送到地址预解码器402，地址预解码器402产生新的ra、rb、rc信号和置位信号clkd_m1以导通存储器核102处的特定字线。此过程可在每次存在读取或写入操作时重复，可能甚至在每个时钟周期处重复。

尽管未在图4中示出，GBC 120还可以包括逻辑和电路以生成任何适当的信号来控制核101、102的读取和写入操作。例如，GBC120还可以包括逻辑和电路以生成本文描述的各种复位信号。

图5是根据一个实施方式的示例地址预解码器402的图示。在该示例中，地址预解码器402包括四个单独的预解码器501-504。给定地址从9位地址信号转换成4个ra位、4个rb位、4个rc位和8个组(clkd)位。然而，实现的范围不限于任何特定数目的预解码位或地址位。在一个实施方式中，预解码器501-504包括硬件逻辑，以提供比软件逻辑所期望的更快的操作。

图6是根据一个实施方式的行解码器的示例组600的图示。首先看行解码器610，其通过包括两个SR锁存器而符合上文关于图2所描述的架构，该SR锁存器各自使用八个晶体管来配置。行解码器620大体上类似于行解码器610，但其省略晶体管601、602并且替代地耦合到共同地cm_rst_m0和cm_rst_m1。与否则包括晶体管601、602的实施方式相比，晶体管601、602的省略允许节省空间。

行解码器630是具有索引{2：7}的六个不同行解码器的组合，而行解码器610包括索引0，并且行解码器620包括索引1。为了便于说明，由行解码器630表示六个不同的行解码器，并且应当理解，当被画出时，具有后续索引的每个后续行解码器将被布置成在垂直方向上移动以具有总共八个行解码器。在该示例中，总共八个行解码器610-630共享相同的ra、rb、rc空间，使得当ra、rb、rc的组全为零时，它们均被公共NOR门603导通。在该组总共八个行解码器中，单独的字线可以通过被索引至存储器核101(m0)或存储器核102(m1)及子索引<i>的相应置位信号clkd来导通或关断单个字线，其中<i>具有在{0：7}范围内的值。

继续图6的实施例，它仅图示行解码器组的一部分，诸如图1的行解码器组110。给定的行译码器组可以具有与字线一样多的行译码器。因此，例如，如果行解码器组支持512条字线，则根据一个实施方式，其将包括512个单独的行解码器。可以使用不同的ra、rb、rc空间来定位附加的行解码器(未示出)。例如，图6的ra、rb、rc空间对应于ra<0>、rb<0>、rc<0>，并且下一个ra、rb、rc可以对应于ra<0>，rb<0>、rc<1>和on以及直到ra<3>、rb<3>、rc<3>。换句话说，可以有与ra、rb、rc信号的比特排列一样多的ra、rb、rc空间。可以使用上文参考图4至图5所描述的经预解码的信号来存取个别字线。

图7是根据一个实施方式的使用图6中的行解码器组600的示例时序图。图7的动作通常可适用于图1所示的存储器设备100。在图7的实施例中，使用两个不同的行解码器来导通用于第一存储器核和第二存储器核的具有不同索引的两个不同字线。图7标记时间T1-T16以图示信号转换。

图7的动作开始于存取第一存储器核m0(例如存储器核101)中的字线w1_m0<0>。字线w1_m0<0>在图6中被示为耦合到行解码器610。对应于第一存储器核的复位信号(rst_n_m0)在时间T1处从数字0变为数字1，然后对应于行解码器610和第一存储器核的置位信号(clkd_m0<0>)从时间T2脉冲调制到时间T4。在此期间，信号ra<0>，rb<0>，rc<0>都为0，并且在在置位信号脉冲之后的时间T5将它们全设置为1，直到复位信号在时间T11处变回到0之后的时间T13。

对置位信号进行脉冲调制使得字线w1_m0<0>在时间T3处导通，并且通过被栅极耦合到下拉晶体管而保持在导通状态，如上文关于图2更详细讨论。在相同的时钟周期中，诸如存储器核102的第二存储器核中的字线也被导通。使用ra、rb、rc的不同位和具有适当索引的置位信号来定位第二存储器核(w1_m1<511>)中的字线。第二存储器核中的字线未在图6中图示，但应了解，可按比例缩放存储器结构。具体地，在该示例中，在时间T6和T8处使用经预解码的信号ra<3>、rb<3>、rc<3>和clkd_m1<7>来定位字线。类似于第一字线的动作，在时间T7处将适当的复位信号(rst_n_m1)从数字0改变为数字1，然后将适当的置位信号(clkd_m1<7>)从时间T8脉冲调制到时间T10，这使得字线w1_m1<511>在时间T9导通。在此期间，第一存储器核中的字线保持导通直到时间T12。第二存储器核中的字线保持导通直到时间T16。在第一存储器核和第二存储器核中的这些读取/写入动作之后，接着在时间T11和T14处(分别)将两个复位信号从数字1改变回数字0，关断两个字线。第一核和第二核的经预解码的信号ra、rb、rc分别在时间T13和T15处转变。

如以上关于图1所讨论的，给定的行解码器包括两个不同的SR锁存器，每个锁存器使用八个不同的晶体管来配置。然而，如图8所示，实施方式的范围不限于晶体管的任何特定排列的晶体管。

图8A是根据一个实施方式而适配的示例行解码器800的图示。使用具有多组交叉耦合的NOR门801、802的SR锁存器来配置行解码器800。查看交叉耦合的NOR门801、第一NOR门820接收复位信号(rst_m0)，而第二NOR门821接收从置位信号(clkd_m0<0>)导出的信号。具体地，复位信号由NAND门805接收，其中NAND门805的其他输入是NOR门803的输出。NOR门803的操作类似于图6中的NOR门603，如上所述。NAND门805的输出被施加到反相器810的输入，并且反相器810的输出作为输入被施加到NOR门821。

现在看交叉耦合的NOR门802，它类似于交叉耦合的NOR门801。第一NOR门822接收复位信号(rst_m1)，第二NOR门823接收从置位信号(clkd_m1<0>)导出的信号。在该示例中，复位信号由NAND门806接收，其中NAND门806的另一输入是NOR门803的输出。NAND门806的输出施加到反相器812的输入，并且反相器812的输出作为输入施加到NOR门823。

图8B包括时序图830，其图示了图8A的实施例可如何操作以在单个时钟循环中选择字线w1_m0<0>和w1_m1<0>两者。当然，应当理解，行译码器800可以是在一组行译码器内复制的许多行译码器中的一个行译码器，以访问两个不同的存储器核。例如，行解码器800可以被复制，如上面关于图6和7所讨论的。在该示例中，在时序图830中选择具有相同索引的字线，并且在复制行解码器800的示例中，可在相同时钟周期内选择具有不同索引的字线，例如在图7的示例中。

经预解码的信号ra<0>，rb<0>，rc<0>在时间T1之后都为低，其使行解码器800将被选择。此外，字线中的每个字线在时钟周期的开始处开始于关断状态，其由反相器825、826中的每一个的输入为高而引起。复位信号保持低，直到在时钟周期结束时要复位字线。

当设定信号(clkd_m0<0>)从时间T2到T4被脉冲调制时，其使字线w1_m0<0>在时间T3导通，因为反相器825的输入为低。字线w1_m0<0>的导通状态由具有交叉耦合NOR门801的SR锁存器维持直到时间T9。在从时间T3到时间T9的字线w1_m0<0>导通的间隔期间，另一置位信号clkd_m1<0>从时间T5到时间T7被脉冲调制，这通过向反相器826的输入提供低信号而使字线w1_m1<0>在时间T6导通。从时间T6到时间T9，字线w1_m0<0>和w1_m1<0>都处于导通状态。

朝向时钟周期的结束，rst_m0从时间T8到时间T10被脉冲调制，从而使字线w1_m0<0>在时间T9返回到关断状态。然后复位信号rst_m1从时间T11到时间T13被脉冲调制，使得字线w1_m1在时间T12处也返回到关断状态。

各种实施方式可以包括优于其他系统的一个或多个优点。例如，当字线处于断开状态或处于导通状态时，图2和图8A中所示的行解码器都是稳定的。参看图2的实施方案，其晶体管布置具有不共享电荷的互补上拉及下拉部分，从而避免在关断状态期间一个晶体管使另一晶体管过度上电可能无意中选择字线的风险。此外，图2中所示的配置在字线导通时使用字线上的电压来保持SR锁存器，从而在字线的导通状态期间提供稳定性。

此外，虽然图2和8A的实现方式都是稳定的，但是由于减少了SR锁存器中的晶体管的数量，图2的实现方式可以比图8A的实现更有效。与使用大量晶体管的实现方式相比，减少的晶体管的数目可以提供减少SR锁存器所占用的硅面积的量以及减少泄漏和动态功率的益处。

本文描述的各种实现方式可以适用于片上系统(SOC)。SOC的实施例包括其内具有多个处理装置的半导体芯片，包括图形处理单元(GPU)、中央处理单元(CPU)、调制解调器单元，相机单元等。在一些实施例中，SOC可以被包括在芯片封装内，被安装在印刷电路板上，并且被布置在便携式装置(例如，智能电话或平板计算机)内。然而，实现方式的范围不限于在平板计算机或智能电话内实现的芯片，因为其它应用是可能的。

图9是根据一个实施方式的示例SOC 900的图示。在该示例中，SOC 900在半导体裸片上实现，并且其包括多个系统组件910-990。具体地，在该示例中，SOC 900包括CPU 910，其是具有四个处理器核，核0-核3的多核通用处理器。当然，实现的范围不限于任何特定数量的核，因为它实现可包括CPU 910中的两个核、八个核或任何其它适当数量的核。SOC 900还包括其它系统组件，例如第一数字信号处理器(DSP)940、第二DSP 950、调制解调器930、GPU 920、视频子系统960、无线局域网(WLAN)收发器970和视频前端(VFE)子系统980。

SOC 900还包括RAM存储单元990。在该示例中，RAM存储器单元990可包括对应于上文关于图1描述的架构的一个或多个存储器设备。这里描述的实现可以适用于任何RAM存储单元或只读存储器(ROM)存储单元。举例来说，在该SOC实施例中，CPU核0-3内的高速缓冲存储器RAM(未图示)可以适用于包括本文所述的行解码器。此外，示例SOC可包括独立RAM存储器单元990或ROM组件和/或诸如GPU 920、调制解调器单元130、DSP 140、150等其它处理单元中的RAM或ROM组件。这些RAM或ROM单元也可以适用于使用这里描述的行解码器。

如上所述，SOC 900可以包括具有多个核0-3的CPU 910，并且这些核中的一个或多个核可以执行提供操作系统核的功能性的计算机可读取代码。此外，示例操作系统核可以包括可对各种存储器单元执行读取和写入操作的存储器管理软件，其中这些存储器单元可以包括如本文所述的行解码器。因此，以上参照图1-图8B和图10所描述的原理可在SOC 900中实现，更具体地，图1-图8B和图10中所示的电路和方法可以在SOC 900或其它芯片中实现，以提供存储器读取和写入功能。

图10示出了操作一个或多个行解码器的示例方法1000的流程图。在一个示例中，方法1000由图1、图2、图4和图6-7中所示的电路执行。在一些实施例中，CPU或GPU内部或外部的存储器管理单元包括处理电路系统，该处理电路系统执行计算机可读指令以通过控制GBC(例如，图1和图4的GBC 120)在RAM存储器单元或ROM存储器单元上执行读取或写入操作。例如，CPU或GPU中的逻辑可以向GBC发送地址和控制信号以使GBC读取或写入数据。

在动作1010，该方法包括驱动存储器位单元的第一核中的第一字线。举例来说，存储器位单元的第一核中的第一字线可以包括在存储器位单元的核(例如，图1的存储器核101)中具有任何适当索引(例如，0、1或其它)的字线。动作1010还包括设置第一SR锁存器。图3中示出了一个示例，其中置位信号clkd_m0<0>被脉冲调制以使字线w1_m0<0>导通。在图7中示出了另一示例，其中置位信号clkd_m0<0>被脉冲调制以使字线w1_m0<0>导通。

在动作1020，字线的电压保持在导通状态。举例来说，字线的电压可以被保持在导通状态中以用于读取或写入操作的剩余部分，甚至在同一存储器设备的分时核上继续进行读取或写入操作。动作1020可包括将字线的电压施加到第一SR锁存器中的晶体管。图2中示出了一个示例，其中晶体管211被栅极耦合到字线，并且在字线的高电压时被导通，从而下拉到反相器的输入。

在动作1030，该方法包括驱动存储器位单元的第二核中的第二字线。在图1的示例中，其可以是具有与第一字线相同或不同的索引的字线，并且其可出现在其它存储器核(例如存储器核102)中。动作1030还可包括设置第二SR锁存器。图3中示出了一个示例，其中置位信号clkd_m1<0>被脉冲调制以使字线w1_m1<0>导通。图7中示出了另一示例，其中置位信号clkd_m17被脉冲调制以使字线w1_m1511导通。图2的例子示出了具有相同索引的字线被导通，而图7的例子示出了具有不同索引的字线被导通。

在动作1040处，可以通过将第二字线的电压施加到第二SR锁存器中的晶体管来将第二字线保持在导通状态。动作1040类似于动作1020，但发生在第二字线和第二SR锁存器处。

在动作1050处，通过改变第一SR锁存器的第一复位信号来关断第一字线。在图2的实施例中，复位信号rst_m0是提供到PMOS晶体管的栅极的有效低信号。在这种情况下，动作1050可以包括将复位信号从高改变为低，从而导通上拉晶体管210。当然，虽然本示例讨论了PMOS晶体管和有效低信号的使用，但是其他实现方式可以使用有效高信号和NMOS晶体管。

动作1060类似于动作1050。通过改变第二SR锁存器的第二复位信号来关断第二字线。在图2的实施例中，有效低复位信号从高值变为低值以导通PMOS下拉晶体管。在图7的实施例中，复位信号rst_n_m1从高值变为低值以导通PMOS下拉晶体管。

查看动作1050和1060，它们一起关断在相同时钟周期内驱动的两个不同存储器核中的两个不同字线。换句话说，两个不同的字线在重叠的周期内被导通，然后被关断(即，第一核中的字线首先被导通，并且字线和第二核被导通，同时第一核中的字线仍然导通，并且第一核中的字线首先被关断，同时第二核中的字线仍然导通)。

实现方式的范围不限于图10所示的特定动作。相反，其它实现方式可以添加、省略、重新排列或修改一个或多个动作。在一个示例中，实现方式可以在每个时钟周期或至少在随后的非连续周期中重复动作1010-1060。动作1010-1060可以被适当地执行多次以读取或写入所请求的数据。当驱动字线时，其允许从存储器读取数据字节，其中所述数据字节被写入到存储器设备中对应于CPU、GPU或其它处理装置已知的逻辑位置的物理位置或从所述物理位置读取。多个时钟周期可用于读取或写入多个字节的数据，其中所使用的时钟周期与读取或写入请求的大小相适应。

如本领域的技术人员现在将理解的并且取决于手头的特定应用，在不脱离本公开的精神和范围的情况下，可以在本公开的设备的材料、装置、配置和使用方法中做出许多修改、替换和变型。鉴于此，本公开的范围不应限于在此示出和描述的特定实现的范围，因为它们仅是通过其一些示例的方式，而是应与下文所附的权利要求及其功能等同物的范围完全相称。

Claims (31)

1.一种存储器设备，包括：

存储器位单元的第一核；

存储器位单元的第二核；

预解码电路系统，由所述第一核和所述第二核共享；以及

行解码器，耦合到所述预解码电路系统、所述第一核和所述第二核，所述行解码器包括第一置位复位(SR)锁存器和第二SR锁存器，所述第一SR锁存器耦合到所述第一核的第一字线，所述第二SR锁存器耦合到所述第二核的第二字线。

2.根据权利要求1所述的存储器设备，还包括：

第一反相器，在所述第一SR锁存器与所述第一字线之间；以及

所述第一SR锁存器的第一晶体管，被栅极耦合到所述第一字线。

3.根据权利要求2所述的存储器设备，还包括：

第二反相器，在所述第二SR锁存器与所述第二字线之间；以及

所述第二SR锁存器的第二晶体管，被栅极耦合到所述第二字线。

4.根据权利要求1所述的存储器设备，还包括：

所述第一SR锁存器中的下拉晶体管，被栅极耦合到所述第一字线。

5.根据权利要求4所述的存储器设备，其中所述下拉晶体管包括负沟道金属氧化物半导体(NMOS)器件。

6.根据权利要求1所述的存储器设备，其中所述第一SR锁存器包括：

第一上拉晶体管，通过第一反相器耦合到所述第一字线，其中所述第一上拉晶体管被栅极耦合到第一复位信号。

7.根据权利要求6所述的存储器设备，其中所述第一上拉晶体管包括正沟道金属氧化物半导体(PMOS)器件。

8.根据权利要求1所述的存储器设备，其中所述第一SR锁存器包括：

第一下拉晶体管，被栅极耦合到第一置位信号。

9.根据权利要求8所述的存储器设备，其中所述第一下拉晶体管包括负沟道金属氧化物半导体(NMOS)器件。

10.根据权利要求1所述的存储器设备，其中所述第一SR锁存器包括：

第一上拉晶体管，被栅极耦合到所述第一字线。

11.根据权利要求10所述的存储器设备，其中所述第一上拉晶体管包括正沟道金属氧化物半导体(PMOS)器件。

12.根据权利要求1所述的存储器设备，其中所述第一SR锁存器包括：

第一正沟道金属氧化物半导体(PMOS)晶体管，被栅极耦合到NOR门的输出并且通过反相器进一步耦合到所述第一字线。

13.根据权利要求1所述的存储器设备，其中所述第一SR锁存器包括：

第一负沟道金属氧化物半导体(NMOS)晶体管，被栅极耦合到NOR门的输出并且通过反相器进一步耦合到所述第一字线。

14.根据权利要求1所述的存储器设备，其中所述第一SR锁存器包括：

第一正沟道金属氧化物半导体(PMOS)晶体管，被栅极耦合到第一置位信号并且通过反相器进一步耦合到所述第一字线。

15.根据权利要求1所述的存储器设备，其中所述第一SR锁存器包括：

第一负沟道金属氧化物半导体(NMOS)晶体管，被栅极耦合到第一复位信号并且进一步耦合到地。

16.根据权利要求1所述的存储器设备，其中所述第一SR锁存器包括第一多个交叉耦合的NOR门。

17.一种在分时存储器架构中执行的方法，所述方法包括：

驱动存储器位单元的第一核中的第一字线，包括通过使用第一置位信号来设置第一置位复位(SR)锁存器；

将所述第一字线的电压保持在导通状态，包括将所述第一字线的所述电压施加到所述第一SR锁存器中的第一晶体管；

驱动存储器位单元的第二核中的第二字线，包括通过使用第二置位信号设置第二SR锁存器；

将所述第二字线的电压保持在所述导通状态，包括将所述第二字线的所述电压施加到所述第二SR锁存器中的第二晶体管；以及

在驱动所述第一字线之后，通过改变所述第一SR锁存器的第一复位信号来关断所述第一字线。

18.根据权利要求17所述的方法，还包括：

在驱动所述第二字线之后，通过改变第二SR锁存器的第二复位信号来关断所述第二字线。

19.根据权利要求17所述的方法，还包括：

在所述第一字线达到所述导通状态之后，移除所述第一置位信号。

20.根据权利要求17所述的方法，还包括：

在所述第二字线达到所述导通状态之后，移除所述第二置位信号。

21.根据权利要求17所述的方法，其中所述第一复位信号包括有效低信号。

22.一种片上系统(SOC)，包括：

分时存储器设备，具有存储器位单元的第一核和存储器位单元的第二核；

用于将地址位转换为经预解码的信号的部件；以及

用于接收所述经预解码的信号并且用于根据所述经预解码的信号在所述分时存储器设备中存取数据的部件，所述接收部件包括行解码器阵列，所述阵列中的每行解码器具有第一置位复位(SR)锁存器和第二SR锁存器，所述第一SR锁存器耦合到所述第一核，所述第二SR锁存器耦合到所述第二核。

23.根据权利要求22所述的SOC，其中所述接收部件包括多个NOR门，所述多个NOR门中的每个NOR门被布置在相应的SR锁存器输入处并且耦合到所述转换部件。

24.根据权利要求22所述的SOC，其中所述阵列中的第一行解码器包括：反相器、第一上拉晶体管和第二晶体管，所述反相器耦合到字线，所述第一上拉晶体管耦合到所述反相器的输入和功率轨，并且所述第二晶体管被栅极耦合到所述字线。

25.根据权利要求22所述的SOC，其中所述阵列中的第一行解码器包括交叉耦合的NOR门的布置。

26.一种片上系统(SOC)，包括：

存储器位单元的第一核；

存储器位单元的第二核；以及

多个行解码器，由所述第一核和所述第二核共享，其中所述多个行解码器中的第一行解码器包括第一置位复位(SR)锁存器和第二SR锁存器，所述第一SR锁存器耦合到所述第一核的第一字线，所述第二SR锁存器耦合到所述第二核的第二字线。

27.根据权利要求26所述的SOC，其中所述第二SR锁存器包括：第一反相器、第一上拉晶体管、第二反相器、第三上拉晶体管和第四晶体管，所述第一反相器耦合到所述第一字线，所述第一上拉晶体管耦合到所述第一反相器的输入和功率轨，所述第二晶体管被栅极耦合到所述第一字线，所述第二反相器耦合到所述第二字线，所述第三上拉晶体管耦合到所述第二反相器的输入和所述功率轨，并且所述第四晶体管被栅极耦合到所述第二字线。

28.根据权利要求27所述的SOC，其中所述第二晶体管包括下拉晶体管。

29.根据权利要求28所述的SOC，其中所述下拉晶体管包括负沟道金属氧化物半导体(NMOS)器件，所述负沟道金属氧化物半导体(NMOS)器件将所述第一反相器的所述输入耦合到地。

30.根据权利要求27所述的SOC，其中所述第一上拉晶体管被栅极耦合到第一复位信号。

31.根据权利要求30所述的SOC，其中所述第一上拉晶体管包括正沟道金属氧化物半导体(PMOS)器件。

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