DE69117784T2

DE69117784T2 - On-Chip-Spannungsregler und Halbleiterspeichervorrichtung mit Verwendung desgleichen

Info

Publication number: DE69117784T2
Application number: DE69117784T
Authority: DE
Inventors: Masao Taguchi
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 1990-03-30
Filing date: 1991-03-28
Publication date: 1996-10-24
Anticipated expiration: 2011-03-29
Also published as: JPH04212782A; EP0449310A2; EP0449310B1; EP0449310A3; US5097303A; JP3124781B2; DE69117784D1; KR910017630A; KR940009835B1

Description

Die Erfindung bezieht sich allgemein auf integrierte Halbleiterschaltungen. Sie betrifft speziell einen On-Chip-Spannungsregler zur Erzeugung einer internen Versorgungsspannung aus einer externen Versorgungsspannung.
Mit der Verringerung der charakteristischen Größe von LSIs verringern sich die Abmessungen der in den LSIs realisierten Transistoren, und die Durchbruchsspannungen der LSI-Transistoren nehmen ab. Es gibt zwei mögliche Lösungsansätze zur Optimierung des Verhältnisses zwischen der Versorgungsspannung und der charakteristischen Größe. Der erste Lösungsansatz besteht darin, einen Transistor mit einer Gate-Länge von etwa 0,8 µm herzustellen, die genügend groß ist, um einer Versorgungsspannung von beispielsweise 5 Volt standzuhalten. Der zweite Lösungsansatz besteht darin, einen Transistor mit einer Gate- Länge von etwa 0,5 µm herzustellen, die sich für eine reduzierte Versorgungsspannung von beispielsweise 3,3 Volt eignet. Hierbei ist zu berücksichtigen, daß der nach dem zweiten Lösungsansatz hergestellte Transistor schneller arbeiten kann, als der nach dem ersten Lösungsansatz hergestellte Transistor. Hieraus folgt daß die Versorgungsspannung auf einen geeigneten Wert herabgesetzt werden muß, wenn die Integrationsdichte größer wird. Andererseits sind viele IC-Chips für eine standardisierte äußere Versorgungsspannung von 5 Volt ausgelegt. Es ist deshalb erforderlich, aus der standardisierten externen Versorgungsspannung innerhalb der einzelnen IC-Chips eine in geeigneter Weise reduzierte Versorgungsspannung zu erzeugen.
Fig. 1A zeigt einen bekannten On-Chip-Spannungsregler für eine innerhalb des Chips erfolgende Erzeugung einer Spannung, die kleiner ist als eine äußere Spannung. Ein Regeltransistor Q1 dient als Serienregler für eine externe Versorgungsspannung VEXT von beispielsweise 5 Volt. Der Regeltransistor Q1 erzeugt aus der externen Versorgungsspannung VEXT von 5 Volt eine interne Versorgungsspannung VINT von beispielsweise 3,3 Volt. Das Gate des Regeltransistors Q1 wird von einer Spannung aufgeladen, die durch Gleichrichten einer von ein einem Ringoszillator OSC erzeugten Wechselspannung gewonnen wird. Die Gate- Spannung, die mit VG1 bezeichnet ist, wird durch einen Transistor Q4 auf einen festen Spannungswert "geklemmt", weil die Source des Transistors Q4 auf eine Referenzspannung VREF gesetzt ist. Die Referenzspannung VREF kann nach einem bekannten Verfahren, z. B. mit der Schwellwertspannung eines MOS-Transistors, erzeugt werden.
Ein Transistor Q2 dient dazu, das Gate des Regeltransistors Q1 aufzuladen, wenn die Stromversorgung eingeschaltet wird. Die Referenzspannung VREF wird außerdem dem Gate des Transistors Q2 und dem Oszillator OSC zugeführt. Die Referenzspannung VREF ermöglicht es dem Oszillator OSC, eine feste Oszillatorspannung zu erzeugen. Zwischen dem Oszillator OSC und der Source des Transistors Q2 ist ein Kondensator C angeordnet, der die Ladespannung erhöht. Wenn die Ausgangsspannung des Oszillators OSC beispielsweise negativ ist, wird der Kondensator C über den Transistor Q2 aufgeladen, so daß der Anschluß des Kondensators C auf der Seite des Transistors Q2 positiv ist. Wenn hingegen die Ausgangsspannung des Oszillators OSC positiv ist, wird die Ladespannung vergrößert, so daß sie gleich der Summe der positiven Ausgangsspannung des Oszillators OSC und der an dem Kondensator C auftretenden Spannung wird. Der Oszillator OSC dient zur Erzeugung der großen Gate-Spannung VG1 des Regeltransistors Q1 und zur Gewinnung der stabilisierten internen Spannung VINT. Der Oszillator OSC kann durch eine andere Anordnung ersetzt werden, die schwingt und ein Spannungssignal gleich richtet, so daß eine Spitzenspannung gewonnen werden kann.
Fig. 1B zeigt den Drain-Strom (ID) über der Gate-Source-Spannung (VGS) des Regeltransistors Q1. Der Drain-Strom ID kann definiert werden als ID = k(VG-Vth)², worin k eine Proportionalitätskonstante und Vth die Schwellwertspannung des Regeltransistors Q1 bedeuten. Das heißt, die Einschalt-Kennlinie des Regeltransistors Q1 ist dem Quadrat seiner Gate- Source-Spannung VGS proportional. Wenn sich der in dem Chip verbrauchte Strom um ΔI ändert, ändert sich die interne Spannung VINT um ΔV. Wenn es sich um ein DRAM handelt, fließt im Stand-by-Betrieb ein Strom von etwa 0,1 mA durch den Regeltransistor Q1. Wenn hingegen eine interne Schaltung des DRAM aktiviert wird, steigt der Spitzenstrom, der durch den Regeltransistor Q1 fließt auf etwa 100 mA. Das heißt, der Strom im aktiven Zustand ist etwa 1000-mal so groß wie im Stand-by-Betrieb. Es ist zwar möglich, die Gate-Breite zu vergrößern, um den Proportionalitätsfaktor k zu vergrößern. Eine Vergrößerung der Gate-Breite führt jedoch zu einer Verringerung der Integrationsdichte. Die vorangehenden Erläuterungen lassen erkennen, daß es unmöglich ist, die interne Spannung VINT auf eine feste Spannung zu regeln, wenn der in der internen Schaltung verbrauchte Strom variiert. Eine Vergrößerung der Gate-Breite führt außerdem zu einer Vergrößerung eines "Unterschwellwert"-Stroms, und die Schwellwertspannung des Transistors Q1 wird stark herabgesetzt. Wenn die Änderung des in den internen Chip verbrauchten Stroms 1000-mal so groß ist, wie der Strom im Stand-by-Betrieb, verursacht dies also große Änderungen der internen Spannung VINT.
Fig. 1C zeigt einen weiteren bekannten On-Chip-Spannungsregler, mit dem das Ziel verfolgt wird, die Änderungen der internen Spannung VINT zu unterdrücken. Die Gate-Spannung des Regeltransistors Q1 wird durch das Ausgangssignal eines analogen Differenzverstärkers vom Stromspiegeltyp gesteuert, der aus den Transistoren Q11 bis Q14 besteht. Das heißt, dem Gate des Transistors Q12 wird von der Source des Transistors Q1, d. h. von einem Knoten, an dem die interne Spannung VINT ausgegeben wird, ein Rückkopplungssignal zugeführt. Die Referenzspannung VREF wird an das Gate des Transistors Q11 angelegt. Dadurch wird die interne Spannung VINT stets auf den Wert der Referenzspannung VREF gesteuert. Dadurch wird verhindert, daß Änderungen des Laststroms, d. h. des Drain-Stroms des Transistors Q1, einen starken Einfluß auf die interne Spannung VINT ausüben.
Die Schaltung weist zwar gute Spannungsstabilität auf, es müssen jedoch ständig Ströme von 100 Mikroampere durch die Transistoren Q11 und Q12 fließen, um den für die analoge Differenzverstärkerschaltung erforderlichen Übertragungs-(Verstärkungs)-Faktor zu erreichen. Deshalb hat Schaltung von Fig. 1C einen relativ großen Stromverbrauch im Stand-by- Betrieb. Außerdem muß bei der Herstellung der Schaltung darauf geachtet werden, daß die Rückkopplungsschaltung stabil arbeiten kann. Wenn diese Forderung nicht erfüllt ist, neigt die interne Spannung VINT zum Überschwingen. Im ungünstigsten Fall schwingt die Rückkopplungsschaltung.
Aus US-A-4 649 291 ist ein On-Chip-Spannungsregler zur Steuerung des Gates eines Regeltransistors bekannt. Der Regeltransistor besitzt einen ersten Anschluß für eine externe Versorgungsspannung und einen zweiten Anschluß, der mit einer internen Schaltung verbindbar ist, die auf einem Chip ausgebildet ist, auf dem auch der On-Chip-Spannungsregler ausgebildet ist. Nach diesem bekannten Dokument umfaßt der On-Chip-Spannungsregler Taktempfangsmittel zum Empfang eines vorbestimmten Taktsignals, das auf eine Operation der internen Schaltung bezogen ist, sowie Regelungsmittel, die mit den Taktempfangsmitteln und dem Regeltransistor verbunden sind, um auf der Basis des Zustands des vorbestimmten Taktsignals eine Gate-Spannung zu erzeugen, die an das Gate des Regeltransistors ausgegeben wird, so daß der Regeltransistor unabhängig davon, ob die interne Schaltung in Betrieb ist oder nicht, aus der externen Versorgungsspannung eine im wesentlichen feste interne Spannung erzeugen kann.
Es ist ein allgemeines Ziel der vorliegenden Erfindung einen neuen und gebrauchstüchtigen On-Chip-Spannungsregler zu schaffen, bei dem die erwähnten Nachteile beseitigt sind.
Ein spezielles Ziel der Erfindung besteht darin, einen On-Chip-Spannungsregler zu schaffen, der in der Lage ist, eine interne Spannung zu erzeugen, die durch Änderungen des Laststroms nur wenig beeinflußt wird und im Stand-by-Betrieb nur wenig Strom verbraucht.
Gemäß der Erfindung werden diese Ziele erreicht durch einen On-Chip-Spannungsregler zur Steuerung des Gates eines Regeltransistors, der einen ersten Anschluß besitzt, dem eine erste externe Versorgungsspannung zuführbar ist, und einen zweiten Anschluß, der mit einer internen Schaltung verbindbar ist, die auf einem Chip ausgebildet ist, auf dem der On- Chip-Spannungsregler ausgebildet ist, wobei der On-Chip-Spannungsregler eine Taktempfangseineinrichtung aufweist zum Empfang eines vorbestimmten Taktsignals, das auf eine Operation der internen Schaltung bezogen ist, sowie eine mit der Taktempfangseineinrichtung und dem Regeltransistor verbundene Regeleinrichtung zur Erzeugung einer an das Gate des Regeltransistors ausgegebenen Gatespannung auf der Basis eines Zustands des vorbestimmten Taktsignals derart, daß der Regeltransistor unabhängig davon, ob die interne Schaltung in Betrieb ist oder nicht, aus der externen Spannung eine im wesentlichen feste interne Spannung erzeugen kann, wobei dem Gate des Regeltransistors eine Kapazität hinzugefügt ist, und das Gate-Potential des Regeltransistors auf der Basis der aktiven Periode des Taktsignals oder seiner Frequenz gesteuert wird.
Weitere Ziele, Merkmale und Vorteile der Erfindung werden in der folgenden Beschreibung aufgezeigt, die auf die anliegenden Zeichnungen Bezug nimmt.
Fig. 1A zeigt die Schaltung eines bekannten Internspannungsreglers,
Fig. 1B zeigt die Kennlinie des Drain-Stroms über der Gate-Source-Spannung eines Regeltransistors von Fig. 1A,
Fig. 1C zeigt die Schaltung eines weiteren bekannten Internspannungsreglers,
Fig. 2 zeigt die Schaltung eines On-Chip-Spannungsreglers nach einem ersten bevorzugten Ausführungsbeispiel der Erfindung,
Fig. 3 zeigt ein Wellenformdiagramm, anhand dessen die Funktion des Spannungsreglers von Fig. 2 veranschaulicht wird,
Fig. 4A zeigt die Schaltung eines On-Chip-Spannungsreglers nach einem zweiten bevorzugten Ausführungsbeispiel der Erfindung,
Fig. 4B zeigt eine Querschnittsansicht einer Halbleiter-Schichtstruktur, in der einige der in
Fig. 4A dargestellten Transistoren realisiert sind,
Fig. 4C zeigt eine Querschnittsansicht einer Variante der Schichtstruktur von Fig. 4B,
Fig. 5 zeigt die Schaltung einer Variante des On-Chip-Spannungsreglers von Fig. 2,
Fig. 6 zeigt eine DRAM-Anordnung mit dem On-Chip-Spannungsregler gemäß der Erfindung,
Fig. 7 zeigt die Schaltung eines Adressen-Übergangsdetektors in dem DRAM von Fig. 6,
Fig. 8 zeigt die Schaltung des in Fig. 6 dargestellten Internspannungsreglers,
Fig. 9 zeigt ein Wellenformdiagramm zur Erläuterung der Funktion der Schaltung von Fig. 8,
Fig. 10 zeigt die Schaltung einer Variante des Internspannungsreglers von Fig. 6.
In der Anordnung von Fig. 2 steuert ein On-Chip-Spannungsregler 100 den Regeltransistor Q1. Der Spannungsregler 100 besitzt einen Eingang, dem ein Taktsignal zugeführt wird, sowie einen Ausgang (Knoten N), der mit dem Gate des von einem n-Kanal-MOS- Transistor gebildeten Regeltransistors Q1 verbunden ist. Der Spannungsregler 100 besteht aus einer Konstantstromquelle I, in Diodenschaltung betriebenen und in Reihe geschalteten n-Kanal-MOS-Transistoren Q26, Q27, Q28 und Q29, einem n-Kanal-MOS-Transistor Q30 und einem Kondensator C.
Die Konstantstromquelle I und die Transistoren Q26 bis Q29 sind in Reihe geschaltet und zwischen einer positiven internen Spannungsleitung mit einer Spannung VA und Masse angeordnet. Das Gate der einzelnen Transistoren Q26 bis Q29 ist mit der jeweiligen Drain- Elektrode verbunden. Der Transistor Q30 ist parallel zu dem Transistor Q29 angeordnet. An dem Gate des Transistors Q30 liegt ein low-aktives Taktsignal . Wenn das Taktsignal auf niedrigen Pegel (Low) wechselt, wird eine entsprechende interne Schaltung (die in Fig. 2 als Last L dargestellt ist) in dem Chip aktiviert. Der Kondensator C ist zwischen den Knoten N1 und Masse angeordnet.
Es sei angenommen, daß jeder der Transistoren Q26 bis Q29 die gleiche Schwellwertspannung Vth hat und V1 = 3 Vth und V2 = Vth ist, wobei V1 Spannung ist, die an den in Reihe geschalteten Transistoren Q26 bis Q28 abfällt, und V2 die Spannung, die an dem Transistor Q29 abfällt. Wenn das Taktsignal auf niedrigem Pegel gehalten wird, ist der Transistor Q30 nichtleitend, so daß die Spannung V2 zu der Spannung V1 addiert wird. Wenn das Taktsignal auf hohen Pegel umschaltet, wird der Transistor Q30 leitend und damit die Spannung V2 gleich Null. Das heißt, das Potential des Knotens N1 (das gleich der Gate- Spannung VG1 des Regeltransistors Q1 ist) ist gleich 4Vth (= V1 + V2), wenn der Transistor Q30 nichtleitend ist, und 3Vth (= V1) wenn der Transistor Q30 leitend ist.
Die (der internen Schaltung entsprechende) Last L auf dem Chip, auf dem auch der Spannungsregler angeordnet ist, wird im Stand-by-Betrieb beibehalten, das low-aktive Taktsignal CLK wird auf hohen Pegel gehalten. Während dieser Zeit ist der Transistor Q30 leitend, die Gate-Spannung des Regeltransistors Q30 ist gleich der Summe der Schwellwertspannungen Vth der Transistoren Q26 bis Q28. Ein den Transistoren Q26 bis Q28 zugeführter Vorstrom, der von der Konstantstromquelle 1 geliefert wird, ermöglicht die Ausbildung der Spannung V1, die sich auch dann nicht ändert, wenn sich die Spannung VA ändert. Die interne Spannung VA wird vorzugsweise höher angesetzt als der Standardwert der externen Versorgungsspannung VEXT, wenn der Transistor Q1 ein Transistor vom Anreicherungstyp ist. Es sei erwähnt, daß die interne Spannung VINT nicht notwendigerweise höher sein muß als die externe Versorgungsspannung VEXT, jedoch höher sein muß als deren Standardwert. Die Source-Spannung des Transistors Q1 ist geringfügig niedriger als das Potential VG1 an dem Knoten N1. Das heißt
VINT = VG1-VGS
worin VGS die Gate-Source-Vorspannung des Regeltransistors Q1 ist, die dem Strom entspricht, der im Stand-by-Betrieb in der Last L verbraucht wird. Sie ist außerdem etwa gleich der Schwellwertspannung Vth des Regeltransistors Q1.
Wie Fig. 3 zeigt, fällt das Taktsignal ab, so daß der Chip aktiviert wird und eine darin angeordnete interne Schaltung zu arbeiten beginnt. Damit beginnt ein Anstieg der in der internen Schaltung verbrauchten Energie. Wenn das Taktsignal auf niedrigen Pegel wechselt, wird der Transistor Q30 nichtleitend. Dadurch wächst die Gate-Spannung VG1 des Regeltransistors Q1 um die Spannung V2 an, die gleich der Schwellwertspannung Vth des Transistors Q29 ist. Der Anstieg der Gate-Spannung VG1 wirkt mit einem Ladevorgang zusammen, bei dem der von der Konstantstromquelle I erzeugte Strom eine große Kapazität auflädt, die den Kondensator C1 und die Gate-Kapazität des Regeltransistors Q1 umfaßt. Dies hat zur Folge, daß der Anstieg der Gate-Spannung VG1 nicht rasch vonstatten geht. Wenn das Taktsignal einige Male wiederholt ein- und ausgeschaltet wird, wie dies in Fig. 3 dargestellt ist, nimmt die Gate-Spannung VG1 des Regeltransistors Q1 im Zeitpunkt t&sub3; den Wert (V1 + V2) an. Zwischen den Zeitpunkten t&sub1; und t&sub2; nimmt die interne Spannung VINT geringfügig ab. Bei dem bekannten Spannungsregler von Fig. 1A oder Fig. 1C nimmt hingegen die interne Spannung VINT auch nach der Zeit t&sub2; kontinuierlich ab, wie dies in Fig. 3 durch die gestrichelte Linie C2 angedeutet ist. Dies bedeutet, daß sich die interne Spannung VINT stark ändert. Wenn der Transistor Q30 weggelassen wird, nimmt die interne Spannung VINT nach dem Zeitpunkt t&sub2; kontinuierlich ab. Bei dem Ausführungsbeispiel der Erfindung wird jedesmal, wenn der Transistor Q30 nichtleitend wird, die Spannung V2, die gleich der Schwellwertspannung Vth des Transistors Q29 ist, zu der Spannung V1 hinzuaddiert, so daß die Gate-Spannung VG1 des Regeltransistors Q1 anwächst.
Während der Zeit, in der das Taktsignal wiederholt ein- und ausgeschaltet wird, liegt das Potential des Knotens N1, d. h. die Gate-Spannung VG1 nahe bei (V1 und V2). Wenn das Taktsignal für lange Zeit auf dem niedrigen Pegel gehalten wird, wird das Potential des Knotens N1 gleich (V1 + V2). Mit anderen Worten, der Regeltransistor Q1 wird so gesteuert, daß sein Innenwiderstand abnimmt. Die Gate-Spannung VG1 des Regeltransistors Q1 wird in der oben beschriebenen Weise so geregelt, daß eine Verringerung der internen Spannung VINT kompensiert wird.
Wenn das Taktsignal in den Stand-by-Betrieb zurückkehrt, hört die interne Schaltung auf zu arbeiten. Unmittelbar nachdem das Taktsignal auf hohen Pegel kommt, nimmt das Potential des Knotens N1 einen exzessiv großen Wert an (Überschwingen). Somit wächst die interne Spannung VINT zwischen den Zeitpunkten t&sub4; und t&sub5; in einer Übergangsphase an. Im Zeitpunkt t&sub6; kehrt die interne Spannung VINT jedoch auf den ursprünglichen Wert (= V2) zurück.
Der Innenwiderstand des Regeltransistors Q1 wird, wie oben beschrieben, auf der Basis der EIN/AUS-Frequenz (oder der aktivierten Periode) des Taktsignals gesteuert. Mit dieser Anordnung wird es möglich, Änderungen der internen Spannung VINT zu unterdrücken. Es sei hier erwähnt, daß die in Fig. 2 dargestellte Anordnung keine Differenzverstärkerschaltung verwendet. Deshalb wird auch keine Energie in einem solchen Differenzverstärker verbraucht. Außerdem ist keine Rückkopplungsschleife vorhanden, so daß die Gefahr des Schwingens nicht auftritt.
Der Innenwiderstand des Regeltransistors Q1 ändert sich, wie beschrieben, derart, daß der Spannungsabfall, der dann auftritt, wenn ein geringer Strom durch die interne Schaltung fließt, im wesentlichen gleich dem Spannungsabfall ist, der dann auftritt, wenn ein großer Strom durch die interne Schaltung fließt. Die Last L umfaßt im allgemeinen die Kapazität eines Schaltungselements und/oder eine parasitäre Kapazität. Die interne Spannung VINT ist mit dem Aufladen und Entladen einer solchen Kapazität verknüpft. Somit laufen Änderungen langsam ab. Wenn das Taktsignal häufig zwischen dem Stand-by-Betrieb und dem aktivierten Modus umgeschaltet wird, werden die Kapazität des Kondensators C und/oder einer Änderung des Innenwiderstands des Regeltransistors Q1 so eingestellt, daß die interne Spannung VINT im wesentlichen stets einen festen Wert hat.
Im folgenden sei nun anhand von Fig. 4A und 4B ein zweites bevorzugtes Ausführungsbeispiel der Erfindung beschrieben. In Fig. 4A und 4B sind diejenigen Teile, die Teilen von Fig. 3 entsprechen, mit den selben Bezugszeichen versehen wie dort. Der mit 100A bezeichnete On-Chip-Spannungsregler nach dem zweiten bevorzugten Ausführungsbeispiel umfaßt eine Konstantstromquelle I, die aus einem n-Kanal-MOS-Transistor vom Verarmungstyp besteht, dessen Gate- und Source kurzgeschlossen sind. Der Regeltransistor Q1 ist ebenfalls ein n-Kanal-MOS-Transistor, dessen Gate- und Source kurzgeschlossen sind. Die Schaltung ist so ausgebildet, daß in einem "Fünf-Röhren-Kennlinienbereich" ein großer Strom durch den Regeltransistor Q1 fließt. Dieser Vorgang führt zu einem Substratstrom.
Fig. 4B zeigt den Querschnitt eines Halbleiterchips, der den Transistor Q1 oder Q25 von Fig. 4A verkörpert. Der Transistor ist, wie dargestellt, in einem p-Silizium-Substrat 1 ausgebildet, das von einer in dem Chip erzeugten Substrat-Vorspannung VBB (oder VSS) vorgespannt wird. Der Substratstrom fließt in eine VBB-Generatorschaltung (die einem weiter unten beschriebenen Substrat-Vorspannungsgenerator entspricht) und bewirkt, daß die VBB- Generatorschaltung unstabil arbeitet. Um dieses Problem zu beseitigen, ist in dem p- Substrat 1 ein n-Graben 2 ausgebildet, und in dem n-Graben 2 ist ein p-Graben 3 ausgebildet. Der p-Graben 3 ist elektrisch mit einer Source-Region S verbunden. Bei dieser Anordnung überlappt sich der von dem Regeltransistor Q1 erzeugte Strom mit dem Ausgangsstrom des Regeltransistors Q1, wodurch das aus dem Substratstrom entstehende Problem eliminiert ist.
Der Transistor Q25 kann in der gleichen Weise hergestellt werden wie der Regeltransistor Q1. Der Grund dafür, daß der Transistor Q25 in dem p-Graben innerhalb des n-Grabens ausgebildet ist, unterscheidet sich von dem oben beschriebenen Grund, der den Regeltransistor Q1 betrifft. Der Transistor Q25 arbeitet als Konstantstromquelle, weil das Gate mit der Source verbunden ist. Da der kontante Ausgangsstrom des Transistors Q25 an dessen Source abgegeben wird, bewirkt eine Änderung der Source-Spannung eine Änderung der Backgate-Spannung (die der Potentialdifferenz zwischen der Source des Transistors Q25 und dem Potential des p-Substrats 1 entspricht, das das Backgate bildet), wenn der Transistor Q25 direkt in dem p-Substrat ausgebildet ist. Somit tritt ein sog. Substrat-Vorspannungseffekt auf, der das Konstantstromverhalten des Transistors Q25 beeinträchtigt. Der Substrat-Vorspannungseffekt bewirkt, daß die Schwellwertspannung Vth des Transistors Q25 anwächst und damit der Drain-Strom abnimmt, wenn die Backgate-Vorspannung größer wird.
Andererseits ist die in Fig. 4B dargestellte Schichtstruktur so ausgebildet, daß das Backgate von dem p-Graben 3 in dem n-Graben 2 gebildet wird und der p-Graben 3 mit der Source 5 verbunden ist. Wenn sich die Source-Spannung ändert, ändert sich deshalb auch die Backgate-Spannung, so daß eine Änderung des Drain-Stroms aufgrund des Substrat-Vorspannungseffekts unterdrückt werden kann. Man erhält deshalb ein gutes Konstantstromverhalten.
Der Transistor Q25 ist ein MOS-Transistor vom Verarmungstyp. Es deshalb nicht erforderlich, die oben erwähnte Spannung VA vorzusehen, die, wie in Fig. 2 dargestellt, größer ist als der Standardwert der externen Versorgungsspannung VEXT. Es ist erforderlich, die Spannung VA, die größer ist als die Versorgungsspannung VEXT, innerhalb des Chips zu erzeugen. Eine solche VA-Generatorschaltung verbraucht etwas Energie. Deshalb ist die in Fig. 4A dargestellte Anordnung in den meisten Fällen vorzuziehen.
Fig. 4C zeigt den Querschnitt einer anderen Schichtstruktur, die so ausgebildet ist, daß der oben beschriebene Substrat-Vorspannungseffekt verhindert wird. Um die Backgate-Spannung der Source-Spannung gleich zu machen, ist ein Transistor in einem p-Graben 5 ausgebildet, der in einem n-Siliziumsubstrat 4 ausgebildet ist, und der p-Graben 5 ist elektrisch mit der Source S verbunden.
Die Schaltungsstruktur, mit der die Gate-Spannung VG1 des Regeltransistors Q1 erzeugt und zum Schwingen gebracht wird, ist nicht auf die oben erwähnte Schaltung beschränkt. Fig. 5 zeigt eine Anordnung, in der m Transistoren (m ganzzahlig und gleich oder größer als 1) und n Transistoren (n ganzzahlig und gleich oder größer als 1) in Reihe geschaltet. Wenn das Taktsignal niedrigen Pegel hat, wird eine Spannung n · Vth zu einer Spannung m · Vth addiert. Die m Transistoren und n Transistoren können alternativ durch andere Widerstandselemente, wie Dioden, ersetzt werden.
Im folgenden sei eine Halbleiter-Speicheranordnung beschrieben, bei der der oben erwähnte On-Chip-Spannungsregler verwendet wird. Fig. 6 zeigt eine DRAM-Anordnung mit einem -(Zeilenadressen-Tast)-System 200, einem -(Spaltenadressen-Tast)-System 300, einem Lesesystem 400 und einer Schaltung 500 zur Erzeugung einer internen Spannung. Das -System 200 arbeitet nach Maßgabe eines Zeilenadressen-Tastsignals oder eines mit dem -Signal synchronisierten Takts. Das -System 300 arbeitet nach Maßgabe eines Spaltenadressen-Tastsignals CAS oder eines mit dem CAS-Signal synchronisierten Takts. Das Lesesystem 300 arbeitet nach Maßgabe eines Paares von Leseverstärker-Treibertakten Φs und s. Die Schaltung 500 zur Erzeugung der internen Spannung enthält drei Internspannungsgeneratoren 37, 38 und 39.
Das -System 200 enthält einen Adressenpuffer 12a, einen Vordekodierer 12b, einen Zeilenadressen-Dekodierer 16, einen Taktgenerator 18, eine Betriebsartsteuerung 32 und einen Auffrisch-Adressenzähler 34. Das -System 300 enthält den Adressenpuffer 12a, den Vordekodierer 12b, einen Spaltenadressen-Dekodierer 14, einen Taktgenerator 22, einen Schreibtaktgenerator 26 und einen Daten-Eingangspuffer 28. Das Lesesystem 300 enthält ein Speicherzellen-Array 10 und ein Leseverstärker-Eingabe/Ausgabe-Gatter 24.
Das Speicherzellen-Array 10 besitzt eine Mehrzahl von Speicherzellen, die in Zeilen und Spalten angeordnet und mit Wort-Leitungen und Bit-Leitungen verbunden sind.
Ein Multiplex-Adressensignal ADD, das aus Adressenbits A&sub0; bis A&sub1;&sub0; besteht, wird dem Adressenpuffer 12a zugeführt, der ein Spalten-Adressensignal an den Spaltenadressen-Dekodierer 14 ausgibt. Das Adressensignal ADD wird außerdem dem Vordekodierer 12b zugeführt, der ein Zeilenadressensignal an den Zeilenadressen-Dekodierer 16 ausgibt. Dem Taktgenerator 18 wird von einer (nicht dargestellten) externen Einrichtung, z. B. einer zentralen Prozessoreinheit (CPU) das Zeilenadressen-Tastsignal zugeführt. Der Taktgenerator 18 erzeugt ein Taktsignal, das dem Zeilenadressen-Dekodierer 16 zugeführt wird. Das Zeilenadressen-Tastsignal ist ein low-aktives Signal und definiert eine Zeitlage, in der wenigstens eine der Wort-Leitungen von dem Zeilenadressen-Dekodierer 16 ausgewählt wird, sowie eine Zeitlage, in der wenigstens eine der Wort-Leitungen aus dem ausgewählten Zustand zurückgestellt wird. Der Leseverstärker und das Eingabe/Ausgabe-Gatter 24 ist mit dem Spaltenadressen-Dekodierer 14 und dem Speicherzellen-Array 10 verbunden.
Das Spaltenadressen-Tastsignal aus der externen Einrichtung wird über einen Inverter einem UND-Glied 20 zugeführt. Das von dem Taktgenerator 18 ausgegebene Taktsignal wird ebenfalls dem UND-Glied 20 zugeführt. Das Ausgangssignal des UND-Glieds 20 wird dem Taktgenerator 22 zugeführt. Als Reaktion auf das Spaltenadressen-Tastsignal erzeugt der Taktgenerator 22 ein Taktsignal, das dem Spaltenadressen-Dekodierer 14 und dem Adressenpuffer 12a zugeführt wird. Wenn der Spaltenadressen-Dekodierer 14 das Taktsignal aus dem Taktgenerator 22 empfängt, wählt er ein oder mehrere entsprechende Paare von Bit-Leitungen aus. Der Leseverstärker und das Eingabe/Ausgabe-Gatter 24 ist mit den in das Speicherzellen-Array 10 führenden Bit-Leitungen verbunden. Wenn Schreibdaten Din in das Speicherzellen-Array 10 eingeschrieben oder Daten Dout aus ihm ausgelesen werden, werden diese Daten von einem Leseverstärker verstärkt, der in dem Leseverstärker- und Eingabe/Ausgabe-Gatter 24 vorgesehen ist.
Der Schreibtaktgenerator 26 nimmt das Taktsignal aus dem Taktgenerator 22 und ein Schreib-Freigabesignal auf, das von der externen Einrichtung geliefert wird, und erzeugt einen Schreibtakt. Der Daten-Eingabepuffer 28 gibt die Daten Din in einer Zeitlage ein, die durch den von dem Schreibtaktgenerator 26 erzeugten Schreibtakt bestimmt ist. Die von dem Daten-Eingabepuffer 28 ausgegebenen Daten werden dem Leseverstärker- und Eingabe/Ausgabe-Gatter 24 zugeführt und in das Speicherzellen-Array 10 eingeschrieben. Die von dem Leseverstärker- und Eingabe/Ausgabe-Gatter 24 ausgegebenen Daten werden einem Daten-Ausgabepuffer (Ausgangspuffer) 30 zugeführt, der die eingegebenen Daten synchron mit dem Taktsignal aus dem Taktgenerator 22 ausgibt. Die Betriebsartsteuerung 32 nimmt das Spaltenadressen-Tastsignal und das Taktsignal aus dem Taktgenerator 18 auf und erzeugt ein Betriebsartsignal, das vorbestimmten konventionellen Betriebsarten entspricht, z. B. einem Lese/Schreib-Modus, einem Lese-modifizierter-Schreib- Modus oder einem -vor- -Auffrischmodus. Das Betriebsartsignal aus der Betriebsartsteuerung 32 wird dem Auffrisch-Adressenzähler 34 zugeführt, der ein Adressensignal erzeugt, das eine aufzufrischende Speicherzelle angibt. Ein Substratvorspannungsgenerator 36 erzeugt eine Substratvorspannung, z. B. die oben erwähnte Spannung VBB.
Der Internspannungsgenerator 37 der Schaltung 500 zur Erzeugung der internen Spannung ist erfindungsgemäß ausgestaltet. Er hat beispielsweise die in Fig. 4A dargestellte Struktur. Der Internspannungsgenerator 37 erzeugt eine interne Spannung VINT1, die durch das - Signal geregelt wird, das als Taktsignal dem Gate des Transistors Q30 zugeführt wird. Wie weiter unten anhand von Fig. 8 und 9 näher erläutert wird, ist es möglich, aus der Abfallflanke des -Signals Einzelimpulse zu erzeugen und den Einzelimpuls dem Gate des Transistors Q30 als das Taktsignal zuzuführen. Es ist außerdem möglich, eine Mehrzahl aufeinanderfolgender Impulse aus der Abfallflanke des -Signals zu erzeugen und diese Impulse dem Gate des Transistors Q30 zuzuführen. Die interne Spannung VINT1 wird dem -System 200 zugeführt. Die externe Versorgungsspannung VEXT beträgt 5 Volt (Vcc), die interne Spannung VINT1 beispielsweise 3,3 Volt.
Der Internspannungsgenerator 38 ist ebenfalls in der gleichen Weise ausgebildet wie die Schaltung von Fig. 4A. Der Internspannungsgenerator 38 erzeugt eine interne Spannung VINT2, die von einem Adressen-Übergangs-Detektorsignal ATD geregelt wird, das dem Gate des Transistors Q30 als Taktsignal zugeführt wird. Die interne Spannung VINT2 wird dem -System 300 zugeführt. Die interne Spannung VINT2 beträgt beispielsweise 3,3 Volt.
Das Adressen-Übergangssignal ATD wird dann erzeugt, wenn eine Änderung in dem Adressensignal ADD detektiert wird. Der entsprechende Adressen-Übergangsdetektor ist beispielsweise in dem Block des Adressenpuffers 12a angeordnet.
Fig. 7 zeigt ein Blockdiagramm des Adressen-Übergangsdetektor. Dieser besteht, wie dargestellt, aus herkömmlichen Flankentriggerschaltungen 27&sub0; bis 27&sub1;&sub0;&sub1; für die jeweiligen Adressenbits A&sub0; bis A&sub1;&sub0;, p-Kanal-MOS-Transistoren T&sub0; bis T&sub1;&sub0;, einem Inverter INV, einem Widerstand R1 und einer Impulsbreitensteuerung PWC. Die Flankentriggerschaltungen 27&sub0; bis 27&sub1;&sub0; detektieren die Flanken der entsprechenden Adressenbits und erzeugen Flankentriggersignale &sub0; bis &sub1;&sub0;, die jeweils den Gates der einzelnen Transistoren T&sub0; bis T&sub1;&sub0; zugeführt werden. Wenn eines der Flankentriggersignale &sub0; bis &sub1;&sub0; aktiv wird (niedriger Pegel), wird der entsprechende Transistor leitend, so daß an den Inverter INV ein Hochpegelsignal anliegt. Der Inverter INV gibt ein Niedrigpegelsignal an die Impulsbreitensteuerung PWC, die den Impuls ATD mit einer vorbestimmten Impulsdauer erzeugt.
In Fig. 6 ist der Internspannungsgenerator 39 ebenfalls in der gleichen Weise ausgebildet wie die in Fig. 4A dargestellte Schaltung. Der Internspannungsgenerator 39 erzeugt eine interne Spannung VINT3, die durch den oben erwähnten Leseverstärker-Treibertakt Φs geregelt wird, der von dem Taktgenerator 18 erzeugt wird. Die interne Spannung VINT3 wird dem Lesesystem 400 zugeführt. Die interne Spannung VINT3 beträgt beispielsweise 4,0 Volt.
Fig. 8 zeigt die Schaltung des Internspannungsgenerators 39 sowie einen Teil des Leseverstärker- und Eingabe/Ausgabe-Gatters 24. Der Internspannungsgenerator 39 besteht aus dem oben erwähnten Spannungsregler 100A, einem Einzelimpulsgenerator 60, dem Regeltransistor Q1, zwei n-Kanal-MOS-Transistoren Q40 und Q41. Das Gate des Regeltransistors Q1 wird von dem Spannungsregler 100A über den Transistor Q40 gesteuert. Das Drain des Transistors Q41 ist mit dem Gate des Regeltransistors Q1 verbunden. Die Source des Transistors Q41 ist mit Masse verbunden. Die Source des Regeltransistors Q1 ist mit einer Hochpotential-Leitung 51 verbunden. Ein Leseverstärker SA ist mit einem Paar von Bit-Leitungen BL und verbunden, mit denen Speicherzellen MC verbunden sind, wie dies in Fig. 8 dargestellt ist. Die Speicherzellen MC in Fig. 8 sind mit Wort-Leitungen WLn bzw. WLn+1 verbunden. Der Einzelimpulsgenerator 60 erzeugt synchron mit dem Leseverstärker- Treibersignal s einen Einzelimpuls . Und zwar wechselt der Einzelimpuls synchron mit der Abfallflanke des Leseverstärker-Treibersignals s auf niedrigen Pegel.
Der Leseverstärker SA ist außerdem mit der Hochpotentialleitung 51 und einer Niedrigpotentialleitung 52 verbunden. In der Niedrigpotentialleitung 52 ist ein n-Kanal-MOS-Transistor Q42 angeordnet. Während der Zeit, in der der Leseverstärker SA in inaktivem Zustand gehalten wird, werden die Leseverstärker-Treibersignale Φs und s auf niedrigem bzw. hohem Pegel gehalten. Damit sind die Transistoren Q41 und Q41 nichtleitend bzw. leitend, so daß der Leseverstärker SA im wesentlichen von den Leitungen 51 und 52 getrennt sind. Wenn der Leseverstärker SA aktiviert wird, werden die Taktsignale ΦS und s umgekehrt, so daß der Leseverstärker SA zu arbeiten beginnt.
In diesem Zeitpunkt wechselt das Leseverstärker-Treibersignal s, wie in Fig. 9(a) dargestellt, von hohem Pegel auf niedrigen Pegel, und der Einzelimpuls fällt ab, wie dies in Fig. 9(b) dargestellt ist.
Dadurch wird der Transistor Q30 nichtleitend, so daß die Gate-Spannung VG1 rasch anwächst, wie dies in Fig. 9(c) dargestellt ist. Dieser Anstieg der Gate-Spannung VG1 führt zu einem leichten Überschwingen. Wenn der Einzelimpuls nicht vorgesehen wäre, würde sich die Gate-Spannung VG1 allmählich vom Massepotential aus erhöhen, wie dies durch die gestrichelte Linie in Fig. 9(c) dargestellt ist. Wie Fig. 9(d) zeigt, wächst die interne Spannung VINT3 als Reaktion auf das rasche Anwachsen der Gate-Spannung VG1 rasch an. Wenn der Einzelimpuls nicht vorgesehen ist, wächst die interne Spannung VINT3 allmählich an.
Aus der vorangehenden Beschreibung ist ersichtlich, daß der Zustand, in dem der Leseverstärker SA zu arbeiten beginnt, aus dem Leseverstärker-Treibersignal s detektiert wird und die Gate-Spannung VG1 des Regeltransistors Q1 größer wird, sobald dieser Zustand detektiert wird. Es ist auch möglich, eine Mehrzahl von Impulsen ähnlich dem Taktsignal aus dem Leseverstärker-Treibertakt s zu erzeugen und diese Impulse dem Gate des Transistors Q30 zuzuführen.
Während der Zeit, in der das -Signal oder ein in dem Chip erzeugter äquivalenter interner Zeittakt auf niedrigem Pegel (in aktivem Zustand) gehalten wird, wird der Transistor Q30, wie oben beschrieben, kontinuierlich oder intermittierend ausgeschaltet, so daß die Gate-Spannung VG1 des Regeltransistors Q1 anwächst. Mit dieser Anordnung ist es möglich, einen Abfall der internen Spannung VINT1 zu kompensieren, nachdem das -System 200 zu arbeiten beginnt. Andererseits wird das -Signal auf hohem Pegel (inaktiver Zustand) gehalten, wobei das -System 200 wenig Energie verbraucht, so daß der Transistor Q29 durch den Transistor Q30 kurzgeschlossen wird. Das -System 300 und das Lesesystem 400 werden in der gleichen Weise gesteuert wie das -System 200.
Bei der in Fig. 6 dargestellten Struktur wird die dem -System 200 zugeführte interne Spannung VINT1 getrennt von der dem -System 300 zugeführten internen Spannung VINT2 gesteuert. Statt dessen ist es auch möglich, die internen Spannungen VINT1 und VINT2, wie in Fig. 10 gezeigt, auf der Basis einer Verknüpfungslogik des -Signals und des - Signals oder der äquivalenten internen Zeittakte, die in den Chips erzeugt werden, zu regeln. In Fig. 10 ist ein n-Kanal-MOS-Transistor Q31 dem Transistor Q30 parallel geschaltet. Das -Signal liegt an dem Gate des Transistors Q31 an und das -Signal an dem Gate des Transistors Q30. Wenn sowohl das - als auch das -Signal auf niedrigem Pegel gehalten werden, wächst die Gate-Spannung VG1 des Regeltransistors Q1 an. In einem normalen -vor- -Auffrischmodus beginnt der Auffrischvorgang, wenn das -Signal auf niedrigem Pegel wechselt, bevor das -Signal auf niedrigem Pegel wechselt. Falls die Kompensation der internen Spannung beginnt, wenn das -Signal niedrigen Pegel annimmt, wird die interne Spannung exzessiv kompensiert, weil das -System 300 nicht in dem -vor- -Modus arbeitet. Bei der in Fig. 10 dargestellten Konfiguration beginnt der Kompensationsvorgang, wenn sowohl das - als auch das -Signal auf niedrigem Pegel gehalten werden.
Der On-Chip-Spannungsregler gemäß der vorliegenden Erfindung ist nicht nur bei DRAMs sondern auch bei SRAMs anwendbar. In SRAMs werden ein Chip-Freigabesignal und ein Ausgangs-Freigabesignal als Taktsignal verwendet. Die vorliegende Erfindung eignet sich außerdem für hochintegrierte Logikschaltungen (Logik-LSIs).

Claims

1. On-Chip-Spannungsregler zur Steuerung des Gates eines Regeltransistors (Q1), der einen ersten Anschluß besitzt, dem eine erste externe Versorgungsspannung (VEXT) zuführbar ist, und einen zweiten Anschluß der mit einer internen Schaltung verbindbar ist, die auf

einem Chip ausgebildet ist, auf dem der On-Chip-Spannungsregler ausgebildet ist,

wobei der On-Chip-Spannungsregler aufweist:

eine Taktempfangseineinrichtung (Q30) zum Empfang eines vorbestimmten Taktsignals , , das auf eine Operation der internen Schaltung bezogen ist,

und eine mit der Taktempfangseineinrichtung und dem Regeltransistor verbundene Regeleinrichtung (1, Q26-Q30, Q31) zur Erzeugung einer an das Gate des Regeltransistors ausgegebenen Gatespannung (VG1) auf der Basis eines Zustands des vorbestimmten Taktsignals derart, daß der Regeltransistor unabhängig davon, ob die interne Schaltung in Betrieb ist oder nicht, aus der externen Spannung eine im wesentlichen feste interne Spannung (VINT) erzeugen kann, dadurch gekennzeichnet, daß dem Gate des Regeltransistors (Q1) eine Kapazität (C) hinzugefügt ist, und daß das Gate-Potential des Regeltransistors (Q1) auf der Basis der aktiven Periode des Taktsignals oder seiner Frequenz gesteuert wird.

2. On-Chip-Spannungsregler nach Anspruch 1, dadurch gekennzeichnet, daß die Regeleinrichtung Mittel (1, Q26-Q30) aufweist zur Ausgabe einer ersten Gatespannung (V&sub1;), die dem Gate des Regeltransistors zugeführt wird, wenn das vorbestimmte Taktsignal in einem ersten Zustand gehalten wird, und zur Erzeugung einen zweiten Gatespannung (V1 + V2), die dem Gate des Regeltransistors zugeführt wird, wenn das vorbestimmte Taktsignal in einem zweiten Zustand gehalten wird.

3. On-Chip-Spannungsregler nach Anspruch 1, dadurch gekennzeichnet, daß der Spannungsregler Mittel (1, Q26-Q30) aufweist zur Erhöhung der an das Gate des Regeltransistors ausgegebenen Gatespannung, wenn das vorbestimmte Taktsignal von einem ersten Zustand, der anzeigt, ob die interne Schaltung in einem Bereitschaftsmodus gehalten wird, in einen zweiten Zustand wechselt, der anzeigt, daß die interne Schaltung in Betrieb ist.

4. On-Chip-Spannungsregler nach Anspruch 1, dadurch gekennzeichnet, daß der On-Chip-Spannungsregler ferner eine Impulsgeneratoreinrichtung (60) aufweist zur Erzeugung des genannten vorbestimmten Taktsignals aus einem Zustandskennzeichnungssignal, das anzeigt ob die interne Schaltung in Betrieb ist oder nicht.

5. On-Chip-Spannungsregler nach Anspruch 4, dadurch gekennzeichnet, daß die Impulsgeneratoreinrichtung einen Einzelimpuls ( ) erzeugt, wenn das Zustandskennzeichnungssignal anzeigt, daß die interne Schaltung in Betrieb ist.

6. On-Chip-Spannungsregler nach Anspruch 1, dadurch gekennzeichnet, daß der On-Chip-Spannungsregler eine Impulsgeneratoreinrichtung (Q30, Q31) zum Empfang einer Mehrzahl von Zustandskennzeichnungssignalen ( , ) aufweist, die anzeigen, ob die jeweiligen korrespondierenden Teile der internen Schaltung in Betrieb sind oder nicht, und zur Erzeugung des vorbestimmten Taktsignals aus der genannten Mehrzahl von Zustandskennzeichnungssignalen.

7. On-Chip-Spannungsregler nach Anspruch 1, dadurch gekennzeichnet, daß Regeleinrichtung aufweist:

eine Konstantstromquelle (1), der eine erste vorbestimmte Versorgungsspannung (V&sub4;, VEXT) zuführbar ist,

eine zu der Konstantstromquelle in Reihe geschaltete und mit dem Gate des Regeltransistors verbundene erste Spannungsgeneratoreinrichtung (Q26-Q28) zur Erzeugung einer ersten Spannung (V1) aus einem von der Konstantstromquelle erzeugte Konstantstrom,

eine zu der ersten Spannungsgeneratoreinrichtung in Reihe geschaltete zweite Spannungsgeneratoreinrichtung (Q29), der eine vorbestimmte Versorgungsspannung (Massepegel) zuführbar ist, die niedriger ist als die erste vorbestimmte Spannung, zur Erzeugung einer zweiten Spannung (V2) aus dem Konstantstrom, der von der Konstantstromquelle über die erste Spannungsgeneratoreinrichtung zugeführt wird, und

eine mit der zweiten Spannungsgeneratoreinrichtung verbundene Steuereinrichtung (Q29) zum selektiven Kurzschließen der zweiten Spannungsgeneratoreinrichtung auf der Basis des Zustands des vorbestimmten Taktsignals, so daß wahlweise entweder die Summe (V1 + V2) aus der ersten und der zweiten Spannung oder die erste Spannung als die genannte Gatespannung an das Gate des Regeltransistors ausgegeben wird.

8. On-Chip-Spannungsregler nach Anspruch 7, dadurch gekennzeichnet, daß die erste Spannungsgeneratoreinrichtung m Feldeffekttransistoren (Q26-Q28) aufweist, wobei m ganzzahlig und gleich oder größer als 1 ist,

daß die m Feldeffekttransistoren als Dioden geschaltet und in Reihenschaltung angeordnet sind, und

daß die erste Spannung im wesentlichen der Summe der Schwellwertspannungen der m Feldeffekttransistoren entspricht.

9. On-Chip-Spannungsregler nach Anspruch 7, dadurch gekennzeichnet, daß die zweite Spannungsgeneratoreinrichtung n Feldeffekttransistoren (09) aufweist,

wobei n ganzzahlig und gleich oder größer als 1 ist,

daß die n Feldeffekttransistoren als Dioden geschaltet und in Reihenschaltung angeordnet sind, und

daß die zweite Spannung im wesentlichen der Summe der Schwellwertspannungen der n Feldeffekttransistoren entspricht.

10. On-Chip-Spannungsregler nach Anspruch 7, dadurch gekennzeichnet, daß die Steuereinrichtung einen Transistor (Q30) enthält mit einem Steueranschluß,

dem das vorbestimmte Taktsignal ( , ) zuführbar ist, einem ersten Anschluß der mit einem Knoten verbunden ist, an den die erste Spannungsgeneratoreinrichtung und die zweite Spannungsgeneratoreinrichtung in Reihenschaltung angeschlossen sind, und einem zweiten Anschluß dem die vorbestimmte zweite Versorgungsspannung zuführbar ist.

11. On-Chip-Spannungsregler nach Anspruch 7, dadurch gekennzeichnet, daß die Konstantstromquelle einen Feldeffekttransistor (Q25) vom Verarmungstyp aufweist und

daß der Feldeffekttransistor der Konstantstromquelle einen Gateanschluß besitzt, ferner einen ersten Anschluß, dem die erste vorbestimmte Versorgungsspannung zuführbar ist, sowie einen zweiten Anschluß, der mit dem Gateanschluß und dem Gate des Regeltransistors verbunden ist.

12. On-Chip-Spannungsregler nach Anspruch 11, dadurch gekennzeichnet, daß der Feldeffekttransistor aufweist:

ein Substrat (1) eines ersten Leitfähigkeitstyps,

einen in dem Substrat ausgebildeten ersten Graben (2) von einem dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyp,

einen in dem ersten Graben ausgebildeten zweiten Graben (3) des ersten Leitfähigkeitstyps,

eine in dem zweiten Graben ausgebildete erste Diffusionsregion (S) des zweiten Leitfähigkeitstyps, die dem ersten Anschluß entspricht,

eine in dem zweiten Graben ausgebildete zweite Diffusionsregion (D) des zweiten Leitfähigkeitstyps, die dem zweiten Anschluß entspricht,

und ein zwischen der ersten und der zweiten Diffusionsregion angeordnetes Gate (G), das dem Gateanschluß entspricht.

13. On-Chip-Spannungsregler nach Anspruch 1 2, dadurch gekennzeichnet, daß dem ersten Graben die externe Versorgungsspannung (VEXT) zuführbar ist.

14. On-Chip-Spannungsregler nach Anspruch 11, dadurch gekennzeichnet, daß die erste vorbestimmte Versorgungsspannung gleich der externen Versorgungsspannung ist.

15. On-Chip-Spannungsregler nach Anspruch 11, dadurch gekennzeichnet, daß der Feldeffekttransistor aufweist:

ein Substrat (4) eines ersten Leitfähigkeitstyps,

einen in dem Substrat ausgebildeten Graben (5) von einem dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyp,

eine in dem Graben ausgebildete erste Diffusionsregion (S) des ersten Leitfähigkeitstyps, die dem ersten Anschluß entspricht,

eine in dem Graben ausgebildete zweite Diffusionsregion (D) des ersten Leitfähigkeitstyps, die dem zweiten Anschluß entspricht,

16. On-Chip-Spannungsregler nach Anspruch 15, dadurch gekennzeichnet, daß dem ersten Graben die externe Versorgungsspannung zuführbar ist.

17. On-Chip-Spannungsregler nach Anspruch 7, dadurch gekennzeichnet, daß der On-Chip-Spannungsregler einen Kondensator aufweist mit einem ersten Anschluß, der mit dem Gate des Regeltransistors verbunden ist, und einem zweiten Anschluß dem die genannte Referenzspannung zuführbar ist.

18. On-Chip-Spannungsregler nach Anspruch 1, dadurch gekennzeichnet, daß die Regeleinrichtung Mittel (Q26-Q30) aufweist zur Änderung des inneren Widerstands des Regeltransistors auf der Basis des Zustands des vorbestimmten Taktes.

19. On-Chip-Spannungsregler nach Anspruch 1, dadurch gekennzeichnet, daß die Regeleinrichtung aufweist:

eine Konstantstromgeneratoreinrichtung (I) zur Erzeugung eines Konstantstroms und

mit der Konstantstromgeneratoreinrichtung und dem Regeltransistor verbundene variable Widerstandselemente (Q29-Q30) zur Bereitstellung eines variablen Widerstands in Abhängigkeit vom Zustand des vorbestimmten Taktes und zur Ausgabe einer Spannung (V1, V1 + V2), die durch den Durchgang des Konstantstroms durch die variablen Widerstandselemente zu dem Gate des Regeltransistors gewonnen wird.

20. On-Chip-Spannungsregler nach Anspruch 1, dadurch gekennzeichnet, daß der Regler in einer internen Schaltung enthalten ist und daß diese interne Schaltung eine Halbleiterspeicheranordnung ist mit

einem ersten System (300), das nach Maßgabe eines ersten Taktsignals (Φs, Φs) arbeitet und ein Speicherzellenarray (10) und einen mit dem Speicherzellenarray verbundenen Leseverstärker (24) aufweist,

einem zweiten System (200), das nach Maßgabe eines zweiten Taktsignals (RAS) arbeitet und Zeilenaddressiermittel (12a, 12b, 16) aufweist zur Erzeugung einer Zeilenadresse aus einer externen Adresse und zur Ausgabe dieser Zeilenadresse an das Speicherzellenarray und

einem dritten System, das nach Maßgabe eines dritten Taktsignals (ATD, CAS) arbeitet und Spaltenaddressiermittel (12a, 12b, 14) aufweist zur Erzeugung einer Spaltenadresse aus einer externen Adresse und zur Ausgabe dieser Spaltenadresse an das Speicherzellenarray,

wobei die Einrichtung (500) zur internen Spannungserzeugung mit dem ersten, zweiten und dritten System verbunden ist, um aus der externen Versorgungsspannung (VEXT) auf der Basis des ersten, zweiten und dritten Taktsignals eine erste, zweite bzw. dritte interne Spannungen (VINT1, VINT2, VINT3) zu erzeugen und diese erste, zweite bzw. dritte interne Spannung an das erste, zweite bzw. dritte System auszugeben,

und daß die Einrichtung zur internen Spannungserzeugung ausgestattet ist mit jeweils einem Regeltransistor (Q1) für das erste, zweite und dritte System mit einem ersten Anschluß, dem die externe Spannung zuführbar ist, und einem zweiten Anschluß, der mit einem korrespondierenden Anschluß des ersten, zweiten bzw. dritten Systems verbunden ist, und

einer mit jedem der Regeltransistoren verbundenen Regeleinrichtung zur Erzeugung einer an das Gate des Regeltransistors ausgegebenen Gatespannung (VG1) auf der Basis des Zustands wenigstens eines aus dem ersten, zweiten und dritten Taktsignal, so daß von der ersten, zweiten und dritten Spannung unabhängig davon, ob von dem ersten, zweiten und dritten System eines in Betrieb ist, die entsprechende Spannung im wesentlichen fest ist.

21. On-Chip-Spannungsregler nach Anspruch 20, dadurch gekennzeichnet, daß die Regeleinrichtung Mittel (39) aufweist zum Steuern der an das Gate des für das erste System vorgesehenen Regeltransistors ausgegebenen Gatespannung auf der Basis des Zustands des ersten Taktsignals und

und daß das erste Taktsignal mit einem Leseverstärkertreibersignal (Φs, s) synchronisiert ist, das den Leseverstärker treibt.

22. On-Chip-Spannungsregler nach Anspruch 21, gekennzeichnet durch eine Impulsgeneratoreinrichtung zur Erzeugung eines Einzelimpulses ( ) aus dem Leseverstärkertreibersignal, wobei dieser Einzelimpuls dem ersten Taktsignal entspricht.

23. On-Chip-Spannungsregler nach Anspruch 20, dadurch gekennzeichnet, daß die Regeleinrichtung Mittel (38) aufweist zur Erzeugung der an das Gate des für das zweite System vorgesehenen Regeltransistors ausgegebenen Gatespannung auf der Basis des Zustands des zweiten Taktsignals,

und daß das zweite Taktsignal ein Zeilenaddressen-Tastsignal ist, das von einer externen Vorrichtung zugeführt wird.

24. On-Chip-Spannungsregler nach Anspruch 20, dadurch gekennzeichnet, daß die Regeleinrichtung Mittel (39) aufweist zum Steuern der an das Gate des für das zweite System vorgesehenen Regeltransistors ausgegebenen Gatespannung auf der Basis des Zustands des zweiten Taktsignals,

und daß die Halbleiterspeicheranordnung eine Adressen-Übergangsdetektoreinrichtung (27&sub0;-27&sub1;&sub0;, T&sub0;-T&sub1;&sub0;, R1, INV, PWC) aufweist zum Detektieren einer Änderung in der externen Adresse und zur Ausgabe eines Impulssignals (ATD), wenn die Änderung in der externen Adresse detektiert wird, wobei das Impulssignal dem zweiten Taktsignal entspricht.

25. On-Chip-Spannungsregler nach Anspruch 20, dadurch gekennzeichnet, daß die Regeleinrichtung Mittel (Q26-Q31) aufweist zur Erzeugung der an das Gate des jeweils für das zweite und dritte System vorgesehenen Regeltransistors ausgegebenen Gatespannung auf der Basis der Zustände des zweiten und dritten Taktsignals ( , ).

26. On-Chip-Spannungsregler (Q1) nach Anspruch 1, dadurch gekennzeichnet, daß der Regler eine integrierte Halbleiterschaltungsanordnung ist und daß diese integrierte Halbleiterschaltungsanordnung mit dem On-Chip-Spannungsregler verbundene Mittel (100, 100A) aufweist zur Steuerung des Stromführungsvermögens des On-Chip-Spannungsreglers derart, daß das Stromführungsvermögen, das erhalten wird, wenn die interne Schaltung in einem aktiven Zustand gehalten wird, größer ist als das Stromführungsvermögen, das erhalten wird, wenn die interne Schaltung in einem inaktivem Zustand gehalten wird.

27. On-Chip-Spannungsregler nach Anspruch 26, dadurch gekennzeichnet, daß mit dem Gate des Regeltransistors des On-Chip-Spannungsreglers Mittel (100, 100A) verbunden sind zur Änderung des inneren Widerstands des Regeltransistors entsprechend dem Takt, der die aktiven/inaktiven Zustände der internen Schaltung der integrierten Halbleiterschaltungsanordnung steuert, um dadurch eine Differenz zu unterdrücken zwischen der internen Versorgungsspannung, die erreicht wird, wenn die interne Schaltung im aktiven Zustand gehalten wird, und der internen Versorgungsspannung, die erreicht wird, wenn die interne Schaltung im inaktiven Zustand gehalten wird.