DE10300948A1

DE10300948A1 - Auffrischbetrieb benötigende Halbleiterspeicher-Vorrichtung

Info

Publication number: DE10300948A1
Application number: DE10300948A
Authority: DE
Inventors: Takeo Okamoto; Tetsuichiro Ichiguchi; Hideki Yonetani; Tsutomu Nagasawa; Tadaaki Yamauchi; Makoto Suwa; Junko Matsumoto; Zengcheng Tian
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2002-05-22
Filing date: 2003-01-13
Publication date: 2003-12-24
Also published as: KR100523100B1; US20030218931A1; KR20030091657A; TW582037B; JP2003338177A; US6813210B2; TW200307290A; CN1459798A

Abstract

Die Halbleiterspeicher-Vorrichtung beinhaltet einen Auffrisch-Timer (38) zum Bestimmen eines Auffrischzyklus des Selbstauffrischbetriebs. Der Auffrisch-Timer (38) beinhaltet einen Spannungsregler (51), einen Ringoszillator (52) und einen Zähler (53). Der Spannungsregler (51) erzeugt eine Vorspannung (BIASS) mit einer positiven Temperaturkennlinie. Der Ringoszillator (52) variiert den Oszillationszyklus eines Pulssignals (PHY0) gemäß der Vorspannung (BIASS). Der Zähler (53) zählt eine vorbestimmte Anzahl von Pulssignalen (PHY0) und erzeugt ein Auffrischsignal (PHYS) zum Ausführen eines Auffrischbetriebs. Die Halbleiterspeicher-Vorrichtung variiert somit den Auffrischzyklus gemäß einer Temperaturänderung und führt den Auffrischbetrieb mit einem passenden Auffrischzyklus durch.

Description

Die vorliegende Erfindung bezieht sich allgemein auf eine Halbleiterspeicher-Vorrichtung. Insbesondere bezieht sich die vorliegende Erfindung auf eine Halbleiterspeicher-Vorrichtung, die einen Auffrischbetrieb benötigt.
Die Verringerung der Größe und der Leistungsaufnahme von elektronischen Endgeräten in letzter Zeit hat strenge Anforderungen an eine verringerte Leistungsaufnahme der Halbleiterspeicher- Vorrichtungen zur Folge, die in solche elektronische Endgeräte eingebaut werden sollen. Ein DRAM (Dynamischer Direktzugriffsspeicher), ein typisches Beispiel für eine Halbleiterspeicher- Vorrichtung, benötigt einen Auffrischbetrieb zum Halten von Speicherdaten. Daher kann die Leistungsaufnahme durch die Ausführung eines Auffrischbetriebes mit einem passenden Zyklus wesentlich verringert werden.
Um die Speicherdaten des DRAM zu halten führt der DRAM einen Auffrischbetrieb aus durch Lesen, Verstärken und Überschreiben der Daten in periodischer Art und Weise in jeder aufzufrischenden Speicherzelle. Im allgemeinen werden bei dem Auffrischbetrieb alle Speicherzellen, die mit einer durch eine Zeilenadresse ausgewählten Wortleitung verbunden sind, gleichzeitig aufgefrischt.
Der bekannte DRAM hat eine Selbstauffrisch-Betriebsart, eine Betriebsart zum Halten von Speicherdaten, als eine Bereitschafts-Betriebsart, die einer Batteriereservezeit oder dergleichen entspricht. In der Selbstauffrisch-Betriebsart erzeugt der DRAM automatisch eine Zeilenadresse und wählt automatisch eine Wortleitung für den Auffrischbetrieb aus. Der DRAM führt den Auffrischbetrieb in einem Auffrischzyklus gemäß einem Auffrischsignal aus, das periodisch durch einen internen Auffrisch-Timer erzeugt wird.
Der Auffrischzyklus für den Auffrisch-Betrieb ist bestimmt durch die Zeitspanne, die die Speicherzellen die Daten halten können, das heißt durch die Datenhaltezeit. Die Datenhaltezeit hängt von einem Leckstrom der Speicherzelle ab. Bei einer Speicherzelle, die empfindlich für Temperaturänderungen ist, wird der Leckstrom um weniger als drei Größenordnungen größer wenn die Temperatur um 100°C ansteigt. Daher muß der Auffrischzyklus gemäß der Temperatur passend festgelegt werden.
Der bekannte DRAM kann den Auffrischzyklus des Selbstauffrischbetriebes nicht passend entsprechend der Temperaturänderung regeln. Um sicherzustellen, dass die Speicherzellen die Speicherdaten bei hoher Temperatur halten, bestimmt der bekannte DRAM den Auffrischzyklus gemäß der Fähigkeit des DRAMs bei hoher Temperatur. Daher wird bei niedriger Temperatur der Auffrischbetrieb unnötig häufig ausgeführt, wodurch die Leistungsaufnahme des Auffrischbetriebes unnötig erhöht wird. Selbst für einen DRAM, der eine temperaturabhängige Schaltungsanordnung aufweist, ist es schwierig, den Auffrischzyklus intern auf einen sowohl bei hoher, als auch bei niedriger Temperatur gleichermaßen bevorzugten Zyklus zu regeln. Es sei bemerkt, dass "hohe Temperatur" sich allgemein auf eine Temperatur in dem Bereich von 70 bis 80°C oder höher bezieht, und "niedrige Temperatur" sich auf Zimmertemperatur oder eine Temperatur unterhalb der Zimmertemperatur bezieht.
Wie oben beschrieben muß der Auffrischzyklus das Selbstauffrischbetriebes derart passend festgelegt werden, dass sichergestellt wird, dass die Speicherzellen die Speicherdaten halten, und dass übermäßige Leistungsaufnahme vermieden wird. Daher regelt ein Regler den Auffrischzyklus des Selbstauffrischbetriebs entsprechend der Fähigkeit der Halbleiterspeicher- Vorrichtung. Um den Auffrischzyklus zu regeln ist es notwendig den Auffrischzyklus zu messen.
Jedoch ist es bei dem bekannten DRAM schwierig, den Auffrischzyklus zu messen, selbst wenn er eine Schaltung zum Messen des Auffrischzyklus im Selbstauffrischbetrieb aufweist. Ein Grund dafür ist z. B., dass der Auffrischzyklus mit einer Wellenform- Meßvorrichtung gemessen werden muß, wie z. B. einem Oszilloskop, das mit einem Anschluss verbunden ist, der normalerweise nicht benutzt wird, oder dass keine passende Wellenformmeßvorrichtung vorhanden ist, oder dass der Anschluss der Wellenformmessvorrichtung schwierig ist.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Halbleiterspeicher-Vorrichtung zur Verfügung zu stellen zum Variieren eines Auffrischzyklus gemäß einer Temperaturänderung und zum Durchführen eines Auffrischbetriebs mit einem passenden Auffrischzyklus.
Weiterhin soll eine Halbleiterspeicher-Vorrichtung bereitgestellt werden, die fähig ist, einen Auffrischzyklus des Selbstauffrischbetriebs leicht zu messen.
Die Aufgabe wird erfüllt durch eine Halbleiterspeicher- Vorrichtung nach Anspruch 1.
Gemäß der vorliegenden Erfindung, beinhaltet eine Halbleiterspeicher-Vorrichtung ein Speicherzellenfeld mit einer Mehrzahl von Speicherzellen, die in einer Matrix angeordnet sind, und eine Auffrischsteuerschaltung, die periodisch einen Auffrischbetrieb ausführt zum Halten von Information, die in der Mehrzahl von Speicherzellen gespeichert ist. Die Auffrischsteuerschaltung beinhaltet einen Auffrisch-Timer, der einen Auffrischzyklus bestimmt und in dem Auffrischzyklus ein Auffrischsignal erzeugt, und einen Auffrischadresserzeuger, der als Antwort auf das Auffrischsignal folgend eine Zeilenadresse erzeugt, die eine Zeile von Speicherzeilen festlegt, die dem Auffrischbetrieb unterworfen werden sollen. Der Auffrisch-Timer beinhaltet einen Spannungsregler, der eine Ausgangsspannung entsprechend der Verringerung der Temperatur durch die Verwendung eines Differenzverstärkers regelt; einen Oszillator, der die Ausgangsspannung von dem Spannungsregler erhält und ein internes Signal erzeugt, dessen Erzeugungszyklus mit der Verringerung der Ausgangsspannung erhöht wird; und einen Auffrischsignalerzeuger, der das Auffrischsignal auf der Grundlage des internen Signals erzeugt.
Nach der vorliegenden Erfindung ist der Spannungsregler aus einem Differenzstärker ausgebildet, der gemäß einer Temperaturänderung arbeitet. Der Auffrisch-Timer verlängert den Auffrischzyklus mit der Verringerung der Temperatur auf der Grundlage der Ausgangsspannung des Spannungsreglers.
Folglich führt die obige Halbleiterspeicher-Vorrichtung den Auffrischbetrieb mit einem passenden, stabilen Auffrischzyklus in einem Bereich von hoher bis tiefer Temperatur aus, wodurch die Verringerung der für den Auffrischbetrieb benötigten Leistungsaufnahme ermöglicht wird.
Vorzugsweise gibt der Spannungsregler eine konstant Ausgangsspannung aus, wenn die Temperatur unterhalb eines vorbestimmten Wertes ist.
Vorzugsweise beinhaltet der Spannungsregler eine erste Konstantstromschaltung, eine zweite Konstantstromschaltung, eine Temperaturkorrekturschaltung und eine Vorspannungsausgangsschaltung. Die erste Konstantstromschaltung gibt eine erste Spannung auf der Grundlage eines Widerstandwertes des ersten Widerstands aus, der eine erste Temperatur-Kennlinie aufweist. Die zweite Konstantstromschaltung gibt eine zweite Spannung auf der Grundlage eines Widerstandwertes des zweiten Widerstands aus, der eine positive zweite Temperatur-Kennlinie aufweist, die einen größeren Temperaturgradienten als der erste Widerstand aufweist. Die Temperaturkorrekturschaltung vergleicht die zweite Spannung mit der ersten Spannung und gibt auf der Grundlage des Vergleichsergebnisses eine dritte Spannung aus, die eine positive Temperatur-Kennlinie aufweist. Die Vorspannungsausgangsschaltung wandelt die dritte Spannung für eine Anpassung der Temperatur-Kennlinie des Auffrischzyklus um, und gibt die Ausgangsspannung aus.
Die Aufgabe wird auch erfüllt durch eine Halbleiter-Vorrichtung nach Anspruch 6.
Gemäß der vorliegenden Erfindung, beinhaltet eine Halbleiterspeicher-Vorrichtung: ein Speicherzellenfeld mit einer Mehrzahl an in einer Matrix angeordneten Speicherzelle; eine Auffrisch- Steuerschaltung, die periodisch einen Auffrischbetrieb ausführt um Information zu halten, die in der Mehrzahl der Speicherzellen gespeichert ist; eine Messschaltung, die als Antwort auf einen ersten Befehl, der in einer Auffrischzyklusmess- Betriebsart an die Halbleiterspeicher-Vorrichtung angelegt wird, ein Messsignal erzeugt; und eine Ausgangsschaltung zum Ausgeben eines Messsignals an die Außenwelt. Die Auffrischsteuerschaltung beinhaltet: einen Auffrisch-Timer, der einen Auffrischzyklus bestimmt und ein Auffrischsignal in dem Auffrischzyklus erzeugt; und einen Auffrischadresserzeuger, der als Antwort auf das Auffrischsignal folgend eine Auffrisch- Zeilenadresse erzeugt, die eine Zeile von Speicherzellen bestimmt, die dem Auffrischbetrieb unterzogen werden sollen. Der Auffrisch-Timer beginnt den Zählbetrieb zum Erzeugen des Auffrischsignals als Antwort auf einen zweiten Befehl, der in der Auffrischzyklusmess-Betriebsart an der Halbleiterspeicher- Vorrichtung anliegt. Die Messschaltung empfängt das Auffrischsignal, das von dem Auffrisch-Timer nach dem Auffrischzyklus auf der Grundlage des zweiten Befehls erzeugt wird. Die Messschaltung gibt das Messsignal mit einem ersten logischen Pegel an die Ausgangsschaltung aus, wenn die Messschaltung das Auffrischsignal vor dem ersten Befehl empfängt. Die Messschaltung gibt das Messsignal mit einem zweiten logischen Pegel an die Ausgangsschaltung aus, wenn die Messschaltung das Auffrischsignal nicht vor dem ersten Befehl empfängt.
Nach der vorliegenden Erfindung erzeugt die Messschaltung in der Auffrischzyklusmess-Betriebsart ein Messsignal. Dieses Messsignal hat einen unterschiedlichen logischen Pegel, je nachdem, ob der Zeitpunkt des Empfangens des Auffrischsignals, das auf der Grundlage des zweiten Befehls nach dem Auffrischzyklus erzeugt wird, vor oder nach dem Zeitpunkt des Empfanges des ersten Befehls liegt.
Dementsprechend kann die Halbleiterspeicher-Vorrichtung leicht den Auffrischzyklus messen durch Messen der Zeit zwischen dem ersten und zweiten Befehl, wenn der logische Pegel des Messsignals variiert wird, während der Zeitablauf des Anlegens des zweiten Befehls verschoben wird.
Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der beigefügten Zeichnungen.
Von den Figuren zeigen:
Fig. 1 ein schematisches Blockschaltbild, das den Gesamtaufbau einer Halbleiterspeicher- Vorrichtung nach einer ersten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 2 ein Funktionsblockschaltbild, das die Funktion eines Auffrisch-Timers in Fig. 1 darstellt;
Fig. 3 ein Funktionsblockschaltbild, das die Funktion eines Spannungsreglers in Fig. 2 darstellt;
Fig. 4 einen Schaltplan, der den Aufbau einer Konstantstromschaltung in Fig. 2 darstellt;
Fig. 5 einen Schaltplan, der den Aufbau einer Temperaturkorrekturschaltung in Fig. 3 darstellt;
Fig. 6 einen Schaltplan, der den Aufbau einer Vorspannungsausgangsschaltung in Fig. 3 darstellt;
Fig. 7 einen Schaltplan, der den Aufbau eines Ringoszillators in Fig. 2 darstellt;
Fig. 8 die von dem Auffrisch-Timer bestimmte Temperaturabhängigkeit eines Auffrischzyklus;
Fig. 9 einen Schaltplan, der einen anderen Aufbau der Vorspannungsausgangsschaltung darstellt;
Fig. 10 ein schematisches Blockschaltbild, das den Gesamtaufbau einer Halbleiterspeicher- Vorrichtung nach einer zweiten Ausführungsform der vorliegenden Erfindung darstellt;
Fig. 11 einen Schaltplan, der den Aufbau eines Signalerzeugers, der in einer Steuerschaltung in Fig. 10 enthalten ist, zum Erzeugen eines Selbstauffrischaktivierungssignals;
Fig. 12 einen Schaltplan, der den Aufbau eines PHY_MONI-Signalerzeugers darstellt, der in der Ein-/Ausgangs (I/O)-Steuerschaltung in Fig. 10 enthalten ist;
Fig. 13 einen Schaltplan, der den Aufbau einer DB- Ausgangsschaltung darstellt, die in der Ein-/Ausgangs (I/O)-Steuerschaltung in Fig. 10 enthalten ist;
Fig. 14 eine erste Zeitablaufdarstellung, die Signalverläufe von Hauptsignalen beim Messen eines Selbstauffrischzyklus zeigt;
Fig. 15 eine zweite Zeitablaufdarstellung, die Signalverläufe von Hauptsignalen beim Messen eines Selbstauffrischzyklus zeigt;
Im folgenden werden Ausführungsformen der vorliegenden Erfindung im Detail mit Bezug auf die begleitenden Zeichnungen beschrieben. Es sei bemerkt, dass die gleichen oder entsprechenden Abschnitte mit dem gleichen Bezugszeichen bezeichnet sind, und deren Beschreibung wird nicht wiederholt.

Erste Ausführungsform

Fig. 1 ist ein schematisches Blockschaltbild, das den Gesamtaufbau einer Halbleiterspeicher-Vorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung darstellt.
Nach Fig. 1 beinhaltet eine Halbleiterspeicher-Vorrichtung 10 einen Steuersignalanschluß 12, einen Adressanschluß 14 und einen Daten-Ein-/Ausgangs(I/O)-Anschluss 16. Die Halbleiterspeicher-Vorrichtung 10 beinhaltet weiter einen Steuersignalpuffer 18, einen Adresspuffer 20 und einen Ein/Ausgangs(I/O)-Puffer 22. Die Halbleiterspeicher-Vorrichtung 10 beinhaltet weiter eine Steuerschaltung 24, einen Zeilenadressdecoder 26, einen Spaltenadressdecoder 28, eine Ein/Ausgangs(I/O)-Steuerschaltung 30, einen Leseverstärker 32, ein Speicherzellenfeld 34 und eine Auffrisch-Steuerschaltung 36. Die Auffrisch-Steuerschaltung 36 beinhaltet einen Auffrisch-Timer 38 und einen Auffrisch- Adresserzeuger 40.
Das Speicherzellenfeld 34, eine Speicherelementgruppe, ist aus in einer Matrix angeordneten Speicherzellen ausgebildet. Das Speicherzellenfeld 34 ist aus vier Bänken ausgebildet, die fähig sind, unabhängig voneinander zu arbeiten. Vier Zeilenadressdecoder 26, vier Spaltenadressdecoder 28, vier I/O- Steuerschaltungen 30 und vier Leseverstärker 32 sind entsprechend den vier Bänken des Speicherzellenfeldes 34 vorgesehen.
Der Steuersignalanschluß 12 empfängt die folgenden Steuerbefehlsignale: ein Chipauswahlsignal/CS, ein Zeilenadresshinweissignal/RAS, ein Spaltenadresshinweissignal/CAS und ein Schreibfreigabesignal/WE. Der Steuersignalpuffer 18 hält das Chipauswahlsignal/CS, das Zeilenadresshinweissignal/RAS, das Spaltenadresshinweissignal/CAS und das Schreibfreigabesignal /WE von dem Steuersignalanschluß 12 fest und gibt die festgehaltenen Signale an die Steuerschaltung 24 aus.
Der Adressanschluss 14 empfängt Adresssignale A0 bis An (wobei n eine natürliche Zahl ist) und Bankadresssignale BA0 und BA1. Der Adresspuffer 20 beinhaltet einen Zeilenadresspuffer und einen Spaltenadresspuffer, die in der Figur nicht gezeigt sind. Der Zeilenadresspuffer in dem Adresspuffer 20 hält die Adresssignale A0 bis An und die Bankadresssignale BA0 und BA1 fest und gibt ein Zeilenadresssignal RA an den Zeilenadressdecoder 26 aus, der der Bank entspricht, die durch die Bankadresssignale BA0 und BA1 bestimmt sind. Der Spaltenadresspuffer in dem Adresspuffer 20 hält die Adresssignale A0 bis An und die Bankadresssignale BA0 und BA1 fest und gibt ein Spaltenadresssignal CA an den Spaltenadressdecoder 28 aus, der der Bank entspricht, die durch die Bankadresssignale BA0 und BA1 bestimmt ist.
Der Daten-I/O-Anschluss 16 ist ein Anschluss zum Empfangen und Ausgeben von Lese/Schreib-Daten der Halbleiterspeicher- Vorrichtung 10 von und nach außen. Im Schreibbetrieb empfängt der Daten-I/O-Anschluss 16 externe Eingabedaten DQ0 bis DQi (wobei i eine natürliche Zahl ist). Im Lesebetrieb gibt der Daten-I/O-Anschluss 16 Daten DQ0 bis DQi nach außen aus. Im Schreibbetrieb hält der I/O-Puffer 22 die Daten DQ0 bis DQi fest und gibt interne Daten IDQ an die I/O-Steuerschaltung 30 aus. Im Lesebetrieb gibt der I/O-Puffer 22 interne Daten IDQ an den Daten-I/O-Anschluss 16 aus, die er von der I/O- Steuerschaltung 30 empfangen hat.
Die Steuerschaltung 24 steuert auf der Grundlage der Steuerbefehlssignale von dem Steuersignalpuffer 18 den Zeilenadressdecoder 26, den Spaltenadressdecoder 28 und den I/O-Puffer 22. Im Selbstauffrischbetrieb gibt die Steuerschaltung 24 ein Selbstauffrisch-Aktivierungssignal SELF_ON an den Auffrisch-Timer 38 aus.
Auf der Grundlage des Zeilenadresssignals RA von dem Adresspuffer 20 erzeugt der Zeilenadressdecoder 26 ein Signal RAD zum Auswählen einer Wortleitung des Speicherzellenfeldes 34. Der Zeilenadressdecoder 26 dekodiert eine Zeilenadresse auf der Grundlage des Signals RAD und wählt eine Wortleitung des Speicherzellenfeldes 34 entsprechend der dekodierten Zeilenadresse aus. Ein nicht dargestellter Wortleitungstreiber aktiviert dann die Wortleitung.
Der Spaltenadressdecoder 28 dekodiert eine Spaltenadresse auf der Grundlage des Spaltenadresssignals CA von dem Adresspuffer 20 und wählt ein Bitleitungspaar des Speicherzellenfeldes 34 entsprechend der dekodierten Spaltenadresse aus.
Im Schreibbetrieb gibt die I/O-Steuerschaltung 30 von dem I/O- Puffer 22 empfangene interne Daten IDQ an den Leseverstärker 32 aus. Der Leseverstärker 32 lädt ein durch den Zeilenadressdecoder 28 ausgewähltes Bitleitungspaar auf eine Versorgungsspannung Vcc oder eine Massespannung GND gemäß dem logischen Pegel der internen Daten IDQ vor. Der interne Datenwert IDQ wird dann in eine Speicherzelle geschrieben, die verbunden ist sowohl mit der durch den Zeilenadressdecoder 26 aktivierten Wortleitung, als auch mit dem Bitleitungspaar das durch den Spaltenadressdecoder 28 ausgewählt und durch den Leseverstärker 32 vorgeladen wird.
Im Lesebetrieb lädt der Leseverstärker 32 ein durch den Spaltenadressdecoder 28 ausgewähltes Bitleitungspaar auf eine Spannung Vcc/2 auf und erfaßt eine kleine Spannungsänderung, die auf dem ausgewählten Bitleitungspaar gemäß einem Lesedatenwert erzeugt wird. Der Leseverstärker 32 verstärkt dann die erfaßte kleine Spannungsänderung zum Bestimmen des logischen Pegels des Lesedatenwertes und gibt den Lesedatenwert an die I/O- Steuerschaltung 30 aus. Die I/O-Steuerschaltung 30 gibt den von dem Leseverstärker 32 empfangenen Lesedatenwert an den I/O- Puffer 22 aus.
Wie oben beschrieben ist das Speicherzellenfeld 34 aus vier Bänken ausgebildet, die fähig sind, unabhängig voneinander zu arbeiten. Jede Bank des Speicherzellenfeldes 34 ist durch Wortleitungen, die sich in Zeilenrichtung erstrecken, mit einem entsprechenden Zeilenadressdecoder 26 verbunden, und ist auch durch Bitleitungspaare, die sich in Spaltenrichtung erstrecken, mit einem entsprechenden Leseverstärker 32 verbunden.
In der Selbstauffrisch-Betriebsart erzeugt die Auffrisch- Steuerschaltung 36 eine Zeilenadresse für den Auffrischbetrieb (im folgenden als Auffrisch-Zeilenadresssignal/QAD bezeichnet) und gibt das Auffrisch-Zeilenadresssignal/QAD an den Zeilenadressdecoder 26 gemäß der Anweisung von der Steuerschaltung 24 aus. Im normalen Betrieb wählt der Zeilenadressdecoder 26 gemäß der Anweisung von der Steuerschaltung 24 eine Wortleitung des Speicherzellenfeldes 34 auf der Grundlage des Zeilenadresssignals RA von dem Zeilenadresspuffer 20 aus. Im Selbstauffrisch-Betrieb wählt der Zeilenadressdecoder 26 eine Wortleitung des Speicherzellenfeldes 34 auf der Grundlage des Auffrisch-Zeilenadresssignals /QAD von der Auffrisch- Steuerschaltung 36 aus.
Der Auffrisch-Timer 38 wird als Antwort auf das Selbstauffrisch-Aktivierungssignal SELF_ON von der Steuerschaltung 24 aktiviert, und erzeugt ein internes Pulssignal PHY0 mit einem Zyklus, der entsprechend der Temperatur variiert wird. Der Auffrisch-Timer 38 erzeugt ein Auffrischsignal PHYS auf der Grundlage des Pulssignals PHY0 und gibt das erzeugte Auffrischsignal PHYS an den Auffrisch-Adresserzeuger 40 aus. Das Auffrischsignal PHYS wird in jedem vorgeschriebenen Auffrischzyklus aktiviert. Der vorgeschriebene Auffrischzyklus wird in Hinblick auf die Anzahl der Wortleitungen des Speicherzellenfeldes 34 und den Auffrischabstand festgelegt, was verhindert, dass der Auffrischbetrieb bei niedriger Temperatur unnötig häufig ausgeführt wird, und stellt sicher, dass der Datenwert in jeder Speicherzelle des Speicherzellenfeldes 34 festgehalten wird.
Der Auffrisch-Adresserzeuger 40 aktualisiert eine Auffrisch- Zeilenadresse gemäß dem Auffrischsignal PHYS und schaltet eine Speicherzellenzeile daraufhin derart, dass sie dem Auffrischbetrieb unterzogen wird. Insbesondere erhöht der Auffrisch- Adresserzeuger 40 das Auffrisch-Zeilenadresssignal/QAD entsprechend dem Auffrischsignal PHYS.
Fig. 2 ist ein Funktionsblockschaltbild, das Funktionen des Auffrisch-Timers 38 in Fig. 1 veranschaulicht. Nach Fig. 2 beinhaltet der Auffrisch-Timer 38 einen Spannungsregler 51, einen Ringoszillator 52 und einen Zähler 53.
Der Spannungsregler 51 erzeugt eine temperaturabhängige Vorspannung BIASS zum Ausgeben an den Ringoszillator 52. Genauer verringert der Spannungsregler 51 die Vorspannung BIASS mit sinkender Temperatur und gibt eine konstante Vorspannung BIASS bei einer vorgeschriebenen Temperatur Ta oder darunter aus. Wie später mehr im Detail beschrieben wird gibt der Spannungsregler 51 bei einer vorgeschriebenen Temperatur Ta oder darunter eine konstante Vorspannung BIASS aus um den Auffrischbetrieb bei niedriger Temperatur sicherzustellen.
Der Ringoszillator 52 ist eine Oszillationsschaltung zum periodischen Erzeugen des Pulssignals PHY0. Der Ringoszillator 52 verändert einen Erzeugungszyklus des Pulssignals PHY0 gemäß der Vorspannung BIASS von dem Spannungsregler 51. Genauer verlängert der Ringoszillator 52 den Erzeugungszyklus des Pulssignals PHY0 mit der Verringerung der Vorspannung BIASS. Der Ringoszillator 52 wird als Antwort auf das Selbstauffrisch- Aktivierungssignal SELF_ON von der Steuerschaltung 24 aktiviert.
Der Zähler 53 zählt eine vorgeschriebene Anzahl an Pulssignalen PHY0 von dem Ringoszillator 52. Der Zähler 53 gibt ein Auffrischsignal PHYS aus, wenn der Zählwert den vorgeschriebenen Wert übersteigt. Der Selbstauffrischbetrieb wird entsprechend dem Auffrischsignal PHYS durchgeführt.
Im Auffrisch-Timer 38 verringert der Spannungsregler 51 die Vorspannung BIASS mit sinkender Temperatur. Der Ringoszillator 52 verlängert einen Oszillationszyklus des Pulssignals PHY0 als Antwort auf die Vorspannung BIASS von dem Spannungsregler 51. Als Folge gibt der Zähler 53 ein Auffrischsignal PHYS mit einem verlängerten Zyklus aus.
Um den Auffrischbetrieb bei niedriger Temperatur sicherzustellen gibt der Spannungsregler bei einer vorgeschriebenen Temperatur Ta oder darunter eine konstante Vorspannung BIASS aus. Folglich ist der maximale Auffrischzyklus bei niedriger Temperatur festgelegt, wodurch der Auffrischbetrieb selbst bei einer extrem niedrigen Temperatur sichergestellt wird.
Fig. 3 ist ein Funktionsblockschaltbild, das die Funktionen des Spannungsreglers 51 in Fig. 2 veranschaulicht. Nach Fig. 3 beinhaltet der Spannungsregler 51 Konstantstromschaltungen 511 und 512, eine Temperaturkorrekturschaltung 513 und eine Vorspannungsausgangsschaltung 514.
Die Konstantstromschaltung 511 beinhaltet einen stark temperaturabhängigen Widerstand und erzeugt eine stark temperaturabhängige Spannung BIASN zum Ausgeben an die Temperaturkorrekturschaltung 513. Genauer hebt die Konstantstromschaltung 511 die Spannung BIASN mit sinkender Temperatur an.
Die Konstantstromschaltung 512 beinhaltet einen weniger temperaturabhängigen Widerstand. Die Konstantstromschaltung 512 erzeugt eine Spannung BIASL, die weniger temperaturabhängig ist als die Spannung BIASN, und gibt eine Spannung BIASL an die Temperaturkorrekturschaltung 513 und die Vorspannungsausgangsschaltung 514 aus. Wie weiter unten beschrieben werden die Spannungen BIASN und BIASL zum Erzeugen der Vorspannung BIASS verwendet, und das Auffrischsignal PHYS wird gemäß der Vorspannung BIASS festgelegt. Die Temperaturabhängigkeit der Spannung BIASL ist so gering, dass sie das Auffrischsignal PHYS nicht beeinflußt. Daher geht die folgende Beschreibung von der Annahme aus, dass die Spannung BIASL keine Temperaturabhängigkeit aufweist.
Die Temperaturkorrekturschaltung 513 erzeugt eine Spannung BIAST mit einer positiven Temperaturkennlinie basierend auf den Spannungen BIASN und BIASL, die von der Konstantstromschaltung 511 bzw. 512 ausgegeben werden, und gibt die Spannung BIAST an die Vorspannungsausgangsschaltung 514 aus. Der hier verwendete Begriff "positive Temperaturkennlinie" meint, dass die Spannung mit zunehmender Temperatur zunimmt.
Die Vorspannungsausgangsschaltung 514 erzeugt eine Vorspannung BIASS basierend auf den Spannungen BIAST und BIASL, die von der Temperaturkorrekturschaltung 513 bzw. der Konstantstromschaltung 512 ausgegeben werden, und gibt die Vorspannung BIASS an den Ringoszillator 52 aus. Bei einer Temperatur, die höher als die vorgeschriebene Temperatur Ta ist, gibt die Vorspannungsausgangsschaltung 514 die temperaturabhängige Vorspannung BIASS basierend auf den Spannungen BIAST und BIASL aus. Bei der vorgeschriebenen Temperatur Ta oder darunter gibt die Vorspannungsausgangsschaltung 514 eine konstante Vorspannung BIASS basierend auf der Spannung BIASL ohne Temperaturabhängigkeit aus.
Die Vorspannungsausgangsschaltung 514 ist fähig die Abhängigkeit der Spannung BIAST von der Vorspannung BIASS gemäß den Steuersignalen TA<1 : 3> zu regeln. In anderen Worten ist die Vorspannungsausgangsschaltung 514 fähig, den Gradienten der Änderung der Vorspannung BIASS relativ zur Temperatur gemäß den Steuersignalen TA<1 : 3> zu regeln. Die Vorspannungsausgangsschaltung 514 ist auch fähig die konstante Vorspannung BIASS, die auf der Grundlage der Spannung BIASL ohne Temperaturabhängigkeit festgelegt wird, gemäß den Steuersignalen TB<1 : 3> zu regeln. In anderen Worten ist die Vorspannungsausgangsschaltung 514 fähig, die Größe der Vorspannung BIASS, die dem maximalen Auffrischbetriebszyklus entspricht, gemäß den Steuersignalen TB<1 : 3> größer zu regeln.
Fig. 4 ist ein Schaltplan, der den Aufbau der Konstantstromschaltungen 511 und 512 in Fig. 3 darstellt. Nach Fig. 4 beinhaltet die Konstantstromschaltung 511 einen Widerstand R1, p- Kanal-MOS-Transistoren P1 und P2, sowie n-Kanal-MOS- Transistoren N1 und N2. Der Widerstand R1 ist zwischen einen Versorgungsknoten VDD und den p-Kanal-MOS-Transistor P2 geschaltet. Der p-Kanal-MOS-Transistor P1 ist mit dem Versorgungsknoten VDD und dem Knoten ND1 verbunden, und dessen Gate ist mit dem Knoten ND1 verbunden. Der n-Kanal-MOS-Transistor N1 ist mit dem Knoten ND1 und dem Masseknoten GND verbunden, und dessen Gate ist mit einem Knoten ND2 verbunden. Der p-Kanal- MOS-Transistor P2 ist mit dem Widerstand R1 und dem Knoten ND2 verbunden, und dessen Gate ist mit dem Knoten ND1 verbunden. Der n-Kanal-MOS-Transistor N2 ist mit dem Knoten ND2 und dem Masseknoten GND verbunden, und dessen Gate ist mit dem Knoten ND2 verbunden.
Die Konstantstromschaltung 512 hat den gleichen Aufbau wie die Konstantstromschaltung 511 mit der Ausnahme, dass der Widerstand R1 durch einen Widerstand R2 ersetzt ist.
Der Widerstand R1 in der Konstantstromschaltung 511 ist ein temperaturabhängiger Widerstand, dessen Widerstandswert mit zunehmender Temperatur zunimmt. Der Widerstand R1 ist zum Beispiel aus einer n-Wanne ausgebildet. Im folgenden wird der Betrieb der Konstantstromschaltung 511 kurz beschrieben werden. Wenn die Temperatur verringert wird, wird der Widerstandswert des Widerstands R1 verringert und damit wird ein durch den Widerstand R1 fließender Strom Ia erhöht. Das erhöht die Spannung am Knoten ND2 und die Gatespannung des n-Kanal-MOS-Transistors N1 und verringert damit die Spannung am Knoten ND1. Folglich nimmt der Strom Ia weiter zu, und die Spannung BIASN am Knoten ND2 nimmt auf einen Wert zu, der höher als vor der Temperaturerniedrigung ist.
Der Widerstand R2 in der Konstantstromschaltung 512 ist ein weniger temperaturabhängiger Widerstand. Der Widerstand R2 ist zum Beispiel aus Polysilizium ausgebildet. Der Widerstandswert des Widerstands R2 variiert als Antwort auf eine Änderung der Temperatur kaum. Daher gibt die Konstantstromschaltung 512 ungeachtet der Temperatur näherungsweise eine konstante Spannung BIASL aus.
Wie weiter unten beschrieben wird der Widerstand R1 derart gesteuert, dass er den gleichen Widerstandswert aufweist, wie der des Widerstands R2 bei vorgeschriebener Temperatur Ta.
Fig. 5 ist ein Schaltplan, der den Aufbau der Temperaturkorrekturschaltung 513 in Fig. 3 darstellt. Nach Fig. 5 beinhaltet die Temperaturkorrekturschaltung 513 p-Kanal-MOS-Transistoren P3, P4, PS und P6, sowie n-Kanal-MOS-Transistoren N3, N4 und N5. Der p-Kanal-MOS-Transistor P3 ist mit einem internen Versorgungsknoten VDDS und einem Knoten ND3 verbunden, und dessen Gate ist mit dem Knoten ND3 verbunden. Der n-Kanal-MOS- Transistor N3 ist mit dem Knoten ND3 und dem Masseknoten GND verbunden und empfängt die Spannung BIASN von der Konstantstromschaltung 511 an seinem Gate. Der p-Kanal-MOS-Transistor P4 ist mit dem internen Versorgungsknoten VDDS und dem Knoten ND4 verbunden, und dessen Gate ist mit dem Knoten ND3 verbunden. Der n-Kanal-MOS-Transistor N4 ist mit dem Knoten ND4 und dem Masseknoten GND verbunden und empfängt an seinem Gate die Spannung BIASL von der Konstantstromschaltung 512. Der p-Kanal- MOS-Transistor PS ist mit dem internen Versorgungsknoten VDDS und dem Knoten ND4 verbunden, und dessen Gate ist mit dem Knoten ND4 verbunden. Der p-Kanal-MOS-Transistor P6 ist mit dem internen Versorgungsknoten VDDS und dem Knoten ND5 verbunden, und dessen Gate ist mit dem Knoten ND4 verbunden. Der n-Kanal- MOS-Transistor N5 ist mit dem Knoten ND5 und dem Masseknoten GND verbunden, und dessen Gate ist mit dem Knoten ND5 verbunden.
Die von dem internen Versorgungsknoten VDDS zur Verfügung gestellte Spannung ist eine konstante Spannung, die aus der Abwärtswandlung einer externen Versorgungsspannung durch einen nicht dargestellten Spannungsabwärtswandler resultiert. Diese konstante Spannung ist eine stabile Spannung, die weniger anfällig für Änderungen ist.
Die p-Kanal-MOS-Transistoren P3 und P4, sowie die n-Kanal-MOS- Transistoren N3 und N4 bilden einen Stromspiegel- Differenzverstärker. Die p-Kanal-MOS-Transistoren PS und P6, sowie die n-Kanal-MOS-Transistoren N4 und N5 bilden einen Stromspiegel-Differenzverstärker.
Gesetzt den Fall, dass die n-Kanal-MOS-Transistoren N4 und N3 einen Drainstrom I0 bzw. I1 haben, hat der p-Kanal-MOS- Transistor P4 einen Drainstrom I1. Daher empfängt der p-Kanal- MOS-Transistor PS einen Strom, der gleich der Differenz zwischen den Drainströmen I0 und I1 des n-Kanal-MOS-Transistors N4 und des p-Kanal-MOS-Transistors P4, d. h. ein Strom (I0-I1), ist. Folglich empfängt der p-Kanal-MOS-Transistor P6 einen Drainstrom (I0-I1).
Im folgenden wird der Betrieb der Temperaturkorrekturschaltung 513 kurz beschrieben werden. Wenn die Temperatur verringert wird, wird die Spannung BIASN von der Konstantstromschaltung 511 erhöht und damit wird der Strom I1 erhöht. Folglich wird der Drainstrom (I0-I1) des p-Kanal-MOS-Transistors PS erniedrigt, und damit wird auch der Drainstrom (I0-I1) des p-Kanal- MOS-Transistors P6 dementsprechend verringert. Mit der Verringerung des Drainstroms (I0-I1) des p-Kanal-MOS-Transistors PS wird die Spannung am Knoten ND4 erhöht, und damit wird die Gatespannung des p-Kanal-MOS-Transistors P6 dementsprechend erhöht. Die Spannung BIAST am Knoten ND5 wird damit mit der Verringerung der Temperatur erniedrigt. Mit anderen Worten hat die Temperaturkorrekturschaltung 513 eine positive Temperaturkennlinie.
Fig. 6 ist ein Schaltplan, der den Aufbau der Vorspannungsausgangsschaltung in Fig. 3 darstellt. Nach Fig. 6 beinhaltet die Vorspannungsausgangsschaltung 514 p-Kanal-MOS-Transistoren P7 und P8, einen n-Kanal-MOS-Transistor N18 und Steuereinheiten 61 und 62. Der p-Kanal-MOS-Transistor P7 ist mit dem internen Versorgungsknoten VDDS und dem Knoten ND6 verbunden, und dessen Gate ist mit dem Knoten ND6 verbunden. Der p-Kanal-MOS- Transistor P8 ist mit dem internen Versorgungsknoten VDDS und dem Knoten ND7 verbunden, und dessen Gate ist mit dem Knoten ND6 verbunden. Der n-Kanal-MOS-Transistor N18 ist mit dem Knoten ND7 und dem Masseknoten GND verbunden, und dessen Gate ist mit dem Knoten ND7 verbunden.
Die Steuereinheit 61 beinhaltet n-Kanal-MOS-Transistoren N6, N7, N8, N9, N10 und N11. Der n-Kanal-MOS-Transistor N6 ist mit dem Knoten ND6 und dem n-Kanal-MOS-Transistor N9 verbunden, und empfängt an seinem Gate die Spannung BIAST von der Temperaturkorrekturschaltung 513. Der n-Kanal-MOS-Transistor N9 ist mit dem n-Kanal-MOS-Transistor N6 und dem Masseknoten GND verbunden, und empfängt an seinem Gate ein Steuersignal TA<1>. Der n- Kanal-MOS-Transistor N7 ist mit dem Knoten ND6 und dem n-Kanal- MOS-Transistor N10 verbunden, und empfängt an seinem Gate die Spannung BIAST. Der n-Kanal-MOS-Transistor N10 ist mit dem n- Kanal-MOS-Transistor N7 und dem Masseknoten GND verbunden, und empfängt an seinem Gate ein Steuersignal TA<2>. Der n-Kanal- MOS-Transistor N8 ist mit dem Knoten ND6 und dem n-Kanal-MOS- Transistor N11 verbunden, und empfängt an seinem Gate die Spannung BIAST. Der n-Kanal-MOS-Transistor N11 ist mit dem n-Kanal- MOS-Transistor N8 und dem Masseknoten GND verbunden, und empfängt an seinem Gate ein Steuersignal TA<3>.
Die Steuereinheit 62 beinhaltet n-Kanal-MOS-Transistoren N12, N13, N14, N15, N16 und N17. Der n-Kanal-MOS-Transistor N12 ist mit dem Knoten ND6 und dem n-Kanal-MOS-Transistor N15 verbunden, und empfängt an seinem Gate die Spannung BIASL von der Konstantstromschaltung 512. Der n-Kanal-MOS-Transistor N15 ist mit dem n-Kanal-MOS-Transistor N12 und dem Masseknoten GND verbunden, und empfängt an seinem Gate das Steuersignal TB<1>. Der n-Kanal-MOS-Transistor N13 ist mit dem Knoten ND6 und dem n- Kanal-MOS-Transistor N16 verbunden, und empfängt an seinem Gate die Spannung BIASL. Der n-Kanal-MOS-Transistor N16 ist mit dem n-Kanal-MOS-Transistor N13 und dem Masseknoten GNB verbunden, und empfängt an seinem Gate ein Steuersignal TB<2>. Der n- Kanal-MOS-Transistor N14 ist mit dem Knoten ND6 und dem n- Kanal-MOS-Transistor N17 verbunden, und empfängt an seinem Gate die Spannung BIASL. Der n-Nanal-MOS-Transistor N17 ist mit dem n-Kanal-MOS-Transistor N14 und dem Masseknoten GND verbunden, und empfängt an seinem Gate ein Steuersignal TB<3>.
Die Vorspannungsausgangsschaltung 514 hat den Aufbau eines Stromspiegel-Differenzverstärkers. Die Strommenge, die durch die Steuereinheiten 61 und 62 fließt, bestimmt einen Drainstrom 12 des n-Kanal-MOS-Transistors N18 und eine Ausgangsspannung der Vorspannungsausgangsschaltung 514, d. h. die Vorspannung BIASS.
Die Steuereinheit 61 wird bereitgestellt zum Steuern des Temperaturgradienten der Vorspannung BIASS. Wenn die Temperatur verringert wird, wird die Spannung BIAST von der Temperaturkorrekturschaltung 513 und damit die Gatespannung der n-Kanal-MOS- Transistoren N6 bis N8 verringert. Die Strommenge, die durch die Steuereinheit 61 fließt, wird daher dementsprechend verringert. Folglich werden der Drainstrom I2 und damit die Vorspannung BIASS verringert.
Die Steuereinheit 61 weist n-Kanal-MOS-Transistoren N9 bis N11 auf um die Menge des Stroms in der Steuereinheit 61 durch Steuersignale TA<1 : 3> größer zu steuern. Insbesondere wird, wenn die Anzahl der L-Pegel(Tiefpegelzustand)-Steuersignale TA<1 : 3> erhöht wird, der durch die Steuereinheit 61 fließende Strom verringert, und daher wird der Einfluß einer Änderung der Spannung BIAST auf die Vorspannung BIASS relativ verringert. Folglich wird der Temperaturgradient der Vorspannung BIASS verringert, wenn die Anzahl der L-Pegel-Steuersignale TA<1 : 3> angehoben wird.
Die Steuereinheit 62 wird bereitgestellt um die Vorspannung BIASS entsprechend dem maximalen Auffrisch-Betriebszyklus zu bestimmen. Aber für Steuereinheit 61 würde die Menge des Stroms, die durch die Steuereinheit 61 fließt, wesentlich verringert werden, wenn die Temperatur stark verringert wird. Folglich wird die Vorspannung BIASS auf einen extrem kleinen Wert verringert. Als Antwort auf die Verringerung der Vorspannung BIASS erzeugt der Ringoszillator 52 ein Pulssignal PHY0 mit einem verlängerten Zyklus. Folglich wird der Zyklus des Auffrischsignals PHYS unnötig verlängert, was ein Ende des Auffrischens zur Folge hat.
Die Steuereinheit 62 stellt einen Strom für die Erzeugung einer minimalen Vorspannung BIASS sicher, die den maximalen Auffrischbetriebszyklus sicherstellt, selbst wenn die Menge des Stroms, die durch die Steuerschaltung 61 fließt, auf Null verringert wird (bei der vorgeschriebenen Temperatur Ta oder darunter fällt die Spannung BIAST auf Null, und daher wird die Strommenge, die durch die Steuereinheit 61 fließt auf Null verringert).
Insbesondere ist die Spannung BIASL, d. h. die Gatespannung der n-Kanal-MOS-Transistoren N12 bis N14 in der Steuereinheit 62, weniger temperaturabhängig, und ein näherungsweise konstanter Strom fließt durch die Steuereinheit 62. Der konstante Strom wird durch die Steuersignale TB<1 : 3> derart gesteuert, dass er der minimalen Vorspannung BIASS entspricht, die den maximalen Auffrischbetriebszyklus sicherstellt.
Bei einer Temperatur oberhalb der vorbestimmten Temperatur Ta gibt die Vorspannungsausgangsschaltung 514 die Vorspannung BIASS mit einem Temperaturgradienten aus, der durch die Steuereinheit 61 gesteuert wird. Bei der vorbestimmten Temperatur Ta oder darunter gibt die Vorspannungsausgangsschaltung 514konstant die minimale Vorspannung BIASS aus, die den maximalen Auffrischbetriebszyklus sicherstellt.
Fig. 7 ist ein Schaltplan, der den Aufbau des Ringoszillators 52 in Fig. 2 darstellt. Nach Fig. 7 beinhaltet der Ringoszillator 52 einen p-Kanal-MOS-Transistor P9 und eine ungerade Anzahl an Invertern Iv1 bis Ivn (wobei n eine ungerade Zahl ist). Der p-Kanal-MOS-Transistor P9 ist mit dem internen Versorgungsknoten VDDS und dem Knoten ND8 verbunden, und empfängt an seinem Gate das Selbstauffrisch-Aktivierungssignal SELF_ON.
Der Inverter Iv1 beinhaltet einen p-Kanal-MOS-Transistor P10 und n-Kanal-MOS-Transistoren N25, N26 und N27. Der p-Kanal-MOS- Transistor P10 ist mit dem internen Versorgungsknoten VDDS und dem Knoten ND8 verbunden, und empfängt an seinem Gate den Ausgang des Inverters IvN. Der n-Kanal-MOS-Transistor N25 ist mit dem Knoten ND8 und dem n-Kanal-MOS-Transistor N26 verbunden, und empfängt an seinem Gate den Ausgang des Inverters IvN. Der n-Kanal-MOS-Transistor N26 ist mit den n-Kanal-MOS-Transistoren N25 und N27 verbunden, und empfängt an seinem Gate das Selbstauffrisch-Aktivierungssignal SELF_ON. Der n-Kanal-MOS- Transistor N27 ist mit dem n-Kanal-MOS-Transistor N26 und dem Masseknoten GND verbunden, und empfängt an seinem Gate die Vorspannung BIASS von dem Spannungsregler 51.
Der Inverter Iv2 beinhaltet einen p-Kanal-MOS-Transistor P11 und n-Kanal-MOS-Transistoren N28 und N29. Der p-Kanal-MOS- Transistor P11 ist mit dem internen Versorgungsknoten VDDS und dem n-Kanal-MOS-Transistor N28 verbunden, und empfängt an seinem Gate den Ausgang des Inverters Iv1. Der n-Kanal-MOS- Transistor N28 ist mit dem p-Kanal-MOS-Transistor P11 und dem n-Kanal-MOS-Transistor N29 verbunden und empfängt an seinem Gate den Ausgang des Inverters Iv1. Der n-Kanal-MOS-Transistor N29 ist mit dem n-Kanal-MOS-Transistor N28 und dem Masseknoten GND verbunden und empfängt an seinem Gate die Vorspannung BIASS.
Wie der Inverter Iv2 beinhalten die Inverter Iv3 bis Ivn jeder einen p-Kanal-MOS-Transistor und einen n-Kanal-MOS-Transistor, die den Ausgang des Inverters der vorhergehenden Stufe an ihrem Gate empfangen, und einen n-Kanal-MOS-Transistor, der die Vorspannung BIASS an seinem Gate empfängt.
In dem Ringoszillator 52 sind die Inverter Iv1 bis Ivn wie ein Ring miteinander verbunden. Das Selbstauffrisch- Aktivierungssignal SELF_ON ist ein Signal, das während des Selbstauffrisch-Betriebes auf dem H-Pegel (Hochpegelzustand) gehalten wird. Wenn das Selbstauffrisch-Aktivierungssignal SELF_ON auf dem H-Pegel ist, arbeiten die Inverter Iv1 bis Ivn und das Pulssignal PHY0, der Ausgang des Inverters Ivn, schwingt periodisch. Auf der anderen Seite, wenn das Selbstauffrisch-Aktivierungssignal SELF_ON auf dem L-Pegel ist, zieht der p-Kanal-MOS-Transistor P9 den Knoten ND8 gleichmäßig auf den H-Pegel, und der Inverter Ivn gibt beständig das Pulssignal PHY0 auf dem H-Pegel aus. In anderen Worten ist der Ringoszillator 52 deaktiviert.
Jeder der Inverter Iv1 bis Ivn beinhaltet einen n-Kanal-MOS- Transistor, der an seinem Gate die Vorspannung BIASS von dem Spannungsregler 51 empfängt. Wenn die Vorspannung BIASS verringert wird, wird die Betriebsgeschwindigkeit jedes einzelnen Inverters Iv1 bis Ivn verringert. Folglich wird der Schwingungszyklus das Pulssignals PHY0 mit Verringerung der Vorspannung BIASS verlängert.
Fig. 8 veranschaulicht die Temperaturabhängigkeit des durch den Auffrisch-Timer 38 bestimmten Auffrischzyklus. Nach Fig. 8 wird der Auffrischzyklus tREF bei einer Temperatur, die höher als die Temperatur Ta ist, mit Verringerung der Temperatur erhöht.
Bei einer Temperatur Ta oder darunter wird der Auffrischzyklus auf dem maximalen Wert tREF max gehalten. Es wird hierbei angenommen, dass die Temperatur Ta ungefähr Raumtemperatur ist. Im folgenden wird ein Verfahren zum Steuern des Auffrisch-Timers 38 beschrieben werden.

(1) Steuerung des Widerstands R1 in der Konstantstromschaltung 511 ("A" in Fig. 8)

Zuerst wird der Widerstand R1 derart gesteuert, dass er den gleichen Widerstandswert besitzt wie der Widerstand R2 in der Konstantstromschaltung 512 bei der Temperatur Ta. Der Grund dafür ist der folgende: Angenommen die Temperatur wird verringert und der Widerstandswert des Widerstands R1 wird gleich dem des Widerstands R2 bei der Temperatur Ta. In diesem Fall wird die Ausgangsspannung BIAST der Temperaturkorrekturschaltung 513 und damit der Strom, der durch die Steuerungseinheit 61 in der Vorspannungsausgangsschaltung 514 fließt, auf Null verringert. Daher wird bei der Temperatur Ta die Vorspannung BIASS die minimale Spannung, die durch die Steuerschaltung 62 bestimmt ist. Der maximale Auffrischzyklus tREF max wird damit bei der Temperatur Ta oder darunter aufrechterhalten.
Die Temperatur Ta ist vorzugsweise etwa Raumtemperatur. Jedoch wird der Steuerbetrieb wie der normale Betrieb normalerweise bei hoher Temperatur (etwa 80°C) ausgeführt. Daher wird der Widerstandswert des Widerstands R1 in Hinblick auf Änderungen des Widerstandswerts des Widerstands R1 gesteuert, die verursacht werden, wenn sich die Temperatur von der Temperatur beim Steuerbetrieb nach der Raumtemperatur ändert.

(2) Steuerung des maximalen Auffrischzyklus tREF_max bei niedriger Temperatur ("B" in Fig. 8)

Der maximale Auffrischzyklus tREF max, der bei einer Temperatur Ta auf einem konstanten Wert gehalten wird, wird gemäß der möglichen Datenhaltezeit in einer Speicherzelle der Halbleiterspeicher-Vorrichtung 10 gesteuert. Die Steuerung wird wie folgt durchgeführt: In der Testbetriebsart werden alle Steuersignale TA<1 : 3> größer auf den L-Pegel gesetzt um die Temperaturabhängigkeit der Steuereinheit 61 der Vorspannungsausgangsschaltung 514 zu inaktivieren. Die Vorspannung BIASS wird dann durch Steuersignale TB<1 : 3> größer gesteuert und der Auffrischzyklus wird gemessen.

(3) Steuerung des Temperaturgradienten ("C" in Fig. 8)

Der durch "C" in Fig. 8 gezeigte Temperaturgradient wird gemäß dem Zielauffrischzyklus bei hoher Temperatur (z. B. 80°C, d. h. nahe der Temperatur während des Betriebs) gesteuert. Die Steuerung wird wie folgt durchgeführt: Die Vorspannung BIASS wird durch Steuersignale TA<1 : 3> größer in der Steuereinheit 61 der Vorspannungsausgangsschaltung 514 so geregelt, dass ein gewünschter Auffrischzyklus bei einer vorgeschriebenen Temperatur erreicht wird. Der Auffrischzyklus wird dann gemessen.
In dem Fall, bei dem die Halbleiterspeicher-Vorrichtung 10 eine Temperaturkompensierende Selbstauffrischfunktion durch EMRS (engl. Extended Mode Resistor Set) aufweist wird die Vorspannungsausgangsschaltung 514 durch die Vorspannungsausgangsschaltung 514a ersetzt um Störung dieser Funktion zu verhindern.
Im Temperaturkompensierenden Selbstauffrischbetrieb EMRS ist die Halbleiterspeicher-Vorrichtung 10 in der Lage den Auffrischzyklus als Antwort auf einen daran angelegten Befehl zu variieren. Die Halbleiterspeicher-Vorrichtung 10 weist zum Beispiel vier Temperaturbetriebsarten auf: 85°C, 70°C, 40°C und 15°C. Angenommen der Auffrischzyklus ist 1 in der 70°C- Betriebsart, so kann der Auffrischzyklus in der 85°C- Betriebsart auf 1/2, in der 40°C-Betriebsart auf 2 und in der 15°C-Betriebsart auf 4 festgelegt werden.
Bei der Halbleiterspeicher-Vorrichtung 10 der vorliegenden Erfindung steuert der Auffrisch-Timer 38 jedoch den Auffrischzyklus automatisch. Wenn daher die Temperaturkompensierende Selbstauffrischfunktion durch EMRS aktiv ist, würde der Auffrischzyklus bei niedriger Temperatur unnötig erhöht werden. Um ein solches Problem zu verhindern wird die selbsttemperaturkompensierende Funktion des Spannungsreglers 51 inaktiviert, während die temperaturkompensierende Selbstauffrischfunktion durch EMRS aktiv ist.
Fig. 9 ist ein Schaltplan, der den Aufbau der Vorspannungsausgangsschaltung zeigt, die fähig ist, die selbsttemperaturkompensierende Funktion der vorliegenden Erfindung zu inaktivieren, während die Temperaturkompensierende Selbstauffrischfunktion durch EMRS aktiv ist. Nach Fig. 9 sind bei der Vorspannungsausgangsschaltung 514A die Steuereinheiten 61 und 62 der Vorspannungsausgangsschaltung 514 durch Steuereinheiten 61A und 62A ersetzt. Zusätzlich zu den Elementen der Vorspannungsausgangsschaltung 514 beinhaltet die Vorspannungsausgangsschaltung 514A ein NOR-Gatter 63 eine EMRS-Einstelleinheit 64, eine EMRS- Korrektureinheit 65 und einen n-Kanal-MOS-Transistor N25. Der n-Kanal-MOS-Transistor N25 ist mit dem n-Kanal-MOS-Transistor N18 und dem Masseknoten GND verbunden, und dessen Gate ist mit dem internen Versorgungsknoten VDDS verbunden.
Die EMRS-Einstelleinheit 64 beinhaltet n-Kanal-MOS-Transistoren N26, N27, N28, N29, N30 und N31. Der n-Kanal-MOS-Transistor N26 ist mit dem Knoten ND7 und dem n-Kanal-MOS-Transistor N27 verbunden und dessen Gate ist mit dem Knoten ND7 verbunden. Der n- Kanal-MOS-Transistor N27 ist mit dem n-Kanal-MOS-Transistor N26 und dem Masseknoten GND verbunden und empfängt an seinem Gate ein Signal EMRS1. Der n-Kanal-MOS-Transistor N28 ist mit dem Knoten ND7 und dem n-Kanal-MOS-Transistor N29 verbunden, und dessen Gate ist mit dem Knoten ND7 verbunden. Der n-Kanal-MOS- Transistor N29 ist mit dem n-Kanal-MOS-Transistor N28 und dem Masseknoten GND verbunden und empfängt an seinem Gate ein Signal EMRS2. Der n-Kanal-MOS-Transistor N30 ist mit dem Knoten ND7 und dem n-Kanal-MOS-Transistor N31 verbunden, und dessen Gate ist mit dem Knoten ND7 verbunden. Der n-Kanal-MOS- Transistor N31 ist mit dem n-Kanal-MOS-Transistor N30 und dem Masseknoten GND verbunden und empfängt an seinem Gate ein Signal EMRS3.
Die EMRS-Einstelleinheit 64 ist eine Schaltung für die Realisierung der obigen temperaturkompensierende Selbstauffrischfunktion durch EMRS. Jedes Signal EMRS1 bis EMRS3 geht gemäß den obigen vier Temperatur-Betriebsarten auf den H- oder L- Pegel. Die Signale EMRS1 bis EMRS3 gehen in der 85°C- Betriebsart auf den H-Pegel. Die Signale EMRS1 und EMRS2 gehen in der 70°C-Betriebsart auf den H-Pegel. In der 40°C- Betriebsart geht das Signal EMRS1 auf den H-Pegel. Die Signale EMRS1 bis EMRS3 gehen in der 15°C-Betriebsart auf den L-Pegel. Wenn die Temperatur-Betriebsart verringert wird, wird die Vorspannung BIASS verringert und der Auffrischzyklus wird verlängert.
Das NOR-Gatter 63 empfängt ein Signal FUSE und ein EMRS- Betriebsartsignal EMRS_SRF. Das Signal FUSE wird von einer nicht dargestellten Sicherungsschaltung ausgegeben. Wenn die selbsttemperaturkompensierende Funktion der vorliegenden Erfindung nicht verwendet wird, wird das Signal FUSE durch Auslösen eines Sicherungselementes in der Sicherungsschaltung auf den H- Pegel gebracht. Das EMRS-Betriebsartsignal EMRS_SRF geht auf den H-Pegel, wenn zumindest eines der Signale EMRS1 bis EMRS3 auf dem H-Pegel ist. Sowohl das Signal FUSE und das EMRS- Betriebsartsignal EMRS_SRF ist aktiviert, wenn die selbsttemperaturkompensierende Funktion der vorliegenden Erfindung nicht verwendet wird.
Zusätzlich zu den Elementen der Steuereinheit 61 beinhaltet die Steuereinheit 61A n-Kanal-MOS-Transistoren N19 bis N21, die den Ausgang des NOR-Gatters 63 an ihrem Gate empfangen. Zusätzlich zu den Elementen der Steuereinheit 62 beinhaltet die Steuereinheit 62A n-Kanal-MOS-Transistoren N22 bis N24, deren Gate mit dem internen Versorgungsknoten VDDS verbunden ist.
In der Steuereinheit 61A fällt der Ausgang NOR-Gatters 63 auf den L-Pegel als Antwort auf die Aktivierung entweder des Signals FUSE oder des EMRS-Betriebsartsignals EMRS_SRF. Als Folge davon werden die n-Kanal-MOS-Transistoren N19 bis N21 ausgeschaltet, und die Steuereinheit 61A wird inaktiviert. Somit inaktiviert die Vorspannungsausgangsschaltung 514A die selbsttemperaturkompensierende Funktion der vorliegenden Erfindung.
Es sei bemerkt, dass die n-Kanal-MOS-Transistoren N22 bis N24 in der Steuereinheit 62A entsprechend den n-Kanal-MOS- Transistoren N19 bis N21 in der Steuereinheit 61A vorgesehen sind. In anderen Worten werden die n-Kanal-MOS-Transistoren N22 bis N24 in Hinblick auf den Ausgleich des Stroms in den Steuerschaltungen 61A und 62A bereitgestellt. Da die n-Kanal-MOS- Transistoren N22 bis N24 mit ihren an den internen Versorgungsknoten VDDS angeschlossenen Gates eingeschaltet sind, hat die Steuereinheit 62A die gleiche Funktion wie die der Steuereinheit 62.
Die EMRS-Korrektureinheit 65 beinhaltet n-Kanal-MOS- Transistoren N32 und N33. Der n-Kanal-MOS-Transistor N32 ist mit dem Knoten ND6 und dem n-Kanal-MOS-Transistor N33 verbunden und empfängt an seinem Gate die Spannung BIASL. Der n-Kanal- MOS-Transistor N33 ist mit dem n-Kanal-MOS-Transistor N32 und dem Masseknoten GND verbunden und empfängt an seinem Gate das EMRS-Betriebsartsignal EMRS SRF.
Die EMRS-Korrektureinheit 65 korrigiert die Vorspannung BIASS bei hoher Temperatur (z. B. 80°C, d. h. wie oben beschrieben nahe der Temperatur während des Betriebs), wenn die Steuereinheit 61A inaktiviert ist. In anderen Worten ist ein Strom, der durch die Steuereinheit 61A fließt, abgeschaltet, wenn die Steuereinheit 61A inaktiviert ist. In diesem Fall wird auch ein Strom, der durch die Steuereinheit bei hoher Temperatur fließt, abgeschaltet, wodurch die Vorspannung BIASS bei hoher Temperatur verringert wird. Daher wird die Korrektur der Vorspannung BIASS benötigt um den Auffrischbetrieb bei hoher Temperatur sicherzustellen. Die EMRS-Korrektureinheit 65 ist so ausgelegt, dass die gleiche Menge an Strom durch die EMRS-Korrektureinheit 65 fließt, die bei hoher Temperatur durch die Steuereinheit 61A fließt. Wenn das EMRS-Betriebsartsignal EMRS_SRF auf den H- Pegel geht, wird die Steuereinheit 61A inaktiviert und der n- Kanal-MOS-Transistor N33 in der EMRS-Korrektureinheit 65 wird angeschaltet. Somit kompensiert die EMRS-Korrektureinheit 65 die Menge an Strom, die bei hoher Temperatur durch die Steuereinheit 61A fließt. Dies stellt den Auffrischbetrieb bei hoher Temperatur sicher, selbst wenn der Temperaturkompensations- Selbstauffrischbetrieb durch EMRS durchgeführt wird.
Es sei bemerkt, dass bei der obigen Beschreibung die Steuereinheiten 61 und 62 der Vorspannungsausgangsschaltung 514 oder die Steuereinheiten 61A und 62A der Vorspannungsausgangsschaltung 514A jeweils drei n-Kanal-MOS-Transistoren zum Steuern beinhalten. Jedoch ist die vorliegende Erfindung nicht darauf beschränkt und jede der Steuereinheiten 61, 62, 61A und 62A könnte jede beliebige Anzahl an n-Kanal-MOS-Transistoren zum Steuern beinhalten.
Wie oben beschrieben wurde beinhaltet die Halbleiterspeicher- Vorrichtung 10 der ersten Ausführungsform den Auffrisch-Timer 38 mit einer positiven Temperaturkennlinie. Dies ermöglicht, dass der Auffrischbetrieb im Bereich von niedriger bis hoher Temperatur mit einem passenden Auffrischzyklus durchgeführt wird.
Die Halbleiterspeicher-Vorrichtung 10 der ersten Ausführungsform beinhaltet Vorspannungsausgangsschaltungen 514 und 514A, die fähig sind, den Temperaturgradienten des Auffrischzyklus zu steuern, der sich in Abhängigkeit von der Temperatur ändert. Dies ermöglicht den Auffrischzyklus von niedriger bis hoher Temperatur passend zu steuern.
Die Vorspannungsausgangsschaltungen 514 und 514A sind fähig den maximalen Auffrischbetriebszyklus bei niedriger Temperatur zu steuern. Dies ermöglicht den Auffrischzyklus gemäß der Datenhaltefähigkeit der Speicherzellen angemessen zu steuern.
Die Halbleiterspeicher-Vorrichtung 10 der ersten Ausführungsform beinhaltet eine Vorspannungsausgangsschaltung 514A zum Verhindern der Störung des temperaturkompensierenden Selbstauffrischbetriebs durch EMRS. Als Folge davon wird die temperaturkompensierende Selbstauffrischfunktion der vorliegenden Erfindung nicht die temperaturkompensierende Selbstauffrischfunktion durch EMRS stören, was ermöglicht, dass der Auffrischbetrieb mit einem angemessenen Auffrischzyklus durch beide Funktionen durchgeführt werden kann.

Zweite Ausführungsform

Die Halbleiterspeicher-Vorrichtung der zweiten Ausführungsform hat eine Testbetriebsart, in der die Halbleiterspeicher- Vorrichtung fähig ist, den Auffrischzyklus des Selbstauffrischbetriebs leicht zu messen.
Fig. 10 ist ein schematisches Blockschaltbild, das den Gesamtaufbau der Halbleiterspeicher-Vorrichtung gemäß der zweiten Ausführungsform der vorliegenden Erfindung darstellt. Nach Fig. 10 ist die Halbleiterspeicher-Vorrichtung 11 von der Halbleiterspeicher-Vorrichtung 10 der ersten Ausführungsform nach Fig. 1 darin unterschiedlich, dass die I/O-Steuerschaltungen 30 durch I/O-Steuerschaltungen 30A ersetzt sind.
Die I/O-Steuerschaltung 30A empfängt ein Auffrischsignal PHYS von dem Auffrisch-Timer 38 der Auffrisch-Steuerschaltung 36, sowie Signale TM_MONI, TMPHYS und ein Pulssignal MONI_DRV von der Steuerschaltung 24. Wie bei der ersten Ausführungsform beschrieben wird das Auffrischsignal PHYS bei jedem Auffrischzyklus aktiviert. Das Signal TM_MONI wird aktiviert, wenn die Halbleiterspeicher-Vorrichtung 11 in die Testbetriebsart zum Messen des Selbstauffrischzyklus geht. Das Signal TM_MONI wird gemäß eines an die Halbleiterspeicher-Vorrichtung 11 angelegten Befehls aktiviert. Es sei bemerkt, dass dieser Befehl ein spezieller Befehl ist (MRS: Mode Resistorset), der im normalen Betrieb nicht angelegt wird. Dieser Befehl wird durch den vorhandenen vorbestimmten Anschluss bestimmt. Die Halbleiterspeicher- Vorrichtung 11 geht in die Testbetriebsart zum Messen des Selbstauffrischzyklus als Antwort auf den Befehl.
Das Signal TMPHYS wird aktiviert, wenn die Messung des Auffrischzyklus begonnen wird. Das Signal TMPHYS wird aktiviert, wenn ein vorgeschriebenes Signal an einen bestimmten Adressanschluss angelegt wird als Antwort auf den obigen bestimmten Befehl (MRS). Der Auffrisch-Timer 38 beginnt den Auffrischzyklus zu zählen als Antwort auf die Aktivierung des Signal TMPHYS. Das Pulssignal MONI_DRV ist ein einzelnes Pulssignal, dass aktiviert wird, wenn ein Befehl READ angelegt wird, während die Signale TM_MONI und TMPHYS aktiv sind.
Wenn das Signal TMPHYS von der Steuerschaltung 24 aktiviert ist, hält die I/O-Steuerschaltung 30A das erste Auffrischsignal PHYS fest, dass sie von dem Auffrisch-Timer 38 nach der Aktivierung des Signals TMPHYS empfangen hat. Wenn die I/O- Steuerschaltung 30A das Auffrischsignal PHYS festhält, wenn sie das Pulssignal MONI_DRV von der Steuerschaltung 24 empfängt, gibt sie ein H-Pegelsignal an einen nicht dargestellten Datenbus DB aus. Wenn die I/O-Steuerschaltung 30A das Auffrischsignal PHYS nicht festgehalten hat, gibt es ein L-Pegelsignal an den Datenbus DB aus.
Das so an den Datenbus DB ausgegebene Signal wird an den I/O- Puffer 22 übertragen. Der I/O-Puffer 22 gibt dann ein Signal gemäß des Signalpegels an den Daten-I/O-Anschluss 16 aus.
Die Zeit, zu der die I/O-Steuerschaltung 30A das Auffrischsignal festgehalten hat, kann durch Verschieben des Zeitpunkts des Anlegens des READ-Befehls bekannt sein. Daher kann der Auffrischzyklus gemessen werden durch Messen der Zeit von dem Anlegen des Befehls, der das Signal TMPHYS aktiviert hat.
Da der Aufbau der Halbleiterspeicher-Vorrichtung 11 ansonsten der gleiche wie der der Halbleiterspeicher-Vorrichtung 10 der ersten Ausführungsform ist, wird dessen Beschreibung nicht wiederholt werden.
Fig. 11 ist ein Schaltplan, der den Aufbau eines in der Steuerschaltung 24 enthaltenen Signalerzeugers zum Erzeugen des Selbstauffrischaktivierungssignals SELF_ON zum Anlegen an den Auffrisch-Timer 38 darstellt.
Nach Fig. 11 beinhaltet der Signalerzeuger ein NOR-Gatter 71 und einen Inverter 72. Das NOR-Gatter 71 empfängt Signale SEL- FREF und TMPHYS. Der Inverter 72 invertiert den Ausgang des NOR-Gatters 71 und gibt das Selbstauffrischaktivierungssignal SELF_ON aus.
Im normalen Betrieb (die Testbetriebsart ist im normalen Betrieb deaktiviert) geht das Signal SELFREF auf den H-Pegel, wenn die Halbleiterspeicher-Vorrichtung 11 in der Selbstauffrisch-Betriebsart ist. Wie oben beschrieben geht das Signal TMPHYS auf den H-Pegel, wenn die Messung des Auffrischzyklus begonnen wird. In anderen Worten werden im normalen Betrieb das Signal SELFREF und das Selbstauffrischaktivierungssignal SELF_ON in der Selbstauffrisch-Betriebsart auf dem H-Pegel gehalten. In der Test-Betriebsart zum Messen des Selbstauffrischzyklus geht das Signal SELFREF jedoch auf den Pegel L-Pegel. Das Signal TMPHYS geht auf den H-Pegel, wenn die Messung des Auffrischzyklus begonnen wird. Als Folge davon geht das Selbstauffrischaktivierungssignal SELF_ON auf den H-Pegel.
In der Test-Betriebsart zum Messen des Selbstauffrischzyklus beginnt der Auffrisch-Timer 38 das Zählen des Auffrischzyklus als Antwort auf die Aktivierung des Signals TMPHYS.
Fig. 12 ist ein Schaltplan, der den Aufbau eines in der I/O- Steuerschaltung 30a der Fig. 10 enthaltenen PHY_MONI-Signal- Erzeugers darstellt.
Nach Fig. 12 beinhaltet der PHY_MONI-Signalerzeuger Inverter 73 und 77, sowie NAND-Gatter 74, 75 und 76. Der Inverter 73 invertiert das von dem Auffrisch-Timer 38 empfangene Auffrischsignal PHYS. Das NAND-Gatter 74 empfängt die jeweiligen Ausgänge der Inverter 73 und des NAND-Gatters 75. Das NAND-Gatter 75 empfängt das Ausgangssignal TMPHYS der Steuerschaltung 24 und den Ausgang des NAND-Gatters 74. Das NAND-Gatter 76 empfängt das Ausgangssignal TM_MONI der Steuerschaltung 24 und den Ausgang des NAND-Gatters 74. Der Inverter 77 invertiert den Ausgang des NAND-Gatters 76 und gibt das Signal PHY_MONI aus.
Die NAND-Gatter 74 und 75 bilden eine Haltekreisschaltung zum Festhalten der Zustände des Signals PHYS, wenn das Signal PHYS auf den H-Pegel ansteigt, nachdem das Signal TMPHYS auf den H- Pegel angestiegen ist. Wenn das Signal TM_MONI auf dem H-Pegel ist, gibt das NAND-Gatter 76 ein L-Pegelsignal aus und der PHY_MONI-Signalerzeuger gibt das Signal PHY_MONI auf dem H- Pegel aus.
Fig. 13 ist ein Schaltplan, der den Aufbau einer in der I/O- Steuerschaltung 30A nach Fig. 10 enthaltenen DB- Ausgangsschaltung darstellt.
Nach Fig. 13 beinhaltet die DB-Ausgangsschaltung NAND-Gatter 78 und 80, sowie Inverter 79, 81 und 82. Das NAND-Gatter 78 empfängt das Pulssignal MONI_DRV von der Steuerschaltung 24 und ein Signal PHY_MONI von dem PHY_MONI-Signalerzeuger. Der Inverter 79 invertiert das Signal PHY_MONI. Das NAND-Gatter 80 empfängt das Pulssignal MONI_DRV und den Ausgang des Inverters 79. Der Inverter 81 invertiert den Ausgang des NAND-Gatters 80, und der Inverter 82 invertiert den Ausgang des NAND-Gatters 78.
Die DB-Ausgangsschaltung beinhaltet weiter p-Kanal-MOS- Transistoren P51 und P52, sowie n-Kanal-MOS-Transistoren N51 und N52. Der p-Kanal-MOS-Transistor P51 ist mit dem internen Versorgungsknoten VDDS und dem Datenbus DB verbunden, und dessen Gate ist mit dem Knoten ND11, d. h. mit dem Ausgangsknoten des NAND-Gatters 78, verbunden. Der n-Kanal-MOS-Transistor N51 ist mit dem Datenbus DB und dem Masseknoten GND verbunden und empfängt den Ausgang des Inverters 81 an seinem Gate. Der p- Kanal-MOS-Transistor P52 ist mit dem internen Versorgungsknoten VDDS und dem Datenbus /DB verbunden, und dessen Gate ist mit dem Knoten ND12, d. h. dem Ausgangsknoten des NAND-Gatters 80, verbunden. Der n-Kanal-MOS-Transistor N52 ist mit dem Datenbus/DB und dem Masseknoten GND verbunden und empfängt den Ausgang des Inverters 82 an seinem Gate.
Im folgenden wird der Betrieb der DB-Ausgangsschaltung beschrieben werden. Wenn das Pulssignal MONI_DRV und das Signal PHY_MONI beide auf dem L-Pegel sind, sind die Signale an den Knoten ND11 und ND12 beide auf dem H-Pegel. Folglich werden die p-Kanal-MOS-Transistoren P51 und P52, sowie die n-Kanal-MOS- Transistoren N51 und N52 ausgeschaltet, und die Datenbusse DB und /DB werden in einen Hochimpedanzzustand gebracht.
Wenn dann das Signal PHY_MONI auf den H-Pegel geht, und das Pulssignal MONI_DRV angelegt wird, geht das Signal des Knotens ND11 bzw. ND12 auf den L-Pegel bzw. H-Pegel als Antwort auf das Pulssignal MONI_DRV. Folglich sind der p-Kanal-MOS-Transistor P51 und der n-Kanal-MOS-Transistor N52 angeschaltet, wohingegen der p-Kanal-MOS-Transistor P52 und der n-Kanal-MOS-Transistor N51 ausgeschaltet sind. Folglich wird ein H-Pegelsignal bzw. L- Pegelsignal an den Datenbus DB bzw. /DB ausgegeben.
Es wird nun angenommen, dass das Pulssignal MONI_DRV und das Signal PHY_MONI beide auf den L-Pegel sind. Wenn das Pulssignal MONI_DRV angelegt wird, bevor das Signal PHY_MONI auf den H- Pegel geht, geht das Signal des Knotens ND11 bzw. ND12 auf den H-Pegel bzw. L-Pegel als Antwort auf das Pulssignal MONI_DRV. Folglich sind der p-Kanal-MOS-Transistor P51 und der n-Kanal- MOS-Transistor N52 ausgeschaltet, wohingegen der p-Kanal-MOS- Transistor P52 und der n-Kanal-MOS-Transistor N51 eingeschaltet sind. Als Folge davon wird ein L-Pegelsignal bzw. H-Pegelsignal an den Datenbus DB bzw. /DB ausgegeben.
Fig. 14 und 15 sind Zeitablaufdarstellungen, die die Signalformen der Hauptsignale beim Messen des Selbstauffrischzyklus in der Halbleiterspeicher-Vorrichtung 11 der zweiten Ausführungsform darstellen. Fig. 14 stellt den Fall dar, wo das Pulssignal MONI_DRV aktiviert wird, nachdem das Signal PHY_MONI auf den H-Pegel geht. Fig. 15 stellt den Fall dar wo das Pulssignal MONI_DRV aktiviert wird bevor das Signal PHY_MONI auf den H-Pegel geht.
Nach Fig. 14 empfängt die Halbleiterspeicher-Vorrichtung 11 zur Zeit T1 einen Befehl TM-IN. Als Antwort auf den Befehl TM-IN geht die Halbleiterspeicher-Vorrichtung 11 in die Testbetriebsart zum Messen des Selbstauffrischzyklus, und das Signal TM_MONI wird auf den H-Pegel aktiviert. Die Halbleiterspeicher- Vorrichtung 11 empfängt zur Zeit T2 einen Befehl ACT und empfängt den Befehl TM-IN wieder zur Zeit T3. Als Antwort darauf wird das Signal TMPHYS auf den H-Pegel aktiviert und die Messung des Auffrischzyklus wird begonnen. Insbesondere beginnt der Auffrisch-Timer 38 den Auffrischzyklus zu zählen.
Der Auffrisch-Timer 38 gibt das Auffrischsignal PHYS nach dem Auffrischzyklus von der Zeit T3, d. h. zur Zeit T4 aus. Als Antwort darauf hält der PHY_MONI-Signalerzeuger das gepulste Auffrischsignal PHYS fest und gibt das Signal PHY_MONI auf dem H- Pegel aus.
Die Halbleiterspeicher-Vorrichtung 11 empfängt einen Befehl READ zur Zeit T5. Als Antwort darauf erzeugt die Steuerschaltung 24 das Pulssignal MONI_DRV, und das Signal am Knoten ND11 der DB-Ausgangsschaltung geht auf den L-Pegel. Folglich gibt die DB-Ausgangsschaltung wie oben beschrieben ein H- bzw. L- Pegelsignal an den Datenbus DB bzw. /DB, und ein H- Pegeldatenwert wird von einem vorgeschriebenen Anschluss des Daten-I/O-Anschlusses 16 in Fig. 10 ausgegeben.
In dem Beispiel nach Fig. 15 ist der Zeitpunkt des Anlegens des Befehls READ verschoben. Genauer wird die Messung des Auffrischzyklus zu einer Zeit T3 als Antwort auf die Aktivierung des Signals TMPHYS begonnen. Der Auffrisch-Timer 38 gibt das Auffrischsignal PHYS nach dem Auffrischzyklus von der Zeit T3 aus, d. h. zur Zeit T5. Bei diesem Beispiel empfängt die Halbleiterspeicher-Vorrichtung 11 den Befehl READ zu der Zeit T4, d. h. bevor der Auffrisch-Timer 38 das Auffrischsignal PHYS ausgibt. Als Antwort auf den Befehl READ erzeugt die Steuerschaltung 24 das Pulssignal MONI_DRV, und das Signal am Knoten ND12 der DB-Ausgangsschaltung geht auf den L-Pegel. Folglich gibt die DB-Ausgangsschaltung wie oben beschrieben ein L- bzw. H- Pegelsignal an den Datenbus DB bzw. /DB, und ein L- Pegeldatenwert wird von einem vorbestimmten Anschluss des Daten-I/O-Anschlusses 16 in Fig. 10 ausgegeben.
Die als Antwort auf den Befehl READ von dem vorbestimmten Anschluss des Daten-I/O-Anschlusses 16 gelesenen Daten haben unterschiedliche logische Pegel bevor und nachdem der Auffrisch- Timer 38 das Auffrischsignal PHYS ausgegeben hat. Daher kann der Auffrischzyklus gemessen werden durch das Messen der Zeit zwischen dem Befehl TM-IN und dem Befehl READ, während der Zeitpunkt des Anlegens des Befehls READ schrittweise verschoben wird, d. h. durch Messen der Zeit zwischen dem Anlegen des Befehls TM-IN, d. h. dem Zeitpunkt, zu dem der logische Pegel des von dem vorbestimmten Anschluss des Daten-I/O-Anschlusses 16 gelesenen Datenwerts geändert wird, und dem Anlegen des Befehls READ.
Wie oben beschrieben beinhaltet die Halbleiterspeicher- Vorrichtung 11 der zweiten Ausführungsform den PHY_MONI- Signalerzeuger und die DB-Ausgangsschaltung. Die Verwendung des PHY_MONI-Signalerzeugers und die DB-Ausgangsschaltung ermöglichen die Messung des Auffrischzyklus.
Es sei bemerkt, dass die Halbleiterspeicher-Vorrichtung der ersten und zweiten Ausführungsform entweder vom asynchronen oder vom synchronen Typ sein kann. Der synchrone Typ schließt den synchronen Typ mit doppelter Datenrate mit ein.

Claims

1. Halbleiterspeicher-Vorrichtung (10) mit
einem Speicherzellenfeld (34) mit einer Mehrzahl an in einer Matrix angeordneten Speicherzellen; und
einer Auffrischsteuerschaltung (36), die regelmäßig einen Auffrischbetrieb zum Halten von in der Mehrzahl an Speicherzellen gespeicherter Information ausführt;
wobei die Auffrischsteuerschaltung (36) beinhaltet:
einen Auffrisch-Timer (38), der einen Auffrischzyklus bestimmt und in dem Auffrischzyklus ein Auffrischsignal (PHYS) erzeugt; und
einen Auffrischadresserzeuger (40), der als Antwort auf das Auffrischsignal (PHYS) folgend eine Auffrischzeilenadresse (/QAD) erzeugt, die eine Zeile von Speicherzellen bestimmt, die dem Auffrischbetrieb unterzogen werden soll;
wobei der Auffrisch-Timer (38) beinhaltet:
einen Spannungsregler (51), der eine Ausgangsspannung (BIASS) entsprechend der Verringerung der Temperatur durch Verwendung eines Differenzverstärkers steuert;
einen Oszillator (52), der die Ausgangsspannung (BIASS) von dem Spannungsregler (51) empfängt und ein internes Signal (PHY0) erzeugt, dessen Erzeugungszyklus mit der Verringerung der Ausgangsspannung (BIASS) vergrößert wird; und
einen Auffrischsignalerzeuger (53), der das Auffrischsignal (PHYS) auf der Grundlage des internen Signals (PHY0) erzeugt.

2. Halbleiterspeicher-Vorrichtung (10) nach Anspruch 1, bei der der Spannungsregler (51) eine konstante Ausgangsspannung (BIASS) ausgibt, wenn die Temperatur unterhalb eines vorbestimmten Wertes liegt.

3. Halbleiterspeicher-Vorrichtung (10) nach Anspruch 2, bei der
der Spannungsregler (51) beinhaltet:
eine erste Konstantstromschaltung (512), die eine erste Spannung (BIASL) auf der Grundlage des Widerstandswertes eines ersten Wiederstands (R2) mit einer ersten Temperaturkennlinie ausgibt;
eine zweite Konstantstromschaltung (511), die eine zweite Spannung (BIASN) ausgibt auf der Grundlage des Widerstandswertes eines zweiten Widerstands (R1) mit einer zweiten Temperatur-Kennlinie, die einen größeren Temperaturgradienten als die des ersten Widerstands (R2) aufweist;
eine Temperaturkorrekturschaltung (513), die die zweite Spannung (BIASN) mit der ersten Spannung (BIASL) vergleicht und eine dritte Spannung (BIAST) mit einer positiven Temperatur-Kennlinie auf der Grundlage des Ergebnisses des Vergleichs ausgibt; und
eine Vorspannungsausgangsschaltung (514), die die dritte Spannung (BIAST) für eine Anpassung an die Temperatur-Kennlinie des Auffrischzyklus umwandelt und die Ausgangsspannung (BIASS) ausgibt.

4. Halbleiterspeicher-Vorrichtung (10) nach Anspruch 3, bei der die Vorspannungsausgangsschaltung (514) die Ausgangsspannung (BIASS) auf minimaler Spannung entsprechend eines maximalen Zyklus des Auffrischzyklus ausgibt, wenn die Temperatur unterhalb eines vorbestimmten Wertes ist.

5. Halbleiterspeicher-Vorrichtung (10) gemäß Anspruch 3, bei der die Vorspannungsausgangsschaltung (514) die Ausgangsspannung entsprechend dem voreingestellten Auffrischzyklus ausgibt, wenn der Auffrischzyklus von außen voreingestellt ist.

6. Halbleiterspeicher-Vorrichtung (11) mit:
einem Speicherzellenfeld (34) mit einer Mehrzahl an in einer Matrix angeordneten Speicherzellen;
einer Auffrischsteuerschaltung (36), die periodisch einen Auffrischbetrieb ausführt, um in der Mehrzahl an Speicherzellen gespeicherte Information zu halten;
eine Messschaltung, die ein Messsignal erzeugt als Antwort auf einen ersten Befehl, der an die Halbleiterspeicher-Vorrichtung (11) in einer Auffrischzyklusmess- Betriebsart anlegt wird; und
eine Ausgangsschaltung, die das Messsignal nach außen ausgibt;
wobei die Auffrisch-Steuerschaltung (36) beinhaltet:
einen Auffrisch-Timer (38), der einen Auffrischzyklus bestimmt und in dem Auffrischzyklus ein Auffrischsignal (PHYS) erzeugt; und
einen Auffrischadresserzeuger (40), der als Antwort auf das Auffrischsignal (PHYS) folgend eine Auffrischzeilenadresse (/QAD) erzeugt, die eine dem Auffrischbetrieb zu unterziehende Zeile von Speicherzellen festlegt;
wobei der Auffrisch-Timer (38) den Zählbetrieb zum Erzeugen des Auffrischsignals (PHYS) als Antwort auf einen zweiten Befehl beginnt, der an die Halbleiterspeicher- Vorrichtung (11) in der Auffrischzyklusmess-Betriebsart angelegt ist;
die Messschaltung das Auffrischsignal (PHYS) empfängt, das durch den Auffrisch-Timer (38) nach dem Auffrischzyklus auf der Grundlage des zweiten Befehls erzeugt wird, und die Messschaltung das Messsignal mit einem ersten logischen Pegel an die Ausgangsschaltung ausgibt, wenn die Messschaltung das Auffrischsignal (PHYS) vor dem ersten Befehl empfängt, und das Messsignal mit einem zweiten logischen Pegel an die Ausgangsschaltung ausgibt, wenn die Messschaltung das Auffrischsignal (PHYS) nicht vor dem ersten Befehl empfängt.

7. Halbleiterspeicher-Vorrichtung (11) nach Anspruch 6, bei der
die Messschaltung einen Messsignalerzeuger und eine Messsignalausgangsschaltung beinhaltet;
wobei der Messsignalerzeuger ein Überwachungssignal (PHY_MONI) an die Messsignalausgangsschaltung ausgibt, das eine Folge des Festhaltens des von dem Auffrisch-Timer (38) empfangenen Auffrischsignals (PHYS) ist; und
die Messsignalausgangsschaltung das Messsignal mit einem logischen Pegel, der dem des Überwachungssignals (PHY_MONT) entspricht, als Antwort auf den ersten Befehl an die Ausgangsschaltung ausgibt.