DE4424952C2 - Steuerschaltung für die Periodendauer einer Selbstauffrischoperation einer Halbleiterspeichereinrichtung - Google Patents
Steuerschaltung für die Periodendauer einer Selbstauffrischoperation einer HalbleiterspeichereinrichtungInfo
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Description
Die Erfindung bezieht sich auf eine Steuerschaltung für die Periodendauer einer
Selbstauffrischoperation einer Halbleiterspeichereinrichtung gemäß dem Oberbegriff
des Patentanspruchs 1.
Im allgemeinen sollte die Auffrischoperation kontinuierlich im
Stand-by-Modus einer Speichereinrichtung durchgeführt werden,
was von der Auffrischoperation erfordert, daß die Daten in einer
Speicherzelle eines DRAM (Dynamic Random Access Memory) gespei
chert bleiben. Die Auffrischoperation dafür wird
"Selbstauffrischoperation" genannt. Kürzlich wurde die Versor
gungsspannung einer Speichereinrichtung verringert, so daß deren
Stromverbrauch reduziert werden mußte. Deshalb sollte die
Selbstauffrischoperation mit minimalem Stromverbrauch durchge
führt werden. Um den Stromverbrauch für die Selbstauffrischope
ration zu verringern, ist es wünschenswert, die Selbstauffrischoperation mit der längsten
Periodendauer (nachfolgend kurz als Periode bezeichnet) durchzuführen, die möglich
ist, um die Zeitdauer zum Aufrechterhalten von Daten in der
Speicherzelle der Speichereinrichtung einzuhalten. Aufgrund die
ser Tatsache wird eine Steuerschaltung für die Selbstauffrisch
operation weitgehend verwendet, welche die Periode der Auf
frischoperation mit einem optimalen Wert programmieren kann. Die
Periode der Selbstauffrischoperation wird bestimmt durch Auswäh
len eines Impulszuges, welcher die längste Periode besitzt, um
eine Datenhaltezeitdauer einzuhalten unter einer Anzahl von Im
pulszügen, die von einem Timer als Haupttaktquelle ausgegeben
werden, nachdem die Datenhaltezeitdauer der Speicherzelle in der
Speichereinrichtung gemessen worden ist. Ein bevorzugtes Ausfüh
rungsbeispiel einer solchen Schaltung ist im Detail in der Kore
anischen Patentanmeldung Nr. 93-10315 des gleichen Anmelders
offenbart.
Im allgemeinen ist die Datenhaltefähigkeit einer Speicherzelle
eng mit dem Pegel der Versorgungsspannung und der Umgebungstem
peratur verbunden. Das heißt, wenn die Versorgungsspannung er
niedrigt wird oder die Umgebungstemperatur ansteigt, verschlechtert
dies die Datenhaltefähigkeit der Speicherzelle. Daher
sollte eine Auffrischoperation öfter ausgeführt werden, wenn die
Versorgungsspannung niedrig ist. Darüber hinaus sollte die Auf
frischoperation öfter ausgeführt werden, wenn die Umgebungstem
peratur hoch ist. Die Steuerschaltung zum Steuern der
Selbstauffrischoperation, dessen Periode veränderlich gemäß der
Veränderung der Umgebungstemperatur ist, ist auf den Seiten 43
und 44 der Veröffentlichung mit dem Titel "SYPOSIUM ON VLSI
CIRCUITS DIGEST OF TECHNICAL PAPERS" offenbart, die 1993 veröf
fentlicht wurde. Bei diesem Stand der Technik wird die Verände
rung der Umgebungstemperatur erfaßt unter Verwendung eines
Widerstands aus Polysilicium und eines Grabenwiderstandes,
welche verschiedene Widerstands-Temperaturkoeffizienten aufwei
sen und eines differentiellen Verstärkers, der in der Lage ist,
die Spannungsdifferenz zu messen, welche zwischen dem Widerstand
aus Polysilicium und dem Grabenwiderstand erzeugt wird. Weiter
hin wird aufgrund der oben erwähnten Tatsache die Periode der
Selbstauffrischoperation gesteuert durch Auswählen einen der
Timer, welche vorgegebene verschiedene Periodenimpulszüge aus
geben, die für den Pegel der Umgebungstemperatur geeignet sind.
Sogar wenn die herkömmliche Steuerschaltung die Periode der Auf
frischoperation in Abhängigkeit von der Umgebungstemperatur der
Speichereinrichtung steuert, kann die Schaltung nicht die
Periode der Auffrischoperation steuern, um einer Änderung der
von der Speichereinrichtung erzeugten Versorgungsspannung zu be
gegnen.
Zusätzlich besitzt die herkömmliche Steuerschaltung für die
Selbstauffrischperiode das Problem, daß es schwierig zu errei
chen ist, daß die Haupttaktquelle eine Periode besitzt, welche
sich der Datenhaltezeit der Speicherzelle annähert. Das heißt,
nachdem die herkömmliche Timerschaltung eine Anzahl von Impuls
zügen erzeugt, welche unterschiedliche Perioden aufweisen, (z. B.
2 µs, 4 µs, . . ., 128 µs, 256 µs) durch Teilen der Frequenz
des Ausgangsimpulszuges eines Oszillators, wählt die Timerschal
tung einen der Impulszüge als die Selbstauffrischtaktquelle aus.
Nachdem jeder Impulszug die Beziehung der Frequenzteilung be
sitzt, kann die Timerschaltung nicht einen bestimmten Impulszug
auswählen, welcher eine geeignete Periode zwischen irgendeiner
Periode und der nächsten Periode (z. B. zwischen 128 µs und
256 µs) besitzt, um sie als Haupttaktquelle zu verwenden. Da
rüber hinaus ist selbst dann, wenn eine bestimmte Periode als
Haupttaktquelle gewählt werden kann, um den Impulszug mit einer
geeigneten Periode zu erhalten, eine komplizierte Timer
schaltung erforderlich bei den herkömmlichen Schaltungen.
Aus dem Artikel "Symposium on VLSI Circuits, Digest of Technical Papers, 19-21.
Mai 1993, Seite 43, 44" ist eine Selbst-Refresh-Zyklus-Steuerschaltung zum Ausge
ben einer Anzahl von Impulszügen mit unterschiedlichen Selbst-Refresh-Zyklen be
kannt. Die Schaltung weist mehrere Temperaturerfassungseinrichtungen auf, welche
jeweils ein Temperaturerfassungssignal erzeugen, wobei diese Signale einer Im
pulsauswahleinrichtung zur Auswahl zugeführt werden. Die Impulsauswahleinrich
tung gibt in Abhängigkeit der empfangenen Temperaturerfassungssignale Impulszü
ge mit unterschiedlichen Selbst-Refresh-Zyklen aus.
Die GB 2 261 755 A offenbart eine Impulserzeugungseinrichtung mit einer nachge
schalteten Frequenzteilereinrichtung zum Ausgeben von Impulszügen mit unter
schiedlichen Selbst-Refresh-Zyklen.
Es ist die Aufgabe der Erfindung, eine Steuerschaltung für die Periodendauer einer
Selbstauffrischoperation einer Halbleiterspeichereinrichtung bereitzustellen, bei der
die Periodendauer der Selbstauffrischoperation automatisch verändert wird, wenn
sich die an die Speichereinrichtung angelegte Versorgungsspannung ändert.
Diese Aufgabe wird durch den Patentanspruch 1 gelöst.
Es folgt eine detaillierte Beschreibung eines bevorzugten Ausführungsbeispiels der
Erfindung unter Bezugnahme auf die beigefügten Figuren, wobei:
Fig. 1 eine schematische Ansicht in Blockdiagrammform ist,
welches eine Steuerschaltung für die Periode einer
Selbstauffrischoperation gemäß der Erfindung zeigt;
Fig. 2 eine detaillierte Schaltung ist, welche einen
CBR-Modusdetektor zeigt, welcher in Fig. 1 erkennbar ist;
Fig. 3 besteht aus Fig. 3A und 3B, von denen Fig. 3A eine de
taillierte Schaltung zeigt, in der ein Spannungsdetektor gezeigt
ist und Fig. 3B eine detaillierte Schaltung zeigt, in welcher
ein Temperaturdetektor der Fig. 1 gezeigt ist;
Fig. 4 besteht aus Fig. 4A bis 4C, von denen Fig. 4A eine de
taillierte Schaltungsansicht eines Impulsauswählers zeigt, Fig.
4b eine detaillierte schaltungsansicht eines Selbstauffrisch-
Signalgenerators ist, und Fig. 4C eine detaillierte Schaltungs
ansicht ist, die einen Haupttaktgenerator der Fig. 1 zeigt;
Fig. 5 eine detaillierte Schaltungsansicht eines in Fig. 1
gezeigten Signalgenerators zur Erzeugung eines Selbstauf
frischfreigabesignals ist;
Fig. 6 eine detaillierte Schaltungsansicht eines
Generators für ein Reset-Signal ist, welcher in Fig. 1 gezeigt
ist; und
Fig. 7 ein Betriebszeitablaufdiagramm der Fig. 1 ist.
Unter dem Begriff "Speicherzelle", welcher in der vorliegenden
Erfindung verwendet wird, bedeutet eine dynamische Speicherzel
le, bestehend aus einem Transistor und einem Kondensator, wie
dies bekannt ist. Weiterhin repräsentiert der Grabenwiderstand
einen Schichtwiderstand eines Grabenbereichs, der auf einem
Halbleitersubstrat ausgebildet ist. Ebenso repräsentiert ein
polykristallines Silicium-Widerstand (im folgenden kurz "Poly
silicium" genannt) den Schichtwiderstand einer Last aus Polysi
licium, die auf Halbleitersubstrat ausgebildet ist.
Bezugnehmend auf Fig. 1 umfaßt eine Steuerschaltung für eine
Selbstauffrischperiode gemäß der vorliegenden Erfindung einen
Erfassungsschaltkreis 10 für den CBR-Modus (CAS vor RAS-Modus)
zum Ausgeben eines Timertreibersignals ΦTmon, um den Timer frei
zugeben, damit dieser auf ein inverses Zeilenadresspulssignal
RAS und ein inverses Spaltenadresspulssignal CAS antworten kann.
Die Steuerschaltung umfaßt weiterhin einen
Impulszugerzeugungsschaltkreis 12 zum Ausgeben einer Anzahl von
Impulszügen Q0-QN, welche verschiedene Perioden untereinander
aufweisen und auf das Timertreibersignal ΦTmon ansprechen, einen
Temperatur- und Spannungserfassungsschaltkreis 14 zum Ausgeben
eines Temperaturerfassungssignals ΦTdet durch Erfassen, daß die
Umgebungstemperatur der Speichereinrichtung einen vorbestimmten
Pegel erreicht und zum Ausgeben eines Spannungserfassungssignals
ΦVdet durch Erfassen, daß die Versorgungsspannung, welche an die
Speichereinrichtung angelegt wird, einen vorbestimmten Pegel er
reicht. Weiter umfaßt die Steuerschaltung eine Erzeugungsschal
tung 16 für den Haupttakt zum Erzeugen von neuen periodischen
kombinierten Impulszügen durch Kombinieren der Ausgangsimpuls
züge des Impulszugerzeugungsschaltkreises 12 und zum Ausgeben
eines beliebigen neuen periodischen kombinierten Impulszuges als
ein Haupttaktsignal ΦRd der Selbstauffrischoperation; einen Sig
nalgenerator 18 zum Ausgeben eines
Selbstauffrisch-Freigabesignals Φsre, welches die Erzeugung des
Haupttaktsignals ΦRd mit einer vorbestimmten Zeitverzögerung
erlaubt, nachdem das Timertreibersignal ΦTmon aktiviert worden
ist; und einen Generator 20 zum Ausgeben eines Rücksetzsignals
ΦReset unter einer vorbestimmten Bedingung.
Fig. 2 bis 6 sind detaillierte Schaltungsansichten, welche jeden
der in Fig. 1 gezeigten Blöcke zeigen.
Bezugnehmend auf Fig. 2, umfaßt der
CBR-Moduserfassungsschaltkreis 10 einen ΦR-Generator 30 mit fünf
seriell miteinander verbundenen Invertern, welche das invertier
te Zeilenadresspulssignal RAS empfangen und das Signal ΦR ausge
ben; einen ΦC-Generator 32 mit fünf seriell verbundenen Inver
tern, welche ein invertiertes Spaltenadresspulssignal CAS em
pfangen und das Signal ΦC ausgeben; und einen
Timertreibersignalgenerator 34, der aus zwei NAND-Gates 102 und
104 besteht, welche die Signale ΦR und ΦC an den entsprechenden
ersten Eingängen empfangen und die gegenseitigen Ausgangssignale
an den entsprechenden zweiten Eingängen empfangen, ein NAND-Gate
106, welches das Signal ΦR an dem ersten Eingang und das Aus
gangssignal des NAND-Gates 102 an dem zweiten Eingang empfängt
und einen Inverter 108 zum Ausgeben des Timertreibersignals
ΦTmon durch Invertieren des Ausgangssignals des NAND-Gates 106.
In Fig. 2 wird, wenn das Signal RAS einen logischen niedrigen
Pegel (im folgenden kurz Niedrigpegel genannt) annimmt, nachdem
das Signal CAS den Niedrigpegel angenommen hat, das Timertrei
bersignal ΦTmon als ein Signal vom logischen hohen Pegel (im
folgenden kurz "Hochpegel" genannt) ausgegeben, während die
Signale CAS und RAS auf einem niedrigen Pegel gehalten werden.
Der Impulszugerzeugungsschaltkreis 12 zum Ausgeben einer Anzahl
von Frequenzimpulszügen Q0-QN mit untereinander verschiedenen
Perioden befindet sich in einem Timer 36 und einem Frequenztei
ler 38.
Der Timer 36 zum Ausgeben des Impulszuges ΦOSC unter der Steue
rung des Timertreibersignals ΦTmon, das vom
Timertreibersignalgenerator 34 ausgegeben wird, verwendet einen
Ringoszillator vom Stromspiegeltyp, der die Einflüsse der Be
triebsspannung und der Umgebungstemperatur minimieren kann. Die
detaillierte Schaltungsansicht und die Betriebskennlinien des
Ringoszillators vom Stromspiegeltyp ist auf den Seiten 45 und 46
der Veröffentlichung mit dem Titel "SYPOSIUM ON VLSI CIRCUITS
DIGEST OF TECHNICAL PAPERS" offenbart, die 1987 veröffentlicht
wurde.
Der Frequenzzähler 38, welcher das Impulszugsignal ΦOSC
empfängt, welches vom Timer 36 ausgegeben wird und eine Anzahl
von Impulszügen Q0-QN ausgibt mit untereinander verschiedenen
Perioden, verwendet einen typischen Ripplezähler, wie dies dem
Fachmann bekannt ist. Daher ist die Periode des Impulszuges Q0
zweimal länger als die Periode des Signals ΦOSC und ebenso ist
die Periode des Impulszuges Q1 zweimal länger als die Periode
des Impulszuges Q0. Schließlich ist die Periode des Impulszugs
QN mit der längsten Periode 2 N+1 mal länger als die Periode des
Signals ΦOSC.
Bezugnehmend auf Fig. 3A, besteht der Spannungsdetektor 40 aus
einem Spannungspegeldetektor 110, einer Ausgangsstufe 112 und
einer Erfassungssteuereinheit 114. Wenn die Versorgungsspannung,
welche an die Speicherschaltung angelegt wird, einen höheren
Pegel als eine vorgegebene Erfassungsspannung Vref besitzt, gibt
der Spannungspegeldetektor 110 ein Spannungserfassungssignal mit
einem hohen Pegel aus. Da der Betrieb eines Spannungspegeldetek
tors 110 sehr bekannt ist, wird eine Erläuterung in der vorlie
genden detaillierten Beschreibung der vorliegenden Erfindung
nicht vorgenommen. Die Ausgangsstufe 112 besteht aus einem
CMOS-Durchlaßgatter 120 zum Übertragen des Ausgangssignals des
Spannungspegeldetektors 110, einem Latch 122 zum Zwischenspei
chern des Ausgangssignals des CMOS-Durchlaßgatters 120 und einem
Inverter 124 zum Ausgeben des Spannungserfassungssignals ΦVdet
durch Invertieren des Ausgangssignals des Latch 122. Der Erfas
sungssteuerbaustein 114 besteht aus einem NAND-Gate 118, welches
das Timertreibersignal ΦTmon und einem Selbstauffrischsignal
srfhp empfängt (dies wird detailliert in Fig. 4 beschrieben
werden) und einem Inverter 116 zum Invertieren des Ausgangssig
nals des NAND-Gates 118. Das Ausgangssignal des Inverters 116
steuert ein N-Kanal-Gatter bzw. ein P-Kanal-Gatter des
CMOS-Durchlaßgatters 120. Daher wird, wenn das Timertreibersig
nal ΦTmon und das Selbstauffrischsignal srfhp auf einem hohen
Pegel gehalten werden, das CMOS-Durchlaßgatter 120 durchgeschal
tet, so daß das Ausgangssignal des Spannungspegeldetektors 110
an die Ausgangsstufe 112 übertragen wird.
Wenn in Fig. 3 die Versorgungsspannung Vcc größer als die Erfas
sungsspannung Vref ist, gibt der Spannungspegeldetektor 110 ein
Signal mit einem hohen Pegel aus, so daß ein Signal ΦVdet hohen
Pegels an die Ausgangsstufe 112 ausgegeben wird, wenn der Aus
gang des Erfassungssteuerbausteins 114 auf einen hohen Pegel ge
setzt wird. Andererseits, wenn die Versorgungsspannung Vcc nied
riger als die Erfassungsspannung Vref ist, gibt der Spannungspe
geldetektor 110 ein Signal niedrigen Pegels aus, daß das Signal
ΦVdet mit niedrigem Pegel an die Ausgangsstufe 112 ausgegeben
wird, wenn das Ausgangssignal des Erfassungssteuerbausteins 114
auf einen hohen Pegel gesetzt wird. Daher kann erfaßt werden, ob
die Versorgungsspannung, die an die Speichereinrichtung gelie
fert wird, kleiner als eine vorgegebene Erfassungsspannung Vref
ist oder nicht.
Als nächstes wird Bezug genommen auf die Fig. 3B, worin die
Temperaturerfassungsschaltung 42 gezeigt ist, bestehend aus zwei
NAND-Gates 126 und 128 besteht zum Empfangen des Selbstauf
frischsignals srfhp als erste Eingangssignale über die vier
seriell verbundenen Inverter UI1-UI4 und LI1-LI4 und zum Empfan
gen der gegenseitigen Ausgangssignale als entsprechende zweite
Eingangssignale, eine Pufferstufe 130 zum Empfangen des Aus
gangssignals des NAND-Gates 126, einer Ausgangsstufe 112 zum Em
pfangen des Ausgangssignals der Pufferstufe 130 und zum Ausgeben
des Temperaturerfassungssignals ΦTdet an den Ausgangsknoten. Der
Temperaturerfassungsschaltkreis umfaßt weiterhin einen Erfas
sungssteuerbaustein 114 zum Steuern der Erfassungsoperation
durch selektives Sperren, wodurch das Ausgangssignal der Puffer
stufe 130 nicht an die Ausgangsstufe 112 übertragen wird. Da die
Ausgangsstufe 112 und der Erfassungssteuerbaustein 114 die
gleichen sind, wie in der Fig. 3A, werden sie mit den gleichen
Bezugszeichen gekennzeichnet und eine erneute Erläuterung wird
hier nicht vorgenommen. Die Inverter UI1 und UI3 der vier
seriell verbundenen Inverter UI1-UI4, welche das Selbstauffrischsignal
srfhp als ein erstes Eingangssignal an das
NAND-Gate 126 übertragen, sind mit einem Bezugspotentialanschluß
Vss über die Widerstände Rw1 und Rw3 entsprechend verbunden;
ebenso sind die Inverter UI2 und UI4 mit dem
Versorgungsspannungsanschluß Vcc entsprechend über die Wider
stände Rw2 und Rw4 verbunden. Weiterhin sind die Inverter
LI1-LI3 der vier seriell verbundenen Inverter LI1-LI4, welche
das Selbstauffrischsignal srfhp als das erste Eingangssignal an
das NAND-Gate 128 übertragen, mit dem Bezugspotentialanschluß
Vss über die Widerstände Rp1 und Rp3 entsprechend verbunden und
ebenso sind die Inverter LI2 und LI4 mit dem
Versorgungsanschlußspannung Vcc über die Widerstände Rp2 und Rp4
entsprechend verbunden. Die Widerstände Rw1-Rw4 sind die Graben
widerstände und die Widerstände Rp1-Rp4 sind die Polysilicium
widerstände.
Im folgenden werden die UI1-UI4 die erste Gruppe von Invertern
und die LI1-LI4 die zweite gruppe von Invertern genannt, um das
Ausführungsbeispiel der vorliegenden Erfindung leichter erklären
zu können.
Im allgemeinen ist es bekannt, daß der Grabenwiderstand und der
Polywiderstand Temperatur-Widerstandskoeffizienten besitzen,
welche sich voneinander unterscheiden. Der Erfinder hat den
Grabenwiderstand und den Polysiliciumwiderstand auf dem gleichen
Siliciumsubstrat angeordnet und dann die folgenden, in Tabelle 1
dargestellten Resultate durch Messen der entsprechenden
Schichtwiderstände erhalten.
Wie in Tabelle 1 gezeigt, ist das Änderungsverhältnis des Wider
stands, das der Umgebungstemperatur entspricht bei einem Graben
widerstand höher als dasjenige bei einem Polysiliciumwiderstand.
In Fig. 3B sind die Grabenwiderstände Rw1-Rw4 und die Polysili
ciumwiderstände Rp1-Rp4 so ausgebildet, daß sie den gleichen
widerstand bei der gewünschten Erfassungstemperatur besitzen.
Das Änderungsverhältnis der Grabenwiderstände Rw1-Rw4, welches
einer Umgebungstemperatur entspricht, ist größer als dasjenige
der Polysiliciumwiderstände Rp1 und Rp4, so daß ein Unterschied
in der Zeitverzögerung zwischen der ersten Invertergruppe und
der zweiten Invertergruppe erzeugt wird. Wenn die Umgebungstem
peratur größer als die Erfassungstemperatur ist, sind die Wider
standswerte der Grabenwiderstände Rw1-Rw4 größer als diejenigen
der Polysiliciumwiderstände Rp1-Rp4, wodurch die Zeitverzögerung
der ersten Invertergruppe größer ist als diejenige der zweiten
Invertergruppe. Daher wird, wenn das Selbstauffrischsignal srfhp
den hohen Pegel annimmt, das Ausgangssignal des NAND-Gates 128
einen hohen Pegel früher annehmen, als das Ausgangssignal des
NAND-Gates 126, so daß das Ausgangssignal des NAND-Gates 128 in
dem hohen Zustand verriegelt wird, wodurch das Temperaturfas
sungssignal ΦTdet mit hohem Pegel erzeugt wird. Anderenfalls,
wenn die Umgebungstemperatur geringer als die Erfassungstempera
tur ist, sind die Widerstandswerte der Grabenwiderstände Rw1-Rw4
kleiner als diejenigen der Polysiliciumwiderstände Rp1-Rp4, wo
durch die Zeitverzögerung der ersten Invertergruppe kleiner als
diejenigen der zweiten Invertergruppe ist. Daher wird, wenn das
Selbstauffrischsignal srfhp den hohen Pegel annimmt, das Aus
gangssignal des NAND-Gates 126 früher den niedrigen Pegel anneh
men als das Ausgangssignal des NAND-Gate 128, so daß das Aus
gangssignal des NAND-Gates 126 in dem niedrigen Zustand verrie
gelt wird, wodurch ein Temperaturerfassungssignal ΦTdet niedri
gen Pegels erzeugt wird. Daher kann erfaßt werden, ob die Umge
bungstemperatur der Speichereinrichtung höher als eine vorgege
bene Erfassungstemperatur ist oder nicht.
Wie in Fig. 4A gezeigt ist, besteht der Impulsauswähler 44 aus
NAND-Gates 132-146, 160 und NOR-Gates 148-158. Ein NAND-Gate 132
empfängt das invertierte Spannungserfassungssignal ΦVdet und das
invertierte Temperaturerfassungssignal ΦTdet, ein NAND-Gate 134
empfängt das Spannungserfassungssignal ΦVdet und das invertierte
Temperaturerfassungssignal ΦTdet, ein NAND-Gate 136 empfängt das
invertierte Spannungserfassungssignal und das
Temperaturerfassungssignal ΦTdet. Weiterhin empfängt ein
NAND-Gate 138 das Spannungserfassungssignal ΦVdet und das
Temperaturerfassungssignal ΦTdet. Ein NAND-Gate 140 empfängt die
Impulszüge Q3 und Q5, ein NAND-Gate 142 empfängt die Impulszüge
Q3 und Q6, ein NAND-Gate 144 empfängt die Impulszüge Q2 und Q5,
und ein NAND-Gate 146 empfängt die Impulszüge Q0 und Q6. Ein
NOR-Gate 148 empfängt die Ausgangssignale der NAND-Gates 132 und
140, ein NOR-Gate 150 empfängt die Ausgangssignale der
NAND-Gates 134 und 142, ein NOR-Gate 152 empfängt die Ausgangs
signale der NAND-Gates 136 und 144, und ein NOR-Gate 154 em
pfängt die Ausgangssignale der NAND-Gates 138 und 146. Ein
NOR-Gate 156 empfängt die Ausgangssignale der NOR-Gates 148 und
150, ein NOR-Gate 158 empfängt die Ausgangssignale der NOR-Gates
152 und 154. Ein NAND-Gate 160 empfängt die Ausgangssignale der
NOR-Gates 156 und 158, um ein Signal Φsrp auszugeben.
Bezugnehmend auf Fig. 4B, besteht der
Selbstauffrischsignalgenerator 46 aus einem NOR-Gate 164, wel
ches das Signal Φsrp als ein erstes Eingangssignal und als ein
zweites Eingangssignal das invertierte und von den sieben
seriell verbundenen Invertern 162 verzögerte Signal Φsrp em
pfängt, sowie aus einem Inverter 166, der das Ausgangssignal des
NAND-Gates 164 empfängt und das Selbstauffrischsignal srfhp aus
gibt. Vorzugsweise sollte die Zeitverzögerung des Inverters 162
mit der Zyklusdauer tRC für einen zufälligen Lese- oder Schreib
vorgang der Speichereinrichtung übereinstimmen. Daher nimmt,
wenn das Signal Φsrp vom hohen Pegelzustand in den niedrigen
Pegelzustand übergeht, das Ausgangssignal des NOR-Gates 164 den
hohen Pegel während der Zykluszeit tRC für einen zufälligen
Lese- oder Schreibvorgang an.
Bezugnehmend auf Fig. 4C, besteht der Haupttaktgenerator 48 aus
einem Inverter 168 zum Empfangen eines
Selbstauffrischfreigabesignals Φsre, einem NAND-Gate 170 zum Em
pfangen des Ausgangssignals des Inverters 168 und des Signals
ΦR, einem NOR-Gate 172 zum Empfangen des Ausgangssignals des In
verters 168 und des Signals srfhp, einem Inverter 174 zum Inver
tieren des Ausgangssignals des NOR-Gates 172, einem NAND-Gate
176 zum Empfangen des Ausgangssignals des NAND-Gates 170 und des
Ausgangssignals des Inverters 174 und einem Ausgangspuffer 178
zum Ausgeben des Haupttaktsignals ΦRd durch Empfangen des Aus
gangssignals des NAND-Gates 176. Wenn in Fig. 4C das Signal ΦR
und das Signal Φsre auf einem hohen Pegelzustand gehalten
werden, wird aus dem Haupttaktsignal ΦRd das invertierte Signal
des Selbstauffrischsignals srfhp. Daher wird die Erzeugung des
Haupttaktsignals ΦRd von dem Selbstauffrischfreigabesignal Φsre
gesteuert.
Fig. 5 ist eine detaillierte Schaltungsansicht, welche den Gene
rator 18 für das Selbstauffrischfreigabesignal der Fig. 1 zeigt.
Nach dem Verbringen in den CBR-Modus, sollte das
Selbstauffrischfreigabesignal nach dem Verstreichen einer vorbe
stimmten Zeitdauer freigegeben werden. Obwohl das Timertreiber
signal ΦTmon in den hohen Pegelzustand wechselt, wenn der Puls
Qi nicht in einen hohen Pegelzustand verbracht wird, bleibt das
Selbstauffrischfreigabesignal Φsre in einem niedrigen Pegelzu
stand. Währenddessen wird in diesem Zustand, wenn der Puls Qi in
den hohen Pegelzustand verbracht wird, das Signal Φsre auf einem
hohen Pegel gehalten, während das Signal ΦTmon auf einem hohen
Pegel gehalten wird.
Fig. 6 ist eine detaillierte Schaltungsansicht, welche den Rück
setzsignalgenerator 20 der Fig. 1 zeigt. Der Rücksetzsignalgene
rator 20 besteht aus einem NAND-Gate 200 zum Empfangen des
Selbstauffrischfreigabesignals Φsre als ein erstes Eingangssig
nal und das Selbstauffrischsignal srfhp als ein zweites Ein
gangssignal über einen Inverter 198, einem NAND-Gate 204 zum Em
pfangen des Ausgangssignals des NAND-Gates 200 als ein erstes
Eingangssignal und das Ausgangssignal des NAND-Gates 200 als ein
zweites Eingangssignal, welches zeitverzögert und invertiert von
den fünf seriell verbundenen Invertern 202 ist, einem NAND-Gate
206 zum Empfangen des Ausgangssignals des NAND-Gates 204 und des
Timertreibersignals ΦTmon und einem Inverter 208 zum Ausgeben
des Rücksetzsignals ΦReset durch invertieren des Ausgangssignals
des NAND-Gates 206. Das Timertreibersignal ΦTmon, das dem
NAND-Gate 206 eingegeben wird, steuert die Erzeugung des Rück
setzsignals. Wenn das Timertreibersignal ΦTmon und das Signal
Φsre auf einem hohen Pegelzustand gehalten werden und wenn das
Selbstauffrischsignal srfhp den niedrigen Pegelzustand annimmt,
wird das Ausgangssignal des NAND-Gates 200 auf einen niedrigen
Pegel verbracht über eine Verzögerungszeit der Inverter 202. Das
Rücksetzsignal setzt den Frequenzteiler 38 zurück.
Fig. 7 zeigt ein Zeitablaufdiagramm der Schaltung gemäß der vor
liegenden Erfindung. Es wird im folgenden Bezug genommen auf die
Fig. 4 bis 7, um ein besseres Verständnis der Periodenauswahl
operation der Schaltung der Fig. 1 zu erreichen.
In den folgenden Beschreibungen wird zum Zwecke der Erläuterung
angenommen, daß die Periode des Impulszuges ΦOSC, welche vom
Timer 36 bereitgestellt wird, 2 µs beträgt und daß der Impuls
zug ΦOSC sequentiell von dem Frequenzteiler 38 frequenzgeteilt
wird, wodurch frequenzgeteilte Impulszüge Q0-Q7 erzeugt werden,
deren Perioden in Tabelle 2 dargestellt sind. Darüber hinaus
wird angenommen, daß die Gesamtanzahl der Zeilen (d. h. die An
zahl der zu treibenden Wortleitungen) die in einem Auffrischzy
klus aufgefrischt werden müssen, 2048 beträgt und daß die Daten
haltezeit der Speicherzellen gemäß dem Spannungspegel und dem
Temperaturpegel in Tabelle 3 dargestellt ist. Wenn gemäß Tabelle
3 die Spannung, welche an die Speichereinrichtung angelegt
wird, geringer ist als der vorbestimmte Referenzpegel und die
Umgebungstemperatur der Speichereinrichtung größer ist als die
vorbestimmte Referenztemperatur (d. h. die Speichereinrichtung
wird unter den schlechtesten Betriebsbedingungen betrieben) be
trägt die Datenhaltezeit für die Speicherzellen 170 Millisek.,
so daß 2048 Zeilen vollständig innerhalb der Datenhaltezeit von
170 Millisek. aufgefrischt werden müssen. Dagegen ist, wenn
die an die Speichereinrichtung angelegte Spannung größer ist
als der vorgegebene Referenzpegel und die Umgebungstemperatur
der Speichereinrichtung geringer ist als die vorbestimmte Refe
renzspannung (d. h. die Speichereinrichtung wird unter den best
möglichen Betriebsbedignungen betrieben) die Datenhaltezeit
der Speicherzellen 340 Millisek., so daß die Speichereinrichtung
2048 Zeilen innerhalb der Datenhaltezeit von 340 Millisek. voll
ständig auffrischen muß.
Die folgende Beschreibung betrifft den Betrieb der Steuerschal
tung für die Selbstauffrischperiode der Fig. 1 unter der Bedin
gung der Fallkonstellation 4 in Tabelle 3, in der das
Spannungserfassungssignal ΦVdet des Spannungsdetektors 40 einen
hohen Pegel besitzt und das Temperaturerfassungssignal ΦTdet des
Temperaturdetektors 42 entsprechend einen niedrigen Pegel be
sitzt.
Bezugnehmend auf Fig. 1, wenn in den CBR-Modus übergegangen
wird, nimmt das Timertreibersignal ΦTmon einen hohen Signalpegel
an und dementsprechend erzeugt der Timer 36 einen Impulszug
ΦOSC. Der Frequenzteiler 38 teilt den Impulszug ΦOSC hinsicht
lich der Frequenz, um die Impulszüge Q0-Q7 zu erzeugen, welche
dann an den Impulsauswähler 44 angelegt werden. Nun wird auf
Fig. 5 Bezug genommen. Nach dem Verstreichen einer vorbestimmten
Zeitdauer z. B. 200 µs, welche von dem Takt Q1 bestimmt wird,
schreitet die Speichereinrichtung in den Selbstauffrischmodus zu
einem Zeitpunkt t0 fort, wenn das Selbstauffrischfreigabesignale
Φsre des Signalgenerators 18 in den hohen Pegelzustand überwech
selt. Zu diesem Zeitpunkt hält, wie in Fig. 2 gezeigt, das
Signal ΦR den hohen Pegelzustand aufrecht nach Maßgabe des
RAS-Signals, welches auf einem niedrigen Pegel gehalten wird.
Als Ergebnis davon werden in dem Selbstauffrischmodus, das
Signal ΦR, das Selbstauffrischfreigabesignal Φsre, und das
Timertreibersignal ΦTmon alle auf einem hohen Pegelzustand ge
halten.
Nunmehr wird auf Fig. 4A Bezug genommen. Da das
Spannungserfassungssignal ΦVdet auf einem hohen Pegelzustand ge
halten wird und das Temperaturerfassungssignal ΦTdet sich auf
einem niedrigen Pegel befindet, geht nur der Ausgang des
NAND-Gates 134 in einen niedrigen Pegelzustand über und die Aus
gänge der verbleibenden NAND-Gates 132, 136 und 138 bleiben alle
auf dem hohen Pegel. Da nur ein Kombinationsimpulszug Q3 + Q6 gül
tig ist, der von dem NAND-Gate 142 ausgegeben wird, das die Im
pulszüge Q3 und Q6 empfängt, und alle verbleibenden Kombina
tionsimpulszüge vernachlässigt werden, wird aus dem Signal Φsrp,
das von dem NAND-Gate 160 ausgegeben wird, eine Kombination der
Impulszüge Q3 und Q6. Daher besitzt das Signal Φrsp einen hohen
Pegel zu einem Zeitpunkt zwischen den Zeitpunkten t1 und t2, zu
dem die Impulszüge Q3 und Q6 simultan einen hohen Pegelzustand
besitzen.
Das Signal Φsrp geht bei dem in Fig. 4B gezeigten
Selbstauffrischsignalgenerator 46 in das Selbstauffrischsignal
srfhp über. Da in Fig. 4B die Anzahl der seriell verbundenen In
verter 362 eine ungerade Anzahl (sieben in Fig. 4B) ist, wird
das Selbstauffrischsignal srfhp auf einem niedrigen Pegel zwi
schen den Zeitpunkten t2 und t3 gehalten. Das Signal, welches
von den Invertern 162 verzögert wird, geht zu einem Zeitpunkt t2
auf den niedrigen Pegel, bei dem das Signal Φsrp von dem hohen
Pegelzustand in den niedrigen Pegelzustand wechselt.
Da gemäß Fig. 4C das Signal ΦR und das
Selbstauffrischfreigabesignal Φsre auf einem hohen Pegelzustand
gehalten werden, invertiert die Haupttaktquelle 48 das Selbst
auffrischsignal srfhp, um den Haupttakt ΦRd zu erzeugen.
Es ist dem Fachmann bekannt, daß der Haupttakt ΦRd die RAS-Kette
der Speichereinrichtung steuert und interne Adressen, die unter
der Steuerung des Haupttakts erzeugt werden, eine ausgewählte
der 2048 Wortleitungen. Eine solche Operation wird für jede Er
zeugung des Haupttakts wiederholt, um die gesamten Speicherzel
len aufzufrischen.
Da in Fig. 6 das Selbstauffrischfreigabesignal Φsre und das
Timertreibersignal ΦTmon auf einem hohen Pegelzustand gehalten
werden, wird das Rücksetzsignal ΦReset, welches einen niedrigen
Pegelwert über die Verzögerungszeit der seriell verbundenen In
verter 202 besitzt, zu einem Zeitpunkt t3 erzeugt, an dem das
Selbstauffrischsignal srfhp vom niedrigen Pegelzustand in einen
hohen Pegelzustand wechselt. Daher wird der Frequenzteiler 38,
welcher in Fig. 1 gezeigt ist, zurückgesetzt und dementsprechend
werden die von dem Frequenzteiler 38 ausgegebenen Impulszüge
Q0-Q7 alle initialisiert, um Impulszüge zu erzeugen, welche die
gleichen Zustände besitzen, wie diejenigen zum Zeitpunkt t0.
Die oben beschriebenen Operationen werden solange wiederholt,
wie das Spannungserfassungssignal ΦVdet und das
Temperaturerfassungssignal ΦTdet sich auf einem hohen Pegelzu
stand bzw. niedrigen Pegelzustand befinden. Das heißt, die Im
pulszüge Q0-Q7, das Signal Φsrp, das Selbstauffrischsignal srfhp
und der Haupttakt ΦRd werden sequentiell vom Zeitpunkt t0 bis
zum Zeitpunkt t3 erzeugt und daher wird der zweite aktive Impuls
des Haupttakts ΦRd zum Zeitpunkt t4 erzeugt, wodurch die gleiche
Operation wiederholt ausgeführt wird.
Das Zeitintervall zwischen dem Zeitpunkt t2 und t3, in dem der
Haupttakt ΦRd sich auf einem hohen Pegelwert befindet, approxi
miert die Zykluszeit tRC für einen zufälligen
Lese/Schreibvorgang der Speichereinrichtung. Daher ist dieses
Zeitintervall vernachlässigbar, wenn es mit der
Gesamtauffrischoperationszeit verglichen wird. Folglich ist eine
Periode des Haupttakts ΦRd definiert als das Zeitintervall
zwischen dem Zeitpunkt t3 und dem Zeitpunkt t4 und approximiert
eine Periode (160 µsek) des kombinierten Impulszuges
Q3 + Q6. Die Zeitdauer, in der eine ausgewählte Wortleitung auf
gefrischt wird, nachdem eine vorhergehende Wortleitung aufge
frischt würde, d. h. die Auffrischzykluszeit beträgt
260 × 2048 = 327,7 Millisek. Daher liegt die Auffrischzykluszeit von
327,7 Millisek. unter der Datenhaltezeit von 340 Millisek. der
Speicherzellen.
In dem Spannungsdetektor 40 der Fig. 3A wird ein Signal hohen
Spannungspegels von dem Erfassungssteuerbaustein 114 immer dann
erzeugt, wenn das Selbstauffrischsignal srfhp von dem niedrigen
Pegelzustand in den hohen Pegelzustand wechselt, wodurch das
Durchlaßgatter 120 der Ausgangsstufe 112 durchgeschaltet wird.
Die Ausgangsstufe 112 erzeugt ein neues
Spannungserfassungssignal ΦVdet zu einem Zeitpunkt, wenn das
Selbstauffrischsignal von dem niedrigen Pegel in den hohen
Pegelzustand überwechselt (d. h. wenn der Haupttakt vom hohen
Pegel in den niedrigen Pegelzustand wechselt). In ähnlicher
Weise erzeugt der Temperaturdetektor 42 der Fig. 3B ein neues
Temperaturerfassungssignal zu einem Zeitpunkt, wenn das Selbst
auffrischsignal srfhp von dem niedrigen Pegelzustand in den
hohen Pegelzustand wechselt.
Folglich erfassen der Spannungsdetektor 40 der Fig. 3A und der
Temperaturdetektor 42 der Fig. 3B die Versorgungsspannung bzw.
die Umgebungstemperatur zu einem Zeitpunkt, zu dem der Haupttakt
ΦRd sich in einem niedrigen Pegelzustand befindet nach einer
Aktivierung auf einem hohen Pegelzustand. Daher wird in dem Im
pulszugauswähler 44 der Fig. 4A ein ausgewähltes der NAND-gates
132, 134, 136 und 138 ein Ausgangssignal niedrigen Pegels erzeu
gen, in Übereinstimmung mit dem neuen Spannungserfassungssignal
ΦVdet und dem neuen Temperaturerfassungssignal ΦTdet, so daß
einer der vier kombinierten Impulszüge ausgewählt wird, um das
Signal Φsrp zu erzeugen.
Beispielsweise wird während der Operation gemäß der Fallkonstel
lation 4, wenn die Versorgungsspannung konstant gehalten wird,
und die Umgebungstemperatur mehr und mehr ansteigt, das
Spannungserfassungssignal ΦVdet und das
Temperaturerfassungssignal ΦTdet alle auf einem hohen Pegelzu
stand gehalten, wodurch zu den Bedingungen des Falls 3 der
Tabelle 3 übergegangen wird. Unter den Bedingungen der Fallkon
stellation 3 erzeugt das NAND-Gate 138 in dem Pulsauswähler 44
der Fig. 4A ein Signal niedrigen Pegels und die verbleibenden
NAND-Gates 132, 134 und 136 erzeugen ein hohes Pegelsignal im
Ansprechen auf die Erfassungssignale, wodurch der kombinierte
Impulszug Q0 + Q6 ausgewählt wird, um das Signal Φsrp zu erzeugen.
Daher wird die Periode des Haupttakts ΦRd den Wert 132 µsek.
annehmen, welches gleich der Periode des kombinierten Impulszugs
Q0 + Q6 ist. Daher beträgt die Auffrischzykluszeit 132 × 2048 = 270,3
Millisek., wodurch die Datenhaltezeit von 280 Millisek. gemäß
der Fallkonstellation 3 eingehalten wird.
Die Operationen für die Bedingungen der Fallkonstellationen 1
und 2 werden sofort klar von der oben gegebenen Beschreibung der
Fallkonstellationen 4 und 3.
Wie in Tabelle 3 gezeigt, kann die Steuerschaltung für die
Selbstauffrischperiode gemäß der vorliegenden Erfindung kombi
nierte Impulszüge mit variablen Perioden erzeugen, so daß ein
Haupttakt mit einer Periode erzeugt wird, die der Datenhaltezeit
angenähert ist. Daher werden unnötige Selbstauffrischoperationen
während des Stand-by-Modus verhindert, wodurch sich der Strom
verbrauch vermindert.
Darüber hinaus steuert die Steuerschaltung für die Selbstauf
frischperiode gemäß der vorliegenden Erfindung automatisch die
Selbstauffrischperiode nach Maßgabe der Änderungen in der Ver
sorgungsspannung und der Umgebungstemperatur, so daß die Selbst
auffrischoperation optimiert werden kann.
In dem oben beschriebenen Ausführungsbeispiel wurde die Periode
der Selbstauffrischoperation unter Verwendung des Impulsauswähl
teils erreicht, welches in Fig. 4A gezeigt ist. Gemäß einem wei
teren Ausführungsbeispiel der vorliegenden Erfindung kann ein
beliebiger der von dem Teiler gelieferten Impulszüge im Anspre
chen auf das Spannungserfassungssignal oder das
Temperaturerfassungssignal ausgewählt werden.
Darüber hinaus kann die Periode der Selbstauffrischoperation da
durch gesteuert werden, daß die Anzahl des Spannungserfassungs
teils und des Temperaturerfassungsteils verändert wird nach Maß
gabe von näheren Änderungen der Temperatur und der Spannung.
Claims (1)
1. Steuerschaltung für die Periodendauer einer Selbstauffrischungsoperation
einer Halbleiterspeichereinrichtung, mit:
einer Impulserzeugungseinrichtung (36) zum Ausgeben eines vorbestimmten periodischen Impulszuges (∅OSC) in Ansprache auf ein externes Steuersig nal (∅Tmon);
einer Frequenzteilungseinrichtung (38) zum Ausgeben einer Anzahl von Im pulszügen (Q0, . . ., Qn) mit jeweils unterschiedlichen Periodendauern, wobei die Impulszüge durch Frequenzteilen des Impulszuges (∅OSC), welcher von der Impulserzeugungseinrichtung (36) ausgegeben wird, gebildet werden;
wenigstens einer Temperaturerfassungseinrichtung (42) zum Ausgeben eines Temperaturerfassungssignals (∅Tdet), welches anzeigt, ob die Umgebungs temperatur der Speichereinrichtung einen vorbestimmten Pegel erreicht hat; und
einer Impulsauswahleinrichtung (44) zum Ausgeben eines Signals (ϕsrp) durch Auswählen eines der Impulszüge (Q0, . . ., Qn) in Ansprache auf das Temperaturerfassungssignal (∅Tdet);
dadurch gekennzeichnet, daß
wenigstens eine Spannungserfassungseinrichtung (40) ein Spannungserfas sungssignal (∅Vdet) ausgibt, welches anzeigt, ob die der Speichereinrichtung zugeführte Versorgungsspannung einen vorbestimmten Pegel erreicht hat; und daß
die Auswahl eines der Impulszüge (Q0, . . ., Qn) auch in Ansprache auf das Spannungserfassungssignal (∅Vdet) erfolgt.
einer Impulserzeugungseinrichtung (36) zum Ausgeben eines vorbestimmten periodischen Impulszuges (∅OSC) in Ansprache auf ein externes Steuersig nal (∅Tmon);
einer Frequenzteilungseinrichtung (38) zum Ausgeben einer Anzahl von Im pulszügen (Q0, . . ., Qn) mit jeweils unterschiedlichen Periodendauern, wobei die Impulszüge durch Frequenzteilen des Impulszuges (∅OSC), welcher von der Impulserzeugungseinrichtung (36) ausgegeben wird, gebildet werden;
wenigstens einer Temperaturerfassungseinrichtung (42) zum Ausgeben eines Temperaturerfassungssignals (∅Tdet), welches anzeigt, ob die Umgebungs temperatur der Speichereinrichtung einen vorbestimmten Pegel erreicht hat; und
einer Impulsauswahleinrichtung (44) zum Ausgeben eines Signals (ϕsrp) durch Auswählen eines der Impulszüge (Q0, . . ., Qn) in Ansprache auf das Temperaturerfassungssignal (∅Tdet);
dadurch gekennzeichnet, daß
wenigstens eine Spannungserfassungseinrichtung (40) ein Spannungserfas sungssignal (∅Vdet) ausgibt, welches anzeigt, ob die der Speichereinrichtung zugeführte Versorgungsspannung einen vorbestimmten Pegel erreicht hat; und daß
die Auswahl eines der Impulszüge (Q0, . . ., Qn) auch in Ansprache auf das Spannungserfassungssignal (∅Vdet) erfolgt.
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