CN1459798A - 需要刷新工作的半导体存储器 - Google Patents

需要刷新工作的半导体存储器 Download PDF

Info

Publication number
CN1459798A
CN1459798A CN03101780A CN03101780A CN1459798A CN 1459798 A CN1459798 A CN 1459798A CN 03101780 A CN03101780 A CN 03101780A CN 03101780 A CN03101780 A CN 03101780A CN 1459798 A CN1459798 A CN 1459798A
Authority
CN
China
Prior art keywords
refresh
mentioned
signal
circuit
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN03101780A
Other languages
English (en)
Inventor
冈本武郎
市口哲一郎
米谷英树
长泽勉
山内忠昭
诹访真人
松本淳子
田增成
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN1459798A publication Critical patent/CN1459798A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

半导体存储器包含决定刷新时的刷新周期的刷新定时器38，刷新定时器38由电压调整电路51、环形振荡器52和计数器53构成。电压调整电路51发生具有正的温度特性的偏置电压BIASS。环形振荡器52根据偏置电压BIASS使脉冲信号PHY0的振荡周期变化。计数器53以规定数对脉冲信号PHY0进行计数，发生进行刷新工作用的刷新信号PHYS。其结果，半导体存储器根据温度变化使刷新周期变化，以适当的刷新周期进行刷新工作。

Description

需要刷新工作的半导体存储器
技术领域
本发明涉及半导体存储器，特别是涉及需要刷新工作的半导体存储器。
背景技术
伴随电子装置的小型化和低功耗化，对于安装在这些电子装置上的半导体存储器的低功耗化的要求越来越严格。特别是，在作为半导体存储器的代表性的一个的DRAM(动态随机存取存储器)中，由于必须常时地进行数据保持用的刷新工作，故通过以适当的周期进行刷新工作，可大幅度地减少功耗。
在DRAM中的刷新工作中，在成为刷新对象的每一个存储单元中周期性地进行放大和再写入来保持存储数据。一般来说，在刷新工作中，同时对连接到由行地址选择的字线上的整个存储单元进行刷新。
此外，在现有的DRAM中，作为与电池保护间隔期间等对应的备用模式，具备保持存储数据的所谓的自刷新模式。在该自刷新模式中，在内部自动地发生成为刷新对象的行地址，在DRAM内部自动地进行字线的转换。再者，根据由内部的刷新定时器周期性地发生的刷新信号，依次在规定的每个刷新周期中进行刷新工作。
进行刷新工作的刷新周期由存储单元能保持数据的时间来决定，该数据保持时间依赖于存储单元的漏泄电流。在对温度变化敏感的存储单元中，温度每增加100℃，存储单元的漏泄电流增加3个数量级弱。因而，必须根据温度适当地设定刷新周期。
在现有的DRAM中的自刷新中，不能根据温度变化适当地对刷新周期进行内部调整，为了在高温下保证存储单元的数据保持，与高温时的能力相一致地设定了刷新周期。因此，在低温时就以不必要的频度进行刷新工作，刷新工作时的功耗大到必要的程度以上。此外，即使是具备具有温度依存性的电路的DRAM，难以在高温时和低温时的两种情况下以所希望的周期对刷新周期进行内部调整。再有，在此，所谓「高温」，一般来说表示70～80℃或其以上的温度，与其相对应，所谓「低温」，表示室温或其以下的温度。
此外，如上所述，必须适当地确定自刷新时的刷新周期，以便保证存储单元中的数据保持且避免不必要地消耗功耗，与半导体存储器的能力相一致地利用调整电路进行调整。而且，在调整刷新周期时，必须测定刷新周期。
但是，在现有的DRAM中，即使在自刷新时具备测定刷新周期用的电路，例如因必须将示波器等的波形测定装置连接到通常不使用的端子上进行测定、或没有适当的波形测定装置或在其连接方面较麻烦等，也不能容易地测定刷新周期。
发明内容
因此，本发明是为了解决这样的课题而进行的，其目的在于提供根据温度变化而使刷新周期变化、以适当的刷新周期来进行刷新工作的半导体存储器。
此外，本发明的另一目的在于提供能容易地测定自刷新时的刷新周期的半导体存储器。
按照本发明，半导体存储器具备：存储单元阵列，包含排列成行列状的多个存储单元；以及刷新控制电路，为了保持在多个存储单元中被存储的存储信息，周期性地进行刷新工作，刷新控制电路包含：刷新定时器，决定刷新周期，在每个刷新周期中发生刷新信号；以及刷新地址发生电路，根据刷新信号依次发生指定成为刷新工作的对象的存储单元行用的刷新行地址，刷新定时器由下述部分构成：电压调整电路，根据温度的下降，使用差分放大电路来调整输出电压；振荡电路，从电压调整电路接受输出电压，发生根据输出电压变低的情况使发生周期变长的内部信号；以及刷新信号发生电路，根据内部信号发生刷新信号。
在本发明的半导体存储器中，刷新定时器根据由根据温度变化工作的差分放大电路构成的电压调整电路输出的输出电压，随温度的下降而加长刷新周期。
因而，按照本发明的半导体存储器，从高温时到低温时，以适当且稳定的刷新周期进行刷新工作，可减少刷新工作时的功耗。
较为理想的是，如果温度比规定值低，则电压调整电路使输出电压为恒定值。
较为理想的是，电压调整电路由下述部分构成：第1恒定电流电路，根据具有第1温度特性的第1电阻的电阻值，输出第1电压；第2恒定电流电路，根据具有比第1电阻具有的温度梯度大的正的第2温度特性的第2电阻的电阻值，输出第2电压；温度校正电路，将第2电压与第1电压比较，根据该比较结果，输出具有正的温度特性的第3电压；以及偏置电压输出电路，以适合于刷新周期的温度特性的方式变换第3电压，以输出输出电压。
此外，按照本发明，半导体存储器具备：存储单元阵列，包含排列成行列状的多个存储单元；刷新控制电路，为了保持在多个存储单元中被存储的存储信息，周期性地进行刷新工作；测定电路，在刷新周期测定模式时，根据由该半导体存储器指示的第1指令，发生测定信号；以及输出电路，向外部输出测定信号，刷新控制电路包含：刷新定时器，决定刷新周期，在每个刷新周期中发生刷新信号；以及刷新地址发生电路，根据刷新信号依次发生指定成为刷新工作的对象的存储单元行用的刷新行地址，刷新定时器在刷新周期测定模式时，根据由该半导体存储器指示的第2指令，开始发生刷新信号用的计数，测定电路根据第2指令，在刷新周期后接受由刷新定时器发生的刷新信号，在接受第1指令前接受了刷新信号时，以第1逻辑电平对输出电路输出测定信号，在接受第1指令前没有接受刷新信号时，以第2逻辑电平对输出电路输出测定信号。
在本发明的半导体存储器中，测定电路在刷新周期测定模式时，根据第2指令发生逻辑电平因接受在刷新周期后发生的刷新信号的时刻和接受第1指令的时刻的前后不同的测定信号。
因而，按照本发明的半导体存储器，通过使第2指令移动来测定测定信号的逻辑电平变化时的第1和第2指令间的时间，可容易地测定刷新周期。
附图说明：
图1是示出本发明的实施例1的半导体存储器的整体结构的概略框图。
图2是在功能方面说明图1中示出的刷新定时器用的功能框图。
图3是在功能方面说明图2中示出的电压调整电路用的功能框图。
图4是示出图3中示出的恒定电流电路的结构的电路图。
图5是示出图3中示出的温度校正电路的结构的电路图。
图6是示出图3中示出的偏置电压输出电路的结构的电路图。
图7是示出图2中示出的环形振荡器的结构的电路图。
图8是示出由刷新定时器决定的刷新周期的温度依存关系的图。
图9是示出偏置电压输出电路的另一结构的电路图。
图10是示出本发明的实施例2的半导体存储器的整体结构的概略框图。
图11是示出图10中示出的控制电路中包含的、生成自刷新激活信号的信号生成电路的结构的电路图。
图12是示出图10中示出的输入输出控制电路中包含的PHY_MONI信号发生电路的结构的电路图。
图13是示出图10中示出的输入输出控制电路中包含的DB输出电路的结构的电路图。
图14是示出自刷新周期测定时的主要的信号的波形的第1时序图。
图15是示出自刷新周期测定时的主要的信号的波形的第2时序图。
发明的具体实施方式
以下，一边参照附图，一边详细地说明本发明的实施例。再有，对于图中同一或相当的部分附以同一符号，不重复进行其说明。
〔实施例1〕
图1是示出本发明的实施例1的半导体存储器的整体结构的概略框图。
参照图1，半导体存储器10具备控制信号端子12、地址端子14和数据输入输出端子16。此外，半导体存储器10具备控制信号缓冲器18、地址缓冲器20和输入输出缓冲器22。再者，半导体存储器10具备控制电路24、行地址译码器26、列地址译码器28、输入输出控制电路30、读出放大器32、存储单元阵列34和刷新控制电路36。刷新控制电路36包含刷新定时器38和刷新地址发生电路40。
存储单元阵列34是以行列状排列了存储单元的存储单元组，由各自能独立地工作的4个存储体构成。此外，存储单元阵列34与由4个存储体构成的情况相对应，各具备4组行地址译码器26、列地址译码器28、输入输出控制电路30和读出放大器32。
控制信号端子12接受芯片选择信号/CS、行地址选通信号/RAS、列地址选通信号/CAS和写启动信号/WE的指令控制信号。控制信号缓冲器18从控制信号端子12取入并锁存芯片选择信号/CS、行地址选通信号/RAS、列地址选通信号/CAS和写启动信号/WE，输出给控制电路24。
地址端子14接受地址信号A0～An(n是自然数)和存储体地址信号BA0、BA1。地址缓冲器20包含未图示的行地址缓冲器和列地址缓冲器。地址缓冲器20的行地址缓冲器取入并锁存地址信号A0～An和存储体地址信号BA0、BA1，对与由存储体地址信号BA0、BA1指示的存储体对应的行地址译码器26输出行地址信号RA。此外，地址缓冲器20的列地址缓冲器取入并锁存地址信号A0～An和存储体地址信号BA0、BA1，对与由存储体地址信号BA0、BA1指示的存储体对应的列地址译码器28输出行地址信号CA。
数据输入输出端子16是使在半导体存储器10中被读写的数据与外部进行授受的端子，在数据写入时接受从外部输入的数据DQ0～DQi(i是自然数)，在数据读出时对外部输出数据DQ0～DQi。输入输出缓冲器22在数据写入时取入并锁存数据DQ0～DQi，对输入输出控制电路30输出内部数据IDQ。
控制电路24从控制信号缓冲器18接受指令控制信号，根据该指令控制信号扩展行地址译码器26、列地址译码器28和和输入输出缓冲器22。此外，控制电路24在自刷新工作时，将自刷新激活信号SELF_ON输出给刷新定时器38。
行地址译码器26根据从地址缓冲器20接受的行地址信号RA，生成选择存储单元阵列34上的字线用的信号RAD。然后，行地址译码器26根据信号RAD对行地址进行译码，选择与该已译码的行地址对应的存储单元阵列34的字线。然后，利用未图示的字线驱动器激活已被选择的字线。
此外，列地址译码器28根据从地址缓冲器20接受的列地址信号CA对列地址进行译码，选择与该已译码的列地址对应的存储单元阵列34的位线对。
在数据写入时，输入输出控制电路30将从输入输出缓冲器22接受的内部数据IDQ输出给读出放大器32，读出放大器32根据内部数据IDQ的逻辑电平，将由列地址译码器28选择的位线对预充电到电源电压Vcc或接地电压GND。由此，对连接到由行地址译码器26激活的字线和由列地址译码器28选择的、被读出放大器32预充电的位线对上的存储单元进行内部数据IDQ的写入。
另一方面，在数据读出时，读出放大器32在数据读出前将由列地址译码器28选择的位线对预充电到电压Vcc/2，在已被选择的位线对中检测/放大与读出数据对应地发生的微小电压变化，判别读出数据的逻辑电平，输出给输入输出控制电路30。然后，输入输出控制电路30将从读出放大器32接受的读出数据输出给输入输出缓冲器22。
存储单元阵列34如上所述，由各自能独立地工作的4个存储体构成，存储单元阵列34的存储体分别经在行方向上排列的字线与行地址译码器26连接，此外，经在列方向上排列的位线对与读出放大器32连接。
刷新控制电路36在自刷新模式时，根据来自控制电路24的指示，生成进行刷新工作的行地址(以下，称为刷新行地址信号/QAD)，输出给行地址译码器26。行地址译码器26根据来自控制电路24的指示，在通常工作时，根据从地址缓冲器20接受的行地址信号RA进行存储单元阵列34中的字线的选择。另一方面，在自刷新模式时，行地址译码器26根据来自刷新控制电路36的刷新行地址信号/QAD，进行存储单元阵列34中的字线的选择。
刷新定时器38根据从控制电路24接受的自刷新激活信号SELF_ON而被激活，在内部发生因温度而使周期变化的脉冲信号PHY0，根据脉冲信号PHY0而生成刷新信号PHYS，输出给刷新地址发生电路40。刷新信号PHYS在考虑能避免不必要地增加低温时的刷新工作的频度且能在存储单元阵列34的各存储单元中保证数据的保持的刷新间隔和存储单元阵列34的字线数后决定的规定的每个刷新周期中被激活。
刷新地址发生电路40根据刷新信号PHYS更新刷新行地址，依次转换成为刷新工作的对象的存储单元行。具体地说，根据刷新信号PHYS对刷新行地址信号/QAD进行向上计数。
图2是在功能方面说明图1中示出的刷新定时器38用的功能框图。参照图2，刷新定时器38包含电压调整电路51、环形振荡器52和计数器53。
电压调整电路51发生具有温度依存性的偏置电压BIASS，输出给环形振荡器52。具体地说，电压调整电路51根据温度的下降而降低偏置电压BIASS，在规定的温度Ta以下，以恒定值来输出偏置电压BIASS。在后面详细地说明在规定的温度Ta以下以恒定值来输出偏置电压BIASS的情况，但这是为了保证低温时的刷新。
环形振荡器52是周期性地发生脉冲信号PHY0的振荡电路，根据从电压调整电路51接受的偏置电压BIASS使脉冲信号PHY0的发生周期变化。具体地说，环形振荡器52根据偏置电压BIASS变低的情况来加长脉冲信号PHY0的发生周期。环形振荡器52根据从控制电路24接受的自刷新激活信号SELF_ON而被激活。
计数器53以规定次数对从环形振荡器52接受的脉冲信号PHY0进行计数，在超过规定值时，输出刷新信号PHYS。根据该刷新信号PHYS进行自刷新工作。
在刷新定时器38中，电压调整电路51根据温度的下降来降低偏置电压BIASS并输出。如果这样做，则环形振荡器52根据从电压调整电路51接受的偏置电压BIASS来加长脉冲信号PHY0的振荡周期，由此，加长从计数器3输出的刷新信号PHYS的周期。
而且，在刷新定时器38中，为了保证低温时的刷新，在规定的温度Ta以下，电压调整电路51使偏置电压BIASS为恒定值。由此来确定低温时的刷新周期的最大值，即使在极低温的情况下，也能保证刷新。
图3是在功能方面说明图2中示出的电压调整电路51用的功能框图。参照图3，电压调整电路51由恒定电流电路511、512、温度校正电路513和偏置电压生成电路514构成。
恒定电流电路511在内部具有温度依存性大的电阻，发生温度依存性大的电压BIASN，输出给温度校正电路513。具体地说，恒定电流电路511根据温度的下降而提高电压BIASN。
恒定电流电路512在内部具有温度依存性小的电阻，发生与电压BIASN比较温度依存性小的电压BIASL，输出给温度校正电路513和偏置电压生成电路514。再有，如以后所说明的那样，在偏置电压BIASS的发生中使用电压BIASN、BIASL，根据偏置电压BIASS来确定刷新周期PHYS，但电压BIASL的温度依存性小到不对刷新周期PHYS产生影响的程度，在以下的说明中，假定没有电压BIASL的温度依存性来说明。
温度校正电路513根据从恒定电流电路511、512分别输出的电压BIASN、BIASL，发生具有正的温度特性的电压BIAST，输出给偏置电压生成电路514。在此，所谓「正的温度特性」，意味着电压随温度的上升而提高。
偏置电压生成电路514根据从温度校正电路513和恒定电流电路512分别输出的电压BIAST、BIASL，发生偏置电压BIASS，输出给环形振荡器52。偏置电压生成电路514在温度比规定的温度Ta高时，根据电压BIAST、BIASL输出具有温度依存性的偏置电压BIASS，在温度为规定的温度Ta以下时，根据没有温度依存性的电压BIASL，以恒定值输出偏置电压BIASS。
在偏置电压生成电路514中，可利用调整信号TA<1∶3>来调整从电压BIAST至偏置电压BIASS的依存性。即，可利用调整信号TA<1∶3>来调整偏置电压BIASS的温度变化的斜率。此外，在偏置电压生成电路514中，可利用调整信号TB<1∶3>来调整根据没有温度依存性的电压BIASL确定的恒定值的偏置电压BIASS。即，可利用调整信号TB<1∶3>来调整与刷新工作的最大周期对应的偏置电压BIASS的大小。
图4是示出在图3中示出的恒定电流电路511、512的结构的电路图。参照图4，恒定电流电路511由下述部分构成：电阻R1，连接在电源节点VDD与P沟道MOS晶体管P2之间；P沟道MOS晶体管P1，连接到电源节点VDD和节点ND1上，其栅连接到节点ND1上；N沟道MOS晶体管N1，连接到节点ND1和接地节点GND上，其栅连接到节点ND2上；P沟道MOS晶体管P2，连接到电阻R1和节点ND2上，其栅连接到节点ND1上；以及N沟道MOS晶体管N2，连接到节点ND2和接地节点GND上，其栅连接到节点ND2上。
恒定电流电路512在恒定电流电路511中使用电阻R2来代替电阻R1，关于其它的电路结构与恒定电流电路511相同。
在恒定电流电路511中使用的电阻R1是具有温度依存性的电阻，是如果温度变高则电阻值变大的电阻。电阻R1例如由N型阱构成、以下，简单地说明恒定电流电路511的工作。如果说明温度下降的情况，则如果温度下降，则电阻R1的电阻值变小，流过电阻R1的电流Ia增加。如果这样，则由于节点ND2的电压上升，N沟道MOS晶体管N1的栅电压上升，故节点ND1的电压下降。因而，如果电流Ia进一步增加，则与温度下降前相比，节点ND2的电压BIASN提高了。
在恒定电流电路512中使用的电阻R2是温度依存性小的电阻。电阻R2例如由多晶硅构成。在恒定电流电路512中，由于电阻R2的电阻值几乎不随温度变化而变化，故所输出的电压BIASL不随温度而变化，大致为恒定值。
再有，如在以后所说明的那样，在上述的规定的温度Ta下，预先将电阻R1的电阻值设定成与电阻R2的电阻值相同。
图5是示出图3中示出的温度校正电路513的结构的电路图。参照图5，温度校正电路513由下述部分构成：P沟道MOS晶体管P3，连接到内部电源节点VDDS和节点ND3上，其栅连接到节点ND3上；N沟道MOS晶体管N3，连接到节点ND3和接地节点GND上，在其栅上接受从恒定电流电路511输出的电压BIASN；P沟道MOS晶体管P4，连接到内部电源节点VDDS和节点ND4上，其栅连接到节点ND3上；以及N沟道MOS晶体管N4，连接到节点ND4和接地节点GND上，在其栅上接受从恒定电流电路512输出的电压BIASL。
此外，温度校正电路513由下述部分构成：P沟道MOS晶体管P5，连接到内部电源节点VDDS和节点ND4上，其栅连接到节点ND4上；P沟道MOS晶体管P6，连接到内部电源节点VDDS和节点ND5上，其栅连接到节点ND4上；以及N沟道MOS晶体管N5，连接到节点ND5和接地节点GND上，其栅连接到节点ND5上。
从内部电源节点VDDS供给的电压是利用未图示的电压下降电路对外部电源电压进行了降压的恒定电压，是电压变动小的稳定的电压。
P沟道MOS晶体管P3、P4和N沟道MOS晶体管N3、N4构成电流镜差分放大器。此外，在P沟道MOS晶体管P5、P6和N沟道MOS晶体管N4、N5中也构成电流镜差分放大器。
通过作成这样的结构，如果分别将N沟道MOS晶体管N4、N3的漏电流定为I0、I1，则P沟道MOS晶体管P4的漏电流为I1，在P沟道MOS晶体管P5中流过成为N沟道MOS晶体管N4与P沟道MOS晶体管P4的漏电流I0、I1的差分的电流I0-I1。如果这样，则在P沟道MOS晶体管P6中流过I0-I1的漏电流。
以下，简单地说明温度校正电路513的工作。如果说明温度下降的情况，则如果温度下降，则从恒定电流电路511接受的电压BIASN上升，电流I1变大。如果这样，则P沟道MOS晶体管P5的漏电流I0-I1变小，相应地P沟道MOS晶体管P6的漏电流I0-I1也变小。在此，随P沟道MOS晶体管P5的漏电流I0-I1的减少，节点ND4的电压上升，据此，P沟道MOS晶体管P6的栅电压上升。因而，如果温度下降，则相应地节点ND5的电压BIAST下降。即，温度校正电路513具有正的温度特性。
图6是示出图3中示出的偏置电压生成电路514的结构的电路图。参照图6，偏置电压生成电路514由下述部分构成：P沟道MOS晶体管P7，连接到内部电源节点VDDS和节点ND6上，其栅连接到节点ND6上；P沟道MOS晶体管P8，连接到内部电源节点VDDS和节点ND7上，其栅连接到节点ND6上；N沟道MOS晶体管N18，连接到节点ND7和接地节点GND上，其栅连接到节点ND7上；以及调整部61、62。
调整部61由下述部分构成：N沟道MOS晶体管N6，连接到节点ND6和N沟道MOS晶体管N9上，在其栅上接受从温度校正电路513输出的电压BIAST；N沟道MOS晶体管N9，连接到N沟道MOS晶体管N6和接地节点GND上，在其栅上接受调整信号TA<1>；N沟道MOS晶体管N7，连接到节点ND6和N沟道MOS晶体管N10上，在其栅上接受电压BIAST；N沟道MOS晶体管N10，连接到N沟道MOS晶体管N7和接地节点GND上，在其栅上接受调整信号TA<2>；N沟道MOS晶体管N8，连接到节点ND6和N沟道MOS晶体管N11上，在其栅上接受电压BIAST；以及N沟道MOS晶体管N11，连接到N沟道MOS晶体管N8和接地节点GND上，在其栅上接受调整信号TA<3>。
调整部62由下述部分构成：N沟道MOS晶体管N12，连接到节点ND6和N沟道MOS晶体管N15上，在其栅上接受从恒定电流电路512输出的电压BIASL；N沟道MOS晶体管N15，连接到N沟道MOS晶体管N12和接地节点GND上，在其栅上接受调整信号TB<1>；N沟道MOS晶体管N13，连接到节点ND6和N沟道MOS晶体管N16上，在其栅上接受电压BIASL；N沟道MOS晶体管N16，连接到N沟道MOS晶体管N13和接地节点GND上，在其栅上接受调整信号TB<2>；N沟道MOS晶体管N14，连接到节点ND6和N沟道MOS晶体管N17上，在其栅上接受电压BIASL；以及N沟道MOS晶体管N17，连接到N沟道MOS晶体管N14和接地节点GND上，在其栅上接受调整信号TB<3>。
偏置电压生成电路514成为电流镜差分放大器的结构，利用流过调整部61、62的电流来确定N沟道MOS晶体管N18的漏电流I2，决定作为输出电压的偏置电压BIASS。
调整部61是为了调整偏置电压BIASS的温度梯度而设置的。在调整部61中，由于如果温度下降，则从温度校正电路513输出的电压BIAST下降，N沟道MOS晶体管N6～N8的栅电压下降，故流过调整部61的电流减少。因而，漏电流I2减少，偏置电压BIASS下降。
在此，在调整部61中，设置了调整流过调整部61的电流用的N沟道MOS晶体管N9～N11，利用调整信号TA<1∶3>来调整其电流。即，在调整信号TA<1∶3>中，由于逻辑电平为L(逻辑低)电平的信号的数目越多，则流过调整部61的电流越小，故电压BIAST的变化对于偏置电压BIASS的影响越小。因而，如果在调整信号TA<1∶3>中增加L电平的信号的数目，则偏置电压BIASS的温度梯度变小。
此外，调整部62是为了设定与刷新工作的最大周期对应的偏置电压BIASS而设置的。在调整部61中，如果温度过分下降，则流过调整部61的电流显著地减少，伴随于此，偏置电压BIASS变得非常小。如果这样，则根据偏置电压BIASS，由环形振荡器52发生的脉冲信号PHY0的周期变长，相应地刷新信号PHYS的周期长到必要的程度以上，由此，产生刷新结束的情况。
因此，即使流过调整部61的电流为0(在上述的规定的温度Ta以下，电压BIAST为0，流过整部61的电流也为0)，也由调整部62来确保发生保证刷新工作的最大周期的最低限度的偏置电压BIASS用的电流。
即，作为调整部62的N沟道MOS晶体管N12～N14的栅电压的电压BIASL的温度依存性小，流过调整部62的电流大致为恒定值。而且，利用调整信号TB<1∶3>来进行调整，使得该恒定电流与保证刷新工作的最大周期的最低限度的偏置电压BIASS相对应。
这样，在偏置电压生成电路514中，在比规定的温度Ta高的温度下，输出具有由调整部61进行了调整的温度梯度的偏置电压BIASS，在温度Ta以下，以恒定值输出保证刷新工作的最大周期的最低限度的偏置电压BIASS。
图7是示出图2中示出的环形振荡器52的结构的电路图。参照图7，环形振荡器52由下述部分构成：P沟道MOS晶体管P9，连接到内部电源节点VDDS与节点ND8上，在其栅上接受自刷新激活信号SELF_ON；以及由奇数个构成的倒相器Iv1～Ivn(n是奇数)。
倒相器Iv1由下述部分构成：P沟道MOS晶体管P10，连接到内部电源节点VDDS和节点ND8上，在其栅上接受倒相器Ivn的输出；N沟道MOS晶体管N25，连接到节点ND8和N沟道MOS晶体管N26上，在其栅上接受倒相器Ivn的输出；N沟道MOS晶体管N26，连接到N沟道MOS晶体管N2S、N27上，在其栅上接受自刷新激活信号SELF_ON；以及N沟道MOS晶体管N27，连接到N沟道MOS晶体管N26和接地节点GND上，在其栅上接受从电压调整电路51输出的偏置电压BIASS。
倒相器Iv2由下述部分构成：P沟道MOS晶体管P11，连接到内部电源节点VDDS和N沟道MOS晶体管N28上，在其栅上接受倒相器Iv1的输出；N沟道MOS晶体管N28，连接到P沟道MOS晶体管P11和N沟道MOS晶体管N29上，在其栅上接受倒相器Iv1的输出；以及N沟道MOS晶体管N29，连接到N沟道MOS晶体管N28和接地节点GND上，在其栅上接受偏置电压BIASS。
以下，关于倒相器Iv3～Ivn，与倒相器Iv2相同，由在其栅上接受上一级的输出的P沟道MOS晶体管和N沟道MOS晶体管以及在其栅上接受偏置电压BIASS的N沟道MOS晶体管构成。
在环形振荡器52中，以环状连接倒相器Iv1～Ivn。自刷新激活信号SELF_ON是在自刷新中逻辑电平为H(逻辑高)电平的信号，在自刷新激活信号SELF_ON为H电平时，倒相器Iv1～Ivn工作，周期性地使作为倒相器Ivn的输出的脉冲信号PHY0振荡。另一方面，在自刷新激活信号SELF_ON为L电平时，利用P沟道MOS晶体管P9常时地将节点ND8上拉到H电平，常时地输出H电平的脉冲信号PHY0。即，环形振荡器52被非激活。
倒相器Iv1～Ivn分别具备在栅上接受从电压调整电路51接受的偏置电压BIASS的N沟道MOS晶体管，如果偏置电压BIASS变低，则倒相器Iv1～Ivn中的各自的倒相工作延迟。因而，如果偏置电压BIASS变低，则脉冲信号PHY0的振荡周期变长。
图8是示出由刷新定时器38决定的刷新周期的温度依存关系的图。参照图8，在温度Ta以上，根据温度的下降，刷新周期tREF变长，在温度Ta以下，刷新周期为最大周期tREF_max，是恒定的。将温度Ta设定为约室温。以下，说明该刷新定时器38的调整方法。
(1)恒定电流电路511的电阻R1的调整(符号A)
首先，最初，调整电阻R1的电阻值，使其与在温度Ta下恒定电流电路512的电阻R2的电阻值相同。以这种方式调整的原因是，如果温度从高温变化为低温，在温度Ta下电阻R1的电阻值与电阻R2的电阻值相同，则温度校正电路513的输出电压BIAST为0，流过偏置电压生成电路514中的调整部61的电流为0。因而，在温度Ta下，偏置电压BIASS为由调整部62决定的最低电压，在温度Ta以下，可使刷新周期为最大周期tREF_max。
在希望将温度Ta设定为约常温的情况下，由于调整时的温度与通常的工作时相同，一般来说为高温(约80℃)，故考虑温度从调整时的温度变化为常温时的电阻R1的电阻值的变化量，来调整电阻R1的电阻值。
(2)低温时的最大周期tREF_max的调整(符号B)
与该半导体存储器10的存储单元中的能进行数据保持的时间的能力相对应，来调整在温度Ta以下为恒定的最大周期tREF_max。在调整中，在测试模式下，使调整信号TA<1∶3>全部为L电平，使具有温度依存性的偏置电压生成电路514的调整部61非激活。然后，利用调整信号TB<1∶3>来调整偏置电压BIASS，通过测定刷新周期来进行调整。
(3)温度梯度的调整(符号C)
与高温时(例如，接近于工作中的温度的80℃)的刷新周期的目标值相对应，调整符号C中输出的温度梯度的斜率。利用偏置电压生成电路514的调整部61中的调整信号TA<1∶3>来调整偏置电压BIASS，通过测定刷新周期来进行调整，使之在规定的温度下成为所希望的刷新周期。
再有，在半导体存储器10具备EMRS(扩展模式寄存器组)的温度补偿自刷新功能的情况下，为了防止与该功能的干扰，使用偏置电压生成电路514A来代替偏置电压生成电路514。
在EMRS的温度补偿自刷新中，利用对半导体存储器10供给的指令来变更刷新周期。例如，具备温度为85℃、70℃、40℃、15℃这4种模式，将70℃模式时的刷新周期定为1、在85℃模式下为其1/2、在40℃模式下为其2倍、在15℃模式下为其4倍，能以这样的方式来设定刷新周期。
但是，在本发明的半导体存储器10中，由于刷新定时器38自动地调整刷新周期，故如果发挥EMRS的温度补偿自刷新的功能，则在低温时刷新周期就加长到必要的程度以上。因此，在发挥EMRS的温度补偿自刷新的功能时，使电压调整电路51的温度自补偿功能非激活。
图9是示出在发挥EMRS的温度补偿自刷新的功能上能使本发明的温度自补偿功能非激活的偏置电压输出电路的结构的电路图。参照图9，偏置电压生成电路514A在偏置电压生成电路514中具备调整61A、62A来代替调整部61、62。偏置电压生成电路514A除了偏置电压生成电路514外，还包含：或非门门63；EMRS设定部64；EMRS校正部65；以及N沟道MOS晶体管N25，连接到N沟道MOS晶体管N18和接地节点GND上，其栅连接到内部电源节点VDDS上。
EMRS设定部64由下述部分构成：N沟道MOS晶体管N26，连接到节点ND7和N沟道MOS晶体管N27上，其栅连接到节点ND7上；N沟道MOS晶体管N27，连接到N沟道MOS晶体管N26和接地节点GND上，在其栅上接受信号RMRS1；N沟道MOS晶体管N28，连接到节点ND7和N沟道MOS晶体管N29上，其栅连接到节点ND7上；N沟道MOS晶体管N29，连接到N沟道MOS晶体管N28和接地节点GND上，在其栅上接受信号RMRS2；N沟道MOS晶体管N30，连接到节点ND7和N沟道MOS晶体管N31上，其栅连接到节点ND7上；以及N沟道MOS晶体管N31，连接到N沟道MOS晶体管N30和接地节点GND上，在其栅上接受信号RMRS3。
EMRS设定部64是实现上述的BMRS的温度补偿自刷新的功能用的电路。信号RMRS1～RMRS3是根据上述的4种温度的模式而成为H/L电平的信号，在85℃模式时，信号RMRS1～RMRS3都为H电平，在70℃模式时，信号RMRS1、RMRS2为H电平，在40℃模式时，只有信号RMRS1为H电平，在15℃模式时，信号RMRS1～RMRS3都为L电平。由此，在温度越低的模式时，偏置电压BIASS越低，刷新周期越长。
或非门门63接受信号FUSE和EMRS模式信号RMRS_SRF。信号FUSE是从未图示的熔断器电路输出的信号，是在不预先利用本发明的温度自补偿功能时通过熔断器熔断而成为H电平的信号。此外，EMRS模式信号RMRS_SRF是信号RMRS1～RMRS3的至少1个信号为H电平时成为H电平的信号。信号FUSE和EMRS模式信号RMRS_SRF都在不利用本发明的温度自补偿功能时被激活。
调整部61A中除了调整部61外，还包含在其栅上接受或非门门63的输出的N沟道MOS晶体管N19～N21。此外，调整部62A中除了调整部62外，还包含其栅连接到内部电源节点VDDS上的N沟道MOS晶体管N22～N24。
在调整部61A中，在信号FUSE和EMRS模式信号RMRS_SRF都被激活了时，通过使或非门门63的输出为L电平，使N沟道MOS晶体管N19～N21都关断，调整部61A被非激活。因而，在偏置电压生成电路514A中，本发明的温度自补偿功能被非激活。
再有，由于调整部62A的N沟道MOS晶体管N22～N24与调整部61A的N沟道MOS晶体管N19～N21相对应，是考虑调整部61A、62A的电流平衡而设置的，故都是其栅连接到内部电源节点VDDS上时成为导通状态，在功能方面与调整部62没有不同之处。
EMRS校正部65由下述部分构成：N沟道MOS晶体管N32，连接到节点ND6和N沟道MOS晶体管N33上，在其栅上接受电压BIASL；以及N沟道MOS晶体管N33，连接到N沟道MOS晶体管N32和接地节点GND上，在其栅上接受EMRS模式信号RMRS_SRF。
EMRS校正部65校正调整部61A为非激活时的高温时(例如，如上所述，接近于工作中的温度的80℃)的偏置电压BIASS。即，如果调整部61A被非激活，则流过调整部61A的电流被截止，但由于直到高温时流过的电流都被截止，故如果不校正这部分，则高温时的偏置电压BIASS变低，不能保证高温时的刷新。因此，预先设计EMRS校正部65，以便在调整部61A中流过与高温时流过的电流相同的电流，如果EMRS模式信号RMRS_SRF为H电平，则在调整部61A被非激活的同时，EMRS校正部65的N沟道MOS晶体管N33导通，EMRS校正部65弥补在调整部61A中高温时流过的电流部分。由此，即使在EMRS的温度补偿自刷新时，也能保证高温时的刷新。
再有，在上述的说明中，偏置电压生成电路514的调整部61、62或偏置电压生成电路514A的调整部61A、62A分别具备3个调整用的N沟道MOS晶体管，但不限定于3个也可增减该数目。
如上所述，按照本实施例1的半导体存储器10，由于具备正的温度特性的刷新定时器38，故从高温时到低温时都能以适当的刷新周期进行刷新工作。
此外，按照本实施例1的半导体存储器10，由于具备能调整依存于温度变化的刷新周期的温度梯度的偏置电压生成电路514、偏置电压生成电路514A，故从高温时到低温时都能适当地调节刷新周期。
再者，由于偏置电压生成电路514、偏置电压生成电路514A能调整低温时的刷新工作的最大周期，故能与存储单元的数据保持的能力相一致地适当地调整刷新周期。
此外，再者，按照本实施例1的半导体存储器10，由于具备防止与EMRS的温度补偿自刷新的干扰的偏置电压生成电路514A，故使本发明的温度自补偿自刷新功能与EMRS的温度补偿自刷新的功能不干扰，即使在哪一种功能下，都能以适当的刷新周期进行刷新工作。
〔实施例2〕
在实施例2的半导体存储器中，具备能容易地测定自刷新工作时的刷新周期的测试模式。
图10是示出本发明的实施例2的半导体存储器的整体结构的概略框图。参照图10，半导体存储器11在图1中示出的实施例1的半导体存储器10的结构中，具备输入输出控制电路30A来代替输入输出控制电路30。
输入输出控制电路30A从刷新控制电路36的刷新定时器38接受刷新信号PHYS，此外，从控制电路24接受信号TM_MONI、TMPHYS和脉冲信号MONI_DRV。刷新信号PHYS，如在实施例1中已说明的那样，是在每个刷新周期中被激活的信号。信号TM_MONI是如果进入自刷新周期测定测试模式就被激活的信号，被供给该半导体存储器11的指令而激活。再有，该指令是在通常工作时不供给的特定的指令(MRS：模式寄存器组)，经已有的规定的端子被设定。而且，如果接受该指令，则半导体存储器11成为自刷新周期测定测试模式。
信号TMPHYS是如果开始刷新周期的测定就被激活的信号。信号TMPHYS在接受上述的特定的指令(MRS)时，通过在某个特定的地址端子上设定规定的信号而被激活。而且，如果信号TMPHYS被激活，则在刷新定时器38中从信号TMPHYS被激活的时刻起开始刷新周期的计数。脉冲信号MONI_DRV是在信号TM_MONI、TMPHYS被激活时一输入READ指令就被激活的1个单拍的脉冲信号。
如果从控制电路24接受的信号TMPHYS被激活，则输入输出控制电路30A锁存在其后从刷新定时器38最初接受的刷新信号PHYS。然后，输入输出控制电路30A在从控制电路24接受了脉冲信号MONI_DRV时，如果锁存了刷新信号PHYS，则对未图示的数据总线DB输出逻辑电平为H电平的信号，如果没有锁存刷新信号PHYS，则对数据总线DB输出逻辑电平为L电平的信号。
然后，将对数据总线DB输出的信号传递给输入输出缓冲器22，输入输出缓冲器22对数据输入输出端子16输出与该信号电平对应的输出。
由此，通过使READ指令的输入时刻移动，可得知输入输出控制电路30A锁存刷新信号的时刻，通过测定从激活了信号TMPHYS的指令的输入时刻算起的时间，可测定刷新周期。
再有，由于半导体存储器11中的其它的结构与实施例1的半导体存储器10的电路结构相同，故不重复进行其说明。
图11是示出控制电路24中包含的、生成对刷新定时器38输出的自刷新激活信号SELF_ON的信号生成电路的结构的电路图。
参照图11，该信号生成电路由下述部分构成：接受信号SELFREF、TMPHYS的或非门门71；以及倒相器72，对或非门门71的输出进行倒相，输出自刷新激活信号SELF_ON。
信号SELFREF是测试模式被非激活的通常工作时、在自刷新模式时成为H电平的信号。信号TMPHYS，如上所述，是如果开始刷新周期的测定就成为H电平的信号。即，在通常工作时，如果是自刷新模式，则信号SELFREF常时地成为H电平，自刷新激活信号SELF_ON常时地成为H电平。另一方面，在自刷新周期测定测试模式时，信号SELFREF成为L电平，如果开始刷新周期的测定，则信号TMPHYS成为H电平，自刷新激活信号SELF_ON成为H电平。
即，刷新定时器38在自刷新周期测定测试模式时，从激活了信号TMPHYS的时刻起，开始刷新周期的计数。
图12是示出图10中示出的输入输出控制电路30A中包含的PHY_MONI信号发生电路的电路结构的电路图。
参照图12，PHY_MONI信号发生电路由下述部分构成：倒相器73，接受从刷新定时器38输出的刷新信号PHYS并进行倒相；与非门门74，接受倒相器73和与非门门75的输出；与非门门75，接受从控制电路24输出的信号TMPHYS和与非门门74的输出；与非门门76，接受从控制电路24输出的信号TM_MONI和与非门门74的输出；以及倒相器77，对与非门门76的输出进行倒相并输出信号PHY_MONI。
与非门门74、75构成锁存电路，如果在信号TMPHYS成为H电平后刷新信号PHYS成为H电平。则锁存该状态。此时，如果信号TM_MONI为H电平，则与非门门76输出L电平的信号，PHY_MONI信号发生电路以H电平输出信号PHY_MONI。
图13是示出图10中输出的输入输出控制电路30A包含的DB输出电路的结构的电路图。
参照图13，DB输出电路由下述部分构成：与非门门78，接受从控制电路24输出的脉冲信号MONI_DRV和从PHY_MONI信号发生电路输出的信号PHY_MONI；倒相器79，对信号PHY_MONI进行倒相；与非门门80，接受脉冲信号MONI_DRV和倒相器79的输出；以及倒相器81、82，分别对与非门门80、78的输出进行倒相。
此外，DB输出电路由下述部分构成：P沟道MOS晶体管P51，连接到内部电源节点VDDS和数据总线DB上，其栅连接到作为与非门门78的输出节点的节点ND11上；N沟道MOS晶体管N51，连接到数据总线DB和接地节点GND上，在其栅上接受倒相器81的输出；P沟道MOS晶体管P52，连接到内部电源节点VDDS和数据总线/DB上，其栅连接到作为与非门门80的输出节点的节点ND12上；以及N沟道MOS晶体管N52，连接到数据总线/DB和接地节点GND上，在其栅上接受倒相器82的输出。
以下，说明该DB输出电路的工作。在脉冲信号MONI_DRV和信号PHY_MONI都为L电平时，节点ND11、ND12中的信号的逻辑电平都为H电平。因而，P沟道MOS晶体管P51、52和N沟道MOS晶体管N51、52都关断，数据总线DB、/DB成为高阻抗状态。
从该状态起，信号PHY_MONI成为H电平，其后，在输入了脉冲信号MONI_DRV时，在输入了脉冲信号MONI_DRY的时刻处，节点ND11、ND12中的信号的逻辑电平分别为L电平、H电平。因而，由于P沟道MOS晶体管P51和N沟道MOS晶体管N52导通，P沟道MOS晶体管P52和N沟道MOS晶体管N51关断，故分别对数据总线DB、/DB输出H电平、L电平的信号。
另一方面，从脉冲信号MONI_DRV和信号PHY_MONI都为L电平的状态起在信号PHY_MONI成为H电平之前输入了脉冲信号MONI_DRV时，在输入了脉冲信号MONI_DRV的时刻处，节点ND11、ND12中的信号的逻辑电平分别为H电平、L电平。因而，由于P沟道MOS晶体管P51和N沟道MOS晶体管N52关断，P沟道MOS晶体管P52和N沟道MOS晶体管N51导通，故分别对数据总线DB、/DB输出L电平、H电平的信号。
图14、图15是示出在实施例2的半导体存储器11中在自刷新周期测定时的主要的信号的波形的时序图。图14是在信号PHY_MONI成为H电平后激活了脉冲信号MONI_DRV时的时序图，图15是在信号PHY_MONI成为H电平之前激活了脉冲信号MONI_DRV时的时序图。
参照图14，半导体存储器11在时刻T1处利用对该半导体存储器11供给的TM-IN指令进入自刷新周期测定测试模式，信号TM_MONI被激活为H电平。其次，在时刻T2处供给了ACT指令后，如果在时刻T3处再次供给TM-IN指令，则信号TMPHYS被激活为H电平，开始刷新周期的测定。具体地说，刷新定时器38开始刷新周期的计数。
然后，在从时刻T3起刷新周期后的时刻T4处刷新定时器38输出刷新信号PHYS。如果这样，则PHY_MONI信号发生电路锁存作为脉冲信号的刷新信号PHYS，以H电平输出信号PHY_MONI。
如果在时刻T5处对半导体存储器11供给READ指令，则控制电路24发生脉冲信号MONI_DRY，据此，DB输出电路的节点ND11中的信号的逻辑电平成为L电平。因而，DB输出电路，如上所述，对数据总线DB、/DB输出H电平、L电平的信号，从图10中示出的数据输入输出端子16的规定的端子输出H电平的数据。
其次，参照图15，在使供给READ指令的时刻移动、在时刻T3处激活信号TMPHYS开始了刷新周期的测定后，从时刻T3起在刷新周期后的时刻T5处刷新定时器38输出刷新信号PHYS之前，如果在时刻T4处对半导体存储器11供给READ指令，则控制电路在该时刻处发生脉冲信号MONI_DRV，据此，DB输出电路的节点ND中的信号的逻辑电平成为L电平。如果这样，则DB输出电路如上所述，分别对数据总线DB、/DB输出L电平、H电平的信号，从图10中示出的数据输入输出端子16的规定的端子输出L电平的数据。
这样，在刷新定时器38输出刷新信号PHYS的前后，由于从数据输入输出端子16的规定的端子读出的数据的逻辑电平随READ指令而变化，故通过逐渐地使输入READ指令的时刻移动来测定从数据输入输出端子16的规定的端子读出的数据的逻辑电平变化时的TM-IN指令的输入到READ指令的输入为止的时间，可测定刷新周期。
如上所述，按照实施例的半导体存储器11，由于具备PHY_MONI信号发生电路和DB输出电路，故可使用这些电路容易地测定刷新周期。
再有，实施例1、2中的半导体存储器可以是非同步型的，也可以是同步型的，此外，在同步型中，也可以是双数据率的同步型的。
这次公开的实施例在全部方面应认为是例示性的而不是限制性的。本发明的范围由权利要求书而不是上述的实施例的说明来表示，其意图是包含与权利要求的范围均等的意义和范围内的全部的变更。

Claims (7)

1.一种半导体存储器，其特征在于具备：
存储单元阵列，包含排列成行列状的多个存储单元；以及
刷新控制电路，为了保持在上述多个存储单元中被存储的存储信息，周期性地进行刷新工作，
上述刷新控制电路包含：
刷新定时器，决定刷新周期，在上述每个刷新周期中发生刷新信号；以及
刷新地址发生电路，根据上述刷新信号依次发生指定成为上述刷新工作的对象的存储单元行用的刷新行地址，
上述刷新定时器由下述部分构成：
电压调整电路，根据温度的下降，使用差分放大电路来调整输出电压；
振荡电路，从上述电压调整电路接受上述输出电压，发生根据上述输出电压变低的情况使发生周期变长的内部信号；以及
刷新信号发生电路，根据上述内部信号发生上述刷新信号。
2.如权利要求1中所述的半导体存储器，其特征在于：
如果温度比规定值低，则上述电压调整电路使上述输出电压为恒定值。
3.如权利要求2中所述的半导体存储器，其特征在于：
上述电压调整电路由下述部分构成：
第1恒定电流电路，根据具有第1温度特性的第1电阻的电阻值，输出第1电压；
第2恒定电流电路，根据具有比上述第1电阻具有的温度梯度大的正的第2温度特性的第2电阻的电阻值，输出第2电压；
温度校正电路，将上述第2电压与上述第1电压比较，根据该比较结果，输出具有正的温度特性的第3电压；以及
偏置电压输出电路，以适合于上述刷新周期的温度特性的方式变换上述第3电压，以输出上述输出电压。
4.如权利要求3中所述的半导体存储器，其特征在于：
上述偏置电压输出电路在温度比上述规定值低时，以与上述刷新周期的最大周期对应的最低电压输出上述输出电压。
5.如权利要求3中所述的半导体存储器，其特征在于：
上述偏置电压输出电路在从外部设定了刷新周期时，输出与上述已被设定的刷新周期对应的输出电压。
6.一种半导体存储器，其特征在于具备：
存储单元阵列，包含排列成行列状的多个存储单元；
刷新控制电路，为了保持在上述多个存储单元中被存储的存储信息，周期性地进行刷新工作；
测定电路，在刷新周期测定模式时，根据由该半导体存储器指示的第1指令，发生测定信号；以及
输出电路，向外部输出上述测定信号，
上述刷新控制电路包含：
刷新定时器，决定刷新周期，在上述每个刷新周期中发生刷新信号；以及
刷新地址发生电路，根据上述刷新信号依次发生指定成为上述刷新工作的对象的存储单元行用的刷新行地址，
上述刷新定时器在刷新周期测定模式时，根据由该半导体存储器指示的第2指令，开始发生上述刷新信号用的计数，
上述测定电路根据上述第2指令，在上述刷新周期后接受由上述刷新定时器发生的上述刷新信号，在接受上述第1指令前接受了上述刷新信号时，以第1逻辑电平对上述输出电路输出上述测定信号，在接受上述第1指令前没有接受上述刷新信号时，以第2逻辑电平对上述输出电路输出上述测定信号。
7.如权利要求6中所述的半导体存储器，其特征在于：
上述测定电路包含测定信号发生电路和测定信号输出电路，
上述测定信号发生电路对上述测定信号输出电路输出锁存了从上述刷新定时器接受的上述刷新信号的监视信号，
上述测定信号输出电路根据上述第1指令，以与上述监视信号的逻辑电平对应的逻辑电平对上述输出电路输出上述测定信号。
CN03101780A 2002-05-22 2003-01-22 需要刷新工作的半导体存储器 Pending CN1459798A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002147969A JP2003338177A (ja) 2002-05-22 2002-05-22 半導体記憶装置
JP147969/2002 2002-05-22

Publications (1)

Publication Number Publication Date
CN1459798A true CN1459798A (zh) 2003-12-03

Family

ID=29545213

Family Applications (1)

Application Number Title Priority Date Filing Date
CN03101780A Pending CN1459798A (zh) 2002-05-22 2003-01-22 需要刷新工作的半导体存储器

Country Status (6)

Country Link
US (1) US6813210B2 (zh)
JP (1) JP2003338177A (zh)
KR (1) KR100523100B1 (zh)
CN (1) CN1459798A (zh)
DE (1) DE10300948A1 (zh)
TW (1) TW582037B (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7489580B2 (en) 2004-07-16 2009-02-10 Elpida Memory, Inc. Refresh period generating circuit
CN101621018A (zh) * 2009-07-31 2010-01-06 上海集成电路研发中心有限公司 一种mosfet频率特性偏差检测器及检测方法
CN101075478B (zh) * 2006-05-19 2010-10-13 富士通微电子株式会社 半导体存储器和刷新周期控制方法
CN103236271A (zh) * 2013-03-26 2013-08-07 深圳市国微电子有限公司 基于三模冗余加固单粒子翻转的存储器、加固方法
CN101689395B (zh) * 2007-07-06 2014-07-23 惠普开发有限公司 用于基于rf活动确定存储器刷新率的系统和方法
CN106057231A (zh) * 2015-04-14 2016-10-26 爱思开海力士有限公司 半导体器件和半导体系统
CN108630281A (zh) * 2017-03-21 2018-10-09 东芝存储器株式会社 半导体存储装置
CN109961815A (zh) * 2017-12-22 2019-07-02 南亚科技股份有限公司 动态随机存取存储器及其操作方法
CN115268553A (zh) * 2022-04-20 2022-11-01 长江存储科技有限责任公司 电压供应电路、三维存储器器件、外围电路以及用于调整电压供应电路的方法

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4246971B2 (ja) * 2002-07-15 2009-04-02 富士通マイクロエレクトロニクス株式会社 半導体メモリ
US7583555B2 (en) * 2003-04-11 2009-09-01 Qualcomm Incorporated Robust and Efficient dynamic voltage scaling for portable devices
WO2005124785A1 (ja) 2004-06-18 2005-12-29 Fujitsu Limited 半導体装置の温度検出器および半導体記憶装置
KR100559731B1 (ko) * 2004-10-11 2006-03-15 삼성전자주식회사 온도 센서의 불량을 감지하는 온도 보상형 셀프 리프레쉬반도체 메모리 장치 및 이를 이용한 테스트 방법
US7391274B2 (en) * 2005-03-30 2008-06-24 Etron Technology, Inc Low voltage operating ring oscillator with almost constant delay time
DE102005025168B4 (de) * 2005-06-01 2013-05-29 Qimonda Ag Elektronische Speichervorrichtung und Verfahren zum Betreiben einer elektronischen Speichervorrichtung
KR100714308B1 (ko) * 2005-08-10 2007-05-02 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 리프레쉬 클럭신호발생기
KR100798772B1 (ko) * 2005-09-29 2008-01-29 주식회사 하이닉스반도체 반도체 메모리 장치
US7457185B2 (en) 2005-09-29 2008-11-25 Hynix Semiconductor Inc. Semiconductor memory device with advanced refresh control
JP2007157206A (ja) * 2005-12-01 2007-06-21 Renesas Technology Corp 半導体集積回路装置
US7441949B2 (en) * 2005-12-16 2008-10-28 Micron Technology, Inc. System and method for providing temperature data from a memory device having a temperature sensor
KR101190674B1 (ko) 2005-12-30 2012-10-12 에스케이하이닉스 주식회사 반도체 메모리 장치의 주기 조절 회로
JP5038742B2 (ja) * 2007-03-01 2012-10-03 ルネサスエレクトロニクス株式会社 セルフリフレッシュ制御回路、半導体装置
KR100855578B1 (ko) 2007-04-30 2008-09-01 삼성전자주식회사 반도체 메모리 소자의 리프레시 주기 제어회로 및 리프레시주기 제어방법
KR102285772B1 (ko) 2015-02-02 2021-08-05 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
US9959921B2 (en) 2016-04-01 2018-05-01 Micron Technology, Inc. Apparatuses and methods for refresh control
KR102157965B1 (ko) * 2019-06-24 2020-09-21 윈본드 일렉트로닉스 코포레이션 링 오실레이터 및 시간 계측 회로

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4125873A (en) * 1977-06-29 1978-11-14 International Business Machines Corporation Display compressed image refresh system
JP3242132B2 (ja) 1990-11-20 2001-12-25 株式会社日立製作所 半導体メモリと半導体メモリ装置
JP3260583B2 (ja) 1995-04-04 2002-02-25 株式会社東芝 ダイナミック型半導体メモリおよびそのテスト方法
JP3780030B2 (ja) 1995-06-12 2006-05-31 株式会社ルネサステクノロジ 発振回路およびｄｒａｍ
JPH09171682A (ja) 1995-12-21 1997-06-30 Nec Corp 半導体記憶装置及びその製造方法
JP4500389B2 (ja) 1999-11-18 2010-07-14 株式会社 沖マイクロデザイン ダイナミック・ランダムアクセスメモリ
JP3949331B2 (ja) 1999-12-24 2007-07-25 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7489580B2 (en) 2004-07-16 2009-02-10 Elpida Memory, Inc. Refresh period generating circuit
CN1734667B (zh) * 2004-07-16 2011-01-12 尔必达存储器株式会社 刷新周期产生电路
CN101075478B (zh) * 2006-05-19 2010-10-13 富士通微电子株式会社 半导体存储器和刷新周期控制方法
CN101689395B (zh) * 2007-07-06 2014-07-23 惠普开发有限公司 用于基于rf活动确定存储器刷新率的系统和方法
CN101621018B (zh) * 2009-07-31 2014-11-05 上海集成电路研发中心有限公司 一种mosfet频率特性偏差检测器及检测方法
CN101621018A (zh) * 2009-07-31 2010-01-06 上海集成电路研发中心有限公司 一种mosfet频率特性偏差检测器及检测方法
CN103236271A (zh) * 2013-03-26 2013-08-07 深圳市国微电子有限公司 基于三模冗余加固单粒子翻转的存储器、加固方法
CN106057231A (zh) * 2015-04-14 2016-10-26 爱思开海力士有限公司 半导体器件和半导体系统
CN106057231B (zh) * 2015-04-14 2020-11-20 爱思开海力士有限公司 半导体器件和半导体系统
CN108630281A (zh) * 2017-03-21 2018-10-09 东芝存储器株式会社 半导体存储装置
CN108630281B (zh) * 2017-03-21 2022-03-18 铠侠股份有限公司 半导体存储装置
CN109961815A (zh) * 2017-12-22 2019-07-02 南亚科技股份有限公司 动态随机存取存储器及其操作方法
CN109961815B (zh) * 2017-12-22 2021-04-09 南亚科技股份有限公司 动态随机存取存储器及其操作方法
CN115268553A (zh) * 2022-04-20 2022-11-01 长江存储科技有限责任公司 电压供应电路、三维存储器器件、外围电路以及用于调整电压供应电路的方法
CN115268553B (zh) * 2022-04-20 2024-06-07 长江存储科技有限责任公司 电压供应电路、三维存储器器件、外围电路以及用于调整电压供应电路的方法

Also Published As

Publication number Publication date
JP2003338177A (ja) 2003-11-28
US20030218931A1 (en) 2003-11-27
US6813210B2 (en) 2004-11-02
DE10300948A1 (de) 2003-12-24
TW200307290A (en) 2003-12-01
KR100523100B1 (ko) 2005-10-20
TW582037B (en) 2004-04-01
KR20030091657A (ko) 2003-12-03

Similar Documents

Publication Publication Date Title
CN1459798A (zh) 需要刷新工作的半导体存储器
US11087802B2 (en) Semiconductor memory device including output buffer
US11694734B2 (en) Apparatuses and methods for setting a duty cycle adjuster for improving clock duty cycle
JP5142504B2 (ja) 内部電圧発生回路
US7495974B2 (en) Delay selecting circuit for semiconductor memory device
US7777545B2 (en) Semiconductor device and timing adjusting method for semiconductor device
CN100340942C (zh) 半导体集成电路
KR100572524B1 (ko) 증속 구동 센스 앰프 및 소스 폴로워형의 안정화된 전원 회로를 갖는 반도체 메모리 장치
CN1162182A (zh) 减少其输入缓冲电路所消耗的电流的同步型半导体存储器
CN1606095A (zh) 能调节数据输出驱动器的阻抗的半导体存储器件
KR20080088364A (ko) 반도체 기억장치
JP4431254B2 (ja) 半導体メモリ素子の自動リフレッシュ装置
KR102373860B1 (ko) 입력 버퍼 회로
CN108922573B (zh) Sram的字组线偏压产生器及方法
CN1242578A (zh) 可切换的多位半导体存储装置
CN100347787C (zh) 具有测试模式的半导体存储器及应用它的存储系统
JP2003297095A (ja) 同期型半導体記憶装置及びその動作方法
KR20040022379A (ko) 입출력 단자를 삭감 가능한 반도체 기억 장치
US11955162B2 (en) Apparatuses and methods for input receiver circuits and receiver masks for same
JP2004227753A (ja) 出力バッファ、同期型メモリ装置及びアクセスタイムテスト方法
TW514935B (en) Buffering circuit in a semiconductor memory device
JP2011210354A (ja) モジュール制御回路、半導体モジュール、及び半導体モジュールの制御方法
CN112700805B (zh) 使用反向偏置电压执行负载循环调整的设备及方法
JP2008097804A (ja) 電圧制御装置および電圧制御方法
US7443740B2 (en) Integrated semiconductor memory with adjustable internal voltage

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
AD01 Patent right deemed abandoned
C20 Patent right or utility model deemed to be abandoned or is abandoned