KR20080088364A - 반도체 기억장치 - Google Patents

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KR20080088364A
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리이치로 타케무라
토모노리 세키구찌
사토르 아키야마
히로아키 나카야
마사유키 나카무라
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가부시키가이샤 히타치세이사쿠쇼
엘피다 메모리, 아이엔씨.
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Abstract

본 발명은 반도체 기억장치에 관한 것으로서 외부 입력 커멘드 사이클에 의해 정해지는 컬럼 사이클 시간에서 동작해야 할 회로 블럭의 타이밍 신호를 발생하는 제1의 지연 회로 블럭과 전체의 지연량이 외부클럭과 레이텐시시간으로 정해지는 액세스 시간과 컬럼 사이클 시간의 차이에 조절되는 제2의 지연 회로 블럭을 가진다. 이들의 지연 회로 블럭은 컬럼 레이텐시, 동작 주파수에 맞추어 각 지연 회로의 지연량이 적절한 값에 조절됨과 동시에, 프로세스나 동작 전압의 격차, 동작 온도의 변화에 대응해 지연량이 조절되는 지정된 레이텐시, 외부클럭 주파수에서의 동작을 안정되게 실현하기 위하여 제조 격차, 동작 전압 격차, 온도 변화에 대응해 적절한 내부 타이밍 신호를 발생하는 반도체장치의 기술을 제공한다.

Description

반도체 기억장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은, 반도체 기억장치에 관하여 특히, 다른 외부클럭 주파수로 안정된 동작을 실현하기 위한 메모리어레이의 제어 신호 발생 수단에 관한다.
외부클럭에 동기 해 커멘드나 데이터를 입출력함으로써, 고속의 데이터 레이트를 실현하는 동기형(Synchronous) DRAM(SDRAM)이 있다. 근래에는, 한층 더 고속의 데이터 레이트를 실현하는 더블 데이터 레이트(DDR) SDRAM이나 DDR2 SDRAM, DDR3 SDRAM이 개발되고 있다. 이들의 DRAM 가운데, SDRAM, DDR-SDRAM은 외부로부터 컬럼 커멘드(리드·라이트)를 클럭 사이클마다 입력 가능하다. DDR2-SDRAM에서는 2 클럭마다, 또, DDR3-SDRAM에서는 4 클럭마다 입력 가능하다. 그에 대해 데이터는 SDRAM에서는 클럭마다 1개의 데이터, DDR, DDR2, DDR3,SDRAM에서는 클럭의 상승과 하강의 엣지에 맞추어 데이터가 출력된다.
이것에 대응해 어레이는 컬럼 커멘드 입력 사이클 시간에서 동작하게 된다. 또, 리드 커멘드 입력으로부터 외부에 데이터를 출력할 때까지의 액세스 시간은, 컬럼 레이텐시에서 규정되는 시간으로 할 필요가 있다. 이 컬럼 레이텐시는 고속의 동작 주파수에서는 크고, 저속인 동작 주파수에서는 작아지도록 설정된다. 이것에 의해 고속의 클럭 주파수에서도 저속인 클럭 주파수에서도 액세스 시간을 거의 일정하게 하는 것이 가능하게 되어 있다.
이것은, 어레이가 커멘드를 받고 나서 데이터를 출력할 때까지의 동작 속도(액세스 시간)이 빠르지(짧지) 않기 때문이다. 그렇지만, 어레이의 동작 사이클은 외부 커멘드 입력 사이클에 의해 정해진다. 이 결과, 클럭 사이클 시간의 변화에 대해서 액세스 시간의 변동은 작아지지만, 어레이 사이클 시간은 클럭 사이클 시간의 변동분이 그대로 변동한다.
DRAM의 내부에서는 지연 회로를 이용해 비동기 동작하고 있다. 고속화에 수반해 도 24에 나타나는 바와 같이 통상의 인버터로 구성한 지연 회로의 지연 시간은, 저전압화, 디바이스의 미세화, 동작 온도 조건 등에 의해 크게 변화한다. 도 24에 나타난 바와 같이 고온, 저속 디바이스, 저전압에 대해서 저온, 고속 디바이스, 고전압에서는 절반의 지연 시간이 된다. 이러한 지연 회로를 이용해 내부 동작 타이밍을 결정하는 타이밍 신호를 생성하면 타이밍 신호의 출력 타이밍이 분산되어 버리기 때문에, DRAM 내부의 동작 마진이 저하한다. 이것에 대해서, 일본국 특개평07-288447호공보, 일본국 특개 2002-074949호 공보, 일본국 특개평11-003587호 공보와 같이, 동작 사이클 시간에서 록 한 PLL, DLL의 내부 노드 신호를 타이밍 신호에 이용한 것이 제안되고 있다. 이들의 기술에서는 액세스 시간을 기준에 회로로 결정된 클럭 사이클의 정수배의 타이밍에서 타이밍 신호가 출력되기 때문에 지연 회로의 격차의 영향을 없앨 수가 있다.
그렇지만, 이 액세스 시간을 이용한 컬럼 사이클내의 타이밍 생성 방법에서는 다음과 같은 과제가 생긴다. DRAM의 액세스 시간은 외부로부터 입력되는 클럭 주파수와 외부로부터 지정되어 모드 레지스터에 설정되는 컬럼 레이텐시(CL)에 의해 정해진다.
한편, 각 회로가 동작하는 사이클 및 어레이의 동작 사이클(컬럼 사이클)은 최소 컬럼 커멘드 입력 사이클로 정해진다. 즉, 컬럼 사이클은 DRAM의 사양으로 정해지고 SDRAM, DDR SDRAM에서는 1 클럭 사이클, DDR2 SDRAM에서는 2 클럭 사이클이 된다. 이 때, 컬럼 레이텐시와 동작 클럭 주파수의 설정에 따라서는 동일한 액세스 시간이 되는 경우가 있다. 도 25에, 컬럼 레이텐시가 4, 클럭 주파수 533 MHz의 경우와 도 26에 컬럼 레이텐시(CL5), 클럭 주파수 667 MHz의 경우에 대한 연속 리드 동작을 실시한 경우의 내부 동작 파형도를 도시했다. 여기서, 어느 경우도 15 ns의 액세스 시간이 되도록 동작 클럭 주파수 533 MHz에서 액세스 시간 15 ns를 채우도록 타이밍 신호를 생성하도록 설정한 경우를 나타내고 있다. 어느 동작에서도 커멘드 입력으로부터 데이터 출력까지의 액세스 시간은 모두 15 ns가 된다. 이 어레이에 대해서 컬럼 액세스 시간에 내부 회로의 동작 타이밍 신호를 생성하는 방법을 이용하면 클럭 주파수 667 MHz의 경우에는 컬럼 사이클 6 ns 가 필요한 곳 7.5 ns 를 필요로 하기 때문에 컬럼 사이클 동작이 만족할 수 없게 되고 어레이에서의 데이터의 충돌이 일어난다. 반대로 클럭 주파수 667 MHz에서 동작하도록 설정하면디 바이스 성능이 나쁜 칩에서는 클럭 주파수 533 MHz에서 동작하여도 667 MHz와 동등의 속도로 동작하기 때문에 동작 마진이 저하하는 문제가 생긴다.
즉, 본원 발명의 목적은 하나의 제어 신호의 동작 사이클 시간을 컬럼 사이클 시간에 맞추는 것뿐만이 아니고, 복수의 제어 신호간의 동작시간 차이를 컬럼 사이클 시간에 맞추는 제어 신호 발생 수단을 제공하는 것에 있다.
상기 목적을 달성하기 위한 대표적인 것을 이하에 기술한다.
제어 신호를 포함한 외부 신호를 동기 시키면서 받아들이는 제1 사이클 시간을 가지는 제1 클럭과, 그 제어 신호에 동기 해 생성되는 제2 클럭과, 제2 클럭이 입력되어 소정의 지연 시간을 가지고 출력 신호를 출력하는 제1 지연 회로 블럭을 갖고, 제1 지연 회로 블럭은 각각의 지연 시간의 총합이, 제1 사이클 시간의 M배(M:자연수)에 조정되는 복수단의 제1 지연 회로로 이루어지는 제2 지연 회로 블럭과 각각의 지연 시간의 총합이 상기의 사이클 시간의 N배(N:자연수)에 조정되는 복수단의 제2 지연 회로로 이루어지는 제3 지연 회로 블럭을 구비하여 이루어지는 반도체 기억장치.
즉, 컬럼 사이클에 있어서의 타이밍 신호를 생성하는 회로에 액세스 시간에 의해 제어되는 지연 회로와 컬럼 커멘드 입력 사이클 시간에 의해 제어되는 지연 회로의 2개의 지연 회로 그룹을 이용함으로써 상기 목적을 달성할 수가 있다.
본 발명에 의하면, 다른 외부클럭 주파수로 동일한 액세스 시간을 실현할 때 에 외부클럭 주파수로 정해지는 어레이 동작 사이클과 컬럼 레이텐시와 클럭 주파수로 정해지는 액세스 시간의 양쪽 모두를 채우도록 컬럼 사이클에 있어서의 내부 동작 타이밍 신호를 출력 할 수 있어 넓은 동작 주파수 범위에서 안정된 동작을 실현할 수가 있다.
이하, 본 발명의 실시예에 대해서 도면을 이용해 상세하게 설명한다.
실시예의 각 블럭을 구성하는 회로 소자는 특히 제한되지 않지만, 공지의 CM0S(상보형 M0S 트랜지스터) 등의 집적회로 기술에 의해 단결정 실리콘과 같은 1개의 반도체 기판상에 형성된다. MOSFET(Metal 0xide Semiconductor FieId EffectTransistor)의 회로 기호는 화살표를 기입하지 않은 것은 N형 MOSFET(NMOS)를 나타내고, 화살표를 기입한 P형 MOSFET(PMOS)로 구별된다. 이하 MOSFET를 부르기 위해서 간략화해 M0S라고 부르기로 한다. 단, 본원 발명은 금속 게이트와 반도체층의 사이에 설치된 산화막절연막을 포함한 전계 효과 트랜지스터인 만큼 한정되는 것은 아니고 MISFET(Metal Insulator Semiconductor Field Effect Transistor) 등의 일반적인 FET를 이용한 회로에 적용된다.
본 발명의 실시예를 도 1에 나타낸다. 본 도면은, 다이내믹 RAM(DRAM)의 리드 커멘드에 있어서의 컬럼 동작의 타이밍 제어 회로의 구성예를 나타내고 있다. 본 구성의 특징은, 컬럼 사이클내의 각 회로블럭의 동작 타이밍을 규정하는 타이밍 신호를(1) 외부클럭 주파수와 컬럼 레이텐시의 곱(CL·tCK)으로 정해지는 액세스 시간에 교정되는 지연 회로 블럭과,(2) 최소 커멘드 입력 사이클, 즉 컬럼 사이클 시간에 의해 설정되는 지연 회로 블럭의 2개에 의해 생성하는 것이다. 이것에 의해, 액세스 시간이 같아도 동작 클럭 주파수가 차이가 나는 경우에, 안정된 어레이컬럼동작과 액세스 시간을 채우는 동작이 가능해진다. 이하, 본 실시예에서는, DDR2(Double-Date-Rate 2) SDRAM의 예를 이용해 설명한다.
도 2는, 컬럼 타이밍 제어 회로(CTGB )전체를 나타내고 있다. 컬럼 타이밍 제어 회로(CTGB )에는 도 1의 컬럼 리드 타이밍 제어 회로(CRTG), 컬럼 라이트 타이밍 제어 회로(CWTG), 컬럼 사이클용 지연 조절 회로(CCDC), 액세스 시간용 지연 조절 회로(ATDC)가 포함된다. 컬럼 타이밍 제어 회로(CTGB )에는, 외부클럭(CLK), 로우액티브 신호(RACT), 외부 커멘드의 동작 모드에 대응한 컬럼 리드 클럭(CRCLK), 컬럼 라이트 클럭(CWCLK), 또, 모드 레지스터에 외부에서 설정된 컬럼 레이텐시(CL)의 값 예를 들어, 3,4,5에 대응한 신호(CL3, CL4, CL5)가 입력된다.
우선, 리드 타이밍 제어 회로(CRTG)에 대해서 설명한다. 도 1은, 타이밍 신호를 생성하는 컬럼 타이밍 신호 생성 회로 블럭(CTGB)의 일부에 있는 컬럼 리드 타이밍 신호 생성 회로(CRTG)를 나타낸다. 지연 회로(DLYR1···DLYR10은 원하는 지연 시간을 실현하는 지연 회로 블럭이다. 여기서, 커멘드 입력 사이클, 즉 컬럼 동작 사이클로 동작할 필요가 있는 MIO 이퀄라이즈 디세이블 타이밍 신호(TRIOEQD) 로부터 MIO 이퀄라이즈 이네이블 타이밍 신호(TRIOEQE)를 나타내는 지연 회로(DLYR3, DLYR4, DLYR5, DLYR6)의 총합이 컬럼 동작 사이클-MIO 이퀄라이즈 시간(tIOEQ)이 되도록 뒤에 나타내는 컬럼 사이클용 지연 조절 회로(CCDC)에 의해 조절된다. 한편, DLYR1로부터 DLYR1O 가운데 지연 회로(DLYR1), 2,7,8,9의 지연 시간 의 총합은 클럭 사이클 시간(tCK)와 컬럼 레이텐시(CL)로부터 2를 뺀 곱(tCKx(CL-2))의 시간이 되도록 뒤에 나타내는 액세스 시간용 지연 조절 회로(ATDC)에 의해 조절된다. 또, 여기서, 컬럼 동작 사이클 시간은 DDR SDRAM에서는 외부클럭 사이클 시간(tCK, DDR2 SDRAM)에서는 외부클럭 사이클 시간의 2배의 2· tCK, DDR3 SDRAM에서는 외부클럭 사이클 시간(tCK)의 4배의 4·tCK이다.
여기서, 각 신호는 외부로부터 커멘드가 입력되었을 때에 생성되는 컬럼 리드 클럭(CRCLK), 입력된 어드레스의 프리디코드를 개시하는 프리디코드이네이블타이밍 신호(TRPDE), 프리디코더의 출력을 리셋트 하는 프리디코드디세이블 타이밍 신호(TRPDD), 독출 어레이의 데이터 입출력선(MIO)의 이퀄라이즈 정지 타이밍 신호(TRIOEQD), 데이터 입출력선(MIO)의 이퀄라이즈를 개시하는 MI0 이퀄라이즈 이네이블타이밍 신호(TRIOEQE), 입력된 어드레스에 대응한 컬럼 선택 신호(YS)를 활성화하는 컬럼 선택 신호 이네이블 타이밍 신호(TRYSE), 컬럼 선택 신호 디세이블 타이밍 신호(TRYSD), 데이터 입출력선(MIO) 상의 미소 신호를 메인 앰프(MA)로 증폭하는 메인 앰프 활성화 타이밍 신호(TMAE), 메인 앰프를 비활성화 하는 메인 앰프 디세이블 타이밍 신호(TMAD), 독출한 데이터를 출력 버퍼에 보내는 타이밍을 결정하는 리드 데이터 래치 타이밍 신호(TRDE), 래치 한 데이터중 1번째 및 2번째의 외부클럭의 상승, 하강 엣지에 맞추어 출력 하는 데이터를 입출력 버퍼(DQ)에 보내는 타이밍을 결정하는 출력 이네이블 신호(TDQB_U 및, TDQB-L)이다.
동작 타이밍 파형도를 도 3에 나타낸다. 이 도에서는, 리드 커멘드(READ)가 최소 커멘드 입력 사이클(tCCD)로 입력되었을 경우의 동작 파형도를 나타내고 있 다. 리드 커멘드가 입력되었을 때의 외부클럭(CLK)의 엣지로부터 컬럼 리드 클럭(CRCLK)가 생성되어 지연 회로(DLYR1)에 입력된다. 지연 회로(DLYR1)은 액세스 시간용 지연 조절 회로(ATDC)로 제어된 지연 시간(tpr1) 후에 컬럼 프리디코드이네이블 타이밍 신호(TRPDE)를 출력한다. 다음에, 지연 회로(DLYR1)의 출력은 지연 회로(DLYR2)에 입력된다. 지연 회로(DLYR2)는 지연 회로(DLYR1)과 동일하게, 액세스 시간용 지연 조절 회로(ATDC)로 제어된 지연 시간(tpr2 )후에 MIO 이퀄라이즈 디세이블 타이밍 신호(TIOEQD)를 출력 한다. 다음에, 지연 회로(DLYR2)의 출력은 지연 회로(DLYR3)에 입력된다. 지연 회로(DLYR3)은 컬럼 사이클용 지연 조절 회로(CCDC)로 제어된 지연 시간(tpr3) 후에 컬럼 선택 신호 이네이블 타이밍 신호 (TRYSE)를 출력 한다.
다음에, 지연 회로(DLYR3)의 출력은 지연 회로(DLYR4)에 입력된다. 지연 회로(DLYR4)는 지연 회로(DLYR3)과 동일하게 컬럼 사이클용 지연 조절 회로(CCDC)로 제어된 지연 시간 (tpr4) 후에 메인 앰프 이네이블 타이밍 신호(TMAE)를 출력 한다. 다음에, 지연 회로(DLYR4)의 출력은 지연 회로(DLYR5)에 입력된다. 지연 회로(DLYR5)는 지연 회로(DLYR3, 4)와 동일하게 컬럼 사이클용 지연 조절 회로(CCDC)로 제어된 지연 시간(tpr5) 후에 컬럼 선택 신호 디세이블 타이밍 신호(TRYSD), 프리디코드디세이블 타이밍 신호(TRPDD)를 출력 한다.
다음에, 지연 회로(DLYR5)의 출력은 지연 회로(DLYR6)에 입력된다. 지연 회로(DLYR6)은 지연 회로(DLYR3, 4, 5)와 동일하게 컬럼 사이클용 지연 조절 회로(CCDC)로 제어된 지연 시간(tpr6) 후에 MIO 이퀄라이즈 이네이블타이밍 신 호(TRIOEQE)를 출력 한다. 다음에, 지연 회로(DLYR6)의 출력은 지연 회로(DLYR7)에 입력된다. 지연 회로(DLYR7)는 DLY1, 2와 동일하게 액세스 시간용 지연 조절 회로(ATDC)로 제어된 지연 시간 (tpr7) 후에 리드 데이터 래치 타이밍 신호(TRDE)를 출력 한다. 다음에, 지연 회로(DLYR7)의 출력은 지연 회로(DLYR8)에 입력된다. 지연 회로(DLYR8)은 DLY1, 2,7과 동일하게 액세스 시간용 지연 조절 회로(ATDC)로 제어된 지연 시간(tpr8) 후에 출력 이네이블 신호(TDQB_U)를 출력 한다.
다음에, 지연 회로(DLYR9)의 출력은 지연 회로 (DLYR10)에 입력된다. 지연 회로(DLYR9)는 DLY1,2,7,8과 동일하게 액세스 시간용 지연 조절 회로(ATDC)로 제어된 지연 시간(tpr9) 후에 출력 이네이블 신호(TDQB_U)를 출력 한다. 다음에, 지연 회로(DLYR9)의 출력은 지연 회로 (DLYR10)에 입력된다. 지연 회로(DLYR10)은 DLY3,4,5,6과 동일하게 컬럼 사이클용 지연 조절 회로(CCDC)로 제어된 지연 시간(tpr10)(tCK/2) 후에 출력 이네이블 신호(TDQB_L)을 출력 한다.
여기서, 어레이의 컬럼 동작은 컬럼 선택 신호(YS)가 선택되고 나서 MI0의 이퀄라이즈가 완료할 때까지의 시간에서 DDR2 SDRAM에서는 클럭 사이클 시간의 2배의 시간이다. 한편, 액세스 시간은 컬럼 커멘드가 입력되고 나서 입출력 핀(DQ)에 처음의 데이터가 출력되는 동안에서의 시간으로 컬럼 레이텐시와 클럭 사이클 시간의 곱으로 나타내진다.
다음에, 도 1의 지연 회로(DLYR3, 4,5,6)의 지연량을 조절하기 위한 컬럼 사이클용 지연 조절 회로(CCDC)에 대해서 도 4를 이용해 설명한다. 본 구성은, 이른바 싱크로너스 밀러 지연(Synchronous Mirror Delay) 회로의 구성을 이용해, 클럭 사이클 시간 상당한 단위 지연(UDL)의 단수를 계측하는 것이다. 컬럼 사이클용 지연 조절 회로(CCDC)는 입력 클럭(CLK0)를 제어하는 클럭 제어부(CLKC)와 외부클럭(CLK)의 사이클 시간을 계측하는 회로와 계측 결과적으로 각 지연 회로에 단수에 상당하는 신호를 보내는 지연단 제어 신호 생성부(DCSG)로부터 이루어진다. 사이클 시간을 계측하는 회로는 복수의 단위 지연(UDL)로 이루어지는 지연단(MDL)과 지연단의 출력(DCLKn)과 지연이 없는 클럭(CLK0)를 비교하는 위상 비교기(PD)를 복수 포함한 위상 비교 회로(PDB)로 이루어진다. 도 5(a)에 단위 지연(UDL)과 도 5 (b)에 위상 비교기(PD)의 회로 구성예를 나타낸다.
본 회로의 동작에 대해서 설명한다. 클럭 제어부는, 외부클럭로부터 지연단(MDL), 위상 비교기(PDB)에 입력하는 클럭(CLK0)를 생성하는 회로이다. 이 회로는, DRAM의 로우액티브커멘드가 입력되면 로우액트 신호(RACT) 신호가 입력되어 외부클럭로부터 입력 클럭(CLK0)를 출력 한다. 입력 클럭(CLK0)는 로우액트 신호(RACT)를 참조해, 2개의 펄스만 나오도록 클럭 제어부(CLKC)로 제어된다. 또, 이후의 계측 동작이 종료하면 종료 신호(STP)에 의해, 입력 클럭(CLKO)를 정지한다. 클럭 제어부로부터 출력된 입력 클럭(CLK0)는 지연단(MDL)와 위상 비교기(PDB)에 입력된다. 지연단(MDL)에서는 단위 지연(UDL)를 전파 한 클럭(CLKO)의 초의 펄스가 단위 지연(UDL)의 단 몇 분 지연 한 클럭(DCLK0)가 출력된다. 이 지연 클럭(DCLKn)과 입력 클럭(CLK0)가 대응한 위상 비교기(PD)에 입력된다. 위상 비교기(PD)에서는 입력 클럭(CLK0)의 2번째의 펄스와 지연 클럭(DCLK)가 비교되어 위상이 일치한 바 일치 신호(STn)에 플래그가 세워진다 ('L'). 이것에 의해, 입력 클럭의 사이클 시 간 상당한 단위 지연단(UDL)의 단수를 계측할 수가 있다. 이 계측 동작은, 로우액티브커멘드가 입력될 때마다 행해지기 때문에 프로세스 격차뿐만이 아니고, 온도, 전압의 변동에 대응해 클럭 사이클 시간 상당한 지연단을 계측하는 것이 가능해진다. 또, 일치 신호 (STn)이 'L'이 되면 다음단 이후의 단위 지연(UDL)은 동작하지 않기 때문에 소비 전력을 저감 할 수 있다. 일치 신호 (STn)은 래치 블럭(LTCB)에서는 입력 클럭(CLKO)를 트리거로서 일반적으로 이용되고 있는 D-플립 플롭에 의해 일치 신호(STn)의 상태를 래치 해, D-플립 플롭은, 일치 신호(STQ)를 출력 한다.
다음에, 클럭 사이클 시간(tCK) 분의 단위 지연단수(N)을 나타내는 일치 신호(STQ)이용해, 지연 회로(DLYR3~6)의 지연량을 조절하는 방법에 대해서 말한다. 여기서, 각 지연 회로 (DLYR3~6)은 그 지연 시간과 MIO에 이퀄라이즈 시간의 총합이 DDR2 SDRAM의 최소 커멘드 입력 사이클 (tCCD)인 2 클럭에 제어되는 것이 특징이다. 예를 들면, MIO의 이퀄라이즈 시간으로서 고속 동작시에라도 충분히 이퀄라이즈 가능한 0.5 tCK 할당해 지연 회로(DLYR3, 4,5,6)의 목표 지연량을 각각 tpr3=0. 2 tCK, tpr4=0. 9 tCK, tpr5=0. 3 tCK, tpr6=0. 1 tCK로 한다. 컬럼 사이클용 지연 제어 회로 (CCDC)로부터 출력된 일치 신호(STQ0, 1, ··· n)에 대해서, 각각의 지연 회로(DLYR3, 4,5,6)에 필요한 단수는 tCK에 필요한 지연단수에 대응하는 일치 신호 (STQ0, 1,2,3)으로부터 상기 정수, 0.2, 0.9, 0.3, 0.1에 상당하는 단수를 요구함으로 실현된다.
다음에, 단수제어 방법에 대해서 지연 회로 (DLYR3)를 예를 들어 도 6을 이용해 설명한다. 지연 회로 (DLYR3)은, 클럭 사이클 시간(tCK)의 0.2 상당한 지연 시간, 즉, tCK를 실현하는 단수의 20 %의 단수가 되도록 설정된다. 다음에 그 설정 방법에 대해서 말한다. 지연 회로 (DLYR3)은 측정 지연열(MDL)에 이용된 단위 지연(UDL)과 동일한 단위 지연(UDL)가 직렬로 접속되고 있다. 각각의 단위 지연(UDL)에 입력되는 플래그 신호(FLG1, FLG2, ···)은 단위 지연 회로 (DLYR3)로 이용하는 지연단수의 곳에 플래그가 세워지고 ('L'), 그 단위 지연단(UDL)의 출력이 지연 회로(DLYR3)의 출력이 된다. 소정의 단수를 실현하기 위한 플래그 신호(FLG1,2,3···)은 도 7에 나타나는 플래그 생성 회로 (FLGEN3)과 같은 회로 구성으로 실현될 수 있다. 이 경우, 20 %의 단수는 일치 신호 (STQ)가 일치한 단수로 'L'이 되기 위하여 플래그 신호 (FLG1)을 STQ1, 2,3의 논리곱으로 구성하고 FLG2는 STQ4~8의 논리곱으로 구성된다.
이것에 의해, 계측 지연열(MDL)의 단수의 일치 신호(STQ)에 대해서 5개 마다 1개의 플래그 신호에 할당함으로써 계측 지연열(MDL)에 둘 수 있는 단위 지연(UDL) 5단을 1단의 UDL에 치환하는 것에 상당하기 때문에 지연 회로(DLYR3)에서는 클럭 사이클 시간의 20 %의 지연 시간을 실현하는 것이 가능해진다. 도 6(b)에는 FLG3이 'L'의 경우의 동작 파형도에 대해서 나타내고 있다. 이것에 의해, 클럭 사이클 시간 (tCK)의 지연단수를 이용해 지연 회로 (DLYR3)의 필요단수를 설정할 수가 있다. 이와 같이 설정함으로써 미리 프로세스 격차, 전압 변동, 온도 변화에 대응해 지연 시간이 tCK가 되는 단수를 계측하고 그 결과를 이용해 필요 지연단수가 목표의 지연 시간이 되도록 플래그 신호를 제어하기 때문에, 타이밍 신호가 클럭 사이클 시간의 정수배의 지연 시간에 출력되어 안정된 어레이사이클 동작을 실현될 수 있다. 그 다른 지연 회로(DLYR4, 5,6)에 대해서도 같은 구성으로 실현 가능하다.
예를 들면, 지연 회로(DLYR4)에서는 내부에 배치되는 플래그 생성 회로 (FLGEN4)를, 지연 회로(DLYR4)가 90 %의 지연 시간을 실현하도록 일치 신호(STQ)가 11개에 대해서 1개의 플래그 신호를 할당하면 좋다. 다른 지연 회로에 대해서도 동일하게 구성하는 것이 가능하다. 이와 같이 함으로써 클럭 주파수가 변동해도 지연단의 단수가 조정될 뿐만 아니라, 온도, 프로세스, 전압의 변동에 대해서 견고한 동작이 가능해진다.
다음에, 도 1의 지연 회로(DLYR1, DLYR2, DLYR7, DLYR8, DLYR9)의 지연량을 조절하기 위한 액세스 시간용 지연 조절 회로(ATDC)에 대해서 도 8을 이용해 설명한다. 본 회로 구성은 계측 지연단(MDL), 위상 비교 블럭 (PDB), 래치 블럭 (LTCB)는 전술의 컬럼 사이클용 지연단 제어 회로 (CCDC)와 같은 회로 구성이다. 그 때문에, 컬럼 사이클용 지연단 제어 회로(CCDC)와 공용해도 상관없다. 또한 더욱 칩 면적을 저감 가능할 뿐만 아니라, 동작 회로수를 저감 할 수 있기 때문에, 소비 전력을 저감 할 수 있는 이점이 있다. 또, 복수의 회로간에서의 동작 격차의 영향을 제거할 수 있기 때문에, 동작 타이밍 격차를 저감 할 수 있는 이점도 있다. 컬럼 사이클용 지연단 제어 회로 (CCDC)와 달리 지연단신호 제어 회로(DCSG)가 배치된다.
지연단신호 제어 회로(DCSG)의 회로 구성예를 도 9에 나타낸다. 이 회로에서는 모드 레지스터(MR)에 기억된 컬럼 레이텐시(CL)의 값에 따라, CL이 3의 경우 선택 상태가 되는 컬럼 레이텐시 3 플래그 신호(CL3), 컬럼 레이텐시 4 플래그 신호(CL4), 컬럼 레이텐시 5 플래그 신호(CL5)에 따라서, 일치 신호(STQ1, 2,3)으로 부터 지연단 제어 신호(STR1, 2,3···)을 생성하는 회로이다. 구체적으로는 CL3의 경우에는 STQ1=STR1, ····이 되도록 접속되고, CL4의 경우에는 STQ1=STR2, STQ2=STR4··· STQk=STR2k가 되도록 접속된다. 동일하게 CL5의 경우에는 STQ1=STR3, STQ2=STR6··· STQk=STR3k가 되도록 접속된다. 또, STRk가 플로팅이 되는 것을 막기 위해서 선택된 컬럼 레이텐시에서 접속되는 일치 신호(STQ)가 존재하지 않는 경우에는 PMOS로 'H'에 접속된다. 다음에, 지연 회로 (DLYR1, 2,7,8,9)의 목표 지연량은 컬럼 레이텐시 (CL)과 (tCK)의 곱으로부터 컬럼 사이클 시간 2 tCK를 공제한 시간에 대해서 정수 배가 되도록 설정된다. 예를 들면, 지연 회로(DLYR1, DLYR2, DLYR7, DLYR8, DLYR9)의 지연의 비율이 0.25:0.25:0.125:0. 125:0. 25의 경우에 대해서 설명한다.
도 10에 지연단(DLYR1)의 구성을 도시한다. 지연 회로(DLYR1)은, 컬럼 레이텐시(CL)로부터 2를 뺀 값과 클럭 사이클 시간 (tCK)의 곱의 시간에 대해서의 0.25 상당한 지연 시간으로 설정된다. 다음에 그 설정 방법에 대해서 말한다. 지연 회로 (DLYR1)은 지연단 (MDL)에 이용된 단위 지연 (UDL)와 같은 단위 지연(UDL)이 직렬로 접속되고 있다. 각각의 단위 지연에 입력되는 플래그 신호(FLG0, FLG1, FLG2, ···)은 단위 지연 회로(DLYR1)로 이용하는 지연단수의 곳에 플래그가 세워지고('L'), 그 단위 지연단(UDL)의 출력이 지연 회로(DLYR1)의 출력이 된다. 단수를 실현하기 위한 플래그 신호(FLG1, 2,3···)은 도 11과 같은 회로 구성으로 실현될 수 있다. 이 경우, 25 %의 단수는 일치 신호(STR)이 일치한 단수로 'L'이 되기 때문에, 플래그 신호(FLG1)을 STQ1, 2의 논리곱으로 구성하고, FLG2는 STQ3-6의 논 리곱으로 구성함으로써, 액세스 시간용 지연 제어 회로(ATDC) 측정된 지연 시간에 대해서, 컬럼 레이텐시(CL)로부터 2를 뺀 시간의 곱의 시간의 1/4을 실현시킨다. 이것에 의해, 클럭 사이클 시간(tCK)의 지연단수와 컬럼 레이텐시의 값을 이용해, 지연 회로(DLYR1)의 필요단수를 설정할 수가 있다.
이와 같이 설정함으로써 프로세스 격차, 전압 변동, 온도 변화에 대응해, 필요 지연단수가 목표의 지연 시간이 되도록 변동하기 위해, 타이밍 신호가 클럭 사이클 시간의 정수배의 지연 시간에 출력되어 안정된 어레이사이클 동작을 실현될 수 있다. 그 다른 지연 회로(DLYR2, 7,8,9)에 대해서도 같은 구성으로 실현 가능하다.
클럭 사이클 시간(tCK) 상당한 지연량을 계측하는 클럭 계측부는, 전술의 컬럼 사이클용 지연 조절 회로(CCDC)와 공유해도 좋다, 그 경우에는, 회로수를 삭감할 수 있기 때문에 칩 면적의 저감이 가능할 뿐만 아니라, 동작 회로수를 저감 할 수 있기 때문에, 소비 전력을 저감 할 수 있는 이점이 있다.
다음에, 컬럼 타이밍 제어 회로(CTGB )의 컬럼 타이밍 제어 회로(CWTG)에 대해서 도 12를 이용해 설명한다. 지연 회로(DLYW1··· DLYW6)은 원하는 지연 시간을 실현하는 지연 회로 블럭이다. 여기서, DLYW1로부터 DLYW6 가운데, 커멘드 입력 사이클, 즉 컬럼 동작 사이클로 동작할 필요가 있는 컬럼 선택 이네이블 타이밍 신호(TWYSE)로부터 MIO 이퀄라이즈 이네이블타이밍 신호(TWIOEQE)를 나타내는 지연 회로(DLYW)(3, 4,5)의 총합이 컬럼 동작 사이클-MIO 이퀄라이즈 시간(tIOEQ)가 되도록 전술의 컬럼 사이클용 지연 조절 회로(CCDC)에 의해 조절된다.
여기서, 각 신호는 외부로부터 커멘드가 입력되었을 때에 생성되는 컬럼 라이트 클럭(CWCLK), 입력된 데이터를 라이트 드라이버에 전송하는 라이트 데이터 이네이블 신호(TWE), 입력된 어드레스의 프리디코드를 개시하는 프리디코드 이네이블타이밍 신호(TWPDE), 프리디코더의 출력을 리셋트 하는 프리디코드 디세이블 타이밍 신호(TWPDD), 독출 어레이의 데이터 입출력선(MIO)의 이퀄라이즈 정지 타이밍 신호(TWIOEQD), 데이터 입출력선(MIO)의 이퀄라이즈를 개시하는 MIO 이퀄라이즈 이네이블타이밍 신호(TWIOEQE), 입력된 어드레스에 대응한 컬럼 선택 신호(YS)를 활성화 하는 컬럼 선택 신호 이네이블 타이밍 신호(TWYSE), 컬럼 선택 신호 디세이블타이밍 신호(TWYSD), 데이터 입출력선(MIO)에 기입해 데이터를 기입하는 라이트 앰프(WD)를 활성화하는 라이트 앰프 활성화 타이밍 신호(TWDE), 라이트 앰프를 비활성화 하는 라이트 앰프 디세이블 타이밍 신호(TWDD)이다.
다음에, 동작 타이밍 파형도를 도 13에 나타낸다. 이 도에서는, 리드 커멘드(WRIT)에 의해 4 비트 버스트 라이트 동작이 2회 연속했을 경우의 파형도를 나타내고 있다. 라이트 커멘드가 입력되었을 때의 외부클럭(CLK)의 엣지로부터 소정의 클럭수 후에, 컬럼 라이트 클럭(CWCLK)가 생성되어 지연 회로(DLYW1)에 입력된다. 지연 회로(DLYW1)는 액세스 시간용 지연 조절 회로(ATDC)로 제어된 지연 시간 tpw1 후에 컬럼 프리디코드 이네이블 타이밍 신호(TWPDE)를 출력 한다. 다음에, 지연 회로(DLYW1)의 출력은 지연 회로(DLYW2)에 입력된다. 지연 회로(DLYW2)는 지연 회로(DLYW1)과 동일하게 액세스 시간용 지연 조절 회로(ATDC)로 제어된 지연 시간 tpw2 후에 MIO 이퀄라이즈 디세이블 타이밍 신호(TWIOEQD)와 라이트 드라이버 이네 이블 타이밍 신호(TWDE)를 출력 한다. 다음에, 지연 회로(DLYW2)의 출력은 지연 회로(DLYW3)에 입력된다. 지연 회로(DLYW3)는 컬럼 사이클용 지연 조절 회로(CCDC)로 제어된 지연 시간 tpw3 후에 컬럼 선택 신호 이네이블 타이밍 신호(TWYSE)를 출력 한다.
다음에, 지연 회로(DLYW3)의 출력은 지연 회로(DLYW4)에 입력된다. 지연 회로(DLYW4)는 컬럼 사이클용 지연 조절 회로(CCDC)로 제어된 지연 시간(tpw4) 후에 컬럼 선택 신호 디세이블 타이밍 신호(TWYSD), 프리디코드디세이블 타이밍 신호(TWPDD)를 출력 한다. 다음에, 지연 회로(DLYW4)의 출력은 지연 회로(DLYW5)에 입력된다. 지연 회로(DLYW5)는 지연 회로(DLYW3, 4)와 동일하게 컬럼 사이클용 지연 조절 회로(CCDC)로 제어된 지연 시간(tpw5)후에 MIO 이퀄라이즈 이네이블타이밍 신호(TWIOEQE), 라이트 드라이버 디세이블 신호(TWDD)를 출력 한다.
다음에, 컬럼 리드 타이밍 생성 회로(CRTG), 컬럼 라이트 타이밍 생성 회로(CWTG)가 출력 한 타이밍 신호를 이용하는 회로의 동작을 설명한다. 도 14(a)는, 프리디코드 회로를 활성화 하는 신호(PDET)를 생성하는 회로 블럭의 실시예이다. 프리디코드이네이블타이밍 신호(TRPDE, TWPDE)와 프리디코드디세이블 타이밍 신호(TRPDD, TWPDD)로부터 프리디코드이네이불 신호(PDET)를 생성하는 회로이다.
리드 동작의 동작 파형도를 도 14(b), 라이트 동작의 동작 파형도를 도 14(c)에 나타낸다. 도 1 4(b)에 있는 바와 같이 대기시 상태에서는, 뱅크 선택 신호(MCBAT)가 'L'상태이기 때문에, 프리디코드이네이불 신호(PDET)는'L'이다. 로우 커멘드가 입력되어 대상의 기억장치 뱅크가 활성화되면 뱅크 선택 신호(MCBAT)가 'H'에 천이 해, 논리곱(NAND2) 으로 이루어지는 SR플립 플롭이 리셋트된다. 그 후, 컬럼 커멘드가 입력되어 컬럼 리드 타이밍 제어 회로(CRTG)로부터 프리디코드이네이블타이밍 신호(TRPDE)가'H'가 되면(자), SR플립 플롭이 세트되어 프리디코드이네이불 신호(PDET)가 'H'에 천이한다. 그 후, 프리디코드이네이블타이밍 신호(TRPDE)가 'L'에 천이 해도, SR플립 플롭은 출력 상태를 유지한다. 다음에, 프리디코드디세이블 타이밍 신호(TRPDD)가 'L'로부터 'H'가 되면 SR플립 플롭이 리셋트되기 때문에, 프리디코드이네이불 신호(PDET)가 비활성 상태('L')가 된다. 라이트 동작도 마찬가지이다.
동일하게 컬럼 선택 이네이블 신호(YSET) 생성 회로를 도 15(a)에 나타낸다. 리드 동작 파형도를 도 15(b), 라이트 동작 파형도를 도 15(c)에 나타낸다. 동작 원리는, 전술의 컬럼 선택 활성화 신호(PDET)와 같다.
또한 메인 앰프 활성화 신호(MAET) 생성 회로를 도 16(a)에 나타낸다. 회로 동작 파형도를 도 16(b)에 나타낸다. 동작에 대해서 설명한다. 본 구성은, 전술의 프리디코드이네이불 신호 (PDE)와 컬럼 선택 활성화 신호(YSET)의 구성과 SR플립 플롭의 리셋트 신호의 구성이 다르다. 본 구성에서는, 본 회로를 동작시키기 위해서 리드 커멘드가 입력되었을 경우에, 본 회로가 동작하도록 메인 앰프 디세이블 타이밍 신호 (TMAD)와 뱅크 선택 신호(MCBAT)의 반전 신호 외에, 리드 커멘드 신호 (CREAD)의 반전 신호와 논리합 (NOR)를 취하고 있는 것이 특징이다. 이것에 의해, 리드 커멘드일 때만 메인 앰프 활성화 신호(MAET)가 출력 하도록 제어된다.
다음에, 메인 IO 이퀄라이즈 신호 (IOEQEB) 생성 회로를 도 17(a)에 나타낸 다. 또, 리드 동작 파형도를 도 17(b), 라이트 동작 파형도를 도 14(c)에 나타낸다. 동작 원리는 전술의 컬럼 선택 신호(YSET), 프리디코드이네이불 신호(PDET)와 같다.
다음에, 라이트 앰프 활성화 신호 (WDET) 생성 회로를 도 18(a)에 나타낸다. 회로 동작 파형도를 도 18(b)에 나타낸다. 동작에 대해서 설명한다. 본 구성은, 전술의 메인 앰프 활성화 신호(MAET)와 신호명이 다르지만 같은 구성이다. 본 구성에서는 본 회로를 동작시키기 위해서 라이트 커멘드 (WRIT)가 입력되었을 경우에, 본 회로가 동작하도록 라이트 앰프 디세이블 타이밍 신호(TWDD)와 뱅크 선택 신호(MCBAT)의 반전 신호 외에 라이트 커멘드 신호 (CWRIT)의 반전 신호와 논리합 (NOR)를 취하고 있는 것이 특징이다. 이것에 의해, 라이트 커멘드 일 때만 라이트 앰프 활성화 신호 (WDET)가 출력 하도록 제어된다.
다음에, 프리디코드이네이불 신호(PDET)를 이용하는 프리디코더의 동작에 대해서 설명한다. 도 19(a)는, 입력한 어드레스 (AY)로부터 프리디코드 신호 (CF2, CF5, CF8)을 생성하기 위한 프리디코더 회로의 일례이다. 이 예에서는 3 비트의 입력 어드레스에 대해서, 8개의 프리디코드 신호를 생성하는 3 비트 프리디코더를 나타내고 있다. 도 19(b)는 2 비트의 입력 어드레스에 대해서, 4개의 프리디코드 신호를 생성하는 2 비트 프리디코더를 나타내고 있다. 통상, 입력 어드레스에 대해서 프리디코더에 의해 3 비트 프리디코더에서는 8개의 프리디코드 신호중 1개가 활성화되고 2 비트 프리디코더에서는 4개의 프리디코드 신호중 1개가 활성화된다.
다음에, 컬럼 선택 활성화 신호(YSET)를 이용하는 컬럼 디코더의 동작에 대 해서 설명한다. 도 20은 프리디코더로부터 출력된 프리디코드 신호로부터 컬럼 선택 신호(YS)를 선택하기 위한 컬럼 디코더의 일례를 나타내고 있다. 컬럼 선택 신호(YS)는 프리디코드 신호 (CF···)의 3개의 신호의 논리곱으로 선택된다. 통상, 프리디코드 신호에 대응해 소정의 블럭내에서 컬럼 선택 신호(YS)가 1개 선택된다.
다음에, 메인 앰프 활성화 신호(MAET), MIO 이퀄라이즈 신호 (IOEQEB)를 이용하는 메인 앰프 블럭의 구성과 동작에 대해서 설명한다. 도 21은, 컬럼 선택선으로 선택된 센스앰프의 데이터를 독취하기 위한 데이터 앰프와 외부로부터의 기입 데이터를 센스앰프에 보내기 위한 라이트 드라이버 회로의 블럭도를 나타내고 있다. 도 22는, 컬럼 선택선으로 선택된 센스앰프의 데이터를 독취하기 위한 데이터 앰프와 외부로부터의 기입 데이터를 센스앰프에 보내기 위한 라이트 드라이버 회로의 일례를 나타내고 있다. 데이터 앰프는, 데이터 앰프 기동 신호로 활성화되는 크로스커플형의 앰프와 대기시에 데이터 앰프내의 노드를 원하는 전압 레벨로 설정하기 위한 데이터 앰프 이퀄라이즈 신호로 제어된다. 또, 메인 I/0 이퀄라이즈 신호에서 제어되고, 센스앰프로부터 데이터 앰프까지의 데이터 전송 경로인 메인 I/0선을 대기시에 원하는 전압 레벨에 프리챠지하기 위한 메인 I/0 프리챠지 회로가 배치된다.
다음에 이 컬럼 타이밍 제어 회로 (CTGC)가 적용되는 DDR2 SDRAM의 구성에 대해서 말한다. 도 23에는 DDR2 SDRAM의 전체 블럭을 나타낸다. 이 외 SDRAM, DDR SDRAM나 DDR3-SDRAM에도 적용 가능하다. 각 회로블럭은 칩내의 각 회로의 동작 타이밍은 타이밍 신호 생성 회로 (TCG)에서 형성되는 내부 제어 신호의 타이밍에 동 작한다. 타이밍 생성 회로 (TCG)는 컬럼 타이밍 제어 회로 (CTGC)나 로우타이밍 제어 회로를 포함한다. 타이밍 생성 회로 (TCG)에 입력되는 제어 신호에는 클럭 신호 (CLK)의 타이밍에 입력되는 칩 선택 신호 (/CS), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호 (/CAS), 라이트 이네이블 신호 (/WE)가 있다. 또, DRAM 의 동작 모드, 예를 들면, 컬럼 레이텐시(CL)의 클럭수, 출력 데이터 방식, 라이트 리커버리 클럭수의 지정값이 어드레스 핀을 이용해 기억되고 있는 모드 레지스터 (MR)이 있다. 모드 레지스터의 특정의 값, 예를 들면, 컬럼 레이텐시(CL), 라이트 리커버리 클럭수 등도 타이밍 생성 회로 (TCG)에 입력된다.
또, 외부 핀, 예를 들면, 칩 선택 신호 (/CS), 로우 어드레스 스트로브 신호 (/RAS), 컬럼 어드레스 스트로브 신호 (/CAS), 라이트 이네이블 신호 (/WE)등의 제어 신호와 어드레스 신호의 편성은 커멘드로 불린다. 클럭 이네이블 신호 (CKE)는 클럭 신호의 유효 무효를 결정한다. 또, 입출력 마스크 신호 (DQM)은 입출력 단자(DQO, . . . DQn)로부터 입출력되는 데이터를 마스크 하기 위해서 데이터 입출력 버퍼 (I/0B)를 제어하기 위한 신호이다. 전원 발생 회로 (VG)는, 워드선 승압 레벨 (VPP), 기판 전위 (VBB), 어레이 전압 (VDL), 주변 회로 전압 (VCL)등을 회로에 공급한다. SDRAM에서는, 어드레스 입력 단자(A0, Al, ... An)로부터 로우 어드레스 (XA0, XAl, ... XAn)나 컬럼 어드레스 (YA0, YAl, ... YAn)가 시분할에 입력되는 어드레스 멀티 방식이 취해진다. 어드레스 입력 단자로부터 로우 어드레스 버퍼 (XAB)에 입력된 로우 어드레스 (XA0, XAl, ... XAn)는, 로우 어드레스 디코더 (XDEC)로 디코드되어 하나의 메모리어레이(MA) 중의 특정 워드선이 선택된다. 그것 에 따라 1 워드 분의 메모리 셀이 선택 상태가 된다. 이어서 컬럼 어드레스가 컬럼 어드레스 버퍼 (YAB)에 입력되면 컬럼 어드레스 디코더 (YDEC)에 의해, 독출 또는 기입을 실시하는 메모리 셀이 더욱 선택된다. 또한, SDRAM은 통상 뱅크 어드레스로 지정되는 복수의 메모리 어레이(또는 기억장치 뱅크)를 가진다. 예를 들면, DDR2-SDRAM에서는, 512 Mb이하의 용량으로 4 뱅크, 1 Gb이상의 용량에서는 8 뱅크이다. 이 도에서는 하나의 메모리 어레이 (MA;BANKO)만을 대표적으로 나타냈다.
도 23(b)에는 본 발명이 적용되는 DRAM의 하나의 메모리블럭(뱅크)의 논리곱은 배치에 대해서 나타내고 있다. DRAM의 하나의 뱅크에서는 행 어드레스로부터 워드선를 선택하는 XDEC와 열어드레스로부터 데이터선을 선택하는 YDEC로 둘러싸진 복수의 메모리 영역으로 이루어지고, 그 메모리 영역은 매트릭스 형상에 배치된 복수의 서브 메모리어레이(MCA)를 포함한다. 특히 제한되지 않지만 이 메모리어레이는 계층 워드선 방식을 취하여 MA의 한 변에는 메인 워드 드라이버 블럭 (MWDB)가 배치된다. 메인 워드 드라이버 블럭 (MWDB)에 접속되는 메인 워드선은 복수의 서브 메모리어레이 (SMA)에 건너 걸치도록 상층의 금속 배선층에 설치된다. 또, 컬럼 방향의 선택은 Y디코더 Y-DEC로부터 출력되는 복수의 Y 선택선(YS선)이 복수의 서브 메모리어레이 (SMA)에 건너 걸치도록 설치되는 공통 Y디코더 방식이 취해진다. 여기서, 서브 메모리어레이 (SMA)라는 것은 복수의 서브 워드 드라이버 블럭 (SWDB)로 이루어지는 서브 워드 드라이버 블럭 (SWDB)와 복수의 센스앰프 회로로 이루어지는 센스앰프 블럭(SAB)으로 둘러싸여진 최소 메모리 어레이 블럭을 나타내고 있다.
다음에, 본 실시예의 이점에 대해서 말한다. 본 구성과 같이, 컬럼 사이클에 있어서의 각 타이밍 신호 생성하는 회로의 지연 회로의 지연 시간을, 컬럼 사이클 시간에 맞추어 교정하는 지연 회로 그룹과 액세스 시간에 맞추어 교정하는 지연 회로 그룹의 2개의 그룹으로 구성함으로써 동일한 액세스 시간에서도 컬럼 사이클 시간이 다른 동작에 있어서 안정된 데이터 입출력 동작과 연속하는 컬럼 액세스 동작의 양립이 가능해진다. 또, 로우 동작 사이클마다 지연 회로의 지연량을 클럭에 의해 구성하기 때문에 온도, 전압, 프로세세스 격차에 의한 지연량의 변동을 저감 하는 것이 가능해져, 안정된 어레이 동작을 실현할 수 있는 이점이 있다.
본 기능을 실현하는 회로 구성에 대해서는 본 구성에 한정되는 것은 아니다. 예를 들면, 클럭 사이클 시간의 계측 하는 방법으로서 딜레이 록 그룹를 이용한 구성에서도 상관없다. 이 경우, 싱크로너스 밀러형에 비해 지연단의 지연량을 클럭 사이클에 의해 고정밀도에 교정하는 것이 가능해지기 때문에, 동작 타이밍 격차를 저감 할 수 있는 이점이 있다.
도 1은 컬럼 리드 타이밍 신호 생성 회로 구성예를 나타내는 도이다.
도 2는 컬럼 타이밍 제어 회로의 예를 나타내는 도이다.
도 3은 컬럼 리드 타이밍 신호 생성 회로의 동작 파형도의 예이다.
도 4는 컬럼 사이클용 지연 조정용 회로의 구성예이다.
도 5는 단위 지연 및 위상 비교기의 회로 구성예이다.
도 6은 지연 회로의 구성예이다.
도 7은 플래그 신호 생성 회로의 구성예이다.
도 8은 지연 회로의 구성예이다.
도 9는 지연단 제어 신호 생성 회로의 구성예이다.
도 10은 지연 회로의 구성예이다.
도 11은 플래그 신호 생성 회로의 구성예이다.
도 12는 컬럼 라이트 타이밍 신호 생성 회로 구성예를 나타내는 도이다.
도 13은 컬럼 라이트 타이밍 신호 생성 회로의 동작 파형도의 예이다.
도 14는 프리디코드타이밍 신호 생성 회로의 구성예와 동작 파형도이다.
도 15는 컬럼 선택 신호 활성 타이밍 생성 회로의 구성예와 동작 파형도이다.
도 16은 메인 앰프 기동 신호의 생성 회로의 구성예와 동작 파형도이다.
도 17은 MI0 이퀄라이즈 신호의 생성 회로의 구성예와 동작 파형도이다.
도 18은 라이트 앰프 기동 신호의 생성 회로의 구성예와 동작 파형도이다.
도 19는 컬럼 프리디코더의 구성예이다.
도 20은 컬럼 디코더의 구성예이다.
도 21은 메인 앰프 블럭의 구성예이다.
도 22는 메인 앰프·라이트 드라이버의 회로 구성예이다.
도 23은 DDR2 SDRAM의 블럭도 및 기억장치 뱅크의 구성예이다.
도 24는 인버터 지연의 프로세스 전압 온도 의존성을 나타낸 도이다.
도 25는 연속 컬럼 리드 동작에 있어서의 어레이 동작 사이클을 나타낸 도이다.
도 26은 연속 컬럼 리드 동작을 실시했을 경우에 컬럼 사이클이 미달이 되는 것을 나타낸 도이다.

Claims (18)

  1. 제어 신호를 포함한 외부 신호를 동기 시키면서 받아들이는 제1 사이클 시간을 가지는 제1 클럭과,
    상기 제어 신호에 동기하여 생성되는 제2 클럭과,
    상기 제2 클럭이 입력되어 소정의 지연 시간을 갖고 출력 신호를 출력하는 제1 지연 회로 블럭을 갖고,
    상기 제1 지연 회로 블럭은 각각의 지연 시간의 총합이, 상기 제1 사이클 시간의 M배(M:자연수)에 조정되는 복수단의 제1 지연 회로로 이루어지는 제2 지연 회로 블럭과, 각각의 지연 시간의 총합이 상기 사이클 시간의 N배(N:자연수)에 조정되는 복수단의 제2 지연 회로로 이루어지는 제3 지연 회로 블럭을 구비하여 이루어지는 것을 특징으로 하는 반도체 기억장치.
  2. 청구항 1에 있어서,
    상기 복수의 제1 지연 회로끼리의 지연 시간의 비율이 일정한 것을 특징으로 하는 반도체 기억장치.
  3. 청구항 1에 있어서,
    상기 복수의 제2 지연 회로끼리의 지연 시간의 비율이 일정한 것을 특징으로 하는 반도체 기억장치.
  4. 청구항 1에 있어서,
    상기 자연수 M과 상기 자연수 N의 합이 미리 설정된 컬럼 레이텐시에 동일한 것을 특징으로 하는 반도체 기억장치.
  5. 청구항 1에 있어서,
    상기 자연수 M의 값은 2 혹은 4인 것을 특징으로 하는 반도체 기억장치.
  6. 복수의 워드선과 복수의 비트선과 상기 복수의 워드선과 상기 복수의 비트선의 소정의 교점에 메모리 셀이 배치된 메모리어레이와 상기 메모리어레이에 인접해, 상기 비트선의 소정의 수 마다 배치되는 복수의 센스앰프와 상기 센스앰프에 접속되는 복수의 컬럼 선택선을 가지는 반도체 기억장치로서,
    제어 신호를 포함한 외부 신호를 동기 시키면서 받아들이기 위한 제1 사이클 시간을 가지는 제1 클럭과,
    상기 제어 신호에 동기 해 생성되는 제2 클럭과,
    상기 제2 클럭이 입력되어 소정의 지연 시간을 갖고 출력 신호를 출력하는 제1 지연 회로 블럭을 구비하고,
    상기 제1 지연 회로 블럭은 각각의 지연 시간의 총합이 상기 제1 사이클 시간의 M배(M:자연수)에 조정되는 복수단의 제1 지연 회로로 이루어지는 제2 지연 회로 블럭과,
    각각의 지연 시간의 총합이, 상기 사이클 시간의 N배(N:자연수)에 조정되는 복수단의 제2 지연 회로로 이루어지는 제3 지연 회로 블럭을 갖고,
    상기 제1 클럭의 M배의 사이클마다, 상기 복수의 컬럼 선택선 중 소정의 컬럼 선택선의 수가 활성화되는 것을 특징으로 하는 반도체 기억장치.
  7. 청구항 6에 있어서,
    상기 제1 클럭에 따라 제어되는 제3 클럭과,
    상기 제3 클럭이 입력되고 복수단의 제3 지연 회로로 이루어지는 제4 지연 회로 블럭을 갖고,
    상기 제3 클럭과 상기 복수의 제3 지연 회로의 각각으로부터 출력되는 출력 클럭과의 위상을 비교하는 제1 위상 비교 회로를 가지는 것을 특징으로 하는 반도체 기억장치.
  8. 청구항 7에 있어서,
    상기 제1 지연 회로 블럭과 상기 제2 지연 회로 블럭은 각각 상기 복수의 제3 지연 회로를 가지는 것을 특징으로 하는 반도체 기억장치.
  9. 청구항 7에 있어서,
    상기 제1 위상 비교 회로로부터 출력되는 제1 제어 신호를 갖고,
    상기 제1 제어 신호가 상기 제1 지연 회로 블럭에 입력되는 것을 특징으로 하는 반도체 기억장치.
  10. 청구항 9에 있어서,
    미리 설정된 컬럼 레이텐시를 기억하는 제1 레지스터와,
    상기 제1 레지스터에 기억된 상기 컬럼 레이텐시의 값에 대응해 출력되는 복수의 제2 제어 신호와,
    상기 제1 제어 신호 및 상기 제2 제어 신호로부터 생성되는 제3 제어 신호를 갖고,
    상기 제3 제어 신호가 상기 제2 지연 회로 블럭에 입력되는 것을 특징으로 하는 반도체 기억장치.
  11. 청구항 10에 있어서,
    상기 제3 클럭은,
    로우커멘드 입력에 따라서 상기 제1클럭으로부터 생성되는 것을 특징으로 하는 반도체 기억장치.
  12. 청구항 6에 있어서,
    상기 메모리 셀은, 1개의 트랜지스터와 1개의 커패시터를 가지는 것을 특징으로 하는 반도체 기억장치.
  13. 제어 신호를 포함한 외부 신호를 동기 시키면서 받아들이는 제1 사이클 시간을 가지는 제1 클럭과,
    상기 제1 클럭에 동기 해 받아들여지는 액티브 커멘드 및 리드 커멘드와 미리 설정된 컬럼 레이텐시가 기억되고 있는 레지스터와,
    상기 레지스터에 기억된 상기 컬럼 레이텐시의 값에 대응해 출력되는 제1 제어 신호와,
    상기 제1 클럭과 상기 액티브 커멘드로부터 생성되는 제2 클럭과, 상기 제1 클럭과 상기 리드 커멘드로부터 생성되는 제3 클럭과,
    상기 제2 클럭이 입력되고 복수단의 제1 지연 유니트 회로를 포함하여 이루어지는 제1 지연 회로 블럭과,
    상기 제2 클럭과 제1 제어 신호가 입력되고 복수단의 제2 지연 유니트 회로로 이루어지는 제2 지연 회로 블럭과,
    상기 제1 지연 회로 블럭으로부터 출력되는 제2 제어 신호와,
    상기 제2 지연 회로 블럭으로부터 출력되는 제3 제어 신호와,
    복수단의 제3 지연 유니트 회로로 이루어지는 제3 지연 회로 블럭을 갖고,
    상기 제3 지연 회로 블럭에는, 상기 제2 제어 신호와 상기 제3 제어 신호와 상기 제3 클럭이 입력되는 것을 특징으로 하는 반도체 기억장치.
  14. 청구항 13에 있어서,
    상기 제3 지연 회로 블럭은 제1 지연 회로 그룹과 제2 지연 회로 그룹을 갖 고, 상기 제1지연 회로 그룹을 구성하는 상기 제3 지연 유니트 회로의 지연량의 총합이 상기 제1 클럭의 M배이고,
    상기 제2 지연 회로 그룹 구성하는 상기 제3 지연 유니트 회로의 지연량의 총합이 상기 제1 클럭의 N배인 것을 특징으로 하는 반도체 기억장치.
  15. 청구항 13에 있어서,
    라이트 커멘드와,
    상기 제1 클럭과 상기 라이트 커멘드로부터 생성되는 제4 클럭과,
    복수의 제4 지연 유니트 회로로 이루어지는 제4 지연 회로 블럭을 갖고,
    상기 제4 지연 회로 블럭에는 상기 제2 제어 신호와 상기 제3 제어 신호와 상기 제4 클럭이 입력되는 것을 특징으로 하는 반도체 기억장치.
  16. 청구항 15에 있어서,
    상기 제4 지연 회로 블럭은 제3 지연 회로 그룹과 제4 지연 회로 그룹을 갖고,
    상기 제3 지연 회로 그룹을 구성하는 상기 제4 지연 유니트 회로의 지연량의 총합이 상기 제 1 클럭의 M배인 것을 특징으로 하는 반도체 기억장치.
  17. 청구항 13에 있어서,
    복수의 워드선과 복수의 비트선과 상기 복수의 워드선과 상기 복수의 비트선 의 소정의 교점에 메모리 셀이 배치되는 메모리어레이와, 상기 메모리어레이에 인접해 상기 비트선의 소정의 수 마다 배치되는 복수의 센스앰프와, 상기 센스앰프에 접속되는 복수의 컬럼 선택선을 갖고,
    상기 제1 클럭의 M배별의 사이클마다 상기 복수의 컬럼 선택선 중 소정의 컬럼 선택선의 수가 활성화되는 것을 특징으로 하는 반도체 기억장치.
  18. 청구항 17에 있어서,
    상기 메모리 셀은 1개의 트랜지스터와 1개의 커패시터로 이루어지는 것을 특징으로 하는 반도체 기억장치.
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