CN112908376A - 半导体器件和半导体系统 - Google Patents

半导体器件和半导体系统 Download PDF

Info

Publication number
CN112908376A
CN112908376A CN202010679180.6A CN202010679180A CN112908376A CN 112908376 A CN112908376 A CN 112908376A CN 202010679180 A CN202010679180 A CN 202010679180A CN 112908376 A CN112908376 A CN 112908376A
Authority
CN
China
Prior art keywords
signal
clock signal
clock
phase
command
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010679180.6A
Other languages
English (en)
Inventor
李釉钟
郭康燮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN112908376A publication Critical patent/CN112908376A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)

Abstract

本申请提供一种半导体器件和半导体系统。半导体器件包括：相位控制信号生成电路、相位检测电路和选择/发送电路。相位控制信号生成电路基于均衡使能信号而将从命令/地址信号生成的命令移位信号和从时钟信号生成的时钟移位信号中的一个输出作为相位控制信号。相位检测电路同步于相位控制信号来检测均衡时钟信号的相位以生成检测信号。选择/发送电路基于均衡使能信号而将检测信号输出为相位检测信号和相位调整信号中的一个。

Description

半导体器件和半导体系统
相关申请的交叉引用
本申请要求2019年12月4日提交的申请号为10-2019-0160236的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的实施例涉及半导体器件和包括所述半导体器件的半导体系统，所述半导体 器件执行用于感测并控制时钟信号的频率的操作。
背景技术
半导体器件可以利用通过对时钟信号的频率进行分频而生成的多个分频时钟信号 来接收和输出数据，以进行快速操作。因此，半导体器件可以在写入操作和读取操作期间执行用于补偿时钟信号与分频时钟信号之间的相位差的操作。
通常，可以通过在分频时钟信号的上升沿处感测时钟信号的逻辑电平来执行用于补 偿时钟信号与分频时钟信号之间的相位差的操作。即，如果用于补偿时钟信号与分频时钟信号之间的相位差的操作被激活，则半导体器件可以将分频时钟信号的相位与时钟信号的相位进行比较，以将相位比较结果反馈至外部控制器。外部控制器可以基于从半导 体器件接收到的相位比较结果来调整分频时钟信号的相位。用于调整分频时钟信号的相 位的操作可以通过用于调整外部控制器的延迟时间的操作或用于控制分频时钟信号的电 平转变发生的时间点的操作来执行。
发明内容
根据一个实施例，一种半导体器件可以包括：相位控制信号生成电路、相位检测电路和选择/发送(选择和发送)电路。相位控制信号生成电路可以被配置为基于均衡使能 信号而将从命令/地址(命令和地址)信号生成的命令移位信号和从时钟信号生成的时钟 移位信号中的一个输出作为相位控制信号。相位检测电路可以被配置为同步于相位控制 信号来检测均衡时钟信号的相位以生成检测信号。选择/发送电路可以被配置为基于所述 均衡使能信号来将所述检测信号输出作为相位检测信号和相位调整信号中的一个。
根据另一个实施例，一种半导体系统包括第一半导体器件和第二半导体器件。第一 半导体器件可以被配置为输出芯片选择信号、命令/地址(命令和地址)信号、时钟信号和均衡时钟信号，被配置为利用相位检测信号来检测均衡时钟信号的相位，以及被配置 为利用相位调整信号来调整用于将均衡时钟信号延迟的延迟时间。第二半导体器件可以 被配置为基于芯片选择信号和命令/地址信号而以第一模式或第二模式进行操作，可以被 配置为在第一模式下通过检测均衡时钟信号与从命令/地址信号生成的命令移位信号之 间的相位差来生成相位检测信号，以及可以被配置为在第二模式下通过检测均衡时钟信 号与从时钟信号生成的时钟移位信号之间的相位差来生成相位调整信号。
附图说明
图1是示出根据本公开的一个实施例的半导体系统的配置的框图。
图2是示出根据本公开的一个实施例的用于激活半导体系统的第一模式和第二模式 的芯片选择信号和命令/地址(命令和地址)信号的逻辑电平组合的图表。
图3是示出包括在图1的半导体系统中的命令移位电路的配置的框图。
图4是示出包括在图3的命令移位电路中的命令解码器的配置的电路图。
图5是示出包括在图1的半导体系统中的时钟移位电路的配置的框图。
图6是示出包括在图1的半导体系统中的使能信号生成电路的配置的电路图。
图7是示出包括在图1的半导体系统中的相位检测电路的配置的框图。
图8是示出包括在图7的相位检测电路中的选择时钟生成电路的配置的框图。
图9和图10是示出根据本公开的实施例的在半导体系统的第一模式和第二模式下执行的操作的时序图。
图11是示出包括图1至图10中所示的半导体系统的电子系统的配置的框图。
具体实施方式
在以下的实施例描述中，当一个参数称为“预定的”时，其可能旨在表示当在过程或算法中使用该参数时提前确定该参数的值。参数的值可以在过程或算法开始时设定， 或者可以在过程或算法执行的时段期间设定。
应当理解的是，尽管在本文中使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应受到这些术语的限制。这些术语仅用于将一个元件和另一个元件 区分开。因此，在不脱离本公开的教导的情况下，在一些实施例中的第一元件可以在其 它实施例中被称为第二元件。
此外，将理解的是，当一个元件称为“连接”或“耦接”至另一个元件时，其可以 直接连接或耦接至另一元件，或者可以存在中间元件。相反，当一个元件称为“直接地 连接”或“直接地耦接”至另一个元件时，则不存在中间元件。
逻辑“高”电平和逻辑“低”电平可以用于描述电信号的逻辑电平。具有逻辑“高”电平的信号可以与具有逻辑“低”电平的信号区分开。例如，当具有第一电压的信号对 应于具有逻辑“高”电平的信号时，具有第二电压的信号对应于具有逻辑“低”电平的 信号。在一个实施例中，逻辑“高”电平可以设定为比逻辑“低”电平的电压电平高的 电压电平。此外，根据实施例，可以将信号的逻辑电平设定为不同或相反。例如，在一 个实施例中具有逻辑“高”电平的某个信号可以在另一实施例中被设定为具有逻辑“低” 电平。
在下文中将参考附图来描述本公开的各种实施例。然而，本文种所描述的实施例仅 出于说明性目的，并非旨在限制本公开的范围。
如图1所示，半导体系统1可以包括第一半导体器件10和第二半导体器件20。
第一半导体器件10可以输出芯片选择信号CS和第一命令/地址信号至第七命令/地 址信号CA<1:7>。第一半导体器件10可以输出具有第一逻辑电平组合的芯片选择信号CS和第一命令/地址信号至第七命令/地址信号CA<1:7>以激活第一模式。第一半导体器 件10可以输出具有第二逻辑电平组合的芯片选择信号CS和第一命令/地址信号至第七命 令/地址信号CA<1:7>以激活第二模式。第一半导体器件10可以输出周期性地触发 (toggle)的时钟信号CLK。第一半导体器件10可以输出周期性地触发的均衡时钟信号 WCLK。
第一半导体器件10可以利用相位检测信号SYN_OUT来检测均衡时钟信号WCLK 的相位。当相位检测信号SYN_OUT被使能时，第一半导体器件10可以判断出时钟信号 CLK和均衡时钟信号WCLK具有相同的相位。当相位检测信号SYN_OUT被禁止时， 第一半导体器件10可以判断出时钟信号CLK和均衡时钟信号WCLK具有不同的相位。 相位检测信号SYN_OUT可以被设定为用于辨别时钟信号CLK与均衡时钟信号WCLK 之间的相位差是否在预定范围内的信号。当时钟信号CLK与均衡时钟信号WCLK之间 的相位差在预定范围内时，相位检测信号SYN_OUT可以被使能。
第一半导体器件10可以利用相位调整信号WLV_OUT来调整用于将均衡时钟信号WCLK延迟的延迟时间。当相位调整信号WLV_OUT被使能时，第一半导体器件10可 以固定用于将均衡时钟信号WCLK延迟的延迟时间。当相位调整信号WLV_OUT被禁 止时，第一半导体器件10可以增加用于将均衡时钟信号WCLK延迟的延迟时间。相位 调整信号WLV_OUT可以被设定为用于补偿时钟信号CLK与均衡时钟信号WCLK之 间的相位差的信号。当时钟信号CLK与均衡时钟信号WCLK之间的相位差在预定范围 内时，相位调整信号WLV_OUT可以被使能。
稍后将参考图2来描述用于激活第一模式的芯片选择信号CS和第一命令/地址信号 至第七命令/地址信号CA<1:7>的第一逻辑电平组合。稍后将参考图2来描述用于激活第二模式的芯片选择信号CS和第一命令/地址信号至第七命令/地址信号CA<1:7>的第二逻辑电平组合。第一模式可以被设定为用于检测时钟信号CLK与均衡时钟信号WCLK之 间的相位差的频率检测操作的模式。第二模式可以被设定为用于补偿时钟信号CLK与 均衡时钟信号WCLK之间的相位差的频率控制操作的模式。均衡时钟信号WCLK可以 被设定为其频率为时钟信号CLK的频率的两倍的信号。
第二半导体器件20可以包括：命令移位电路100、时钟移位电路200、使能信号生成电路300、相位控制信号生成电路400、相位检测电路500和选择/发送电路600。
命令移位电路100可以生成在第一模式下被使能的命令移位信号CAS_SF。命令移位电路100可以与时钟信号CLK同步，以根据芯片选择信号CS和第一命令/地址信号 至第七命令/地址信号CA<1:7>的逻辑电平组合来生成命令移位信号CAS_SF。命令移位 电路100可以与时钟信号CLK同步，以生成在芯片选择信号CS和第一命令/地址信号 至第七命令/地址信号CA<1:7>具有第一逻辑电平组合时被使能的命令移位信号 CAS_SF。
时钟移位电路200可以将时钟信号CLK移位以生成时钟移位信号CK_SF。时钟移 位电路200可以生成由时钟信号CLK驱动的时钟移位信号CK_SF。
使能信号生成电路300可以产生在第二模式下被使能的均衡使能信号WLEN。使能信号生成电路300可以与时钟信号CLK同步，以根据芯片选择信号CS和第一命令/地 址信号至第七命令/地址信号CA<1:7>的逻辑电平组合来生成均衡使能信号WLEN。使 能信号生成电路300可以与时钟信号CLK同步，以生成在芯片选择信号CS和第一命令 /地址信号至第七命令/地址信号CA<1:7>具有第二逻辑电平组合时被使能的均衡使能信 号WLEN。
相位控制信号生成电路400可以根据均衡使能信号WLEN而将命令移位信号 CAS_SF和时钟移位信号CK_SF中的一个输出作为相位控制信号PH_CON。当均衡使 能信号WLEN被禁止时，相位控制信号生成电路400可以将命令移位信号CAS_SF输 出作为相位控制信号PH_CON。当均衡使能信号WLEN被使能时，相位控制信号生成 电路400可以将时钟移位信号CK_SF输出作为相位控制信号PH_CON。
相位检测电路500可以同步于相位控制信号PH_CON来检测均衡时钟信号WCLK 的相位，以生成检测信号DET。相位检测电路500可以在相位控制信号PH_CON被使 能的同时检测均衡时钟信号WCLK的逻辑电平，以生成检测信号DET。
选择/发送电路600可以根据均衡使能信号WLEN而将检测信号DET输出作为相位检测信号SYN_OUT和相位调整信号WLV_OUT中的任意一个。当均衡使能信号WLEN 被禁止时，选择/发送电路600可以将检测信号DET输出作为相位检测信号SYN_OUT。 当均衡使能信号WLEN被使能时，选择/发送电路600可以将检测信号DET输出作为相 位调整信号WLV_OUT。
具有上述配置的第二半导体器件20可以根据芯片选择CS和第一命令/地址信号至第七命令/地址信号CA<1:7>的逻辑电平组合而以第一模式或第二模式工作。在第一模式下，第二半导体器件20可以通过检测均衡时钟信号WCLK的相位与从芯片选择信号CS 和第一命令/地址信号至第七命令/地址信号CA<1:7>生成的命令移位信号CAS_SF的相 位之间的相位差来生成相位检测信号SYN_OUT。在第二模式下，第二半导体器件20可 以通过检测均衡时钟信号WCLK的相位与从时钟信号CLK生成的时钟移位信号CK_SF 的相位之间的相位差来生成相位调整信号WLV_OUT。
将在下文中参考图2描述用于激活第一模式和第二模式的芯片选择信号CS和第一命令/地址信号至第七命令/地址信号CA<1:7>的逻辑电平组合。
首先，在下文中将描述用于激活第一模式的芯片选择信号CS和第一命令/地址信号 至第七命令/地址信号CA<1:7>的第一逻辑电平组合。
当在时钟信号CLK的上升沿处芯片选择信号CS被使能为具有逻辑“高(H)”电 平、第一命令/地址信号CA<1>具有逻辑“低(L)”电平、第二命令/地址信号CA<2>具 有逻辑“低(L)”电平、第三命令/地址信号CA<3>具有逻辑“高(H)”电平、第四命 令/地址信号CA<4>具有逻辑“高(H)”电平以及第五命令/地址信号至第七命令/地址信 号CA<5:7>中的任意一个具有逻辑“高(H)”电平时，第一模式可以被激活。
接下来，在下文中将描述用于激活第二模式的芯片选择信号CS和第一命令/地址信 号至第七命令/地址信号CA<1:7>的第二逻辑电平组合。
当在时钟信号CLK的上升沿处芯片选择信号CS被使能为具有逻辑“高(H)”电 平、第一命令/地址信号CA<1>具有逻辑“低(L)”电平、第二命令/地址信号CA<2>具 有逻辑“低(L)”电平、第三命令/地址信号CA<3>具有逻辑“低(L)”电平、第四命 令/地址信号CA<4>具有逻辑“高(H)”电平、第五命令/地址信号CA<5>具有逻辑“高 (H)”电平、第六命令/地址信号CA<6>具有逻辑“低(L)”电平以及第七命令/地址信 号CA<7>具有逻辑“高(H)”电平时，第二模式可以被激活。
参考图3，命令移位电路100可以包括命令解码器110和第一移位器120。
命令解码器110可以同步于时钟信号CLK来对芯片选择信号CS和第一命令/地址信号至第七命令/地址信号CA<1:7>进行解码，以生成命令解码信号CA_DEC。命令解 码器110可以与时钟信号CLK同步以生成在芯片选择信号CS和第一命令/地址信号至 第七命令/地址信号CA<1:7>具有第一逻辑电平组合时被使能的命令解码信号CA_DEC。
第一移位器120可以基于时钟信号CLK而将命令解码信号CA_DEC移位，以生成 命令移位信号CAS_SF。第一移位器120可以利用多个触发器(未示出)来实现，并且 可以将命令解码信号CA_DEC移位时钟信号CLK被触发预定次数的时段，从而生成命 令移位信号CAS_SF。
参考图4，可以利用逻辑与非门NAND11、NAND12、NAND13、NAND14和NAND15， 反相器IV11、IV12、IV13、IV14和IV15，逻辑或门OR11和逻辑或非门NOR11来实 现命令解码器110。
如参考图2和图3所述，命令解码器110可以生成命令解码信号CA_DEC，在时钟 信号CLK具有逻辑“高”电平的情况，当芯片选择信号CS被使能具有逻辑“高(H)” 电平、第一命令/地址信号CA<1>具有逻辑“低(L)”电平、第二命令/地址信号CA<2> 具有逻辑“低(L)”电平、第三命令/地址信号CA<3>具有逻辑“高(H)”电平、第四 命令/地址信号CA<4>具有逻辑“高(H)”电平以及第五命令/地址信号至第七命令/地址 信号CA<5:7>中的任意一个具有逻辑“高(H)”电平时，所述命令解码信号CA_DEC 被使能为具有逻辑“高(H)”电平。
参考图5，时钟移位电路200可以包括驱动器210和第二移位器220。
驱动器210可以基于时钟信号CLK的逻辑电平来生成内部时钟信号ICLK。当时 钟信号CLK具有逻辑“高”电平时，驱动器210可以生成被驱动为具有逻辑“高”电 平的内部时钟信号ICLK。当时钟信号CLK具有逻辑“低”电平时，驱动器210可以生 成被驱动为具有逻辑“低”电平的内部时钟信号ICLK。驱动器210可以生成内部时钟 信号ICLK，所述内部时钟信号ICLK被触发以具有与时钟信号CLK相同的相位。
第二移位器220可以基于时钟信号CLK来将内部时钟信号ICLK移位，以生成时 钟移位信号CK_SF。可以利用多个触发器(未示出)来实现第二移位器220，并且第二 移位器220可以将内部时钟信号ICLK移位时钟信号CLK被触发预定次数的时段，从 而生成时钟移位信号CK_SF。
参考图6，可以利用逻辑与非门NAND21、NAND22、NAND23、NAND24、NAND25 和NAND26，反相器IV21、IV22、IV23、IV24、IV25、IV26、、IV27和IV28以及逻辑 或非门NOR21来实现使能信号生成电路300。
如参考图2所述，使能信号生成电路300可以生成均衡使能信号WLEN，在时钟信 号CLK具有逻辑“高(H)”电平的情况下，当芯片选择信号CS被使能具有逻辑“高 (H)”电平、第一命令/地址信号CA<1>具有逻辑“低(L)”电平、第二命令/地址信号 CA<2>具有逻辑“低(L)”电平、第三命令/地址信号CA<3>具有逻辑“低(L)”电平、 第四命令/地址信号CA<4>具有逻辑“高(H)”电平、第五命令/地址信号CA<5>具有逻 辑“高(H)”电平、第六命令/地址信号CA<6>具有逻辑“低(L)”电平以及第七命令/ 地址信号CA<7>具有逻辑“高(H)”电平时，所述均衡使能信号WLEN被使能为具有 逻辑“高(H)”电平。
参考图7，相位检测电路500可以包括选择时钟生成电路510、复制延迟电路520 和检测信号生成电路530。
选择时钟生成电路510可以基于选择信号SEL而对均衡时钟信号WCLK进行分频 和延迟，以生成选择时钟信号SCK。基于选择信号SEL，选择时钟生成电路510可以从 第一内部分频时钟信号(图8的DCK<1>)和第二内部分频时钟信号(图8的DCK<2>) 中的任意一个生成选择时钟信号SCK，所述第一内部分频时钟信号和第二内部分频时钟 信号是通过对均衡时钟信号WCLK的频率进行分频而生成的。
复制延迟电路520可以将选择时钟信号SCK延迟以生成延迟时钟信号WDLY。复 制延迟电路520的延迟时间可以被设定为等于图3的第一移位器120、图5的驱动器210 以及图5的第二移位器220的延迟时间之和。
检测信号生成电路530可以同步于相位控制信号PH_CON来检测延迟时钟信号WDLY的相位，以生成检测信号DET。当被输入到检测信号生成电路530的相位控制信 号PH_CON具有逻辑“高”电平时，检测信号生成电路530可以检测延迟时钟信号WDLY 的相位以生成检测信号DET。当被输入到检测信号生成电路530的相位控制信号 PH_CON具有逻辑“高”电平时，检测信号生成电路530可以锁存延迟时钟信号WDLY， 以将延迟时钟信号WDLY的锁存信号输出作为检测信号DET。可以利用触发器来实现 检测信号生成电路530，所述触发器同步于相位控制信号PH_CON来锁存延迟时钟信号 WDLY以生成检测信号DET。
参考图8，选择时钟生成电路510可以包括第一分频电路511、第二分频电路512 和选择时钟输出电路513。
第一分频电路511可以对均衡时钟信号WCLK的频率进行分频，并且可以将均衡 时钟信号WCLK的分频信号延迟第一延迟时间，以生成第一内部分频时钟信号 DCK<1>。第一分频电路511可以对均衡时钟信号WCLK的频率进行分频，以生成其频 率为均衡时钟信号WCLK的频率的一半的第一内部分频时钟信号DCK<1>。第一延迟 时间可以被设定为用于使第一内部分频时钟信号DCK<1>的上升沿与均衡时钟信号 WCLK同步的延迟时间。
第二分频电路512可以对均衡时钟信号WCLK的频率进行分频，并且可以将均衡 时钟信号WCLK的分频信号延迟第二延迟时间，以生成第二内部分频时钟信号 DCK<2>。第二分频电路512可以对均衡时钟信号WCLK的频率进行分频，以生成其频 率为均衡时钟信号WCLK的频率的一半的第二内部分频时钟信号DCK<2>。第二延迟 时间可以被设定为使得第一内部分频时钟信号DCK<1>与第二内部分频时钟信号 DCK<2>之间的相位差为90度。90度的相位差意味着第一内部分频时钟信号DCK<1> 的周期的四分之一。第二延迟时间可以被设定为比第一延迟时间大。
选择时钟输出电路513可以基于选择信号SEL而将第一内部分频时钟信号DCK<1>和第二内部分频时钟信号DCK<2>中的任意一个输出作为选择时钟信号SCK。当选择信 号SEL被使能时，选择时钟输出电路513可以将第一内部分频时钟信号DCK<1>输出作 为选择时钟信号SCK。当选择信号SEL被禁止时，选择时钟输出电路513可以将第二 内部分频时钟信号DCK<2>输出作为选择时钟信号SCK。选择信号SEL可以被设定为 用于选择第一内部分频时钟信号DCK<1>和第二内部分频时钟信号DCK<2>中的一个的 信号，并且可以被设定为根据半导体系统1的内部操作而使能或禁止。
此外，尽管图8中所示的选择时钟生成电路510被实现为包括第一分频电路511和第二分频电路512，但是包括在选择时钟生成电路510中的分频电路的数量可以根据实 施例而被设置为不同，以提供具有不同相位的三个或更多个内部分频时钟信号。
在下文中将参考图9来描述在第一模式下执行的操作，即半导体系统1检测时钟信号CLK与均衡时钟信号WCLK之间的相位差。
在时间点“T1”，第一半导体器件10可以输出具有第一逻辑电平组合的芯片选择信号CS和第一命令/地址信号至第七命令/地址信号CA<1:7>，以激活第一模式。第一半导 体器件10可以输出周期性地触发的时钟信号CLK。第一半导体器件10可以输出周期性 地触发的均衡时钟信号WCLK。
在时间点“T2”，时钟移位电路200的驱动器210可以生成内部时钟信号ICLK， 其根据时钟信号CLK的逻辑电平而被驱动。
选择时钟生成电路510的第一分频电路511可以对均衡时钟信号WCLK的频率进 行分频，并且可以将均衡时钟信号WCLK的分频信号延迟第一延迟时间，以生成第一内 部分频时钟信号DCK<1>。
在时间点“T3”，命令移位电路100的命令解码器110可以与在时间点“T2”处创 建的时钟信号CLK的上升沿同步，以生成命令解码信号CA_DEC，所述命令解码信号 CA_DEC通过具有第一逻辑电平组合的芯片选择信号CS和第一命令/地址信号至第七命 令/地址信号而被使能为具有逻辑“高”电平。
时钟移位电路200可以将在时间点“T2”处创建的时钟信号CLK进行移位，以生 成时钟移位信号CK_SF。
使能信号生成电路300可以与在时间点“T2”处创建的时钟信号CLK同步，以生 成均衡使能信号WLEN，因为芯片选择信号CS和第一命令/地址信号至第七命令/地址信 号CA<1:7>具有第一逻辑电平组合，所以均衡使能信号WLEN被禁止为具有逻辑“低” 电平。
选择时钟生成电路510的第二分频电路512可以对均衡时钟信号WCLK的频率进 行分频并且可以将均衡时钟信号WCLK的分频信号延迟第二延迟时间以生成第二内部 分频时钟信号DCK<2>。
选择时钟生成电路510的选择时钟输出电路513可以基于选择信号SEL而将第二内部分频时钟信号DCK<2>输出作为选择时钟信号SCK。
在时间点“T4”处，命令移位电路100的第一移位器120可以将在时间点“T3”处 创建的命令解码信号CA_DEC移位时钟信号CLK，以生成具有逻辑“高”电平的命令 移位信号CAS_SF。
在时间点“T5”，相位控制信号生成电路400可以基于具有逻辑“低”电平的均衡 使能信号WLEN而将在时间点“T4”处创建的命令移位信号CAS_SF输出作为相位控 制信号PH_CON。
在时间点“T6”处，复制延迟电路520可以将在时间点“T3”处创建的选择时钟信 号SCK延迟，以生成延迟时钟信号WDLY。复制延迟电路520的延迟时间可以被设定 为等于第一移位器120、驱动器210和第二移位器220的延迟时间之和(即，从时间点 “T3”直到时间点“T5”的时段)。
检测信号生成电路530可以同步于具有逻辑“高”电平的相位控制信号PH_CON 来检测延迟时钟信号WDLY的相位，以生成具有逻辑“高”电平的检测信号DET。
选择/发送电路600可以基于具有逻辑“低”电平的均衡使能信号WLEN而将检测 信号DET输出作为相位检测信号SYN_OUT。
第一半导体器件10可以基于相位检测信号SYN_OUT来检测均衡时钟信号WCLK 的相位。在这种情况下，因为相位检测信号SYN_OUT具有逻辑“高”电平，所以第一 半导体器件10可以将时钟CLK与均衡时钟信号WCLK之间的相位差视为在设定时段 的范围内。设定时段是指时钟CLK和均衡时钟信号WCLK具有相同相位的时段。
在下文中将参考图10来描述在第二模式下执行的操作，即半导体系统1控制时钟信号CLK和均衡时钟信号WCLK之间的相位差。
在时间点“T11”处，第一半导体器件10可以输出具有第二逻辑电平组合的芯片选择信号CS和第一命令/地址信号至第七命令/地址信号CA<1:7>以激活第二模式。第一半 导体器件10可以输出周期性地触发的时钟信号CLK。第一半导体器件10可以输出周期 性地触发的均衡时钟信号WCLK。
在时间点“T12”处，时钟移位电路200的驱动器210可以生成内部时钟信号ICLK，所述内部时钟信号ICLK根据时钟信号CLK的逻辑电平而被驱动。
选择时钟生成电路510的第一分频电路511可以对均衡时钟信号WCLK的频率进 行分频，并且可以将均衡时钟信号WCLK的分频信号延迟第一延迟时间，以生成第一内 部分频时钟信号DCK<1>。
在时间点“T13”处，命令移位电路100的命令解码器110可以与在时间点“T12” 创建的时钟信号CLK的上升沿同步，以生成命令解码信号CA_DEC，所述命令解码信 号CA_DEC通过具有第二逻辑电平组合的芯片选择信号CS和第一命令/地址信号至第七 命令/地址信号CA<1:7>而被禁止为逻辑“低”电平。
时钟移位电路200可以将在时间点“T12”处创建的时钟信号CLK进行移位，以生 成时钟移位信号CK_SF。
使能信号生成电路300可以与在时间点“T12”处创建的时钟信号CLK同步，以生 成均衡使能信号WLEN，因为芯片选择信号CS和第一命令/地址信号至第七命令/地址信 号CA<1:7>具有第二逻辑电平组合，所以均衡使能信号WLEN被使能为具有逻辑“高” 电平。
选择时钟生成电路510的第二分频电路512可以对均衡时钟信号WCLK的频率进 行分频，并且可以将均衡时钟信号WCLK的分频信号延迟第二延迟时间，以生成第二内 部分频时钟信号DCK<2>。
选择时钟生成电路510的选择时钟输出电路513可以基于选择信号SEL来将第二内部分频时钟信号DCK<2>输出作为选择时钟信号SCK。
在时间点“T14”处，命令移位电路100的第一移位器120可以将在时间点“T13” 处创建的命令解码信号CA_DEC移位时钟信号CLK，以生成具有逻辑“低”电平的命 令移位信号CAS_SF。
在时间点“T15”，相位控制信号生成电路400可以基于具有逻辑“高”电平的均衡使能信号WLEN而将在时间点“T14”创建的时钟移位信号CK_SF输出为相位控制信 号PH_CON。
在时间点“T16”，复制延迟电路520可以将在时间点“T13”处创建的选择时钟信 号SCK延迟，以生成延迟时钟信号WDLY。复制延迟电路520的延迟时间可以被设定 为等于第一移位器120、驱动器210和第二移位器220的延迟时间之和(即，从时间点 “T13”直到时间点“T15”的时段)。
检测信号生成电路530可以同步于具有逻辑“高”电平的相位控制信号PH_CON 来检测延迟时钟信号WDLY的相位，以生成具有逻辑“高”电平的检测信号DET。
选择/发送电路600可以基于具有逻辑“高”电平的均衡使能信号WLEN而将检测 信号DET输出作为相位调整信号WLV_OUT。
第一半导体器件10可以基于相位调整信号WLV_OUT来控制均衡时钟信号WCLK 的延迟时间。在这种情况下，因为相位调整信号WLV_OUT具有逻辑“高”电平，所以 第一半导体器件10可以固定均衡时钟信号WCLK的延迟时间。
此外，当相位调整信号WLV_OUT被禁止为具有逻辑“低”电平时，第一半导体 器件10可以增加均衡时钟信号WCLK的延迟时间，直到相位调整信号WLV_OUT被使 能为具有逻辑“高”电平的时间点为止，以补偿时钟信号CLK与均衡时钟信号WCLK 之间的相位差。
具有前述配置的半导体系统1可以基于命令/地址信号CA<1:7>而执行用于检测时钟信号CLK与均衡时钟信号WCLK之间的频率差的操作以及用于调整时钟信号CLK 与均衡时钟信号WCLK之间的频率差的操作。另外，半导体系统1可以利用单个复制延 迟电路520来执行在时钟信号CLK与均衡时钟信号WCLK之间的频率检测操作和频率 控制操作，从而减小半导体系统1的布局面积。
参考图1描述的半导体系统1可以应用于包括存储系统、图形系统、计算系统、移动系统等的电子系统。例如，如图11所示，根据一个实施例的电子系统1000可以包括 数据储存电路1001、存储器控制器1002、缓冲存储器1003和输入/输出(I/O)接口1004。
根据由存储器控制器1002生成的控制信号，数据储存电路1001可以储存从存储器控制器1002输出的数据，或者可以将所储存的数据读取并输出到存储器控制器1002。 数据储存电路1001可以包括图1所示的第二半导体器件20。此外，数据储存电路1001 可以包括即使在其电源中断时也可以保留其储存的数据的非易失性存储器。非易失性存 储器可以是诸如NOR型快闪存储器或NAND型快闪存储器的快闪存储器、相变随机存 取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器 (STTRAM)、磁性随机存取存储器(MRAM)等。
存储器控制器1002可以经由I/O接口1004接收从外部设备(例如，主机设备)输 出的命令，并且可以对从主机设备输出的命令进行解码，以控制用于将数据输入到数据 储存电路1001或缓冲存储器1003的操作或用于输出储存在数据储存电路1001或缓冲存 储器1003中的数据的操作。存储器控制器1002可以包括图1中所示的第一半导体器件 10。尽管图11用单个框示出了存储器控制器1002，但是存储器控制器1002可以包括用 于控制由非易失性存储器构成的数据储存电路1001的一个控制器和用于控制由易失性 存储器构成的缓冲存储器1003的另一个控制器。
缓冲存储器1003可以暂时地储存要由存储器控制器1002处理的数据。即，缓冲存储器1003可以暂时地储存从数据储存电路1001输出或要输入到数据储存电路1001的数据。缓冲存储器1003可以根据控制信号来储存从存储器控制器1002输出的数据。缓冲 存储器1003可以将所储存的数据读取并输出到存储器控制器1002。缓冲存储器1003可 以包括易失性存储器，诸如动态随机存取存储器(DRAM)、移动DRAM或静态随机存 取存储器(SRAM)。
I/O接口1004可以将存储器控制器1002物理地和电气地连接到外部设备(即，主机)。因此，存储器控制器1002可以经由I/O接口1004从外部设备(即，主机)接收控 制信号和数据，并且可以经由I/O接口1004将由存储器控制器1002生成的数据输出到 外部设备(即，主机)。即，电子系统1000可以经由I/O接口1004与主机通信。I/O接 口1004可以包括诸如以下的各种接口协议中的任意一种：通用串行总线(USB)、多媒 体卡(MMC)、外围组件互连快速(PCI-E)、串行附接SCSI(SAS)、串行AT附件(SATA)、 并行AT附件(PATA)、小型计算机系统接口(SCSI)、增强型小型设备接口(ESDI) 和集成驱动电子设备(IDE)。
电子系统1000可以用作外部储存设备或主机的辅助储存设备。电子系统1000可以包括固态盘(SSD)、USB存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微 型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM) 卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、紧凑型闪存(CF)卡等。

Claims (27)

1.一种半导体器件，包括：
相位控制信号生成电路，其被配置为基于均衡使能信号而将从命令/地址信号生成的命令移位信号和从时钟信号生成的时钟移位信号中的一个输出作为相位控制信号；
相位检测电路，其被配置为同步于所述相位控制信号来检测均衡时钟信号的相位，以生成检测信号；以及
选择/发送电路，其被配置为基于所述均衡使能信号而将所述检测信号输出作为相位检测信号和相位调整信号中的一个。
2.根据权利要求1所述的半导体器件，其中，所述均衡时钟信号的频率为所述时钟信号的频率的两倍。
3.根据权利要求1所述的半导体器件，其中，当所述均衡使能信号被使能时，所述相位控制信号生成电路将所述时钟移位信号输出作为所述相位控制信号，以补偿所述时钟信号与所述均衡时钟信号之间的相位差。
4.根据权利要求1所述的半导体器件，其中，当所述均衡使能信号被禁止时，所述相位控制信号生成电路将所述命令移位信号输出作为所述相位控制信号，以对所述时钟信号与所述均衡时钟信号之间的相位差进行检测。
5.根据权利要求1所述的半导体器件，
其中，当所述均衡使能信号被使能时，所述选择/发送电路将所述检测信号输出作为所述相位调整信号，以执行用于控制所述时钟信号与所述均衡时钟信号之间的相位差的频率控制操作，以及
其中，当所述均衡使能信号被禁止时，所述选择/发送电路将所述检测信号输出作为用于指示所述时钟信号与所述均衡时钟信号之间的相位差的所述相位检测信号。
6.根据权利要求5所述的半导体器件，
其中，当所述检测信号被使能时，所述均衡时钟信号的延迟时间被固定，以及
其中，当所述检测信号被禁止时，所述均衡时钟信号的延迟时间被增加。
7.根据权利要求5所述的半导体器件，
其中，当所述检测信号被使能时，所述相位检测信号指示所述时钟信号与所述均衡时钟信号之间的相位差在预定范围内；以及
其中，当所述检测信号被使能时，所述相位检测信号指示所述时钟信号与所述均衡时钟信号之间的相位差不在所述预定范围内。
8.根据权利要求1所述的半导体器件，其中，在用于控制所述时钟信号与所述均衡时钟信号之间的相位差的模式下，所述均衡使能信号被使能。
9.根据权利要求1所述的半导体器件，其中，当所述时钟信号与所述均衡时钟信号之间的相位差在设定时段的范围内时，所述相位检测信号和所述相位调整信号被使能。
10.根据权利要求1所述的半导体器件，
其中，所述相位检测信号是用于辨别所述时钟信号与所述均衡时钟信号之间的相位差是否在设定时段的范围内的信号；以及
其中，所述相位调整信号是用于补偿所述时钟信号与所述均衡时钟信号之间的相位差的信号。
11.根据权利要求1所述的半导体器件，其中，所述相位检测电路包括：
选择时钟生成电路，其被配置为基于选择信号来对所述均衡时钟信号进行分频和延迟，以生成选择时钟信号；
复制延迟电路，其被配置为将所述选择时钟信号延迟以生成延迟时钟信号；以及
检测信号生成电路，其被配置为在所述相位控制信号被使能的时段期间检测所述延迟时钟信号的相位以生成所述检测信号。
12.根据权利要求11所述的半导体器件，其中，所述选择时钟生成电路包括：
第一分频电路，其被配置为对所述均衡时钟信号的频率进行分频，并且被配置为将被分频的均衡时钟信号延迟第一延迟时间以生成第一内部分频时钟信号；
第二分频电路，其被配置为对所述均衡时钟信号的频率进行分频，并且被配置为将被分频的均衡时钟信号延迟第二延迟时间以生成第二内部分频时钟信号；以及
选择时钟输出电路，其被配置为基于所述选择信号而将所述第一内部分频时钟信号和所述第二内部分频时钟信号中的一个输出作为所述选择时钟信号。
13.根据权利要求12所述的半导体器件，
其中，所述第二延迟时间被设定为比所述第一延迟时间大；以及
其中，所述第二延迟时间被设定为比所述第一延迟时间大所述第一内部分频时钟信号的周期的四分之一。
14.根据权利要求1所述的半导体器件，还包括：
命令移位电路，其被配置为与所述时钟信号同步以生成在芯片选择信号和所述命令/地址信号具有第一逻辑电平组合时被使能的所述命令移位信号；
时钟移位电路，其被配置为将所述时钟信号进行移位以生成所述时钟移位信号；以及
使能信号生成电路，其被配置为与所述时钟信号同步以生成在所述芯片选择信号和所述命令/地址信号具有第二逻辑电平组合时被使能的所述均衡使能信号。
15.根据权利要求14所述的半导体器件，其中，所述命令移位电路包括：
命令解码器，其被配置为与所述时钟信号同步以生成在所述芯片选择信号和所述命令/地址信号具有所述第一逻辑电平组合时被使能的命令解码信号；以及
第一移位器，其被配置为基于所述时钟信号来将所述命令解码信号移位，以生成所述命令移位信号。
16.根据权利要求14所述的半导体器件，其中，所述时钟移位电路包括：
驱动器，其被配置为生成内部时钟信号，所述内部时钟信号根据所述时钟信号的逻辑电平而被驱动；以及
第二移位器，其被配置为基于所述时钟信号来将所述内部时钟信号移位，以生成所述时钟移位信号。
17.一种半导体系统，其包括：
第一半导体器件，其被配置为输出芯片选择信号、命令/地址信号、时钟信号以及均衡时钟信号，被配置为利用相位检测信号来检测所述均衡时钟信号的相位，以及被配置为利用相位调整信号来调整用于将所述均衡时钟信号延迟的延迟时间；以及
第二半导体器件，其被配置为基于所述芯片选择信号和所述命令/地址信号而以第一模式和第二模式中的一个进行操作，被配置为在所述第一模式下通过检测所述均衡时钟信号与从所述命令/地址信号生成的命令移位信号之间的相位差来生成所述相位检测信号，以及被配置为在所述第二模式下通过检测所述均衡时钟信号与从所述时钟信号生成的时钟移位信号之间的相位差来生成所述相位调整信号。
18.根据权利要求17所述的半导体系统，其中，所述均衡时钟信号的频率为所述时钟信号的频率的两倍。
19.根据权利要求17所述的半导体系统，其中，所述第一半导体器件被配置为：当所述相位调整信号被使能时，固定用于将所述均衡时钟信号延迟的延迟时间，并且被配置为：当所述相位调整信号被禁止时，调整用于所述均衡时钟信号延迟的延迟时间。
20.根据权利要求17所述的半导体系统，其中，当所述时钟信号与所述均衡时钟信号之间的相位差在设定时段的范围内时，所述相位检测信号和所述相位调整信号被使能。
21.根据权利要求17所述的半导体系统，其中，所述第二半导体器件包括：
相位控制信号生成电路，其被配置为在所述第一模式下基于均衡使能信号来将所述命令移位信号输出作为相位控制信号，并且被配置为在所述第二模式下基于所述均衡使能信号来将所述时钟移位信号输出作为所述相位控制信号；
相位检测电路，其被配置为同步于所述相位控制信号来检测所述均衡时钟信号的相位，以生成检测信号；以及
选择/发送电路，其被配置为基于所述均衡使能信号来将所述检测信号输出作为所述相位检测信号和所述相位调整信号中的一个。
22.根据权利要求21所述的半导体系统，其中，所述相位检测电路包括：
选择时钟生成电路，其被配置为基于选择信号来对所述均衡时钟信号进行分频和延迟，以生成选择时钟信号；
复制延迟电路，其被配置为将所述选择时钟信号延迟以生成延迟时钟信号；以及
检测信号生成电路，其被配置为在所述相位控制信号被使能的时段期间检测所述延迟时钟信号的相位以生成所述检测信号。
23.根据权利要求22所述的半导体系统，其中，所述选择时钟生成电路包括：
第一分频电路，其被配置为对所述均衡时钟信号的频率进行分频，并且被配置为将被分频的均衡时钟信号延迟第一延迟时间以生成第一内部分频时钟信号；
第二分频电路，其被配置为对所述均衡时钟信号的频率进行分频，并且被配置为将被分频的均衡时钟信号延迟第二延迟时间以生成第二内部分频时钟信号；以及
选择时钟输出电路，其被配置为基于所述选择信号而将所述第一内部分频时钟信号和所述第二内部分频时钟信号中的一个输出作为所述选择时钟信号。
24.根据权利要求23所述的半导体系统，
其中，所述第二延迟时间被设定为比所述第一延迟时间大；以及
其中，所述第二延迟时间被设定为比所述第一延迟时间大所述第一内部分频时钟信号的周期的四分之一。
25.根据权利要求21所述的半导体系统，还包括：
命令移位电路，其被配置为与所述时钟信号同步以生成在所述芯片选择信号和所述命令/地址信号具有第一逻辑电平组合时被使能的所述命令移位信号；
时钟移位电路，其被配置为将所述时钟信号进行移位以生成所述时钟移位信号；以及
使能信号生成电路，其被配置为与时钟信号同步以生成在所述芯片选择信号和所述命令/地址信号具有第二逻辑电平组合时被使能的所述均衡使能信号。
26.根据权利要求25所述的半导体系统，其中，所述命令移位电路包括：
命令解码器，其被配置为与所述时钟信号同步以生成在所述芯片选择信号和所述命令/地址信号具有所述第一逻辑电平组合时被使能的命令解码信号；以及
第一移位器，其被配置为基于所述时钟信号来将所述命令解码信号移位，以生成所述命令移位信号。
27.根据权利要求25所述的半导体系统，其中，所述时钟移位电路包括：
驱动器，其被配置为生成内部时钟信号，所述内部时钟信号根据所述时钟信号的逻辑电平而被驱动；以及
第二移位器，其被配置为基于所述时钟信号来将所述内部时钟信号移位，以生成所述时钟移位信号。
CN202010679180.6A 2019-12-04 2020-07-15 半导体器件和半导体系统 Pending CN112908376A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020190160236A KR20210070137A (ko) 2019-12-04 2019-12-04 반도체장치 및 반도체시스템
KR10-2019-0160236 2019-12-04

Publications (1)

Publication Number Publication Date
CN112908376A true CN112908376A (zh) 2021-06-04

Family

ID=76110955

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010679180.6A Pending CN112908376A (zh) 2019-12-04 2020-07-15 半导体器件和半导体系统

Country Status (3)

Country Link
US (1) US11062750B2 (zh)
KR (1) KR20210070137A (zh)
CN (1) CN112908376A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11574661B1 (en) * 2021-10-14 2023-02-07 Micron Technology, Inc. Shared command shifter systems and methods

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080088364A (ko) * 2007-03-29 2008-10-02 가부시키가이샤 히타치세이사쿠쇼 반도체 기억장치
CN110447146A (zh) * 2016-12-21 2019-11-12 英特尔公司 无线通信技术、装置和方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11353878A (ja) 1998-04-07 1999-12-24 Fujitsu Ltd 半導体装置
KR20120117280A (ko) 2011-04-15 2012-10-24 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080088364A (ko) * 2007-03-29 2008-10-02 가부시키가이샤 히타치세이사쿠쇼 반도체 기억장치
CN110447146A (zh) * 2016-12-21 2019-11-12 英特尔公司 无线通信技术、装置和方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
BUCHER, M: "A 6.4-Gb/s Near-Ground Single-Ended Transceiver for Dual-Rank DIMM Memory Interface Systems", 《WEB OF SCIENCE》, pages 127 - 139 *
张启晨: "一种整数分频电路及高性能数据通路实现方法", 《中国集成电路》, pages 45 - 50 *

Also Published As

Publication number Publication date
US11062750B2 (en) 2021-07-13
KR20210070137A (ko) 2021-06-14
US20210174853A1 (en) 2021-06-10

Similar Documents

Publication Publication Date Title
CN108231111B (zh) 半导体器件
CN106409323B (zh) 半导体系统和半导体器件
US10622036B2 (en) Semiconductor system
US10535382B2 (en) Semiconductor devices
CN108376552B (zh) 集成电路
US20180350415A1 (en) Semiconductor devices and semiconductor systems including the same
CN111105823A (zh) 半导体器件
US10872645B1 (en) Semiconductor devices
CN111435605B (zh) 半导体器件及包括半导体器件的半导体系统
US10026461B2 (en) Semiconductor devices and semiconductor systems including the same
CN112908376A (zh) 半导体器件和半导体系统
US20170272064A1 (en) Integrated circuits relating to transmission data
CN110970068B (zh) 半导体器件
US10885958B2 (en) Semiconductor device with phase difference detection circuit between a clock and strobe signal
CN111199760B (zh) 半导体器件
US10026469B2 (en) Semiconductor device performing write operation and write leveling operation
US10762933B2 (en) Semiconductor device
CN112750483A (zh) 半导体器件
CN111489775B (zh) 半导体器件
KR20180082929A (ko) 반도체장치
US10121524B1 (en) Semiconductor devices

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination