KR20120117280A

KR20120117280A - 반도체 메모리 장치 및 그 동작 방법

Info

Publication number: KR20120117280A
Application number: KR1020110034945A
Authority: KR
Inventors: 박정훈
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2011-04-15
Filing date: 2011-04-15
Publication date: 2012-10-24
Also published as: US20120262999A1; US8687457B2

Abstract

반도체 장치에서 요구되는 클록 정렬 트레이닝 동작에 관한 것으로서, 시스템 클록을 입력받기 위한 시스템 클록입력부와, 반전제어신호에 응답하여 그 위상의 반전여부가 결정되는 데이터 클록을 입력받기 위한 데이터 클록입력부와, 데이터 클록의 위상을 기준으로 시스템 클록의 위상을 검출하여 제1 위상검출신호를 생성하고, 제1 위상검출신호에 응답하여 반전제어신호의 논리레벨을 결정하는 제1 위상검출부와, 데이터 클록의 위상을 기준으로 시스템 클록을 예정된 시간만큼 지연시킨 클록의 위상을 검출하여 제2 위상검출신호를 생성하고, 제1 및 제2 위상검출신호에 응답하여 클록선택신호의 논리레벨을 결정하는 제2 위상검출부, 및 클록선택신호에 응답하여 데이터 클록과 데이터 클록을 예정된 시간만큼 지연시킨 클록 중 어느 하나의 클록을 선택하여 출력하는 클록선택부를 구비하는 반도체 메모리 장치를 제공한다.

Description

반도체 메모리 장치 및 그 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}

본 발명은 반도체 설계 기술에 관한 것으로서, 구체적으로 반도체 장치에서 요구되는 클록 정렬 트레이닝 동작에 관한 것이다.

복수의 반도체 장치들로 구성된 시스템에서 반도체 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면 메모리 컨트롤러(Memory Controll Unit : MCU)등에서 데이터를 요구하게 되면, 반도체 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.

이를 위해서, 최근에 개발되는 고속으로 동작하는 반도체 장치에서는 외부에서 인가되는 시스템 클록의 상승 에지와 하강 에지 사이에 두 개의 데이터를 입/출력하고 하강 에지와 다음 상승 에지 사이에 두 개의 데이터를 입/출력하도록 설계된다. 즉, 시스템 클록의 한 주기에 4 개의 데이터를 입/출력하도록 설계된다.

하지만, 시스템 클록은 두 개의 상태 - 로직'하이'(High) 또는 로직'로우'(Low) - 밖에 표현할 수 없으므로 한 주기에 4 개의 데이터가 입/출력되기 되기 위해서는 시스템 클록보다 두 배 빠른 주파수를 갖는 데이터 클록이 필요하다. 즉, 데이터 입/출력을 위한 전용 클록이 있어야 한다.

따라서, 고속으로 동작하는 반도체 장치는 어드레스 및 커맨드를 송수신할 때에는 시스템 클록을 기준 클록으로 사용하고, 데이터를 입/출력할 때에는 데이터 클록을 기준 클록으로 사용하여 데이터 클록이 시스템 클록보다 두 배의 주파수를 가지도록 제어한다.

즉, 시스템 클록의 한 주기에서 데이터 클록이 두 주기 반복되도록 하고, 데이터 입/출력은 데이터 클록의 상승 에지 및 하강 에지에서 각각 발생하도록 함으로써 시스템 클록의 한 주기에서 4개의 데이터가 입/출력될 수 있도록 한다.

이렇게, 읽기 혹은 쓰기 동작을 수행하기 위해 하나의 시스템 클록을 기준으로 사용했던 종래의 DDR 동기식 반도체 장치와 달리 고속으로 동작하는 반도체 장치는 읽기 혹은 쓰기 동작을 수행하기 위해 서로 다른 주파수를 가지는 두 개의 클록을 사용하여 데이터를 주고받는다.

그러나, 만약 시스템 클록과 데이터 클록의 위상이 정렬되어 있지 않다면, 동작 커맨드와 어드레스가 전달되는 기준과 데이터가 전달되는 기준이 정렬되어 있지 않음을 의미하고 이는 곧 고속으로 동작하는 반도체 장치가 정상적으로 동작할 수 없다는 것을 의미한다.

따라서, 고속으로 동작하는 반도체 장치가 정상적으로 동작하기 위해서는 동작 초기에 반드시 반도체 장치와 데이터 처리 장치 간 인터페이스 트레이닝(Interface Training)이라는 동작이 수행되어야 한다.

여기서, 인터페이스 트레이닝(Interface Training)은 반도체 장치와 데이터 처리 장치 간 정상 동작이 수행되기 전 명령, 주소, 데이터를 전달하기 위한 인터페이스가 최적화된 시점에 동작하도록 훈련하는 것을 의미한다.

이러한 인터페이스 트레이닝은 어드레스 트레이닝(Address Training), 클록 정렬 트레이닝(Clock Alignment Training, WCK2CK training), 읽기 트레이닝(Read Training), 및 쓰기 트레이닝(Write Training) 등으로 나누어진다. 이 중 클록 정렬 트레이닝(Clock Alignment Training, WCK2CK training)에서 데이터 클록과 시스템 클록을 정렬하는 동작을 수행한다.

이와 같은 클록 정렬 트레이닝 동작은 크게 노말 트레이닝 모드(full training) 동작과 오토 동기화 모드(auto synchronous mode) 동작으로 나뉠 수 있있다.

먼저, 노말 트레이닝 모드는, 반도체 메모리 장치가 고속(high speed)으로 동작하는 경우에 데이터 클록과 시스템 클록간의 위상차이를 정교하게 동기화시키기 위해 사용되는 방법으로써, 설정된 구간동안 데이터 클록과 시스템 클록의 위상을 비교한 뒤, 그 결과에 따라 반도체 메모리 시스템에서 데이터 클록의 위상을 정교하게 변동시키는 동작을 통해 시스템 클록과 데이터 클록의 위상을 동기화시키는 방법이다.

그리고, 오토 동기화 모드는, 반도체 메모리 장치가 중속(middle speed) 또는 저속(low speed)로 동작하는 경우에 데이터 클록과 시스템 클록간의 위상차이가 설정된 범위 안에 속하도록 하기 위해 사용되는 방법으로써, 시스템 클록과 데이터 클록의 위상 차이를 비교한 뒤, 그 결과에 따라 데이터 클록의 위상 반전여부를 조절하는 방법이다.

이때, 반도체 메모리 장치가 고속으로 동작하는 경우에는 특성상 어쩔 수 없이 항상 노말 트레이닝 모드를 통해 데이터 클록과 시스템 클록의 위상을 정교하게 동기화시키는 방식을 사용한다.

하지만, 반도체 메모리 장치가 중속 또는 저속으로 동작하는 경우라고 하여 항상 오토 동기화 모드만을 통해 클록 정렬 트레이닝 동작을 수행하는 것이 아니라, 먼저 노말 트레이닝 모드를 통해 데이터 클록과 시스템 클록을 정교하게 동기화 시킨 뒤, 이후에 이어지는 반도체 메모리 장치의 동작으로 인해 데이터 클록의 위상과 시스템 클록의 위상이 틀어지는 것을 오토 동기화 모드를 통해 복구하는 방식을 사용한다.

그런데, 오토 동기화 모드를 통해 데이터 클록의 위상과 시스템 클록의 위상이 틀어지는 것을 복구하는 동작에서는 다음과 같은 문제가 발생할 수 있다.

도 1은 종래기술에 따른 오토 동기화 모드에서의 클록 정렬 트레이닝 동작시 발생하는 문제점을 설명하기 위해 도시한 타이밍 다이어그램이다.

도 1을 참조하면, 데이터 클록(WCK, iWCK)의 위상을 기준으로 시스템 클록(HCK, iHCK)의 위상을 검출하는 방식의 오토 동기화 모드 동작이 도시되어 있다는 것을 알 수 있다.

이때, 시스템 클록(HCK, iHCK)과 데이터 클록(WCK, iWCK)의 위상이 서로 상반되는 상황에서 각 에지가 경계선상에 위치하게 되면, 시스템 클록(HCK, iHCK)에 지터(jitter)가 발생하여 어떠한 경우에는 시스템 클록(HCK, iHCK)의 에지에서 데이터 클록(WCK, iWCK)이 로직'하이'(High)로 매치(match)되고 어떠한 경우에는 시스템 클록(HCK, iHCK)의 에지에서 데이터 클록(WCK, iWCK)이 로직'로우'(Low)로 미스매치(mis-match)되는 현상이 발생할 수 있다.

즉, 시스템 클록(HCK, iHCK)에 지터(jitter)가 발생하지 않는 정상적인 경우라면 시스템 클록(HCK, iHCK)의 에지에서 데이터 클록(WCK, iWCK)이 로직'로우'(Low)로 미스매치(mis-match)되는 상태로 검출되어 데이터 클록(WCK, iWCK)의 위상을 반전시켜야 하는 상황인데, 시스템 클록(HCK, iHCK)에 발생한 지터(jitter)로 인해 데이터 클록(WCK, iWCK)의 위상이 반전되지 못하는 상황이 발생할 수 있고, 그에 따라 시스템 클록(HCK, iHCK)과 데이터 클록(WCK, iWCK)의 위상차이가 거의 상반되는 문제가 발생한다.

도 1에서는 전술한 바와 같은 문제가 시스템 클록(HCK, iHCK)에 지터(jitter)가 발생하는 경우를 가정하여 도시되었지만, 이는 데이터 클록(WCK, iWCK)에 지터(jitter)가 발생하는 경우에도 마찬가지로 발생할 수 있는 문제이다.

전술한 바와 같이 오토 동기화 모드가 정상적으로 동작하지 못하는 상황에서는 시스템 클록(HCK, iHCK)과 데이터 클록(WCK, iWCK)이 약간의 위상차이를 갖는 것이 아니라 그 위상차이가 거의 상반된 상태가 되므로, 이후에 이와 같은 시스템 클록(HCK, iHCK)과 데이터 클록(WCK, iWCK)을 사용하여 도메인 크로싱(domain crossing)을 하게 될 때, 정상적으로 데이터를 입/출력하지 못하는 펑션 실패(function fail)가 발생하는 문제가 있다.

본 발명은 전술한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 오토 동기화 모드에서의 클록 정렬 트레이닝 동작시 지터(jitter)의 발생과 상관없이 항상 정확하게 시스템 클록과 데이터 클록의 위상비교를 수행할 수 있는 반도체 메모리 장치를 제공하는데 그 목적이 있다.

상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 시스템 클록을 입력받기 위한 시스템 클록입력부; 반전제어신호에 응답하여 그 위상의 반전여부가 결정되는 데이터 클록을 입력받기 위한 데이터 클록입력부; 상기 데이터 클록의 위상을 기준으로 상기 시스템 클록의 위상을 검출하여 제1 위상검출신호를 생성하고, 상기 제1 위상검출신호에 응답하여 상기 반전제어신호의 논리레벨을 결정하는 제1 위상검출부; 상기 데이터 클록의 위상을 기준으로 상기 시스템 클록을 예정된 시간만큼 지연시킨 클록의 위상을 검출하여 제2 위상검출신호를 생성하고, 상기 제1 및 제2 위상검출신호에 응답하여 클록선택신호의 논리레벨을 결정하는 제2 위상검출부; 및 상기 클록선택신호에 응답하여 상기 데이터 클록과 상기 데이터 클록을 상기 예정된 시간만큼 지연시킨 클록 중 어느 하나의 클록을 선택하여 출력하는 클록선택부를 구비하는 반도체 메모리 장치를 제공한다.

상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 시스템 클록을 입력받는 단계; 반전제어신호에 응답하여 그 위상의 반전여부가 결정되는 데이터 클록을 입력받는 단계; 상기 데이터 클록의 위상을 기준으로 상기 시스템 클록의 위상을 검출하여 제1 위상검출신호를 생성하고, 상기 시스템 클록의 위상을 예정된 시간만큼 지연시킨 클록의 위상을 검출하여 제2 위상검출신호를 생성하는 단계; 상기 제1 및 제2 위상검출신호에 응답하여 상기 데이터 클록과 상기 데이터 클록을 상기 예정된 시간만큼 지연시킨 클록 중 어느 하나의 클록을 선택하는 단계; 및 상기 선택하는 단계가 수행된 이후 상기 제1 위상검출신호에 응답하여 상기 반전제어신호의 논리레벨을 결정하는 단계를 포함하는 반도체 메모리 장치의 동작방법을 제공한다.

전술한 본 발명은 오토 동기화 모드에서의 클록 정렬 트레이닝 동작시 외부에서 인가되는 시스템 클록과 데이터 클록 지터(jitter)가 발생하였는지 여부를 판단할 수 있도록 비교 대상이 되는 시스템 클록과 데이터 클록이 예정된 시간(tSELF) 차이를 두고 각각 비교될 수 있도록 하고, 그 결과에 따라 지터(jitter)가 발생된 것으로 판단되면 둘 중 어느 한 클록의 위상을 보상함으로써 두 클록이 설정된 오차 범위 내에서 동기화될 수 있도록 하는 효과가 있다.

이로 인해, 외부에서 인가되는 시스템 클록과 데이터 클록에 지터(jitter)가 발생하더라도, 이를 이용한 데이터 쓰기 동작이나 데이터 읽기 동작시 클록 도메인 교차 실패(clock domain crossing fail)이 발생하는 것을 방지하는 효과가 있다.

도 1은 종래기술에 따른 오토 동기화 모드에서의 클록 정렬 트레이닝 동작시 발생하는 문제점을 설명하기 위해 도시한 타이밍 다이어그램.
도 2는 본 발명의 실시예에 따라 오토 동기화 모드에서의 클록 정렬 트레이닝 동작을 수행하는 반도체 메모리 장치를 도시한 블록 다이어그램.
도 3a 내지 도 3d는 도 2에 도시된 본 발명의 실시예에 따른 오토 동기화 모드에서의 클록 정렬 트레이닝 동작을 수행하는 반도체 메모리 장치의 동작을 설명하기 위해 도시한 타이밍 다이어그램.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 2는 본 발명의 실시예에 따라 오토 동기화 모드에서의 클록 정렬 트레이닝 동작을 수행하는 반도체 메모리 장치를 도시한 블록 다이어그램.

도 2를 참조하면, 시스템 클록(HCK, HCKB)을 입력(IHCKA)받기 위한 시스템 클록 입력부(200)와, 반전제어신호(PHASE_REVERSE)에 응답하여 그 위상의 반전여부가 결정되는 데이터 클록(WCK, WCKB)을 입력(IWCK_SEL)받기 위한 데이터 클록 입력부(210)와, 입력받은 데이터 클록(IWCK_SEL)의 위상을 기준으로 입력받은 시스템 클록(IHCKA)의 위상을 검출하여 제1 위상검출신호(P_DET1)를 생성하고, 제1 위상검출신호(P_DET1)에 응답하여 반전제어신호(PHASE_REVERSE)의 논리레벨을 결정하는 제1 위상검출부(230)와, 입력받은 데이터 클록(IWCK_SEL)의 위상을 기준으로 입력받은 시스템 클록(IHCKA)을 예정된 시간(tSELF)만큼 지연시킨 클록(IHCKB)의 위상을 검출하여 제2 위상검출신호(P_DET2)를 생성하고, 제1 위상검출신호(P_DET1) 및 제2 위상검출신호(P_DET2)에 응답하여 클록선택신호(CLK_CHOICE)의 논리레벨을 결정하는 제2 위상검출부(240), 및 클록선택신호(CLK_CHOICE)에 응답하여 입력받은 데이터 클록(IWCK_SEL)과 입력받은 데이터 클록(IWCK_SEL)을 예정된 시간(tSELF)만큼 지연시킨 클록(DLY_IWCK) 중 어느 하나의 클록을 선택(IWCK_CHOICE)하여 출력하는 클록선택부(260)를 구비한다.

또한, 클록선택부(260)에서 출력되는 클록(IWCK_CHOICE)의 위상을 기준으로 입력받은 시스템 클록(IHCKA)의 위상을 검출하고, 그 결과(P_DET3)에 대응하여 트레이닝 정보신호(TRAINING_INFO)를 생성하기 위한 제3 위상검출부(290), 및 설정된 패드(297)을 통해 트레이닝 정보신호(TRAINING_INFO)를 반도체 메모리 장치 외부로 전송하기 위한 신호전송부(295)를 더 구비한다.

또한, 입력받은 시스템 클록(IHCKA)을 데이터 클록 입력부(210)의 동작 지연량(tREPLICA)에 대응하는 만큼 지연시켜 출력하기 위한 레이턴시 지연부(270)와, 레이턴시 지연부(270)에서 출력되는 클록(IHCKC)과 클록선택부(260)에서 출력되는 클록(IWCK_CHOICE)간의 위상 차이를 클록선택부(260)에서 출력되는 클록(IWCK_CHOICE)의 주기단위(tck)로 카운팅하기 위한 클록 레이턴시 카운터(275), 및 클록 레이턴시 카운터(275)의 출력신호(CLK_CNT)에 응답하여 라이트 레이턴시(WL) 값과 컬럼 레이턴시(CL) 값을 셋팅하는 모드 레지스터 셋(MRS, 280)을 더 구비한다.

여기서, 외부에서 입력되는 데이터 클록(WCK, WCKB)은 외부에서 입력되는 시스템 클록(HCK, HCKB)보다 예정된 배수만큼 높은 주파수를 갖는다. 예컨대, 외부에서 입력되는 데이터 클록(WCK, WCKB)은 외부에서 입력되는 시스템 클록(HCK, HCKB)보다 2배 높은 주파수를 갖는다.

그리고, 데이터 클록 입력부(210)는 반전제어신호(PHASE_REVERSE)가 어떤 방식으로 사용되는지에 따라 다음과 같이 두가지 구성으로 나뉘어질 수 있다.

먼저, 데이터 신호의 입력시점을 동기화시키기 위한 데이터 클록(WCK, WCKB)을 외부에서 입력받아 버퍼링하기 위한 데이터 클록 버퍼링부(212)와, 데이터 클록 버퍼링부(212)에서 출력된 클록(BUF_WCK)의 위상을 분주하여 그 주파수가 외부에서 인가되는 시스템 클록(HCK, HCKB)과 동일한 데이터 분주클록(DIV_WCK)을 생성하되, 반전제어신호(PHASE_REVERSE)에 응답하여 데이터 분주클록(DIV_WCK) 위상의 반전여부가 결정되는 클록분주부(214), 및 데이터 분주클록(DIV_WCK)에 응답하여 각각 예정된 크기의 위상차이를 갖는 다수의 다중위상 데이터 분주클록(IWCK0, IWCK90, IWCK180, IWCK270)을 생성하기 위한 위상분할부(216)를 구비한다. 즉, 반전제어신호(PHASE_REVERSE)가 클록분주부(214)로 인가되어 데이터 분주클록(DIV_WCK) 위상의 반전여부를 결정하게 되는 구성이다.

그리고, 데이터 신호의 입력시점을 동기화시키기 위한 데이터 클록(WCK, WCKB)을 외부에서 입력받아 버퍼링하기 위한 데이터 클록 버퍼링부(212)와, 데이터 클록 버퍼링부(212)에서 출력된 클록(BUF_WCK)의 위상을 분주하여 그 주파수가 외부에서 인가되는 시스템 클록(HCK, HCKB)과 동일한 데이터 분주클록(DIV_WCK)을 생성하는 클록분주부(214), 및 데이터 분주클록(DIV_WCK)에 응답하여 각각 예정된 크기의 위상차이를 갖는 다수의 다중위상 데이터 분주클록(IWCK0, IWCK90, IWCK180, IWCK270)을 생성하되, 반전제어신호(PHASE_REVERSE)에 응답하여 다수의 다중위상 데이터 분주클록(IWCK0, IWCK90, IWCK180, IWCK270) 위상의 반전여부가 결정되는 위상분할부(216)를 구비한다. 즉, 반전제어신호(PHASE_REVERSE)가 위상분할부(216)로 인가되어 다수의 다중위상 데이터 분주클록(IWCK0, IWCK90, IWCK180, IWCK270) 위상의 반전여부를 결정하게 되는 구성이다.

이와 같은 데이터 클록 입력부(210)의 두 가지 구성은 그 동작의 측면에서 사실상 차이점이 없다고 볼 수 있으며, 다만 클록분주부(214)와 위상분할부(216)의 상세한 회로 구성 - 도면에 도시되지 않음 - 에서 반전제어신호(PHASE_REVERSE)가 어떻게 적용될지 달라질 뿐이다. 따라서, 설계자에 의해 얼마든지 선택할 수 있는 구성상의 차이점이라고 볼 수 있다.

그리고, 시스템 클록 입력부(200)는, 어드레스 신호 및 커맨드 신호의 입력시점을 동기화시키기 위한 시스템 클록(HCK, HCKB)을 외부에서 입력받아 버퍼링하기 위한 시스템 클록 버퍼링부(202)와, 시스템 클록 버퍼링부(202)에서 출력된 클록(BUF_HCK)을 설정된 지연량(tREPLICA)만큼 지연하여 제1 시스템 클록(IHCKA)으로서 출력하는 복제 지연부(204), 및 제1 시스템 클록(IHCKA)을 예정된 시간(tSELF)만큼 지연시켜 제2 시스템 클록(IHCKB)을 생성하기 위한 제1 셀프 보정 지연부(206)를 구비한다. 여기서, 설정된 지연량(tREPLICA)은 데이터 클록 입력부(210)의 구성요소 중 클록분주부(214)와 위상분할부(216)의 동작 지연량에 대응하는 크기를 갖는다. 즉, 제1 복제 지연부(204)를 통해 시스템 클록(HCK, HCKB)을 지연시키는 동작은 데이터 클록(WCK, WCKB)이 클록분주부(214)와 위상분할부(216)를 거치면서 지연되는 시간만큼 시스템 클록(HCK, HCKB)도 지연시켜 입력받기 위함이다.

여기서, 제1 셀프 보정 지연부(206)가 갖는 예정된 시간(tSELF)에 해당하는 지연량은 고정된 값이 아니다. 즉, 설계자에 의해 얼마든지 그 값이 얼마든지 바뀔 수 있다. 예컨대, 반도체 메모리 장치의 동작속도에 따라 예정된 시간(tSELF)에 해당하는 지연량의 값이 달라질 수 있다.

그리고, 제1 위상검출부(230)는, 오토 트레이닝 제어신호(AUTO_WCK2WK)가 활성화되어 오토 트레이닝 모드에 진입한 이후 다수의 다중위상 데이터 분주클록(IWCK0, IWCK90, IWCK180, IWCK270) 중 예정된 선택클록(IWCK_SEL)의 위상과 제1 시스템 클록(IHCKA)의 위상을 비교하여 제1 위상검출신호(P_DET1)를 생성하는 제1 위상비교부(232), 및 오토 트레이닝 모드에 진입한 이후 제1 위상검출신호(P_DET1)를 예정된 제1 횟수 반복하여 입력받고, 그 결과에 응답하여 반전제어신호(PHASE_REVERSE)의 논리레벨을 결정하는 제1 논리레벨 변동부(234)를 구비한다.

여기서, 제1 논리레벨 변동부(234)는, 제1 위상검출신호(P_DET1)가 예정된 제1 시간 - 예정된 선택클록(IWCK_SEL)의 주기가 예정된 제1 횟수 반복되는 만큼에 대응하는 시간임 - 동안 동일한 논리레벨을 유지할 때, 그에 대응하여 반전제어신호(PHASE_REVERSE)의 논리레벨을 결정하게 된다.

예컨대, 오토 트레이닝 제어신호(AUTO_WCK2WK)가 활성화되어 오토 트레이닝 모드에 진입한 이후 첫 번째 인가되는 제1 시스템 클록(IHCKA)의 에지에서 첫 번째 인가되는 예정된 선택클록(IWCK_SEL)이 활성화상태가 되어 제1 위상검출신호(P_DET1)의 논리레벨이 로직'하이'(High)로 변경되었다고 하여 바로 반전제어신호(PHASE_REVERSE)의 논리레벨을 로직'로우'(Low)로 결정하는 것이 아니라 오토 트레이닝 모드에 진입한 이후 연속으로 첫 번째부터 세 번째 - 제1 횟수가 '3'이라고 가정한 경우임 - 까지 인가되는 제1 시스템 클록(IHCKA)의 에지에서 예정된 선택클록(IWCK_SEL)이 계속 활성화상태를 유지하게 되어 제1 위상검출신호(P_DET1)의 논리레벨이 연속으로 세 번 로직'하이'(High)를 가질 때 반전제어신호(PHASE_REVERSE)의 논리레벨을 로직'로우'(Low)로 결정하게 되고, 그에 따라 데이터 클록 입력부(210)에서는 데이터 클록(WCK, WCKB)의 위상을 반전하지 않고 그대로 입력받게 된다.

반대로, 오토 트레이닝 제어신호(AUTO_WCK2WK)가 활성화되어 오토 트레이닝 모드에 진입한 이후 첫 번째 인가되는 제1 시스템 클록(IHCKA)의 에지에서 첫 번째 인가되는 예정된 선택클록(IWCK_SEL)이 비활성화상태가 되어 제1 위상검출신호(P_DET1)의 논리레벨이 로직'로우'(Low)로 변경되었다고 하여 바로 반전제어신호(PHASE_REVERSE)의 논리레벨을 로직'하이'(High)로 결정하는 것이 아니라 오토 트레이닝 모드에 진입한 이후 연속으로 첫 번째부터 세 번째 - 제1 횟수가 '3'이라고 가정한 경우임 - 까지 인가되는 제1 시스템 클록(IHCKA)의 에지에서 예정된 선택클록(IWCK_SEL)이 계속 비활성화상태를 유지하게 되어 제1 위상검출신호(P_DET1)의 논리레벨이 연속으로 세 번 로직'로우'(Low)를 가질 때 반전제어신호(PHASE_REVERSE)의 논리레벨을 로직'하이'(High)로 결정하게 되고, 그에 따라 데이터 클록 입력부(210)에서는 데이터 클록(WCK, WCKB)의 위상을 반전하여 입력받게 된다.

그리고, 제2 위상검출부(240)는, 오토 트레이닝 제어신호(AUTO_WCK2WK)가 활성화되어 오토 트레이닝 모드에 진입한 이후 다수의 다중위상 데이터 분주클록(IWCK0, IWCK90, IWCK180, IWCK270) 중 예정된 선택클록(IWCK_SEL)의 위상과 제2 시스템 클록(IHCKB)의 위상을 비교하여 제2 위상검출신호(P_DET2)를 생성하는 제2 위상비교부(242), 및 오토 트레이닝 모드에 진입한 이후 제1 위상검출신호(P_DET1) 및 제2 위상검출신호(P_DET2)를 예정된 제2 횟수 - 예정된 제1 횟수보다 작음 - 반복하여 입력받고, 그 결과에 응답하여 클록선택신호(CLK_CHOICE)의 논리레벨을 결정하는 제2 논리레벨 변동부(244)를 구비한다.

여기서, 제2 논리레벨 변동부(244)는, 제1 위상검출신호(P_DET1) 및 제2 위상검출신호(P_DET2)가 서로 동일한 논리레벨을 갖는 상태 또는 서로 상반되는 논리레벨을 갖는 상태를 예정된 제2 시간 - 예정된 선택클록(IWCK_SEL)의 주기가 예정된 제2 횟수 반복되는 만큼에 대응하는 시간임 - 동안 유지할 때, 그에 대응하여 클록선택신호(CLK_CHOICE)의 논리레벨을 결정한다.

예컨대, 오토 트레이닝 제어신호(AUTO_WCK2WK)가 활성화되어 오토 트레이닝 모드에 진입한 이후 첫 번째 인가되는 예정된 선택클록(IWCK_SEL)의 주기에서 제1 위상검출신호(P_DET1)와 제2 위상검출신호(P_DET2)가 서로 같은 논리레벨을 갖는다고 하여 바로 클록선택신호(CLK_CHOICE)의 논리레벨을 로직'하이'(High)로 결정하는 것이 아니라 오토 트레이닝 머드에 진입한 이후 첫 번째부터 두 번째 - 제2 횟수가 '2'이라고 가정한 경우임 - 까지 인가되는 예정된 선택클록(IWCK_SEL)의 주기에서 연속으로 제1 위상검출신호(P_DET1)와 제2 위상검출신호(P_DET2)가 모두 서로 같은 논리레벨을 가질 때 클록선택신호(CLK_CHOICE)의 논리레벨을 로직'하이'(High)로 결정하여 예정된 선택클록(IWCK_SEL)이 클록선택부(260)의 출력클록으로 선택될 수 있도록 한다.

반대로, 오토 트레이닝 제어신호(AUTO_WCK2WK)가 활성화되어 오토 트레이닝 모드에 진입한 이후 첫 번째 인가되는 예정된 선택클록(IWCK_SEL)의 주기에서 제1 위상검출신호(P_DET1)와 제2 위상검출신호(P_DET2)가 서로 상반되는 논리레벨을 갖는다고 하여 바로 클록선택신호(CLK_CHOICE)의 논리레벨을 로직'로우'(Low)로 결정하는 것이 아니라 오토 트레이닝 모드에 진입한 이후 첫 번째부터 두 번째 - 제2 횟수가 '2'이라고 가정한 경우임 - 까지 인가되는 예정된 선택클록(IWCK_SEL)의 주기에서 연속으로 제1 위상검출신호(P_DET1)와 제2 위상검출신호(P_DET2)가 모두 서로 상반되는 논리레벨을 가질 때 클록선택신호(CLK_CHOICE)의 논리레벨을 로직'로우'(Low)로 결정하여 예정된 선택클록(IWCK_SEL)을 예정된 시간(tSELF)만큼 지연시킨 클록(DLY_IWCK)이 클록선택부(260)의 출력클록으로 선택될 수 있도록 한다.

전술한 제1 위상검출부(230) 및 제2 위상검출부(240)에서 모두 사용되는 예정된 선택클록(IWCK_SEL)은, 다수의 다중위상 데이터 분주클록(IWCK0, IWCK90, IWCK180, IWCK270) 중 데이터 분주클록(DIV_WCK)과 그 위상이 동일하지도 않고 상반되지도 않은 다중위상 데이터 분주클록(IWCK90, IWCK270)이 된다. 이때, 다수의 다중위상 데이터 분주클록(IWCK0, IWCK90, IWCK180, IWCK270) 중 데이터 분주클록(DIV_WCK)과 그 위상이 동일하지도 않고 상반되지도 않은 다중위상 데이터 분주클록(IWCK90, IWCK270)이 여러개일 경우 어떠한 클록을 예정된 선택클록(IWCK_SEL)으로서 출력할지는 설계자에 의해 미리 결정될 수 있는 부분이다.

또한, 제1 위상검출부(230) 및 제2 위상검출부(240)는, 오토 트레이닝 제어신호(AUTO_WCK2WK)가 활성화되어 오토 트레이닝 모드에 진입한 이후에 그 동작이 시작되도록 한정되어 있는 것을 알 수 있으며, 특히, 오토 트레이닝 모드에 진입한 이후 제1 위상검출부(230)와 제2 위상검출부(240)가 동시에 동작을 시작하기는 하지만 제2 위상검출부(240)의 동작에 의해 클록선택신호(CLK_CHOICE)의 논리레벨이 먼저 결정되고, 이어서 제1 위상검출부(230)의 동작에 의해 반전제어신호(PHASE_REVERSE)의 논리레벨이 결정되도록 하는 것을 알 수 있다.

이와 같이 오토 트레이닝 모드에 진입한 이후 제1 위상검출부(230)와 제2 위상검출부(240)가 동시에 동작을 시작하지만 그 동작이 종료되는 시점을 다르게 한 이유는, 제1 위상검출부(230)의 동작에 의해 반전제어신호(PHASE_REVERSE)의 논리레벨이 제2 위상검출부(240)의 동작에 의해 출력되는 클록선택신호(CLK_CHOICE)의 논리레벨보다 먼저 결정되어 버리면, 제2 위상검출부(240)의 동작에 의해 출력되는 클록선택신호(CLK_CHOICE)의 논리레벨이 달라질 수 있기 때문이다. 즉, 제1 위상검출부(230)의 동작에 의해 출력되는 반전제어신호(PHASE_REVERSE)에 의해 예정된 선택클록(IWCK_SEL)의 위상이 반전되지 않는 경우에서는 제2 위상검출부(240)의 동작에 아무런 영향도 미치지 않는다. 하지만, 제1 위상검출부(230)의 동작에 의해 출력되는 반전제어신호(PHASE_REVERSE)에 의해 예정된 선택클록(IWCK_SEL)의 위상이 반전되는 경우에는 제2 위상검출부(240)로 입력되는 예정된 선택클록(IWCK_SEL)의 위상이 갑자기 반전되어 들어오는 경우가 되므로 제2 위상검출부(240)의 출력결과가 갑자기 달라질 수 있다. 따라서, 제1 위상검출부(230)의 동작에 앞서서 제2 위상검출부(240)의 동작이 종료되어야 한다.

그리고, 클록선택부(260)는, 예정된 선택클록(IWCK_SEL)을 예정된 시간(tSELF)만큼 지연시켜 지연된 선택클록(DLY_IWCK)으로서 출력하는 제2 셀프 보정 지연부(264), 및 클록선택신호(CLK_CHOICE)에 응답하여 예정된 선택클록(IWCK_SEL)과 지연된 선택클록(DLY_IWCK) 중 어느 하나의 클록을 선택하여 출력하는 선택 출력부(266)를 구비한다.

여기서, 제2 셀프 보정 지연부(264)가 갖는 예정된 시간(tSELF)에 해당하는 지연량은 고정된 값이 아니다. 즉, 설계자에 의해 얼마든지 그 값이 얼마든지 바뀔 수 있다. 예컨대, 반도체 메모리 장치의 동작속도에 따라 예정된 시간(tSELF)에 해당하는 지연량의 값이 달라질 수 있다.

전술한 제1 위상검출부(230)와 제2 위상검출부(240)의 동작이 완료되어 반전제어신호(PHASE_REVERSE)와 클록선택신호(CLK_CHOICE)의 논리레벨이 결정되면, 제1 시스템 클록(IHCKA)과 클록선택부(260)에서 출력되는 클록(IWCK_CHOICE)이 일정오차범위 이내에서 그 위상이 서로 동기화된 상태가 될 것이다.

따라서, 선택적으로 노말 트레이닝 모드에 진입하여 제1 시스템 클록(IHCKA)과 클록선택부(260)에서 출력되는 클록(IWCK_CHOICE)를 더 정교하게 동기화시키는 동작을 수행하는 것이 가능하다. 이와 같이, 노말 트레이닝 모드에 진입할 때 사용되는 구성요소가 상기의 제3 위상검출부(290)와 신호전송부(295)이며, 그 상세한 동작은 이미 종래에 공지된 사항이므로 여기에서는 더 자세히 설명하지 않도록 하겠다.

그리고, 오토 트레이닝 모드에서 탈출한 이후 일정오차범위 이내에서 그 위상이 서로 동기화된 제1 시스템 클록(IHCKA)과 클록선택부(260)에서 출력되는 클록(IWCK_CHOICE)을 사용하여 실제 데이터 입/출력 동작에 적용되는 라이트 레이턴시(WL) 값과 컬럼 레이턴시(CL) 값을 셋팅하는 것이 가능하다. 이와 같이, 실제 데이터 입/출력 동작에 적용되는 라이트 레이턴시(WL) 값과 컬럼 레이턴시(CL) 값을 셋팅하기 위해 사용되는 구성요소가 상기의 레이턴시 지연부(270)와 클록 레이턴시 카운터(275), 및 모드 레지스터 셋(MRS, 280)이다.

구체적으로, 레이턴시 지연부(270)는 제1 시스템 클록(IHCKA) 설정된 지연량(tREPLICA)만큼 지연하여 출력(IHCKC)한다. 이때, 제1 시스템 클록(IHCKA)이 클록선택부(260)에서 출력되는 클록(IWCK_CHOICE)과 거의 동기화 상태였기 때문에 레이턴시 지연부(270)에서 출력되는 클록(IHCKC)은 클록선택부(260)에서 출력되는 클록(IWCK_CHOICE)과 설정된 지연량(tREPLICA)만큼의 위상차이를 갖는 상태가 된다.

그리고, 클록 레이턴시 카운터(275)는, 레이턴시 지연부(270)에서 출력되는 클록(IHCKC)과 클록선택부(260)에서 출력되는 클록(IWCK_CHOICE)의 위상차이를 클록선택부(260)에서 출력되는 클록(IWCK_CHOICE)의 주기단위로 카운팅한다.

이때, 설정된 지연량(tREPLICA)은 데이터 클록 입력부(210)의 클록분주부(214)와 위상분할부(216)의 동작지연량에 대응하는 크기를 가지므로 클록 레이턴시 카운터(275)는 레이턴시 지연부(270)는 외부에서 입력되는 데이터 클록(WCK, WCKB)과 예정된 선택클록(IWCK_SEL)사이의 지연시간동안 클록선택부(260)의 출력클록(IWCK_CHOICE)의 주기가 몇 번 반복되는지를 카운팅하게 된다.

그리고, 모드 레지스터 셋(MRS, 280)은, 클록 레이턴시 카운터(275)의 동작이 종료된 이후에 그 출력신호(CLK_CNT)에 응답하여 라이트 레이턴시(WL)와 컬럼 레이턴시(CL)의 값을 결정하는 동작을 수행한다.

예컨대, 모드 레지스터 셋(MRS, 280) 내부에는, 클록 레이턴시 카운터(275)의 출력신호가 '2'일 경우 라이트 레이턴시(WL)는 '3'이고 컬럼 레이턴시(CL)는 '5'로 설정시킨다고 하는 셋팅 값이 설계자에 의해 미리 결정되어 있을 것이다. 따라서, 클록 레이턴시 카운터(275)의 출력신호 값이 결정되면 모드 레지스터 셋(MRS, 280)에 미리 설정되어 있는 셋팅 값에 의해 라이트 레이턴시(WL)와 컬럼 레이턴시(CL)의 값이 자동으로 결정되게 된다.

도 3a 내지 도 3d는 도 2에 도시된 본 발명의 실시예에 따른 오토 동기화 모드에서의 클록 정렬 트레이닝 동작을 수행하는 반도체 메모리 장치의 동작을 설명하기 위해 도시한 타이밍 다이어그램.

도 3a 내지 도 3d에 도시된 타이밍 다이어그램은 제1 위상비교부(232)의 동작에 의해 출력되는 제1 위상검출신호(P_DET1)와 제2 위상비교부(242)의 동작에 의해 출력되는 제2 위상검출신호(P_DET2)이 가질 수 있는 논리레벨의 각 상태를 나열하고, 그 상태에 따라 제1 위상검출부(230)에서 출력되는 반전제어신호(PHASE_REVERSE)의 논리레벨과 제2 위상검출부(240)에서 출력되는 클록선택신호(CLK_CHOICE)의 논리레벨이 어떻게 결정되어야 하는지를 설명하기 위해 도시한 도면이다.

먼저, 도 3a를 참조하면, 제1 시스템 클록(IHCKA)의 에지에서 예정된 선택클록(IWCK_SEL)이 활성화상태를 유지하므로 제1 위상검출신호(P_DET1)가 'match'상태가 된다. 마찬가지로, 제2 시스템 클록(IHCKB)의 에지에서 예정된 선택클록(IWCK_SEL)이 활성화상태를 유지하므로 제2 위상검출신호(P_DET2)도 'match'상태가 된다.

이렇게, 제1 위상검출신호(P_DET1)와 제2 위상검출신호(P_DET2)가 모두 'match'상태가 되므로, 제1 시스템 클록(IHCKA)의 상승 에지(rising edge)와 예정된 선택클록(IWCK_SEL)의 상승 에지 - 또는 제1 시스템 클록(IHCKA)의 하강 에지(falling edge)와 예정된 선택클록(IWCK_SEL)의 하강 에지 - 가 설정된 오차 범위에 속하는 것을 알 수 있다. 따라서, 클록선택신호(CLK_CHOICE)를 활성화시켜 예정된 선택클록(IWCK_SEL)이 클록선택부(260)에서 출력될 수 있도록 한다.

또한, 제1 위상검출신호(P_DET1)가 'match'상태가 되어 제1 시스템 클록(IHCKA)의 상승 에지와 예정된 선택클록(IWCK_SEL)의 상승 에지 - 또는 제1 시스템 클록(IHCKA)의 하강 에지와 예정된 선택클록(IWCK_SEL)의 하강 에지 - 가 설정된 오차 범위에 속한다는 것은 제1 시스템 클록(IHCKA)과 예정된 선택클록(IWCK_SEL)의 위상을 동기화시키기 위해 더 이상의 추가적인 동작이 필요없다는 것을 의미하므로, 반전제어신호(PHASE_REVERSE)를 비활성화시켜 예정된 선택클록(IWCK_SEL)의 위상을 반전시키지 않는다.

도 3b를 참조하면, 제1 시스템 클록(IHCKA)의 에지에서 예정된 선택클록(IWCK_SEL)이 비활성화상태를 유지하므로 제1 위상검출신호(P_DET1)가 'mis-match'상태가 된다. 마찬가지로, 제2 시스템 클록(IHCKB)의 에지에서 예정된 선택클록(IWCK_SEL)이 비활성화상태를 유지하므로 제2 위상검출신호(P_DET2)도 'mis-match'상태가 된다.

이렇게, 제1 위상검출신호(P_DET1)와 제2 위상검출신호(P_DET2)가 모두 'mis-match'상태가 되므로, 제1 시스템 클록(IHCKA)의 상승 에지와 예정된 선택클록(IWCK_SEL)의 하강 에지 - 또는 제1 시스템 클록(IHCKA)의 하강 에지와 예정된 선택클록(IWCK_SEL)의 상승 에지 - 가 설정된 오차 범위에 속하는 것을 알 수 있다. 따라서, 클록선택신호(CLK_CHOICE)를 활성화시켜 예정된 선택클록(IWCK_SEL)이 클록선택부(260)에서 출력될 수 있도록 한다.

또한, 제1 위상검출신호(P_DET1)가 'mis-match'상태가 되어 제1 시스템 클록(IHCKA)의 상승 에지와 예정된 선택클록(IWCK_SEL)의 하강 에지 - 또는 제1 시스템 클록(IHCKA)의 하강 에지와 예정된 선택클록(IWCK_SEL)의 상승 에지 - 가 설정된 오차 범위에 속한다는 것은 제1 시스템 클록(IHCKA)과 예정된 선택클록(IWCK_SEL)의 위상을 동기화시키기 위해 제1 시스템 클록(IHCKA)과 예정된 선택클록(IWCK_SEL) 중 어느 한 클록의 위상이 반전되어야 하는 것을 의미하므로, 반전제어신호(PHASE_REVERSE)를 활성화시켜 예정된 선택클록(IWCK_SEL)의 위상을 반전시킨다.

이렇게, 반전제어신호(PHASE_REVERSE)에 의해 그 위상이 반전된 예정된 선택클록(IWCK_SELB)는 제1 시스템 클록(IHCKA)과 설정된 오차 범위 내에서 동기화되는 것을 알 수 있다.

도 3c를 참조하면, 제1 시스템 클록(IHCKA)의 에지에서 예정된 선택클록(IWCK_SEL)이 활성화상태를 유지하므로 제1 위상검출신호(P_DET1)가 'match'상태가 된다. 하지만, 제2 시스템 클록(IHCKB)의 에지에서 예정된 선택클록(IWCK_SEL)이 비활성화상태를 유지하므로 제2 위상검출신호(P_DET2)는 'mis-match'상태가 된다.

이렇게, 제1 위상검출신호(P_DET1)는 'match'상태가 되고 제2 위상검출신호(P_DET2)는 'mis-match'상태가 된다는 것은, 제1 시스템 클록(IHCKA)의 상승 에지와 예정된 선택클록(IWCK_SEL)의 상승 에지 - 또는 제1 시스템 클록(IHCKA)의 하강 에지와 예정된 선택클록(IWCK_SEL)의 하강 에지 - 가 설정된 오차 범위를 벗어난 상태라는 것을 알 수 있다. 따라서, 클록선택신호(CLK_CHOICE)를 비활성화시켜 예정된 선택클록(IWCK_SEL)을 예정된 시간(tSELF)만큼 지연시킨 클록(DLY_IWCK)이 클록선택부(260)에서 출력될 수 있도록 한다. 이렇게, 클록선택부(260)에서 출력되는 예정된 선택클록(IWCK_SEL)을 예정된 시간(tSELF)만큼 지연시킨 클록(DLY_IWCK)의 상승 에지와 제1 시스템 클록(IHCKA)의 상승 에지 - 예정된 선택클록(IWCK_SEL)을 예정된 시간(tSELF)만큼 지연시킨 클록(DLY_IWCK)의 하강 에지와 제1 시스템 클록(IHCKA)의 하강 에지 - 는 그 위상이 설정된 오차 범위내로 들어오게 되는 것을 알 수 있다.

또한, 제1 위상검출신호(P_DET1)가 'match'상태가 되어 제1 시스템 클록(IHCKA)의 상승 에지와 예정된 선택클록(IWCK_SEL)을 예정된 시간(tSELF)만큼 지연시킨 클록(DLY_IWCK)의 상승 에지 - 또는 제1 시스템 클록(IHCKA)의 하강 에지와 예정된 선택클록(IWCK_SEL)을 예정된 시간(tSELF)만큼 지연시킨 클록(DLY_IWCK)의 하강 에지 - 가 설정된 오차 범위에 속한다는 것은 제1 시스템 클록(IHCKA)과 예정된 선택클록(IWCK_SEL)을 예정된 시간(tSELF)만큼 지연시킨 클록(DLY_IWCK)의 위상을 동기화시키기 위해 더 이상의 추가적인 동작이 필요없다는 것을 의미하므로, 반전제어신호(PHASE_REVERSE)를 비활성화시켜 예정된 선택클록(IWCK_SEL)의 위상을 반전시키지 않게 되고, 따라서, 예정된 선택클록(IWCK_SEL)을 예정된 시간(tSELF)만큼 지연시킨 클록(DLY_IWCK)의 위상도 반전되지 않는다.

도 3d를 참조하면, 제1 시스템 클록(IHCKA)의 에지에서 예정된 선택클록(IWCK_SEL)이 비활성화상태를 유지하므로 제1 위상검출신호(P_DET1)가 'mis-match'상태가 된다. 하지만, 제2 시스템 클록(IHCKB)의 에지에서 예정된 선택클록(IWCK_SEL)이 활성화상태를 유지하므로 제2 위상검출신호(P_DET2)는 'match'상태가 된다.

이렇게, 제1 위상검출신호(P_DET1)는 'mis-match'상태가 되고 제2 위상검출신호(P_DET2)는 'match'상태가 된다는 것은, 제1 시스템 클록(IHCKA)의 상승 에지와 예정된 선택클록(IWCK_SEL)의 하강 에지 - 또는 제1 시스템 클록(IHCKA)의 하강 에지와 예정된 선택클록(IWCK_SEL)의 상승 에지 - 가 설정된 오차 범위를 벗어난 상태라는 것을 알 수 있다. 따라서, 클록선택신호(CLK_CHOICE)를 비활성화시켜 예정된 선택클록(IWCK_SEL)을 예정된 시간(tSELF)만큼 지연시킨 클록(DLY_IWCK)이 클록선택부(260)에서 출력될 수 있도록 한다. 이렇게, 클록선택부(260)에서 출력되는 예정된 선택클록(IWCK_SEL)을 예정된 시간(tSELF)만큼 지연시킨 클록(DLY_IWCK)의 상승 에지와 제1 시스템 클록(IHCKA)의 하강 에지 - 예정된 선택클록(IWCK_SEL)을 예정된 시간(tSELF)만큼 지연시킨 클록(DLY_IWCK)의 하강 에지와 제1 시스템 클록(IHCKA)의 상승 에지 - 는 그 위상이 설정된 오차 범위내로 들어오게 되는 것을 알 수 있다.

또한, 제1 위상검출신호(P_DET1)가 'mis-match'상태가 되어 제1 시스템 클록(IHCKA)의 상승 에지와 예정된 선택클록(IWCK_SEL)을 예정된 시간(tSELF)만큼 지연시킨 클록(DLY_IWCK)의 하강 에지 - 또는 제1 시스템 클록(IHCKA)의 하강 에지와 예정된 선택클록(IWCK_SEL)을 예정된 시간(tSELF)만큼 지연시킨 클록(DLY_IWCK)의 상승 에지 - 가 설정된 오차 범위에 속한다는 것은 제1 시스템 클록(IHCKA)과 예정된 선택클록(IWCK_SEL)을 예정된 시간(tSELF)만큼 지연시킨 클록(DLY_IWCK)의 위상을 동기화시키기 위해 제1 시스템 클록(IHCKA)과 예정된 선택클록(IWCK_SEL)을 예정된 시간(tSELF)만큼 지연시킨 클록(DLY_IWCK) 중 어느 한 클록의 위상이 반전되어야 하는 것을 의미하므로, 반전제어신호(PHASE_REVERSE)를 활성화시켜 예정된 선택클록(IWCK_SEL)을 예정된 시간(tSELF)만큼 지연시킨 클록(DLY_IWCK)의 위상을 반전시킨다.

이렇게, 반전제어신호(PHASE_REVERSE)에 의해 그 위상이 반전된 예정된 선택클록(IWCK_SEL)을 예정된 시간(tSELF)만큼 지연시킨 클록(DLY_IWCKB)는 제1 시스템 클록(IHCKA)과 설정된 오차 범위 내에서 동기화되는 것을 알 수 있다.

이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 오토 동기화 모드에서의 클록 정렬 트레이닝 동작시 외부에서 인가되는 시스템 클록과 데이터 클록 지터(jitter)가 발생하였는지 여부를 판단할 수 있도록 비교 대상이 되는 시스템 클록과 데이터 클록 - 제1 시스템 클록(IHCKA)과 예정된 선택클록(IWCK_SEL)을 의미함 - 이 예정된 시간(tSELF) 차이를 두고 각각 비교될 수 있도록 한다. 그 결과 지터(jitter)가 발생된 것으로 판단되면 둘 중 어느 한 클록의 위상을 보상함으로써 두 클록이 설정된 오차 범위 내에서 동기화될 수 있도록 한다.

이로 인해, 외부에서 인가되는 시스템 클록과 데이터 클록에 지터(jitter)가 발생하더라도, 이를 이용한 데이터 쓰기 동작이나 데이터 읽기 동작시 클록 도메인 교차 실패(clock domain crossing fail)이 발생하는 것을 방지할 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.

200 : 시스템 클록 입력부 210 : 데이터 클록 입력부
230 : 제1 위상검출부 240 : 제2 위상검출부
260 : 클록선택부

Claims

시스템 클록을 입력받기 위한 시스템 클록입력부;
반전제어신호에 응답하여 그 위상의 반전여부가 결정되는 데이터 클록을 입력받기 위한 데이터 클록입력부;
상기 데이터 클록의 위상을 기준으로 상기 시스템 클록의 위상을 검출하여 제1 위상검출신호를 생성하고, 상기 제1 위상검출신호에 응답하여 상기 반전제어신호의 논리레벨을 결정하는 제1 위상검출부;
상기 데이터 클록의 위상을 기준으로 상기 시스템 클록을 예정된 시간만큼 지연시킨 클록의 위상을 검출하여 제2 위상검출신호를 생성하고, 상기 제1 및 제2 위상검출신호에 응답하여 클록선택신호의 논리레벨을 결정하는 제2 위상검출부; 및
상기 클록선택신호에 응답하여 상기 데이터 클록과 상기 데이터 클록을 상기 예정된 시간만큼 지연시킨 클록 중 어느 하나의 클록을 선택하여 출력하는 클록선택부
를 구비하는 반도체 메모리 장치.
제1항에 있어서,
상기 클록선택부에서 출력되는 클록의 위상을 기준으로 상기 시스템 클록의 위상을 검출하고, 그 결과에 대응하여 트레이닝 정보신호를 생성하기 위한 제3 위상검출부; 및
상기 트레이닝 정보신호를 외부로 전송하기 위한 신호전송부를 더 구비하는 반도체 메모리 장치.
제1항에 있어서,
상기 시스템 클록을 상기 데이터 클록 입력부의 동작 지연량에 대응하는 만큼 지연시켜 출력하기 위한 레이턴시 지연부;
상기 레이턴시 지연부에서 출력되는 클록과 상기 클록선택부에서 출력되는 클록간의 위상 차이를 상기 클록선택부에서 출력되는 클록의 주기단위로 카운팅하기 위한 클록 레이턴시 카운터; 및
상기 클록 레이턴시 카운터의 출력신호에 응답하여 라이트 레이턴시 값과 컬럼 레이턴시 값을 셋팅하는 모드 레지스터 셋을 더 구비하는 반도체 메모리 장치.
제1항에 있어서,
상기 데이터 클록은 상기 시스템 클록보다 예정된 배수만큼 높은 주파수를 갖는 것을 특징으로 하는 반도체 메모리 장치.
제4항에 있어서,
상기 데이터 클록 입력부는,
데이터 신호의 입력시점을 동기화시키기 위한 데이터 클록을 외부에서 입력받아 버퍼링하기 위한 데이터 클록 버퍼링부;
상기 데이터 클록 버퍼링부에서 출력된 클록의 위상을 분주하여 그 주파수가 상기 시스템 클록과 동일한 데이터 분주클록을 생성하되, 상기 반전제어신호에 응답하여 상기 데이터 분주클록 위상의 반전여부가 결정되는 클록분주부; 및
상기 데이터 분주클록에 응답하여 각각 예정된 크기의 위상차이를 갖는 다수의 다중위상 데이터 분주클록을 생성하기 위한 위상분할부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제4항에 있어서,
상기 데이터 클록 입력부는,
데이터 신호의 입력시점을 동기화시키기 위한 데이터 클록을 외부에서 입력받아 버퍼링하기 위한 데이터 클록 버퍼링부;
상기 데이터 클록 버퍼링부에서 출력된 클록의 위상을 분주하여 그 주파수가 상기 시스템 클록과 동일한 데이터 분주클록을 생성하는 클록분주부; 및
상기 데이터 분주클록에 응답하여 각각 예정된 크기의 위상차이를 갖는 다수의 다중위상 데이터 분주클록을 생성하되, 상기 반전제어신호에 응답하여 상기 다수의 다중위상 데이터 분주클록 위상의 반전여부가 결정되는 위상분할부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제5항 또는 제6항에 있어서,
상기 시스템 클록 입력부는,
어드레스 신호 및 커맨드 신호의 입력시점을 동기화시키기 위한 시스템 클록을 외부에서 입력받아 버퍼링하기 위한 시스템 클록 버퍼링부;
상기 시스템 클록 버퍼링부에서 출력된 클록을 설정된 지연량 - 상기 클록분주부와 상기 위상분할부의 동작 지연량에 대응하는 크기임 - 만큼 지연하여 제1 시스템 클록으로서 출력하는 복제 지연부; 및
상기 제1 시스템 클록을 상기 예정된 시간만큼 지연시켜 제2 시스템 클록을 생성하기 위한 제1 셀프 보정 지연부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제7항에 있어서,
상기 제1 위상검출부는,
오토 트레이닝 모드에 진입한 이후 상기 다수의 다중위상 데이터 분주클록 중 예정된 선택클록의 위상과 상기 제1 시스템 클록의 위상을 비교하여 상기 제1 위상검출신호를 생성하는 제1 위상비교부; 및
상기 오토 트레이닝 모드에 진입한 이후 상기 제1 위상검출신호를 예정된 제1 횟수 반복하여 입력받고, 그 결과에 응답하여 상기 반전제어신호의 논리레벨을 결정하는 제1 논리레벨 변동부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제8항에 있어서,
상기 제2 위상검출부는,
상기 오토 트레이닝 모드에 진입한 이후 상기 예정된 선택클록의 위상과 상기 제2 시스템 클록의 위상을 비교하여 상기 제2 위상검출신호를 생성하는 제2 위상비교부; 및
상기 오토 트레이닝 모드에 진입한 이후 상기 제1 및 제2 위상검출신호를 예정된 제2 횟수 - 상기 예정된 제1 횟수보다 작음 - 반복하여 입력받고, 그 결과에 응답하여 상기 클록선택신호의 논리레벨을 결정하는 제2 논리레벨 변동부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제9항에 있어서,
상기 제1 논리레벨 변동부는,
상기 제1 위상검출신호가 예정된 제1 시간 - 상기 예정된 선택클록의 주기가 상기 예정된 제1 횟수 반복되는 만큼에 대응하는 시간임 - 동안 동일한 논리레벨을 유지할 때, 그에 대응하여 상기 반전제어신호의 논리레벨을 변경하는 것을 특징으로 하는 반도체 메모리 장치.
제10항에 있어서,
상기 제2 논리레벨 변동부는,
상기 제1 및 제2 위상검출신호가 서로 동일한 논리레벨을 갖는 상태 또는 서로 상반되는 논리레벨을 갖는 상태를 예정된 제2 시간 - 상기 예정된 선택클록의 주기가 상기 예정된 제2 횟수 반복되는 만큼에 대응하는 시간임 - 동안 유지할 때, 그에 대응하여 상기 클록선택신호의 논리레벨을 결정하는 것을 특징으로 하는 반도체 메모리 장치.
제11항에 있어서,
상기 클록선택부는,
상기 예정된 선택클록을 상기 예정된 시간만큼 지연시켜 지연된 선택클록으로서 출력하는 제2 셀프 보정 지연부; 및
상기 클록선택신호에 응답하여 상기 예정된 선택클록과 상기 지연된 선택클록 중 어느 하나의 클록을 선택하여 출력하는 선택 출력부를 구비하는 반도체 메모리 장치.
제12항에 있어서,
상기 예정된 선택클록은,
상기 다수의 다중위상 데이터 분주클록 중 상기 데이터 분주클록과 그 위상이 동일하지도 않고 상반되지도 않은 다중위상 데이터 분주클록인 것을 특징으로 하는 반도체 메모리 장치.
시스템 클록을 입력받는 단계;
반전제어신호에 응답하여 그 위상의 반전여부가 결정되는 데이터 클록을 입력받는 단계;
상기 데이터 클록의 위상을 기준으로 상기 시스템 클록의 위상을 검출하여 제1 위상검출신호를 생성하고, 상기 시스템 클록의 위상을 예정된 시간만큼 지연시킨 클록의 위상을 검출하여 제2 위상검출신호를 생성하는 단계;
상기 제1 및 제2 위상검출신호에 응답하여 상기 데이터 클록과 상기 데이터 클록을 상기 예정된 시간만큼 지연시킨 클록 중 어느 하나의 클록을 선택하는 단계; 및
상기 선택하는 단계가 수행된 이후 상기 제1 위상검출신호에 응답하여 상기 반전제어신호의 논리레벨을 결정하는 단계
를 포함하는 반도체 메모리 장치의 동작방법.
제14항에 있어서,
상기 논리레벨을 결정하는 단계가 수행된 이후 상기 선택하는 단계를 통해 선택된 클록의 위상을 기준으로 상기 시스템 클록의 위상을 검출하고, 그 결과에 대응하여 트레이닝 정보신호를 생성하는 단계; 및
상기 트레이닝 정보신호를 외부로 전송하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
제14항에 있어서,
상기 데이터 클록은 상기 시스템 클록보다 예정된 배수만큼 높은 주파수를 갖는 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
제16항에 있어서,
상기 데이터 클록을 입력받는 단계는,
데이터 신호의 입력시점을 동기화시키기 위한 데이터 클록을 외부에서 입력받아 버퍼링하는 단계;
상기 데이터 클록 버퍼링부에서 출력된 클록의 위상을 분주하여 그 주파수가 상기 시스템 클록과 동일한 데이터 분주클록을 생성하되, 상기 반전제어신호에 응답하여 상기 데이터 분주클록 위상의 반전여부를 결정하는 단계; 및
상기 데이터 분주클록에 응답하여 각각 예정된 크기의 위상차이를 갖는 다수의 다중위상 데이터 분주클록을 생성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
제16항에 있어서,
상기 데이터 클록을 입력받는 단계는,
데이터 신호의 입력시점을 동기화시키기 위한 데이터 클록을 외부에서 입력받아 버퍼링하는 단계;
상기 데이터 클록 버퍼링부에서 출력된 클록의 위상을 분주하여 그 주파수가 상기 시스템 클록과 동일한 데이터 분주클록을 생성하는 단계; 및
상기 데이터 분주클록에 응답하여 각각 예정된 크기의 위상차이를 갖는 다수의 다중위상 데이터 분주클록을 생성하되, 상기 반전제어신호에 응답하여 상기 다수의 다중위상 데이터 분주클록 위상의 반전여부를 결정하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
제17항 또는 제18항에 있어서,
상기 시스템 클록을 입력받는 단계는,
어드레스 신호 및 커맨드 신호의 입력시점을 동기화시키기 위한 시스템 클록을 외부에서 입력받아 버퍼링하는 단계;
상기 시스템 클록 버퍼링부에서 출력된 클록을 설정된 지연량 - 상기 데이터 분주클록을 생성하는 단계와 상기 다수의 다중위상 데이터 분주클록을 생성하는 단계의 동작 지연량에 대응하는 크기임 - 만큼 지연하여 제1 시스템 클록으로서 출력하는 단계; 및
상기 제1 시스템 클록을 상기 예정된 시간만큼 지연시켜 제2 시스템 클록을 생성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
제19항에 있어서,
상기 제1 및 제2 위상검출신호를 생성하는 단계는,
상기 다수의 다중위상 데이터 분주클록 중 예정된 선택클록의 위상과 상기 제1 시스템 클록의 위상을 비교하여 상기 제1 위상검출신호를 생성하는 단계; 및
상기 다수의 다중위상 데이터 분주클록 중 예정된 선택클록의 위상과 상기 제2 시스템 클록의 위상을 비교하여 상기 제2 위상검출신호를 생성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
제20항에 있어서,
상기 선택하는 단계는,
상기 제1 및 제2 위상검출신호가 서로 동일한 논리레벨을 갖는 것에 대응하여 상기 데이터 클록을 선택하여 출력하는 단계; 및
상기 제1 및 제2 위상검출신호가 서로 상반되는 논리레벨을 갖는 것에 대응하여 상기 데이터 클록을 상기 예정된 시간만큼 지연시킨 클록을 선택하여 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
제21항에 있어서,
상기 논리레벨을 결정하는 단계는,
상기 선택하는 단계가 수행된 이후 상기 제1 위상검출신호가 제1 논리레벨을 갖는 것에 응답하여 상기 반전제어신호의 논리레벨이 제1 논리레벨을 갖도록 제어함으로써 상기 데이터 클록의 위상이 반전되지 않는 상태로 입력되도록 하는 단계; 및
상기 선택하는 단계가 수행된 이후 상기 제1 위상검출신호가 제2 논리레벨을 갖는 것에 응답하여 상기 반전제어신호의 논리레벨이 제2 논리레벨을 갖도록 제어함으로써 상기 데이터 클록의 위상이 반전된 상태로 입력되도록 하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
제19항에 있어서,
상기 제1 시스템 클록을 상기 설정된 지연량만큼 지연하는 레이턴시 지연 단계;
상기 레이턴시 지연 단계를 통해 출력되는 클록과 상기 선택하는 단계를 통해 출력되는 클록의 위상 차이를 상기 선택하는 단계를 통해 출력되는 클록의 주기단위로 카운팅하는 단계; 및
상기 카운팅하는 단계의 결과에 따라 라이트 레이턴시 값과 컬럼 레이턴시 값을 셋팅하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
제20항에 있어서,
상기 예정된 선택클록은,
상기 다수의 다중위상 데이터 분주클록 중 상기 데이터 분주클록과 그 위상이 동일하지도 않고 상반되지도 않은 다중위상 데이터 분주클록인 것을 특징으로 하는 반도체 메모리 장치의 동작방법.