JP2004253038A - 半導体記憶装置 - Google Patents
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Abstract
【課題】本発明は、半導体記憶装置内の各メモリ装置が同時に並列動作を実行する際に生じるピーク電流を抑制する半導体記憶装置を提供する。
【解決手段】複数のメモリデバイス１ａ（１ｂ）含む半導体記憶装置において、複数のメモリデバイスをデータ読出時に並列に動作させる第１と第２のグループにそれぞれ分割する。分割した第１および第２のグループに属するセンスアンプを活性化させるタイミングをそれぞれ異ならせる。これに伴い、データ読出時にセンスアンプを活性化させる際に生じるピーク電流の最大値が半導体記憶装置全体において半減する。このピーク電流を抑制することによりデータ読出動作を安定的に実行することができる。
【選択図】 図５
【解決手段】複数のメモリデバイス１ａ（１ｂ）含む半導体記憶装置において、複数のメモリデバイスをデータ読出時に並列に動作させる第１と第２のグループにそれぞれ分割する。分割した第１および第２のグループに属するセンスアンプを活性化させるタイミングをそれぞれ異ならせる。これに伴い、データ読出時にセンスアンプを活性化させる際に生じるピーク電流の最大値が半導体記憶装置全体において半減する。このピーク電流を抑制することによりデータ読出動作を安定的に実行することができる。
【選択図】 図５
Description
【０００１】
【発明の属する技術分野】
本発明は、同一基板上に複数のメモリデバイスを搭載するメモリモジュールに代表される半導体記憶装置に関するものである。
【０００２】
【従来の技術】
ＭＯＳ型半導体記憶装置のうち特にＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は微細化技術の発達に伴い記憶容量が増加の一途をたどってきた。このようなＤＲＡＭの記憶容量の大容量化とともにデータの高速処理すなわちメモリ装置に対して、並列に多ビットのデータ処理を実行することがますます要求される。
【０００３】
しかしながら、このような多ビットのデータ処理を実行する構成においては、複数の内部回路が並列に動作することが必要であり、処理するデータ数が増大するのに応じて、消費電流、特にピーク電流値が過大になる。このため回路を駆動する電源系統への負担が増加し、電源電圧の変動の影響で回路の誤動作に至るおそれが生じる。特開２００１−１６７５８０号公報においては、同時に多ビットのデータを処理する場合たとえばデータ読出時において２つのセンスアンプを同時に活性化させる場合にその活性化タイミングをずらすことにより誤動作の原因となるピーク電流を抑制する方式が開示されている。
【０００４】
【特許文献１】
特開２００１−１６７５８０号公報（図１，ｐ４，５）
【０００５】
【発明が解決しようとする課題】
一方、近年においては、微細化とともに、複数のメモリ装置を同一基板上に搭載することにより記憶容量の大容量化を図るメモリモジュールが注目されている。これは、大容量の情報を格納することができるととともに複数のメモリ装置が独立に並列動作するため多ビットのデータを高速に処理することができる点で効果的である。
【０００６】
しかしながら、このメモリモジュールにおいても複数のメモリ装置の各々が同時に並列動作するため上記において説明したのと同様にメモリモジュール全体としてのピーク電流が増大する。
【０００７】
本発明は、上記のような問題を解決するためになされたものであって、ピーク電流を抑制することにより誤動作を生じさせること無く、安定的な回路動作を実行する半導体記憶装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、同一基板上に形成された、各々が独立にデータ記憶を実行する複数のメモリチップを含む。各メモリチップは、各々が、行列状に配置された複数のメモリセルを有するメモリアレイと、センスアンプと、活性化信号生成部とを含む。センスアンプは、データ読出時に活性化されて、複数のメモリセルのうちのデータ読出対象として選択された選択メモリセルに記憶された記憶データを増幅する。活性化信号生成部は、外部からの所定のコマンド入力に応じてセンスアンプを活性化させる。複数のメモリチップは、データ読出時に並列に動作する第１および第２のグループにそれぞれ分割される。第１のグループに属する各センスアンプと第２のグループに属する各センスアンプとは異なるタイミングで活性化される。
【０００９】
また、半導体記憶装置は、同一基板上に形成された、各々が独立にデータを記憶する複数のメモリチップを含む。各メモリチップは、各々が、行列状に配置されるとともにデータを記憶する複数のメモリセルを有するメモリアレイと、プリチャージ回路と、活性化信号生成部とを含む。メモリアレイは、複数のメモリセルのうちの所定領域毎に設けられたビット線を有する。プリチャージ回路は、データ読出前に、活性化信号に応答してビット線を所定の電圧レベルにプリチャージする。活性化信号生成部は、外部からの所定のコマンド入力に応じて、プリチャージ回路を活性化させる。複数のメモリチップは、データ読出前に並列に動作する第１および第２のグループにそれぞれ分割される。第１のグループに属する各プリチャージ回路と第２のグループに属する各プリチャージ回路は異なるタイミングで活性化される。
【００１０】
また、半導体記憶装置は、同一基板上に形成された、各々が独立にデータを記憶する複数のメモリチップを含む。各メモリチップは、各々が、行列状に配置されるとともにデータを記憶する複数のメモリセルを有するメモリアレイと、センスアンプと、プリアンプと、活性化信号生成部とを含む。センスアンプは、データ読出時に複数のメモリセルのうちのデータ読出対象として選択された選択メモリセルに記憶された記憶データを増幅する。プリアンプは、データ読出時に、活性化されてセンスアンプで増幅された記憶データをさらに増幅する。活性化信号生成部は、外部からの所定のコマンド入力に応じてプリアンプを活性化させる。複数のメモリチップは、データ読出時に並列に動作する第１および第２のグループにそれぞれ分割される。第１のグループに属する各プリアンプと第２のグループに属する各プリアンプとは異なるタイミングで活性化される。
【００１１】
また、半導体記憶装置は、同一基板上に形成された、各々が独立にデータを記憶する複数のメモリチップを含む。各メモリチップは、各々が、行列状に配置されるとともにデータを記憶する複数のメモリセルを有するメモリアレイと、センスアンプと、出力バッファと、活性化信号生成部とを含む。センスアンプは、データ読出時に、複数のメモリセルのうちのデータ読出対象として選択された選択メモリセルに記憶された記憶データを増幅する。出力バッファは、データ読出時に、活性化されてセンスアンプで増幅された記憶データを外部に出力する。活性化信号生成部は、外部からの所定のコマンド入力に応じて出力バッファを活性化する。複数のメモリチップは、データ読出時に並列に動作する第１および第２のグループにそれぞれ分割される。第１のグループに属する各出力バッファと第２のグループに属する各出力バッファとは異なるタイミングで活性化される。
【００１２】
また、半導体記憶装置は、複数のメモリバンクと、複数のセンスアンプと、活性化信号生成回路とを含む。複数のメモリバンクは、各々が、行列状に配置された複数のメモリセルを有する。複数のセンスアンプは、複数のメモリバンクにそれぞれ対応して設けられ、各々がデータ読出対象に選択された複数のメモリセルのうちの選択メモリセルの記憶データを増幅する。活性化信号生成回路は、複数のセンスアンプの活性化を制御する。データ読出時に、複数のメモリバンクのうちの一つが選択され、リフレッシュ動作時に、複数のメモリバンクが選択される。リフレッシュ動作時において、活性化信号生成回路は、複数のセンスアンプが活性化するタイミングをそれぞれ異ならせる。
【００１３】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付しその説明は繰返さない。
【００１４】
（実施の形態１）
図１は、本発明の実施の形態１に従うメモリモジュール１０００の構成を示す概略ブロック図である。
【００１５】
メモリモジュール１０００は、メモリデバイス１ａ，１ｂを同一基板上に複数搭載した半導体記憶装置である。本例においては、この２種類のメモリデバイス１ａおよび１ｂをｍ／２個ずつ搭載する。
【００１６】
メモリモジュール１０００は、各メモリデバイス１ａ（１ｂ）のデータの入出力および信号の授受等に用いられるコネクタ端子群１２を有する。このコネクタ端子群１２に入力される種々の制御信号等に応じてｍ個のメモリデバイスがそれぞれ並列な動作を実行する。
【００１７】
メモリデバイス１ａおよび１ｂは、コネクタ端子群１２と接続されて制御信号の入力やデータの入出力のために用いられる外部ピン群１１を有する。
【００１８】
一例として図１においては、メモリモジュール１０００が有するコネクタ端子群１２の１つのコネクタ端子に電源電圧ＶＣＣが接続され、各メモリデバイスに共通に配置される電源線１３を介して、各メモリデバイスの外部ピン群１１の１つの外部ピンと接続されて動作電圧として電源電圧ＶＣＣを各メモリデバイスに対して供給する構成が示されている。
【００１９】
他のコネクタ端子についても同様の構成であり、コネクタ端子に入力された制御信号等は、各メモリデバイス１ａ（１ｂ）の外部ピンより入力される。
【００２０】
図２は、本発明の実施の形態１に従うメモリデバイス１ａ（１ｂ）の概略ブロック図である。
【００２１】
図２を参照して、本発明の実施の形態１に従うメモリデバイス１ａは、行列状に集積配置されたメモリアレイ５と、外部ピン群１１のうちの１つであるアドレスピン７♯から入力されるアドレスＡＤＤのうちロウアドレスＲＡに基づいてメモリアレイ５の行選択を実行する行選択回路３と、アドレスＡＤＤのうちコラムアドレスＣＡに基づいてメモリアレイ５の列選択を実行する列選択回路４と、列選択回路４の列選択結果に基づいてメモリアレイ５の選択列と入出力線対ＩＯＰとを電気的に結合する入出力制御回路９と、入出力線対ＩＯＰとデータデータ入出力ピン８との間でデータの授受を実行するデータ入出力回路６と、種々の制御信号に応じてメモリデバイス１ａ全体を制御するコントロール回路２とを備える。
【００２２】
コントロール回路２は、制御信号ピン７から入力される種々の制御信号（／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ）およびクロック信号ピン１０から入力されるクロック信号ＣＬＫとに基づいてデバイス内に存在する内部回路に対してコマンド信号および種々の制御信号を出力する。
【００２３】
図３は、本発明の実施の形態１に従うメモリアレイ５および入出力制御回路９の回路構成図である。
【００２４】
図３を参照して、メモリアレイ５は行列状に集積配置された複数のメモリセルＭＣを有する。また、メモリアレイ５は、メモリセル行にそれぞれ対応して設けられる複数のワード線ＷＬと、隣接する２つのメモリセル列を一つのメモリセル列組として、メモリセル列組にそれぞれ対応して設けられる複数のビット線対ＢＬＰとを含む。ビット線対ＢＬＰは、一方のメモリセル列に対応して設けられるビット線ＢＬと、他方のメモリセル列に対応して設けられるビット線／ＢＬとを含む。
【００２５】
各メモリセルＭＣは、アクセストランジスタＡＴＲと、キャパシタＣｐとを有する。アクセストランジスタＡＴＲとキャパシタＣｐは、ビット線ＢＬとセルプレート電圧Ｖｃｐとの間に直列に配置され、アクセストランジスタＡＴＲのゲートは、対応するワード線ＷＬと電気的に結合される。
【００２６】
この対応するワード線ＷＬの活性化に応答してキャパシタＣｐとビット線ＢＬとが電気的に結合される。このキャパシタＣｐに電荷を充電もしくは放電することにより１ビットのデータ記憶を実行することができる。
【００２７】
本例においては、メモリセル行にそれぞれ対応して設けられたワード線ＷＬ１〜ＷＬ４と、メモリセル列組にそれぞれ対応して設けられたビット線対ＢＬＰ１〜ＢＬＰｎ（ｎ：自然数）とが示される。
【００２８】
奇数行のワード線ＷＬ１，ＷＬ３に対応するメモリセルＭＣはビット線ＢＬと電気的に結合され、偶数行のワード線ＷＬ２，ＷＬ４に対応するメモリセルＭＣは相補のビット線／ＢＬと電気的に結合される。なお、ワード線ＷＬ、ビット線対ＢＬＰおよびビット線ＢＬ，／ＢＬは、複数のワード線、複数のビット線対、およびビット線を総括的に標記したものである。なお、本明細書においては、「／」の記号は、反転、否定、相補等を示すものとする。
【００２９】
次に、入出力制御回路９の構成について説明する。
入出力制御回路９は、ビット線対ＢＬＰを電圧ＶＢＬレベル（＝ＶＣＣ／２）にプリチャージするためのＶＢＬ発生回路１５と、ビット線対ＢＬＰ１〜ＢＬＰｎにそれぞれ対応して設けられた、複数のイコライズ回路ＥＱ１〜ＥＱｎ（以下、総称してイコライズ回路ＥＱとも称する）および複数のセンスアンプＳＡ１〜ＳＡｎ（以下、総称して、センスアンプＳＡとも称する）とを含む。
【００３０】
イコライズ回路ＥＱは、ビット線対ＢＬＰのビット線ＢＬおよび相補のビット線／ＢＬの間に直列に接続されたトランジスタＴＱａおよびＴＱｂを有する。
【００３１】
トランジスタＴＱａおよびＴＱｂの接続ノードは、電圧ＶＢＬを発生するＶＢＬ発生回路１５と電気的に結合される。またトランジスタＴＱａおよびＴＱｂのそれぞれのゲートは、制御信号ＢＬＥＱの入力を受ける。たとえば、制御信号ＢＬＥＱ（「Ｈ」レベル）に応答して、各イコライズ回路ＥＱのトランジスタＴＱａおよびＴＱｂは、ターンオンし、各ビット線対ＢＬＰは電圧ＶＢＬレベルにプリチャージされる。なお、トランジスタＴＱａおよびＴＱｂは、一例としてＮチャンネルＭＯＳトランジスタとする。
【００３２】
センスアンプＳＡは、ビット線ＢＬおよび相補のビット線／ＢＬの電圧レベルを制御信号ＳＮ（「Ｈ」レベル）および／ＳＮ（「Ｌ」レベル）の入力に応答して増幅するとともに、データ読出時において増幅したデータ信号を入出力線対ＩＯＰに伝達する。入出力線対ＩＯＰは、入出力線ＩＯ，／ＩＯを含み、それぞれに増幅したデータ信号が伝達される。
【００３３】
図４は、センスアンプＳＡｎの回路構成図である。ここでは、代表的にセンスアンプＳＡｎの構成について説明するが他のセンスアンプＳＡについても同様の構成である。
【００３４】
図４を参照して、センスアンプＳＡｎは、いわゆるクロスカップル型のセンスアンプであり、トランジスタＰＴ０〜ＰＴ２と、トランジスタＮＴ１〜ＮＴ３とを含む。トランジスタＰＴ０は、電源電圧ＶＣＣとノードＮ２との間に配置され、そのゲートは制御信号／ＳＮの入力を受ける。トランジスタＰＴ２およびＮＴ１は、ノードＮ２とノードＮ３との間に配置され、そのゲートはノードＮ１と電気的に結合される。トランジスタＰＴ２とトランジスタＮＴ１とが接続されるノードＮ０は、ビット線ＢＬｎと電気的に結合される。トランジスタＰＴ１およびトランジスタＮＴ２は、ノードＮ２とノードＮ３との間に配置され、そのゲートはそれぞれノードＮ０と電気的に結合される。トランジスタＰＴ１とトランジスタＮＴ２とが接続されるノードＮ１は、ビット線／ＢＬｎと電気的に結合される。トランジスタＮＴ３は、ノードＮ３と接地電圧ＧＮＤとの間に配置され、そのゲートは制御信号ＳＮの入力を受ける。なお、トランジスタＰＴ０〜ＰＴ２は、一例としてＰチャンネルＭＯＳトランジスタとする。トランジスタＮＴ１〜ＮＴ３は、一例としてＮチャンネルＭＯＳトランジスタとする。
【００３５】
たとえば、センスアンプＳＡの活性化すなわち制御信号ＳＮ，／ＳＮが「Ｈ」レベルおよび「Ｌ」レベルに設定されている場合の動作について説明する。一例として、ビット線ＢＬと接続されているノードＮ０の電位が相補のビット線／ＢＬと接続されているノードＮ１の電位よりも高い場合、トランジスタＮＴ２およびＰＴ２がオンし、電位差が増幅される。具体的には、ノードＮ０は「Ｈ」レベル（電源電圧ＶＣＣレベル）、ノードＮ１は「Ｌ」レベル（接地電圧ＧＮＤレベル）に設定される。一方、ビット線ＢＬと接続されているノードＮ０の電位が相補のビット線／ＢＬと接続されているノードＮ１の電位よりも低い場合、トランジスタＮＴ１およびＰＴ１がオンし、電位差が増幅される。具体的には、ノードＮ１は「Ｈ」レベル（電源電圧ＶＣＣレベル）、ノードＮ０は「Ｌ」レベル（接地電圧ＧＮＤレベル）に設定される。
【００３６】
図５は、本発明の実施の形態１に従う行選択回路３およびコントロール回路２のブロック概略図である。
【００３７】
図５を参照して、行選択回路３はアドレスピン７♯から入力されるアドレスＡＤＤのうちロウアドレスＲＡに基づいてプリデコード信号を生成するプリデコード回路２０と、プリデコード回路２０により生成されたプリデコード信号に応じて複数のワード線のうちの１本を選択するワード線選択回路２１とを含む。
【００３８】
図６は、プリデコード回路２０を構成するデコードユニット６０の一例図である。
【００３９】
図６を参照して、デコードユニット６０はコマンド生成回路２２から入力されるコマンド信号ＡＣＴと、ロウアドレスＲＡを構成する複数ビットのうちの一部ビットであるロウアドレスＲＡｍ，ＲＡｎ（ｍ，ｎ：自然数）の入力に基づいてこれらのＡＮＤ論理演算結果をプリデコード信号ＸＲＡｋ（ｋ：自然数）として出力する。ここでは、２ビットずつのロウアドレスＲＡをデコードする構成が示される。
【００４０】
図７は、ワード線選択回路２１を構成するワード線選択ユニット６１の一例図である。ワード線選択ユニット６１は、ワード線ＷＬ毎に設けられ、入力されるプリデコード信号の所定の組合せに応じて対応するワード線ＷＬを活性化させる。
【００４１】
図７を参照して、ワード線選択ユニット６１は、プリデコード回路２０により生成されたプリデコード信号ＸＲＡｊおよびＸＲＡｋ（ｊ，ｋ：自然数）の入力を受けて、そのＡＮＤ論理演算結果に基づいてワード線ＷＬｘ（ｘ：自然数）を活性化させる。すなわち、プリデコード信号の所定の組み合わせに応じて、複数のワード線選択ユニットのうちの少なくとも一つが対応する選択ワード線を活性化する。
【００４２】
本構成は、プリデコード回路２０を用いてロウアドレスＲＡの一部ビットずつを一旦プリデコード信号にデコードし、ワード線選択回路２１において、入力されるデコードしたプリデコード信号に基づいて複数のワード線のうちの選択ワード線を活性化させる。これに伴い、ロウアドレスＲＡをそのままデコーダ回路等でデコードして複数のワード線のうちの少なくとも１本を選択する構成よりも、デコード処理に用いられるトランジスタ数を少なくすることができる。また、本構成によりロウアドレスのデコード処理に用いる時間を短縮し、高速な行選択動作すなわちワード線選択動作を実行することができる。
【００４３】
次に、コントロール回路２について説明する。
コントロール回路２は、コマンド生成回路２２と、ＳＮ信号生成回路２００と、タイミング調整回路２４とを含む。コマンド生成回路２２は、クロック信号ピン１０からのクロック信号ＣＬＫに同期して、制御信号ピン７に入力される制御信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥの所定の組合せに基づいて内部回路の動作を指示するコマンド信号を生成する。ＳＮ信号生成回路２００は、コマンド信号ＡＣＴに応答してセンスアンプＳＮを活性化させるための制御信号ＩＳＮを生成する。タイミング調整回路２４は、制御信号ＩＳＮを制御信号ＳＮとして出力するタイミングを調整する。ＳＮ信号生成回路２００の回路構成については、図示しないがコマンド信号ＡＣＴが入力されてから内部回路がデータ読出のために動作する際の動作遅延時間を考慮して、コマンド信号ＡＣＴに応答して一定期間経過後に制御信号ＩＳＮが生成される。たとえば、一例として複数の遅延段を設けて、その遅延段を通過する個数を調整することにより制御信号ＩＳＮを出力するタイミングを調整することができる。
【００４４】
図８は、コマンド生成回路２２内のコマンド信号生成ユニットの構成図である。
【００４５】
図８（ａ）は、コマンド信号ＡＣＴを生成するコマンド信号生成ユニット４５の回路構成図である。コマンド信号ＡＣＴは、データ書込動作もしくはデータ読出動作を実行する際に、外部から入力される制御信号の所定の組み合わせに応じて生成される。
【００４６】
図８（ａ）を参照して、コマンド信号生成ユニット４５は、入力される制御信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥの反転信号をラッチするためのラッチ群５０と、インバータ５１，５２と、ＡＮＤ回路５３とを含む。
【００４７】
ラッチ群５０は、入力される各制御信号に対応してラッチ回路ＬＴが設けられる。ラッチ回路ＬＴは、環状に構成されたインバータＩＶ０およびＩＶ１を含む。ラッチ回路ＬＴは、入力される制御信号の反転信号をラッチして出力する。
【００４８】
ＡＮＤ回路５３は、クロック信号ＣＬＫと、ラッチ群５０によりラッチされた制御信号／ＣＳ，／ＲＡＳの反転信号と、ラッチ群５０からインバータ５１および５２を介する制御信号／ＣＡＳ，／ＷＥの入力をそれぞれ受けて、そのＡＮＤ論理演算結果をコマンド信号ＡＣＴとして出力する。
【００４９】
具体的には、制御信号／ＣＳ，／ＲＡＳが「Ｌ」レベル、制御信号／ＣＡＳ，／ＷＥが「Ｈ」レベルである場合に、クロック信号ＣＬＫの立上がりに同期してコマンド信号ＡＣＴ（「Ｈ」レベル）が生成される。
【００５０】
図８（ｂ）は、コマンド信号ＰＲＣを生成するコマンド信号生成ユニット４６の回路構成図である。コマンド信号ＰＲＣは、プリチャージ動作を実行する際に外部から入力される制御信号の所定の組合せに応じて生成される。
【００５１】
図８（ｂ）を参照して、コマンド信号生成ユニット４６は、ラッチ群５０と、インバータ５４と、ＡＮＤ回路５５とを含む。ＡＮＤ回路５５は、クロック信号ＣＬＫと、ラッチ群５０によりラッチされた制御信号／ＣＳ，／ＲＡＳ，／ＷＥの反転信号およびラッチ群５０からインバータ５４を介する制御信号／ＣＡＳの入力をそれぞれ受けて、そのＡＮＤ論理演算結果をコマンド信号ＰＲＣとして出力する。
【００５２】
具体的には、一例として制御信号／ＣＳ，／ＲＡＳ，／ＷＥが「Ｌ」レベルで、制御信号／ＣＡＳが「Ｈ」レベルである場合に、クロック信号ＣＬＫの立上がりに同期して、コマンド信号ＰＲＣ（「Ｈ」レベル）が生成される。
【００５３】
再び、図５を参照して、タイミング調整回路２４について説明する。
タイミング調整回路２４は、インバータ３１〜３８と、ＮＡＮＤ回路４０〜４２と、ＤＮ発生回路２３とを含む。インバータ３１および３４は遅延段３０を形成し、また、インバータ３５および３６も遅延段３９を形成する。タイミング調整回路２４は、ＤＮ発生回路２３により生成される制御信号の論理レベルに応じて制御信号ＳＮを出力するタイミングを調整する。
【００５４】
ＳＮ信号生成回路２００から出力された制御信号ＩＳＮは、遅延段３０を介して内部ノードＮｄに伝達される。ＮＡＮＤ回路４０は、ＤＮ発生回路２３から出力された制御信号ＤＮとインバータ３２を介する内部ノードＮｄに伝達された信号の反転信号とのＮＡＮＤ論理演算結果を遅延段３９に出力する。ＮＡＮＤ回路４１は、インバータ３３を介する内部ノードＮｄに伝達された信号の反転信号とインバータ３８を介する制御信号ＤＮの反転信号／ＤＮとの入力に応じてそのＮＡＮＤ論理演算結果をＮＡＮＤ回路４２の入力ノードの一方に出力する。ＮＡＮＤ回路４２は、遅延段３９を介して伝達された信号とＮＡＮＤ回路４１の出力信号との入力に応じてそのＮＡＮＤ論理演算結果をインバータ３７に出力する。インバータ３７は、ＮＡＮＤ回路４２の出力信号を反転して制御信号ＳＮとして出力する。
【００５５】
ここで、ＳＮ信号生成回路２００の動作について説明する。まず初期状態すなわちＳＮ信号生成回路２００から「Ｌ」レベルの制御信号ＩＳＮが入力されている場合について説明する。
【００５６】
ＮＡＮＤ回路４０および４１の各々の入力ノードの一方側には、奇数個のインバータを介して制御信号ＩＳＮ（「Ｌ」レベル）の反転信号（「Ｈ」レベル）が入力される。また、ＮＡＮＤ回路４０および４１の多方側には、制御信号ＤＮおよびその反転信号／ＤＮがそれぞれ入力される。したがって、ＮＡＮＤ回路４０および４１のいずれか一方はともに「Ｈ」レベルの信号の入力に応答してそのＮＡＮＤ論理演算結果を「Ｌ」レベルに設定する。したがって、遅延段３９を介するＮＡＮＤ回路４０の出力信号とＮＡＮＤ回路４１の出力信号とのＮＡＮＤ論理演算結果を出力するＮＡＮＤ回路４２は、常に「Ｈ」レベルを出力する。したがって、その反転信号である制御信号ＳＮは、常に「Ｌ」レベルに設定される。それゆえ、センスアンプＳＡは、非活性化状態である。
【００５７】
一方、ＳＮ信号生成回路２００が制御信号ＩＳＮを「Ｈ」レベルに設定した場合について考える。ここで、制御信号ＤＮ，／ＤＮは、「Ｌ」レベルおよび「Ｈ」レベルにそれぞれ設定されているものとする。
【００５８】
初期状態においては、ＮＡＮＤ回路４０，４１の出力信号は「Ｈ」レベルおよび「Ｌ」レベルにそれぞれ設定されている。この場合において、制御信号ＩＳＮが「Ｈ」レベルに設定されると、ＮＡＮＤ回路４０の出力信号は、制御信号ＤＮが「Ｌ」レベルであるためその出力信号は「Ｈ」レベルを維持する。一方、ＮＡＮＤ回路４１には奇数個のインバータを介して制御信号ＩＳＮの反転信号（「Ｌ」レベル）が入力されるため、ＮＡＮＤ回路４１の出力信号は、「Ｌ」レベルから「Ｈ」レベルに遷移する。これに応答して、ＮＡＮＤ回路４２の出力信号は、「Ｌ」レベルに設定される。これに伴い、ＮＡＮＤ回路４２の出力信号の反転信号である制御信号ＳＮは「Ｈ」レベルに設定される。この「Ｈ」レベルの制御信号ＳＮに応答してセンスアンプＳＡが活性化される。この場合においては、遅延段を有する上段の系統に依存することなく、制御信号ＳＮが生成される。
【００５９】
次に、制御信号ＤＮ，／ＤＮが「Ｈ」レベルおよび「Ｌ」レベルにそれぞれ設定されている場合について考える。
【００６０】
初期状態においては、ＮＡＮＤ回路４０，４１の出力信号は「Ｌ」レベルおよび「Ｈ」レベルにそれぞれ設定されている。この場合において、制御信号ＩＳＮが「Ｈ」レベルに設定されると、ＮＡＮＤ回路４０の出力信号は、奇数個のインバータを介して制御信号ＩＳＮの反転信号（「Ｌ」レベル）が入力されるため、ＮＡＮＤ回路４０の出力信号は、「Ｌ」レベルから「Ｈ」レベルに遷移する。一方、ＮＡＮＤ回路４１については、制御信号／ＤＮが「Ｌ」レベルであるためその出力信号は「Ｈ」レベルを維持する。
【００６１】
これに伴い、上述したようにＮＡＮＤ回路４２の出力信号の反転信号である制御信号ＳＮは「Ｈ」レベルに設定される。この「Ｈ」レベルの制御信号ＳＮに応答してセンスアンプＳＡが活性化される。ここで、制御信号ＤＮが「Ｈ」レベルに設定されている場合、ＮＡＮＤ回路４０の出力信号を「Ｌ」レベルから「Ｈ」レベルに遷移させた信号は、遅延段３９を介してＮＡＮＤ回路４２の入力ノードに入力される。すなわち、制御信号ＳＮは、遅延段を有する上段の系統に依存して生成される。したがって、遅延段３９の遅延時間分、ＮＡＮＤ回路４２が「Ｌ」レベルを出力するすなわち「Ｈ」レベルの制御信号ＳＮを出力するタイミングが遅延することとなる。
【００６２】
したがって、このタイミング調整回路２４において、制御信号ＤＮおよび制御信号／ＤＮの論理レベルに応じて、２種類のタイミングで制御信号ＳＮを出力する。
【００６３】
図９は、ＤＮ発生回路２３の回路構成図である。
図９を参照して、ＤＮ発生回路２３は、外部ピンＰＮと、高抵抗７０と、インバータ７２および７３で構成される遅延段７１とを含む。
【００６４】
外部ピンＰＮに伝達された信号は、遅延段７１を介して制御信号ＤＮとして出力される。また、外部ピンＰＮと遅延段７１との間の接続ノードと接地電圧ＧＮＤとの間に高抵抗７０が配置される。
【００６５】
ＤＮ発生回路２３は、外部ピンＰＮに入力される信号の論理レベルに応じて、制御信号ＤＮを生成する。具体的には、外部ピンＰＮに入力される信号の論理レベルが「Ｈ」レベルの場合には、制御信号ＤＮは「Ｈ」レベルに設定され、「Ｌ」レベルの場合には、制御信号ＤＮは「Ｌ」レベルに設定される。なお、高抵抗７０は、外部ピンＰＮが開放状態のときに、制御信号ＤＮを「Ｌ」レベルに設定するために設けられているものである。したがって、外部ピンにより簡易に制御信号ＤＮの論理レベルを制御することができる。
【００６６】
図１０のタイミングチャートを用いて、本発明の実施の形態１に従うデータ読出動作について説明する。
【００６７】
図１０を参照して、時刻Ｔ１においてクロック信号ＣＬＫの立上がりに同期して制御信号／ＣＳ，／ＲＡＳが「Ｌ」レベルに設定される。また、制御信号／ＷＥおよび制御信号／ＣＡＳが「Ｈ」レベルに設定される。これに従い、上述したようにコマンド生成回路２２においてコマンド信号ＡＣＴ（「Ｈ」レベル）が生成される。
【００６８】
行選択回路３は、コマンド信号ＡＣＴの入力および入力されたアドレスＡＤＤのうちのロウアドレスＲＡに基づいて、プリデコード信号を生成し、プリデコード信号に基づいて複数のワード線ＷＬのうちの少なくとも１本を選択する。本例においては、入力されたアドレスＡＤＤのうちのロウアドレスＲＡによりワード線ＷＬｎを選択する。また、コラムアドレスＣＡの入力に基づき列選択回路４は、ビット線対ＢＬＰｎを選択する。
【００６９】
また、時刻Ｔ１とほぼ同様のタイミングにおいて制御信号ＢＬＥＱが「Ｌ」レベルに設定される。これに伴い、ビット線対ＢＬＰのイコライズが終了する。具体的にはビット線ＢＬと相補のビット線／ＢＬとが電気的に切離され、データ読出動作のための準備動作が完了する。
【００７０】
次に、時刻Ｔ１後において、選択されたワード線ＷＬｎが活性化される。この選択されたワード線ＷＬｎの活性化に応答して、記憶データに応じたメモリセルＭＣのデータ読出が実行される。選択メモリセルＭＣのキャパシタに蓄積された電荷に応じて、ビット線対ＢＬＰｎの一方のビット線ＢＬｎと相補のビット線／ＢＬｎとの間に電位差が生じ始める。本例においては、選択されたメモリセルのキャパシタによりビット線ＢＬｎの電位が上昇する。
【００７１】
この電位差が生じ始めるのとほぼ同様のタイミングにおいて、コマンド信号ＡＣＴ（「Ｈ」レベル）に応答して、ＳＮ信号生成回路２００は、制御信号ＩＳＮを「Ｈ」レベルに設定する。これに応答して、タイミング調整回路２４から制御信号ＳＮ（「Ｈ」レベル）が出力される。センスアンプＳＡｎは、制御信号ＳＮに応答して増幅動作を実行し、増幅したデータが入出力線対ＩＯＰに伝達される。これに伴い、データ入出力回路６は、入出力線対ＩＯＰに伝達されたデータに基づいて出力データＤＱをデータ入出力ピン８に出力する。
【００７２】
次に、時刻Ｔ２においてクロック信号ＣＬＫの立上がりに同期して制御信号／ＣＳ，／ＲＡＳ，／ＷＥが「Ｌ」レベルに設定される。また制御信号／ＣＡＳが「Ｈ」レベルに設定される。これに伴い、コマンド信号生成ユニット４６において、コマンド信号ＰＲＣ（「Ｈ」レベル）が生成される。このコマンド信号ＰＲＣ（「Ｈ」レベル）の入力に応答して図示しないＢＬＥＱ信号生成回路により制御信号ＢＬＥＱは「Ｈ」レベルに設定される。これに伴い、イコライズ回路ＥＱが活性化され、各ビット線対ＢＬＰをイコライズするとともに各ビット線ＢＬ，／ＢＬに対してＶＢＬ発生回路１５から電圧ＶＢＬが供給される。
【００７３】
これにより、また次のデータ読出動作のための準備が実行される。
本実施の形態１のメモリモジュール１０００においては、センスアンプＳＡに対して制御信号ＳＮを入力するタイミングが異なる２種類のメモリデバイス１ａおよび１ｂを設ける。具体的には、一方のメモリデバイスについては、制御信号ＤＮは、「Ｌ」レベルに設定される。他方のメモリデバイスについては、制御信号ＤＮは、「Ｈ」レベルに設定される。
【００７４】
したがって、制御信号ＤＮが「Ｌ」レベルに設定されたメモリデバイスについては、第１のタイミングで入力された制御信号ＳＮに応答してピーク電流が流れる。一方、制御信号ＤＮが「Ｈ」レベルに設定されたメモリデバイスについては、第１のタイミングよりも遅い第２のタイミングで入力された制御信号ＳＮに応答してピーク電流が流れる。具体的には、本実施の形態１の構成においてはｍ個のメモリデバイスのうちの半数が第１のタイミングで、メモリモジュール１０００全体としてＩｐ×ｍ／２のピーク電流が流れる。また、他方の半数が第２のタイミングで、メモリモジュール１０００全体としてＩｐ×ｍ／２のピーク電流が流れる。
【００７５】
したがって、メモリモジュール１０００全体として、各メモリデバイスを並列に動作させた場合のピーク電流の最大値を半減することができる。
【００７６】
本構成により、メモリモジュール１０００全体におけるピーク電流の最大値を抑制することにより、各メモリデバイスにおける誤動作を防止し安定的にデータ読出動作を実行することができる。
【００７７】
特に、センスアンプＳＡ等においては、過大なピーク電流が流れる場合には、電源電圧ＶＣＣ−接地電圧ＧＮＤの動作領域が狭まり、動作領域の確保が難しくなるため誤作動を生じさせる可能性が高い。したがって、本構成のように、ピーク電流を抑制することにより、センスアンプＳＡ等において、安定した動作領域を確保し、精度の高いセンス動作を実行することができる。また、ピーク電流は、高周波ノイズであるため一般的にはそれを抑制するためにデカップリング容量を設けて抑制するが、デカップリング容量のレイアウト面積は、比較的大きく取る必要があるため、本構成とすることにより、デカップリング容量を縮小し、レイアウト効率の改善を図ることができる。
【００７８】
なお、本実施の形態においては、クロック信号ＣＬＫに同期して動作する同期型半導体記憶装置を用いて説明したがクロック信号ＣＬＫに同期して動作を実行しない非同期の半導体記憶装置についても同様に適用することが可能である。
【００７９】
（実施の形態１の変形例１）
本発明の実施の形態１の変形例１は、ＤＮ発生回路２３と置換可能なＤＮ信号生成回路２３＃について説明する。
【００８０】
図１１は、本発明の実施の形態１の変形例１に従うＤＮ発生回路２３♯の回路構成図である。
【００８１】
図１１を参照して、ＤＮ発生回路２３♯は、ヒューズ７４と、高抵抗７５と、インバータ７７，７８で形成される遅延段７６とを含む。ヒューズ７４は、電源電圧ＶＣＣとノードＮｈとの間に配置される。また、高抵抗７５は、ノードＮｈと接地電圧ＧＮＤとの間に配置される。ノードＮｈに伝達された信号は、遅延段７６を介して制御信号ＤＮとして出力される。
【００８２】
ヒューズ７４は、高電圧を印加することにより電気的に切断状態となる電気ヒューズもしくは外部からレーザ等を照射することにより電気的に切断状態となるレーザヒューズ等を用いることができる。
【００８３】
非切断状態にある場合において、ノードＮｈの電圧レベルは「Ｈ」レベルである。したがって、この場合において制御信号ＤＮは「Ｈ」レベルに設定される。一方、ヒューズ７４が切断状態の場合においては、高抵抗７５によりノードＮｈの電圧レベルは「Ｌ」レベルに設定される。したがって制御信号ＤＮは「Ｌ」レベルに設定される。
【００８４】
本実施の形態１の変形例１に従うＤＮ発生回路２３＃においては、ヒューズ７４を用いてヒューズを切断／非切断とすることにより、外部ピンを用いることなく簡易に制御信号ＤＮを生成することができる。したがって、外部ピンのピン数に制約があるメモリデバイス等において本実施の形態１の変形例１に従うＤＮ発生回路２３♯を有効に活用することができる。
【００８５】
（実施の形態１の変形例２）
上記の実施の形態１においては、センスアンプＳＡを活性化させる制御信号ＳＮを出力するタイミングを調整するタイミング調整回路２４を用いて、センスアンプＳＡ活性化時におけるピーク電流を抑制する構成について説明してきた。
【００８６】
本発明の実施の形態１の変形例２においては、ビット線対ＢＬＰをプリチャージするプリチャージ動作においてピーク電流を抑制する構成について説明する。
【００８７】
図１２は、本発明の実施の形態１の変形例２に従う行選択回路３およびコントロール回路２の構成図である。
【００８８】
図１２を参照して、本発明の実施の形態１の変形例２に従う行選択回路３は、図５で説明した行選択回路と同様であるのでその詳細な説明は繰り返さない。
【００８９】
本発明の実施の形態１の変形例２に従うコントロール回路２は、コマンド生成回路２２と、ＢＬＥＱ信号生成回路２１０と、タイミング調整回路２５とを含む。
【００９０】
本発明の実施の形態１の変形例２に従うＢＬＥＱ信号生成回路２１０は、コマンド生成回路２２から生成されたコマンド信号ＰＲＣに応答して制御信号ＩＢＬＥＱを出力する。具体的には、コマンド信号ＰＲＣ（「Ｈ」レベル）の入力に応答して制御信号ＩＢＬＥＱは、「Ｈ」レベルに設定される。
【００９１】
タイミング調整回路２５は、ＢＬＥＱ信号生成回路２１０から出力された制御信号ＩＢＬＥＱを制御信号ＢＬＥＱとして出力するタイミングを調整する。タイミング調整回路２５の構成は上記のタイミング調整回路２４の構成と同様であるのでその説明は繰返さない。すなわち、ＤＮ発生回路２３によって生成される制御信号ＤＮおよび／ＤＮに応じて制御信号ＢＬＥＱが出力されるタイミングが異なる。具体的には、制御信号ＤＮが「Ｈ」レベルの場合には制御信号ＤＮが「Ｌ」レベルの場合に比べて所定期間遅延した制御信号ＢＬＥＱが生成される。
【００９２】
したがって、本発明の実施の形態１の変形例２の構成によりビット線対ＢＬＰをプリチャージするタイミングを制御信号ＤＮの論理レベルを用いて調整することが可能である。
【００９３】
したがって、たとえばメモリデバイス１ａおよび１ｂとでタイミング調整回路２５から出力される制御信号ＢＬＥＱのタイミングを変えることにより、メモリモジュール１０００全体におけるプリチャージ動作時のピーク電流の最大値を抑制することができる。これにより、各ビット線対ＢＬＰに対して安定したプリチャージ動作を実行することができる。また、ピーク電流の最大値を抑制することにより、メモリモジュール１０００全体におけるイコライズ動作の消費電力を低減することが可能である。
【００９４】
（実施の形態１の変形例３）
本発明の実施の形態１の変形例３は、データ入出力回路６を動作させる際に生じるピーク電流を抑制する構成について説明する。
【００９５】
図１３は、本発明の実施の形態１の変形例３に従うデータ入出力回路６とコントロール回路２の概略ブロック図である。
【００９６】
図１３を参照して、本発明の実施の形態１の変形例３に従うデータ入出力回路６は、入出力線対ＩＯＰからのデータを受けて制御信号ＰＥに応答して、データを増幅するプリアンプＰＡと、プリアンプＰＡにより増幅されたデータＤＴ，／ＤＴを出力データＤＱとしてデータ入出力ピン８に出力するための出力バッファＯＢとを含む。
【００９７】
コントロール回路２は、コマンド生成回路２２と、ＯＥ信号生成回路９０と、タイミング調整回路２６とを含む。ＯＥ信号生成回路９０は、コマンド生成回路２２から生成されたコマンド信号ＡＣＴに応答して、一定期間遅延させた制御信号ＩＯＥを出力する。一例としてＯＥ信号生成回路９０は、複数の遅延段を有し、データ出力動作にともなう内部回路の動作遅延等を考慮してその個数を調整することにより制御信号ＩＯＥを出力するタイミングを調整する。
【００９８】
タイミング調整回路２６は、ＯＥ信号生成回路９０から出力された制御信号ＩＯＥを制御信号ＯＥとして出力するタイミングを調整する。タイミング調整回路２６の構成は上記のタイミング調整回路２４の構成と同様であるのでその説明は繰返さない。すなわち、ＤＮ発生回路２３によって生成される制御信号ＤＮおよび／ＤＮに応じて制御信号ＯＥが出力されるタイミングが異なる。具体的には、制御信号ＤＮが「Ｈ」レベルの場合には制御信号ＤＮが「Ｌ」レベルの場合に比べて所定期間遅延した制御信号ＯＥが生成される。
【００９９】
図１４は、プリアンプＰＡの回路構成図である。
図１４を参照して、プリアンプＰＡは、図４で説明したセンスアンプＳＡｎの回路構成と同様の構成であるので、図４で説明したセンスアンプＳＡｎを構成するトランジスタについて同一符号を用いて示している。プリアンプＰＡは、センスアンプＳＡｎと異なり、制御信号ＰＥ，／ＰＥ（「Ｈ」レベル、「Ｌ」レベル）に応答して活性化され、入出力線ＩＯおよび／ＩＯの電圧レベル差を増幅する。
【０１００】
再び、図１３を参照して、出力バッファＯＢは、ＡＮＤ回路８０，８１と、インバータ８３〜８５と、ＰチャンネルＭＯＳトランジスタ８７と、ＮチャンネルＭＯＳトランジスタ８８とを含む。なお、インバータ８４および８５は、遅延段８６を形成する。
【０１０１】
ＡＮＤ回路８０は、プリアンプＰＡにより増幅された入出力線対ＩＯＰの一方の入出力線の電圧レベルをデータＤＴとして、その入力と制御信号ＯＥとのＡＮＤ論理演算結果をインバータ８３に出力する。ＡＮＤ回路８１は、プリアンプＰＡにより増幅された入出力線対ＩＯＰの他方の入出力線の電圧レベルをデータ／ＤＴとして、その入力と制御信号ＯＥとのＡＮＤ論理演算結果を遅延段８６に出力する。トランジスタ８７は、電源電圧ＶＣＣと出力ノードＮｆとの間に配置され、そのゲートはインバータ８３の出力信号を受ける。トランジスタ８８は、出力ノードＮｆと接地電圧ＧＮＤとの間に配置され、そのゲートは遅延段８６の出力信号を受ける。
【０１０２】
ここで、出力バッファＯＢの動作について説明する。
出力バッファＯＢが活性化状態の時、すなわち、制御信号ＯＥが「Ｈ」レベルに設定されている場合について考える。データＤＴ，／ＤＴが「Ｈ」レベルおよび「Ｌ」レベルの場合、ＡＮＤ回路８０および８１は、「Ｈ」レベルおよび「Ｌ」レベルにそれぞれ設定される。これに応答して、トランジスタ８７および８８のゲートには「Ｌ」レベルおよび「Ｈ」レベルが入力される。これに伴い、トランジスタ８７がオンし、出力ノードＮｆと電源電圧ＶＣＣとが電気的に結合され、データ入出力ピン８に「Ｈ」レベルの出力データＤＱが出力される。
【０１０３】
一方、データＤＴ，／ＤＴが「Ｌ」レベルおよび「Ｈ」レベルの場合には、同様の方式にしたがって、トランジスタ８７および８８のゲートには「Ｈ」レベルおよび「Ｌ」レベルが入力される。これに伴い、トランジスタ８８がオンし、出力ノードＮｆと接地電圧ＧＮＤとが電気的に結合され、データ入出力ピン８に「Ｌ」レベルの出力データＤＱが出力される。
【０１０４】
本発明の実施の形態１の変形例３の構成においては、出力バッファＯＢを活性化させる制御信号ＯＥを出力するタイミングを制御信号ＤＮの論理レベルに応じて調整する。
【０１０５】
たとえば、メモリデバイス１ａおよび１ｂでタイミング調整回路２６から出力される制御信号ＯＥのタイミングを変えることにより、メモリモジュール１０００全体におけるデータ出力動作時のピーク電流の最大値を抑制することができる。これにより、データ出力動作において誤作動を生じさせること無く、安定的な回路動作を実行することができる。また、ピーク電流の最大値を抑制することにより、メモリモジュール１０００全体におけるデータ出力動作の消費電力を低減することが可能である。
【０１０６】
図１５は、プリアンプＰＡを活性化させる制御信号ＰＥを出力するコントロール回路２の概略ブロック図である。
【０１０７】
図１５を参照して、コントロール回路２は、コマンド生成回路２２と、ＰＥ信号生成回路２２０、タイミング調整回路２７とを含む。
【０１０８】
ＰＥ信号生成回路２２０は、コマンド生成回路２２から生成されたコマンド信号ＡＣＴに応答して、一定期間遅延させた制御信号ＩＰＥを出力する。一例としてＰＥ信号生成回路２２０は、複数の遅延段を有し、データ出力動作にともなう内部回路の動作遅延等を考慮してその個数を調整することにより制御信号ＰＥを出力するタイミングを調整する。
【０１０９】
タイミング調整回路２７は、ＰＥ信号生成回路２２０から出力された制御信号ＩＰＥを制御信号ＰＥとして出力するタイミングを調整する。タイミング調整回路２７の構成は上記のタイミング調整回路２４の構成と同様であるのでその説明は繰返さない。すなわち、ＤＮ発生回路２３によって生成される制御信号ＤＮおよび／ＤＮに応じて制御信号ＰＥが出力されるタイミングが異なる。具体的には、制御信号ＤＮが「Ｈ」レベルの場合には制御信号ＤＮが「Ｌ」レベルの場合に比べて所定期間遅延した制御信号ＰＥが生成される。
【０１１０】
これに伴い、たとえば、メモリデバイス１ａおよび１ｂとでタイミング調整回路２７から出力される制御信号ＰＥのタイミングを変えることにより、メモリモジュール１０００全体におけるプリアンプ動作時のピーク電流の最大値を抑制することができる。これにより、プリアンプ動作において誤作動を生じさせること無く、安定的な増幅動作を実行することができる。具体的には、センスアンプＳＡ動作時と同様にピーク電流を抑制することにより充分な動作領域を確保することができる。また、ピーク電流の最大値を抑制することにより、メモリモジュール１０００全体におけるデータ出力動作の消費電力を低減することが可能である。
【０１１１】
（実施の形態２）
本発明の実施の形態２は、メモリデバイス１ａ（１ｂ）のメモリアレイ５が複数のメモリバンクＭＢで構成されている場合のメモリバンクのオートリフレッシュ動作（以下、単にリフレッシュ動作とも称する）時のピーク電流を抑制する構成について説明する。
【０１１２】
図１６は、複数のメモリバンクＭＢが配置された実施の形態２に従う構成の概略ブロック図である。
【０１１３】
図１６を参照して、本実施の形態２の構成においては４つのメモリバンクＭＢａ〜ＭＢｄと、メモリバンクＭＢａ〜ＭＢｄにそれぞれ対応してセンスアンプ帯ＳＡＧａ〜ＳＡＧｄとが配置されている。メモリバンクＭＢは、メモリバンクＭＢａ〜ＭＢｄを総称したものである。また、センスアンプ帯ＳＡＧは、センスアンプ帯ＳＡＧａ〜ＳＡＧｄを総称したものである。
【０１１４】
各メモリバンクＭＢは、図３で説明したメモリアレイ５と同様の構成であり、図１６においては、各メモリバンクＭＢ毎に１つずつのメモリセルＭＣが示されており、メモリバンクＭＢａ〜ＭＢｄにおいて、ｎ番目のメモリセル行に対応して設けられるワード線ＷＬｎａ，ＷＬｎｂ，ＷＬｎｃ，ＷＬｎｄと、メモリセル列に対応して設けられるビット線ＢＬがそれぞれ一本ずつ示されている。
【０１１５】
センスアンプ帯ＳＡＧａ〜ＳＡＧｄの各々は、図３で説明したのと同様の複数のセンスアンプＳＡを有する。また、各センスアンプ帯ＳＡＧａ〜ＳＡＧｄに含まれるセンスアンプＳＡは、制御信号ＳＮａ〜ＳＮｄにそれぞれ応答して、対応するメモリバンクＭＢにおけるセンス動作を実行する。
【０１１６】
ここで、リフレッシュ動作について説明する。
ＤＲＡＭのメモリセルＭＣのデータ記憶は、メモリセルＭＣ内のキャパシタＣｐに電荷を蓄積することにより実行する構成であるため、一定期間が経過すれば蓄積した電荷がリークにより消失してしまう。したがって、電荷保持のために一定期間内にリフレッシュ動作を実行する必要がある。リフレッシュ動作は、リフレッシュ対象となるメモリセルの各々において、データ読出、増幅および再書込を一定期間内に実行することにより記憶データを保持する。本実施の形態２の構成においては、リフレッシュ動作時に、各メモリバンクＭＢａ〜ＭＢｄにおいて、ロウアドレスで選択されたワード線に接続されるメモリセル全てが同時にリフレッシュされる。たとえば、リフレッシュ動作時において、各メモリバンクＭＢａ〜ＭＢｄのワード線ＷＬｎａ〜ＷＬｎｄが全て並列に活性化される。
【０１１７】
図１７は、本発明の実施の形態２に従うコントロール回路２と、行選択回路３の構成を示す概略ブロック図である。
【０１１８】
本発明の実施の形態２に従う構成においては、図示しないが、各メモリバンクＭＢ毎に行選択回路３が配置され、各行選択回路３は、入力されたアドレスＡＤＤに応じて、対応するメモリバンクＭＢにおけるワード線ＷＬｎａ（ＷＬｂ，ＷＬｃ，ＷＬｄ）を活性化させる。
【０１１９】
コントロール回路２は、コマンド生成回路２２と、ＳＮ信号生成回路２００と、タイミング調整回路２８とを含む。
【０１２０】
ＳＮ信号生成回路２００については、上記の実施の形態１で説明したのと同様であるのでその説明は繰返さない。
【０１２１】
図１８は、コマンド信号ＡＲＥＦを生成するコマンド信号生成ユニット４７の回路構成図である。コマンド信号ＡＲＥＦは、オートリフレッシュ動作を実行する際に、外部から入力される制御信号の所定の組み合わせに応じて生成される。
【０１２２】
図１８を参照して、コマンド信号生成ユニット４７は、ラッチ群５０と、インバータ５６と、ＡＮＤ回路５７とを含む。
【０１２３】
ＡＮＤ回路５７は、クロック信号ＣＬＫと、ラッチ群５０によりラッチされた制御信号／ＣＳ，／ＲＡＳ，／ＣＡＳの反転信号と、ラッチ群５０からインバータ５６を介する制御信号／ＷＥの入力をそれぞれ受けて、そのＡＮＤ論理演算結果をコマンド信号ＡＲＥＦ（「Ｈ」レベル）として出力する。
【０１２４】
具体的には、制御信号／ＣＳ，／ＲＡＳ，／ＣＡＳが「Ｌ」レベル、制御信号／ＷＥが「Ｈ」レベルである場合に、クロック信号ＣＬＫの立上がりに同期してコマンド信号ＡＲＥＦが生成される。
【０１２５】
再び図１７を参照して、本実施の形態２に従うタイミング調整回路２８は、オートリフレッシュ動作時において、各メモリバンクＭＢにおけるリフレッシュタイミングを調整する。
【０１２６】
タイミング調整回路２８は、インバータ１１１〜１１４，１１７と、遅延段１１８〜１２０と、ＮＡＮＤ回路１１５，１１６と、信号生成ユニット１５０とを含む。インバータ１１１および１１２は遅延段１１０を形成する。
【０１２７】
ＳＮ信号生成回路２００から生成された制御信号ＩＳＮは、遅延段１１０およびインバータ１１３を介してＮＡＮＤ回路１１５の入力ノードの一方に入力される。ＮＡＮＤ回路１１５は、コマンド信号ＡＲＥＦおよびインバータ１１３からの出力信号とのＮＡＮＤ論理演算結果をインバータ１１７に出力する。インバータ１１７はＮＡＮＤ回路１１５からの出力信号を反転して内部ノードＮａにその反転信号を伝達する。遅延段１１８は、内部ノードＮａに伝達された信号を所定期間遅延して内部ノードＮｂに伝達する。遅延段１１９は、内部ノードＮｂに伝達された信号を遅延して内部ノードＮｃに伝達する。遅延段１２０は、内部ノードＮｃに伝達された信号を所定期間遅延して内部ノードＮｄに伝達する。ＮＡＮＤ回路１１６は、遅延段１１０およびインバータ１１４を介する制御信号ＩＳＮの反転信号の入力とコマンド／ＡＲＥＦとの入力を受けて、そのＮＡＮＤ論理演算結果を信号生成ユニット１５０に出力する。
【０１２８】
信号生成ユニット１５０は、ＮＡＮＤ回路１５１〜１５４と、インバータ１５５〜１５８と、ＯＲ回路１５９〜１６２とを含む。
【０１２９】
ＯＲ回路１５９は、内部ノードＮａに伝達された信号とコマンド信号／ＡＲＥＦとのＯＲ論理演算結果をＮＡＮＤ回路１５１の入力ノードの一方に出力する。ＯＲ回路１６０は、内部ノードＮｂに伝達された信号とコマンド信号／ＡＲＥＦとのＯＲ論理演算結果をＮＡＮＤ回路１５２の入力ノードの一方に出力する。ＯＲ回路１６１は、内部ノードＮｃに伝達された信号とコマンド信号／ＡＲＥＦとのＯＲ論理演算結果をＮＡＮＤ回路１５３の入力ノードの一方に出力する。ＯＲ回路１６２は、内部ノードＮｄに伝達された信号とコマンド信号／ＡＲＥＦとのＯＲ論理演算結果をＮＡＮＤ回路１５４の入力ノードの一方に出力する。
【０１３０】
ＮＡＮＤ回路１５１は、ＮＡＮＤ回路１１６およびＯＲ回路１５９の出力信号のＮＡＮＤ論理演算結果をインバータ１５５により反転して、制御信号ＳＮａとして出力する。ＮＡＮＤ回路１５２は、ＮＡＮＤ回路１１６およびＯＲ回路１６０の出力信号のＮＡＮＤ論理演算結果をインバータ１５６により反転して、制御信号ＳＮｂとして生成する。ＮＡＮＤ回路１５３は、ＮＡＮＤ回路１１６およびＯＲ回路１６１の出力信号のＮＡＮＤ論理演算結果をインバータ１５７により反転して、制御信号ＳＮｃとして出力する。ＮＡＮＤ回路１５４は、ＮＡＮＤ回路１１６およびＯＲ回路１６２の出力信号ＮＡＮＤ論理演算結果をインバータ１５８により反転して、制御信号ＳＮｄとして出力する。
【０１３１】
ここで、タイミング調整回路２８の動作について説明する。なお、コマンド信号ＡＲＥＦ，／ＡＲＥＦは、初期状態において「Ｌ」レベルおよび「Ｈ」レベルに設定されているものとする。
【０１３２】
制御信号ＩＳＮが「Ｌ」レベルの場合すなわち初期状態においては、奇数個のインバータを介してＮＡＮＤ回路１１６の入力ノードの一方に「Ｈ」レベルが入力される。また、コマンド信号／ＡＲＥＦは、「Ｈ」レベルである。したがって、ＮＡＮＤ回路１１６の出力信号は、「Ｌ」レベルに設定される。これに伴い、信号生成ユニット１５０の各ＮＡＮＤ回路１５１〜１５４は、制御信号ＳＮａ〜Ｓｎｄを「Ｌ」レベルに設定する。したがって、各センスアンプ帯ＳＡＧのセンスアンプＳＡは非活性化状態となる。
【０１３３】
制御信号ＩＳＮが「Ｈ」レベルの場合には、ＮＡＮＤ回路１１６の一方に「Ｌ」レベルが入力される。これに伴い、ＮＡＮＤ回路１１６の出力信号は、「Ｈ」レベルに設定される。信号生成ユニット１５０の各ＮＡＮＤ回路１５１〜１５４は、ＮＡＮＤ回路１１６の出力信号（「Ｈ」レベル）とコマンド信号／ＡＲＥＦ（「Ｈ」レベル）の入力を受けるため、制御信号ＳＮａ〜ＳＮｄを「Ｈ」レベルに設定する。したがって、各センスアンプ帯ＳＡＧのセンスアンプＳＡは活性化状態となる。
【０１３４】
次に、コマンド信号ＡＲＥＦ，／ＡＲＥＦが「Ｈ」レベルおよび「Ｌ」レベルにそれぞれ設定された場合について考える。
【０１３５】
上述したように初期状態において、ＮＡＮＤ回路１１５の入力ノードの一方は、「Ｈ」レベルに設定される。したがって、ＮＡＮＤ回路１１５は、コマンド信号ＡＲＥＦ（「Ｈ」レベル）およびインバータ１１３の出力信号（「Ｈ」レベル）のＮＡＮＤ論理演算結果に基づいて「Ｌ」レベルを出力する。これに伴い、内部ノードの電圧レベルは、インバータ１１７を介して「Ｈ」レベルに設定される。また、この「Ｈ」レベルの信号は、遅延段１１８〜１２０を介して、他の内部ノードＮｂ〜Ｎｄに所定期間ずつ遅延して伝達される。
【０１３６】
一方、コマンド信号／ＡＲＥＦ（「Ｌ」レベル）がＮＡＮＤ回路１１６の入力ノードに入力される。したがって、信号生成ユニット１５０は、ＮＡＮＤ回路１１６から「Ｈ」レベルの入力信号を受ける。ＮＡＮＤ回路１５１〜１５４は、ＮＡＮＤ回路１１６の出力信号（「Ｈ」レベル）とＯＲ回路１５９〜１６２の出力信号すなわち各内部ノードＮａ〜Ｎｄに伝達される遅延信号（「Ｈ」レベル）により、制御信号ＳＮａ〜ＳＮｄを「Ｈ」レベルに設定する。その際、制御信号ＳＮａ〜ＳＮｄは、各内部ノードＮａ〜Ｎｄに伝達される遅延信号により所定期間ずつのタイミング差が生じる。
【０１３７】
図１９のタイミングチャート図を用いて本発明の実施の形態２に従うリフレッシュ動作について説明する。本例においては、一例としてワード線ＷＬｎａ，ＷＬｎｂ，ＷＬｎｃ，ＷＬｎｄが選択されるものとする。
【０１３８】
図１９を参照して、時刻Ｔ１１においてクロック信号ＣＬＫの立上がりに同期して制御信号／ＣＳ，／ＲＡＳ，／ＣＡＳが「Ｌ」レベルに設定される。また、制御信号／ＷＥが「Ｈ」レベルに設定される。コマンド信号生成ユニット４７は、コマンド信号ＡＲＥＦ（「Ｈ」レベル）を生成する。
【０１３９】
また、同様のタイミングにおいて、行選択回路３は、図示しないが入力されたアドレスＡＤＤに応答して選択行のワード線ＷＬｎａ，ＷＬｎｂ，ＷＬｎｃ，ＷＬｎｄを活性化させる。
【０１４０】
これに伴い、選択行におけるメモリセルＭＣのキャパシタとビット線ＢＬとが電気的に結合される。この状態においてセンスアンプ帯ＳＡＧにおけるセンスアンプＳＡを活性化させることによりキャパシタに対して記憶されていたデータの再書込みすなわちリフレッシュ動作を実行する。
【０１４１】
上述したように本実施の形態２のタイミング調整回路２８においては、コマンド信号ＡＲＥＦの入力により制御信号ＳＮａ，ＳＮｂ，ＳＮｃ，ＳＮｄは「Ｈ」レベルに設定され、それぞれ異なるタイミングで出力される。
【０１４２】
したがって、コマンド信号ＡＲＥＦを生成することによりリフレッシュ動作時におけるセンスアンプの活性化信号である制御信号ＳＮａ，ＳＮｂ，ＳＮｃ，ＳＮｄをそれぞれ異なるタイミングで各センスアンプ帯に入力することにより、点線で示される様に同時にセンスアンプ帯に制御信号を入力する場合と比較して、メモリデバイスにおけるリフレッシュ動作時のピーク電流を抑制することができる。
【０１４３】
これに伴い、リフレッシュ動作時のピーク電流を抑制することによって安定したリフレッシュ動作を実行することができる。またリフレッシュ動作時における消費電力を低減することも可能である。
【０１４４】
なお、本実施の形態においては、１つのメモリデバイスについて説明してきたがその他のメモリデバイスについても同様に適用可能である。
【０１４５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１４６】
【発明の効果】
この発明は以上説明したように、複数のメモリチップを含む半導体記憶装置において、複数のメモリチップをデータ読出時に並列に動作する第１と第２のグループにそれぞれ分割し、センスアンプを活性化させるタイミングをそれぞれ異ならせる。これに伴い、データ読出時にセンスアンプを活性化させる際に生じるピーク電流の最大値が半導体記憶装置全体において半減する。このピーク電流を抑制することによりデータ読出を安定的に実行することができる。
【０１４７】
また、この発明は複数のメモリチップを含む半導体記憶装置において、複数のメモリチップをデータ読出前に並列に動作する第１と第２のグループにそれぞれ分割し、プリチャージ回路を活性化させるタイミングをそれぞれ異ならせる。これに伴い、データ読出前にプリチャージ回路を活性化させる際に生じるピーク電流の最大値が半導体記憶装置全体において半減する。このピーク電流を抑制することによりプリチャージ動作を安定的に実行することができる。
【０１４８】
また、この発明は複数のメモリチップを含む半導体記憶装置において、複数のメモリチップをデータ読出時に並列に動作する第１と第２のグループにそれぞれ分割し、プリアンプを活性化させるタイミングをそれぞれ異ならせる。これに伴い、データ読出時にプリアンプを活性化させる際に生じるピーク電流の最大値が半導体記憶装置全体において半減する。このピーク電流を抑制することによりデータ出力動作を安定的に実行することができる。
【０１４９】
また、この発明は複数のメモリチップを含む半導体記憶装置において、複数のメモリチップをデータ読出時に並列に動作する第１と第２のグループにそれぞれ分割し、出力バッファを活性化させるタイミングをそれぞれ異ならせる。これに伴い、データ読出時に出力バッファを活性化させる際に生じるピーク電流の最大値が半導体記憶装置全体において半減する。このピーク電流を抑制することによりデータ出力動作を安定的に実行することができる。
【０１５０】
また、この発明は複数のメモリバンクを有する半導体記憶装置において、活性化信号生成回路は、リフレッシュ動作時に複数のメモリバンクにそれぞれ対応して設けられた複数のセンスアンプを活性化させるタイミングをそれぞれ異ならせる。これに伴い、リフレッシュ動作時にセンスアンプを活性化させる際に生じるピーク電流の最大値が半導体記憶装置全体において低減される。このピーク電流を抑制することによりデータ出力動作を安定的に実行することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に従うメモリモジュール１０００の構成を示す概略ブロック図である。
【図２】本発明の実施の形態１に従うメモリデバイス１ａ（１ｂ）の概略ブロック図である。
【図３】本発明の実施の形態１に従うメモリアレイ５および入出力制御回路９の回路構成図である。
【図４】センスアンプＳＡｎの回路構成図である。
【図５】本発明の実施の形態１に従う行選択回路３およびコントロール回路２のブロック概略図である。
【図６】プリデコード回路２０を構成するデコードユニット６０の一例図である。
【図７】ワード線選択回路２１を構成するワード線選択ユニット６１の一例図である。
【図８】コマンド生成回路２２内のコマンド信号生成ユニットの構成図である。
【図９】ＤＮ発生回路２３の回路構成図である。
【図１０】本発明の実施の形態１に従うデータ読出動作について説明するタイミングチャート図である。
【図１１】本発明の実施の形態１の変形例１に従うＤＮ発生回路２３♯の回路構成図である。
【図１２】本発明の実施の形態１の変形例２に従う行選択回路３およびコントロール回路２の構成図である。
【図１３】本発明の実施の形態１の変形例３に従うデータ入出力回路６とコントロール回路２の概略ブロック図である。
【図１４】プリアンプＰＡの回路構成図である。
【図１５】プリアンプＰＡを活性化させる制御信号ＰＥを出力するコントロール回路２の概略ブロック図である。
【図１６】複数のメモリバンクＭＢが配置された実施の形態２に従う構成の概略ブロック図である。
【図１７】本発明の実施の形態２に従うコントロール回路２と、行選択回路３の構成を示す概略ブロック図である。
【図１８】コマンド信号ＡＲＥＦを生成するコマンド信号生成ユニット４７の回路構成図である。
【図１９】本発明の実施の形態２に従うリフレッシュ動作について説明するのタイミングチャート図である。
【符号の説明】
１ａ，１ｂ メモリデバイス、２ コントロール回路、３ 行選択回路、４ 列選択回路、５ メモリアレイ、６ データ入出力回路、２０ プリデコード回路、２１ ワード線選択回路、２２ コマンド生成回路、２３ ＤＮ発生回路、２４〜２８ タイミング調整回路。
【発明の属する技術分野】
本発明は、同一基板上に複数のメモリデバイスを搭載するメモリモジュールに代表される半導体記憶装置に関するものである。
【０００２】
【従来の技術】
ＭＯＳ型半導体記憶装置のうち特にＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は微細化技術の発達に伴い記憶容量が増加の一途をたどってきた。このようなＤＲＡＭの記憶容量の大容量化とともにデータの高速処理すなわちメモリ装置に対して、並列に多ビットのデータ処理を実行することがますます要求される。
【０００３】
しかしながら、このような多ビットのデータ処理を実行する構成においては、複数の内部回路が並列に動作することが必要であり、処理するデータ数が増大するのに応じて、消費電流、特にピーク電流値が過大になる。このため回路を駆動する電源系統への負担が増加し、電源電圧の変動の影響で回路の誤動作に至るおそれが生じる。特開２００１−１６７５８０号公報においては、同時に多ビットのデータを処理する場合たとえばデータ読出時において２つのセンスアンプを同時に活性化させる場合にその活性化タイミングをずらすことにより誤動作の原因となるピーク電流を抑制する方式が開示されている。
【０００４】
【特許文献１】
特開２００１−１６７５８０号公報（図１，ｐ４，５）
【０００５】
【発明が解決しようとする課題】
一方、近年においては、微細化とともに、複数のメモリ装置を同一基板上に搭載することにより記憶容量の大容量化を図るメモリモジュールが注目されている。これは、大容量の情報を格納することができるととともに複数のメモリ装置が独立に並列動作するため多ビットのデータを高速に処理することができる点で効果的である。
【０００６】
しかしながら、このメモリモジュールにおいても複数のメモリ装置の各々が同時に並列動作するため上記において説明したのと同様にメモリモジュール全体としてのピーク電流が増大する。
【０００７】
本発明は、上記のような問題を解決するためになされたものであって、ピーク電流を抑制することにより誤動作を生じさせること無く、安定的な回路動作を実行する半導体記憶装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、同一基板上に形成された、各々が独立にデータ記憶を実行する複数のメモリチップを含む。各メモリチップは、各々が、行列状に配置された複数のメモリセルを有するメモリアレイと、センスアンプと、活性化信号生成部とを含む。センスアンプは、データ読出時に活性化されて、複数のメモリセルのうちのデータ読出対象として選択された選択メモリセルに記憶された記憶データを増幅する。活性化信号生成部は、外部からの所定のコマンド入力に応じてセンスアンプを活性化させる。複数のメモリチップは、データ読出時に並列に動作する第１および第２のグループにそれぞれ分割される。第１のグループに属する各センスアンプと第２のグループに属する各センスアンプとは異なるタイミングで活性化される。
【０００９】
また、半導体記憶装置は、同一基板上に形成された、各々が独立にデータを記憶する複数のメモリチップを含む。各メモリチップは、各々が、行列状に配置されるとともにデータを記憶する複数のメモリセルを有するメモリアレイと、プリチャージ回路と、活性化信号生成部とを含む。メモリアレイは、複数のメモリセルのうちの所定領域毎に設けられたビット線を有する。プリチャージ回路は、データ読出前に、活性化信号に応答してビット線を所定の電圧レベルにプリチャージする。活性化信号生成部は、外部からの所定のコマンド入力に応じて、プリチャージ回路を活性化させる。複数のメモリチップは、データ読出前に並列に動作する第１および第２のグループにそれぞれ分割される。第１のグループに属する各プリチャージ回路と第２のグループに属する各プリチャージ回路は異なるタイミングで活性化される。
【００１０】
また、半導体記憶装置は、同一基板上に形成された、各々が独立にデータを記憶する複数のメモリチップを含む。各メモリチップは、各々が、行列状に配置されるとともにデータを記憶する複数のメモリセルを有するメモリアレイと、センスアンプと、プリアンプと、活性化信号生成部とを含む。センスアンプは、データ読出時に複数のメモリセルのうちのデータ読出対象として選択された選択メモリセルに記憶された記憶データを増幅する。プリアンプは、データ読出時に、活性化されてセンスアンプで増幅された記憶データをさらに増幅する。活性化信号生成部は、外部からの所定のコマンド入力に応じてプリアンプを活性化させる。複数のメモリチップは、データ読出時に並列に動作する第１および第２のグループにそれぞれ分割される。第１のグループに属する各プリアンプと第２のグループに属する各プリアンプとは異なるタイミングで活性化される。
【００１１】
また、半導体記憶装置は、同一基板上に形成された、各々が独立にデータを記憶する複数のメモリチップを含む。各メモリチップは、各々が、行列状に配置されるとともにデータを記憶する複数のメモリセルを有するメモリアレイと、センスアンプと、出力バッファと、活性化信号生成部とを含む。センスアンプは、データ読出時に、複数のメモリセルのうちのデータ読出対象として選択された選択メモリセルに記憶された記憶データを増幅する。出力バッファは、データ読出時に、活性化されてセンスアンプで増幅された記憶データを外部に出力する。活性化信号生成部は、外部からの所定のコマンド入力に応じて出力バッファを活性化する。複数のメモリチップは、データ読出時に並列に動作する第１および第２のグループにそれぞれ分割される。第１のグループに属する各出力バッファと第２のグループに属する各出力バッファとは異なるタイミングで活性化される。
【００１２】
また、半導体記憶装置は、複数のメモリバンクと、複数のセンスアンプと、活性化信号生成回路とを含む。複数のメモリバンクは、各々が、行列状に配置された複数のメモリセルを有する。複数のセンスアンプは、複数のメモリバンクにそれぞれ対応して設けられ、各々がデータ読出対象に選択された複数のメモリセルのうちの選択メモリセルの記憶データを増幅する。活性化信号生成回路は、複数のセンスアンプの活性化を制御する。データ読出時に、複数のメモリバンクのうちの一つが選択され、リフレッシュ動作時に、複数のメモリバンクが選択される。リフレッシュ動作時において、活性化信号生成回路は、複数のセンスアンプが活性化するタイミングをそれぞれ異ならせる。
【００１３】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付しその説明は繰返さない。
【００１４】
（実施の形態１）
図１は、本発明の実施の形態１に従うメモリモジュール１０００の構成を示す概略ブロック図である。
【００１５】
メモリモジュール１０００は、メモリデバイス１ａ，１ｂを同一基板上に複数搭載した半導体記憶装置である。本例においては、この２種類のメモリデバイス１ａおよび１ｂをｍ／２個ずつ搭載する。
【００１６】
メモリモジュール１０００は、各メモリデバイス１ａ（１ｂ）のデータの入出力および信号の授受等に用いられるコネクタ端子群１２を有する。このコネクタ端子群１２に入力される種々の制御信号等に応じてｍ個のメモリデバイスがそれぞれ並列な動作を実行する。
【００１７】
メモリデバイス１ａおよび１ｂは、コネクタ端子群１２と接続されて制御信号の入力やデータの入出力のために用いられる外部ピン群１１を有する。
【００１８】
一例として図１においては、メモリモジュール１０００が有するコネクタ端子群１２の１つのコネクタ端子に電源電圧ＶＣＣが接続され、各メモリデバイスに共通に配置される電源線１３を介して、各メモリデバイスの外部ピン群１１の１つの外部ピンと接続されて動作電圧として電源電圧ＶＣＣを各メモリデバイスに対して供給する構成が示されている。
【００１９】
他のコネクタ端子についても同様の構成であり、コネクタ端子に入力された制御信号等は、各メモリデバイス１ａ（１ｂ）の外部ピンより入力される。
【００２０】
図２は、本発明の実施の形態１に従うメモリデバイス１ａ（１ｂ）の概略ブロック図である。
【００２１】
図２を参照して、本発明の実施の形態１に従うメモリデバイス１ａは、行列状に集積配置されたメモリアレイ５と、外部ピン群１１のうちの１つであるアドレスピン７♯から入力されるアドレスＡＤＤのうちロウアドレスＲＡに基づいてメモリアレイ５の行選択を実行する行選択回路３と、アドレスＡＤＤのうちコラムアドレスＣＡに基づいてメモリアレイ５の列選択を実行する列選択回路４と、列選択回路４の列選択結果に基づいてメモリアレイ５の選択列と入出力線対ＩＯＰとを電気的に結合する入出力制御回路９と、入出力線対ＩＯＰとデータデータ入出力ピン８との間でデータの授受を実行するデータ入出力回路６と、種々の制御信号に応じてメモリデバイス１ａ全体を制御するコントロール回路２とを備える。
【００２２】
コントロール回路２は、制御信号ピン７から入力される種々の制御信号（／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ）およびクロック信号ピン１０から入力されるクロック信号ＣＬＫとに基づいてデバイス内に存在する内部回路に対してコマンド信号および種々の制御信号を出力する。
【００２３】
図３は、本発明の実施の形態１に従うメモリアレイ５および入出力制御回路９の回路構成図である。
【００２４】
図３を参照して、メモリアレイ５は行列状に集積配置された複数のメモリセルＭＣを有する。また、メモリアレイ５は、メモリセル行にそれぞれ対応して設けられる複数のワード線ＷＬと、隣接する２つのメモリセル列を一つのメモリセル列組として、メモリセル列組にそれぞれ対応して設けられる複数のビット線対ＢＬＰとを含む。ビット線対ＢＬＰは、一方のメモリセル列に対応して設けられるビット線ＢＬと、他方のメモリセル列に対応して設けられるビット線／ＢＬとを含む。
【００２５】
各メモリセルＭＣは、アクセストランジスタＡＴＲと、キャパシタＣｐとを有する。アクセストランジスタＡＴＲとキャパシタＣｐは、ビット線ＢＬとセルプレート電圧Ｖｃｐとの間に直列に配置され、アクセストランジスタＡＴＲのゲートは、対応するワード線ＷＬと電気的に結合される。
【００２６】
この対応するワード線ＷＬの活性化に応答してキャパシタＣｐとビット線ＢＬとが電気的に結合される。このキャパシタＣｐに電荷を充電もしくは放電することにより１ビットのデータ記憶を実行することができる。
【００２７】
本例においては、メモリセル行にそれぞれ対応して設けられたワード線ＷＬ１〜ＷＬ４と、メモリセル列組にそれぞれ対応して設けられたビット線対ＢＬＰ１〜ＢＬＰｎ（ｎ：自然数）とが示される。
【００２８】
奇数行のワード線ＷＬ１，ＷＬ３に対応するメモリセルＭＣはビット線ＢＬと電気的に結合され、偶数行のワード線ＷＬ２，ＷＬ４に対応するメモリセルＭＣは相補のビット線／ＢＬと電気的に結合される。なお、ワード線ＷＬ、ビット線対ＢＬＰおよびビット線ＢＬ，／ＢＬは、複数のワード線、複数のビット線対、およびビット線を総括的に標記したものである。なお、本明細書においては、「／」の記号は、反転、否定、相補等を示すものとする。
【００２９】
次に、入出力制御回路９の構成について説明する。
入出力制御回路９は、ビット線対ＢＬＰを電圧ＶＢＬレベル（＝ＶＣＣ／２）にプリチャージするためのＶＢＬ発生回路１５と、ビット線対ＢＬＰ１〜ＢＬＰｎにそれぞれ対応して設けられた、複数のイコライズ回路ＥＱ１〜ＥＱｎ（以下、総称してイコライズ回路ＥＱとも称する）および複数のセンスアンプＳＡ１〜ＳＡｎ（以下、総称して、センスアンプＳＡとも称する）とを含む。
【００３０】
イコライズ回路ＥＱは、ビット線対ＢＬＰのビット線ＢＬおよび相補のビット線／ＢＬの間に直列に接続されたトランジスタＴＱａおよびＴＱｂを有する。
【００３１】
トランジスタＴＱａおよびＴＱｂの接続ノードは、電圧ＶＢＬを発生するＶＢＬ発生回路１５と電気的に結合される。またトランジスタＴＱａおよびＴＱｂのそれぞれのゲートは、制御信号ＢＬＥＱの入力を受ける。たとえば、制御信号ＢＬＥＱ（「Ｈ」レベル）に応答して、各イコライズ回路ＥＱのトランジスタＴＱａおよびＴＱｂは、ターンオンし、各ビット線対ＢＬＰは電圧ＶＢＬレベルにプリチャージされる。なお、トランジスタＴＱａおよびＴＱｂは、一例としてＮチャンネルＭＯＳトランジスタとする。
【００３２】
センスアンプＳＡは、ビット線ＢＬおよび相補のビット線／ＢＬの電圧レベルを制御信号ＳＮ（「Ｈ」レベル）および／ＳＮ（「Ｌ」レベル）の入力に応答して増幅するとともに、データ読出時において増幅したデータ信号を入出力線対ＩＯＰに伝達する。入出力線対ＩＯＰは、入出力線ＩＯ，／ＩＯを含み、それぞれに増幅したデータ信号が伝達される。
【００３３】
図４は、センスアンプＳＡｎの回路構成図である。ここでは、代表的にセンスアンプＳＡｎの構成について説明するが他のセンスアンプＳＡについても同様の構成である。
【００３４】
図４を参照して、センスアンプＳＡｎは、いわゆるクロスカップル型のセンスアンプであり、トランジスタＰＴ０〜ＰＴ２と、トランジスタＮＴ１〜ＮＴ３とを含む。トランジスタＰＴ０は、電源電圧ＶＣＣとノードＮ２との間に配置され、そのゲートは制御信号／ＳＮの入力を受ける。トランジスタＰＴ２およびＮＴ１は、ノードＮ２とノードＮ３との間に配置され、そのゲートはノードＮ１と電気的に結合される。トランジスタＰＴ２とトランジスタＮＴ１とが接続されるノードＮ０は、ビット線ＢＬｎと電気的に結合される。トランジスタＰＴ１およびトランジスタＮＴ２は、ノードＮ２とノードＮ３との間に配置され、そのゲートはそれぞれノードＮ０と電気的に結合される。トランジスタＰＴ１とトランジスタＮＴ２とが接続されるノードＮ１は、ビット線／ＢＬｎと電気的に結合される。トランジスタＮＴ３は、ノードＮ３と接地電圧ＧＮＤとの間に配置され、そのゲートは制御信号ＳＮの入力を受ける。なお、トランジスタＰＴ０〜ＰＴ２は、一例としてＰチャンネルＭＯＳトランジスタとする。トランジスタＮＴ１〜ＮＴ３は、一例としてＮチャンネルＭＯＳトランジスタとする。
【００３５】
たとえば、センスアンプＳＡの活性化すなわち制御信号ＳＮ，／ＳＮが「Ｈ」レベルおよび「Ｌ」レベルに設定されている場合の動作について説明する。一例として、ビット線ＢＬと接続されているノードＮ０の電位が相補のビット線／ＢＬと接続されているノードＮ１の電位よりも高い場合、トランジスタＮＴ２およびＰＴ２がオンし、電位差が増幅される。具体的には、ノードＮ０は「Ｈ」レベル（電源電圧ＶＣＣレベル）、ノードＮ１は「Ｌ」レベル（接地電圧ＧＮＤレベル）に設定される。一方、ビット線ＢＬと接続されているノードＮ０の電位が相補のビット線／ＢＬと接続されているノードＮ１の電位よりも低い場合、トランジスタＮＴ１およびＰＴ１がオンし、電位差が増幅される。具体的には、ノードＮ１は「Ｈ」レベル（電源電圧ＶＣＣレベル）、ノードＮ０は「Ｌ」レベル（接地電圧ＧＮＤレベル）に設定される。
【００３６】
図５は、本発明の実施の形態１に従う行選択回路３およびコントロール回路２のブロック概略図である。
【００３７】
図５を参照して、行選択回路３はアドレスピン７♯から入力されるアドレスＡＤＤのうちロウアドレスＲＡに基づいてプリデコード信号を生成するプリデコード回路２０と、プリデコード回路２０により生成されたプリデコード信号に応じて複数のワード線のうちの１本を選択するワード線選択回路２１とを含む。
【００３８】
図６は、プリデコード回路２０を構成するデコードユニット６０の一例図である。
【００３９】
図６を参照して、デコードユニット６０はコマンド生成回路２２から入力されるコマンド信号ＡＣＴと、ロウアドレスＲＡを構成する複数ビットのうちの一部ビットであるロウアドレスＲＡｍ，ＲＡｎ（ｍ，ｎ：自然数）の入力に基づいてこれらのＡＮＤ論理演算結果をプリデコード信号ＸＲＡｋ（ｋ：自然数）として出力する。ここでは、２ビットずつのロウアドレスＲＡをデコードする構成が示される。
【００４０】
図７は、ワード線選択回路２１を構成するワード線選択ユニット６１の一例図である。ワード線選択ユニット６１は、ワード線ＷＬ毎に設けられ、入力されるプリデコード信号の所定の組合せに応じて対応するワード線ＷＬを活性化させる。
【００４１】
図７を参照して、ワード線選択ユニット６１は、プリデコード回路２０により生成されたプリデコード信号ＸＲＡｊおよびＸＲＡｋ（ｊ，ｋ：自然数）の入力を受けて、そのＡＮＤ論理演算結果に基づいてワード線ＷＬｘ（ｘ：自然数）を活性化させる。すなわち、プリデコード信号の所定の組み合わせに応じて、複数のワード線選択ユニットのうちの少なくとも一つが対応する選択ワード線を活性化する。
【００４２】
本構成は、プリデコード回路２０を用いてロウアドレスＲＡの一部ビットずつを一旦プリデコード信号にデコードし、ワード線選択回路２１において、入力されるデコードしたプリデコード信号に基づいて複数のワード線のうちの選択ワード線を活性化させる。これに伴い、ロウアドレスＲＡをそのままデコーダ回路等でデコードして複数のワード線のうちの少なくとも１本を選択する構成よりも、デコード処理に用いられるトランジスタ数を少なくすることができる。また、本構成によりロウアドレスのデコード処理に用いる時間を短縮し、高速な行選択動作すなわちワード線選択動作を実行することができる。
【００４３】
次に、コントロール回路２について説明する。
コントロール回路２は、コマンド生成回路２２と、ＳＮ信号生成回路２００と、タイミング調整回路２４とを含む。コマンド生成回路２２は、クロック信号ピン１０からのクロック信号ＣＬＫに同期して、制御信号ピン７に入力される制御信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥの所定の組合せに基づいて内部回路の動作を指示するコマンド信号を生成する。ＳＮ信号生成回路２００は、コマンド信号ＡＣＴに応答してセンスアンプＳＮを活性化させるための制御信号ＩＳＮを生成する。タイミング調整回路２４は、制御信号ＩＳＮを制御信号ＳＮとして出力するタイミングを調整する。ＳＮ信号生成回路２００の回路構成については、図示しないがコマンド信号ＡＣＴが入力されてから内部回路がデータ読出のために動作する際の動作遅延時間を考慮して、コマンド信号ＡＣＴに応答して一定期間経過後に制御信号ＩＳＮが生成される。たとえば、一例として複数の遅延段を設けて、その遅延段を通過する個数を調整することにより制御信号ＩＳＮを出力するタイミングを調整することができる。
【００４４】
図８は、コマンド生成回路２２内のコマンド信号生成ユニットの構成図である。
【００４５】
図８（ａ）は、コマンド信号ＡＣＴを生成するコマンド信号生成ユニット４５の回路構成図である。コマンド信号ＡＣＴは、データ書込動作もしくはデータ読出動作を実行する際に、外部から入力される制御信号の所定の組み合わせに応じて生成される。
【００４６】
図８（ａ）を参照して、コマンド信号生成ユニット４５は、入力される制御信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥの反転信号をラッチするためのラッチ群５０と、インバータ５１，５２と、ＡＮＤ回路５３とを含む。
【００４７】
ラッチ群５０は、入力される各制御信号に対応してラッチ回路ＬＴが設けられる。ラッチ回路ＬＴは、環状に構成されたインバータＩＶ０およびＩＶ１を含む。ラッチ回路ＬＴは、入力される制御信号の反転信号をラッチして出力する。
【００４８】
ＡＮＤ回路５３は、クロック信号ＣＬＫと、ラッチ群５０によりラッチされた制御信号／ＣＳ，／ＲＡＳの反転信号と、ラッチ群５０からインバータ５１および５２を介する制御信号／ＣＡＳ，／ＷＥの入力をそれぞれ受けて、そのＡＮＤ論理演算結果をコマンド信号ＡＣＴとして出力する。
【００４９】
具体的には、制御信号／ＣＳ，／ＲＡＳが「Ｌ」レベル、制御信号／ＣＡＳ，／ＷＥが「Ｈ」レベルである場合に、クロック信号ＣＬＫの立上がりに同期してコマンド信号ＡＣＴ（「Ｈ」レベル）が生成される。
【００５０】
図８（ｂ）は、コマンド信号ＰＲＣを生成するコマンド信号生成ユニット４６の回路構成図である。コマンド信号ＰＲＣは、プリチャージ動作を実行する際に外部から入力される制御信号の所定の組合せに応じて生成される。
【００５１】
図８（ｂ）を参照して、コマンド信号生成ユニット４６は、ラッチ群５０と、インバータ５４と、ＡＮＤ回路５５とを含む。ＡＮＤ回路５５は、クロック信号ＣＬＫと、ラッチ群５０によりラッチされた制御信号／ＣＳ，／ＲＡＳ，／ＷＥの反転信号およびラッチ群５０からインバータ５４を介する制御信号／ＣＡＳの入力をそれぞれ受けて、そのＡＮＤ論理演算結果をコマンド信号ＰＲＣとして出力する。
【００５２】
具体的には、一例として制御信号／ＣＳ，／ＲＡＳ，／ＷＥが「Ｌ」レベルで、制御信号／ＣＡＳが「Ｈ」レベルである場合に、クロック信号ＣＬＫの立上がりに同期して、コマンド信号ＰＲＣ（「Ｈ」レベル）が生成される。
【００５３】
再び、図５を参照して、タイミング調整回路２４について説明する。
タイミング調整回路２４は、インバータ３１〜３８と、ＮＡＮＤ回路４０〜４２と、ＤＮ発生回路２３とを含む。インバータ３１および３４は遅延段３０を形成し、また、インバータ３５および３６も遅延段３９を形成する。タイミング調整回路２４は、ＤＮ発生回路２３により生成される制御信号の論理レベルに応じて制御信号ＳＮを出力するタイミングを調整する。
【００５４】
ＳＮ信号生成回路２００から出力された制御信号ＩＳＮは、遅延段３０を介して内部ノードＮｄに伝達される。ＮＡＮＤ回路４０は、ＤＮ発生回路２３から出力された制御信号ＤＮとインバータ３２を介する内部ノードＮｄに伝達された信号の反転信号とのＮＡＮＤ論理演算結果を遅延段３９に出力する。ＮＡＮＤ回路４１は、インバータ３３を介する内部ノードＮｄに伝達された信号の反転信号とインバータ３８を介する制御信号ＤＮの反転信号／ＤＮとの入力に応じてそのＮＡＮＤ論理演算結果をＮＡＮＤ回路４２の入力ノードの一方に出力する。ＮＡＮＤ回路４２は、遅延段３９を介して伝達された信号とＮＡＮＤ回路４１の出力信号との入力に応じてそのＮＡＮＤ論理演算結果をインバータ３７に出力する。インバータ３７は、ＮＡＮＤ回路４２の出力信号を反転して制御信号ＳＮとして出力する。
【００５５】
ここで、ＳＮ信号生成回路２００の動作について説明する。まず初期状態すなわちＳＮ信号生成回路２００から「Ｌ」レベルの制御信号ＩＳＮが入力されている場合について説明する。
【００５６】
ＮＡＮＤ回路４０および４１の各々の入力ノードの一方側には、奇数個のインバータを介して制御信号ＩＳＮ（「Ｌ」レベル）の反転信号（「Ｈ」レベル）が入力される。また、ＮＡＮＤ回路４０および４１の多方側には、制御信号ＤＮおよびその反転信号／ＤＮがそれぞれ入力される。したがって、ＮＡＮＤ回路４０および４１のいずれか一方はともに「Ｈ」レベルの信号の入力に応答してそのＮＡＮＤ論理演算結果を「Ｌ」レベルに設定する。したがって、遅延段３９を介するＮＡＮＤ回路４０の出力信号とＮＡＮＤ回路４１の出力信号とのＮＡＮＤ論理演算結果を出力するＮＡＮＤ回路４２は、常に「Ｈ」レベルを出力する。したがって、その反転信号である制御信号ＳＮは、常に「Ｌ」レベルに設定される。それゆえ、センスアンプＳＡは、非活性化状態である。
【００５７】
一方、ＳＮ信号生成回路２００が制御信号ＩＳＮを「Ｈ」レベルに設定した場合について考える。ここで、制御信号ＤＮ，／ＤＮは、「Ｌ」レベルおよび「Ｈ」レベルにそれぞれ設定されているものとする。
【００５８】
初期状態においては、ＮＡＮＤ回路４０，４１の出力信号は「Ｈ」レベルおよび「Ｌ」レベルにそれぞれ設定されている。この場合において、制御信号ＩＳＮが「Ｈ」レベルに設定されると、ＮＡＮＤ回路４０の出力信号は、制御信号ＤＮが「Ｌ」レベルであるためその出力信号は「Ｈ」レベルを維持する。一方、ＮＡＮＤ回路４１には奇数個のインバータを介して制御信号ＩＳＮの反転信号（「Ｌ」レベル）が入力されるため、ＮＡＮＤ回路４１の出力信号は、「Ｌ」レベルから「Ｈ」レベルに遷移する。これに応答して、ＮＡＮＤ回路４２の出力信号は、「Ｌ」レベルに設定される。これに伴い、ＮＡＮＤ回路４２の出力信号の反転信号である制御信号ＳＮは「Ｈ」レベルに設定される。この「Ｈ」レベルの制御信号ＳＮに応答してセンスアンプＳＡが活性化される。この場合においては、遅延段を有する上段の系統に依存することなく、制御信号ＳＮが生成される。
【００５９】
次に、制御信号ＤＮ，／ＤＮが「Ｈ」レベルおよび「Ｌ」レベルにそれぞれ設定されている場合について考える。
【００６０】
初期状態においては、ＮＡＮＤ回路４０，４１の出力信号は「Ｌ」レベルおよび「Ｈ」レベルにそれぞれ設定されている。この場合において、制御信号ＩＳＮが「Ｈ」レベルに設定されると、ＮＡＮＤ回路４０の出力信号は、奇数個のインバータを介して制御信号ＩＳＮの反転信号（「Ｌ」レベル）が入力されるため、ＮＡＮＤ回路４０の出力信号は、「Ｌ」レベルから「Ｈ」レベルに遷移する。一方、ＮＡＮＤ回路４１については、制御信号／ＤＮが「Ｌ」レベルであるためその出力信号は「Ｈ」レベルを維持する。
【００６１】
これに伴い、上述したようにＮＡＮＤ回路４２の出力信号の反転信号である制御信号ＳＮは「Ｈ」レベルに設定される。この「Ｈ」レベルの制御信号ＳＮに応答してセンスアンプＳＡが活性化される。ここで、制御信号ＤＮが「Ｈ」レベルに設定されている場合、ＮＡＮＤ回路４０の出力信号を「Ｌ」レベルから「Ｈ」レベルに遷移させた信号は、遅延段３９を介してＮＡＮＤ回路４２の入力ノードに入力される。すなわち、制御信号ＳＮは、遅延段を有する上段の系統に依存して生成される。したがって、遅延段３９の遅延時間分、ＮＡＮＤ回路４２が「Ｌ」レベルを出力するすなわち「Ｈ」レベルの制御信号ＳＮを出力するタイミングが遅延することとなる。
【００６２】
したがって、このタイミング調整回路２４において、制御信号ＤＮおよび制御信号／ＤＮの論理レベルに応じて、２種類のタイミングで制御信号ＳＮを出力する。
【００６３】
図９は、ＤＮ発生回路２３の回路構成図である。
図９を参照して、ＤＮ発生回路２３は、外部ピンＰＮと、高抵抗７０と、インバータ７２および７３で構成される遅延段７１とを含む。
【００６４】
外部ピンＰＮに伝達された信号は、遅延段７１を介して制御信号ＤＮとして出力される。また、外部ピンＰＮと遅延段７１との間の接続ノードと接地電圧ＧＮＤとの間に高抵抗７０が配置される。
【００６５】
ＤＮ発生回路２３は、外部ピンＰＮに入力される信号の論理レベルに応じて、制御信号ＤＮを生成する。具体的には、外部ピンＰＮに入力される信号の論理レベルが「Ｈ」レベルの場合には、制御信号ＤＮは「Ｈ」レベルに設定され、「Ｌ」レベルの場合には、制御信号ＤＮは「Ｌ」レベルに設定される。なお、高抵抗７０は、外部ピンＰＮが開放状態のときに、制御信号ＤＮを「Ｌ」レベルに設定するために設けられているものである。したがって、外部ピンにより簡易に制御信号ＤＮの論理レベルを制御することができる。
【００６６】
図１０のタイミングチャートを用いて、本発明の実施の形態１に従うデータ読出動作について説明する。
【００６７】
図１０を参照して、時刻Ｔ１においてクロック信号ＣＬＫの立上がりに同期して制御信号／ＣＳ，／ＲＡＳが「Ｌ」レベルに設定される。また、制御信号／ＷＥおよび制御信号／ＣＡＳが「Ｈ」レベルに設定される。これに従い、上述したようにコマンド生成回路２２においてコマンド信号ＡＣＴ（「Ｈ」レベル）が生成される。
【００６８】
行選択回路３は、コマンド信号ＡＣＴの入力および入力されたアドレスＡＤＤのうちのロウアドレスＲＡに基づいて、プリデコード信号を生成し、プリデコード信号に基づいて複数のワード線ＷＬのうちの少なくとも１本を選択する。本例においては、入力されたアドレスＡＤＤのうちのロウアドレスＲＡによりワード線ＷＬｎを選択する。また、コラムアドレスＣＡの入力に基づき列選択回路４は、ビット線対ＢＬＰｎを選択する。
【００６９】
また、時刻Ｔ１とほぼ同様のタイミングにおいて制御信号ＢＬＥＱが「Ｌ」レベルに設定される。これに伴い、ビット線対ＢＬＰのイコライズが終了する。具体的にはビット線ＢＬと相補のビット線／ＢＬとが電気的に切離され、データ読出動作のための準備動作が完了する。
【００７０】
次に、時刻Ｔ１後において、選択されたワード線ＷＬｎが活性化される。この選択されたワード線ＷＬｎの活性化に応答して、記憶データに応じたメモリセルＭＣのデータ読出が実行される。選択メモリセルＭＣのキャパシタに蓄積された電荷に応じて、ビット線対ＢＬＰｎの一方のビット線ＢＬｎと相補のビット線／ＢＬｎとの間に電位差が生じ始める。本例においては、選択されたメモリセルのキャパシタによりビット線ＢＬｎの電位が上昇する。
【００７１】
この電位差が生じ始めるのとほぼ同様のタイミングにおいて、コマンド信号ＡＣＴ（「Ｈ」レベル）に応答して、ＳＮ信号生成回路２００は、制御信号ＩＳＮを「Ｈ」レベルに設定する。これに応答して、タイミング調整回路２４から制御信号ＳＮ（「Ｈ」レベル）が出力される。センスアンプＳＡｎは、制御信号ＳＮに応答して増幅動作を実行し、増幅したデータが入出力線対ＩＯＰに伝達される。これに伴い、データ入出力回路６は、入出力線対ＩＯＰに伝達されたデータに基づいて出力データＤＱをデータ入出力ピン８に出力する。
【００７２】
次に、時刻Ｔ２においてクロック信号ＣＬＫの立上がりに同期して制御信号／ＣＳ，／ＲＡＳ，／ＷＥが「Ｌ」レベルに設定される。また制御信号／ＣＡＳが「Ｈ」レベルに設定される。これに伴い、コマンド信号生成ユニット４６において、コマンド信号ＰＲＣ（「Ｈ」レベル）が生成される。このコマンド信号ＰＲＣ（「Ｈ」レベル）の入力に応答して図示しないＢＬＥＱ信号生成回路により制御信号ＢＬＥＱは「Ｈ」レベルに設定される。これに伴い、イコライズ回路ＥＱが活性化され、各ビット線対ＢＬＰをイコライズするとともに各ビット線ＢＬ，／ＢＬに対してＶＢＬ発生回路１５から電圧ＶＢＬが供給される。
【００７３】
これにより、また次のデータ読出動作のための準備が実行される。
本実施の形態１のメモリモジュール１０００においては、センスアンプＳＡに対して制御信号ＳＮを入力するタイミングが異なる２種類のメモリデバイス１ａおよび１ｂを設ける。具体的には、一方のメモリデバイスについては、制御信号ＤＮは、「Ｌ」レベルに設定される。他方のメモリデバイスについては、制御信号ＤＮは、「Ｈ」レベルに設定される。
【００７４】
したがって、制御信号ＤＮが「Ｌ」レベルに設定されたメモリデバイスについては、第１のタイミングで入力された制御信号ＳＮに応答してピーク電流が流れる。一方、制御信号ＤＮが「Ｈ」レベルに設定されたメモリデバイスについては、第１のタイミングよりも遅い第２のタイミングで入力された制御信号ＳＮに応答してピーク電流が流れる。具体的には、本実施の形態１の構成においてはｍ個のメモリデバイスのうちの半数が第１のタイミングで、メモリモジュール１０００全体としてＩｐ×ｍ／２のピーク電流が流れる。また、他方の半数が第２のタイミングで、メモリモジュール１０００全体としてＩｐ×ｍ／２のピーク電流が流れる。
【００７５】
したがって、メモリモジュール１０００全体として、各メモリデバイスを並列に動作させた場合のピーク電流の最大値を半減することができる。
【００７６】
本構成により、メモリモジュール１０００全体におけるピーク電流の最大値を抑制することにより、各メモリデバイスにおける誤動作を防止し安定的にデータ読出動作を実行することができる。
【００７７】
特に、センスアンプＳＡ等においては、過大なピーク電流が流れる場合には、電源電圧ＶＣＣ−接地電圧ＧＮＤの動作領域が狭まり、動作領域の確保が難しくなるため誤作動を生じさせる可能性が高い。したがって、本構成のように、ピーク電流を抑制することにより、センスアンプＳＡ等において、安定した動作領域を確保し、精度の高いセンス動作を実行することができる。また、ピーク電流は、高周波ノイズであるため一般的にはそれを抑制するためにデカップリング容量を設けて抑制するが、デカップリング容量のレイアウト面積は、比較的大きく取る必要があるため、本構成とすることにより、デカップリング容量を縮小し、レイアウト効率の改善を図ることができる。
【００７８】
なお、本実施の形態においては、クロック信号ＣＬＫに同期して動作する同期型半導体記憶装置を用いて説明したがクロック信号ＣＬＫに同期して動作を実行しない非同期の半導体記憶装置についても同様に適用することが可能である。
【００７９】
（実施の形態１の変形例１）
本発明の実施の形態１の変形例１は、ＤＮ発生回路２３と置換可能なＤＮ信号生成回路２３＃について説明する。
【００８０】
図１１は、本発明の実施の形態１の変形例１に従うＤＮ発生回路２３♯の回路構成図である。
【００８１】
図１１を参照して、ＤＮ発生回路２３♯は、ヒューズ７４と、高抵抗７５と、インバータ７７，７８で形成される遅延段７６とを含む。ヒューズ７４は、電源電圧ＶＣＣとノードＮｈとの間に配置される。また、高抵抗７５は、ノードＮｈと接地電圧ＧＮＤとの間に配置される。ノードＮｈに伝達された信号は、遅延段７６を介して制御信号ＤＮとして出力される。
【００８２】
ヒューズ７４は、高電圧を印加することにより電気的に切断状態となる電気ヒューズもしくは外部からレーザ等を照射することにより電気的に切断状態となるレーザヒューズ等を用いることができる。
【００８３】
非切断状態にある場合において、ノードＮｈの電圧レベルは「Ｈ」レベルである。したがって、この場合において制御信号ＤＮは「Ｈ」レベルに設定される。一方、ヒューズ７４が切断状態の場合においては、高抵抗７５によりノードＮｈの電圧レベルは「Ｌ」レベルに設定される。したがって制御信号ＤＮは「Ｌ」レベルに設定される。
【００８４】
本実施の形態１の変形例１に従うＤＮ発生回路２３＃においては、ヒューズ７４を用いてヒューズを切断／非切断とすることにより、外部ピンを用いることなく簡易に制御信号ＤＮを生成することができる。したがって、外部ピンのピン数に制約があるメモリデバイス等において本実施の形態１の変形例１に従うＤＮ発生回路２３♯を有効に活用することができる。
【００８５】
（実施の形態１の変形例２）
上記の実施の形態１においては、センスアンプＳＡを活性化させる制御信号ＳＮを出力するタイミングを調整するタイミング調整回路２４を用いて、センスアンプＳＡ活性化時におけるピーク電流を抑制する構成について説明してきた。
【００８６】
本発明の実施の形態１の変形例２においては、ビット線対ＢＬＰをプリチャージするプリチャージ動作においてピーク電流を抑制する構成について説明する。
【００８７】
図１２は、本発明の実施の形態１の変形例２に従う行選択回路３およびコントロール回路２の構成図である。
【００８８】
図１２を参照して、本発明の実施の形態１の変形例２に従う行選択回路３は、図５で説明した行選択回路と同様であるのでその詳細な説明は繰り返さない。
【００８９】
本発明の実施の形態１の変形例２に従うコントロール回路２は、コマンド生成回路２２と、ＢＬＥＱ信号生成回路２１０と、タイミング調整回路２５とを含む。
【００９０】
本発明の実施の形態１の変形例２に従うＢＬＥＱ信号生成回路２１０は、コマンド生成回路２２から生成されたコマンド信号ＰＲＣに応答して制御信号ＩＢＬＥＱを出力する。具体的には、コマンド信号ＰＲＣ（「Ｈ」レベル）の入力に応答して制御信号ＩＢＬＥＱは、「Ｈ」レベルに設定される。
【００９１】
タイミング調整回路２５は、ＢＬＥＱ信号生成回路２１０から出力された制御信号ＩＢＬＥＱを制御信号ＢＬＥＱとして出力するタイミングを調整する。タイミング調整回路２５の構成は上記のタイミング調整回路２４の構成と同様であるのでその説明は繰返さない。すなわち、ＤＮ発生回路２３によって生成される制御信号ＤＮおよび／ＤＮに応じて制御信号ＢＬＥＱが出力されるタイミングが異なる。具体的には、制御信号ＤＮが「Ｈ」レベルの場合には制御信号ＤＮが「Ｌ」レベルの場合に比べて所定期間遅延した制御信号ＢＬＥＱが生成される。
【００９２】
したがって、本発明の実施の形態１の変形例２の構成によりビット線対ＢＬＰをプリチャージするタイミングを制御信号ＤＮの論理レベルを用いて調整することが可能である。
【００９３】
したがって、たとえばメモリデバイス１ａおよび１ｂとでタイミング調整回路２５から出力される制御信号ＢＬＥＱのタイミングを変えることにより、メモリモジュール１０００全体におけるプリチャージ動作時のピーク電流の最大値を抑制することができる。これにより、各ビット線対ＢＬＰに対して安定したプリチャージ動作を実行することができる。また、ピーク電流の最大値を抑制することにより、メモリモジュール１０００全体におけるイコライズ動作の消費電力を低減することが可能である。
【００９４】
（実施の形態１の変形例３）
本発明の実施の形態１の変形例３は、データ入出力回路６を動作させる際に生じるピーク電流を抑制する構成について説明する。
【００９５】
図１３は、本発明の実施の形態１の変形例３に従うデータ入出力回路６とコントロール回路２の概略ブロック図である。
【００９６】
図１３を参照して、本発明の実施の形態１の変形例３に従うデータ入出力回路６は、入出力線対ＩＯＰからのデータを受けて制御信号ＰＥに応答して、データを増幅するプリアンプＰＡと、プリアンプＰＡにより増幅されたデータＤＴ，／ＤＴを出力データＤＱとしてデータ入出力ピン８に出力するための出力バッファＯＢとを含む。
【００９７】
コントロール回路２は、コマンド生成回路２２と、ＯＥ信号生成回路９０と、タイミング調整回路２６とを含む。ＯＥ信号生成回路９０は、コマンド生成回路２２から生成されたコマンド信号ＡＣＴに応答して、一定期間遅延させた制御信号ＩＯＥを出力する。一例としてＯＥ信号生成回路９０は、複数の遅延段を有し、データ出力動作にともなう内部回路の動作遅延等を考慮してその個数を調整することにより制御信号ＩＯＥを出力するタイミングを調整する。
【００９８】
タイミング調整回路２６は、ＯＥ信号生成回路９０から出力された制御信号ＩＯＥを制御信号ＯＥとして出力するタイミングを調整する。タイミング調整回路２６の構成は上記のタイミング調整回路２４の構成と同様であるのでその説明は繰返さない。すなわち、ＤＮ発生回路２３によって生成される制御信号ＤＮおよび／ＤＮに応じて制御信号ＯＥが出力されるタイミングが異なる。具体的には、制御信号ＤＮが「Ｈ」レベルの場合には制御信号ＤＮが「Ｌ」レベルの場合に比べて所定期間遅延した制御信号ＯＥが生成される。
【００９９】
図１４は、プリアンプＰＡの回路構成図である。
図１４を参照して、プリアンプＰＡは、図４で説明したセンスアンプＳＡｎの回路構成と同様の構成であるので、図４で説明したセンスアンプＳＡｎを構成するトランジスタについて同一符号を用いて示している。プリアンプＰＡは、センスアンプＳＡｎと異なり、制御信号ＰＥ，／ＰＥ（「Ｈ」レベル、「Ｌ」レベル）に応答して活性化され、入出力線ＩＯおよび／ＩＯの電圧レベル差を増幅する。
【０１００】
再び、図１３を参照して、出力バッファＯＢは、ＡＮＤ回路８０，８１と、インバータ８３〜８５と、ＰチャンネルＭＯＳトランジスタ８７と、ＮチャンネルＭＯＳトランジスタ８８とを含む。なお、インバータ８４および８５は、遅延段８６を形成する。
【０１０１】
ＡＮＤ回路８０は、プリアンプＰＡにより増幅された入出力線対ＩＯＰの一方の入出力線の電圧レベルをデータＤＴとして、その入力と制御信号ＯＥとのＡＮＤ論理演算結果をインバータ８３に出力する。ＡＮＤ回路８１は、プリアンプＰＡにより増幅された入出力線対ＩＯＰの他方の入出力線の電圧レベルをデータ／ＤＴとして、その入力と制御信号ＯＥとのＡＮＤ論理演算結果を遅延段８６に出力する。トランジスタ８７は、電源電圧ＶＣＣと出力ノードＮｆとの間に配置され、そのゲートはインバータ８３の出力信号を受ける。トランジスタ８８は、出力ノードＮｆと接地電圧ＧＮＤとの間に配置され、そのゲートは遅延段８６の出力信号を受ける。
【０１０２】
ここで、出力バッファＯＢの動作について説明する。
出力バッファＯＢが活性化状態の時、すなわち、制御信号ＯＥが「Ｈ」レベルに設定されている場合について考える。データＤＴ，／ＤＴが「Ｈ」レベルおよび「Ｌ」レベルの場合、ＡＮＤ回路８０および８１は、「Ｈ」レベルおよび「Ｌ」レベルにそれぞれ設定される。これに応答して、トランジスタ８７および８８のゲートには「Ｌ」レベルおよび「Ｈ」レベルが入力される。これに伴い、トランジスタ８７がオンし、出力ノードＮｆと電源電圧ＶＣＣとが電気的に結合され、データ入出力ピン８に「Ｈ」レベルの出力データＤＱが出力される。
【０１０３】
一方、データＤＴ，／ＤＴが「Ｌ」レベルおよび「Ｈ」レベルの場合には、同様の方式にしたがって、トランジスタ８７および８８のゲートには「Ｈ」レベルおよび「Ｌ」レベルが入力される。これに伴い、トランジスタ８８がオンし、出力ノードＮｆと接地電圧ＧＮＤとが電気的に結合され、データ入出力ピン８に「Ｌ」レベルの出力データＤＱが出力される。
【０１０４】
本発明の実施の形態１の変形例３の構成においては、出力バッファＯＢを活性化させる制御信号ＯＥを出力するタイミングを制御信号ＤＮの論理レベルに応じて調整する。
【０１０５】
たとえば、メモリデバイス１ａおよび１ｂでタイミング調整回路２６から出力される制御信号ＯＥのタイミングを変えることにより、メモリモジュール１０００全体におけるデータ出力動作時のピーク電流の最大値を抑制することができる。これにより、データ出力動作において誤作動を生じさせること無く、安定的な回路動作を実行することができる。また、ピーク電流の最大値を抑制することにより、メモリモジュール１０００全体におけるデータ出力動作の消費電力を低減することが可能である。
【０１０６】
図１５は、プリアンプＰＡを活性化させる制御信号ＰＥを出力するコントロール回路２の概略ブロック図である。
【０１０７】
図１５を参照して、コントロール回路２は、コマンド生成回路２２と、ＰＥ信号生成回路２２０、タイミング調整回路２７とを含む。
【０１０８】
ＰＥ信号生成回路２２０は、コマンド生成回路２２から生成されたコマンド信号ＡＣＴに応答して、一定期間遅延させた制御信号ＩＰＥを出力する。一例としてＰＥ信号生成回路２２０は、複数の遅延段を有し、データ出力動作にともなう内部回路の動作遅延等を考慮してその個数を調整することにより制御信号ＰＥを出力するタイミングを調整する。
【０１０９】
タイミング調整回路２７は、ＰＥ信号生成回路２２０から出力された制御信号ＩＰＥを制御信号ＰＥとして出力するタイミングを調整する。タイミング調整回路２７の構成は上記のタイミング調整回路２４の構成と同様であるのでその説明は繰返さない。すなわち、ＤＮ発生回路２３によって生成される制御信号ＤＮおよび／ＤＮに応じて制御信号ＰＥが出力されるタイミングが異なる。具体的には、制御信号ＤＮが「Ｈ」レベルの場合には制御信号ＤＮが「Ｌ」レベルの場合に比べて所定期間遅延した制御信号ＰＥが生成される。
【０１１０】
これに伴い、たとえば、メモリデバイス１ａおよび１ｂとでタイミング調整回路２７から出力される制御信号ＰＥのタイミングを変えることにより、メモリモジュール１０００全体におけるプリアンプ動作時のピーク電流の最大値を抑制することができる。これにより、プリアンプ動作において誤作動を生じさせること無く、安定的な増幅動作を実行することができる。具体的には、センスアンプＳＡ動作時と同様にピーク電流を抑制することにより充分な動作領域を確保することができる。また、ピーク電流の最大値を抑制することにより、メモリモジュール１０００全体におけるデータ出力動作の消費電力を低減することが可能である。
【０１１１】
（実施の形態２）
本発明の実施の形態２は、メモリデバイス１ａ（１ｂ）のメモリアレイ５が複数のメモリバンクＭＢで構成されている場合のメモリバンクのオートリフレッシュ動作（以下、単にリフレッシュ動作とも称する）時のピーク電流を抑制する構成について説明する。
【０１１２】
図１６は、複数のメモリバンクＭＢが配置された実施の形態２に従う構成の概略ブロック図である。
【０１１３】
図１６を参照して、本実施の形態２の構成においては４つのメモリバンクＭＢａ〜ＭＢｄと、メモリバンクＭＢａ〜ＭＢｄにそれぞれ対応してセンスアンプ帯ＳＡＧａ〜ＳＡＧｄとが配置されている。メモリバンクＭＢは、メモリバンクＭＢａ〜ＭＢｄを総称したものである。また、センスアンプ帯ＳＡＧは、センスアンプ帯ＳＡＧａ〜ＳＡＧｄを総称したものである。
【０１１４】
各メモリバンクＭＢは、図３で説明したメモリアレイ５と同様の構成であり、図１６においては、各メモリバンクＭＢ毎に１つずつのメモリセルＭＣが示されており、メモリバンクＭＢａ〜ＭＢｄにおいて、ｎ番目のメモリセル行に対応して設けられるワード線ＷＬｎａ，ＷＬｎｂ，ＷＬｎｃ，ＷＬｎｄと、メモリセル列に対応して設けられるビット線ＢＬがそれぞれ一本ずつ示されている。
【０１１５】
センスアンプ帯ＳＡＧａ〜ＳＡＧｄの各々は、図３で説明したのと同様の複数のセンスアンプＳＡを有する。また、各センスアンプ帯ＳＡＧａ〜ＳＡＧｄに含まれるセンスアンプＳＡは、制御信号ＳＮａ〜ＳＮｄにそれぞれ応答して、対応するメモリバンクＭＢにおけるセンス動作を実行する。
【０１１６】
ここで、リフレッシュ動作について説明する。
ＤＲＡＭのメモリセルＭＣのデータ記憶は、メモリセルＭＣ内のキャパシタＣｐに電荷を蓄積することにより実行する構成であるため、一定期間が経過すれば蓄積した電荷がリークにより消失してしまう。したがって、電荷保持のために一定期間内にリフレッシュ動作を実行する必要がある。リフレッシュ動作は、リフレッシュ対象となるメモリセルの各々において、データ読出、増幅および再書込を一定期間内に実行することにより記憶データを保持する。本実施の形態２の構成においては、リフレッシュ動作時に、各メモリバンクＭＢａ〜ＭＢｄにおいて、ロウアドレスで選択されたワード線に接続されるメモリセル全てが同時にリフレッシュされる。たとえば、リフレッシュ動作時において、各メモリバンクＭＢａ〜ＭＢｄのワード線ＷＬｎａ〜ＷＬｎｄが全て並列に活性化される。
【０１１７】
図１７は、本発明の実施の形態２に従うコントロール回路２と、行選択回路３の構成を示す概略ブロック図である。
【０１１８】
本発明の実施の形態２に従う構成においては、図示しないが、各メモリバンクＭＢ毎に行選択回路３が配置され、各行選択回路３は、入力されたアドレスＡＤＤに応じて、対応するメモリバンクＭＢにおけるワード線ＷＬｎａ（ＷＬｂ，ＷＬｃ，ＷＬｄ）を活性化させる。
【０１１９】
コントロール回路２は、コマンド生成回路２２と、ＳＮ信号生成回路２００と、タイミング調整回路２８とを含む。
【０１２０】
ＳＮ信号生成回路２００については、上記の実施の形態１で説明したのと同様であるのでその説明は繰返さない。
【０１２１】
図１８は、コマンド信号ＡＲＥＦを生成するコマンド信号生成ユニット４７の回路構成図である。コマンド信号ＡＲＥＦは、オートリフレッシュ動作を実行する際に、外部から入力される制御信号の所定の組み合わせに応じて生成される。
【０１２２】
図１８を参照して、コマンド信号生成ユニット４７は、ラッチ群５０と、インバータ５６と、ＡＮＤ回路５７とを含む。
【０１２３】
ＡＮＤ回路５７は、クロック信号ＣＬＫと、ラッチ群５０によりラッチされた制御信号／ＣＳ，／ＲＡＳ，／ＣＡＳの反転信号と、ラッチ群５０からインバータ５６を介する制御信号／ＷＥの入力をそれぞれ受けて、そのＡＮＤ論理演算結果をコマンド信号ＡＲＥＦ（「Ｈ」レベル）として出力する。
【０１２４】
具体的には、制御信号／ＣＳ，／ＲＡＳ，／ＣＡＳが「Ｌ」レベル、制御信号／ＷＥが「Ｈ」レベルである場合に、クロック信号ＣＬＫの立上がりに同期してコマンド信号ＡＲＥＦが生成される。
【０１２５】
再び図１７を参照して、本実施の形態２に従うタイミング調整回路２８は、オートリフレッシュ動作時において、各メモリバンクＭＢにおけるリフレッシュタイミングを調整する。
【０１２６】
タイミング調整回路２８は、インバータ１１１〜１１４，１１７と、遅延段１１８〜１２０と、ＮＡＮＤ回路１１５，１１６と、信号生成ユニット１５０とを含む。インバータ１１１および１１２は遅延段１１０を形成する。
【０１２７】
ＳＮ信号生成回路２００から生成された制御信号ＩＳＮは、遅延段１１０およびインバータ１１３を介してＮＡＮＤ回路１１５の入力ノードの一方に入力される。ＮＡＮＤ回路１１５は、コマンド信号ＡＲＥＦおよびインバータ１１３からの出力信号とのＮＡＮＤ論理演算結果をインバータ１１７に出力する。インバータ１１７はＮＡＮＤ回路１１５からの出力信号を反転して内部ノードＮａにその反転信号を伝達する。遅延段１１８は、内部ノードＮａに伝達された信号を所定期間遅延して内部ノードＮｂに伝達する。遅延段１１９は、内部ノードＮｂに伝達された信号を遅延して内部ノードＮｃに伝達する。遅延段１２０は、内部ノードＮｃに伝達された信号を所定期間遅延して内部ノードＮｄに伝達する。ＮＡＮＤ回路１１６は、遅延段１１０およびインバータ１１４を介する制御信号ＩＳＮの反転信号の入力とコマンド／ＡＲＥＦとの入力を受けて、そのＮＡＮＤ論理演算結果を信号生成ユニット１５０に出力する。
【０１２８】
信号生成ユニット１５０は、ＮＡＮＤ回路１５１〜１５４と、インバータ１５５〜１５８と、ＯＲ回路１５９〜１６２とを含む。
【０１２９】
ＯＲ回路１５９は、内部ノードＮａに伝達された信号とコマンド信号／ＡＲＥＦとのＯＲ論理演算結果をＮＡＮＤ回路１５１の入力ノードの一方に出力する。ＯＲ回路１６０は、内部ノードＮｂに伝達された信号とコマンド信号／ＡＲＥＦとのＯＲ論理演算結果をＮＡＮＤ回路１５２の入力ノードの一方に出力する。ＯＲ回路１６１は、内部ノードＮｃに伝達された信号とコマンド信号／ＡＲＥＦとのＯＲ論理演算結果をＮＡＮＤ回路１５３の入力ノードの一方に出力する。ＯＲ回路１６２は、内部ノードＮｄに伝達された信号とコマンド信号／ＡＲＥＦとのＯＲ論理演算結果をＮＡＮＤ回路１５４の入力ノードの一方に出力する。
【０１３０】
ＮＡＮＤ回路１５１は、ＮＡＮＤ回路１１６およびＯＲ回路１５９の出力信号のＮＡＮＤ論理演算結果をインバータ１５５により反転して、制御信号ＳＮａとして出力する。ＮＡＮＤ回路１５２は、ＮＡＮＤ回路１１６およびＯＲ回路１６０の出力信号のＮＡＮＤ論理演算結果をインバータ１５６により反転して、制御信号ＳＮｂとして生成する。ＮＡＮＤ回路１５３は、ＮＡＮＤ回路１１６およびＯＲ回路１６１の出力信号のＮＡＮＤ論理演算結果をインバータ１５７により反転して、制御信号ＳＮｃとして出力する。ＮＡＮＤ回路１５４は、ＮＡＮＤ回路１１６およびＯＲ回路１６２の出力信号ＮＡＮＤ論理演算結果をインバータ１５８により反転して、制御信号ＳＮｄとして出力する。
【０１３１】
ここで、タイミング調整回路２８の動作について説明する。なお、コマンド信号ＡＲＥＦ，／ＡＲＥＦは、初期状態において「Ｌ」レベルおよび「Ｈ」レベルに設定されているものとする。
【０１３２】
制御信号ＩＳＮが「Ｌ」レベルの場合すなわち初期状態においては、奇数個のインバータを介してＮＡＮＤ回路１１６の入力ノードの一方に「Ｈ」レベルが入力される。また、コマンド信号／ＡＲＥＦは、「Ｈ」レベルである。したがって、ＮＡＮＤ回路１１６の出力信号は、「Ｌ」レベルに設定される。これに伴い、信号生成ユニット１５０の各ＮＡＮＤ回路１５１〜１５４は、制御信号ＳＮａ〜Ｓｎｄを「Ｌ」レベルに設定する。したがって、各センスアンプ帯ＳＡＧのセンスアンプＳＡは非活性化状態となる。
【０１３３】
制御信号ＩＳＮが「Ｈ」レベルの場合には、ＮＡＮＤ回路１１６の一方に「Ｌ」レベルが入力される。これに伴い、ＮＡＮＤ回路１１６の出力信号は、「Ｈ」レベルに設定される。信号生成ユニット１５０の各ＮＡＮＤ回路１５１〜１５４は、ＮＡＮＤ回路１１６の出力信号（「Ｈ」レベル）とコマンド信号／ＡＲＥＦ（「Ｈ」レベル）の入力を受けるため、制御信号ＳＮａ〜ＳＮｄを「Ｈ」レベルに設定する。したがって、各センスアンプ帯ＳＡＧのセンスアンプＳＡは活性化状態となる。
【０１３４】
次に、コマンド信号ＡＲＥＦ，／ＡＲＥＦが「Ｈ」レベルおよび「Ｌ」レベルにそれぞれ設定された場合について考える。
【０１３５】
上述したように初期状態において、ＮＡＮＤ回路１１５の入力ノードの一方は、「Ｈ」レベルに設定される。したがって、ＮＡＮＤ回路１１５は、コマンド信号ＡＲＥＦ（「Ｈ」レベル）およびインバータ１１３の出力信号（「Ｈ」レベル）のＮＡＮＤ論理演算結果に基づいて「Ｌ」レベルを出力する。これに伴い、内部ノードの電圧レベルは、インバータ１１７を介して「Ｈ」レベルに設定される。また、この「Ｈ」レベルの信号は、遅延段１１８〜１２０を介して、他の内部ノードＮｂ〜Ｎｄに所定期間ずつ遅延して伝達される。
【０１３６】
一方、コマンド信号／ＡＲＥＦ（「Ｌ」レベル）がＮＡＮＤ回路１１６の入力ノードに入力される。したがって、信号生成ユニット１５０は、ＮＡＮＤ回路１１６から「Ｈ」レベルの入力信号を受ける。ＮＡＮＤ回路１５１〜１５４は、ＮＡＮＤ回路１１６の出力信号（「Ｈ」レベル）とＯＲ回路１５９〜１６２の出力信号すなわち各内部ノードＮａ〜Ｎｄに伝達される遅延信号（「Ｈ」レベル）により、制御信号ＳＮａ〜ＳＮｄを「Ｈ」レベルに設定する。その際、制御信号ＳＮａ〜ＳＮｄは、各内部ノードＮａ〜Ｎｄに伝達される遅延信号により所定期間ずつのタイミング差が生じる。
【０１３７】
図１９のタイミングチャート図を用いて本発明の実施の形態２に従うリフレッシュ動作について説明する。本例においては、一例としてワード線ＷＬｎａ，ＷＬｎｂ，ＷＬｎｃ，ＷＬｎｄが選択されるものとする。
【０１３８】
図１９を参照して、時刻Ｔ１１においてクロック信号ＣＬＫの立上がりに同期して制御信号／ＣＳ，／ＲＡＳ，／ＣＡＳが「Ｌ」レベルに設定される。また、制御信号／ＷＥが「Ｈ」レベルに設定される。コマンド信号生成ユニット４７は、コマンド信号ＡＲＥＦ（「Ｈ」レベル）を生成する。
【０１３９】
また、同様のタイミングにおいて、行選択回路３は、図示しないが入力されたアドレスＡＤＤに応答して選択行のワード線ＷＬｎａ，ＷＬｎｂ，ＷＬｎｃ，ＷＬｎｄを活性化させる。
【０１４０】
これに伴い、選択行におけるメモリセルＭＣのキャパシタとビット線ＢＬとが電気的に結合される。この状態においてセンスアンプ帯ＳＡＧにおけるセンスアンプＳＡを活性化させることによりキャパシタに対して記憶されていたデータの再書込みすなわちリフレッシュ動作を実行する。
【０１４１】
上述したように本実施の形態２のタイミング調整回路２８においては、コマンド信号ＡＲＥＦの入力により制御信号ＳＮａ，ＳＮｂ，ＳＮｃ，ＳＮｄは「Ｈ」レベルに設定され、それぞれ異なるタイミングで出力される。
【０１４２】
したがって、コマンド信号ＡＲＥＦを生成することによりリフレッシュ動作時におけるセンスアンプの活性化信号である制御信号ＳＮａ，ＳＮｂ，ＳＮｃ，ＳＮｄをそれぞれ異なるタイミングで各センスアンプ帯に入力することにより、点線で示される様に同時にセンスアンプ帯に制御信号を入力する場合と比較して、メモリデバイスにおけるリフレッシュ動作時のピーク電流を抑制することができる。
【０１４３】
これに伴い、リフレッシュ動作時のピーク電流を抑制することによって安定したリフレッシュ動作を実行することができる。またリフレッシュ動作時における消費電力を低減することも可能である。
【０１４４】
なお、本実施の形態においては、１つのメモリデバイスについて説明してきたがその他のメモリデバイスについても同様に適用可能である。
【０１４５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１４６】
【発明の効果】
この発明は以上説明したように、複数のメモリチップを含む半導体記憶装置において、複数のメモリチップをデータ読出時に並列に動作する第１と第２のグループにそれぞれ分割し、センスアンプを活性化させるタイミングをそれぞれ異ならせる。これに伴い、データ読出時にセンスアンプを活性化させる際に生じるピーク電流の最大値が半導体記憶装置全体において半減する。このピーク電流を抑制することによりデータ読出を安定的に実行することができる。
【０１４７】
また、この発明は複数のメモリチップを含む半導体記憶装置において、複数のメモリチップをデータ読出前に並列に動作する第１と第２のグループにそれぞれ分割し、プリチャージ回路を活性化させるタイミングをそれぞれ異ならせる。これに伴い、データ読出前にプリチャージ回路を活性化させる際に生じるピーク電流の最大値が半導体記憶装置全体において半減する。このピーク電流を抑制することによりプリチャージ動作を安定的に実行することができる。
【０１４８】
また、この発明は複数のメモリチップを含む半導体記憶装置において、複数のメモリチップをデータ読出時に並列に動作する第１と第２のグループにそれぞれ分割し、プリアンプを活性化させるタイミングをそれぞれ異ならせる。これに伴い、データ読出時にプリアンプを活性化させる際に生じるピーク電流の最大値が半導体記憶装置全体において半減する。このピーク電流を抑制することによりデータ出力動作を安定的に実行することができる。
【０１４９】
また、この発明は複数のメモリチップを含む半導体記憶装置において、複数のメモリチップをデータ読出時に並列に動作する第１と第２のグループにそれぞれ分割し、出力バッファを活性化させるタイミングをそれぞれ異ならせる。これに伴い、データ読出時に出力バッファを活性化させる際に生じるピーク電流の最大値が半導体記憶装置全体において半減する。このピーク電流を抑制することによりデータ出力動作を安定的に実行することができる。
【０１５０】
また、この発明は複数のメモリバンクを有する半導体記憶装置において、活性化信号生成回路は、リフレッシュ動作時に複数のメモリバンクにそれぞれ対応して設けられた複数のセンスアンプを活性化させるタイミングをそれぞれ異ならせる。これに伴い、リフレッシュ動作時にセンスアンプを活性化させる際に生じるピーク電流の最大値が半導体記憶装置全体において低減される。このピーク電流を抑制することによりデータ出力動作を安定的に実行することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に従うメモリモジュール１０００の構成を示す概略ブロック図である。
【図２】本発明の実施の形態１に従うメモリデバイス１ａ（１ｂ）の概略ブロック図である。
【図３】本発明の実施の形態１に従うメモリアレイ５および入出力制御回路９の回路構成図である。
【図４】センスアンプＳＡｎの回路構成図である。
【図５】本発明の実施の形態１に従う行選択回路３およびコントロール回路２のブロック概略図である。
【図６】プリデコード回路２０を構成するデコードユニット６０の一例図である。
【図７】ワード線選択回路２１を構成するワード線選択ユニット６１の一例図である。
【図８】コマンド生成回路２２内のコマンド信号生成ユニットの構成図である。
【図９】ＤＮ発生回路２３の回路構成図である。
【図１０】本発明の実施の形態１に従うデータ読出動作について説明するタイミングチャート図である。
【図１１】本発明の実施の形態１の変形例１に従うＤＮ発生回路２３♯の回路構成図である。
【図１２】本発明の実施の形態１の変形例２に従う行選択回路３およびコントロール回路２の構成図である。
【図１３】本発明の実施の形態１の変形例３に従うデータ入出力回路６とコントロール回路２の概略ブロック図である。
【図１４】プリアンプＰＡの回路構成図である。
【図１５】プリアンプＰＡを活性化させる制御信号ＰＥを出力するコントロール回路２の概略ブロック図である。
【図１６】複数のメモリバンクＭＢが配置された実施の形態２に従う構成の概略ブロック図である。
【図１７】本発明の実施の形態２に従うコントロール回路２と、行選択回路３の構成を示す概略ブロック図である。
【図１８】コマンド信号ＡＲＥＦを生成するコマンド信号生成ユニット４７の回路構成図である。
【図１９】本発明の実施の形態２に従うリフレッシュ動作について説明するのタイミングチャート図である。
【符号の説明】
１ａ，１ｂ メモリデバイス、２ コントロール回路、３ 行選択回路、４ 列選択回路、５ メモリアレイ、６ データ入出力回路、２０ プリデコード回路、２１ ワード線選択回路、２２ コマンド生成回路、２３ ＤＮ発生回路、２４〜２８ タイミング調整回路。
Claims (8)
- 同一基板上に形成された、各々が独立にデータ記憶を実行する複数のメモリチップを備え、
各前記メモリチップは、
各々が、行列状に配置された複数のメモリセルを有するメモリアレイと、
データ読出時に活性化されて、前記複数のメモリセルのうちのデータ読出対象として選択された選択メモリセルに記憶された記憶データを増幅するセンスアンプと、
外部からの所定のコマンド入力に応じて前記センスアンプを活性化させる活性化信号生成部とを含み、
前記複数のメモリチップは、前記データ読出時に並列に動作する第１および第２のグループにそれぞれ分割され、
前記第１のグループに属する各前記センスアンプと前記第２のグループに属する各前記センスアンプとは異なるタイミングで活性化される、半導体記憶装置。 - 同一基板上に形成された、各々が独立にデータを記憶する複数のメモリチップを備え、
各前記メモリチップは、
各々が、行列状に配置されるとともに前記データを記憶する複数のメモリセルを有するメモリアレイを含み、
前記メモリアレイは、前記複数のメモリセルのうちの所定領域毎に設けられたビット線を有し、
各前記メモリチップは、
データ読出前に、活性化されて前記ビット線を所定の電圧レベルにプリチャージするプリチャージ回路と、
外部からの所定のコマンド入力に応じて、前記プリチャージ回路を活性化させる活性化信号生成部とをさらに含み、
前記複数のメモリチップは、前記データ読出前に並列に動作する第１および第２のグループにそれぞれ分割され、
前記第１のグループに属する各前記プリチャージ回路と前記第２のグループに属する各前記プリチャージ回路は異なるタイミングで活性化される、半導体記憶装置。 - 同一基板上に形成された、各々が独立にデータを記憶する複数のメモリチップを備え、
各前記メモリチップは、
各々が、行列状に配置されるとともに前記データを記憶する複数のメモリセルを有するメモリアレイと、
データ読出時に前記複数のメモリセルのうちのデータ読出対象として選択された選択メモリセルに記憶された記憶データを増幅するセンスアンプと、
前記データ読出時に、活性化されて前記センスアンプで増幅された前記記憶データをさらに増幅するプリアンプと、
外部からの所定のコマンド入力に応じて前記プリアンプを活性化させる活性化信号生成部とを含み、
前記複数のメモリチップは、前記データ読出時に並列に動作する第１および第２のグループにそれぞれ分割され、
前記第１のグループに属する各前記プリアンプと前記第２のグループに属する各前記プリアンプとは異なるタイミングで活性化される、半導体記憶装置。 - 同一基板上に形成された、各々が独立にデータを記憶する複数のメモリチップを備え、
各前記メモリチップは、
各々が、行列状に配置されるとともに前記データを記憶する複数のメモリセルを有するメモリアレイと、
データ読出時に、前記複数のメモリセルのうちのデータ読出対象として選択された選択メモリセルに記憶された記憶データを増幅するセンスアンプと、
前記データ読出時に、活性化されて前記センスアンプで増幅された前記記憶データを外部に出力する出力バッファと、
外部からの所定のコマンド入力に応じて前記出力バッファを活性化する活性化信号生成部とを含み、
前記複数のメモリチップは、前記データ読出時に並列に動作する第１および第２のグループにそれぞれ分割され、
前記第１のグループに属する各前記出力バッファと前記第２のグループに属する各前記出力バッファとは異なるタイミングで活性化される、半導体記憶装置。 - 各前記活性化信号生成部は、
外部からの前記所定のコマンド入力に応じて活性化信号を生成する信号生成回路と、
外部ピンと、
前記外部ピンに入力された信号に応じて、前記信号生成回路により生成された前記活性化信号を所定期間遅延させるタイミング調整回路とを有する、請求項１〜４のいずれか一項に記載の半導体記憶装置。 - 各前記活性化信号生成部は、
外部からの前記所定のコマンド入力に応じて活性化信号を生成する信号生成回路と、
外部からの入力に基づいて電気的に切断可能なヒューズ素子と、
前記ヒューズ素子の切断／非切断に応じて、前記信号生成回路により生成された前記活性化信号を所定期間遅延させるタイミング調整回路とを有する、請求項１〜４のいずれか一項に記載の半導体記憶装置。 - 各々が、行列状に配置された複数のメモリセルを有する複数のメモリバンクと、
前記複数のメモリバンクにそれぞれ対応して設けられ、各々がデータ読出対象に選択された複数のメモリセルのうちの選択メモリセルの記憶データを増幅する複数のセンスアンプと、
前記複数のセンスアンプの活性化を制御する活性化信号生成回路とを備え、
データ読出時に、前記複数のメモリバンクのうちの一つが選択され、リフレッシュ動作時に、前記複数のメモリバンクが選択され、
前記リフレッシュ動作時において、前記活性化信号生成回路は、前記複数のセンスアンプが活性化するタイミングをそれぞれ異ならせる、半導体記憶装置。 - 各前記活性化信号生成回路は、
外部からの第１のコマンド入力に応じて、前記複数のセンスアンプに出力する活性化信号を生成するとともに、外部からの第２のコマンド入力に応じて、前記複数のセンスアンプに出力する活性化信号を出力するタイミングをそれぞれ調整する、請求項７に記載の半導体記憶装置。
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007310960A (ja) * | 2006-05-18 | 2007-11-29 | Fujitsu Ltd | 半導体メモリ |
| JP2009026444A (ja) * | 2007-07-23 | 2009-02-05 | Samsung Electronics Co Ltd | パワーアップ時ピーク電流を減少させるマルチチップパッケージ |
| JP2009224016A (ja) * | 2008-03-18 | 2009-10-01 | Hynix Semiconductor Inc | リフレッシュ制御装置及び方法 |
| JP2010113753A (ja) * | 2008-11-05 | 2010-05-20 | Nec Electronics Corp | 半導体記憶装置及び半導体記憶装置の動作方法 |
Families Citing this family (70)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7697326B2 (en) | 2006-05-12 | 2010-04-13 | Anobit Technologies Ltd. | Reducing programming error in memory devices |
| WO2007132457A2 (en) | 2006-05-12 | 2007-11-22 | Anobit Technologies Ltd. | Combined distortion estimation and error correction coding for memory devices |
| CN103280239B (zh) | 2006-05-12 | 2016-04-06 | 苹果公司 | 存储设备中的失真估计和消除 |
| US8239735B2 (en) | 2006-05-12 | 2012-08-07 | Apple Inc. | Memory Device with adaptive capacity |
| WO2008026203A2 (en) | 2006-08-27 | 2008-03-06 | Anobit Technologies | Estimation of non-linear distortion in memory devices |
| US7821826B2 (en) | 2006-10-30 | 2010-10-26 | Anobit Technologies, Ltd. | Memory cell readout using successive approximation |
| WO2008053472A2 (en) | 2006-10-30 | 2008-05-08 | Anobit Technologies Ltd. | Reading memory cells using multiple thresholds |
| US7924648B2 (en) | 2006-11-28 | 2011-04-12 | Anobit Technologies Ltd. | Memory power and performance management |
| US8151163B2 (en) | 2006-12-03 | 2012-04-03 | Anobit Technologies Ltd. | Automatic defect management in memory devices |
| US7900102B2 (en) | 2006-12-17 | 2011-03-01 | Anobit Technologies Ltd. | High-speed programming of memory devices |
| US7751240B2 (en) * | 2007-01-24 | 2010-07-06 | Anobit Technologies Ltd. | Memory device with negative thresholds |
| US8151166B2 (en) | 2007-01-24 | 2012-04-03 | Anobit Technologies Ltd. | Reduction of back pattern dependency effects in memory devices |
| WO2008111058A2 (en) | 2007-03-12 | 2008-09-18 | Anobit Technologies Ltd. | Adaptive estimation of memory cell read thresholds |
| US8001320B2 (en) | 2007-04-22 | 2011-08-16 | Anobit Technologies Ltd. | Command interface for memory devices |
| US8234545B2 (en) | 2007-05-12 | 2012-07-31 | Apple Inc. | Data storage with incremental redundancy |
| WO2008139441A2 (en) | 2007-05-12 | 2008-11-20 | Anobit Technologies Ltd. | Memory device with internal signal processing unit |
| US7925936B1 (en) | 2007-07-13 | 2011-04-12 | Anobit Technologies Ltd. | Memory device with non-uniform programming levels |
| US8259497B2 (en) | 2007-08-06 | 2012-09-04 | Apple Inc. | Programming schemes for multi-level analog memory cells |
| US8174905B2 (en) | 2007-09-19 | 2012-05-08 | Anobit Technologies Ltd. | Programming orders for reducing distortion in arrays of multi-level analog memory cells |
| US7773413B2 (en) | 2007-10-08 | 2010-08-10 | Anobit Technologies Ltd. | Reliable data storage in analog memory cells in the presence of temperature variations |
| WO2009050703A2 (en) | 2007-10-19 | 2009-04-23 | Anobit Technologies | Data storage in analog memory cell arrays having erase failures |
| US8000141B1 (en) | 2007-10-19 | 2011-08-16 | Anobit Technologies Ltd. | Compensation for voltage drifts in analog memory cells |
| US8068360B2 (en) | 2007-10-19 | 2011-11-29 | Anobit Technologies Ltd. | Reading analog memory cells using built-in multi-threshold commands |
| KR101509836B1 (ko) | 2007-11-13 | 2015-04-06 | 애플 인크. | 멀티 유닛 메모리 디바이스에서의 메모리 유닛의 최적화된 선택 |
| US8225181B2 (en) | 2007-11-30 | 2012-07-17 | Apple Inc. | Efficient re-read operations from memory devices |
| US8209588B2 (en) | 2007-12-12 | 2012-06-26 | Anobit Technologies Ltd. | Efficient interference cancellation in analog memory cell arrays |
| US8456905B2 (en) | 2007-12-16 | 2013-06-04 | Apple Inc. | Efficient data storage in multi-plane memory devices |
| US8085586B2 (en) | 2007-12-27 | 2011-12-27 | Anobit Technologies Ltd. | Wear level estimation in analog memory cells |
| US8156398B2 (en) | 2008-02-05 | 2012-04-10 | Anobit Technologies Ltd. | Parameter estimation based on error correction code parity check equations |
| US7924587B2 (en) | 2008-02-21 | 2011-04-12 | Anobit Technologies Ltd. | Programming of analog memory cells using a single programming pulse per state transition |
| US7864573B2 (en) | 2008-02-24 | 2011-01-04 | Anobit Technologies Ltd. | Programming analog memory cells for reduced variance after retention |
| US8230300B2 (en) | 2008-03-07 | 2012-07-24 | Apple Inc. | Efficient readout from analog memory cells using data compression |
| US8059457B2 (en) | 2008-03-18 | 2011-11-15 | Anobit Technologies Ltd. | Memory device with multiple-accuracy read commands |
| US8400858B2 (en) | 2008-03-18 | 2013-03-19 | Apple Inc. | Memory device with reduced sense time readout |
| US7924613B1 (en) | 2008-08-05 | 2011-04-12 | Anobit Technologies Ltd. | Data storage in analog memory cells with protection against programming interruption |
| US8498151B1 (en) | 2008-08-05 | 2013-07-30 | Apple Inc. | Data storage in analog memory cells using modified pass voltages |
| US8169825B1 (en) | 2008-09-02 | 2012-05-01 | Anobit Technologies Ltd. | Reliable data storage in analog memory cells subjected to long retention periods |
| US8949684B1 (en) | 2008-09-02 | 2015-02-03 | Apple Inc. | Segmented data storage |
| US8000135B1 (en) | 2008-09-14 | 2011-08-16 | Anobit Technologies Ltd. | Estimation of memory cell read thresholds by sampling inside programming level distribution intervals |
| US8482978B1 (en) | 2008-09-14 | 2013-07-09 | Apple Inc. | Estimation of memory cell read thresholds by sampling inside programming level distribution intervals |
| US8239734B1 (en) | 2008-10-15 | 2012-08-07 | Apple Inc. | Efficient data storage in storage device arrays |
| US8713330B1 (en) | 2008-10-30 | 2014-04-29 | Apple Inc. | Data scrambling in memory devices |
| US8208304B2 (en) | 2008-11-16 | 2012-06-26 | Anobit Technologies Ltd. | Storage at M bits/cell density in N bits/cell analog memory cell devices, M>N |
| US8397131B1 (en) | 2008-12-31 | 2013-03-12 | Apple Inc. | Efficient readout schemes for analog memory cell devices |
| US8248831B2 (en) | 2008-12-31 | 2012-08-21 | Apple Inc. | Rejuvenation of analog memory cells |
| US8924661B1 (en) | 2009-01-18 | 2014-12-30 | Apple Inc. | Memory system including a controller and processors associated with memory devices |
| US8228701B2 (en) | 2009-03-01 | 2012-07-24 | Apple Inc. | Selective activation of programming schemes in analog memory cell arrays |
| US8259506B1 (en) | 2009-03-25 | 2012-09-04 | Apple Inc. | Database of memory read thresholds |
| US8832354B2 (en) | 2009-03-25 | 2014-09-09 | Apple Inc. | Use of host system resources by memory controller |
| US8238157B1 (en) | 2009-04-12 | 2012-08-07 | Apple Inc. | Selective re-programming of analog memory cells |
| US8479080B1 (en) | 2009-07-12 | 2013-07-02 | Apple Inc. | Adaptive over-provisioning in memory systems |
| US8495465B1 (en) | 2009-10-15 | 2013-07-23 | Apple Inc. | Error correction coding over multiple memory pages |
| US8677054B1 (en) | 2009-12-16 | 2014-03-18 | Apple Inc. | Memory management schemes for non-volatile memory devices |
| US8694814B1 (en) | 2010-01-10 | 2014-04-08 | Apple Inc. | Reuse of host hibernation storage space by memory controller |
| US8572311B1 (en) | 2010-01-11 | 2013-10-29 | Apple Inc. | Redundant data storage in multi-die memory systems |
| US8694853B1 (en) | 2010-05-04 | 2014-04-08 | Apple Inc. | Read commands for reading interfering memory cells |
| US8572423B1 (en) | 2010-06-22 | 2013-10-29 | Apple Inc. | Reducing peak current in memory systems |
| US8595591B1 (en) | 2010-07-11 | 2013-11-26 | Apple Inc. | Interference-aware assignment of programming levels in analog memory cells |
| US9104580B1 (en) | 2010-07-27 | 2015-08-11 | Apple Inc. | Cache memory for hybrid disk drives |
| US8767459B1 (en) | 2010-07-31 | 2014-07-01 | Apple Inc. | Data storage in analog memory cells across word lines using a non-integer number of bits per cell |
| US8856475B1 (en) | 2010-08-01 | 2014-10-07 | Apple Inc. | Efficient selection of memory blocks for compaction |
| US8694854B1 (en) | 2010-08-17 | 2014-04-08 | Apple Inc. | Read threshold setting based on soft readout statistics |
| US9021181B1 (en) | 2010-09-27 | 2015-04-28 | Apple Inc. | Memory management for unifying memory cell conditions by using maximum time intervals |
| US8400864B1 (en) * | 2011-11-01 | 2013-03-19 | Apple Inc. | Mechanism for peak power management in a memory |
| US9865316B2 (en) | 2016-01-21 | 2018-01-09 | Qualcomm Incorporated | Memory with a word line assertion delayed by a bit line discharge for write operations with improved write time and reduced write power |
| US11361819B2 (en) * | 2017-12-14 | 2022-06-14 | Advanced Micro Devices, Inc. | Staged bitline precharge |
| US11328754B2 (en) | 2020-05-29 | 2022-05-10 | Western Digital Technologies, Inc. | Pre-charge timing control for peak current based on data latch count |
| US11250892B2 (en) | 2020-05-29 | 2022-02-15 | Western Digital Technologies, Inc. | Pre-charge ramp rate control for peak current based on data latch count |
| US11556416B2 (en) | 2021-05-05 | 2023-01-17 | Apple Inc. | Controlling memory readout reliability and throughput by adjusting distance between read thresholds |
| US11847342B2 (en) | 2021-07-28 | 2023-12-19 | Apple Inc. | Efficient transfer of hard data and confidence levels in reading a nonvolatile memory |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6350998A (ja) | 1986-08-19 | 1988-03-03 | Toshiba Corp | 半導体記憶装置 |
| JPS6484496A (en) * | 1987-09-26 | 1989-03-29 | Mitsubishi Electric Corp | Semiconductor memory |
| JPH0271493A (ja) * | 1988-09-06 | 1990-03-12 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPH04109488A (ja) * | 1990-08-29 | 1992-04-10 | Mitsubishi Electric Corp | ダイナミック型半導体記憶装置 |
| US5422781A (en) * | 1993-12-30 | 1995-06-06 | Intel Corporation | Sense amplifier timing method and apparatus for peak power production |
| KR100234365B1 (ko) * | 1997-01-30 | 1999-12-15 | 윤종용 | 반도체 메모리장치의 리프레쉬 방법 및 회로 |
| KR100387720B1 (ko) * | 1999-06-29 | 2003-06-18 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 셀프 리프레쉬 장치 및 방법 |
| JP2001167580A (ja) | 1999-12-07 | 2001-06-22 | Toshiba Corp | 半導体記憶装置 |
-
2003
- 2003-02-19 JP JP2003041199A patent/JP2004253038A/ja not_active Withdrawn
- 2003-09-05 US US10/654,948 patent/US6801460B2/en not_active Expired - Fee Related
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- 2003-11-27 KR KR10-2003-0084812A patent/KR100537237B1/ko not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007310960A (ja) * | 2006-05-18 | 2007-11-29 | Fujitsu Ltd | 半導体メモリ |
| JP2009026444A (ja) * | 2007-07-23 | 2009-02-05 | Samsung Electronics Co Ltd | パワーアップ時ピーク電流を減少させるマルチチップパッケージ |
| JP2009224016A (ja) * | 2008-03-18 | 2009-10-01 | Hynix Semiconductor Inc | リフレッシュ制御装置及び方法 |
| JP2010113753A (ja) * | 2008-11-05 | 2010-05-20 | Nec Electronics Corp | 半導体記憶装置及び半導体記憶装置の動作方法 |
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