JPS60170962A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS60170962A JPS60170962A JP59027468A JP2746884A JPS60170962A JP S60170962 A JPS60170962 A JP S60170962A JP 59027468 A JP59027468 A JP 59027468A JP 2746884 A JP2746884 A JP 2746884A JP S60170962 A JPS60170962 A JP S60170962A
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- signals
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- node
- substrate potential
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
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- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は半導体集積回路に係り、特にその半導体基板の
基板電位を同一半導体基板上に形成された基板電位発生
回路により発生させる半導体集積回路に関する。
基板電位を同一半導体基板上に形成された基板電位発生
回路により発生させる半導体集積回路に関する。
（従来技術）
従来、この種の基板電位発生回路は、ＮチャネルＭＯ８
ダイナミックランダムアクセスメモリ等で用いられてお
シ、基板上に形成されるトランジスタの耐圧を向上させ
、接合容量及びインパクトイオンによる影響を低減させ
る等の効果がある。
ダイナミックランダムアクセスメモリ等で用いられてお
シ、基板上に形成されるトランジスタの耐圧を向上させ
、接合容量及びインパクトイオンによる影響を低減させ
る等の効果がある。
ところで近年、ＭＯ８ダイナミックランダムアクセスメ
モリに関しては、その低価格、高集積度によって使用分
野が拡大されつつあり、それに伴って、外部からの入力
信号をもちいることなしに低消費電力で記憶内容の保持
を可能とする機能が要求されるようになってきた。
モリに関しては、その低価格、高集積度によって使用分
野が拡大されつつあり、それに伴って、外部からの入力
信号をもちいることなしに低消費電力で記憶内容の保持
を可能とする機能が要求されるようになってきた。
この機能はセルフリフレッシュと呼ばれ、外部信号によ
ることなしに内部で発生した信号により、周期的にメモ
リセルのリフレッシュを行なう機能であり、リフレッシ
ュ間隔を適当に設定することにより、低消費電力で記憶
内容の保持をおこなうことを可能とするものである。
ることなしに内部で発生した信号により、周期的にメモ
リセルのリフレッシュを行なう機能であり、リフレッシ
ュ間隔を適当に設定することにより、低消費電力で記憶
内容の保持をおこなうことを可能とするものである。
第１図は従来の半導体集積回路の一例の基板電位発生回
路の回路図である。第１図に示す基板電位発生回路は、
リングオシレータ回路１と、チャ−ジボンプ回路２によ
り構成される。
路の回路図である。第１図に示す基板電位発生回路は、
リングオシレータ回路１と、チャ−ジボンプ回路２によ
り構成される。
第１１￥！において、トランジスタＱｌｐはソースが電
源Ｖｃｃ （電源電圧をＶＣＣとする。）にゲートが節
点Ｎ５にドレインが節点Ｎｌにそれぞれ接続され、トラ
ンジスタＱＩＮはソースが接地され、ゲートが節点Ｎ５
にドレイ／が節点Ｎ１にそれぞれ接続され、トランジス
タＱＩＰ、ＱＩＮは節点Ｎ５を入力とし節点Ｎ１を出力
とするＣＭＯＳインバータを形成する。
源Ｖｃｃ （電源電圧をＶＣＣとする。）にゲートが節
点Ｎ５にドレインが節点Ｎｌにそれぞれ接続され、トラ
ンジスタＱＩＮはソースが接地され、ゲートが節点Ｎ５
にドレイ／が節点Ｎ１にそれぞれ接続され、トランジス
タＱＩＰ、ＱＩＮは節点Ｎ５を入力とし節点Ｎ１を出力
とするＣＭＯＳインバータを形成する。
同様にトランジスタＱ３Ｐ、Ｑ３Ｎは節点Ｎ２を入力、
節点Ｎ３を出力とし、トランジスタＱｓｐ。
節点Ｎ３を出力とし、トランジスタＱｓｐ。
Ｑ５Ｎは節点Ｎ４を入力、節点Ｎ５を出力とし、トラン
ジスタＱ６Ｐ、Ｑ６Ｎは節点Ｎ５を入ツバＭｉ点Ｎ６を
出力とするＣＭＯ８インノζ−夕を構成する。
ジスタＱ６Ｐ、Ｑ６Ｎは節点Ｎ５を入ツバＭｉ点Ｎ６を
出力とするＣＭＯ８インノζ−夕を構成する。
トランジスタＱ２ｐＶｉゲートが接地され、ノーソース
及びドレインがトランジスタＱ２Ｐのノース及びドレイ
ンにそれぞれ接続され、トランジスタＱ４Ｐはゲートが
接地され、ソースが節点Ｎ３にドレインが節点Ｎ４にそ
れぞれ接続され、トランジスタＱ４Ｎはゲートが′ＩＩ
Ｌ源Ｖｃｃにソース及びドレインがトランジスタＱ４ｐ
のソース及びドレイ／にそれぞれ接続され、トランジス
タＱｅＮはゲート及びドレインが節点Ｎ７に接続されソ
ースが接地され、トランジスタＱ７Ｎはゲート及びドレ
インが基板電位３に接続され、ソースが節点Ｎ７に接続
され、節点Ｎ６と節点Ｎ７はコンデ／すＣ１を介して接
続される。
及びドレインがトランジスタＱ２Ｐのノース及びドレイ
ンにそれぞれ接続され、トランジスタＱ４Ｐはゲートが
接地され、ソースが節点Ｎ３にドレインが節点Ｎ４にそ
れぞれ接続され、トランジスタＱ４Ｎはゲートが′ＩＩ
Ｌ源Ｖｃｃにソース及びドレインがトランジスタＱ４ｐ
のソース及びドレイ／にそれぞれ接続され、トランジス
タＱｅＮはゲート及びドレインが節点Ｎ７に接続されソ
ースが接地され、トランジスタＱ７Ｎはゲート及びドレ
インが基板電位３に接続され、ソースが節点Ｎ７に接続
され、節点Ｎ６と節点Ｎ７はコンデ／すＣ１を介して接
続される。
次に、第１図の回路の動作を、ｉ２図に示す動作波形図
を参照して説明する。
を参照して説明する。
はじめにリングオシレータ回路１の動作について説明す
る。トランジスタＱＩＰ、Ｑ、ＩＮで構成されるＣＭＯ
Ｓインバータの出力節点Ｎ１けトランジスタＱ２Ｎ、Ｑ
２Ｐを介してＱ３Ｐ、Ｑ、ＩＮで構成されるＣＭＯＳイ
ンバータの入力節点Ｎ２に接続される。同様にトランジ
スタＱ３Ｐ、Ｑ３Ｎで構成されるＣ Ｍ ＯＳインバー
タの出力節点Ｎ３は、トランジスタＱ４Ｎ、Ｑ４Ｐを介
してトランジスタＱｓｐ。
る。トランジスタＱＩＰ、Ｑ、ＩＮで構成されるＣＭＯ
Ｓインバータの出力節点Ｎ１けトランジスタＱ２Ｎ、Ｑ
２Ｐを介してＱ３Ｐ、Ｑ、ＩＮで構成されるＣＭＯＳイ
ンバータの入力節点Ｎ２に接続される。同様にトランジ
スタＱ３Ｐ、Ｑ３Ｎで構成されるＣ Ｍ ＯＳインバー
タの出力節点Ｎ３は、トランジスタＱ４Ｎ、Ｑ４Ｐを介
してトランジスタＱｓｐ。
Ｑ５Ｎで構成されるＣＭＯＳインノ々−夕の入力節点Ｎ
４に接続され、捷だトランジスタＱ５Ｐ、Ｑ６Ｎで構成
されるＣＭＯＳインバータの出力節点Ｎ５は、トランジ
スタＱＩＰ、ＱＩＮで構成されるＣＭＯＳインバータの
入力節点に接続される。従って、トランジスタＱｌ ｐ
、 Ｑｔ Ｎ、 Ｑ２ＰＩ Ｑ２Ｎ’、 Ｑ３ ｐ。
４に接続され、捷だトランジスタＱ５Ｐ、Ｑ６Ｎで構成
されるＣＭＯＳインバータの出力節点Ｎ５は、トランジ
スタＱＩＰ、ＱＩＮで構成されるＣＭＯＳインバータの
入力節点に接続される。従って、トランジスタＱｌ ｐ
、 Ｑｔ Ｎ、 Ｑ２ＰＩ Ｑ２Ｎ’、 Ｑ３ ｐ。
Ｑ３Ｎ、Ｑ４Ｐ、Ｑ４Ｎ、Ｑ６Ｐ、Ｑ５Ｎ は３段のリ
ングオシレータを構成しており、その出力節点Ｎ５には
、トランジスタのゲート容量、ｉｉｌ・ｍ等で定まると
ころの周期で発振する波形が得られる。
ングオシレータを構成しており、その出力節点Ｎ５には
、トランジスタのゲート容量、ｉｉｌ・ｍ等で定まると
ころの周期で発振する波形が得られる。
トランジスタＱ２Ｎ、Ｑ２Ｆ及びトランジスタＱ４Ｎ。
Ｑ４ｐＨ、インバータの出力節点と次段のインノく一夕
の入力節点との間に電位の伝達の遅延全作り出すための
ものである。
の入力節点との間に電位の伝達の遅延全作り出すための
ものである。
次にチャージポンプ回路２の動作について説明する。リ
ングオシレータ回路１の出力は、トランジスタＱ６Ｐ、
Ｑ６Ｎで構成されるｃＭｏｓイン、（−夕を介して、コ
ンデンサＣＩに接続されるが、ＣＭＯＳインバータの波
形整形効果により、矩形波に近い波形が節点Ｎ６にあら
れれる。節点Ｎ７はコンデンサＣ＋によって、節点Ｎ６
に容量結合されているため１節点Ｎ６の電位が接地電位
からＶｃｃになると、節点Ｎ７の電位も容量結合によシ
上昇するが、Ｎチャネルトランジスタのしきい値電圧Ｖ
ＴＮ （以下、ＶＴＮという。）以上になると、トラン
ジスタＱ８Ｎがオン状態となるために、その電位はＶＴ
Ｎにとどまる。節点Ｎ６の電位がＶｃｃから接地電位に
変化すると節点Ｎ７の電位も容量結合により低下し、’
ＶＴＮから−ＶＣＣ＋ＶＴＮまで変化しうるが、基板電
位３が−Ｖｃｃ＋２ＶＴＮ以上であれば、トランジスタ
Ｑ７Ｎがオン状態となり、半導体基板からトランジスタ
Ｑ７Ｎを介して節点Ｎ７に電流が流れ基板型Ｇ７３を低
下させる。
ングオシレータ回路１の出力は、トランジスタＱ６Ｐ、
Ｑ６Ｎで構成されるｃＭｏｓイン、（−夕を介して、コ
ンデンサＣＩに接続されるが、ＣＭＯＳインバータの波
形整形効果により、矩形波に近い波形が節点Ｎ６にあら
れれる。節点Ｎ７はコンデンサＣ＋によって、節点Ｎ６
に容量結合されているため１節点Ｎ６の電位が接地電位
からＶｃｃになると、節点Ｎ７の電位も容量結合によシ
上昇するが、Ｎチャネルトランジスタのしきい値電圧Ｖ
ＴＮ （以下、ＶＴＮという。）以上になると、トラン
ジスタＱ８Ｎがオン状態となるために、その電位はＶＴ
Ｎにとどまる。節点Ｎ６の電位がＶｃｃから接地電位に
変化すると節点Ｎ７の電位も容量結合により低下し、’
ＶＴＮから−ＶＣＣ＋ＶＴＮまで変化しうるが、基板電
位３が−Ｖｃｃ＋２ＶＴＮ以上であれば、トランジスタ
Ｑ７Ｎがオン状態となり、半導体基板からトランジスタ
Ｑ７Ｎを介して節点Ｎ７に電流が流れ基板型Ｇ７３を低
下させる。
従って第１図の基ｉ電位発生回路は、基板ｔＨ位が−Ｖ
ｃｃ＋２ＶＴＮＬｌ上に上昇しようとすると、基板電位
を低下させる機能をもつ。
ｃｃ＋２ＶＴＮＬｌ上に上昇しようとすると、基板電位
を低下させる機能をもつ。
ここで、半導体基板上に形成された集積回路より、基板
内に流れこむ′６流は主に、接合リークよ電流れこむ基
板電流と、トランジスタが動作する際に生じる電子−正
孔対による電流とによることが知られている。後者によ
る電流は、半導体基板上に形成された集積回路の動作周
波数に比例して増Ｖ口する。
内に流れこむ′６流は主に、接合リークよ電流れこむ基
板電流と、トランジスタが動作する際に生じる電子−正
孔対による電流とによることが知られている。後者によ
る電流は、半導体基板上に形成された集積回路の動作周
波数に比例して増Ｖ口する。
第１図の基板電位発生回路の電荷吸収能力は、同一半導
体基板上に形成されている半導体集積回路の定められた
範囲内での最も高速な動作時にも、基板電位をある値以
下に維持できるように設定しなければならないため、そ
の能力に応じた消費電力をもつことになり、低速動作時
には不要な消費電力を生じることになる。
体基板上に形成されている半導体集積回路の定められた
範囲内での最も高速な動作時にも、基板電位をある値以
下に維持できるように設定しなければならないため、そ
の能力に応じた消費電力をもつことになり、低速動作時
には不要な消費電力を生じることになる。
すなわち、基板電位を同一半導体基板上に集積された基
板電位発生回路にょ多発生させる従来の半導体集積回路
においては、その最も高速な動作時にも十分なように能
力を持たせているので、上記のセルフリフレッシュ機能
ｅ４つＭＯ８ダイナミックランダムアクセスメモリに代
表される半導体集積回路では、低速動作時もしくはスタ
ンバイ時等の低消費電力で動作する際に、基板電位発生
回路の消費電力が大きな割合をしめることになり、十分
な消費電力の低減化を達成できないという問題点がある
。
板電位発生回路にょ多発生させる従来の半導体集積回路
においては、その最も高速な動作時にも十分なように能
力を持たせているので、上記のセルフリフレッシュ機能
ｅ４つＭＯ８ダイナミックランダムアクセスメモリに代
表される半導体集積回路では、低速動作時もしくはスタ
ンバイ時等の低消費電力で動作する際に、基板電位発生
回路の消費電力が大きな割合をしめることになり、十分
な消費電力の低減化を達成できないという問題点がある
。
（発明の目的）
本発明の目的は、上記問題点を解消することにより、回
路の低速動作時またはスタンバイ時等にそれらに合せて
消費電力を低減させることのできる基板電位発生回路を
有する半導体集積回路を提供することにある。
路の低速動作時またはスタンバイ時等にそれらに合せて
消費電力を低減させることのできる基板電位発生回路を
有する半導体集積回路を提供することにある。
（発明の構成）
本発明の半導体集積回路は、基板電位を同一半導体基板
上に集積された基板電位発生回路にょ多発生させる半導
体集積回路において、前記基板電位発生回路が、前記半
導体集積回路の活性化信号に同期する第１の信号と、非
同期である第２の信号との双方により制御される手段を
有することがら構成される。
上に集積された基板電位発生回路にょ多発生させる半導
体集積回路において、前記基板電位発生回路が、前記半
導体集積回路の活性化信号に同期する第１の信号と、非
同期である第２の信号との双方により制御される手段を
有することがら構成される。
（実施例）
以下、本発明の実施例について図面を参照して説明する
。
。
第３図は本発明の一実施例の基板電位発生回路を示す回
路図である。
路図である。
本実施例は、基板電位を同一半導体基板上に集積された
基板電位発生回路によ多発生させる半導体集積回路にお
いて、前記基板電位発生回路が、前記半導体集積回路の
活性化信号に同期する第１の信号としての入力信号１１
と、非同期である第２の信号としてのリングオシレータ
１′の出力信号１２の双方にシり制御される手段を有す
ることから構成される。
基板電位発生回路によ多発生させる半導体集積回路にお
いて、前記基板電位発生回路が、前記半導体集積回路の
活性化信号に同期する第１の信号としての入力信号１１
と、非同期である第２の信号としてのリングオシレータ
１′の出力信号１２の双方にシり制御される手段を有す
ることから構成される。
すなわち、本実施例の基板電位発生回路は、第７・ 〜
２の信号である出力信号１２制御されるリングオシレー
タ１′とチャージポンプ回路２′と、第１の信号である
入力信号１１で制御されるチャージポンプ回路４とから
構成される。
タ１′とチャージポンプ回路２′と、第１の信号である
入力信号１１で制御されるチャージポンプ回路４とから
構成される。
ここで、リングオシレータ１′とチャージポンプ回路２
′は、ＰチャネルＭＯ８）ランジスタＱＩＩＰ〜Ｑｒｓ
ｐとＮチャネルＭＯ８１−ランジスタＱＩＩＮ〜Ｑ１８
ＮとコンデンサＣ１ｌとで構成され、第１図の従来例と
同様の構成をもち、同様の動作をする。
′は、ＰチャネルＭＯ８）ランジスタＱＩＩＰ〜Ｑｒｓ
ｐとＮチャネルＭＯ８１−ランジスタＱＩＩＮ〜Ｑ１８
ＮとコンデンサＣ１ｌとで構成され、第１図の従来例と
同様の構成をもち、同様の動作をする。
しかしその電荷吸収能力は、第１図に示す従来の基板電
位発生回路が、接合リークによるリーク電流と、トラン
ジスタが動作する際に生じる電子−正孔対による電流の
双方を吸収できるように設定されているのに対し、接合
リークによるリーク電流のみを吸収できる能力に設定さ
れている。従って第１図に示す従来回路よシ、第２図の
上記の回路部分の方が、消費電力が少ない。
位発生回路が、接合リークによるリーク電流と、トラン
ジスタが動作する際に生じる電子−正孔対による電流の
双方を吸収できるように設定されているのに対し、接合
リークによるリーク電流のみを吸収できる能力に設定さ
れている。従って第１図に示す従来回路よシ、第２図の
上記の回路部分の方が、消費電力が少ない。
チャージポンプ回路４は、トランジスタＱ２１Ｐのソー
スが電源Ｖｃｃにゲートが節点Ｎ２１にドレインが節点
Ｎ２２にそれぞれ接続され、トランジスタＱ２１Ｎ の
ノースが接地されゲートが節点Ｎ２１にドレインが節点
Ｎ２２にそれぞれ接続され、トランジスタＱ２２Ｎのゲ
ート、ドレインが基板電位３にソースが節点Ｎ２Ｂにそ
れぞれ接続され、トランジスタＱ２３Ｎのソースが接地
されゲート、ドレインが節点Ｎ２３にそれぞれ接続され
、節点Ｎ２２と節点Ｎ２３はコンデンサＣ２１を介して
接続され、節点Ｎ２１が入力信号１１に接続されること
から構成される。すなわち、第１図もしくは第２図に示
すチャージポンプ回路２，２′と同様の回路構成をもち
、第４図の動作波形図に示すように同様のΦノ１作を行
なう。
スが電源Ｖｃｃにゲートが節点Ｎ２１にドレインが節点
Ｎ２２にそれぞれ接続され、トランジスタＱ２１Ｎ の
ノースが接地されゲートが節点Ｎ２１にドレインが節点
Ｎ２２にそれぞれ接続され、トランジスタＱ２２Ｎのゲ
ート、ドレインが基板電位３にソースが節点Ｎ２Ｂにそ
れぞれ接続され、トランジスタＱ２３Ｎのソースが接地
されゲート、ドレインが節点Ｎ２３にそれぞれ接続され
、節点Ｎ２２と節点Ｎ２３はコンデンサＣ２１を介して
接続され、節点Ｎ２１が入力信号１１に接続されること
から構成される。すなわち、第１図もしくは第２図に示
すチャージポンプ回路２，２′と同様の回路構成をもち
、第４図の動作波形図に示すように同様のΦノ１作を行
なう。
そして、節点Ｎ２１は、第３図の基板電位発生回路と同
一半導体基板上に形成されている他の回路の内部節点に
接続されるが、その内部節点はこの回路に含まれるトラ
ンジスタの動作に同期して、電位が変化する節点に選択
される。例えば、心耳ＣＡＲという２つの活性化信号に
より動作するＭラングム了り−Ｃ，ス ＯＳダイナミ〒ノゾマ可蜂あれば、ＨＡ百もしくランク
−乙７′７包ス ＭＯＳダイナミｙ ／ ｌ −Ｅ ＩＪ ＩＩＣ含寸れ
るトランジスタの動作に同期した入力信号１１を得るこ
とができる。
一半導体基板上に形成されている他の回路の内部節点に
接続されるが、その内部節点はこの回路に含まれるトラ
ンジスタの動作に同期して、電位が変化する節点に選択
される。例えば、心耳ＣＡＲという２つの活性化信号に
より動作するＭラングム了り−Ｃ，ス ＯＳダイナミ〒ノゾマ可蜂あれば、ＨＡ百もしくランク
−乙７′７包ス ＭＯＳダイナミｙ ／ ｌ −Ｅ ＩＪ ＩＩＣ含寸れ
るトランジスタの動作に同期した入力信号１１を得るこ
とができる。
また、上記のセルフリフレッシュ（幾能をもつＭＯＳダ
イナミックランダムアクセスメモリでは、内部でリフレ
ッシュ要求信号が生成され、リフレッシュ動作を行なう
が、例えばワード線の活性化信号を節点２１０入力信号
１１として用いることにより、５口等の外部からの活性
化信号と、リフレッシュ要求信号等の内部で生成される
活性化信号の双方に同門した入力信吾１１を得ることが
できる。
イナミックランダムアクセスメモリでは、内部でリフレ
ッシュ要求信号が生成され、リフレッシュ動作を行なう
が、例えばワード線の活性化信号を節点２１０入力信号
１１として用いることにより、５口等の外部からの活性
化信号と、リフレッシュ要求信号等の内部で生成される
活性化信号の双方に同門した入力信吾１１を得ることが
できる。
従って、チャージポンプ回路４は、同一半導体基板上に
形成されている他の回路のｍ）１作周動数に比例した周
波数で動作し、この周波数に応じた電荷吸収能力及びに
消費電力をもつが、その電荷吸収能力はその回路を構成
するトランジスタが動作する際に生じる電子−止孔対に
よる基板電流を吸収できるように、従来のように大きな
能力のものでなく、低速・スタンバイ時等の回路動作に
合せて設定される。
形成されている他の回路のｍ）１作周動数に比例した周
波数で動作し、この周波数に応じた電荷吸収能力及びに
消費電力をもつが、その電荷吸収能力はその回路を構成
するトランジスタが動作する際に生じる電子−止孔対に
よる基板電流を吸収できるように、従来のように大きな
能力のものでなく、低速・スタンバイ時等の回路動作に
合せて設定される。
よって、第３図に示す本実施例の基板電位発生回路は、
リングオシレータ回路１′及びチャージポツプ回路２′
で構成される回路部分が、同一半導体基板上に集積され
ている回路からの接合ＩＪ−りによる基板電流を吸収し
、チャージポンプ回路４で示す回路部分が、集積回路の
動作に伴なう電子−正孔対による電流を吸収することに
より、この回路の動作状態に応じた必要最小限の消費電
力で基板ｍ４位を維持することを可能とする。
リングオシレータ回路１′及びチャージポツプ回路２′
で構成される回路部分が、同一半導体基板上に集積され
ている回路からの接合ＩＪ−りによる基板電流を吸収し
、チャージポンプ回路４で示す回路部分が、集積回路の
動作に伴なう電子−正孔対による電流を吸収することに
より、この回路の動作状態に応じた必要最小限の消費電
力で基板ｍ４位を維持することを可能とする。
なお、上記の実施例においては、半導体集積回路の活性
化信号に同期した入力信号】１で制陣されるチャージポ
ンプ回路４を、チャージポンプ回路２′とは別に設けた
が、これは一つに纏めて、その代りチャージポンプ回路
の入力信号を、半導体集積回路の動作に応じて、その入
力信号】１とリングオシレータ回路の出力信号１２とを
切換える切換え回路を設けても同様である。
化信号に同期した入力信号】１で制陣されるチャージポ
ンプ回路４を、チャージポンプ回路２′とは別に設けた
が、これは一つに纏めて、その代りチャージポンプ回路
の入力信号を、半導体集積回路の動作に応じて、その入
力信号】１とリングオシレータ回路の出力信号１２とを
切換える切換え回路を設けても同様である。
また、これ寸での説明はＮウェル構造をもつＰ型半導体
基板の場合について行なったけれども。
基板の場合について行なったけれども。
Ｐウェル構造をもつＮ型半導体基板の場合も同様である
。
。
（発明の効果）
以上、詳細説明したとおり、本発明によれば、上記の’
ｔｉｎ成により、回路の低速動作時またはスタンバイ時
等にそれらに合せて消費電力を低減させることのできる
基板電位発生回路を有する半導体集積回路が得られる。
ｔｉｎ成により、回路の低速動作時またはスタンバイ時
等にそれらに合せて消費電力を低減させることのできる
基板電位発生回路を有する半導体集積回路が得られる。
従って本発明をセルフリフメモリ等に適用すれば一層の
消費電力の低減化を計ることができ、その効果は大きい
。
消費電力の低減化を計ることができ、その効果は大きい
。
第１図は従来の半導体集積回路の一例の基板電位発生回
路の回路図、第２図はその動作波形図、第３図は本発明
の一実施の基板電位発生回路の回路図、第４図はその動
作波形図である。 １．１′・・・・・リングオシレータ回路、２．２’・
・・・・・チャージポンプ回路、３・・・・・・基板Ｔ
ｆｊ位、４・・・・・・チャージポンプ回路、１１・・
・・・入力信号（チャージポンプ回路４の）、】２・・
・・・・出力（０４（ＩＩング７１− シｖ −夕回路
の）、Ｃ＋、Ｃ，＋ １．Ｃ２ｌ−・・・コンデンサ、
Ｎｌ＋−Ｎ７．Ｎｌｌ〜Ｎ ＋ ７ 、Ｎ２１〜Ｎ２ｇ
・・・・・・節点、ＱＩＰ〜Ｑ６Ｐ＋Ｑ＋＋ｐ〜Ｑ１６
Ｐ、Ｑ２１Ｐ・旧・・ＰヂャネルＭＯ８）ランジスタ、
ＱＩＮ ５−Ｑ８Ｎ、ＱＩＩＮ−＋Ｑ、１８Ｎ。 Ｑ ２１ Ｎ−Ｑ ２３Ｎ−＝・＝ＮチーｙネルＭＯｓ
トランジスタ、Ｖｃｃ・・・・・・電強、ＶＴＮ・・・
・・・しきい値電圧。 第１回 ￥２図 ”
路の回路図、第２図はその動作波形図、第３図は本発明
の一実施の基板電位発生回路の回路図、第４図はその動
作波形図である。 １．１′・・・・・リングオシレータ回路、２．２’・
・・・・・チャージポンプ回路、３・・・・・・基板Ｔ
ｆｊ位、４・・・・・・チャージポンプ回路、１１・・
・・・入力信号（チャージポンプ回路４の）、】２・・
・・・・出力（０４（ＩＩング７１− シｖ −夕回路
の）、Ｃ＋、Ｃ，＋ １．Ｃ２ｌ−・・・コンデンサ、
Ｎｌ＋−Ｎ７．Ｎｌｌ〜Ｎ ＋ ７ 、Ｎ２１〜Ｎ２ｇ
・・・・・・節点、ＱＩＰ〜Ｑ６Ｐ＋Ｑ＋＋ｐ〜Ｑ１６
Ｐ、Ｑ２１Ｐ・旧・・ＰヂャネルＭＯ８）ランジスタ、
ＱＩＮ ５−Ｑ８Ｎ、ＱＩＩＮ−＋Ｑ、１８Ｎ。 Ｑ ２１ Ｎ−Ｑ ２３Ｎ−＝・＝ＮチーｙネルＭＯｓ
トランジスタ、Ｖｃｃ・・・・・・電強、ＶＴＮ・・・
・・・しきい値電圧。 第１回 ￥２図 ”
Claims (1)
- 基板電位を同一半導体基板上に集積された基板電位発生
回路により発生させる半導体集積回路において、前記基
板電位発生回路が、前記半導体集積回路の活性化信号に
同期する第１の信号と、非同期である第２の信号との双
方にょシ制御される手段を有することを特徴とする半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59027468A JPS60170962A (ja) | 1984-02-16 | 1984-02-16 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59027468A JPS60170962A (ja) | 1984-02-16 | 1984-02-16 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60170962A true JPS60170962A (ja) | 1985-09-04 |
Family
ID=12221942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59027468A Pending JPS60170962A (ja) | 1984-02-16 | 1984-02-16 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60170962A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6333873B1 (en) | 1991-02-07 | 2001-12-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with an internal voltage generating circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5559756A (en) * | 1978-10-30 | 1980-05-06 | Fujitsu Ltd | Semiconductor device |
| JPS5699865A (en) * | 1980-01-10 | 1981-08-11 | Yamaha Motor Co Ltd | Circulating device for cooling water of autobicycle |
-
1984
- 1984-02-16 JP JP59027468A patent/JPS60170962A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5559756A (en) * | 1978-10-30 | 1980-05-06 | Fujitsu Ltd | Semiconductor device |
| JPS5699865A (en) * | 1980-01-10 | 1981-08-11 | Yamaha Motor Co Ltd | Circulating device for cooling water of autobicycle |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6333873B1 (en) | 1991-02-07 | 2001-12-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with an internal voltage generating circuit |
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