KR20040077541A - 표시장치 및 투사형 표시장치 - Google Patents

표시장치 및 투사형 표시장치 Download PDF

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Abstract

출력전위변화의 위상이 변화되지 않고, 동작의 스캔방향에 상관없이 정밀도가 높은 화상표시를 실현할 수 있는 표시장치 및 투사형 표시장치는, 제 1 스캔동작에 수평 스타트펄스 및 전환신호를 받아 모니터회로의 셀렉터부로 수평스캐너의 제 1 시프트단이 샘플링한 클록과 다른 클록을 샘플링하고, 이 샘플홀드펄스에 응답하여 풀업되어 있는 모니터라인의 전위를 접지전위로 설정하고, 제 2 스캔동작에는 수평 스타트펄스 및 전환신호를 받아 모니터회로의 셀렉터부로 수평스캐너의 제 4 시프트단이 샘플링한 클록과 다른 클록을 샘플링하고, 이 샘플홀드펄스에 응답하여 풀업되어 있는 모니터라인의 전위를 접지전위로 설정한다.

Description

표시장치 및 투사형 표시장치{DISPLAY DEVICE AND PROJECTION TYPE DISPLAY DEVICE}
본 발명은, 표시장치 및 그 구동방법에 관한 것으로, 특히 수평구동회로(수평스캐너)로 불리는 클록드라이브방식을 채용한 점순차 구동방식의 액티브매트릭스형 표시장치 및 투사형 표시장치에 관한 것이다.
표시장치, 예를 들면 액정셀을 화소의 표시엘리먼트(전기광학소자)에 사용한 액티브매트릭스형 액정표시장치는, 수평구동회로(수평스캐너부)에 점순차 구동방식이 채용되어 있다.
도 1은 일반적인 점순차 구동방식을 채용한 액티브매트릭스형 액정표시장치의 구성을 나타낸 회로도이다(예를 들면, 일본특허출원 2001-109460호 참조).
이 액정표시장치(LCD 패널)(10)는, 도 1에 나타낸 바와 같이, 유효화소부(PXLP)(11), 수직스캐너(VSCN)(12), 수평스캐너(HSCN)(13), 제 1 클록생성회로 (GEN1:타이밍 생성기)(14) 및 제 2 클록생성회로(GEN2)(15)를 주요 구성요소로서 가지고 있다. 이때, 도 2에 나타낸 바와 같이, 수직스캐너에 관해서는, 화소부(11)의 일측부만이 아니고, 양측부에 배치되는 경우도 있으며, 또한, 신호선 프리챠지회로(PRCG)(16)가 설치된다.
화소부(11)는, 복수의 화소 PXL이 n행 m열의 매트릭스형으로 배열되어 있다. 여기서는, 도면의 간략화를 위해, 4행 4열의 화소배열의 경우를 예로 들어 나타내고 있다. 매트릭스형으로 배치된 화소 PXL의 각각은, 화소트랜지스터인 박막트랜지스터(TFT; thin film transistor)(11)와, 이 TFT(11)의 드레인전극에 화소전극이 접속된 액정셀 LC와, TFT(11)의 드레인전극에 한쪽 전극이 접속된 기억용량 Cs로 구성되어 있다. 이들 화소 PXL의 각각에 대하여, 신호라인 SGNL1∼SGNL4가 각 열마다 그 화소배열방향을 따라서 배선되고, 게이트라인 GTL1∼GTL4이 각 행마다 그 화소배열방향을 따라서 배선되어 있다. 화소 PXL의 각각에 있어서, TFT(11)의 소스전극(또는, 드레인전극)이, 대응하는 신호라인 SGNL1∼SGNL4에 각각 접속되어 있다. TFT(11)의 게이트전극이, 게이트라인 GTL1∼GTL4에 각각 접속되어 있다. 액정셀 LC의 대향전극 및 기억용량 Cs의 다른쪽 전극은, 인접한 화소에 공통으로 Cs 라인 CsL1에 접속되어 있다. 이 Cs 라인 CsL1에는, 소정의 직류전압이 공통전압 Vcom으로서 주어진다. 이 화소부(11)에 있어서, 게이트라인 GTL1∼GTL4 각 일단은, 화소부(11)의 예를 들면 도면 중 좌측에 배치된 수직스캐너(12)의 각 행의 출력단에 접속되어 있다.
수직스캐너(12)는, 필드기간마다 수직방향(행방향)으로 주사하여 게이트라인 GTL1∼GTL4에 접속된 각 화소 PXL을 행단위로 순차 선택하는 처리를 행한다. 즉, 수직스캐너(12)로부터 게이트라인 GTL1에 대하여 주사펄스 SP1이 주어졌을 때는 첫째 행의 각 열의 화소가 선택되고, 게이트라인 GTL2에 대하여 주사펄스 SP2가 주어졌을 때에는 2번째 행의 각 열의 화소가 선택된다. 이하와 같이 하여, 게이트라인GTL3, GTL4에 대하여 주사펄스 SP3, SP4가 순차로 주어진다.
화소부(11)의 예를 들면 도면에서의 상측에는, 수평스캐너(13)가 배치되어 있다. 수평스캐너(13)는, 입력되는 영상신호 VDO를 1H(H는 수평주사기간)마다 순차 샘플링하고, 수직스캐너(12)에 의해서 행단위로 선택되는 각 화소 PXL에 대하여 기록하는 처리를 행한다. 수평스캐너(13)는, 도 1에 나타낸 바와 같이, 클록드라이브방식을 채용하고 있고, 시프트 레지스터(131), 클록 샘플링 스위치군 132, 위상조정회로(PAC; Phase Adjust Circuit)군(133) 및 샘플링 스위치군 134를 가지고 있다.
시프트 레지스터(131)는, 화소부(11)의 화소열(본 예에서는, 4열)에 대응한 4단의 시프트단(S/R단)(131-1∼131-4)을 가지고, 제 1 클록생성회로(14)에 의해 수평 스타트펄스 HST가 주어지면, 서로 역상의 수평클록 HCK, HCKX에 동기하여 시프트동작을 행한다. 이에 따라, 시프트 레지스터(131)의 각 시프트단(131-1∼131-4)은, 수평클록 HCK, HCKX의 주기와 같은 펄스폭을 갖는 시프트펄스 SFTP1∼SFTP4가 순차 출력된다.
클록 샘플링스위치군(132)은, 화소부(11)의 화소열에 대응한 4개의 스위치(132-1∼132-4)를 갖는다. 이들 스위치(132-1∼132-4)의 제 1 측단이, 제 1 클록생성회로(15)에 의한 클록 DCKX, DCK를 전송하는 클록라인 DKL1, DKXL1에 교대로 접속되어 있다. 즉, 스위치 132-1, 132-3의 제 1 측단이 클록라인 DKXL1에, 스위치132-2, 132-4 제 1 측단이 클록라인 DKL1에 각각 접속되어 있다. 클록 샘플링스위치군(132)의 각 스위치 132-1∼132-4에는, 시프트 레지스터(131)의 각 시프트단 131-1∼131-4로부터 순차 출력되는 시프트 펄스 SFTP1∼SFTP4가 주어진다. 클록 샘플링스위치군(132)의 각 스위치 132-1∼132-4는, 시프트 레지스터(131)의 각 시프트단 131-1∼131-4로부터 시프트 펄스 SFTP1∼SFTP4가 주어지면, 이들 시프트 펄스 SFTP1∼SFTP4에 응답하여 순차로 온상태가 됨으로써, 서로 역상의 제 2 클록 DCKX, DCK를 교대로 샘플링한다.
위상조정회로군(133)은, 화소부(11)의 화소열에 대응한 4개의 위상조정회로133-1∼133-4를 가지며, 클록 샘플링 스위치군(132)의 각 스위치 132-1∼132-4에서 샘플링된 제 2 클록 DCKX, DCK의 위상조정 후, 대응하는 샘플링 스위치군(134)의 샘플링 스위치에 공급한다.
샘플링 스위치군(134)은, 화소부(11)의 화소열에 대응한 4개의 샘플링 스위치 134-1∼134-4를 갖는다. 이들 샘플링 스위치 134-1∼134-4 제 1 측단이 영상신호 VDO를 입력할 때 수신하는 비디오라인 VDL1에 접속되어 있다. 샘플링 스위치 134-1∼134-4에는, 클록 샘플링 스위치군(132)의 각 스위치 132-1∼132-4에 의해 T샘플링되고, 위상조정회로군(133)으로 위상조정된 클록 DCKX, DCK가 샘플홀드펄스 SHP1∼SHP4로서 주어진다. 샘플링 스위치군(134)의 각 샘플링 스위치 134-1∼134-4는, 샘플홀드펄스 SHP1∼SHP4에 응답하여, 이들 샘플홀드펄스 SHP1∼SHP4가 주어져 순차로 온상태가 됨으로써, 비디오라인 VDL1을 통해서 입력되는 영상신호 VDO를 순차 샘플링하여 화소부(11)의 신호라인 SGNL1∼SGNL4에 공급한다.
또한, 제 1 클록생성회로(14)는, 수직주사의 개시를 지령하는 수직 스타트펄스 VST, 수직주사의 기준이 되는 서로 역상의 수직클록 VCK, VCKX, 수평주사의 개시를 지령하는 수평 스타트펄스 HST, 수평주사의 기준이 되는 서로 역상의 수평클록 HCK, HCKX를 생성하고, 수직 스타트펄스 VST 및 수직클록 VCK, VCKX를 수직스캐너(12)에 공급하고, 수평클록 HCK, HCKX를 수평스캐너(13) 및 제 2 클록생성회로(15)에 공급한다.
제 2 클록생성회로(15)는, 제 1 클록생성회로(14)에서 생성된 수평클록(제 1 클록) HCK, HCKX에 대하여 주기가 같고(T1=T2) 듀티비가 작은 서로 역상의 제 2 클록 DCK, DCKX를 생성하여 수평스캐너(13)에 공급한다. 여기서, 듀티비란, 펄스파형에 있어서, 펄스폭 t와 펄스반복주기 T와의 비이다. 예를 들면, 도 3a∼도 3d에 나타낸 바와 같이, 수평클록 HCK, HCKX의 듀티비(t1/T1)가 50%이며, 이것보다도 클록 DCK, DCKX의 듀티비(t2/T2)가 작고, 즉 클록 DCK, DCKX의 펄스폭 t2가 수평클록 HCK, HCKX의 펄스폭 t1보다도 좁게 설정된다.
상술한 수평스캐너(13)에서는, 시프트 레지스터(131)로부터 순차 출력되는 시프트 펄스 SFTP1∼SFTP4를 샘플홀드펄스로서 사용하는 것이 아니다. 시프트 펄스 SFTP1∼SFTP4에 동기하여, 서로 역상의 클록 DCKX, DCK를 교대로 샘플링한다. 이들 클록 DCKX, DCK를 위상조정회로를 통해 샘플홀드펄스 SHP1∼SHP4로서 사용한다. 이에 따라, 샘플홀드펄스 SHP1∼SHP4의 변동을 억제할 수 있다. 그 결과, 샘플홀드펄스 SHP1∼SHP4 변동에 기인하는 고스트를 제거할 수 있다.
더구나, 수평스캐너(13)에서는, 시프트 레지스터(131)의 시프트동작이 기준이 되는 수평클록 HCKX, HCK를 샘플링하여 샘플홀드펄스로서 사용하지 않는다. 수평클록 HCKX, HCK에 대하여 같은 주기이며 듀티비가 작은 클록 DCKX, DCK를 별도로생성한다. 이들 클록 DCKX, DCK를 샘플링하여 샘플홀드펄스 SHP1∼SHP4로서 사용한다. 이 때문에, 수평구동시에, 샘플링펄스 상호간의 완전 넌오버랩(nonoverlap) 샘플링을 실현할 수 있으므로, 오버랩 샘플링에 기인하는 수직 스트라이프의 발생을 억제할 수 있다.
여기서, 예를 들면, 도 4에 나타낸 바와 같이, 인접하는 N번째 단과 N+1번째 단에서 비디오신호 VDO의 대응화소에의 기록을 행하는 경우의 동작에 대해서, 도 5a∼5d에 연관해서 설명한다. 이 경우, 예를 들면, 비디오신호 VDO, N번째 단의 신호선 SGNL-N의 드라이브신호 DRVP-N 및 N+1번째 단의 신호선 SGNL-N+1의 드라이브펄스 DRVP-N+1가, 도 5a∼5c에 나타낸 것 같은 타이밍관계를 가지는 경우, 이상적으로는, N번째 단에는 화이트신호가, N+1번째 단에는 블랙신호가 기록되어, 도 5d에 나타낸 것 같은, 고스트없는 화상을 얻을 수 있다.
그러나, TFT를 사용하고 있는 LCD에서는, 일반적으로 패널 에이징에 의한 트랜지스터의 특성변화가 생긴다. 이 특성변화에 의해, 각 트랜지스터에서 펄스의 지연이 발생한다. 최종적으로는 샘플홀드펄스 SHP가 그 초기 상태에 대하여 드리프트한다. 이 드리프트에 의해, 고스트에 대한 최적의 샘플홀드포지션이 어긋나 버리고, 초기출하시의 샘플홀드포지션 설정에 의하면, 인접단의 비디오신호를 샘플 홀드하여 고스트가 발생한다. 구체적으로는, 도 6a∼6c에 나타낸 바와 같이, N번째 단의 신호선 SGNL-N의 드라이브신호 DRVP-N 및 N+1번째 단의 신호선 SGNL-N+1의 드라이브펄스 DRVP-N+1이, 점선으로 나타낸 초기 상태로부터 에이징 후에, 실선으로 나타낸 바와 같이 지연돼 버린다. 그 결과로서, 도 6d에 나타낸 바와 같이, N번째단에는 블랙신호가 기록되고, 고스트 GST가 발생한다.
이 드리프트에 의한 고스트의 발생을 방지하기 위해서, 모니터회로(더미 스캐너)를 배치하고, 그 샘플링 스위치의 출력을 패널외부에 출력하며, 그 출력의 초기 상태로부터의 위상의 변화를 외부 IC에서 모니터하고, 위상의 변화분을 패널입력의 클록으로 피드백하는 대책이 일반적이다(예를 들면, 일본특개평 11-119746호 공보, 특허공개 2000-298459호 공보 참조).
도 7은 모니터회로(17)를 설치한 종래의 액정표시장치의 구성예를 나타낸 블록도이다. 도 8은, 도 7의 모니터회로(17)와 주변의 수평스캐너(13)의 일부의 구체적인 구성예를 나타낸 회로도이다.
도 8의 모니터회로(17)는, 수평스캐너(13)의 1번째 단, 즉, 수평 스타트펄스 HST가 최초에 입력되어 시프트동작을 개시하는 단에 인접하여 배치되어 있다. 모니터회로(17)는, 수평스캐너(13)의 각 단의 출력펄스의 지연량을 균일하게 하기 위해서, 수평스캐너(13)의 각 단의 구성과 같게 구성하는 것이 이상적이다. 도 8의 모니터회로(17)는, 수평 스타트펄스 HST가 입력되고, 시프트 펄스 SFTP17를 출력하는 시프트단(S/R단)(171)과, 제 2 클록 DCKX를 시프트단(171)에 의한 시프트 펄스 SFTP17로 샘플링하는 스위치(172)와, 스위치(172)로 샘플링된 클록 DCLX의 위상을 조정하여 상보적 레벨을 잡는 2개의 신호로 이루어진 샘플홀드펄스 SHP17를 생성하는 위상조정회로(173)와, 위상조정회로(173)에 의한 샘플홀드펄스 SHP17에 의해 제 1단자와 제 2단자 사이에서 접속 제어되는 샘플링 스위치(174)를 가지고 있다.
모니터회로(17)의 샘플링 스위치(174)는, 제 1 단자에서 접지되고, 타단이모니터라인 MNTL1의 일단에 접속되어 있다. 모니터라인 MNTL1의 타단이 LCD 패널외부의 피드백 IC(18)에 접속되어 있다. 모니터라인 MNTL1은, 패널외부에서 풀업되어 있다. 외부의 피드백 IC(18)는, 샘플링 스위치(173)가 도통하여 모니터라인 MNTL1이 접지레벨로 천이한 타이밍에서 초기 상태로부터의 위상 변화를 모니터하고, 위상의 변화분을 패널입력의 클록으로 피드백한다. 이때, 도 8의 예에서는, 수평클록 HCKX, HCK 등은, 외부의 피드백 IC(18)로 생성하도록 구성되어 있다.
본 발명의 문제점을 요약하면, 상술한 점순차 구동방식을 채용한 액티브매트릭스형 액정표시장치는, 예를 들면 투사형 액정표시장치(액정프로젝터)의 표시패널, 즉 LCD 패널로서 사용된다. 그리고, 칼라의 경우, 색의 3원색 R(빨강), G(초록), B(파랑)의 각각에 대응하여 3개의 LCD 패널이 배치된다. 이 경우, 광학계와 광로의 관계에 의해, 하나의 액정표시패널에서는, 다른 액정표시패널과 반전하여, 수평스캐너에서 역스캔을 행할 필요가 있다. 그 때문에, LCD 패널은, 응용에 따라서, 예를 들면 도 1의 도면중 좌측부터 스캔하는 기능에 덧붙여, 도면중의 우측부터 스캔, 즉 역스캔하는 기능을 더불어 가지도록 구성된다.
그러나, 종래의 모니터회로(더미 스캐너)를 하나 배치하는 회로에서는, 좌/우반전으로써 클록의 위상이 반전하는 수평스캐너에서, 일반적으로는 수평스캐너(13)에 설치되는 시프트 레지스터의 개수가 짝수이기 때문에 이하의 단점이 있다.
도 9a∼9k에 나타낸 바와 같이, 왼쪽에서 오른쪽으로 스캔할 때는, 예를 들면 도 9b에 나타낸 바와 같이, 수평클록 HCK의 펄스 <1>, <2>, <3>의 부호를 붙인 경우에, 수평클록 HCK의 2번째의 타이밍 <2>에서, 또한 제 2 클록 DCKX의 타이밍에서 수평스캐너(13)의 1번째단의 샘플홀드펄스 SHP1와 모니터회로(17)의 샘플홀드펄스 SHP17가 거의 동일 타이밍에서 생성되어 문제없이 화상표시가 행하여진다.
이것에 대하여, 도 10a∼10k에 나타낸 바와 같이, 오른쪽에서 왼쪽으로 스캔할 때는, 예를 들면 도 10b에 나타낸 바와 같이, 수평클록 HCK의 펄스 <1>, <2>, <3>의 부호를 붙인 경우에, 수평클록 HCK의 1번째의 타이밍 <1>에서, 또한 제 2 클록 DCKX의 타이밍에서 모니터회로(17)의 샘플홀드펄스 SHP17가 생성된다. SHP1는 타이밍<2>에서, 또한 제 1 클록 DCK의 타이밍에서 생성된다. 즉, 이 경우, 피드백용 샘플홀드펄스 SHP17의 위상이 좌우반전으로써 1펄스분 변화되고, 정확한 피드백을 행할 수 없었다. 이러한 경우, 화상이 반만큼 어긋나고, 정밀도가 높은 화상표를 행할 수 없다.
본 발명의 목적은, 스캔방향 반전으로 클록의 위상이 반전하는 수평스캐너에서도, 출력전위변화의 위상이 변화하지 않고, 어느 쪽의 스캔방향에서 동작하더라도 정밀도가 높은 화상표시를 실현할 수 있는 표시장치 및 투사형 표시장치를 제공하는데에 있다.
도 1은 일반적인 점순차 구동방식을 채용한 액티브매트릭스형 액정표시장치의 구성을 나타낸 회로도,
도 2는 액티브매트릭스형 액정표시장치의 표시패널의 구성예를 나타낸 블록도,
도 3은 수평클록 HCK, HCKX와 클록 DCK, DCKX와의 관계를 나타낸 타이밍도,
도 4는 도 1의 수평스캐너를 중심으로 한 동작을 설명하기 위한 도면,
도 5는 수평스캐너를 중심으로 한 동작을 설명하기 위한 파형도,
도 6은 도 1의 수평스캐너의 과제를 설명하기 위한 도면,
도 7은 모니터회로를 설치한 종래의 액정표시장치의 구성예를 나타낸 블록도,
도 8은 도 7의 모니터회로와 주변의 수평스캐너의 일부의 구체적인 구성예를 나타낸 회로도,
도 9는 도 8의 회로의 통상방향(도 8에서 왼쪽에서 오른쪽방향)으로 스캔하는 경우의 동작을 설명하기 위한 타이밍도,
도 10은 도 8의 회로의 역방향(도 8에서 오른쪽에서 왼쪽방향)으로 스캔하는 경우의 동작을 설명하기 위한 타이밍도,
도 11은 본 발명의 제 1 실시예에 따른 점순차 구동방식의 액티브매트릭스형 액정표시장치의 구성예를 나타낸 회로도,
도 12는 도 11의 액티브매트릭스형 액정표시장치의 표시패널의 구성예를 나타낸 블록도,
도 13은 시프트 레지스터의 시프트단 사이에 삽입된 전환회로의 구성예를 나타낸 회로도,
도 14는 본 실시예에 따른 모니터회로의 셀렉터부의 구체적인 구성예를 나타낸 회로도,
도 15는 도 11의 회로의 통상 스캔동작을 설명하기 위한 타이밍도,
도 16은 도 11의 회로의 역스캔동작을 설명하기 위한 타이밍도,
도 17은 본 발명의 제 2 실시예에 따른 점순차 구동방식의 액티브매트릭스형 액정표시장치의 구성예를 나타낸 회로도,
도 18은 제 2 클록 DCK, DCKX를 샘플링하여 드리프트를 보정하는 경우의 회로도,
도 19는 제 2 클록 DCK, DCKX를 샘플링하여 드리프트를 보정하는 경우의 설명도,
도 20은 제 2 클록 DCK을 갖는 생성회로의 구성예를 나타낸 도면,
도 21은 제 2 클록 DCK을 갖는 생성회로의 타이밍도,
도 22는 제 2 클록 DCK, DCKX를 샘플링하여 드리프트를 보정하는 경우의 타이밍도,
도 23은 본 제 2 실시예와 같이 제 1 클록 HCK, HCKX를 샘플링하여 드리프트를 보정하는 경우의 타이밍도,
도 24는 도 17의 회로의 통상스캔동작을 설명하기 위한 타이밍도,
도 25는 도 17의 회로의 역스캔동작을 설명하기 위한 타이밍도,
도 26은 본 발명의 제 3 실시예에 따른 점순차 구동방식의 액티브매트릭스형 액정표시장치의 구성예를 나타낸 회로도,
도 27은 도 26의 액티브매트릭스형 액정표시장치의 표시패널의 구성예를 나타낸 블록도,
도 28은 시프트 레지스터의 시프트단 사이에 삽입된 전환회로의 구성예를 나타낸 회로도,
도 29는 도 26의 회로의 통상스캔동작을 설명하기 위한 타이밍도,
도 30은 도 26의 회로의 역스캔동작을 설명하기 위한 타이밍도,
도 31은 본 발명의 제 4 실시예에 따른 점순차 구동방식의 액티브매트릭스형 액정표시장치의 구성예를 나타낸 회로도,
도 32는 본 발명에 따른 점순차 구동방식의 액티브매트릭스형 액정표시장치를 표시패널(LCD)로서 사용가능한 투사형 액정표시장치의 시스템구성을 나타낸 블록도,
도 33은 본 발명에 따른 점순차 구동방식의 액티브매트릭스형 액정표시장치를 표시패널(LCD)로서 사용가능한 투사형 칼라액정표시장치의 광학계의 구성의 일예를 나타낸 개략도이다.
*도면의 주요 부분에 대한 부호의 설명*
20 : 액정표시장치 21 : 유효화소부(PXLP)
22 : 수직스캐너(VSCN) 23 : 수평스캐너(HSCN)
24 : 모니터회로(MNT) 25 : 클록생성회로(GEN)
26 : 피드백제어회로(FDBCIC) 27 : 프리챠지회로(PRCG)
30 : 표시패널 40 : 투사형 액정표시장치
상기 목적을 달성하기 위해서, 본 발명의 제 1 국면에 따른 표시장치는, 복수의 화소가 매트릭스형으로 배치되고, 각 화소열마다 신호라인이 배선된 화소부와, 제 1 전위로 유지된 모니터라인과, 적어도 수평주사의 기준이 되는 서로 역상의 클록신호 및 반전클록신호를 생성함과 아울러, 상기 모니터라인의 전위변화를 모니터하고, 해당 전위변화 타이밍의 변화에 따라서 적어도 상기 클록신호 및 반전클록신호의 생성타이밍을 보정하는 제어회로와, 수평스캐너와, 모니터회로를 구비하고, 상기 수평스캐너는, 복수의 시프트단이 종속접속되고, 전환신호에 따라서 초단에서 최종단으로 순차로 시프트하는 제 1 스캔동작과 최종단에서 초단으로 순차로 시프트하는 제 2 스캔동작을 전환할 수 있고, 상기 제 1 스캔동작시 또는 제 2 스캔동작시에, 상기 클록신호 및 반전클록신호에 동기하여 각 시프트단으로부터 시프트 펄스를 순차 출력하는 시프트 레지스터와, 상기 시프트 레지스터의 대응하는 시프트단으로부터 출력된 상기 시프트 펄스에 응답하여 상기 클록신호 및 반전클록신호를 교대로 순차 샘플링하고, 샘플홀드펄스로서 출력하는 제 1 스위치군과, 비디오신호를 상기 제 1 스위치군의 각 스위치에 의한 샘플홀드펄스에 응답하여 순차 샘플링하여 상기 화소부의 대응하는 신호라인에 공급하는 제 2 스위치군을 구비하고, 상기 모니터회로는, 상기 전환신호를 받아, 해당 전환신호가 상기 제 1 스캔동작을 지시하고 있는 경우에는, 상기 클록신호 및 반전클록신호 중, 상기 수평스캐너에서의 시프트 레지스터의 초단시프트단이 샘플링하는 신호와 다른 신호를 샘플링하고, 상기 제 2 스캔동작을 지시하고 있는 경우에는, 상기 클록신호 및 반전클록신호 중, 상기 수평스캐너에서의 시프트 레지스터의 최종시프트단이 샘플링하는 신호와 다른 신호를 샘플링하여, 샘플홀드펄스로서 출력하는 셀렉터부와, 상기 셀렉터부에 의한 샘플홀드펄스에 응답하여 상기 모니터라인의 전위를 제 2전위로 설정하는 제 3 스위치를 구비한다.
본 발명의 제 2 국면에 따른 투사형 표시장치는, 제 1 전위로 유지된 모니터라인과, 적어도 수평주사의 기준이 되는 서로 역상의 클록신호 및 반전클록신호를 생성하고, 상기 모니터라인의 전위변화를 모니터하여, 해당 전위변화의 타이밍의 변화에 따라서 적어도 상기 클록신호 및 반전클록신호의 생성타이밍을 보정하는 제어회로와, 복수의 화소가 매트릭스형으로 배치되고, 각 화소열마다 신호라인이 배선된 화소부, 수평스캐너 및 모니터회로를 포함한 표시패널과, 상기 표시패널에 빛을 조사하는 조사수단과, 상기 표시패널을 거친 빛을 스크린상에 투영하는 투영수단을 구비하고, 상기 표시패널의 수평스캐너는, 복수의 시프트단이 종속접속되고, 전환신호에 따라서 초단으로부터 최종단으로 순차로 시프트하는 제 1스캔동작과 최종단으로부터 초단으로 순차로 시프트하는 제 2스캔동작을 전환할 수 있고, 상기 제 1 스캔동작시 또는 제 2 스캔동작시에, 상기 클록신호 및 반전클록신호에 동기하여 각 시프트단으로부터 시프트 펄스를 순차 출력하는 시프트 레지스터와, 상기 시프트 레지스터의 대응하는 시프트단으로부터 출력되는 상기 시프트 펄스에 응답하여 상기 클록신호 및 반전클록신호를 교대로 순차 샘플링하고, 샘플홀드펄스로서 출력하는 제 1 스위치군과, 비디오신호를 상기 제 1 스위치군의 각 스위치에 의한 샘플홀드펄스에 응답하여 순차 샘플링하여 상기 화소부의 대응하는 각 신호라인에 공급하는 제 2 스위치군을 구비하며, 상기 표시패널의 모니터회로는, 상기 전환신호를 받아, 해당 전환신호가 상기 제 1 스캔동작을 지시하고 있는 경우에는, 상기클록신호 및 반전클록신호 중, 상기 수평스캐너에서의 시프트 레지스터의 초단시프트단이 샘플링하는 신호와 다른 신호를 샘플링하고, 상기 제 2 스캔동작을 지시하고 있는 경우에는, 상기 클록신호 및 반전클록신호 중, 상기 수평스캐너에서의 시프트 레지스터의 최종시프트단이 샘플링한 신호와 다른 신호를 샘플링하고, 샘플홀드펄스로서 출력하는 셀렉터부와, 상기 셀렉터부에 의한 샘플홀드펄스에 응답하여 상기 모니터라인의 전위를 제 2 전위로 설정하는 제 3 스위치를 구비한다.
바람직하게는, 상기 셀렉터부는, 선택펄스를 받아 상기 클록신호를 샘플링하고, 샘플홀드펄스로서 상기 제 3 스위치에 출력하는 제 4 스위치와, 상기 선택펄스를 받아 상기 반전클록신호를 샘플링하고, 샘플홀드펄스로서 상기 제 3 스위치에 출력하는 제 5 스위치와, 상기 전환신호를 받아, 해당 전환신호가 상기 제 1 스캔동작을 지시하고 있는 경우에는, 상기 선택펄스를 상기 제 4 스위치에 출력하고, 상기 제 2 스캔동작을 지시하고 있는 경우에는, 상기 선택펄스를 상기 제 5 스위치에 출력하는 셀렉터를 구비한다.
바람직하게는, 상기 제 1 스캔동작 및 상기 제 2 스캔동작은, 수평 스타트펄스를 받아 개시되고, 해당 수평 스타트펄스는, 상기 제 1 스캔동작시에는 상기 시프트 레지스터의 초단시프트단 및 상기 모니터회로에 공급되며, 상기 제 2 스캔동작시에는 상기 시프트 레지스터의 최종시프트단 및 상기 모니터회로에 공급되고, 상기 모니터회로의 셀렉터는, 상기 전환신호에 따라서 상기 수평 스타트펄스를 상기 선택펄스로서 상기 제 4 스위치 또는 제 5 스위치에 공급한다.
더욱 바람직하게는, 상기 셀렉터는, 상기 수평 스타트펄스를 상기 선택펄스로서 상기 제 4 스위치에 전송하는 제 1 전송라인과, 상기 수평 스타트펄스를 상기 선택펄스로서 상기 제 5 스위치에 전송하는 제 2 전송라인과, 상기 전환신호가 상기 제 1 스캔동작을 지시하고 있는 경우에, 상기 제 1 전송라인을 상기 수평 스타트펄스의 공급라인을 접속하는 제 1 선택스위치와, 상기 전환신호가 상기 제 2 스캔동작을 지시하고 있는 경우에, 상기 제 2 전송라인을 상기 수평 스타트펄스의 공급라인을 접속하는 제 2 선택스위치와, 상기 수평 스타트펄스의 공급라인과 비접속상태에 있는 상기 제 1 전송라인 또는 상기 제 2 전송라인을, 해당 제 1 전송라인 또는 상기 제 2 전송라인이 접속되는 상기 제 4 스위치 또는 상기 제 5 스위치를 비도통상태가 유지할 수 있는 전위로 유지하는 전위설정수단을 구비한다.
또한, 상기 수평스캐너의 시프트 레지스터에서의 시프트단의 수는 짝수이다.
바람직하게는, 상기 제어회로에서 생성된 클록신호 및 반전클록신호에 따라서, 해당 클록신호 및 반전클록신호에 대하여 주기가 같고 또한 듀티비가 작은 제 2 클록신호 및 제 2 반전클록신호를 생성하며, 상기 수평스캐너 및 모니터회로에 공급하는 클록생성수단을 구비하고, 상기 수평스캐너의 제 1 스위치군의 각 스위치 및 상기 모니터회로의 제 4 스위치 또는 제 5 스위치는, 상기 클록생성수단에 의한 제 2 클록신호 또는 제 2 반전클록신호를 샘플링한다.
바람직하게는, 상기 화소의 표시 엘리먼트가 액정셀이다.
본 발명에 의하면, 예를 들면 제어회로에서, 수평주사의 기준이 되는 서로 역상의 클록신호 및 반전클록신호가 생성되고, 수평스캐너 및 모니터회로에 공급된다. 또한, 예를 들면 전환신호에 의해 제 1 스캔동작 또는 이 제 1 스캔동작과는역방향으로 스캔하는 제 2 스캔동작이 지정된다. 제 1 스캔동작이 지정되면, 예를 들면 수평 스타트펄스가 모니터회로 및 수평스캐너의 시프트 레지스터에서의 초단시프트단에 공급된다. 또한, 모니터회로에는 전환신호가 입력된다. 이때, 전환신호는 제 1 스캔동작을 지시하고 있기 때문에, 셀렉터부에서는, 공급된 수평 스타트펄스가 선택펄스로서 제 4 스위치에 출력된다. 제 4 스위치에서는 수평스캐너의 초단시프트단이 샘플링해야 하는 클록신호 또는 반전클록신호와 다른 신호가 샘플링되고, 샘플홀드펄스로서 제 3 스위치에 출력된다. 제 3 스위치에서는, 셀렉터부의 제 4 스위치에 의한 샘플홀드펄스에 응답하여 모니터라인의 전위가 제 1 전위로부터 제 2 전위(예를 들면, 접지전위)로 설정된다. 수평스캐너에서는, 클록신호 및 반전클록신호에 동기하여 각 시프트단으로부터 시프트 펄스가 제 1 스위치군의 대응하는 각 스위치에 순차 출력된다. 제 1 스위치군에서는, 대응하는 시프트단으로부터 출력되는 시프트 펄스에 응답하여 클록신호 및 반전클록신호가 교대로 순차 샘플링된다. 그리고 샘플링된 신호가 샘플홀드펄스로서 제 2 스위치군의 대응하는 각 스위치에 출력된다. 제 2 스위치군에서는, 입력된 비디오신호가 제 1 스위치군의 각 스위치에 의한 샘플홀드펄스에 응답하여 순차 샘플링되어 화소부의 대응하는 각 신호라인에 공급된다. 그리고 제어회로에 있어서, 모니터라인의 전위변화가 모니터된다. 구체적으로는, 제어회로에서는, 모니터회로의 출력 초기 상태로부터의 위상의 변화가 모니터되어, 위상의 변화분을 상쇄하도록, 클록신호 및 반전클록신호의 생성타이밍이 보정된다. 이에 따라, 패널 에이징 등에서의 트랜지스터의 특성변화에 의한 샘플홀드펄스의 드리프트가 보정된다.
제 2 스캔동작이 지정되면, 예를 들면 수평 스타트펄스가 모니터회로 및 수평스캐너의 시프트 레지스터에서의 최종시프트단에 공급된다. 또한, 모니터회로에는 전환신호가 입력된다. 이때, 전환신호는 제 2 스캔동작을 지시하고 있기 때문에, 셀렉터부에서는, 공급된 수평 스타트펄스가 선택펄스로서 제 5 스위치에 출력된다. 제 5 스위치에서는, 수평스캐너의 최종시프트단이 샘플링해야 하는 클록신호 또는 반전클록신호와 다른 신호가 샘플링되고, 샘플홀드펄스로서 제 3 스위치에 출력된다. 제 3 스위치에서는, 셀렉터부의 제 5 스위치에 의한 샘플홀드펄스에 응답하여 모니터라인의 전위가 제 1 전위로부터 제 2 전위(예를 들면, 접지전위)로 설정된다. 수평스캐너에서는, 클록신호 및 반전클록신호에 동기하여 각 시프트단으로부터 시프트 펄스가 제 1 스위치군의 대응하는 각 스위치에 순차 출력된다. 제 1 스위치군에서는, 대응하는 시프트단으로부터 출력되는 시프트 펄스에 응답하여 클록신호 및 반전클록신호가 교대로 순차 샘플링된다. 그리고 샘플링된 신호가 샘플홀드펄스로서 제 2 스위치군의 대응하는 각 스위치에 출력된다. 제 2 스위치군에서는, 입력된 비디오신호가 제 1 스위치군의 각 스위치에 의한 샘플홀드펄스에 응답하여 순차 샘플링되어, 화소부의 대응하는 각 신호라인에 공급된다. 그리고 제어회로에 있어서, 모니터라인의 전위변화가 모니터된다. 구체적으로는, 제어회로에서는, 모니터회로의 출력의 초기 상태로부터의 위상의 변화가 모니터되어, 위상의 변화분을 상쇄하도록, 클록신호 및 반전클록신호의 생성타이밍이 보정된다. 이에 따라, 패널 에이징 등에서의 트랜지스터의 특성변화에 의한 샘플홀드펄스의 드리프트가 보정된다. 이와 같이, 스캔방향반전에 있어서 클록의 위상이 반전하는 수평스캐너에서도, 출력전위변화의 위상이 변화하지 않고, 어느 쪽의 스캔방향에서 동작하더라도 정밀도가 높은 화상표시가 실현된다.
본 발명의 제 3 국면에 따른 표시장치는, 복수의 화소가 매트릭스형으로 배치되어, 각 화소열마다 신호라인이 배선된 화소부와, 제 1 전위로 유지된 모니터라인과, 적어도 수평주사의 기준이 되는 서로 역상의 제 1 클록신호 및 제 1 반전클록신호를 생성하고, 또한 상기 모니터라인의 전위변화를 모니터하여, 해당 전위변화의 타이밍 변화에 따라서 적어도 상기 클록신호 및 반전클록신호의 생성타이밍을 보정하는 제어회로와, 상기 제어회로에서 생성된 상기 제 1 클록신호 및 제 1 반전클록신호에 따라서, 해당 제 1 클록신호 및 제 1 반전클록신호에 대하여 주기가 같고 또한 듀티비가 작은 제 2 클록신호 및 제 2 반전클록신호를 생성하는 클록생성회로와, 수평스캐너와, 모니터회로를 구비하고, 상기 수평스캐너는, 복수의 시프트단이 종속 접속되어, 전환신호에 따라서 초단으로부터 최종단에 순차로 시프트하는 제 1 스캔동작과 최종단으로부터 초단으로 순차로 시프트하는 제 2 스캔동작을 전환할 수 있고, 상기 제 1 스캔동작시 또는 제 2 스캔동작시에, 상기 클록신호 및 반전클록신호에 동기하여 각 시프트단으로부터 시프트펄스를 순차 출력하는 시프트 레지스터와, 상기 시프트 레지스터의 대응하는 시프트단으로부터 출력되는 상기 시프트펄스에 응답하여 상기 제 2 클록신호 및 제 2 반전클록신호를 교대로 순차 샘플링하고, 샘플홀드펄스로서 출력하는 제 1 스위치군과, 비디오신호를 상기 제 1 스위치군의 각 스위치에 의한 샘플홀드펄스에 응답하여 순차 샘플링하여 상기 화소부의 대응하는 각 신호라인에 공급하는 제 2 스위치군을 구비하고, 상기 모니터회로는, 상기 전환신호를 받아, 해당 전환신호가 상기 제 1 스캔동작을 지시하고 있는 경우에는, 상기 제 1 클록신호 및 제 1 반전클록신호 중, 상기 수평스캐너에서의 시프트 레지스터의 초단시프트단이 샘플링하는 신호와 위상이 다른 신호를 샘플링하고, 상기 제 2 스캔동작을 지시하고 있는 경우에는, 상기 제 1 클록신호 및 제 1 반전클록신호 중, 상기 수평스캐너에서의 시프트 레지스터의 최종시프트단이 샘플링하는 신호와 위상이 다른 신호를 샘플링하고, 샘플홀드펄스로서 출력하는 셀렉터부와, 상기 셀렉터부에 의한 샘플홀드펄스에 응답하여 상기 모니터라인의 전위를
제 2 전위로 설정하는 제 3 스위치를 구비한다.
본 발명의 제 4 국면에 따른 투사형 표시장치는, 제 1 전위로 유지된 모니터라인과, 적어도 수평주사의 기준이 되는 서로 역상의 클록신호 및 반전클록신호를 생성하고, 또한 상기 모니터라인의 전위변화를 모니터하여, 해당 전위변화의 타이밍의 변화에 따라서 적어도 상기 클록신호 및 반전클록신호의 생성타이밍을 보정하는 제어회로와, 상기 제어회로에서 생성된 상기 제 1 클록신호 및 제 1 반전클록신호에 따라서, 해당 제 1 클록신호 및 제 1 반전클록신호에 대하여 주기가 같고 또한 듀티비가 작은 제 2 클록신호 및 제 2 반전클록신호를 생성하는 클록생성회로와, 복수의 화소가 매트릭스형으로 배치되어, 각 화소열마다 신호라인이 배선된 화소부, 수평스캐너 및 모니터회로를 적어도 포함하는 표시패널과, 상기 표시패널에 빛을 조사하는 조사수단과, 상기 표시패널을 거친 빛을 스크린상에 투영하는 투영수단을 구비하고, 상기 표시패널의 수평스캐너는, 복수의 시프트단이 종속 접속되어, 전환신호에 따라서 초단으로부터 최종단으로 순차로 시프트하는 제 1 스캔동작과 최종단으로부터 초단으로 순차로 시프트하는 제 2 스캔동작을 전환할 수 있고, 상기 제 1 스캔동작시 또는 제 2 스캔동작시에, 상기 클록신호 및 반전클록신호에 동기하여 각 시프트단으로부터 시프트펄스를 순차 출력하는 시프트 레지스터와, 상기 시프트 레지스터의 대응하는 시프트단으로부터 출력되는 상기 시프트펄스에 응답하여 상기 제 2 클록신호 및 제 2 반전클록신호를 교대로 순차 샘플링하고, 샘플홀드펄스로서 출력하는 제 1 스위치군과, 비디오신호를 상기 제 1 스위치군의 각 스위치에 의한 샘플 홀드펄스에 응답하여 순차 샘플링하여 상기 화소부의 대응하는 각 신호라인에 공급하는 제 2 스위치군을 구비하고, 상기 표시패널의 모니터회로는, 상기 전환신호를 받아, 해당 전환신호가 상기 제 1 스캔동작을 지시하고 있는 경우에는, 상기 제 1 클록신호 및 제 1 반전클록신호 중, 상기 수평스캐너에서의 시프트 레지스터의 초단시프트단이 샘플링하는 신호와 위상이 다른 신호를 샘플링하고, 상기 제 2 스캔동작을 지시하고 있는 경우에는, 상기 제 1 클록신호 및 제 1 반전클록신호 중, 상기 수평스캐너에서의 시프트 레지스터의 최종시프트단이 샘플링하는 신호와 위상이 다른 신호를 샘플링하고, 샘플홀드펄스로서 출력하는 셀렉터부와, 상기 셀렉터부에 의한 샘플홀드펄스에 응답하여 상기 모니터라인의 전위를 제 2 전위로 설정하는 제 3 스위치를 구비한다.
바람직하게는, 상기 셀렉터부는, 선택펄스를 받아 상기 클록신호를 샘플링하고, 샘플홀드펄스로서 상기 제 3 스위치에 출력하는 제 4 스위치와, 상기 선택펄스를 받아 상기 반전클록신호를 샘플링하고, 샘플홀드펄스로서 상기 제 3 스위치에 출력하는 제 5 스위치와, 상기 전환신호를 받아, 해당 전환신호가 상기 제 1 스캔동작을 지시하고 있는 경우에는, 상기 선택펄스를 상기 제 4 스위치에 출력하고, 상기 제 2 스캔동작을 지시하고 있는 경우에는, 상기 선택펄스를 상기 제 5 스위치에 출력하는 셀렉터를 구비한다.
바람직하게는, 상기 제 1 스캔동작 및 상기 제 2 스캔동작은, 수평 스타트펄스를 받아 개시되고, 해당 수평 스타트펄스는, 상기 제 1 스캔동작시에는 상기 시프트 레지스터의 초단시프트단 및 상기 모니터회로에 공급되고, 상기 제 2 스캔동작시에는 상기 시프트 레지스터의 최종시프트단 및 상기 모니터회로에 공급되며, 상기 모니터회로의 셀렉터는, 상기 전환신호에 따라서 상기 수평 스타트펄스를 상기 선택펄스로서 상기 제 4 스위치 또는 제 5 스위치에 공급한다.
더욱 바람직하게는, 상기 셀렉터는, 상기 수평 스타트펄스를 상기 선택펄스로서 상기 제 4 스위치에 전송하는 제 1 전송라인과, 상기 수평 스타트펄스를 상기 선택펄스로서 상기 제 5 스위치에 전송하는 제 2 전송라인과, 상기 전환신호가 상기 제 1 스캔동작을 지시하고 있는 경우에, 상기 제 1 전송라인을 상기 수평 스타트펄스의 공급라인을 접속하는 제 1 선택스위치와, 상기 전환신호가 상기 제 2 스캔동작을 지시하고 있는 경우에, 상기 제 2 전송라인을 상기 수평 스타트펄스의 공급라인을 접속하는 제 2 선택스위치와, 상기 수평 스타트펄스의 공급라인과 비접속상태에 있는 상기 제 1 전송라인 또는 상기 제 2 전송라인을, 해당 제 1 전송라인 또는 상기 제 2 전송라인이 접속되는 상기 제 4 스위치 또는 상기 제 5 스위치를 비도통상태로 유지할 수 있는 전위로 유지하는 전위설정수단을 구비한다.
바람직하게는, 상기 수평스캐너의 시프트 레지스터에서의 시프트단의 수는짝수이다.
바람직하게는, 상기 화소의 표시엘리먼트가 액정셀이다.
본 발명에 의하면, 예를 들면 제어회로에서, 수평주사의 기준이 되는 서로 역상의 클록신호 및 반전클록신호가 생성되어, 수평스캐너 및 모니터회로에 공급된다. 또한, 예를 들면 전환신호에 의해 제 1 스캔동작 또는 이 제 1 스캔동작은 역방향으로 스캔하는 제 2 스캔동작이 지정된다. 제 1 스캔동작이 지정되면, 예를 들면 수평 스타트펄스가 모니터회로 및 수평스캐너의 시프트 레지스터에서의 초단시프트단에 공급된다. 또한, 모니터회로에는 전환신호가 입력된다. 이때, 전환신호는 제 1 스캔동작을 지시하고 있다. 이 때문에, 셀렉터부에서는, 공급된 수평 스타트펄스가 선택펄스로서 제 4 스위치에 출력된다. 제 4 스위치에서는, 수평스캐너의 초단시프트단이 샘플링한 제 2 클록신호 또는 제 2 반전클록신호와 위상이 다른 제 1 클록신호 또는 제 1 반전클록신호가 샘플링되어, 샘플홀드펄스로서 제 3 스위치에 출력된다. 제 3 스위치에서는, 셀렉터부의 제 4 스위치에 의한 샘플홀드펄스에 응답하여 모니터라인의 전위가 제 1 전위로부터 제 2 전위(예를들면, 접지전위)로 설정된다. 수평스캐너에서는, 제 1 클록신호 및 제 1 반전클록신호에 동기하여 각 시프트단으로부터 시프트펄스가 제 1 스위치군의 대응하는 각 스위치에 순차 출력된다. 제 1 스위치군에서는, 대응하는 시프트단으로부터 출력되는 시프트펄스에 응답하여 제 2 클록신호 및 제 2 반전클록신호가 교대로 순차 샘플링된다. 그리고, 샘플링된 신호가 샘플홀드펄스로서 제 2 스위치군의 대응하는 각 스위치에 출력된다. 제 2 스위치군에서는, 입력된 비디오신호가 제 1 스위치군의 각 스위치에 의한샘플홀드펄스에 응답하여 순차 샘플링되어, 화소부의 대응하는 각 신호라인에 공급된다. 또한, 제어회로에서, 모니터라인의 전위변화가 모니터된다. 구체적으로는, 제어회로에서는, 모니터회로의 출력 초기 상태로부터의 위상의 변화가 모니터되어, 위상의 변화분을 상쇄하도록, 클록신호 및 반전클록신호의 생성타이밍이 보정된다.이에 따라, 패널 에이징 등에서의 트랜지스터의 특성변화에 의한, 샘플홀드펄스의드리프트가 보정된다.
제 2 스캔동작이 지정되면, 예를 들면 수평 스타트펄스가 모니터회로 및 수평스캐너의 시프트 레지스터에서의 최종시프트단에 공급된다. 또한, 모니터회로에는 전환신호가 입력된다. 이때, 전환신호는 제 2 스캔동작을 지시하고 있기 때문에, 셀렉터부에서는, 공급된 수평 스타트펄스가 선택펄스로서 제 5 스위치에 출력된다. 제 5 스위치에서는, 수평스캐너의 최종시프트단이 샘플링하는 제 2 클록신호 또는 제 2 반전클록신호와 위상이 다른 제 1 클록신호 또는 제 1 반전클록신호가 샘플링되고, 샘플홀드펄스로서 제 3 스위치에 출력된다. 제 3 스위치에서는, 셀렉터부의 제 5 스위치에 의한 샘플홀드펄스에 응답하여 모니터라인의 전위가 제 1 전위로부터 제 2 전위(예를 들면, 접지전위)로 설정된다. 수평스캐너에서는, 제 1 클록신호 및 제 1 반전클록신호에 동기하여 각 시프트단으로부터 시프트펄스가 제 1 스위치군의 대응하는 각 스위치에 순차 출력된다. 제 1 스위치군에서는, 대응하는 시프트단으로부터 출력되는 시프트펄스에 응답하여 제 2 클록신호 및 제 2 반전클록신호가 교대로 순차 샘플링된다. 그리고, 샘플링된 신호가 샘플홀드펄스로서 제 2 스위치군의 대응하는 각 스위치에 출력된다. 제 2 스위치군에서는, 입력된 비디오신호가 제 1 스위치군의 각 스위치에 의한 샘플홀드펄스에 응답하여 순차 샘플링되어, 화소부의 대응하는 각 신호라인에 공급된다. 그리고, 제어회로에서, 모니터라인의 전위변화가 모니터된다. 구체적으로는, 제어회로에서는, 모니터회로의 출력의 초기 상태로부터의 위상의 변화가 모니터되어, 위상의 변화분을 상쇄하도록, 제 1 클록신호 및 제 1 반전클록신호의 생성타이밍이 보정된다. 이에 따라, 패널 에이징변화 등에서의 트랜지스터의 특성변화에 의한, 샘플홀드펄스의 드리프트가 정확히 보정된다. 이와 같이, 스캔방향반전에 있어서 클록의 위상이 반전하는 수평스캐너에서도, 출력전위변화의 위상이 변화되지 않고, 어느 쪽의 스캔방향에서 동작하더라도 정밀도가 높은 화상표시가 실현된다. 또한, 에이징함에 따라서 고스트마진이 증가하는 샘플홀드펄스를 얻을 수 있다.
본 발명의 제 5 국면에 따른 표시장치는, 복수의 화소가 매트릭스형태로 배치되어, 각 화소열마다 신호라인이 배선된 화소부와, 제 1 전위로 유지된 모니터라인과, 적어도 수평주사의 기준이 되는 서로 역상의 클록신호 및 반전클록신호를 생성하고, 또한 상기 모니터라인의 전위변화를 모니터하여, 해당 전위변화의 타이밍의 변화에 따라서 적어도 상기 클록신호 및 반전클록신호의 생성타이밍을 보정하는 제어회로와, 수평스캐너와, 제 1 모니터회로와, 제 2 모니터회로를 구비하고, 상기 수평스캐너는, 복수의 시프트단이 종속접속되어, 전환신호에 따라서 초단으로부터 최종단으로 순차로 시프트하는 제 1 스캔동작과 최종단으로부터 초단으로 순차로 시프트하는 제 2 스캔동작을 전환 가능하고, 상기 제 1 스캔동작시 또는 제 2 스캔동작시에, 상기 클록신호 및 반전클록신호에 동기하여 각 시프트단으로부터 시프트펄스를 순차 출력하는 시프트 레지스터와, 상기 시프트 레지스터의 대응하는 시프트단으로부터 출력되는 상기 시프트펄스에 응답하여 상기 클록신호 및 반전클록신호를 교대로 순차 샘플링하여, 샘플홀드펄스로서 출력하는 제 1 스위치군과, 비디오신호를 상기 제 1 스위치군의 각 스위치에 의한 샘플홀드펄스에 응답하여 순차 샘플링하여 상기 화소부의 대응하는 각 신호라인에 공급하는 제 2 스위치군을 구비하고, 상기 제 1 모니터회로는, 상기 제 1 스캔동작시에, 상기 수평스캐너에서의 시프트 레지스터의 최종 시프트단에 접속되어, 해당 최종 시프트단에 의한 신호를 시프트인(shift-in)하면, 상기 클록신호 및 반전클록신호에 동기하여 시프트펄스를 출력하는 시프트단과, 상기 시프트단으로부터 출력되는 상기 시프트펄스에 응답하여 상기 클록신호 및 반전클록신호 중, 상기 최종 시프트단이 샘플링한 신호와 다른 신호를 샘플링하여, 샘플홀드펄스로서 출력하는 제 3 스위치와, 비디오신호를 상기 제 3 스위치에 의한 샘플홀드펄스에 응답하여 상기 모니터라인의 전위를 제 2 전위로 설정하는 제 4 스위치를 구비하고, 상기 제 2 모니터회로는, 상기 제 2 스캔동작시에, 상기 수평스캐너에서의 시프트 레지스터의 초단 시프트단에 접속되어, 해당 초단 시프트단에 의한 신호를 시프트인하면, 상기 클록신호 및 반전클록신호에 동기하여 시프트펄스를 출력하는 시프트단과, 상기 시프트단으로부터 출력되는 상기 시프트펄스에 응답하여 상기 클록신호 및 반전클록신호 중, 상기 초단 시프트단이 샘플링한 신호와 다른 신호를 샘플링하여, 샘플홀드펄스로서 출력하는 제 5 스위치와, 비디오신호를 상기 제 5 스위치에 의한 샘플홀드펄스에 응답하여 상기 모니터라인의 전위를 제 2 전위로 설정하는 제 6 스위치를 구비한다.
본 발명의 제 6 국면에 따른 투사형 표시장치는, 제 1 전위로 유지된 모니터라인과, 적어도 수평주사의 기준이 되는 서로 역상의 클록신호 및 반전클록신호를 생성하고, 또한 상기 모니터라인의 전위변화를 모니터하여, 그 전위변화의 타이밍의 변화에 따라서 적어도 상기 클록신호 및 반전클록신호의 생성타이밍을 보정하는 제어회로와, 복수의 화소가 매트릭스형태로 배치되어, 각 화소열마다 신호라인이 배선된 화소부, 수평스캐너, 제 1 모니터회로 및 제 2 모니터회로를 포함한 표시패널과, 상기 표시패널에 빛을 조사하는 조사수단과, 상기 표시패널을 거친 빛을 스크린상에 투영하는 투영수단을 구비하고, 상기 표시패널의 수평스캐너는, 복수의 시프트단이 종속접속되어, 전환신호에 따라서 초단으로부터 최종단으로 순차로 시프트하는 제 1 스캔동작과 최종단으로부터 초단으로 순차로 시프트하는 제 2 스캔동작을 전환 가능하고, 상기 제 1 스캔동작시 또는 제 2 스캔동작시에, 상기 클록신호 및 반전클록신호에 동기하여 각 시프트단으로부터 시프트펄스를 순차 출력하는 시프트 레지스터와, 상기 시프트 레지스터의 대응하는 시프트단으로부터 출력되는 상기 시프트펄스에 응답하여 상기 클록신호 및 반전클록신호를 교대로 순차 샘플링하여, 샘플홀드펄스로서 출력하는 제 1 스위치군과, 비디오신호를 상기 제 1 스위치군의 각 스위치에 의한 샘플홀드펄스에 응답하여 순차 샘플링하여 상기 화소부의 대응하는 각 신호라인에 공급하는 제 2 스위치군을 포함하고, 상기 표시패널의 제 1 모니터회로는, 상기 제 1 스캔동작시에, 상기 수평스캐너에서의 시프트 레지스터의 최종 시프트단에 접속되어, 그 최종 시프트단에 의한 신호를 시프트인하면, 상기 클록신호 및 반전클록신호에 동기하여 시프트펄스를 출력하는 시프트단과, 상기 시프트단으로부터 출력되는 상기 시프트펄스에 응답하여 상기 클록신호 및 반전클록신호 중, 상기 최종 시프트가 샘플링한 신호와 다른 신호를 샘플링하여, 샘플홀드펄스로서 출력하는 제 3 스위치와, 비디오신호를 상기 제 3 스위치에 의한 샘플홀드펄스에 응답하여 상기 모니터라인의 전위를 제 2 전위로 설정하는 제 4 스위치를 구비하고, 상기 표시패널의 제 2 모니터회로는, 상기 제 2 스캔동작시에, 상기 수평스캐너에서의 시프트 레지스터의 초단 시프트단에 접속되어, 그 초단 시프트단에 의한 신호를 시프트인하면, 상기 클록신호 및 반전클록신호에 동기하여 시프트펄스를 출력하는 시프트단과, 상기 시프트단으로부터 출력되는 상기 시프트펄스에 응답하여 상기 클록신호 및 반전클록신호 중, 상기 초단 시프트단이 샘플링한 신호와 다른 신호를 샘플링하여, 샘플홀드펄스로서 출력하는 제 5 스위치와, 비디오신호를 상기 제 5 스위치에 의한 샘플홀드펄스에 응답하여 상기 모니터라인의 전위를 제 2 전위로 설정하는 제 6 스위치를 구비한다.
바람직하게는, 상기 제 1 스캔동작 및 상기 제 2 스캔동작은, 수평 스타트펄스를 받아 개시되고, 그 수평 스타트펄스는, 상기 제 1 스캔동작시에는 상기 시프트 레지스터의 초단 시프트단에 공급되고, 상기 제 2 스캔동작시에는 상기 스프트 레지스터의 최종 시프트단에 공급되고, 상기 제 1 모니터회로 및 상기 제 2 모니터회로에는 공급되지 않는다.
바람직하게는, 상기 제 1 모니터회로는, 상기 수평스캐너의 최종 시프트단의 배치위치의 근방에 배치되고, 상기 제 2 모니터회로는, 상기 수평스캐너의 초단 시프트단의 배치위치의 근방에 배치되어 있다.
상기 모니터라인은, 상기 제 1 모니터회로와 상기 제 2 모니터회로에서 공용하고 있다. 바람직하게는, 상기 모니터라인은, 상기 제 1 모니터회로에 접속된 제 1 모니터라인과 상기 제 2 모니터회로에 접속된 제 2 모니터라인에 개별적으로 형성되어 있다.
바람직하게는, 상기 수평스캐너의 시프트 레지스터에서의 시프트단의 수는 짝수이다.
바람직하게는, 상기 제어회로에서 생성된 클록신호 및 반전클록신호에 따라서, 그 클록신호 및 반전클록신호에 대하여 주기가 같고, 또한 듀티비가 작은 제 2 클록신호 및 제 2 반전클록신호를 생성하고, 상기 수평스캐너, 제 1 모니터회로 및 제 2 모니터회로에 공급하는 클록생성수단을 구비하고, 상기 수평스캐너의 제 1 스위치군의 각 스위치, 상기 제 1 모니터회로의 제 3 스위치 및 상기 제 2 모니터회로의 제 5 스위치는, 상기 클록생성수단에 의한 제 2 클록신호 또는 제 2 반전클록신호를 샘플링한다.
또한, 상기 화소의 표시엘리먼트가 액정셀이다.
본 발명에 의하면, 예를 들면 제어회로에서, 수평주사의 기준이 되는 서로 역상의 클록신호 및 반전클록신호를 생성하여, 수평스캐너, 제 1 모니터회로(및/또는 제 2 모니터회로)에 공급된다. 또한, 예를 들면 전환신호에 의해 제 1 스캔동작 또는 이 제 1 스캔동작과는 역방향으로 스캔하는 제 2 스캔동작이 지정된다. 제 1 스캔동작이 지정되면, 예를 들면 수평 스타트펄스가 수평스캐너의 시프트 레지스터에서의 초단 시프트단에 공급된다. 그리고, 수평스캐너에서는, 클록신호 및 반전클록신호에 동기하여 각 시프트단으로부터 시프트펄스가 제 1 스위치군의 대응하는 각 스위치에 순차 출력된다. 제 1 스위치군에서는, 대응하는 시프트단으로부터 출력되는 시프트펄스에 응답하여 클록신호 및 반전클록신호가 교대로 순차 샘플링된다. 그리고, 샘플링된 신호가 샘플홀드펄스로서 제 2 스위치군의 대응하는 각 스위치에 출력된다. 제 2 스위치군에서는, 입력된 비디오신호가 제 1 스위치군의 각 스위치에 의한 샘플홀드펄스에 응답하여 순차 샘플링되고, 화소부의 대응하는 각 신호라인에 공급된다. 이상의 수평스캐너에서의 제 1 스위치동작이 최종 시프트단까지 행해지면, 제 1 모니터회로의 시프트단에 수평스캐너의 최종 시프트단에 의한 신호가 시프트인된다. 이에 따라, 제 1 모니터회로의 시프트단에서 클록신호 및 반전클록신호에 동기하여 시프트펄스가 제 3 스위치에 출력된다. 제 3 스위치에서는, 시프트단으로부터 출력되는 시프트펄스에 응답하여 클록신호 및 반전클록신호 중, 수평스캐너의 최종 시프트단이 샘플링한 신호와 다른 신호가 샘플링되어, 샘플홀드펄스로서 제 4 스위치에 출력된다. 제 1 모니터회로의 제 4 스위치에서는, 제 3 스위치에 의한 샘플홀드펄스에 응답하여 모니터라인의 전위가 제 1 전위로부터 제 2 전위(예를 들면, 접지전위)로 설정된다. 그리고, 제어회로에서, 모니터라인의 전위변화가 모니터된다. 구체적으로, 제어회로에서는, 제 1 모니터회로의 출력의 초기상태로부터의 위상변화가 모니터되어, 위상의 변화분을 상쇄하도록, 클록신호 및 반전클록신호의 생성타이밍이 보정된다. 이에 따라, 패널 에이징에서의 트랜지스터의 특성변화에 의한, 샘플홀드펄스의 드리프트가 보정된다.
제 2 스캔동작이 지정되면, 예를 들면 수평 스타트펄스가 수평스캐너의 시프트 레지스터에서의 최종 시프트단에 공급된다. 그리고, 수평스캐너에서는, 클록신호 및 반전클록신호에 동기하여 각 시프트단으로부터 시프트펄스가 제 1 스위치군의 대응하는 각 스위치에 순차 출력된다. 제 1 스위치군에서는, 대응하는 시프트단으로부터 출력되는 시프트펄스에 응답하여 클록신호 및 반전클록신호가 교대로 순차 샘플링된다. 그리고, 샘플링된 신호가 샘플홀드펄스로서 제 2 스위치군의 대응하는 각 스위치에 출력된다. 제 2 스위치군에서는, 입력된 비디오신호가 제 1 스위치군의 각 스위치에 의한 샘플홀드펄스에 응답하여 순차 샘플링되어, 화소부의 대응하는 각 신호라인에 공급된다. 이상의 수평스캐너에서의 제 1 스캔동작이 초단 시프트단까지 행해지면, 제 2 모니터회로의 시프트단에 수평스캐너의 초단 시프트단에 의한 신호가 시프트인된다. 이에 따라, 제 2 모니터회로의 시프트단으로 클록신호 및 반전클록신호에 동기하여 시프트펄스가 제 5 스위치에 출력된다. 제 5 스위치에서는, 시프트단으로부터 출력되는 시프트펄스에 응답하여 클록신호 및 반전클록신호 중, 수평스캐너의 초단 시프트단이 샘플링한 신호와 다른 신호가 샘플링되고, 샘플홀드펄스로서 제 6 스위치에 출력된다. 제 2 모니터회로의 제 6 스위치에서는, 제 5 스위치에 의한 샘플홀드펄스에 응답하여 모니터라인의 전위가 제 1 전위로부터 제 2 전위(예를 들면, 접지전위)로 설정된다. 그리고, 제어회로에서, 모니터라인의 전위변화가 모니터된다. 구체적으로, 제어회로에서는, 제 1 모니터회로의 출력의 초기상태로부터 위상변화가 모니터되어, 위상의 변화분을 상쇄하도록, 클록신호 및 반전클록신호의 생성타이밍이 보정된다. 이에 따라, 패널 에이징에서의 트랜지스터의 특성변화에 의한, 샘플홀드펄스의 드리프트가 보정된다. 이와 같이, 스캔방향 반전에 있어서 클록의 위상이 반전하는 수평스캐너에서도, 출력전위변화의 위상이 변화되지 않고, 어느 쪽의 스캔방향으로 동작해도 정밀도가 높은 화상표시가 실현된다.
[발명의 실시예]
이하, 본 발명의 실시예들을 상세히 설명한다.
(제 1 실시예)
도 11은, 예를 들면 액정셀을 화소의 표시엘리먼트(전기광학소자)로서 사용한 본 발명의 제 1 실시예에 따른 점순차 구동방식의 액티브매트릭스형 액정표시장치의 구성예를 나타낸 회로도이다.
이 액정표시장치(20)는, 도 11에 나타낸 바와 같이, 유효화소부(PXLP)(21), 수직스캐너(VSCN)(22), 수평스캐너(HSCN)(23), 모니터회로(MNT)(24), 클록생성회로(GEN)(25) 및 타이밍 생성기를 포함하는 피드백제어회로(FDBCIC)(26)을 주 구성요소로서 가지고 있다. 이때, 도 12에 나타낸 바와 같이, 수직스캐너에 관해서는, 화소부(21)의 일측부(도면에서, 좌측부)만이 아니고, 양측부(도면에서, 좌측부 및 우측부)에 배치되는 경우도 있으며, 또한, 신호선의 프리챠지회로(PRCG)(28)가 설치된다. 또한, 유효화소부(PXLP)(21), 수직스캐너(VSCN)(22)(22-1,22-2), 수평스캐너(HSCN)(23), 모니터회로(24), 클록생성회로(GEN)(25)(및 프리챠지회로(28))가 표시패널(LCD 패널)(29)에 실장된다.
화소부(21)는, 복수의 화소 PXL가 n행 m열의 매트릭스형으로 배열되어 있다. 여기서는, 도면의 간략화를 위해, 4행 4열의 화소배열의 경우를 예로 들어 나타내고 있다. 매트릭스형으로 배치된 화소 PXL의 각각은, 화소트랜지스터인 박막트랜지스터(TFT; thin film transistor)(21)와, 이 TFT(21)의 드레인전극에 화소전극이 접속된 액정셀 LC(21)과, TFT(21)의 드레인전극에 한쪽 전극이 접속된 기억용량 Cs(21)로 구성되어 있다. 이들 화소 PXL의 각각에 대하여, 신호라인 SGNL21∼SGNL24이 각 열마다 그 화소배열방향을 따라서 배선되고, 게이트라인 GTL21∼GTL24이 각 행마다 그 화소배열방향을 따라서 배선되어 있다. 화소 PXL의 각각에 있어서, TFT(21)의 소스전극(또는, 드레인전극)이, 대응하는 신호라인 SGNL21∼SGNL24에 각각 접속되어 있다. TFT(21)의 게이트전극이, 게이트라인 GTL21∼GTL24에 각각 접속되어 있다. 액정셀 LC(21)의 대향전극 및 기억용량 Cs(21)의 다른쪽 전극은, 각 화소사이에서 공통으로 Cs라인 CsL(21)에 접속되어 있다. 이 Cs라인 CsL(21)에는, 소정의 직류전압이 공통전압 Vcom으로서 주어진다. 이 화소부(21)에 있어서, 게이트라인 GTL21∼GTL24의 제 1 측단은, 화소부(21)의 예를 들면 도면 중, 좌측에 배치된 수직스캐너(22)의 각 행의 출력단에 접속되어 있다.
수직스캐너(22)는, 매필드기간마다 수직방향(행방향)으로 화소들을 주사하여 게이트라인 GTL21∼GTL24에 접속된 각 화소 PXL을 행단위로 순차 선택하는 처리를 행한다. 즉, 수직스캐너(22)로부터 게이트라인 GTL21에 대하여 주사펄스 SP21가 주어졌을 때에는 1번째 행의 각 열의 화소 PXL이 선택되고, 게이트라인 GTL22에 대하여 주사펄스 SP22가 주어졌을 때에는 2번째 행의 각 열의 화소 PXL가 선택된다. 이하와 같이 하여, 게이트라인 GTL23, GTL24에 대하여 주사펄스 SP23, SP24가 순차로 주어진다.
화소부(21)의 예를 들면 도면중의 상측에는, 수평스캐너(23) 및 모니터회로(더미 스캐너)(24)가 배치되어 있다.
수평스캐너(23)는, 입력되는 비디오신호 VDO를 1H(H는 수평주사기간)마다 순차 샘플링하고, 수직스캐너(22)에 의해서 행단위로 선택되는 각 화소 PXL에 대하여 기록하는 처리를 행한다. 수평스캐너(23)는, 도 11에 나타낸 바와 같이, 클록드라이브방식을 채용하고 있고, 시프트 레지스터(231), 클록 샘플링 스위치군(232), 위상조정회로(PAC; Phase Adjust Cirsuit)군(233) 및 샘플링 스위치군(234)을 갖는다.
시프트 레지스터(231)는, 화소부(21)의 화소열(본 예에서는, 4열)에 대응한 4단의 시프트단(S/R단) 231-1∼231-4을 가지고, 예를 들면 외부의 피드백제어회로(26)에 의해 수평 스타트펄스 HST가 제 1(초단)시프트단 231-1 또는 제 4(최종)시프트단 231-4에 주어지면, 서로 역상의 수평클록 HCK 및 반전수평클록 HCKX(이하, 양자 모두, "수평클록"이라고 함)에 동기하여 제 1 시프트동작(통상 시프트동작) 또는 제 2 시프트동작(역 시프트동작)을 행한다. 이에 따라, 시프트 레지스터(231)의 각 시프트단 231-1∼231-4으로부터는, 수평클록 HCK, HCKX의 주기와 같은 펄스폭을 갖는 시프트펄스 SFTP231∼SFTP234가 순차 출력된다.
여기서, "통상 시프트동작"이란, 도 11의 왼쪽에서 오른쪽방향, 즉, 초단의 제 1 시프트단(231-1), 제 2 시프트단(231-2), 제 3 시프트단(231-3), 제 4 시프트단(231-4) 순차로의 스캔을 말한다. 한편, "역 시프트동작"이란, 도 11의 오른쪽에서 왼쪽방향, 즉, 제 4 시프트단(231-4), 제 3 시프트단(231-3), 제 2 시프트단(231-2), 제 1 시프트단(231-1)의 순차로의 스캔을 말한다.
통상 시프트동작과 역 시프트동작은, 외부로부터 주어지는 시프트방향 전환신호 RGT에 의해 결정된다. 예를 들면, 수평스캐너(23)의 시프트 레지스터(231)는, 시프트방향 전환신호 RGT를 하이레벨로 받으면 통상 시프트동작을 행하고, 로우레벨로 받으면 역 시프트동작을 행한다.
시프트 레지스터(231)는, 수평 스타트펄스 HST를 받아 시프트 펄스 SFTP를 제 1 시프트단(231-1)으로부터 제 4 시프트단(231-4)으로 향하는 통상방향으로 전파시킬지, 제 4 시프트단(231-4)으로부터 제 1 시프트단(231-1)으로 향하는 역방향으로 전파시킬지를 전환하는 전환회로(2311, 2312, 2313)가 각 시프트단 사이에 삽입되어 있다. 구체적으로는, 제 1 시프트단(231-1)과 제 2 시프트단(231-2) 사이에 전환회로 2311이 삽입되며, 제 2 시프트단(231-2)과 제 3 시프트단(231-3) 사이에 전환회로 2312가 삽입되고, 제 3 시프트단(231-3)과 제 4 시프트단(231-4) 사이에 전환회로 2313이 삽입되어 있다. 각 전환회로(2311∼2313)는, 시프트방향 전환신호 RGT를 받아 신호전파방향을 통상방향 또는 역방향으로 전환한다.
도 13은, 시프트 레지스터의 시프트단 사이에 삽입되는 전환회로2311(∼2313)의 구성예를 나타낸 회로도이다. 이때, 도 13에서는, 제 1 시프트단(231-1)과 제 2 시프트단(231-2) 사이에 삽입되는 전환회로 2311를 예로 나타내고 있지만, 다른 전환회로 2312, 2313도 같은 구성을 가지고 있다.
전환회로(2311)는, 도 13에 나타낸 바와 같이, 전송게이트 TM231-1, TM231-2 및 인버터 INV231를 가지고 있다. 전송게이트 TMG231-1는, p채널 MOS(PMOS) 트랜지스터 PT231-1과 n채널 MOS(NMOS) 트랜지스터 NT231-1의 소스 및 드레인끼리를 접속하여 제 1단자 T1 및 제 2단자 T2가 구성되어 있다. NMOS트랜지스터 NT231-1의 게이트가 전환신호 RGT의 공급라인에 접속되고, PMOS트랜지스터 PT231-1의 게이트가 전환신호 RGT를 레벨반전시킨 신호 RGTX를 출력하는 인버터 INV231의 출력단자에 접속되어 있다. 그리고, 제 1 단자 T1이 제 1 시프트단(좌측 시프트단)(231-1)의 출력단자 O1에 접속되고, 제 2 단자 T2가 제 2 시프트단(우측 시프트단)(231-2) 입력단자 I1에 접속되어 있다.
전송게이트 TMG231-2는, PMOS트랜지스터 PT231-2와 NMOS트랜지스터 NT231-2 소스 및 드레인끼리를 접속하여 제 1 단자 T1 및 제 2 단자 T2가 구성되어 있다. PMOS트랜지스터 PT231-2 게이트가 전환신호 RGT의 공급라인에 접속되고, NMOS트랜지스터 NT231-2 게이트가 전환신호 RGT를 레벨반전시킨 신호 RGTX를 출력하는 인버터 INV231의 출력단자에 접속되어 있다. 그리고 제 1 단자 T1가 제 1 시프트단(좌측 시프트단)(231-1)의 입력단자 I1에 접속되고, 제 2 단자 T2가 제 2 시프트단(우측 시프트단)(231-2) 출력단자 O1에 접속되어 있다.
이러한 구성을 갖는 전환회로(2311)에 있어서, 예를 들면 전환신호 RGT가 하이레벨로 공급되면, 인버터 INV231의 출력신호 RGTX가 로우레벨이 되고, 전송게이트 TMG231-1의 PMOS트랜지스터 PT231-1 및 NMOS트랜지스터 NT231-1이 도통한다. 한편, 전송게이트 TMG231-2 PMOS트랜지스터 PT231-2 및 NMOS트랜지스터 NT231-2가 비도통상태로 유지된다. 따라서, 제 1 시프트단(231-1)의 출력단자 O1로부터 출력된 신호(수평 스타트펄스 HST)가 전송게이트 TMG231-1을 통해서 제 2 시프트단(231-2) 입력단자 I1로 전파된다. 즉, 통상 시프트동작이 행해진다.
이에 대하여, 전환신호 RGT가 로우레벨로 공급되면, 인버터 INV231의 출력신호 RGTX가 하이레벨이 되고, 전송게이트 TMG231-1의 PMOS트랜지스터 PT231-1 및 NMOS트랜지스터 NT231-1가 비도통상태로 유지된다. 한편, 전송게이트 TMG231-2 PMOS트랜지스터 PT231-2 및 NMOS트랜지스터 NT231-2가 도통한다. 따라서, 제 2 시프트단(231-2) 출력단자 O1로부터 출력된 신호(수평 스타트펄스 HST)가 전송게이트 TMG231-2를 통해서 제 1 시프트단(231-1)의 입력단자 I1로 전파된다. 즉, 역 시프트동작이 행해진다.
이때, 도 13의 구성에서는, 각 전환회로에 인버터 INV231을 설치하도록 구성하였지만, 전환신호 RGT의 입력단에 인버터를 설치하고, 그 반전출력신호 RGTX를 전환신호 RGT와 함께 각 전환회로에 공급하도록 구성하는 것도 가능하다.
클록 샘플링 스위치군(232)은, 화소부(21)의 화소열에 대응한 4개의 스위치 232-1∼232-4를 가지며, 이들 스위치 232-1∼232-4의 제 1 측단이, 클록생성회로(25)에 의한 제 2 클록 DCK과 제 2 반전클록 DCKX를 전송하는 클록라인 DKL21, DKXL21에 교대로 접속되어 있다. 즉, 화소부(21)의 화소열의 홀수열에 대응한 스위치 232-1, 232-3의 제 1 측단이 클록라인 DKXL21에, 화소부(21)의 화소열의 짝수열에 대응한 스위치 232-2, 232-4의 제 1 측단이 클록라인 DKL21에 각각 접속되어 있다. 클록 샘플링 스위치군(232)의 각 스위치 232-1∼232-4에는, 시프트레지스터(231)의 각 시프트단 231-1∼231-4으로부터 순차 출력되는 시프트 펄스 SFTP231∼SFTP234가 주어진다. 클록 샘플링 스위치군(232)의 각 스위치 232-1∼232-4는, 시프트 레지스터(231)의 각 시프트단 231-1∼231-4으로부터 시프트 펄스 SFTP231∼SFTP234가 주어지면, 이들 시프트 펄스 SFTP231∼SFTP234에 응답하여 순차로 온상태가 되는 것에 의해, 서로 역상의 클록 DCKX, DCK를 교대로 샘플링한다.
위상조정회로군(233)은, 화소부(21)의 화소열에 대응한 4개의 위상조정회로 233-1∼233-4를 가지며, 각 위상조정회로 233-1∼233-4에서 클록 샘플링 스위치군(232)의 각 스위치 232-1∼232-4에서 샘플링된 클록 DCKX, DCK의 위상조정 후, 대응하는 샘플링 스위치군(234)의 샘플링 스위치에 공급한다.
샘플링 스위치군(234)은, 화소부(21)의 화소열에 대응한 4개의 샘플링 스위치 234-1∼234-4를 가지며, 이들 샘플링 스위치 234-1∼234-4의 제 1 측단이 비디오신호 VDO를 입력하는 비디오라인 VDL21에 접속되어 있다. 샘플링 스위치 234-1∼234-4에는, 클록 샘플링 스위치군(232)의 각 스위치 232-1∼232-4에 의해서 샘플링되고, 위상조정회로군(233)에서 위상조정된 클록 DCKX, DCK가 샘플홀드펄스 SHP231∼SHP234로서 주어진다. 샘플링 스위치군(234)의 각 샘플링 스위치 234-1∼234-4는, 샘플홀드펄스 SHP231∼SHP234가 주어지면 , 이들 샘플홀드펄스 SHP231∼SHP234에 응답하여 순차로 온상태가 되는 것에 의해, 비디오라인 VDL21을 통해서 입력되는 비디오신호 VDO를 순차 샘플링하고, 화소부(21)의 신호라인 SGNL21∼SGNL24에 공급한다.
모니터회로(24)는, 수평스캐너(23)의 화소부(21)의 제 1 화소열에 대응하는, 즉, 수평 스타트펄스 HST가 최초에 입력되어 제 1 시프트동작(통상 시프트동작)을 시작하는 제 1 시프트단(231-1), 샘플링 스위치 232-1, 위상조정회로(233-1) 및 샘플링 스위치 234-1를 포함하는 제 1단 스캐너부의 도 11의 좌측에 인접하여 배치되어 있다. 모니터회로(24)는, 수평스캐너(23)의 각 단의 출력펄스의 지연량을 균일하게 하기 위해서, 수평스캐너(23)의 각 단 스캐너부의 샘플링 스위치 232-1, 위상조정회로 233-1 및 샘플링 스위치 234-1를 포함하는 구성과 마찬가지로 구성되어 있다.
구체적으로는, 모니터회로(24)는, 수평 스타트펄스 HST 및 전환신호 RGT를 받아, 전환신호 RGT가 제 1 스캔동작을 지시하고 있는 경우에는, 수평 스타트펄스 HST를 선택펄스로서 클록 DCK, DCKX 중, 수평스캐너(23)에서의 시프트 레지스터(231)의 초단 시프트단(231-1)이 샘플링하는 클록 DCKX와 다른 클록 DCK을 샘플링하고, 제 2 스캔동작을 지시하고 있는 경우에는, 수평 스타트펄스 HST를 선택펄스로서 클록 DCK, DCKX 중, 수평스캐너(23)에서의 시프트 레지스터(231)의 최종 시프트단(231-4)이 샘플링하는 클록 DCK 신호와 다른 클록 DCKX를 샘플링하고, 샘플홀드펄스로서 출력하는 셀렉터부(241)와, 셀렉터부(241)에서 샘플링된 클록 DCK 또는 DCKX의 위상을 조정하여 상보적 레벨을 취하는 2개의 신호로 이루어진 샘플홀드펄스 SHP241를 생성하는 위상조정회로(242)와, 위상조정회로(242)에 의한 샘플홀드펄스 SHP241에 따라서 제 1단자 T1와 제 2단자 T2사이가 도통제어되는 샘플링 스위치(제 3 스위치)(243)를 가지고 있다.
모니터회로(24)의 샘플링 스위치(243)는, PMOS트랜지스터와 NMOS트랜지스터의 소스 및 드레인끼리를 접속한 아날로그 스위치로 이루어지고, 제 1단자 T1가 접지되며, 타단이 모니터라인 MNTL21의 일단에 접속되어 있다. 모니터라인 MNTL21은, LCD 패널외부에서 풀업저항 R21에 의해 풀업되어 있고, 타단측이 버퍼 BF21를 통해 피드백 제어회로(26)의 입력단자에 접속되어 있다.
모니터회로(24)의 셀렉터부(241)는, 선택펄스 SLP241를 받아 클록 DCK을 샘플링하여, 위상조정회로(242)에 출력하는 스위치(제 4 스위치) 2411와, SLP242를 받아 클록 DCKX를 샘플링하여, 위상조정회로(242)에 출력하는 스위치(제 5 스위치) 2412와, 수평 스타트펄스 HST 및 전환신호 RGT를 받아, 전환신호 RGT가 제 1 스캔동작을 지시하고 있는 경우에는, 수평 스타트펄스 HST를 선택펄스 SLP241로서 스위치 2411에 출력하며, 전환신호 RGT가 제 2 스캔동작을 지시하고 있는 경우에는, 수평 스타트펄스 HST를 선택펄스 SLP242로서 스위치 2412에 출력하는 셀렉터(2413)를 구비한다.
도 14는 본 실시예에 따른 모니터회로의 셀렉터부의 구체적인 구성예를 나타낸 회로도이다.
셀렉터(2413)는, 도 14에 나타낸 바와 같이, 선택스위치 SW241, SW242, NMOS트랜지스터 NT241, NT242, 인버터 INV241∼INV246, 수평 스타트펄스 HST의 입력단자 THST, 전환신호 RGT의 입력단자 TRGT 및 전환신호 RGT의 반전신호 RGTX의 입력단자 TRGTX를 가지고 있다. 이때, 도 14의 구성에서, 전환신호 RGT와 전환신호 RGT의 반전신호 RGTX를 외부로부터 입력하도록 구성하고 있지만, 전환신호 RGT만을 외부로부터 입력하여, 인버터를 통해 전환신호 RGT의 반전신호 RGTX를 셀렉터(2413) 내부에서 생성하도록 구성하는 것도 가능하다.
선택스위치 SW241는, NMOS트랜지스터 NT2411와 PMOS트랜지스터 PT2411의 소스 및 드레인끼리를 접속하여 제 1 단자 T1 및 제 2 단자 T2가 구성되어 있다. 선택스위치 SW242는, NMOS트랜지스터 NT2412와 PMOS트랜지스터 PT2412 소스 및 드레인끼리를 접속하여 제 1 단자 T1 및 제 2 단자 T2가 구성되어 있다. 상기와 마찬가지로, 스위치(제 4 스위치)2411는, NMOS트랜지스터 NT24111와 PMOS트랜지스터 PT24111의 소스 및 드레인끼리를 접속하여 제 1 단자 T1 및 제 2단자 T2가 구성되어 있다. 스위치(제 5 스위치) 2412는, NMOS트랜지스터 NT24121와 PMOS트랜지스터 PT24121의 소스 및 드레인끼리를 접속하여 제 1 단자 T1 및 제 2 단자 T2가 구성되어 있다.
선택스위치 SW241는, 제 1 단자 T1가 수평 스타트펄스 HST의 입력단자 THST에 접속되고, 제 2 단자 T2가 인버터 INV241의 입력단자에 접속되며, 이들 접속노드 ND241와 접지 GND에 NMOS트랜지스터 NT241의 소스 및 드레인이 각각 접속되어 있다. 선택스위치 SW241의 NMOS트랜지스터 NT2411의 게이트가 전환신호 RGT의 입력단자 TRGT에 접속되고, PMOS트랜지스터 PT2411의 게이트 및 NMOS트랜지스터 NT241의 게이트가 전환신호 RGT의 반전신호 RGTX의 입력단자 TRGTX에 접속되어 있다. 노드 ND241에 대하여 인버터 INV241∼INV243는 직렬로 접속되며, 인버터 INV242 출력단자가 스위치 2411의 NMOS트랜지스터 NT24111의 게이트에 접속되고, 인버터 INV243 출력단자가 스위치 2411의 PMOS트랜지스터 PT24111의 게이트에 접속되어 있다. 그리고 노드 ND241를 포함하는 선택스위치 SW241의 단자 T2로부터 스위치2411의 NMOS트랜지스터 24111 및 NMOS트랜지스터 NT24111에 이르는 신호전파경로에 의해 제 1 전송라인 TML241이 구성되어 있다. 또한, NMOS트랜지스터 NT241에 의해, 제 2 스캔동작(역스캔동작)시 비선택상태에 있는 제 1 전송라인 TML241의 전위를, 스위치 2411이 비도통상태로 안정되게 유지가능한 전위, 즉, 본 실시예에서는 접지전위로 설정하는 전위설정수단이 구성되어 있다.
선택스위치 SW242는, 제 1 단자 T1가 수평 스타트펄스 HST의 입력단자 THST에 접속되고, 제 2 단자 T2가 인버터 INV244 입력단자에 접속되며, 이들 접속노드 ND242와 접지 GND에 NMOS트랜지스터 NT242 소스 및 드레인이 각각 접속되어 있다. 선택스위치 SW242의 PMOS트랜지스터 PT2412 게이트가 전환신호 RGT의 입력단자 TRGT에 접속되고, NMOS트랜지스터 PT2421의 게이트 및 NMOS트랜지스터 NT242 게이트가 전환신호 RGT의 반전신호 RGTX의 입력단자 TRGTX에 접속되어 있다. 노드 ND242에 대하여 인버터 INV244∼INV246는 직렬로 접속되며, 인버터 INV245 출력단자가 스위치 2412의 NMOS트랜지스터 NT24121의 게이트에 접속되고, 인버터 INV246의 출력단자가 스위치 2412의 PMOS트랜지스터 PT24121의 게이트에 접속되어 있다. 그리고, 노드 ND242를 포함하는 선택스위치 SW242의 단자 T2로부터 스위치 2412의 NMOS트랜지스터 24121 및 NMOS트랜지스터 NT24121의 게이트에 이르는 신호전파경로에 의해 제 2 전송라인 TML242이 구성되어 있다. 또한, NMOS트랜지스터 NT242에 의해, 제 1 스캔동작(통상 스캔동작)시 비선택상태에 있는 제 2 전송라인 TML242 전위를, 스위치 2412가 비도통상태로 안정되게 유지가능한 전위, 즉, 본 실시예에서는 접지전위로 설정하는 전위설정수단이 구성되어 있다.
이러한 구성을 갖는 셀렉터부(241)에 있어서, 제 1 스캔동작시에는, 전환신호 RGT가 하이레벨로, 그 반전신호 RGTX가 로우레벨로 입력된다. 그 결과, 선택스위치 SW241 및 NMOS트랜지스터 NT242가 도통상태가 되며, 선택스위치 SW242 및 NMOS트랜지스터 NT241가 비도통상태가 된다. 따라서, 입력단자 THST에서 입력된 일정기간 하이레벨의 수평 스타트펄스 HST는, 선택스위치 SW241를 통과하고, 인버터 INV242에 의해 하이레벨로 스위치2411의 NMOS트랜지스터 NT24111에 공급되며, 또한, 인버터 INV243에 의해 로우레벨로 스위치 2411의 PMOS트랜지스터 NT24111에 공급된다. 이에 따라, 스위치 2411가 일정기간 도통상태가 되며, 클록 DCK이 샘플링된 위상조정회로(242)에 출력된다. 또한, 이때 NMOS트랜지스터 NT242가 도통상태에 있기 때문에, 노드 ND242 전위는 접지레벨로 유지된다. 따라서, 인버터 INV245에 의해 로우레벨로 신호가 스위치 2412의 NMOS트랜지스터 NT24121에 공급되고, 인버터 INV246에 의해 하이레벨의 신호가 스위치 2412의 PMOS트랜지스터 NT24121에 공급된다. 그 결과, 스위치 2412는 비도통상태로 안정되게 유지된다.
한편, 제 2 스캔동작시에는, 전환신호 RGT가 로우레벨로, 그 반전신호 RGTX가 하이레벨로 입력된다. 그 결과, 선택스위치 SW241 및 NMOS트랜지스터 NT242가 비도통상태가 되며, 선택스위치 SW242 및 NMOS트랜지스터 NT241가 도통상태가 된다. 따라서, 입력단자 THST에서 입력된 일정기간 하이레벨의 수평 스타트펄스 HST는, 선택스위치 SW242를 통과하고, 인버터 INV245에 의해 하이레벨로 스위치 2412의 NMOS트랜지스터 NT24121에 공급되며, 인버터 INV246에 의해 로우레벨로스위치2412의 PMOS트랜지스터 NT24121에 공급된다. 이에 따라, 스위치 2412가 일정기간 도통상태가 되며, 클록 DCKX가 샘플링되어 위상조정회로(242)에 출력된다. 또한, 이때, NMOS트랜지스터 NT241가 도통상태에 있기 때문에, 노드 ND241의 전위는 접지레벨로 유지된다. 따라서, 인버터 INV242에 의해 로우레벨로 신호가 스위치 2411의 NMOS트랜지스터 NT24111에 공급되고, 인버터 INV243에 의해 하이레벨의 신호가 스위치 2411의 PMOS트랜지스터 NT24111에 공급된다. 그 결과, 스위치 2411는 비도통상태로 안정되게 유지된다.
이상과 같이, 본 실시예에서는, 모니터회로(24)에 있어서, 제 1 스캐너동작(통상 스캔동작)시와 제 2 스캔동작(역 스캔동작)시, 샘플링 스위치 2411, 2412에서 샘플링하는 클록 DCK, DCKX를 각각 다른 클록으로 하고 있다. 여기서는, 제 1 스캔동작시에 클록 DCK을 샘플링하고, 제 2 스캔동작시에 클록 DCKX를 샘플링하고 있다.
클록생성회로(25)는, 피드백 제어회로(26)에서 생성된 수평클록(제 1 클록) HCK, HCKX에 대하여 주기가 같고(T1=T2), 또한 듀티비가 작은 서로 역상의 제 2 클록 DCK, DCKX를 생성하고, 클록라인 DKL1, DKXL1을 통해서 모니터회로(24) 및 수평스캐너(23)에 공급한다. 여기서, "듀티비"란, 펄스파형에 있어서, 펄스폭 t와 펄스반복주기T와의 비이다. 예를 들어, 도 3a∼3d에 나타낸 바와 같이, 수평클록 HCK, HCKX의 듀티비(t1/T1)가 50%이고, 이것보다도 클록 DCK, DCKX의 듀티비(t2/T2)가 작고, 즉 클록 DCK, DCKX의 펄스폭 t2이 수평클록 HCK, HCKX의 펄스폭 t1보다도 좁게 설정된다.
피드백 제어회로(26)는, 수직주사의 개시를 지령하는 수직 스타트펄스 VST, 수직주사의 기준이 되는 서로 역상의 수직클록 VCK, VCKX, 수직주사의 개시를 지령하는 수직 스타트펄스 VST, 수평주사의 기준이 되는 서로 역상의 수평클록 HCK, HCKX를 생성하고, 수직 스타트펄스 VST 및 수직클록 VCK, VCKX를 수직스캐너(22)에 공급하며, 수평클록 HCK, HCKX를 수평스캐너(23), 모니터회로(24) 및 클록생성회로(25)에 공급한다. 또한, 피드백 제어회로(26)는, 수평 스타트펄스 HST를 생성하고, 수평스캐너(23)의 시프트 레지스터(231)의 제 1 시프트단(231-1) 및 제 2 시프트단(231-2) 및 모니터회로(24)의 셀렉터(2413)에 공급한다. 더욱이, 피드백 제어회로(26)는, 통상 스캔동작시 또는 역 스캔동작시에, 모니터회로(24)의 샘플링 스위치(243)가 도통하여 모니터라인 MNTL21이 접지레벨로 천이한 타이밍으로부터 초기 상태로부터의 위상의 변화를 모니터하고, 위상의 변화분을 패널입력의 수평클록 HCK, 반전수평클록 HCKX로 피드백하며, 샘플홀드펄스 SHP가 그 초기 상태에 대하여 드리프트하는 것으로 인한 고스트의 발생을 방지하는 제어를 행한다.
다음으로, 상기 구성에 의한 통상 스캔동작 및 역 스캔동작에 관해서, 도 15a∼15k 및 도 16a∼16k의 타이밍도에 관련하여 설명한다.
우선, 통상 스캔동작을 도 15a∼15k의 타이밍도에 관련하여 설명한다.
이 경우, 스캔방향 전환신호 RGT가 하이레벨로 설정되어 수평스캐너(23)의 시프트 레지스터(231) 및 모니터회로(24)의 셀렉터(2413)에 공급된다(예를 들면, 셀렉터(2413)에는 반전신호 RGTX도 공급된다). 이에 따라, 수평스캐너(23)의 시프트 레지스터(231)에서의 시프트단 사이에 삽입된 전환회로 2311∼2313가 왼쪽에서오른쪽으로 신호를 전파하는 경로가 형성된다. 즉, 제 1 시프트단(231-1)으로부터 제 2 시프트단(231-2), 제 2 시프트단(231-2)으로부터 제 3 시프트단(231-3), 제 3 시프트단(231-3)으로부터 제 4 시프트단(231-4)으로 수평 스타트펄스 HST가 순차로 시프트되는 신호전파경로가 형성된다.
이 상태에서, 피드백 제어회로(26)는, 도 15a에 나타낸 것 같은, 수평 스타트펄스 HST를 생성하여, 수평스캐너(23)의 시프트 레지스터(231)의 제 1 시프트단(231-1) 및 모니터회로(24)의 셀렉터(2413)에 공급한다. 또한, 피드백 제어회로(26)에서는, 도 15b 및 도 15c에 나타낸 바와 같이, 서로 역상의 수평클록 HCK, HCKX가 생성되어, 수평스캐너(23)에서의 시프트 레지스터(231)의 제 1 시프트단(231-1)∼제 4 시프트단(231-4) 및 클록생성회로(25)에 공급된다. 클록생성회로(25)에서는, 도 15d 및 도 15e에 나타낸 바와 같이, 피드백 제어회로(26)에서 생성된 수평클록 HCK, HCKX에 대하여 주기가 같고(T1=T2), 또한 듀티비가 작은 서로 역상의 클록 DCK, DCKX가 생성되어, 클록라인 DKL1, DKXL1을 통해서 모니터회로(24) 및 수평스캐너(23)에 공급된다.
피드백제어회로(26)에서는, 수직주사의 개시를 지령하는 수직 스타트펄스 VST, 수직주사의 기준이 되는 서로 역상의 수직클록 VCK, VCKX가 생성되어, 수직스캐너(22)에 공급된다.
또한, 모니터회로(24)에서는, 수평 스타트펄스 HST 및 전환신호 RGT 및 그 반전신호 RGTX를 받아, 전환신호 RGT가 제 1 스캔동작을 지시하는 하이레벨이므로, 도 15f에 나타낸 바와 같이, 수평 스타트펄스 HST가 선택펄스 SLP241로서 스위치2411에 출력되고, 수평스캐너(23)의 제 1 시프트단(231-1)이 샘플링한 클록 DCKX와 다른 클록 DCK이 샘플링되어, 위상조정회로(242)에서 위상조정된 후, 도 15i에 나타낸 바와 같이, 샘플홀드펄스 SHP241로서 샘플링 스위치(243)에 공급된다. 이에 따라, 샘플링 스위치(243)는, 샘플홀드펄스 SHP241에 응답하여 온상태가 되며, LCD 패널외부로부터 풀업저항 R21에 의해 풀업되어 있던 모니터라인 MNTL21이 접지레벨에 인입되고, 그 레벨변화정보가 버퍼 BF21를 통해 피드백 제어회로(26)에 입력된다.
또한, 수평스캐너(23)의 시프트 레지스터(231)에 있어서, 외부의 피드백 제어회로(26)에 의해 수평 스타트펄스 HST가 공급된 제 1 시프트단(231-1)에서는, 역상의 수평클록 HCK, HCKX에 동기하여, 도 15g에 나타낸 바와 같이, 수평클록 HCK, HCKX의 주기와 같은 펄스폭을 갖는 시프트 펄스 SFTP231가 샘플링 스위치 232-1에 출력된다. 또한, 제 1 시프트단(231-1)으로부터 제 2 시프트단(231-2)으로 시프트 펄스 SFTP231가 시프트인된다. 제 1 시프트단(231-1)에 대응한 샘플링 스위치 232-1에서는, 시프트 펄스 SFTP231에 응답하여 온상태가 되고, 도 15e 및 도 15j에 나타낸 바와 같이, 클록라인 DKXL21에 출력된 클록 DCKX가 샘플링되고, 위상조정회로(233-1)에서 위상조정된 후, 샘플홀드펄스 SHP231로서 샘플링 스위치 234-1에 공급된다. 이에 따라, 샘플링 스위치 234-1는, 샘플홀드펄스 SHP231에 응답하여 온상태가 되며, 비디오라인 VDL21을 통해서 입력되는 비디오신호 VDO가 샘플링되어, 화소부(21)의 신호라인 SGNL21에 공급된다.
다음으로, 제 1 시프트단(231-1)으로부터 시프트 펄스 SFTP231가 시프트인된제 2 시프트단(231-2)에서는, 역상의 수평클록 HCK, HCKX에 동기하여, 도 15h에 나타낸 바와 같이, 수평클록 HCK, HCKX의 주기와 같은 펄스폭을 갖는 시프트펄스SFTP232가 샘플링 스위치 232-2에 출력된다. 또한, 제 2 시프트단(231-2)으로부터 제 3 시프트단(231-3)에 시프트펄스 SFTP232가 시프트인된다. 제 2 시프트단(231-2)에 대응한 샘플링 스위치 232-2에서는, 시프트 펄스 SFTP232에 응답하여 온상태가 되고, 도 15d 및 도 15k에 나타낸 바와 같이, 클록라인 DKL1에 출력된 클록 DCK이 샘플링되며, 위상조정회로(233-2)에서 위상조정된 후, 샘플홀드펄스 SHP232로서 샘플링 스위치 234-2에 공급된다. 이에 따라, 샘플링 스위치 234-2는, 샘플홀드펄스 SHP232에 응답하여 온상태가 되며, 비디오라인 VDL21을 통해서 입력되는 비디오신호 VDO가 샘플링되어, 화소부(21)의 신호라인 SGNL22에 공급된다.
다음에, 제 2 시프트단(231-2)으로부터 시프트 펄스 SFTP232가 시프트인된 제 3 시프트단(231-3)에서는, 역상의 수평클록 HCK, HCKX에 동기하여, 수평클록 HCK, HCKX의 주기와 같은 펄스폭을 갖는 시프트 펄스 SFTP233가 샘플링 스위치 232-3에 출력된다. 또한, 제 3 시프트단(231-3)으로부터 제 4 시프트단(231-4)으로 시프트 펄스 SFTP233가 시프트인된다. 제 3 시프트단(231-3)에 대응한 샘플링 스위치 232-3에서는, 시프트 펄스 SFTP233에 응답하여 온상태가 되고, 클록라인 DKXL21에 출력된 클록 DCKX가 샘플링되고, 위상조정회로(233-3)에서 위상조정된 후, 샘플홀드펄스 SHP233로서 샘플링 스위치 234-3에 공급된다. 이에 따라, 샘플링 스위치 234-3는, 샘플홀드펄스 SHP233에 응답하여 온상태가 되고, 비디오라인 VDL21을 통해서 입력되는 비디오신호 VDO가 샘플링되어 화소부(21)의 신호라인 SGNL23에 공급된다.
다음으로, 제 3 시프트단(231-3)으로부터 시프트 펄스 SFTP233가 시프트인된 제 4 시프트단(231-4)에서는, 역상의 수평클록 HCK, HCKX에 동기하여, 수평클록 HCK, HCKX의 주기와 같은 펄스폭을 갖는 시프트펄스 SFTP234가 샘플링 스위치 232-4에 출력된다. 제 4 시프트단(231-4)에 대응한 샘플링 스위치 232-4에서는, 시프트 펄스 SFTP234에 응답하여 온상태가 되며, 클록라인 DKL21에 출력된 클록 DCK이 샘플링되고, 위상조정회로(233-4)에서 위상조정된 후, 샘플홀드펄스 SHP234로서 샘플링 스위치 234-4에 공급된다. 이에 따라, 샘플링 스위치 234-4는, 샘플홀드펄스 SHP234에 응답하여 온상태가 되고, 비디오라인 VDL21을 통해서 입력되는 비디오신호 VDO가 샘플링되어 화소부(21)의 신호라인 SGNL24에 공급된다.
피드백 제어회로(26)에서는, 통상 스캔동작시의 모니터회로(24)의 샘플링 스위치(243)가 도통하여 모니터라인 MNTL21이 접지레벨로 천이한 타이밍으로부터 초기 상태로부터의 위상의 변화가 모니터된다. 피드백 제어회로(26)에서는, 모니터한 위상의 변화분이 패널입력의 클록 HCK, HCKX 등으로 피드백되어 적절한 타이밍이 설정된다. 이에 따라, 샘플홀드펄스 SHP가 그 초기상태에 대하여 드리프트하는 것으로 인한 고스트의 발생이 방지된다.
이상과 같이, 통상 스캔동작시에는, 모니터회로(24)에서는, 수평 스타트펄스 HST 및 전환신호 RGT 및 그 반전신호 RGTX를 받아, 셀렉터부(241)에서 수평스캐너(23)의 제 1 시프트단(231-1)이 샘플링한 클록 DCKX와 다른 클록 DCK가 샘플링되고, 위상조정회로(242)에서 위상조정된 후, 샘플홀드펄스 SHP241로서 샘플링 스위치(243)에 공급되어 샘플링 스위치(243)가 온상태가 된다. 또한, 수평스캐너(23)에 있어서, 클록 샘플링 스위치군(232)의 각 스위치 232-1∼232-4에서, 시프트 레지스터(231)의 각 시프트단(231-1∼231-4)으로부터 시프트 펄스 SFTP231∼SFTP234가 주어지면, 이들 시프트 펄스 SFTP231∼SFTP234에 응답하여 순차로 온상태가 됨으로써, 서로 역상의 클록 DCKX, DCK를 교대로 샘플링하고, 위상조정회로군(233)에서 위상조정된 클록 DCKX, DCK이 샘플홀드펄스 SHP231∼SHP234로서 주어진다. 또한, 샘플링 스위치군(234)의 각 샘플링 스위치(234-1∼234-4)에서는, 샘플홀드펄스 SHP231∼SHP234가 주어지면, 이들 샘플홀드펄스 SHP231∼SHP234에 응답하여 순차로 온상태가 되고, 비디오라인 VDL21을 통해서 입력되는 비디오신호 VDO가 순차 샘플링되어 화소부(21)의 신호라인 SGNL21∼SGNL24에 공급된다. 즉, 수평스캐너(23)의 제 1 시프트단의 샘플홀드펄스 SHP231와 모니터회로(24)의 샘플홀드펄스 SHP241가 다른 샘플홀드펄스 SHP231∼SHP233사이의 관계와 거의 동일 타이밍으로 생성되어, 문제없이 화상표시가 행하여진다.
다음으로, 역 스캔동작을 도 16a∼16k의 타이밍도에 관련하여 설명한다.
이 경우, 스캔방향 전환신호 RGT가 로우레벨로 설정되어 수평스캐너(23)의 시프트 레지스터(231) 및 모니터회로(24)의 셀렉터(2413)에 공급된다(예를 들면, 셀렉터(2413)에는 반전신호 RGTX도 공급된다). 이에 따라, 수평스캐너(23)의 시프트 레지스터(231)에서의 시프트단 사이에 삽입된 전환회로(2311∼2313)가 오른쪽에서 왼쪽으로 신호를 전파하는 경로가 형성된다. 즉, 제 4 시프트단(231-4)으로부터 제 3 시프트단(231-3), 제 3 시프트단(231-3)으로부터 제 2 시프트단(231-2), 제 2시프트단(231-2)으로부터 제 1 시프트단(231-1)으로 시프트 펄스 SFTP가 순차로 시프트되는 신호전파경로가 형성된다.
이 상태에서, 피드백 제어회로(26)에서는, 도 16a에 나타낸 것 같은 수평 스타트펄스 HST가 생성되어, 수평스캐너(23)에서의 시프트 레지스터(231)의 제 4 시프트단(231-4) 및 모니터회로(24)의 셀렉터(2413)에 공급된다. 또한, 피드백 제어회로(26)에서는, 도 16b 및 16c에 나타낸 바와 같이, 서로 역상의 수평클록 HCK, HCKX가 생성되어, 수평스캐너(23)에서의 시프트 레지스터(231)의 제 1 시프트단(231-1)∼제 4 시프트단(231-4) 및 클록생성회로(25)에 공급된다. 클록생성회로(25)에서는, 도 16d 및 16e에 나타낸 바와 같이, 피드백 제어회로(26)에서 생성된 수평클록 HCK, HCKX에 대하여 주기가 같고(T1=T2), 또한 듀티비가 작은 서로 역상의 클록 DCK, DCKX가 생성되어, 클록라인 DKL21, DKXL21을 통해서 모니터회로(24) 및 수평스캐너(23)에 공급된다.
피드백 제어회로(26)에서는, 수직주사의 개시를 지령하는 수직 스타트펄스 VST, 수직주사의 기준이 되는 서로 역상의 수직클록 VCK, VCKX가 생성되어, 수직스캐너(22)에 공급된다.
또한, 모니터회로(24)에서는, 수평 스타트펄스 HST 및 전환신호 RGT 및 그 반전신호 RGTX를 받는다. 전환신호 RGT가 제 2 스캔동작을 지시하는 하이레벨이므로, 도 16f에 나타낸 바와 같이, 수평 스타트펄스 HST가 선택펄스 SLP242로서 스위치 2412에 출력되고, 수평스캐너(23)의 제 4 시프트단(231-4)이 샘플링한 클록 DCK과 다른 클록 DCKX가 샘플링되고, 위상조정회로(242)에서 위상조정된 후, 도 16i에나타낸 바와 같이, 샘플홀드펄스 SHP241로서 샘플링 스위치(243)에 공급된다. 이에 따라, 샘플링 스위치(243)는, 샘플홀드펄스 SHP241에 응답하여 온상태가 되며, LCD 패널외부로부터 풀업저항 R21에 의해 풀업되어 있던 모니터라인 MNTL21이 접지레벨에 인입되어, 그 레벨변화정보가 버퍼 BF21를 통해 피드백 제어회로(26)에 입력된다.
또한, 수평스캐너(23)의 시프트 레지스터(231)에 있어서, 외부의 피드백 제어회로(26)에 의해 수평 스타트펄스 HST가 공급된 제 4 시프트단(231-4)에서는, 역상의 수평클록 HCK, HCKX에 동기하여, 도 16g에 나타낸 바와 같이, 수평클록 HCK, HCKX의 주기와 같은 펄스폭을 갖는 시프트 펄스 SFTP234가 샘플링 스위치 232-4에 출력된다. 또한, 제 4 시프트단(231-4)으로부터 제 3 시프트단(231-3)으로 시프트 펄스 SFTP231-4가 시프트인된다. 제 4 시프트단(231-4)에 대응한 샘플링 스위치 232-4에서는, 시프트 펄스 SFTP234에 응답하여 온상태가 되고, 도 16d 및 16j에 나타낸 바와 같이, 클록라인 DKL21에 출력된 클록 DCK이 샘플링되고, 위상조정회로(233-4)에서 위상조정된 후, 샘플홀드펄스 SHP234로서 샘플링 스위치 234-4에 공급된다. 이에 따라, 샘플링 스위치 234-4는, 샘플홀드펄스 SHP234에 응답하여 온상태가 되며, 비디오라인 VDL21을 통해서 입력되는 비디오신호 VDO가 샘플링되어 화소부(21)의 신호라인 SGNL24에 공급된다.
다음으로, 제 4 시프트단(231-4)으로부터 시프트 펄스 SFTP234가 시프트인된 제 3 시프트단(231-3)에서는, 역상의 수평클록 HCK, HCKX에 동기하여, 도 16h에 나타낸 바와 같이, 수평클록 HCK, HCKX의 주기와 같은 펄스폭을 갖는시프트펄스SFTP233가 샘플링 스위치 232-3에 출력된다. 또한, 제 3 시프트단(231-3)으로부터 제 2 시프트단(231-2)으로 시프트 펄스 SFTP233가 시프트인된다. 제 3 시프트단(231-3)에 대응한 샘플링 스위치 232-3에서는, 시프트 펄스 SFTP233에 응답하여 온상태가 되고, 도 16e 및 16k에 나타낸 바와 같이, 클록라인 DKLX21에 출력된 클록 DCKX가 샘플링되고, 위상조정회로(233-3)에서 위상조정된 후, 샘플홀드펄스 SHP233로서 샘플링 스위치 234-3에 공급된다. 이에 따라, 샘플링 스위치 234-3는, 샘플홀드펄스 SHP233에 응답하여 온상태가 되고, 비디오라인 VDL21을 통해서 입력되는 비디오신호 VDO가 샘플링되어 화소부(21)의 신호라인 SGNL23에 공급된다.
다음으로, 제 3 시프트단(231-3)으로부터 시프트 펄스 SFTP233가 시프트된 제 2 시프트단(231-2)에서는, 역상의 수평클록 HCK, HCKX에 동기하여, 수평클록 HCK, HCKX의 주기와 같은 펄스폭을 갖는 시프트펄스 SFTP232가 샘플링 스위치 232-2에 출력된다. 또한, 제 2 시프트단(231-2)으로부터 제 1 시프트단(231-1)에 시프트 펄스 SFTP232가 시프트된다. 제 2 시프트단(231-2)에 대응한 샘플링 스위치 232-2에서는, 시프트 펄스 SFTP232에 응답하여 온상태가 되며, 클록라인 DKL21에 출력된 클록 DCK이 샘플링되고, 위상조정회로(233-2)에서 위상조정된 후, 샘플홀드펄스 SHP232로서 샘플링 스위치(234-2)에 공급된다. 이에 따라, 샘플링 스위치 234-2는, 샘플홀드펄스 SHP232에 응답하여 온상태가 되며, 비디오라인 VDL21을 통해서 입력되는 비디오신호 VDO가 샘플링되어 화소부(21)의 신호라인 SGNL22에 공급된다.
다음으로, 제 2 시프트단(231-2)으로부터 시프트 펄스 SFTP232가 시프트된제 1 시프트단(231-1)에서는, 역상의 수평클록 HCK, HCKX에 동기하여, 수평클록 HCK, HCKX의 주기와 같은 펄스폭을 갖는 시프트펄스 SFTP231가 샘플링 스위치 232-1에 출력된다. 제 1 시프트단(231-1)에 대응한 샘플링 스위치 232-1에서는, 시프트펄스 SFTP231에 응답하여 온상태가 되고, 클록라인 DKXL21에 출력된 클록 DCKX가 샘플링되며, 위상조정회로(233-1)에서 위상조정된 후, 샘플홀드펄스 SHP231로서 샘플링 스위치 234-1에 공급된다. 이에 따라, 샘플링 스위치 234-1는, 샘플홀드펄스 SHP231에 응답하여 온상태가 되며, 비디오라인 VDL21을 통해서 입력되는 비디오신호 VDO가 샘플링되어 화소부(21)의 신호라인 SGNL21에 공급된다.
피드백 제어회로(26)에서는, 통상 스캔동작시의 모니터회로(24)의 샘플링 스위치(243)가 도통하여 모니터라인 MNTL21이 접지레벨로 천이한 타이밍으로부터 초기 상태로부터의 위상의 변화가 모니터된다. 피드백 제어회로(26)에서는, 모니터한 위상의 변화분이 패널입력의 클록 HCK, HCKX 등으로 피드백되어 적절한 타이밍이 설정된다. 이에 따라, 샘플홀드펄스 SHP가 그 초기 상태에 대하여 드리프트하는 것으로 인한 고스트의 발생이 방지된다.
이상과 같이, 역 스캔동작시에, 모니터회로(24)에서는, 수평 스타트펄스 HST 및 전환신호 RGT 및 그 반전신호 RGTX를 받아, 셀렉터부(241)에서 수평스캐너(23)의 제 4 시프트단(231-4)이 샘플링한 클록 DCK과 다른 클록 DCKX이 샘플링되고, 위상조정회로(242)에서 위상조정된 후, 샘플홀드펄스 SHP241로서 샘플링 스위치(243)에 공급되어 샘플링 스위치(243)가 온상태가 된다. 또한, 수평스캐너(23)에 있어서, 클록 샘플링 스위치군(232)의 각 스위치 232-4∼232-1에서, 시프트레지스터(231)의 각 시프트단 234-1∼231-1으로부터 시프트 펄스 SFTP234∼SFTP231가 주어지면, 이들 시프트 펄스 SFTP234∼SFTP231에 응답하여 순차로 온상태가 되는 것에 의해, 서로 역상의 클록 DCK, DCKX를 교대로 샘플링하고, 위상조정회로군(233)에서 위상조정된 클록 DCK, DCKX가 샘플홀드펄스 SHP234∼SHP231로서 주어진다. 그리고, 샘플링 스위치군(234)의 각 샘플링 스위치 234-4∼234-1에서는, 샘플홀드펄스 SHP234∼SHP231가 주어지면, 이들 샘플홀드펄스 SHP234∼SHP231에 응답하여 순차로 온상태가 되고, 비디오라인 VDL21을 통해서 입력되는 비디오신호 VDO가 순차 샘플링되어 화소부(21)의 신호라인 SGNL24∼SGNL21에 공급된다. 즉, 수평스캐너(23)의 제 4 시프트단의 샘플홀드펄스 SHP234와 모니터회로(24)의 샘플홀드펄스 SHP241가 다른 샘플홀드펄스 SHP231∼SHP233 사이의 관계와 거의 동일 타이밍으로 생성되어, 문제없이 화상표시가 행하여진다. 즉, 스캔동작의 좌우반전시에 클록의 위상이 변화되더라도, 출력의 위상이 균일한 펄스를 얻을 수 있다.
이상 설명한 바와 같이, 본 제 1 실시예에 의하면, 수평스캐너(23)의 일측부에 모니터회로(24)를 근접배치한다. 제 1 스캔동작(통상 스캔동작)시에는, 수평 스타트펄스 HST를 수평스캐너의 초단의 시프트단(231-1) 및 모니터회로(24)의 셀렉터(2413)에 공급한다. 모니터회로(24)에서는, 수평 스타트펄스 HST 및 전환신호 RGT 및 그 반전신호 RGTX를 받아, 셀렉터부(241)에서 수평스캐너(23)의 제 1 시프트단(231-1)이 샘플링한 클록 DCKX와 다른 클록 DCK을 샘플링하고, 샘플홀드펄스 SHP241로서 출력하며, 샘플링 스위치 243에서 샘플홀드펄스에 응답하여 풀업되어있는 모니터라인 MNTL21의 전위를 접지전위로 설정한다. 제 2 스캔동작(역 스캔동작)시에는, 모니터회로(24)에서는, 수평 스타트펄스 HST 및 전환신호 RGT 및 그 반전신호 RGTX를 받아, 셀렉터부(241)에서 수평스캐너(23)의 제 4 시프트단(231-4)이 샘플링한 클록 DCK과 다른 클록 DCKX를 샘플링하고, 샘플홀드펄스 SHP241로서 출력하고, 샘플링 스위치(243)에서 샘플홀드펄스에 응답하여 풀업되어 있는 모니터라인 MNTL21의 전위를 접지전위로 설정한다. 따라서, 이하의 효과를 얻을 수 있다. 즉, 스캔방향반전에 있어서 클록의 위상이 반전하는 수평스캐너(시프트단의 개수가 짝수)에서도, 출력전위변화의 위상이 변화되지 않고, 어느 쪽의 스캔방향으로 동작되어도 높은 정밀도로 모니터할 수 있고, 화소가 반만큼 어긋나버리지 않고, 정밀도가 높은 화상표시를 실현할 수 있다.
또한, 모니터회로를 수평스캐너(23)의 양측부에 설치하는 구성도 가능하다. 이 경우, 양 모니터회로의 출력이 Al 등의 배선으로 접속한다. 양 모니터회로의 출력에 있어서 Al의 배선분의 저항차를 생기게 하지 않기 위해서는, 이 Al 배선의 선폭을 100㎛ 정도로 할 필요가 있다. 레이아웃면적을 큰폭으로 잡는다. 이것으로 앞으로의 좁은 프레임 후에도 문제가 생긴다. 이에 대하여, 본 제 1 실시예에서는, 하나의 모니터회로를 설치하는 것만으로 스캔방향반전에 있어서 클록의 위상이 반전하는 수평스캐너의 스캔동작을 고정밀도로 모니터할 수 있다. 그러므로, Al 배선으로 접속할 필요가 없어 레이아웃공간을 삭감할 수 있고 레이아웃후에도 유리하며, 앞으로의 좁은 프레임에도 충분히 대응하는 것이 가능하다. 또한, 모니터회로(24)에서 클록 샘플링후의 회로구성을 다른 수평스캐너와 동일하게 함으로써, 지연량도 동일한 출력펄스를 얻을 수 있다.
또한, 수평스캐너(23)에서는, 시프트 레지스터(231)로부터 순차 출력되는 시프트 펄스 SFTP231∼SFTP234를 샘플링하여 샘플홀드펄스로서 사용하는 것은 아니고, 시프트 펄스 SFTP231∼SFTP234에 동기하여, 서로 역상의 클록 DCKX, DCK를 교대로 샘플링하고, 이들 클록 DCKX, DCK를 위상조정회로를 통해 샘플홀드펄스 SHP231∼SHP234로서 사용하도록 하고 있다. 이에 따라, 샘플홀드펄스 SHP231∼SHP234의 변동을 억제할 수 있다. 그 결과, 샘플홀드펄스 SHP231∼SHP234의 변동으로 인한 고스트를 제거할 수 있다.
게다가, 수평스캐너(23)에서는, 시프트 레지스터(231)의 시프트동작의 기준이 되는 수평클록 HCKX, HCK를 샘플링하여 샘플홀드펄스로서 사용하는 것은 아니고, 수평클록 HCKX, HCK에 대하여 같은 주기이고 또한 듀티비가 작은 클록 DCKX, DCK를 별도로 생성하고, 이들 클록 DCKX, DCK를 샘플링하여 샘플홀드펄스 SHP231∼SHP234로서 사용하도록 하고 있다. 이 때문에, 수평구동시에, 샘플링펄스 간의 완전 넌오버랩 샘플링을 실현할 수 있으므로, 오버랩 샘플링으로 인한 수직 스트라이프의 발생을 억제할 수 있다.
(제 2 실시예)
도 17은, 예를 들면 액정셀을 화소의 표시엘리먼트(전기광학소자)로서 사용한 본 발명의 제 2 실시예에 따른 점순차 구동방식의 액티브매트릭스형 액정표시장치의 구성예를 나타낸 회로도이다.
상술한 제 1 실시예의 액정표시장치 20과 제 2 실시예의 액정표시장치 20A의 차이점은, 모니터회로(24A)에서, 스위치 2411, 2422로 샘플링된 클록으로 클록생성회로(GEN)(25)에서 생성된 클록 DCK, DCKS 대신에 피드백 제어회로(26)에서 생성된 수평클록 HCK 및 반전수평클록 HCXK를 만든다는 점이 있다. 즉, 본 실시예의 모니터회로(24A)에서는, 수평 스타트펄스 HST, 전환신호 RGT 및 그 반전신호 RGTX를 수신함으로써, 셀렉터부(241)는, 수평스캐너(23)의 제 1 시프트단(231-1)에서 샘플링한 제 2 클록 DCKX과 다른 위상을 갖는 제 1 클록 HCK를 샘플링하여, 샘플홀드펄스 SHP241로서 출력하고, 상기 샘플링 스위치(243)는 풀업된 모니터라인 MNTL21의 전위를 샘플홀드펄스에 응답하여 접지전위로 설정하고, 제 2 스캔동작(역 스캔동작)시에, 모니터회로(24)에서, 수평 스타트펄스 HST, 전환신호 RGT 및 그 반전신호 RGTX를 수신함으로써, 셀렉터부(241)는, 수평스캐너(23)의 제 4 시프트단(231-4)에서 샘플링한 제 2 클록 DCK의 위상과 다른 제 2 클록 HCKX를 샘플링하여, 샘플홀드펄스 SHP241로서 출력하고, 샘플링 스위치(243)는 풀업된 MNTL21의 전위를 샘플홀드펄스에 응답하여 접지전위로 설정한다.
나머지 구성은, 상기 제 1 실시예와 동일하다.
상술한 것처럼, 제 2 실시예에서는, 모니터회로(24A)에서 샘플링되는 클록으로 수평스캐너(23)에서 샘플링한 클록생성회로(25)에서 생성된 수평클록 HCK, HCKX와 같은 기간을 갖고, 듀티비가 작고, 서로 역상인 제 2 클록 DCK, DCKX를 형성하지 못하지만, 제 1 클록 HCK, HCKX는 형성한다. 이하, 모니터회로(24A)에서 샘플링되는 클록으로 제 2 클록 DCK, DCKX은 형성하지 못하지만 제 1 클록 HCK, HCKX은형성하는 이유를 도면을 참조하여 설명하겠다.
도 18은 제 2 클록 DCK, DCKX를 샘플링하도록 한 도 8의 모니터회로(17)를 포함하는 일반적인 드리프트 보정회로의 출력부의 회로도이다. 도 18에서, 모니터회로(24A)는, 시프트단 R22는 배선저항, C21은 배선용량을 나타내고 있다.
풀업부의 저항 R21은 샘플링 스위치(HSW)(174)가 온하여 출력을 접지레벨 GND로 할 때에 풀업전원과의 관통전류를 거의 흘리지 않도록 하기 위해서, 패널의 내부저항과 비교하여 충분히 크게 만들어야 한다. 그 때문에, 도 19a 및 19b에 나타낸 바와 같이, 풀업시의 천이는 완만하게 되고, 풀다운은 급격하지만, 풀업에는 시간이 걸린다. 이 출력의 전위변화가 급하지 않게 되면, 외부 IC인 피드백 제어회로에서 드리프트량을 모니터할 때에 풀업트랜젠트의 변동에 의한 지연차가 생기게되어, 정확한 드리프트량을 측정할 수 없게 된다. 그 때문에, 종래 방식에서는 샘플링 스위치(HSW)(174)가 온일 때의 접지레벨 GND로의 풀다운시의 전위변화를 외부의 피드백 제어회로에서 모니터하여 보정을 한다.
도 20은 클록생성회로(25)에서의 DCK 생성회로를 나타낸 회로도이다. 제 2 클록 DCK은, 도 20에 나타낸 바와 같이 입력의 제 1 클록 HCK과, 그 클록 HCK을 복수단의 인버터 INV251∼INV254를 통해서 지연시킨 클록 펄스(HCK+)와의 NAND를 NAND 게이트 NA251에서 함으로써 구한다. 즉, 도 21a∼도 21c에 나타낸 바와 같이, DCK의 상승에지는 HCK+의 상승에지에 의해서 결정된다. 여기서, 장시간 사용에서의 드리프트량은 각각의 트랜지스터 지연량의 합계이기 때문에, 상기 DCK 생성회로에서는, DCK의 상승에지는 하강에지에 비하여 많이 지연되고, 그 펄스폭은 드리프트에 의해 짧아진다고 생각된다. 상술한 바와 같이, 드리프트의 지연량은 모니터시의 변동을 막기 위해서, 샘플링 스위치(HSW)(174)가 온하여 풀다운이 일어날 때, 요컨대 DCK의 상승에지에서 모니터해야 한다. 한편, 패널내부의 샘플 홀드는 DCK의 하강에지 타이밍에서 행해진다. 요컨대, 패널내부의 DCK를 생성하는 회로에서는, 그 회로구성상, DCK샘플링 출력펄스의 상승에지 드리프트량은 샘플홀드펄스의 드리프트량에 비해 많고, 정확한 드리프트량을 모니터할 수 없다.
이것에 의해, 도 22a 내지 도 22c의 타이밍도에 관련하여 더욱 상세히 서술한다. 도 22a 내지 도 22c에 있어서, 비디오신호 VDO를 샘플링할 때의, 초기 상태(a), 에이징 트리프트 후(b) 및 드리프트 보정후(c)의 파형을 병렬적으로 나타내고 있다.
DCK 펄스를 샘플링하여, 모니터출력으로서 사용하는 경우, 전술한 바와 같이, 클록 DCK의 하강에지에 대하여 상승에지의 지연량은 많아지고 있다. 예를 들면, 상승에지가 30ns 지연하고, 하강에지가 15ns 지연하였다고 가정한다. 이때, 도 22b의 (1)∼(6)에 나타낸 바와 같이, 보다 가까운 방향으로 고스트 GST가 발생해 버린다. 여기서, 클록 DCK의 상승에지에 대하여 드리프트 보정이 행하여지기 때문에, 이 경우는 30ns 입력펄스를 빠르게 하는 것이 된다. 또한, 도 22c에 나타낸 것과 같은 펄스타이밍이 된다. 여기서, 드리프트 보정후의 샘플홀드펄스의 하강에지 타이밍은, 초기 상태보다도 15ns 빠르게 된다. 이것에 의해서, N+1번째 단의 신호선에 기록된 블랙신호는 회색레벨까지 완전히 되돌아가지 않고, ΔV의 전위가 남게되어, 이 위치에서 고스트 GST이 발생한다. 요컨대, 드리프트가 많아짐에 따라서,백(back)고스트의 마진이 감소하여, 드리프트 보정회로의 의미가 없어져버릴 우려가 있다.
이것에 대하여, 본 실시예에서는, 상기 현상의 대책으로, 모니터회로(24A)의 샘플홀드펄스로서 제 2 클록 DCK, DCKX 대신에 제 1 클록 HCK, HCKX를 샘플링한다.
도 23a 내지 도 23c는, 본 실시예와 같이 제 1 클록 HCK, HCKX를 샘플링하여 드리프트 보정을 행하는 경우의 타이밍도이다. 도 23a 내지 도 23c에 있어서, 비디오신호 VDO를 샘플링할 때의, 초기 상태(a), 에이징 드리프트 후(b) 및 드리프트 보정후(c)의 파형을 병렬적으로 나타내고 있다.
제 1 클록 HCK의 패스의 트랜지스터 수는 제 2 클록 DCK 하강에지 패스의 트랜지스터수와 거의 같게, 제 1 HCK의 상승에지, 하강에지의 지연량은 DCK의 하강에지 지연량과 거의 변하지 않은 값으로 잡는다. 요컨대, 제 1 클록 HCK의 상승에지에서 드리프트 보정을 행하는 것은, 제 2 클록 DCK의 하강에지 타이밍에서 드리프트 보정을 행하는 것과 같은 의미가 되어, 샘플홀드펄스의 지연량을 정확히 보정할 수 있다.
예를 들면, 도 23a∼도 23c에 나타낸 바와 같이, 제 2 클록 DCK의 상승에지가 30na 지연하고, 하강에지가 15ns 지연하였다고 가정한다. 이때, 제 1 클록 HCK의 상승에지는 15ns 지연한다. 여기서, 제 1 클록 HCK의 상승에지에 대하여 드리프트 보정이 행하여지므로, 이 경우는 15ns 입력펄스를 빠르게 하는 것이 된다. 또한, 도 23c에 나타낸 것과 같은 펄스타이밍이 된다. 여기서, 샘플홀드펄스의 하강에지 타이밍은, 초기 상태에 비해, 변하지 않게 된다. 이에 따라, 백고스트에 대한마진은 초기 상태와 변하지 않은 것이 된다. 또한, 샘플홀드펄스의 상승에지가 초기 상태와 비교하여 15ns 지연되기 때문에, 그 드라이브펄스 DRVP도 짧아지게 된다. 여기서, 드라이브펄스가 짧은 쪽이 고스트 마진은 증가한다. 이 때문에, 본 실시예와 같이, 모니터회로(24A)에서 제 1 클록 HCK을 샘플링 샘플홀더펄스로 함으로써, 드리프트 보정이 정확히 행해질 뿐 아니라, 고스트 마진도 증가한다.
다음에, 상기 구성에 의한 통상 스캔동작 및 역 스캔동작에 관해서, 도 24a∼도 24k 및 도 25a∼도 25k의 타이밍도에 관련지어 설명한다.
우선, 통상 스캔동작을 도 24a∼도 24k의 타이밍도에 관련지어 설명한다.
이 경우, 스캔방향 전환신호 RGT가 하이레벨로 설정되어 수평스캐너(23)의 시프트 레지스터(231) 및 모니터회로(24A)의 셀렉터(2413)에 공급된다(예를 들면 셀렉터(2413)에는 반전신호 RGTX도 공급된다). 이에 따라, 수평스캐너(23)의 시프트 레지스터(231)에서의 시프트단사이에 삽입된 전환회로(2311∼2313)가 왼쪽부터 오른쪽으로 신호를 전파하는 경로가 형성된다. 즉, 제 1 시프트단(231-1)으로부터 제 2 시프트단(231-2)으로, 제 2 시프트단(231-2)으로부터 제 3 시프트단(231-3)으로, 제 3 시프트단(231-3)으로부터 제 4 시프트단(231-4)으로 수평 스타트펄스 HST가 순차로 시프트되는 신호전파경로가 형성된다.
이 상태에서, 피드백 제어회로(26)에 있어서, 도 24a에 나타낸 바와 같이, 수평 스타트펄스 HST가 생성되어, 수평스캐너(23)에서의 시프트 레지스터(231)의 제 1 시프트단(231-1) 및 모니터회로(24A)의 셀렉터(2413)에 공급된다. 또한, 피드백 제어회로(26)에서는, 도 24b 및 도 24c에 나타낸 바와 같이, 서로 역상의 수평클록 HCK, HCKX가 생성되어, 수평스캐너(23)에서의 시프트레지스(231)의 제 1 시프트단(231-1)∼제 4 시프트단(231-4), 모니터회로(24A) 및 클록생성회로(25)에 공급된다. 클록생성회로(25)에서는, 도 24d 및 도 24e에 나타낸 바와 같이, 피드백 제어회로(26)에서 생성된 수평클록 HCK, HCKX에 대하여 주기가 같은 (T1=T2)이고, 또한 듀티비가 작은 서로 역상의 클록 DCK, DCKX가 생성되어, 클록라인 DKL1, DKXL21을 통해서 수평스캐너(23)에 공급된다.
피드백 제어회로(26)에서는, 수직주사의 개시를 지령하는 수직 스타트펄스 VST 및 수직주사의 기준이 되는 서로 역상의 수직클록 VCK, VCKX이 생성되어, 수직스캐너(22)에 공급된다.
또한, 모니터회로(24A)에서는, 수평 스타트펄스 HST 및 전환신호 RGT 및 그 반전신호 RGTX를 받아, 전환신호 RGT가 제 1 스캔동작을 지시하는 하이레벨이기 때문에, 도 24f에 나타낸 바와 같이, 수평 스타트펄스 HST가 선택펄스 SLP241로서 스위치(2411)에 출력되고, 수평스캐너(23)의 제 1 시프트단(231-1)이 샘플링한 제 2 클록 DCKX와 위상이 다른 제 1 클록 HCK이 샘플링되고, 위상조정회로(242)에서 위상조정된 후, 도 24i에 나타낸 바와 같이, 샘플홀드펄스 SHP241로서 샘플링 스위치(243)에 공급된다. 이에 따라, 샘플링 스위치(243)는, 샘플홀드펄스 SHP241에 응답하여 온상태가 되어, LCD 패널 외부로부터 풀업저항 R21에 의해 풀업되어 있던 모니터라인 MNTL21이 접지레벨에 인입되고, 그 레벨변화정보가 버퍼 BF21를 통해 피드백 제어회로(26)에 입력된다.
그리고, 수평스캐너(23)의 시프트 레지스터(231)에 있어서, 외부의 피드백제어회로(26)에 의해 수평 스타트펄스 HST가 공급된 제 1 시프트단(231-1)에서는, 역상의 수평클록 HCK, HCKX에 동기하여, 도 24g에 나타낸 바와 같이, 수평클록 HCK, HCKX의 주기와 같은 펄스폭을 갖는 시프트펄스 SFTP231가 샘플링 스위치(232-1)에 출력된다. 또한, 제 1 시프트단(231-1)으로부터 제 2 시프트단(231-2)에 시프트펄스 SFTP281가 시프트된다. 제 1 시프트단(231-1)에 대응한 샘플링 스위치(232-1)에서는, 시프트펄스 SFTP231에 응답하여 온상태로 되고, 도 24e 및 도 24j에 나타낸 바와 같이, 클록라인 DKXL21에 출력된 제 2 클록 DCKX가 샘플링되고, 위상조정회로(233-1)에서 위상조정된 후, 샘플홀드펄스 SHP231로서 샘플링 스위치(234-1)에 공급된다. 이에 따라, 샘플링 스위치(234-1)는, 샘플홀드펄스 SHP231에 응답하여 온상태로 되어, 비디오라인 VDL21을 통해서 입력되는 비디오신호 VDO가 샘플링되고, 화소부(21)의 신호라인 SGNL21에 공급된다.
다음에, 제 1 시프트단(231-1)으로부터 시프트펄스 SFTP231가 시프트된 제 2 시프트단(231-2)에서는, 역상의 수평클록 HCK, HCKX에 동기하여, 도 24g에 나타낸 바와 같이, 수평클록 HCK, HCKX의 주기와 같은 펄스폭을 갖는 시프트펄스 SFTP232가 샘플링 스위치(232-2)에 출력된다. 또한, 제 2 시프트단(231-2)으로부터 제 3 시프트단(231-3)에 시프트펄스 SFTP232가 시프트된다. 제 2 시프트단(231-2)에 대응한 샘플링 스위치(232-2)에서는, 시프트펄스 SFTP232에 응답하여 온상태가 되어, 도 24d 및 도 24k에 나타낸 바와 같이, 클록라인 DKL21에 출력된 제 2 클록 DCK이 샘플링되고, 위상조정회로(233-2)에서 위상조정된 후, 샘플홀드펄스 SHP232로서 샘플링 스위치(234-2)에 공급된다. 이에 따라, 샘플링 스위치(234-2)는, 샘플홀드펄스 SHP232에 응답하여 온상태로 되고, 비디오라인 VDL21을 통해서 입력되는 비디오신호 VDO가 샘플링되어, 화소부(21)의 신호라인 SGNL22에 공급된다.
다음에, 제 2 시프트단(231-2)으로부터 시프트펄스 SFTP232가 시프트된 제 3 시프트단(231-3)에서는, 역상의 수평클록 HCK, HCKX에 동기하여, 수평클록 HCK, HCKX의 주기와 같은 펄스폭을 갖는 시프트펄스 SFTP233가 샘플링 스위치(232-3)에 출력된다. 또한, 제 3 시프트단(231-3)으로부터 제 4 시프트단(231-4)에 시프트펄스 SFTP233가 시프트된다. 제 3 시프트단(231-3)에 대응한 샘플링 스위치(232-3)에서는, 시프트펄스 SFTP233에 응답하여 온상태로 되어, 클록라인 DKXL21에 출력된 제 2 클록 DCKX가 샘플링되고, 위상조정회로(233-3)에서 위상조정된 후, 샘플홀드펄스 SHP233로서 샘플링 스위치(234-3)에 공급된다. 이에 따라, 샘플링 스위치(234-3)는, 샘플홀드펄스 SHP233에 응답하여 온상태가 되어, 비디오라인 VDL21을 통해서 입력되는 비디오신호 VDO가 샘플링되고, 화소부(21)의 신호라인 SGNL23에 공급된다.
다음에, 제 3 시프트단(231-3)으로부터 시프트펄스 SFTP233가 시프트된 제 4 시프트단(231-4)에서는, 역상의 수평클록 HCK, HCKX에 동기하여, 수평클록 HCK, HCKX의 주기와 같은 펄스폭을 갖는 시프트펄스 SFTP234가 샘플링 스위치(232-4)에 출력된다. 제 4 시프트단(231-4)에 대응한 샘플링 스위치(232-4)에서는, 시프트펄스 SFTP234에 응답하여 온상태로 되어, 클록라인 DKL21에 출력된 제 2 클록 DCK이 샘플링되고, 위상조정회로(233-4)에서 위상조정된 후, 샘플홀드펄스 SHP234로서 샘플링 스위치(234-4)에 공급된다. 이에 따라, 샘플링 스위치(234-4)는, 샘플홀드펄스 SHP234에 응답하여 온상태가 되어, 비디오라인 VDL21을 통해서 입력되는 비디오신호 VDO가 샘플링되어, 화소부(21)의 신호라인 SGNL24에 공급된다.
피드백 제어회로(26)에서는, 통상 스캔동작시의 모니터회로(24A)의 샘플링 스위치(243)가 도통하여 모니터라인 MNTL21이 접지레벨로 천이한 타이밍으로부터 초기 상태로부터의 위상의 변화가 모니터된다. 피드백 제어회로(26)에서는, 모니터한 위상의 변화분이 패널입력의 클록 HCK, HCKX 등으로 피드백되어 적절한 타이밍이 설정된다. 이에 따라, 샘플홀드펄스 SHP가 그 초기 상태에 대하여 드리프트하는 것으로 인해 고스트의 발생이 방지된다.
이상과 같이, 통상 스캔동작시에는, 모니터회로(24A)에서는, 수평 스타트펄스 HST 및 전환신호 RGT 및 그 반전신호 RGTX를 받아, 셀렉터부(241)에서 수평스캐너(23)의 제 1 시프트단(231-1)이 샘플링한 제 2 클록 DCKX와 위상이 다른 제 1 클록 HCK을 샘플링하여, 그것이 위상조정회로(242)에서 위상조정된 후, 샘플홀드펄스 SHP241로서 샘플링 스위치(243)에 공급되어, 샘플링 스위치(243)가 온상태로 된다. 또한, 수평스캐너(23)에 있어서, 클록 샘플링 스위치군(232)의 각 스위치(232-1∼232-4)로, 시프트 레지스터(231)의 각 시프트단(231-1∼231-4)으로부터 시프트펄스 SFTP231∼SFTP234가 주어지면, 이들 시프트펄스 SFTP231∼SFTP234에 응답하여 순차로 온상태가 됨으로써, 서로 역상의 제 2 클록 DCKX, DCK를 교대로 샘플링하고, 위상조정회로군(233)에서 위상조정된 클록 DCKX, DCK가 샘플홀드펄스 SHP231∼SHP234로서 주어진다. 또한, 샘플링 스위치군(234)의 각 샘플링 스위치(234-1∼234-4)에서는, 샘플홀드펄스 SHP231∼SHP234가 주어지면, 이들 샘플홀드펄스 SHP231∼SHP234에 응답하여 순차로 온상태가 되고, 비디오라인 VDL21을 통해서 입력되는 비디오신호 VDO가 순차 샘플링되어, 화소부(21)의 신호라인 SGNL21∼SGNL24에 공급된다. 즉, 수평스캐너(23)의 제 1 시프트단의 샘플홀드펄스 SHP231와 모니터회로(24A)의 샘플홀드펄스 SHP241가 다른 샘플홀드펄스 SHP231∼SHP233사이의 관계와 대략 동일한 타이밍으로 생성되어, 문제없이 화상표시가 행하여진다.
다음에, 역 스캔동작을 도 25a∼도 25k의 타이밍도에 관련지어 설명한다.
이 경우, 스캔방향 전환신호 RGT가 로우레벨로 설정되어 수평스캐너(23)의 시프트 레지스터(231) 및 모니터회로(24A)의 셀렉터(2413)에 공급된다(예를 들면 ,셀렉터(2413)에는 반전신호 RGTX도 공급된다). 이에 따라, 수평스캐너(23)의 시프트 레지스터(231)에서의 시프트단 사이에 삽입된 전환회로(2311∼2313)가 오른쪽에서 왼쪽으로 신호를 전파하는 경로가 형성된다. 즉, 제 4 시프트단(231-4)으로부터 제 3 시프트단(231-3), 제 3 시프트단(231-3)으로부터 제 2 시프트단(231-2), 제 2시프트단(231-2)으로부터 제 1 시프트단(231-1)으로 수평 스타트펄스 HST가 순차로 시프트되는 신호전파경로가 형성된다.
이 상태에서, 피드백 제어회로(26)에 있어서, 도 25a에 나타낸 바와 같이, 수평 스타트펄스 HST가 생성되어, 수평스캐너(23)에서의 시프트 레지스터(231)의 제 4 시프트단(231-4) 및 모니터회로(24A)의 셀렉터(2413)에 공급된다. 또한, 피드백 제어회로(26)에서는, 도 25b 및 도 25c에 나타낸 바와 같이, 서로 역상의 수평클록 HCK, HCKX가 생성되어, 수평스캐너(23)에서의 시프트 레지스터(231)의 제 1시프트단(231-1)∼제 4 시프트단(231-4), 모니터회로(24A) 및 클록생성회로(25)에 공급된다. 클록생성회로(25)에서는, 도 25d 및 도 25e에 나타낸 바와 같이, 피드백 제어회로(26)에서 생성된 수평클록 HCK, HCKX에 대하여 주기가 같은 (T1=T2)이고, 또한 듀티비가 작은 서로 역상의 클록 DCK, DCKX가 생성되어, 클록라인 DKL21, DKXL21을 통해서 수평스캐너(23)에 공급된다.
피드백 제어회로(26)에서는, 수직주사의 개시를 지령하는 수직 스타트펄스 VST 및 수직주사의 기준이 되는 서로 역상의 수직클록 VCK, VCKX가 생성되어, 수직스캐너(22)에 공급된다.
모니터회로(24A)에서는, 수평 스타트펄스 HST 및 전환신호 RGT 및 그 반전신호 RGTX를 받아, 전환신호 RGT가 제 2 스캔동작을 지시하는 로우레벨이기 때문에, 도 25f에 나타낸 바와 같이, 수평스타트펄스 HST가 선택펄스 SLP242로서 스위치(2412)에 출력되어, 수평스캐너(23)의 제 4 시프트단(231-4)이 샘플링한 제 2 클록 DCK과 위상이 다른 제 1 클록 HCKX가 샘플링되어, 위상조정회로(242)에서 위상조정된 후, 도 25i에 나타낸 바와 같이, 샘플홀드펄스 SHP241로서 샘플링 스위치(243)에 공급된다. 이에 따라, 샘플링 스위치(243)는, 샘플홀드펄스 SHP241에 응답하여 온상태가 되고, LCD 패널 외부로부터 저항 R21에 의해 풀업되어 있던 모니터라인 MNTL21이 접지레벨로 인입되고, 그 레벨 변화정보가 버퍼 BF21를 통해 피드백 제어회로(26)에 입력된다.
또한, 수평스캐너(23)의 시프트 레지스터(231)에 있어서, 외부의 피드백 제어회로(26)에 의해 수평 스타트펄스 HST가 공급된 제 4 시프트단(231-4)에서는, 역상의 수평클록 HCK, HCKX에 동기하여, 도 25g에 나타낸 바와 같이, 수평클록 HCK, HCKX의 주기와 같은 펄스폭을 갖는 시프트펄스 SFTP234가 샘플링 스위치(232-4)에 출력된다. 또한, 제 4 시프트단(231-4)으로부터 제 3 시프트단(231-3)으로 시프트펄스 SFTP234가 시프트된다. 또한, 제 4 시프트단(231-4)에 대응한 샘플링 스위치(232-4)에서는, 시프트펄스 SFTP234에 응답하여 온상태로 되고, 도 25e 및 도 25j에 나타낸 바와 같이, 클록라인 DKL21에 출력된 제 2 클록 DCK이 샘플링되고, 위상조정회로(233-4)에서 위상조정된 후, 샘플홀드펄스 SHP234로서 샘플링 스위치(234-4)에 공급된다. 이에 따라, 샘플링 스위치(234-4)는, 샘플홀드펄스 SHP234에 응답하여 온상태가 되고, 비디오라인 VDL21을 통해서 입력되는 비디오신호 VDO가 샘플링되어, 화소부(21)의 신호라인 SGNL24에 공급된다.
다음에, 제 4 시프트단(231-4)으로부터 시프트펄스 SFTP234가 시프트된 제 3 시프트단(231-3)에서는, 역상의 수평클록 HCK, HCKX에 동기하여, 도 25g에 나타낸 바와 같이, 수평클록 HCK, HCKX의 주기와 같은 펄스폭을 갖는 시프트펄스 SFTP233가 샘플링 스위치(232-3)에 출력된다. 또한, 제 3 시프트단(231-3)으로부터 제 2 시프트단(231-2)으로 시프트펄스 SFTP233가 시프트된다. 제 3 시프트단(231-3)에 대응한 샘플링 스위치(232-3)에서는, 시프트펄스 SFTP233에 응답하여 온상태가 되고, 도 25d 및 도 25k에 나타낸 바와 같이, 클록라인 DKLX21에 출력된 제 2 클록 DCKX가 샘플링되고, 위상조정회로(233-3)에서 위상조정된 후, 샘플홀드펄스 SHP233로서 샘플링 스위치(234-3)에 공급된다. 이에 따라, 샘플링 스위치(234-3)는, 샘플홀드펄스 SHP233에 응답하여 온상태가 되어, 비디오라인 VDL21을 통해서 입력되는비디오신호 VDO가 샘플링되고, 화소부(21)의 신호라인 SGNL23에 공급된다.
다음에, 제 3 시프트단(231-3)으로부터 시프트펄스 SFTP233가 시프트된 제 2 시프트단(231-2)에서는, 역상의 수평클록 HCK, HCKX에 동기하여, 수평클록 HCK, HCKX의 주기와 같은 펄스폭을 갖는 시프트펄스 SFTP232가 샘플링 스위치(232-2)에 출력된다. 또한, 제 2 시프트단(231-2)으로부터 제 1 시프트단(231-1)으로 시프트펄스 SFTP232가 시프트된다. 제 2 시프트단(231-2)에 대응한 샘플링 스위치(232-2)에서는, 시프트펄스 SFTP232에 응답하여 온상태가 되고, 클록라인 DKL21에 출력된 제 2 클록 DCK이 샘플링되어, 위상조정회로(233-2)에서 위상조정된 후, 샘플홀드펄스 SHP232로서 샘플링 스위치(234-2)에 공급된다. 이에 따라, 샘플링 스위치(234-2)는, 샘플홀드펄스 SHP232에 응답하여 온상태가 되고, 비디오라인 VDL21을 통해서 입력되는 비디오신호 VDO가 샘플링되어, 화소부(21)의 신호라인 SGNL22에 공급된다.
다음에, 제 2 시프트단(231-2)으로부터 시프트펄스 SFTP232가 시프트된 제 1 시프트단(231-1)에서는, 역상의 수평클록 HCK, HCKX에 동기하여, 수평클록 HCK, HCKX의 주기와 같은 펄스폭을 갖는 시프트펄스 SFTP231가 샘플링 스위치(232-1)에 출력된다. 제 4 시프트단(231-1)에 대응한 샘플링 스위치(232-1)에서는, 시프트펄스 SFTP231에 응답하여 온상태가 되고, 클록라인 DKXL21에 출력된 제 2 클록 DCKX가 샘플링되고, 위상조정회로(233-1)에서 위상조정된 후, 샘플홀드펄스 SHP231로서 샘플링 스위치(234-1)에 공급된다. 이에 따라, 샘플링 스위치(234-1)는, 샘플홀드펄스 SHP231에 응답하여 온상태로 되고, 비디오라인 VDL21을 통해서 입력되는 비디오신호 VDO가 샘플링되어, 화소부(21)의 신호라인 SGNL21에 공급된다.
피드백 제어회로(26)에서는, 통상 스캔동작시의 모니터회로(24A)의 샘플링 스위치(243)가 도통하여 모니터라인 MNTL21이 접지레벨로 천이한 타이밍으로부터 초기 상태로부터의 위상의 변화가 모니터된다. 피드백 제어회로(26)에서는, 모니터한 위상의 변화분이 패널입력의 클록 HCK, HCKX 등으로 피드백되어 적절한 타이밍이 설정된다. 이에 따라, 샘플홀드펄스 SHP가 그 초기 상태에 대하여 드리프트하는 것으로 인한 고스트의 발생이 방지된다.
이상과 같이, 역 스캔동작시에는, 모니터회로(24A)에서는, 수평 스타트펄스 HST 및 전환신호 RGT 및 그 반전신호 RGTX를 받아, 셀렉터부(241)에서 수평스캐너(23)의 제 4 시프트단(231-4)이 샘플링한 제 2 클록 DCK과 위상이 다른 제 1 클록 HCKX가 샘플링되어, 위상조정회로(242)에서 위상조정된 후, 샘플홀드펄스 SHP241로서 샘플링 스위치(243)에 공급되어, 샘플링 스위치(243)가 온상태로 된다. 또한, 수평스캐너(23)에서, 클록 샘플링 스위치군(232)의 각 스위치(232-4∼232-1)는 시프트 레지스터(231)의 각 시프트단(234-1∼231-1)으로부터 시프트펄스 SFTP234∼SFTP231가 주어지면, 이들 시프트펄스 SFTP234∼SFTP231에 응답하여 순차로 온상태가 됨으로써, 서로 역상의 제 2 클록 DCK, DCKX를 교대로 샘플링하고, 위상조정회로군(233)에서 위상조정된 클록 DCK, DCKX가 샘플홀드펄스 SHP234∼SHP231로서 주어진다. 또한, 샘플링 스위치군(234)의 각 샘플링 스위치(234-4∼234-1)에서는, 샘플홀드펄스 SHP234∼SHP231가 주어지면, 이들 샘플홀드펄스 SHP234∼SHP231에 응답하여 순차로 온상태가 되고, 비디오라인 VDL21을통해서 입력되는 비디오신호 VDO가 순차 샘플링되어, 화소부(21)의 신호라인 SGNL24∼SGNL21에 공급된다. 즉, 수평스캐너(23)의 제 4 시프트단의 샘플홀드펄스 SHP234와 모니터회로(24A)의 샘플홀드펄스 SHP241가 다른 샘플홀드펄스 SHP231∼SHP233사이의 관계와 대략 동일한 타이밍으로 생성되어, 문제없이 화상표시가 행하여진다. 즉, 스캔동작의 좌우반전시에 클록의 위상이 변화되더라도, 출력의 위상이 균일한 펄스를 얻을 수 있다.
이상 설명한 바와 같이, 제 2 실시예에 의하면, 수평스캐너(23)의 일측부에 모니터회로(24A)를 근접 배치하고, 제 1 스캔동작(통상 스캔동작)시에는, 수평 스타트펄스 HST를 수평스캐너의 초단의 시프트단(231-1) 및 모니터회로(24A)의 셀렉터(2413)에 공급한다. 모니터회로(24A)에서는, 수평 스타트펄스 HST 및 전환신호 RGT 및 그 반전신호 RGTX를 받아, 셀렉터부(241)로 수평스캐너(23)의 제 1 시프트단(231-1)이 샘플링한 제 2 클록 DCKX와 위상이 다른 제 1 클록 HCK을 샘플링하고, 샘플홀더펄스 SHP241로서 출력하여, 샘플링 스위치(244)에서 샘플홀드펄스에 응답하여 풀업되어 있는 모니터라인 MNTL21의 전위를 접지전위로 설정한다. 제 2 스캔동작(역 스캔동작)시에는, 모니터회로(24A)에서는, 수평 스타트펄스 HST 및 전환신호 RGT 및 그 반전신호 RGTX를 받아, 셀렉터부(241)로 수평스캐너(23)의 제 4 시프트단(231-4)이 샘플링한 제 2 클록 DCK과 위상이 다른 제 2 클록 HCKX를 샘플링하고, 샘플홀드펄스 SHP241로서 출력하여, 샘플링 스위치(244)로 샘플홀드펄스에 응답하여 풀업되어 있는 모니터라인 MNTL21의 전위를 접지전위로 설정한다. 따라서, 아래의 효과를 얻을 수 있다. 즉, 패널 에이징 등에서의 트랜지스터의 특성변화에의한, 샘플홀드펄스의 드리프트를 정확히 보정할 수 있다. 이와 같이, 스캔방향 반전에 있어서 클록의 위상이 반전하는 수평스캐너(시프트단의 개수가 짝수)에서도, 출력전위변화의 위상이 변화되지 않고, 어느 쪽의 스캔방향에서 동작하더라도 정밀도가 높은 화상표시가 실현될 수 있다. 또한, 에이징함에 따라서 고스트마진이 증가하는 샘플홀드펄스를 얻을 수 있다.
또한, 모니터회로를 수평스캐너(23)의 양측부에 설치하는 구성도 가능하다. 이 경우, 양 모니터회로의 출력이 Al 등의 배선으로써 접속된다. 따라서, 양 모니터회로의 출력에 있어서 Al의 배선분의 저항차를 생기지 않게 하기 위해서는, 이 Al 배선의 선폭을 100㎛ 정도로 할 필요가 있다. 그 레이아웃면적은 크게 잡게 된다. 이것은, 앞으로 프레임이 좁아지기 때문에 문제가 된다. 이것에 대하여, 본 제 2 실시예에서는, 하나의 모니터회로만을 설치하는 것으로 스캔방향 반전에 있어서 클록의 위상이 반전하는 수평스캐너의 스캔동작을 고정밀도로 모니터할 수 있다. 이 때문에, Al 배선으로 회로를 접속할 필요가 없어, 레이아웃공간을 축소할 수 있고 레이아웃에서도 유리하며, 앞으로 프레임이 좁아져도 충분히 대응할 수 있다. 또한, 모니터회로(24A)에 있어서 클록 샘플링후의 회로구성을 다른 수평스캐너와 동일하게 함으로써, 지연량도 동일한 출력펄스를 얻을 수 있다.
또한, 마찬가지로 본 제 2 실시예의 수평스캐너(23)에서는, 시프트 레지스터(231)로부터 순차 출력되는 시프트펄스 SFTP231∼SFTP234를 샘플홀드펄스로서 사용하는 것은 아니고, 시프트펄스 SFTP231∼SFTP234에 동기하여, 서로 역상의 클록 DCKX, DCK를 교대로 샘플링하고, 이들 클록 DCKX, DCK를 위상조정회로를통해 샘플홀드펄스 SHP231∼SHP234로서 사용하도록 하고 있다. 이에 따라, 샘플홀드펄스 SHP231∼SHP234의 변동을 줄일 수 있다. 그 결과, 샘플홀드펄스 SHP231∼SHP234의 변동으로 인한 고스트를 제거할 수 있다.
더구나, 수평스캐너(23)에서는, 시프트 레지스터(231)의 시프트동작의 기준이 되는 수평클록 HCKX, HCK를 샘플링하여 샘플홀드펄스로서 사용하는 것은 아니고, 수평클록 HCKX, HCK에 대하여 같은 주기이고 또한 듀티비가 작은 클록 DCKX, DCK를 별도로 생성하고, 이들 클록 DCKX, DCK를 샘플링하여 샘플홀드펄스 SHP231∼SHP234로서 사용하도록 하고 있다. 이 때문에, 수평구동시에, 샘플링펄스 상호간의 완전 논오버랩 샘플링을 실현할 수 있으므로, 오버랩 샘플링으로 인한 수직 스트라이프의 발생을 억제할 수 있다.
(제 3 실시예)
도 26은, 예를 들면 액정셀을 화소의 표시엘리먼트(전기광학소자)로서 사용한 본 발명의 제 3 실시예에 따른 점순차 구동방식의 액티브매트릭스형 액정표시장치의 구성예를 나타낸 회로도이다.
이 액정표시장치(30)는, 도 26에 나타낸 바와 같이, 유효화소부(PXLP)(31), 수직스캐너(VSCN)(32), 수평스캐너(HSCN)(33), 제 1 모니터회로(MNT1)(34), 제 2 모니터회로(MNT2)(35), 클록생성회로(GEN)(36) 및 타이밍 생성기를 포함하는 피드백 제어회로(FDBCIC)(37)를 주 구성요소로서 구비한다. 이때, 도 27에 나타낸 바와 같이, 수직스캐너에 관해서는, 화소부(31)의 일측부(도면에서 좌측부)만이 아니고,양측부(도면에서 좌측부 및 우측부)에 배치되는 경우도 있고, 또한, 신호선의 프리챠지회로(PRCG)(38)가 설치된다. 또한, 유효화소부(PXLP)(31), 수직스캐너(VSCN)(32)(32-1, 32-2), 수평스캐너(HSCN)(33), 제 1 모니터회로(34), 제 2 모니터회로(35), 클록생성회로(GEN)(36)(및 프리챠지회로(37))가 표시패널(LCD 패널)(40)에 실장된다.
화소부(31)는, 복수의 화소 PXL이 n행 m열의 매트릭스형으로 배열되어 있다. 여기서는, 도면의 간략화를 위해, 4행 4열의 화소배열의 경우를 예를 들어 보이고 있다. 매트릭스형으로 배치된 화소 PXL의 각각은, 화소 트랜지스터인 박막트랜지스터 TFT31과, 이 TFT31의 드레인 전극에 화소전극이 접속된 액정셀 LC31과, TFT31의 드레인전극에 한쪽의 전극이 접속된 기억용량 Cs31로 구성되어 있다. 이들 화소 PXL의 각각에 대하여, 신호라인 SGNL31∼SGNL34가 각 열마다 그 화소배열방향을 따라서 배선되고, 게이트라인 GTL31∼GTL34가 각 행마다 그 화소배열방향을 따라서 배선되어 있다. 화소 PXL의 각각에 있어서, TFT31의 소스전극(또는, 드레인전극)이, 대응하는 신호라인 SGNL31∼SGNL34에 각각 접속되어 있다. TFT31의 게이트전극이, 게이트라인 GTL31∼GTL34에 각각 접속되어 있다. 액정셀 LC31의 대향전극 및 기억용량 Cs31의 다른 쪽의 전극은, 각 화소사이에서 공통으로 Cs 라인 CsL31에 접속되어 있다. 이 Cs 라인 CsL31에는, 소정의 직류전압이 공통전압 Vcom으로서 주어진다. 이 화소부(31)에 있어서, 게이트라인 GTL31∼GTL34의 제 1 측단은, 화소부(31)의 예를 들면 도면에서 좌측에 배치된 수직스캐너(32)의 각 행의 출력단에 접속되어 있다.
수직스캐너(32)는, 매필드기간마다 수직방향(행방향)으로 주사하여 게이트라인 GTL31∼GTL34에 접속된 각 화소 PXL을 행단위로 순차 선택하는 처리를 행한다. 즉, 수직스캐너(32)로부터 게이트라인 GTL31에 대하여 주사펄스 SP31이 주어졌을 때에는 1번째의 각 열의 화소 PXL이 선택되고, 게이트라인 GTL32에 대하여 주사펄스 SP32가 주어졌을 때에는 2번째의 각 열의 화소 PXL이 선택된다. 이하와 같이 하여, 게이트라인 GTL33, GTL34에 대하여 주사펄스 SP33, SP34가 순차로 주어진다.
화소부(31)의 예를 들면 도면의 상측에는, 수평스캐너(33), 제 1 모니터회로(제 1 더미스캐너)(34) 및 제 2 모니터회로(제 2 더미스캐너)(35)가 배치되어 있다.
수평스캐너(33)는, 입력되는 비디오신호 VDO를 1H(H는 수평주사기간)마다 순차 샘플링하여, 수직스캐너(32)에 의해서 행단위로 선택되는 각 화소 PXL에 대하여 기록하는 처리를 행한다.
수평스캐너(33)는, 도 26에 나타낸 바와 같이, 클록 드라이브방식을 채용하고 있고, 시프트 레지스터(331), 클록 샘플링 스위치군(332), 위상조정회로(PAC)군(333) 및 샘플링 스위치군(334)을 가지고 있다.
시프트 레지스터(331)는, 화소부(31)의 화소열(본 예에서는, 4열)에 대응한 4단의 시프트단(S/R 단)(331-1∼331-4)을 가지고, 예를 들면 외부의 피드백 제어회로(37)에 의해 수평 스타트펄스 HST가 제 1(초단) 시프트단(331-1) 또는 제 4 (최종) 시프트단(331-4)에 주어지면, 서로 역상의 수평클록 HCK 및 반전수평클록 HCKX에 동기하여 제 1 시프트동작(통상 시프트동작) 또는 제 2 시프트동작(역 시프트동작)을 행한다. 이에 따라, 시프트 레지스터(331)의 각 시프트단(331-1∼331-4)으로부터는, 수평클록 HCK, HCKX의 주기와 같은 펄스폭을 갖는 시프트펄스 SFTP331∼SFTP334가 순차 출력된다.
여기서, "통상 시프트동작"이란, 도 26의 왼쪽에서 오른쪽방향으로, 즉, 초단의 제 1 시프트단(331-1), 제 2 시프트단(331-2), 제 3 시프트단(331-3), 제 4 시프트단(331-4), 제 1 모니터회로(34)로 스캔하는 것을 말한다. 한편, "역 시프트동작"이란, 도 26의 오른쪽에서 왼쪽방향으로, 즉, 제 4 시프트단(331-4), 제 3 시프트단(331-3), 제 2 시프트단(331-2), 제 1 시프트단(331-1), 제 2 모니터회로(35)로 스캔하는 것을 말한다.
통상 시프트동작과 역 시프트동작은, 외부로부터 주어지는 시프트방향 전환신호 RGT에 의해 결정된다. 예를 들면, 수평스캐너(33)의 시프트 레지스터(331)는, 시프트방향 전환신호 RGT를 하이레벨로 받으면 통상 시프트동작을 행하고, 로우레벨로 받으면 역 시프트동작을 행한다.
시프트 레지스터(331)는, 수평 스타트펄스 HST를 받아 시프트펄스 SFTP를 제 1 시프트단(331-1)으로부터 제 4 시프트단(331-4), 제 1 모니터회로(34)로 향하는 통상 방향으로 전송시킬지, 제 4 시프트단(331-4)으로부터 제 1 시프트단(331-1) 및 제 2 모니터회로(35)로 향하는 역방향으로 전송시킬지를 전환하는 전환회로(3311, 3312, 3313)가, 각 시프트단 사이에 삽입되어 있다. 구체적으로는, 제 1 시프트단(331-1)과 제 2 시프트단(331-2)사이에 전환회로 3311이 삽입되고, 제 2 시프트단(331-2)과 제 3 시프트단(331-3)사이에 전환회로 3312가 삽입되고,제 3 시프트단(331-3)과 제 4 시프트단(331-4)사이에 전환회로 3313가 삽입되어 있다. 또한, 시프트 레지스터(331)는, 제 4 시프트단(331-4)과 제 1 모니터회로(34)의 후술하는 시프트단 341이 접속되고, 그 접속경로에 전환회로(3314)가 삽입되어 있다. 마찬가지로, 제 1 시프트단(331-1)과 제 2 모니터회로(35)의 후술하는 시프트단 351이 접속되고, 그 접속경로에 전환회로(3315)가 삽입되어 있다. 각 전환회로(3311∼3315)는, 시프트방향 전환신호 RGT를 받아 신호전송방향을 통상 방향 또는 역방향으로 전환한다.
이때, 제 4 시프트단(331-4)과 제 1 모니터회로(34)의 후술하는 시프트단 341 사이의 전환회로 3314 및 제 1 시프트단(331-1)과 제 2 모니터회로(35)의 후술하는 시프트단 351 사이의 전환회로 3315는 반드시 설치할 필요는 없다.
도 28은 시프트 레지스터의 시프트단 사이에 삽입되는 전환회로(3311)(∼3315)의 구성예를 나타낸 회로도이다. 이때, 도 28에서는, 제 1 시프트단(331-1)과 제 2 시프트단(331-2)사이에 삽입되는 전환회로 3311를 예를 들고 있지만, 다른 전환회로 3212∼3315도 같은 구성을 가지고 있다.
전환회로(3311)는, 도 28에 나타낸 바와 같이, 전송게이트 TMG331-1, TMG331-2 및 인버터 INV331을 가지고 있다. 전송게이트 TMG331-1은, p채널 MOS(PMOS)트랜지스터 PT331-1과 n채널 MOS(NMOS) 트랜지스터 NT331-1의 소스 및 드레인끼리를 접속하여 제 1 단자 T1 및 제 2 단자 T2가 구성되어 있다. NMOS 트랜지스터 NT331-1의 게이트가 전환신호 RGT의 공급라인에 접속되고, PMOS 트랜지스터 PT331-1의 게이트가 전환신호 RGT를 레벨반전시킨 신호 RGTX를 출력하는 인버터INV331의 출력단자에 접속되어 있다. 또한, 제 1 단자 T1이 제 1 시프트단(좌측 시프트단)(331-1)의 출력단자 O1에 접속되고, 제 2 단자 T2가 제 2 시프트단(우측 시프트단)(331-2)의 입력단자 I1에 접속되어 있다.
전송게이트 TMG331-2는, PMOS 트랜지스터 PT331-2와 NMOS 트랜지스터 NT331-2의 소스 및 드레인끼리를 접속하여 제 1 단자 T1 및 제 2 단자 T2가 구성되어 있다. PMOS 트랜지스터 PT331-2의 게이트가 전환신호 RGT의 공급라인에 접속되고, NMOS 트랜지스터 NT331-2의 게이트가 전환신호 RGT를 레벨반전시킨 신호 RGTX를 출력하는 인버터 INV331의 출력단자에 접속되어 있다. 그리고, 제 1 단자 T1이 제 1 시프트단(좌측 시프트단)(331-1)의 입력단자 I1에 접속되고, 제 2 단자 T2 제 2 시프트단(우측 시프트단)(331-2)의 출력단자 O1에 접속되어 있다.
이러한 구성을 갖는 전환회로(3311)에 있어서, 예를 들면 전환신호 RGT가 하이레벨로 공급되면, 인버터 INV331의 출력신호 RGTX가 로우레벨로 되고, 전송게이트 TMG331-1의 PMOS 트랜지스터 PT331-1 및 NMOS 트랜지스터 NT331-1이 도통한다. 한편, 전송게이트 TMG331-2의 PMOS 트랜지스터 PT331-2 및 NMOS 트랜지스터 NT331-2가 비도통상태로 유지된다. 따라서, 제 1 시프트단(331-1)의 출력단자 O1로부터 출력된 신호(수평 스타트펄스 HST)가 전송게이트 TMG331-1을 통해서 제 2 시프트단(331-2)의 입력단자 I1에 전송된다. 즉, 통상 시프트동작이 행하여진다.
이것에 대하여, 전환신호 RGT가 로우레벨로 공급되면, 인버터 INV331의 출력신호 RGTX가 하이레벨로 되고, 전송게이트 TMG331-1의 PMOS 트랜지스터 PT331-1 및 NMOS 트랜지스터 NT331-1이 비도통상태로 유지된다. 한편, 전송게이트 TMG331-2의PMOS 트랜지스터 PT331-2 및 NMOS 트랜지스터 NT331-2가 도통한다. 따라서, 제 2 시프트단(331-2)의 출력단자 O1로부터 출력된 신호(수평 스타트펄스 HST)가 전송게이트 TMG331-2를 통해서 제 1 시프트단(331-1)의 입력단자 I1에 전송된다. 즉, 역 시프트동작이 행하여진다.
이때, 도 28의 구성에서는, 각 전환회로에 인버터 INV331을 설치하도록 구성하였지만, 전환신호 RGT의 입력단에 인버터를 설치하여, 그 반전출력신호 RGTX를 전환신호 RGT와 함께 각 전환회로에 공급하도록 구성하는 것도 가능하다.
클록 샘플링 스위치군(332)은, 화소부(31)의 화소열에 대응한 4개의 스위치(333-1∼332-4)를 갖는다. 이들 스위치(332-1∼332-4)의 제 1 측단이, 클록생성회로(36)에 의한 제 2 클록 DCK과 제 2 반전클록 DCKX를 전송하는 클록라인 DKL3, DKXL31에 교대로 접속되어 있다. 즉, 화소부(31)의 화소열의 홀수열에 대응한 스위치 332-1, 332-3의 제 1 측단이 클록라인 DKXL31에, 화소부(31)의 화소열의 짝수열에 대응한 스위치 332-2, 332-4의 제 1 측단이 클록라인 DKL31에 각각 접속되어 있다. 클록 샘플링 스위치군(332)의 각 스위치(332-1∼332-4)에는, 각 시프트단(331-1∼331-4)으로부터 순차 출력되는 시프트펄스 SFTP331∼SFTP334가 주어진다. 클록 샘플링 스위치군(332)의 각 스위치(332-1∼332-4)는, 시프트 레지스터(331)의 각 시프트단(331-1∼331-4)으로부터 시프트펄스 SFTP331∼SFTP334가 주어지면, 이들 시프트펄스 SFTP331∼SFTP334에 응답하여 순차로 온상태가 됨으로써, 서로 역상의 클록 DCKX, DCK를 교대로 샘플링한다.
위상조정회로군(333)은, 화소부(31)의 화소열에 대응한 4개의위상조정회로(333-1∼333-4)를 가지고, 각 위상조정회로(333-1∼333-4)에서 클록 샘플링 스위치군(332)의 각 스위치(332-1∼332-4)로 각각 샘플링한 클록 DCKX, DCK의 위상조정 후, 대응하는 샘플링 스위치군(334)의 샘플링 스위치에 공급한다.
샘플링 스위치군(334)은, 화소부(31)의 화소열에 대응한 4개의 샘플링 스위치(334-1∼334-4)를 가지고, 이것들의 샘플링 스위치(334-1∼334-4)의 제 1 측단이 비디오신호 VDO를 입력하는 비디오라인 VDL31에 접속되어 있다. 각 샘플링 스위치(334-1∼334-4)에는, 클록 샘플링 스위치군(332)의 각 스위치(332-1∼332-4)에 의해서 샘플링되고, 위상조정회로군(333)에서 위상조정된 클록 DCKX, DCK가 샘플홀드펄스 SHP331∼SHP334로서 주어진다. 샘플링 스위치군(334)의 각 샘플링 스위치(334-1∼334-4)는, 샘플홀드펄스 SHP331∼SHP334가 주어지면, 이들 샘플홀드펄스 SHP331∼SHP334에 응답하여 순차로 온상태가 됨으로써, 비디오라인 VDL31을 통해서 입력되는 비디오신호 VDO를 순차 샘플링하여, 화소부(31)의 신호라인 SGNL31∼SGNL34에 공급한다.
제 1 모니터회로(34)는, 수평스캐너(33)의 화소부(31)의 제 4 화소열에 대응하는, 즉, 수평 스타트펄스 HST가 먼저 입력되어 제 2 시프트동작(역 시프트동작)을 시작하는 제 4 시프트단(331-4), 샘플링 스위치 332-4, 위상조정회로(333-4) 및 샘플링 스위치 334-4를 포함하는 제 4 단 스캐너부의 도 26의 우측에 인접하게 배치되어 있다. 제 1 모니터회로(34)는, 수평스캐너(33)의 각 단의 출력펄스의 지연량을 균일하게 하기 위해, 수평스캐너(33)의 각 단 스캐너부의 구성과 마찬가지로 구성되어 있다.
구체적으로는, 제 1 모니터회로(34)는, 수평 스타트펄스 HST가 입력되지 않고, 수평스캐너(33)의 시프트 레지스터(331)의 제 4 시프트단(331-4)과 접속되어, 통상 시프트 동작시에, 이 제 4 시프트단(331-4)으로부터 시프트인된 시프트펄스 SFTP334를 받아, 수평클록 HCK, HCKX에 동기하여 시프트펄스 SFTP341을 출력하는 시프트단(S/R단)(341)과, 클록 DCKX를 시프트단(351)에 의한 시프트펄스 SFTP341로 샘플링하는 스위치(제 3 스위치)(342)와, 스위치(342)에서 샘플링한 클록 DCKX의 위상을 조정하여 상보적 레벨을 취하는 2개의 신호로 이루어진 샘플홀드펄스 SHP341을 생성하는 위상조정회로(343)와, 위상조정회로(343)에 의한 샘플홀드펄스 SHP341에 의해 제 1 단자 T1과 제 2 단자 T2 사이의 도통제어되는 샘플링 스위치(제 4 스위치)(344)를 가지고 있다.
제 1 모니터회로(34)의 샘플링 스위치(344)는, PMOS 트랜지스터와 NMOS 트랜지스터의 소스 및 드레인끼리를 접속한 아날로그 스위치로 이루어져, 제 1 단자 T1이 접지되고, 타단자가 모니터라인 MNTL31의 일단에 접속되어 있다. 모니터라인 MNTL31은, 알루미늄(Al) 등의 저저항 배선으로 형성되어 있다. 모니터라인 MNTL31은, LCD 패널 외부F부터 풀업저항 R31에 의해 풀업되어 있다. 타단측이 버퍼 BF31을 통해 피드백 제어회로(37)의 입력단자에 접속되어 있다.
제 2 모니터회로(35)는, 수평스캐너(33)의 화소부(31)의 제 1 화소열(초단 화소열)에 대응하는, 즉, 수평 스타트펄스 HST가 최초로 입력되어 제 1 스캔동작(통상 스캔동작)을 시작하는 제 1 시프트단(331-1), 샘플링 스위치 332-1, 위상조정회로(333-1) 및 샘플링 스위치 334-1을 포함한 제 4 단 스캐너부의 도 26의 좌측에인접하게 배치되어 있다. 제 2 모니터회로(35)는, 수평스캐너(33)의 각단의 출력펄스의 지연량을 균일하게 하기 위해, 수평스캐너(33)의 각단 스캐너부의 구성과 마찬가지로 구성되어 있다.
구체적으로는, 제 2 모니터회로(35)는, 수평 스타트펄스 HST가 입력되지 않고, 수평스캐너(33)의 시프트 레지스터(331)의 제 1 시프트단(331-1)과 접속되어, 역 시프트동작시에, 이 제 1 시프트단(331-1)으로부터 시프트인된 시프트펄스 SFTP331을 받아, 수평클록 HCK, HCKX에 동기하여 시프트펄스 SFTP351을 출력하는 시프트단(S/R단)(351)과, 클록 DCK를 시프트단(341)에 의한 시프트펄스 SFTP351에서 샘플링하는 스위치(제 5 스위치)(352)와, 스위치(352)에서 샘플링한 클록 DCK의 위상을 조정하여 상보적 레벨을 취하는 2개의 신호로 이루어진 샘플홀드펄스 SHP351을 생성하는 위상조정회로(353)와, 위상조정회로(343)에 의한 샘플홀드펄스 SHP351에 의해 제 1 단자 T1과 제 2 단자 T2 사이의 도통제어되는 샘플링 스위치(제 6 스위치)(354)를 가지고 있다.
제 2 모니터회로(35)의 샘플링 스위치(354)는, PMOS 트랜지스터와 NMOS 트랜지스터의 소스 및 드레인끼리를 접속한 아날로그 스위치로 이루어져, 제 1 단자 T1이 접지되고, 타단자가 제 1 모니터회로(34)와 공통의 모니터라인 MNTL31의 일단에 접속되어 있다.
이상과 같이, 본 실시예에서 제 1 모니터회로(34)와 제 2 모니터회로(35)에서는, 샘플링 스위치(342, 352)에서 샘플링하는 클록을 각각 다른 클록으로 하고 있다. 여기서는, 제 1 모니터회로(34)에서는 클록 DCKX를 샘플링하고, 제 2 모니터회로(35)에서는 클록 DCK을 샘플링하고 있다.
또한, 제 1 모니터회로(34)와 제 2 모니터회로(35)에는, 수평 스타트펄스 HST를 입력하지 않기 때문에, 스캔단의 모니터회로로부터만, 외부출력펄스를 얻을 수 있다. 즉, 통상 스캔동작(왼쪽으로부터 오른쪽방향으로의 스캔)에서는 우단의 제 1 모니터회로(34)로부터 출력펄스를 얻을 수 있고, 역 스캔동작(오른쪽으로부터 왼쪽방향으로의 스캔)에서는 좌단의 제 2 모니터회로(35)로부터, 출력펄스를 얻을 수 있다.
클록생성회로(36)는, 피드백 제어회로(37)에서 생성된 수평클록(제 1 클록) HCK, HCKX에 대하여 주기가 같고(T1=T2), 또한 듀티비가 작은 서로 역상의 제 2 클록 DCK, DCKX를 생성하여, 클록라인 DKL31, DKXL31을 통해서 제 1 모니터회로(34), 수평스캐너(33) 및 제 2 모니터회로(35)에 공급한다. 여기서, "듀티비"란, 펄스파형에 있어서, 펄스폭 t와 펄스반복주기 T와의 비이다. 예를 들면, 도 3a∼도 3d에 나타낸 바와 같이, 수평클록 HCK, HCKX의 듀티비(t1/T1)가 50%이며, 이것보다도 클록 DCK, DCKX의 듀티비(t2/T2)가 작게, 즉 클록 DCK, DCKX의 펄스폭 T2가 수평클록 HCK, HCKX의 펄스폭 T1보다도 좁게 설정된다.
피드백 제어회로(37)는, 수직주사의 개시를 지령하는 수직 스타트펄스 VST 및 수직주사의 기준이 되는 서로 역상의 수직클록 VCK, VCKX, 수평주사의 개시를 지령하는 수평 스타트펄스 HST 및 수평주사의 기준이 되는 서로 역상의 수평클록 HCK, HCKX를 생성하여, 수직 스타트펄스 VST 및 수직클록 VCK, VCKX를 수직스캐너(32)에 공급하고, 수평클록 HCK, HCKX를 수평스캐너(33), 제 1 모니터회로(34), 제 2 모니터회로(35) 및 클록생성회로(36)에 공급한다. 또한, 피드백 제어회로(37)는, 수평 스타트펄스 HST를 생성하여, 수평스캐너(33)의 시프트 레지스터(331)의 제 1 시프트단(331-1) 및 제 2 시프트단(331-2)에만 공급하고, 제 1 모니터회로(34)의 시프트단(341) 및 제 2 모니터회로(35)의 시프트단(351)에는 공급하지 않는다. 게다가, 피드백 제어회로(37)는, 통상 스캔동작시의 제 1 모니터회로(34)의 샘플링 스위치(344)가 도통하여 모니터라인 MNTL31이 접지레벨로 천이한 타이밍으로부터 초기상태로부터의 위상변화, 또는, 역 스캔동작시의 제 2 모니터회로(35)의 샘플링 스위치(354)가 도통하여 모니터라인 MNTL31이 접지레벨로 천이한 타이밍으로부터 초기상태로부터의 위상변화를 모니터하고, 위상의 변화분을 패널입력의 수평클록 HCK, 반전수평클록 HCKX으로 피드백하여, 샘플홀드펄스 SHP가 그 초기상태에 대하여 드리프트하는 것으로 인한 고스트의 발생을 방지하는 제어를 행한다.
다음에, 상기 구성에 의한 통상 스캔동작 및 역 스캔동작에 관해서, 도 29a∼도 29m 및 도 30a∼도 30m의 타이밍도에 관련지어 설명한다.
우선, 통상 스캔동작을 도 29a∼도 29m의 타이밍도에 관련지어 설명한다.
이 경우, 스캔방향 전환신호 RGT가 하이레벨로 설정되어 수평스캐너(33)의 시프트 레지스터(331)에 공급된다. 이에 따라, 시프트단 사이에 삽입된 전환회로(3311∼3314)가 왼쪽으로부터 오른쪽으로 신호를 전송하는 경로가 형성된다. 즉, 제 1 시프트단(331-1)으로부터 제 2 시프트단(331-2), 제 2 시프트단(331-2)으로부터 제 3 시프트단(331-3), 제 3 시프트단(331-3)으로부터 제 4시프트단(331-4) 및 제 1 모니터회로(34)의 시프트단(341)으로, 수평 스타트펄스 HST가 순차로 시프트되는 신호전송경로가 형성된다.
이 상태에서, 피드백 제어회로(37)에 있어서, 도 29a에 나타낸 바와 같은, 수평 스타트펄스 HST가 생성되어, 수평스캐너(33)에서의 시프트 레지스터(331)의 제 1 시프트단(331-1)에 공급된다. 이 수평 스타트펄스 HST는 제 1 모니터회로(34)의 시프트단(341)에는 공급되지 않는다. 또한, 피드백 제어회로(37)에서는, 도 29b 및 도 29c에 나타낸 바와 같이, 서로 역상의 수평클록 HCK, HCKX가 생성되어, 수평스캐너(33)에서의 시프트 레지스터(331)의 제 1 시프트단(331-1)∼제 4 시프트단(331-4), 제 1 모니터회로(34)의 시프트단(351) 및 클록생성회로(36)에 공급된다. 클록생성회로(36)에서는, 도 29d 및 도 29e에 나타낸 바와 같이, 피드백 제어회로(37)에서 생성된 수평클록 HCK, HCKX에 대하여 주기가 같고(T1=T2), 또한 듀티비가 작은 서로 역상의 클록 DCK, DCKX가 생성되어, 클록라인 DKL31, DKXL31을 통해서 제 1 모니터회로(34), 수평스캐너(33)(및 제 2 모니터회로(35))에 공급된다.
피드백 제어회로(37)에서는, 수직주사의 개시를 지령하는 수직 스타트펄스 VST 및 수직주사의 기준이 되는 서로 역상의 수직클록 VCK, VCKX가 생성되어, 수직스캐너(32)에 공급된다.
또한, 수평스캐너(33)의 시프트 레지스터(331)에 있어서, 외부의 피드백 제어회로(37)에 의해 수평 스타트펄스 HST가 공급된 제 1 시프트단(331-1)에서는, 역상의 수평클록 HCK, HCKX에 동기하여, 도 29f에 나타낸 바와 같이, 수평클록 HCK,HCKX의 주기와 같은 펄스폭을 갖는 시프트펄스 SFTP331이 샘플링 스위치(332-1)에 출력된다. 또한, 제 1 시프트단(331-1)으로부터 제 2 시프트단(331-2)으로 시프트펄스 SFTP331이 시프트된다. 제 1 시프트단(331-1)에 대응한 샘플링 스위치(332-1)에서는, 시프트펄스 SFTP331에 응답하여 온상태가 되어, 도 29e 및 도 29j에 나타낸 바와 같이, 클록라인 DKXL31에 출력된 클록 DCKX가 샘플링되고, 위상조정회로(333-1)에서 위상조정된 후, 샘플홀드펄스 SHP331로서 샘플링 스위치(334-1)에 공급된다. 이에 따라, 샘플링 스위치(334-1)는, 샘플홀드펄스 SHP331에 응답하여 온상태가 되고, 비디오라인 VDL31을 통해서 입력되는 비디오신호 VDO가 샘플링되어, 화소부(31)의 신호라인 SGNL31에 공급된다.
다음에, 제 1 시프트단(331-1)으로부터 시프트펄스 SFTP331이 시프트된 제 2 시프트단(331-2)에서는, 역상의 수평클록 HCK, HCKX에 동기하여, 도 29g에 나타낸 바와 같이, 수평클록 HCK, HCKX의 주기와 같은 펄스폭을 갖는 시프트펄스 SFTP332가 샘플링 스위치(332-2)에 출력된다. 또한, 제 2 시프트단(331-2)으로부터 제 3 시프트단(331-3)으로 시프트펄스 SFTP332가 시프트된다. 제 2 시프트단(331-2)에 대응한 샘플링 스위치(332-2)에서는, 시프트펄스 SFTP332에 응답하여 온상태가 되고, 도 29d 및 도 29k에 나타낸 바와 같이, 클록라인 DKL31에 출력된 클록 DCK이 샘플링되고, 위상조정회로(333-2)에서 위상조정된 후, 샘플홀드펄스 SHP332로서 샘플링 스위치(334-2)에 공급된다. 이에 따라, 샘플링 스위치(334-2)는, 샘플홀드펄스 SHP332에 응답하여 온상태가 되고, 비디오라인 VDL31을 통해서 입력되는 비디오신호 VDO가 샘플링되어, 화소부(31)의 신호라인 SGNL32에 공급된다.
다음에, 제 2 시프트단(331-2)으로부터 시프트펄스 SFTP332가 시프트된 제 3 시프트단(331-3)에서는, 역상의 수평클록 HCK, HCKX에 동기하여, 수평클록 HCK, HCKX의 주기와 같은 펄스폭을 갖는 시프트펄스 SFTP333이 샘플링 스위치(332-3)에 출력된다. 또한, 제 3 시프트단(331-3)으로부터 제 4 시프트단(331-4)으로 시프트펄스 SFTP333이 시프트된다. 제 3 시프트단(331-3)에 대응한 샘플링 스위치(332-3)에서는, 시프트펄스 SFTP333에 응답하여 온상태가 되고, 클록라인 DKXL31에 출력된 클록 DCKX가 샘플링되고, 위상조정회로(333-3)에서 위상조정된 후, 샘플홀드펄스 SHP333로서 샘플링 스위치(334-3)에 공급된다. 이에 따라, 샘플링 스위치(334-3)는, 샘플홀드펄스 SHP333에 응답하여 온상태가 되고, 비디오라인 VDL31을 통해서 입력되는 비디오신호 VDO가 샘플링되어, 화소부(31)의 신호라인 SGNL33에 공급된다.
다음에, 제 3 시프트단(331-3)으로부터 시프트펄스 SFTP333이 시프트된 제 4 시프트단(331-4)에서는, 역상의 수평클록 HCK, HCKX에 동기하여, 도 29h에 나타낸 바와 같이, 수평클록 HCK, HCKX의 주기와 동일한 펄스폭을 갖는 시프트펄스 SFTP334가 샘플링 스위치(332-4)에 출력된다. 또한, 제 4 시프트단(331-4)으로부터 제 1 모니터회로(34)의 시프트단(341)에 시프트펄스 SFTP334가 시프트된다. 제 4 시프트단(331-4)에 대응한 샘플링 스위치(332-4)에서는, 시프트펄스 SFTP334에 응답하여 온상태가 되고, 도 29d 및 도 29l에 나타낸 바와 같이, 클록라인 DKL31에 출력된 클록 DCK이 샘플링되고, 위상조정회로(333-4)에서 위상조정된 후, 샘플홀드펄스 SHP334로서 샘플링 스위치(334-4)에 공급된다. 이에 따라, 샘플링스위치(334-4)는, 샘플홀드펄스 SHP334에 응답하여 온상태가 되고, 비디오라인 VDL31을 통해서 입력되는 비디오신호 VDO가 샘플링되어, 화소부(31)의 신호라인 SGNL34에 공급된다.
다음에, 제 4 시프트단(331-4)으로부터 시프트펄스 SFTP334가 시프트된 제 1 모니터회로(34)의 시프트단(341)에서는, 역상의 수평클록 HCK, HCKX에 동기하여, 도 29i에 나타낸 바와 같이, 수평클록 HCK, HCKX의 주기와 같은 펄스폭을 갖는 시프트펄스 SFTP341이 샘플링 스위치(342)에 출력된다. 시프트단(341)에 대응한 샘플링 스위치(342)에서는, 시프트펄스 SFTP341에 응답하여 온상태가 되고, 도 29e 및 도 29m에 나타낸 바와 같이, 클록라인 DKXL31에 출력된 클록 DCKX가 샘플링되고, 위상조정회로(343)에서 위상조정된 후, 샘플홀드펄스 SHP341로서 샘플링 스위치(344)에 공급된다. 이에 따라, 샘플링 스위치(344)는, 샘플홀드펄스 SHP341에 응답하여 온상태가 되고, LCD 패널 외부로부터 풀업저항 R31에 의해 풀업되어 있던 모니터라인 MNTL31이 접지레벨로 인입되고, 그 레벨변화정보가 버퍼 BF31을 통해 피드백 제어회로(37)에 입력된다.
피드백 제어회로(37)에서는, 통상 스캔동작시의 제 1 모니터회로(34)의 샘플링 스위치(344)가 도통하여 모니터라인 MNTL31이 접지레벨로 천이한 타이밍부터 초기상태로부터의 위상변화가 모니터된다. 피드백 제어회로(37)에서는, 모니터한 위상의 변화분이 패널입력의 클록 HCK, HCKX 등으로 피드백되어 적절한 타이밍이 설정된다. 이에 따라, 샘플홀드펄스 SHP가 그 초기상태에 대하여 드리프트하는 것으로 인한 고스트의 발생이 방지된다.
이상과 같이, 통상 스캔동작시에는, 수평스캐너(33)에 있어서, 클록 샘플링 스위치군(332)의 각 스위치(332-1∼332-4)로, 시프트 레지스터(331)의 각 시프트단(331-1∼331-4)이, 시프트펄스 SFTP331∼SFTP334가 주어지면, 이들 시프트펄스 SFTP331∼SFTP334에 응답하여 순차로 온상태가 됨으로써, 서로 역상의 클록 DCKX, DCK를 교대로 샘플링하여, 위상조정회로군(333)에서 위상조정된 클록 DCKX, DCK가 샘플홀드펄스 SHP331∼SHP334로서 주어진다. 또한, 샘플링 스위치군(334)의 각 샘플링 스위치(334-1∼334-4)에서는, 샘플홀드펄스 SHP331∼SHP334가 주어지면, 이들 샘플홀드펄스 SHP331∼SHP334에 응답하여 순차로 온상태가 되고, 비디오라인 VDL31을 통해서 입력되는 비디오신호 VDO가 순차 샘플링되어, 화소부(31)의 신호라인 SGNL31∼SGNL34에 공급된다. 또한, 최종단에 위치하는 제 1 모니터회로(34)에서 연속 동작으로서 제 4 시프트단과 다른 클록 DCKX가 샘플링되고, 위상조정회로(353)에서 위상조정된 후, 샘플홀드펄스 SHP341로서 샘플링 스위치(344)에 공급되고, 샘플링 스위치(344)가 온상태로 된다. 즉, 수평스캐너(33)의 제 4 시프트단의 샘플홀드펄스 SHP334와 제 1 모니터회로(34)의 샘플홀드펄스 SHP341이 다른 샘플홀드펄스 SHP331∼SHP333 사이의 관계와 거의 동일 타이밍에서 생성되어, 문제없이 화상표시가 행하여진다.
다음에, 역 스캔동작을 도 30a∼도 30m의 타이밍도에 관련지어 설명한다.
이 경우, 스캔방향 전환신호 RGT가 로우레벨로 설정되어 수평스캐너(33)의 시프트 레지스터(331)에 공급된다. 이에 따라, 시프트단 사이에 삽입된 전환회로(3311∼3313, 3315)가 왼쪽으로부터 오른쪽으로 신호를 전송하는 경로가형성된다. 즉, 제 4 시프트단(331-4)으로부터 제 3 시프트단(331-3), 제 3 시프트단(331-3)으로부터 제 2 시프트단(331-2), 제 2 시프트단(331-2)으로부터 제 1 시프트단(331-1), 게다가 제 1 모니터회로(34)의 시프트단(351)으로, 수평 스타트펄스 HST가 순차로 시프트되는 신호전송경로가 형성된다.
이 상태에서, 피드백 제어회로(37)에서는, 도 30a에 나타낸 바와 같은, 수평 스타트펄스 HST가 생성되어, 수평스캐너(33)에서의 시프트 레지스터(331)의 제 4 시프트단(331-4)에 공급된다. 이 수평 스타트펄스 HST는 제 2 모니터회로(35)의 시프트단(351)에는 공급되지 않는다. 또한, 피드백 제어회로(37)에서는, 도 30b 및 도 30c에 나타낸 바와 같이, 서로 역상의 수평클록 HCK, HCKX가 생성되어, 수평스캐너(33)에서의 시프트 레지스터(331)의 제 1 시프트단(331-1)∼제 4 시프트단(331-4), 제 2 모니터회로(35)의 시프트단(351) 및 클록생성회로(36)에 공급된다. 클록생성회로(36)에서는, 도 30d 및 도 30e에 나타낸 바와 같이, 피드백 제어회로(37)에서 생성된 수평클록 HCK, HCKX에 대하여 주기가 같고(T1=T2), 또한 듀티비가 작은 서로 역상의 클록 DCK, DCKX가 생성되어, 클록라인 DKL31, DKXL31을 통해서(제 1 모니터회로(34)), 수평스캐너(33) 및 제 2 모니터회로(35)에 공급된다.
피드백 제어회로(37)에서는, 수직주사의 개시를 지령하는 수직 스타트펄스 VST 및 수직주사의 기준이 되는 서로 역상의 수직클록 VCK, VCKX가 생성되어, 수직스캐너(32)에 공급된다.
또한, 수평스캐너(33)의 시프트 레지스터(331)에 있어서, 외부의 피드백 제어회로(37)에 의해 수평 스타트펄스 HST가 공급된 제 4 시프트단(331-4)에서는, 역상의 수평클록 HCK, HCKX에 동기하여, 도 30f에 나타낸 바와 같이, 수평클록 HCK, HCKX의 주기와 같은 펄스폭을 갖는 시프트펄스 SFTP334가 샘플링 스위치(332-4)에 출력된다. 또한, 제 4 시프트단(331-4)으로부터 제 3 시프트단(331-3)에 시프트펄스 SFTP334가 시프트된다. 제 4 시프트단(331-4)에 대응한 샘플링 스위치(332-4)에서는, 시프트펄스 SFTP334에 응답하여 온상태가 되고, 도 30d 및 도 30j에 나타낸 바와 같이, 클록라인 DKL31에 출력된 클록 DCK이 샘플링되고, 위상조정회로(333-4)에서 위상조정된 후, 샘플홀드펄스 SHP334로서 샘플링 스위치(334-4)에 공급된다. 이에 따라, 샘플링 스위치(334-4)는, 샘플홀드펄스 SHP334에 응답하여 온상태가 되고, 비디오라인 VDL31을 통해서 입력되는 비디오신호 VDO가 샘플링되어, 화소부(31)의 신호라인 SGNL34에 공급된다.
다음에, 제 4 시프트단(331-4)으로부터 시프트펄스 SFTP334가 시프트된 제 3 시프트단(331-3)에서는, 역상의 수평클록 HCK, HCKX에 동기하여, 도 30h에 나타낸 바와 같이, 수평클록 HCK, HCKX의 주기와 같은 펄스폭을 갖는 시프트펄스 SFTP333가 샘플링 스위치(332-3)에 출력된다. 또한, 제 4 시프트단(331-3)으로부터 제 2 시프트단(331-2)에 시프트펄스 SFTP333이 시프트된다. 제 3 시프트단(331-3)에 대응한 샘플링 스위치(332-3)에서는, 시프트펄스 SFTP333에 응답하여 온상태가 되고, 도 30e 및 도 30k에 나타낸 바와 같이, 클록라인 DKXL31에 출력된 클록 DCKX가 샘플링되고, 위상조정회로(333-3)에서 위상조정된 후, 샘플홀드펄스 SHP333로서 샘플링 스위치(334-3)에 공급된다. 이에 따라, 샘플링 스위치(334-3)는, 샘플홀드펄스SHP333에 응답하여 온상태가 되고, 비디오라인 VDL31을 통해서 입력되는 비디오신호 VDO가 샘플링되어, 화소부(31)의 신호라인 SGNL33에 공급된다.
다음에, 제 3 시프트단(331-3)으로부터 시프트펄스 SFTP333이 시프트된 제 2 시프트단(331-2)에서는, 역상의 수평클록 HCK, HCKX에 동기하여, 수평클록 HCK, HCKX의 주기와 같은 펄스폭을 갖는 시프트펄스 SFTP332가 샘플링 스위치(332-2)에 출력된다. 또한, 제 2 시프트단(331-2)으로부터 제 1 시프트단(331-1)에 시프트펄스 SFTP332가 시프트된다. 제 2 시프트단(331-2)에 대응한 샘플링 스위치(332-2)에서는, 시프트펄스 SFTP332에 응답하여 온상태가 되고, 클록라인 DKL31에 출력된 클록 DCK이 샘플링되고, 위상조정회로(333-2)에서 위상조정된 후, 샘플홀드펄스 SHP332로서 샘플링 스위치(334-2)에 공급된다. 이에 따라, 샘플링 스위치(334-2)는, 샘플홀드펄스 SHP332에 응답하여 온상태가 되고, 비디오라인 VDL31을 통해서 입력되는 비디오신호 VDO가 샘플링되어, 화소부(31)의 신호라인 SGNL32에 공급된다.
다음에, 제 2 시프트단(331-2)으로부터 시프트펄스 SFTP332가 시프트된 제 1 시프트단(331-1)에서는, 역상의 수평클록 HCK, HCKX에 동기하여, 도 30h에 나타낸 바와 같이, 수평클록 HCK, HCKX의 주기와 같은 펄스폭을 갖는 시프트펄스 SFTP331이 샘플링 스위치(332-1)에 출력된다. 또한, 제 1 시프트단(331-1)으로부터 제 2 모니터회로(35)의 시프트단(351)에 시프트펄스 SFTP331이 시프트된다. 제 1 시프트단(331-1)에 대응한 샘플링 스위치(332-1)에서는, 시프트펄스 SFTP331에 응답하여 온상태가 되고, 도 30e 및 도 30l에 나타낸 바와 같이, 클록라인 DKXL31에 출력된클록 DCKX가 샘플링되고, 위상조정회로(333-1)에서 위상조정된 후, 샘플홀드펄스 SHP331로서 샘플링 스위치(334-1)에 공급된다. 이에 따라, 샘플링 스위치(334-1)는, 샘플홀드펄스 SHP331에 응답하여 온상태가 되고, 비디오라인 VDL31을 통해서 입력되는 비디오신호 VDO가 샘플링되어, 화소부(31)의 신호라인 SGNL31에 공급된다.
다음에, 제 1 시프트단(331-1)으로부터 시프트펄스 SFTP331이 시프트된 제 2 모니터회로(35)의 시프트단(351)에서는, 역상의 수평클록 HCK, HCKX에 동기하여, 도 30i에 나타낸 바와 같이, 수평클록 HCK, HCKX의 주기와 같은 펄스폭을 갖는 시프트펄스 SFTP351이 샘플링 스위치(352)에 출력된다. 시프트단(351)에 대응한 샘플링 스위치(352)에서는, 시프트펄스 SFTP351에 응답하여 온상태가 되고, 도 30d 및 도 30m에 나타낸 바와 같이, 클록라인 DKL31에 출력된 클록 DCK이 샘플링되고, 위상조정회로(353)에서 위상조정된 후, 샘플홀드펄스 SHP351로서 샘플링 스위치(354)에 공급된다. 이에 따라, 샘플링 스위치(354)에서는, 샘플홀드펄스 SHP351에 응답하여 온상태가 되고, LCD 패널 외부로부터 풀업저항 R31에 의해 풀업되어 있던 모니터라인 MNTL31이 접지레벨로 인입되고, 그 레벨변화정보가 버퍼 BF31을 통해 피드백 제어회로(37)에 입력된다.
피드백 제어회로(37)에서는, 역 스캔동작시의 제 2 모니터회로(35)의 샘플링 스위치(354)가 도통하여 모니터라인 MNTL31이 접지레벨로 천이한 타이밍으로부터 초기 상태로부터의 위상변화가 모니터된다. 피드백 제어회로(37)에서는, 모니터한 위상의 변화분이 패널입력의 클록 HCK, HCKX 등으로 피드백되어 적절한 타이밍이설정된다. 이에 따라, 샘플홀드펄스 SHP가 그 초기상태에 대하여 드리프트하는 것으로 인한 고스트의 발생이 방지된다.
이상과 같이, 역 스캔동작시에는, 수평스캐너(33)에 있어서, 클록 샘플링 스위치군(332)의 각 스위치(332-4∼332-1)로, 시프트 레지스터(331)의 각 시프트단(331-4∼331-1)으로부터 시프트펄스 SFTP334∼SFTP331이 주어지면, 이들 시프트펄스 SFTP334∼SFTP331에 응답하여 순차로 온상태가 됨으로써, 서로 역상의 클록 DCK, DCKX를 교대로 샘플링하여, 위상조정회로군(333)에서 위상조정된 클록 DCK, DCKX가 샘플홀드펄스 SHP334∼SHP331로서 주어진다. 또한, 샘플링 스위치군(334)의 각 샘플링 스위치(334-4∼334-1)에서는, 샘플홀드펄스 SHP334∼SHP331이 주어지면, 이들 샘플홀드펄스 SHP334∼SHP331에 응답하여 순차로 온상태가 되고, 비디오라인 VDL31을 통해서 입력되는 비디오신호 VDO가 순차 샘플링되어, 화소부(31)의 신호라인 SGNL34∼SGNL31에 공급된다. 또한, 최종단에 위치한 제 2 모니터회로(35)에서 연속동작으로서 제 1 시프트단과 다른 클록 DCK이 샘플링되고, 위상조정회로(353)에서 위상조정된 후, 샘플홀드펄스 SHP351로서 샘플링 스위치(344)에 공급되어, 샘플링 스위치(354)가 온상태로 된다. 즉, 수평스캐너(33)의 제 1 시프트단의 샘플홀드펄스 SHP331과 제 2 모니터회로(35)의 샘플홀드펄스 SHP351이 다른 샘플홀드펄스 SHP334∼SHP332사이의 관계와 대략 동일한 타이밍으로 생성되어, 문제없이 화상표시가 행하여진다. 즉, 스캔동작의 좌우반전시에 클록의 위상이 변화되더라도, 출력의 위상이 균일한 펄스를 얻을 수 있다.
이상에서 설명한 바와 같이, 제 3 실시예에 의하면, 수평스캐너(33)의 양측부에 제 1 모니터회로(34)와 제 2 모니터회로(35)를 근접 배치한다. 제 1 스캔동작(통상 스캔동작)시에는, 수평 스타트펄스 HST를 수평스캐너의 초단의 시프트단(331-1)에 공급하여, 초단으로부터 최종단으로 스캔동작을 행하고, 수평스캐너의 최종 시프트단(331-4)에 의한 신호를 시프트인하면, 제 1 모니터회로(34)에서 수평클록신호 HCK 및 반전클록신호 HCKX에 동기하여 시프트펄스 SFTP341을 출력하고, 스위치 342로 시프트펄스에 응답하여 클록신호 DCK 및 반전클록신호 DCKX중, 최종시프트단(331-4)이 샘플링한 신호 DCK와 다른 신호 DCKX를 샘플링하여, 샘플홀드펄스 SHP341로서 출력하고, 샘플링 스위치 344로 샘플홀드펄스에 응답하여 풀업되어 있는 모니터라인 MNTL31의 전위를 접지전위로 설정한다. 제 2 스캔동작(역 스캔동작)시에는, 수평 스타트펄스 HST를 수평스캐너의 초단의 시프트단(331-1)에 공급하여, 최종단으로부터 초단으로 스캔동작을 행하고, 수평스캐너의 초단시프트단(331-1)에 의한 신호를 시프트인하면, 제 2 모니터회로(35)에서 수평클록신호 HCK 및 반전클록신호 HCKX에 동기하여 시프트펄스 SFTP351를 출력하고, 스위치 352에서 시프트펄스에 응답하여 클록신호 DCK 및 반전클록신호 DCKX 중, 초단시프트단(331-1)이 샘플링한 신호 DCKX와 다른 신호 DCK를 샘플링하여, 샘플홀드펄스 SHP351로서 출력하고, 샘플링 스위치 354로 샘플홀드펄스에 응답하여 풀업되어 있는 모니터라인 MNTL31의 전위를 접지전위로 설정한다. 따라서, 이하의 효과를 얻을 수 있다. 즉, 스캔방향반전에 있어서 클록의 위상이 반전하는 수평스캐너(시프트단의 개수가 짝수)에서도, 출력전위변화의 위상이 변화되지 않고, 어느 쪽의 스캔방향으로 동작하더라도 높은 정밀도로 모니터할 수 있어, 화상이 반만큼 변동하지 않고, 정밀도가 높은 화상표시를 실현할 수 있다.
또한, 수평스캐너(33)에서는, 시프트 레지스터(331)로부터 순차 출력되는 시프트펄스 SFTP331∼SFTP334를 샘플홀드펄스로서 사용하지 않고, 시프트펄스 SFTP331∼SFTP334에 동기하여, 서로 역상의 클록 DCKX, DCK를 교대로 샘플링하고, 이들 클록 DCKX, DCK를 위상조정회로를 통해 샘플홀드펄스 SHP331∼SHP334로서 사용하도록 하고 있다. 이에 따라, 샘플홀드펄스 SHP331∼SHP334의 변동을 억제할 수 있다. 그 결과, 샘플홀드펄스 SHP331∼SHP334의 변동으로 인한 고스트를 제거할 수 있다.
아울러, 수평스캐너(33)에서는, 시프트 레지스터(331)의 시프트동작의 기준이 되는 수평클록 HCKX, HCK를 샘플링하여 샘플홀드펄스로서 사용하는 것이 아니고, 수평클록 HCKX, HCK에 대하여 같은 주기이고 또한 듀티비가 작은 클록 DCKX, DCK를 별도로 생성하고, 이들 클록 DCKX, DCK를 샘플링하여 샘플홀드펄스 SHP331∼SHP334로서 사용하도록 하고 있다. 이 때문에, 수평구동시에, 샘플링펄스상호간의 완전 넌오버랩 샘플링을 실현할 수 있으므로, 오버랩샘플링으로 인한 수직 스트라이프의 발생을 억제할 수 있다.
이때, 본 실시예에서는, 아날로그 비디오신호를 입력하고, 이것을 샘플링하여 점순차로 각 화소를 구동하는 아날로그 인터페이스 구동회로를 탑재한 액정표시장치에 적용한 경우에 대해서 설명하였지만, 디지털 비디오신호를 입력하고, 이것을 래치한 뒤, 아날로그 비디오신호로 변환하고, 이 아날로그 비디오신호를 샘플링하여 점순차로 각 화소를 구동하는 디지털 인터페이스 구동회로를 탑재한 액정표시장치에도 마찬가지로 적용가능하다. 또한, 본 실시예에서는, 각 화소의 표시엘리먼트(전기광학소자)로서 액정셀을 사용한 액티브매트릭스형 액정표시장치에 적용한 경우를 예를 들어 설명하였지만, 액정표시장치에의 적용에 한정되는 것이 아니라, 각 화소의 표시엘리먼트로서 전계발광(EL:electroluminescence)소자를 사용한 액티브매트릭스형 EL 표시장치 등의 수평구동회로에 클록 드라이브방식을 채용한 점순차 구동방식의 액티브매트릭스형 표시장치 전반에 적용가능하다.
점순차 구동방식에서는, 주지의 1H 반전구동방식과 도트반전구동방식 이외에, 비디오신호를 기록한 후의 화소배열에 있어서, 화소의 극성이 인접하는 좌우의 화소로 동극성이 되며, 또한 상하의 화소로 역극성이 되도록, 인접하는 화소열사이에서 홀수행 떨어진 2행, 예를 들면 상하의 2행의 화소에 서로 역극성의 비디오신호를 동시에 기록하는 소위 "도트라인 반전구동방식"이 있다.
(제 4 실시예)
도 31은 본 발명의 제 4 실시예에 따른 점순차 구동방식의 액티브매트릭스형 액정표시장치의 구성예를 나타낸 회로도이다.
본 제 4 실시예가 상술한 제 3 실시예와 다른 점은, 제 1 모니터회로(34) 및 제 2 모니터회로(35)의 출력펄스를 피드백 제어회로(37)에 전달하는 모니터라인을 공유하지 않고, 개별의 제 1 모니터라인 MNTL31과 제 2 모니터라인 MNTL32를 배선한 것에 있다.
이 경우, 제 1 모니터회로(34)의 출력이 제 1 모니터라인 MNTL31에 접속되고, 제 2 모니터회로(35)의 출력이 제 2 모니터라인 MNTL32에 접속되어 있다. 또한, 제 1 모니터라인 MNTL31은 풀업저항 R31에 의해 풀업되어 있고, 타단측이 버퍼 BF31을 통해 피드백 제어회로(37)의 제 1 입력단자에 접속되어 있다. 마찬가지로, 제 2 모니터라인 MNTL32는 풀업저항 R32에 의해 풀업되어 있고, 타단측이 버퍼 BF32를 통해 피드백 제어회로(37)의 제 2 입력단자에 접속되어 있다.
본 제 4 실시예에 의하면, 상술한 제 3 실시예의 효과와 아울러, 제 1 모니터라인 MNTL31과 제 2 모니터라인 MNTL32를 거의 동일한 길이로 배선하여 형성하는 것이 가능하고, 전송지연차 등에 의한 모니터 오차 등을 방지할 수 있어, 보다 고정밀도의 모니터링을 실현할 수 있는 이점이 있다.
(제 5 실시예)
본 제 5 실시예에서는, 도 11, 도 17, 도 26 또는 도 31의 점순차 구동방식의 액티브매트릭스형 액정표시장치를 표시패널(LCD)로서 적용가능한 투사형 액정표시장치(액정 프로젝터)의 구성예에 관해서 설명한다.
상기 제 1 내지 제 4 실시예에 따른 점순차 구동방식의 액티브매트릭스형 액정표시장치는, 투사형 액정표시장치(액정 프로젝터)의 표시패널, 즉 액정표시(LCD) 패널로서 사용할 수 있다.
도 32는 본 발명에 따른 점순차 구동방식의 액티브매트릭스형 액정표시장치를 표시패널(LCD)로서 적용가능한 투사형 액정표시장치의 시스템 구성을 나타낸 블록도이다.
본 예에 따른 투사형 액정표시장치(50)는, 비디오신호원(VSRC)(51), 시스템보드(SYSBRD)(52) 및 LCD 패널(PNL)(53)을 구비한다. 이 시스템 구성에 있어서, 시스템보드(52)에서는, 비디오신호원(51)으로부터 출력되는 비디오신호에 대하여 앞서 기술한 샘플홀드위치의 조정 등의 신호처리가 행하여진다. 시스템보드(52)에는, 타이밍 생성기를 포함하는 피드백 제어회로(37)도 탑재된다. 또한, LCD 패널(53)로서, 상기 실시예에 따른 점순차 구동방식의 액티브매트릭스형 액정표시장치가 사용된다. 또한, 칼라일 경우에는, LCD 패널(53)이 R(빨강), G(초록), B(파랑)에 각각 대응하여 설정된다.
도 33은 투사형 칼라액정표시장치의 광학계 구성의 일예를 나타낸 개략 구성도이다.
도 33의 투사형 칼라액정표시장치의 광학계(500)에 있어서, 광원(501)으로부터 출사된 백색광은, 제 1 빔 분할기(502)에서 특정한 색성분, 예를 들면 가장 파장이 짧은 B(파랑)의 광성분만이 투과한다. 나머지 색의 광성분은 반사된다. 제 1 빔분할기(502)를 투과한 B의 광성분은, 미러(503)에서 광로가 변경되어, 렌즈(504)를 통해서 B의 LCD 패널(505B)에 조사된다. 제 1 빔 분할기(502)에서 반사된 광성분에 관해서는, 제 2 빔 분할기(506)에서 예를 들면 G(초록)의 광성분이 반사되고, R(빨강)의 광성분이 투과한다. 제 2 빔 분할기(506)에서 반사된 G의 광성분은, 렌즈(507)를 통해서 G의 LCD 패널(505G)에 조사된다. 제 2 빔 분할기(506)를 투과한 R의 광성분은, 미러(508, 509)에서 광로가 변경되어, 렌즈(510)를 통해서 R의 LCD 패널(505R)에 조사된다. LCD 패널(505R, 505G, 505B)은 각각, 복수의 화소가 매트릭스형으로 배치되도록 형성된 제 1 기판과, 이 제 1 기판에 대하여 소정의 간격을 가지고 대향배치된 제 2 기판과, 이들 기판사이에 보유된 액정층과, 각 색에 대응한 필터층을 구비한다. 이들 LCD 패널(505R, 505G, 505B)을 투과한 R, G, B의 광은, 크로스(cross) 프리즘(511)에서 광학적으로 합성된다. 그리고, 이 크로스 프리즘(511)으로부터 출사된 합성광은, 투사프리즘(512)에 의해서 스크린(513)에 투사된다.
상기 구성을 갖는 투사형 액정표시장치에 있어서, LCD 패널(505R, 505G, 505B)로서, 상술한 실시예들에 따른 점순차 구동방식의 액티브매트릭스형 액정표시장치를 사용할 수 있다. 예를 들면 LCD 패널(505R, 505B)이 제 1 스캔동작(통상 스캔동작)을, LCD 패널(505G)이 제 2 스캔동작(역 스캔동작)을 행하도록 스캔방향 전환신호 RGT가 하이레벨로 LCD 패널(505R, 505B)에 공급되고, 로우레벨로 LCD 패널(505G)에 공급된다. 이에 따라, 스캔동작의 좌우반전시에 클록의 위상이 변화되더라도, 어느 쪽의 LCD 패널(505R, 505G, 505B)의 모니터회로로부터 출력의 위상이 균일한 펄스를 얻을 수 있다. 즉, 스캔방향반전에 있어서 클록의 위상이 반전하는 수평스캐너(시프트단의 수가 짝수)에서도, 출력전위변화의 위상이 변화되지 않고, 어느 쪽의 스캔방향에서 동작하더라도 높은 정밀도로 모니터할 수 있어, 화상이 반만큼 어긋나지 않고, 정밀도가 높은 화상표시를 실현할 수 있다. 또한, 본 실시예에 따른 액정표시장치에서는 수평구동계에 있어서 완전 넌오버랩샘플링을 실현하고 있기 때문에, 오버랩샘플링으로 인한 수직 스트라이프의 발생을 억제할 수 있음과 동시에, 고스트 마진을 상승시킬 수 있으므로, 보다 고화질의 화상표시를 실현할 수 있다.
이때, 투사형 액정표시장치에는, 리어(rear)타입과 프론트(front)타입이 있다. 일반적으로, 리어타입의 투사형 액정장치는, 동화상용의 프로젝션 TV로서 사용되고 있고, 프론트타입의 투사형 액정표시장치는 데이터 프로젝터로서 사용되고 있지만, 상술한 실시예들에 따른 점순차 구동방식의 액티브매트릭스형 액정표시장치는 어느쪽의 타입에도 적용가능하다. 또한, 여기서는, 칼라의 투사형 액정표시장치에 본 발명을 적용한 경우를 예를 들어 설명하였지만, 모노크롬의 투사형 액정표시장치에도 마찬가지로 적용가능하다.
본 발명은 설명을 위해 선택된 특정 실시예들을 참조하여 설명하였지만, 당업자라면 본 발명의 기본 개념 및 범위로부터 벗어나지 않고서 다양한 변경을 할 수 있다는 것은 자명하다.
이상 설명한 바와 같이, 본 발명에 의하면, 스캔방향반전에 있어서 클록의 위상이 반전하는 수평스캐너에서도, 출력전위변화의 위상이 변화되지 않고, 어느 쪽의 스캔방향에서 동작하더라도 높은 정밀도로 모니터할 수 있다. 따라서, 화상이 반만큼 어긋나지 않고, 정밀도가 높은 화상표시를 실현할 수 있는 이점이 있다. 또한, 하나의 모니터회로를 설치하는 것만으로 스캔방향반전에 있어서 클록의 위상이 반전하는 수평스캐너의 스캔동작을 고정밀도로 모니터할 수 있어서 레이아웃공간을 축소할 수 있고, 앞으로 프레임이 좁아져도 충분히 대응할 수 있는 이점이 있다.
또한, 본 발명에 의하면, 패널 에이징 등에서의 트랜지스터의 특성변화에 의한, 샘플홀드펄스의 드리프트를 정확히 보정할 수 있다. 또한, 에이징함에 따라서 고스트마진이 증가하는 샘플홀드펄스를 얻을 수 있다.

Claims (42)

  1. 복수의 화소가 매트릭스형태로 배치되고, 화소열마다 신호라인이 배선된 화소부와,
    제 1 전위로 유지된 모니터라인과,
    적어도 수평주사의 기준이 되는 서로 역상의 클록신호 및 반전클록신호를 생성하고, 상기 모니터라인의 전위변화를 모니터하고, 해당 전위변화의 타이밍의 변화에 의거하여 적어도 상기 클록신호 및 반전클록신호의 생성타이밍을 보정하는 제어회로와,
    수평스캐너와,
    모니터회로를 구비하고,
    상기 수평스캐너는,
    복수의 시프트단이 종속접속되고, 전환신호에 따라서 초단으로부터 최종단으로 순차 시프트하는 제 1 스캔동작과 최종단으로부터 초단으로 순차 시프트하는 제 2 스캔동작을 전환하여, 상기 제 1 스캔동작시 또는 제 2 스캔동작시에 상기 클록신호 및 반전클록신호에 동기하여 시프트단으로부터 시프트 펄스를 순차 출력할 수 있는 시프트 레지스터와,
    상기 시프트 레지스터의 대응하는 시프트단으로부터 출력되는 상기 시프트 펄스에 응답하여 상기 클록신호 및 반전클록신호를 교대로 순차적으로 샘플링하고, 샘플홀드펄스로서 출력하는 제 1 스위치군과,
    비디오신호를 상기 제 1 스위치군의 스위치에 의한 샘플홀드펄스에 응답하여 순차샘플링하여 상기 화소부의 대응하는 신호라인에 공급하는 제 2 스위치군을 구비하고,
    상기 모니터회로는,
    상기 전환신호를 받아 해당 전환신호가 상기 제 1 스캔동작을 지시하고 있는 경우에는, 상기 클록신호 및 반전클록신호 중 상기 수평스캐너에서 시프트 레지스터의 초단 시프트단이 샘플링한 신호와 다른 신호를 샘플링하고, 그 전환신호가 상기 제 2 스캔동작을 지시하고 있는 경우에는, 상기 클록신호 및 반전클록신호 중 상기 수평스캐너에서 시프트 레지스터의 최종 시프트단이 샘플링한 신호와 다른 신호를 샘플링하여, 샘플홀드펄스로서 출력하는 셀렉터부와,
    상기 셀렉터부에 의한 샘플홀드펄스에 응답하여 상기 모니터라인의 전위를 제 2 전위로 설정하는 제 3 스위치를 구비한 것을 특징으로 하는 표시장치.
  2. 제 1 항에 있어서,
    상기 셀렉터부는,
    선택펄스를 받고 상기 클록신호를 샘플링하여, 샘플홀드펄스로서 상기 제 3 스위치에 출력하는 제 4 스위치와,
    상기 선택펄스를 받아서 상기 반전클록신호를 샘플링하여, 샘플홀드펄스로서 상기 제 3 스위치에 출력하는 제 5 스위치와,
    상기 전환신호를 받아서 해당 전환신호가 상기 제 1 스캔동작을 지시하고 있는 경우에는, 상기 선택펄스를 상기 제 4 스위치에 출력하고, 상기 전환신호가 상기 제 2 스캔동작을 지시하고 있는 경우에는, 상기 선택펄스를 상기 제 5 스위치에 출력하는 셀렉터를 구비한 것을 특징으로 하는 표시장치.
  3. 제 2 항에 있어서,
    상기 제 1 스캔동작 및 상기 제 2 스캔동작은, 수평 스타트펄스를 받아 개시되고, 해당 수평 스타트펄스는, 상기 제 1 스캔동작시에는 상기 시프트 레지스터의 초단시프트단 및 상기 모니터회로에 공급되고, 상기 제 2 스캔동작시에는 상기 시프트 레지스터의 최종 시프트단 및 상기 모니터회로에 공급되며,
    상기 모니터회로의 셀렉터는, 상기 전환신호에 따라서 상기 수평 스타트펄스를 상기 선택펄스로서 상기 제 4 스위치 또는 제 5 스위치에 공급하는 것을 특징으로 하는 표시장치.
  4. 제 3 항에 있어서,
    상기 셀렉터는,
    상기 수평 스타트펄스를 상기 선택펄스로 하여 상기 제 4 스위치에 전송하는 제 1 전송라인과,
    상기 수평 스타트펄스를 상기 선택펄스로 하여 상기 제 5 스위치에 전송하는 제 2전송라인과,
    상기 전환신호가 상기 제 1 스캔동작을 지시하고 있는 경우에, 상기 제 1 전송라인을 상기 수평 스타트펄스의 공급라인과 접속하는 제 1 선택스위치와,
    상기 전환신호가 상기 제 2 스캔동작을 지시하고 있는 경우에, 상기 제 2 전송라인을 상기 수평 스타트펄스의 공급라인과 접속하는 제 2 선택스위치와,
    상기 수평 스타트펄스의 공급라인과 비접속상태에 있는 상기 제 1 전송라인 또는 상기 제 2 전송라인을, 해당 제 1 전송라인 또는 상기 제 2 전송라인이 접속되는 상기 제 4 스위치 또는 상기 제 5 스위치를 비도통상태로 유지할 수 있는 전위로 유지하는 전위설정수단을 구비한 것을 특징으로 하는 표시장치.
  5. 제 1 항에 있어서,
    상기 수평스캐너의 시프트 레지스터에서의 시프트 단수는 짝수인 것을 특징으로 하는 표시장치.
  6. 제 2 항에 있어서,
    상기 제어회로에서 생성된 클록신호 및 반전클록신호에 따라서 해당 클록신호 및 반전클록신호에 대하여 주기가 같고 듀티비가 작은 제 2 클록신호 및 제 2 반전클록신호를 생성하여, 상기 수평스캐너 및 모니터회로에 공급하는 클록생성수단을 더구비하고,
    상기 수평스캐너의 제 1 스위치군의 각 스위치 및 상기 모니터회로의 제 4 스위치 또는 제 5 스위치는, 상기 클록생성수단에 의한 제 2 클록신호 또는 제 2 반전클록신호를 샘플링하는 것을 특징으로 하는 표시장치.
  7. 제 1 항에 있어서,
    상기 화소의 표시엘리먼트가 액정셀인 것을 특징으로 하는 표시장치.
  8. 복수의 화소가 매트릭스형으로 배치되고, 화소열마다 신호라인이 배선된 화소부와,
    제 1 전위로 유지된 모니터라인과,
    적어도 수평주사의 기준이 되는 서로 역상의 제 1 클록신호 및 제 1 반전클록신호를 생성하고, 상기 모니터라인의 전위변화를 모니터하여, 해당 전위변화의 타이밍의 변화에 따라서 적어도 상기 클록신호 및 반전클록신호의 생성타이밍을 보정하는 제어회로와,
    상기 제어회로에서 생성된 상기 제 1 클록신호 및 제 1 반전클록신호에 따라서 해당 제 1 클록신호 및 제 1 반전클록신호에 대하여 주기가 같고 듀티비가 작은 제 2 클록신호 및 제 2 반전클록신호를 생성하는 클록생성회로와,
    수평스캐너와,
    모니터회로를 구비하고,
    상기 수평스캐너는,
    복수의 시프트단이 종속접속되고, 전환신호에 따라서 초단으로부터 최종단으로 순차 시프트하는 제 1 스캔동작과 최종단으로부터 초단으로 순차 시프트하는 제 2 스캔동작을 전환하고, 상기 제 1 스캔동작시 또는 제 2 스캔동작시에 상기 클록신호 및 반전클록신호에 동기하여 시프트단으로부터 시프트 펄스를 순차 출력할 수 있는 시프트 레지스터와,
    상기 시프트 레지스터의 대응하는 시프트단으로부터 출력되는 상기 시프트 펄스에 응답하여 상기 제 2 클록신호 및 제 2 반전클록신호를 교대로 순차적으로 샘플링하여, 샘플홀드펄스로서 출력하는 제 1 스위치군과,
    비디오신호를 상기 제 1 스위치군의 스위치에 의한 샘플홀드펄스에 응답하여 순차 샘플링하여 상기 화소부의 대응하는 신호라인에 공급하는 제 2 스위치군을 구비하고,
    상기 모니터회로는,
    상기 전환신호를 받아 해당 전환신호가 상기 제 1 스캔동작을 지시하고 있는 경우에는, 상기 제 1 클록신호와 제 1 반전클록신호 사이에서 상기 수평스캐너의 시프트 레지스터의 초단 시프트단이 샘플링한 신호의 위상과 다른 신호를 샘플링하고, 그 전환신호가 상기 제 2 스캔동작을 지시하고 있는 경우에는, 상기 제 1 클록신호와 제 1 반전클록신호 사이에서 상기 수평스캐너의 시프트 레지스터의 최종 시프트단이 샘플링한 신호의 위상과 다른 신호를 샘플링하여, 샘플홀드펄스로서 출력하는셀렉터부와,
    상기 셀렉터부에 의한 샘플홀드펄스에 응답하여 상기 모니터라인의 전위를 제 2 전위로 설정하는 제 3 스위치를 구비한 것을 특징으로 하는 표시장치.
  9. 제 8 항에 있어서,
    상기 셀렉터부는,
    선택펄스를 받고 상기 클록신호를 샘플링하여, 샘플홀드펄스로서 상기 제 3 스위치에 출력하는 제 4 스위치와,
    상기 선택펄스를 받아서 상기 반전클록신호를 샘플링하여, 샘플홀드펄스로서 상기 제 3 스위치에 출력하는 제 5 스위치와,
    상기 전환신호를 받아서 해당 전환신호가 상기 제 1 스캔동작을 지시하고 있는 경우에는, 상기 선택펄스를 상기 제 4 스위치에 출력하고, 상기 전환신호가 상기 제 2 스캔동작을 지시하고 있는 경우에는, 상기 선택펄스를 상기 제 5 스위치에 출력하는 셀렉터를 구비한 것을 특징으로 하는 표시장치.
  10. 제 9 항에 있어서,
    상기 제 1 스캔동작 및 상기 제 2 스캔동작은, 수평 스타트펄스를 받아 개시되고, 해당 수평 스타트펄스는, 상기 제 1 스캔동작시에는 상기 시프트 레지스터의 초단시프트단 및 상기 모니터회로에 공급되고, 상기 제 2 스캔동작시에는 상기 시프트 레지스터의 최종 시프트단 및 상기 모니터회로에 공급되며,
    상기 모니터회로의 셀렉터는, 상기 전환신호에 따라서 상기 수평 스타트펄스를 상기 선택펄스로서 상기 제 4 스위치 또는 제 5 스위치에 공급하는 것을 특징으로 하는 표시장치.
  11. 제 10 항에 있어서,
    상기 셀렉터는,
    상기 수평 스타트펄스를 상기 선택펄스로 하여 상기 제 4 스위치에 전송하는 제 1 전송라인과,
    상기 수평 스타트펄스를 상기 선택펄스로 하여 상기 제 5 스위치에 전송하는 제 2 전송라인과,
    상기 전환신호가 상기 제 1 스캔동작을 지시하고 있는 경우에, 상기 제 1 전송라인을 상기 수평 스타트펄스의 공급라인과 접속하는 제 1 선택스위치와,
    상기 전환신호가 상기 제 2 스캔동작을 지시하고 있는 경우에, 상기 제 2 전송라인을 상기 수평 스타트펄스의 공급라인과 접속하는 제 2 선택스위치와,
    상기 수평 스타트펄스의 공급라인과 비접속상태에 있는 상기 제 1 전송라인 또는 상기 제 2 전송라인을, 해당 제 1 전송라인 또는 상기 제 2 전송라인이 접속되는 상기 제 4 스위치 또는 상기 제 5 스위치를 비도통상태로 유지할 수 있는 전위로유지하는 전위설정수단을 구비한 것을 특징으로 하는 표시장치.
  12. 제 8 항에 있어서,
    상기 수평스캐너의 시프트 레지스터에서의 시프트 단수는 짝수인 것을 특징으로 하는 표시장치.
  13. 제 8 항에 있어서,
    상기 화소의 표시엘리먼트가 액정셀인 것을 특징으로 하는 표시장치.
  14. 복수의 화소가 매트릭스형으로 배치되고, 화소열마다 신호라인이 배선된 화소부와,
    제 1 전위로 유지된 모니터라인과,
    적어도 수평주사의 기준이 되는 서로 역상의 클록신호 및 반전클록신호를 생성하고, 상기 모니터라인의 전위변화를 모니터하여, 해당 전위변화의 타이밍의 변화에 따라서 적어도 상기 클록신호 및 반전클록신호의 생성타이밍을 보정하는 제어회로와,
    수평스캐너와,
    제 1 모니터회로와,
    제 2 모니터회로를 구비하고,
    상기 수평스캐너는,
    복수의 시프트단이 종속접속되고, 전환신호에 따라서 초단으로부터 최종단으로 순차 시프트하는 제 1 스캔동작과 최종단으로부터 초단으로 순차 시프트하는 제 2 스캔동작을 전환하고, 상기 제 1 스캔동작시 또는 제 2 스캔동작시에 상기 클록신호 및 반전클록신호에 동기하여 시프트단으로부터 시프트 펄스를 순차 출력할 수 있는 시프트 레지스터와,
    상기 시프트 레지스터의 대응하는 시프트단으로부터 출력되는 상기 시프트 펄스에 응답하여 상기 클록신호 및 반전클록신호를 교대로 순차적으로 샘플링하여, 샘플홀드펄스로서 출력하는 제 1 스위치군과,
    비디오신호를 상기 제 1 스위치군의 스위치에 의한 샘플홀드펄스에 응답하여 순차 샘플링하여 상기 화소부의 대응하는 신호라인에 공급하는 제 2 스위치군을 구비하고,
    상기 제 1 모니터회로는,
    상기 제 1 스캔동작시에, 상기 수평스캐너에서의 시프트 레지스터의 최종 시프트단에 접속되어, 해당 최종 시프트단에 의한 신호를 시프트인 하면, 상기 클록신호 및 반전클록신호에 동기하여 시프트펄스를 출력하는 시프트단과,
    상기 시프트단으로부터 출력되는 상기 시프트펄스에 응답하여 상기 클록신호 및 반전클록신호 중, 상기 최종 시프트단이 샘플링한 신호와 다른 신호를 샘플링하여, 샘플홀드펄스로서 출력하는 제 3 스위치와,
    상기 제 3 스위치에 의한 샘플홀드펄스에 응답하여 상기 모니터라인의 전위를 제 2 전위로 설정하는 제 4 스위치를 구비하고,
    상기 제 2 모니터회로는,
    상기 제 2 스캔동작시에, 상기 수평스캐너에서의 시프트 레지스터의 초단 시프트단에 접속되어, 해당 초단 시프트단에 의한 신호를 시프트인하면, 상기 클록신호 및 반전클록신호에 동기하여 시프트펄스를 출력하는 시프트단과,
    상기 시프트단으로부터 출력되는 상기 시프트펄스에 응답하여 상기 클록신호 및 반전클록신호 중, 상기 초단 시프트단이 샘플링한 신호와 다른 신호를 샘플링하여, 샘플홀드펄스로서 출력하는 제 5 스위치와,
    상기 제 5 스위치에 의한 샘플홀드펄스에 응답하여 상기 모니터라인의 전위를 제 2 전위로 설정하는 제 6 스위치를 구비한 것을 특징으로 하는 표시장치.
  15. 제 14 항에 있어서,
    상기 제 1 스캔동작 및 상기 제 2 스캔동작은, 수평 스타트펄스를 받아 개시되고, 해당 수평 스타트펄스는, 상기 제 1 스캔동작시에는 상기 시프트 레지스터의 초단시프트단에 공급되고, 상기 제 2 스캔동작시에는 상기 시프트 레지스터의 최종 시프트단에 공급되며, 상기 제 1 및 제 2 모니터회로에는, 공급되지 않는 것을 특징으로 하는 표시장치.
  16. 제 14 항에 있어서,
    상기 제 1 모니터회로는, 상기 수평스캐너의 최종 시프트단의 배치위치의 근방에 배치되고,
    상기 제 2 모니터회로는, 상기 수평스캐너의 초단 시프트단의 배치위치의 근방에 배치되어 있는 것을 특징으로 하는 표시장치.
  17. 제 14 항에 있어서,
    상기 모니터라인은, 상기 제 1 모니터회로와 상기 제 2 모니터회로에서 공용하고 있는 것을 특징으로 하는 표시장치.
  18. 제 14 항에 있어서,
    상기 모니터라인은, 개별적으로 상기 제 1 모니터회로에 접속된 제 1 모니터라인과 상기 제 2 모니터회로에 접속된 제 2 모니터라인으로서 형성된 것을 특징으로 하는 표시장치.
  19. 제 14 항에 있어서,
    상기 수평스캐너의 시프트 레지스터에서의 시프트단의 수는 짝수인 것을 특징으로 하는 표시장치.
  20. 제 14 항에 있어서,
    상기 제어회로에서 생성된 클록신호 및 반전클록신호에 따라서, 해당 클록신호 및 반전클록신호에 대하여 주기가 같고 듀티비가 작은 제 2 클록신호 및 제 2 반전클록신호를 생성하여, 상기 수평스캐너, 제 1 모니터회로 및 제 2 모니터회로에 공급하는 클록생성수단을 더 구비하고,
    상기 수평스캐너의 제 1 스위치군의 각 스위치, 상기 제 1 모니터회로의 제 3 스위치 및 상기 제 2 모니터회로의 제 5 스위치는, 상기 클록생성수단에 의한 제 2 클록신호 또는 제 2 반전클록신호를 샘플링하는 것을 특징으로 하는 표시장치.
  21. 제 14 항에 있어서,
    상기 화소의 표시 엘리먼트가 액정셀인 것을 특징으로 하는 표시장치.
  22. 제 1 전위로 유지된 모니터라인과,
    적어도 수평주사의 기준이 되는 서로 역상의 클록신호 및 반전클록신호를 생성하고, 상기 모니터라인의 전위변화를 모니터하고, 해당 전위변화의 타이밍의 변화에 따라서 적어도 상기 클록신호 및 반전클록신호의 생성타이밍을 보정하는 제어회로와,
    복수의 화소가 매트릭스형으로 배치되고, 화소열마다 신호라인이 배선된 화소부와, 수평스캐너와, 모니터회로를 포함한 표시패널과,
    상기 표시패널에 빛을 조사하는 조사수단과,
    상기 표시패널을 투과하는 빛을 투영하는 투영수단을 구비하고,
    상기 표시패널의 수평스캐너는,
    복수의 시프트단이 종속접속되고, 전환신호에 따라서 초단으로부터 최종단으로 순차 시프트하는 제 1 스캔동작과 최종단으로부터 초단으로 순차 시프트하는 제 2 스캔동작을 전환하고, 상기 제 1 스캔동작시 또는 제 2 스캔동작시에, 상기 클록신호 및 반전클록신호에 동기하여 시프트단으로부터 시프트 펄스를 순차 출력하는 시프트 레지스터와,
    상기 시프트 레지스터의 대응하는 시프트단으로부터 출력되는 상기 시프트 펄스에 응답하여 상기 클록신호 및 반전클록신호를 교대로 순차 샘플링하여, 샘플홀드펄스로서 출력하는 제 1 스위치군과,
    비디오신호를 상기 제 1 스위치군의 스위치에 의한 샘플홀드펄스에 응답하여 순차 샘플링하여 상기 화소부의 대응하는 신호라인에 공급하는 제 2 스위치군을 구비하고,
    상기 표시패널의 모니터회로는,
    상기 전환신호를 받아 해당 전환신호가 상기 제 1 스캔동작을 지시하고 있는 경우에는, 상기 클록신호 및 반전클록신호 중 상기 수평스캐너에서의 시프트 레지스터의 초단 시프트단이 샘플링한 신호와 다른 신호를 샘플링하고, 그 전환신호가 상기 제 2 스캔동작을 지시하고 있는 경우에는, 상기 클록신호 및 반전클록신호 중 상기 수평스캐너에서의 시프트 레지스터의 최종 시프트단이 샘플링한 신호와 다른 신호를 샘플링하여, 샘플홀드펄스로서 출력하는 셀렉터부와,
    상기 셀렉터부에 의한 샘플홀드펄스에 응답하여 상기 모니터라인의 전위를 제 2 전위로 설정하는 제 3 스위치를 구비한 것을 특징으로 하는 투사형 표시장치.
  23. 제 22 항에 있어서,
    상기 셀렉터부는,
    선택펄스를 받아 상기 클록신호를 샘플링하여, 샘플홀드펄스로서 상기 제 3 스위치에 출력하는 제 4 스위치와,
    상기 선택펄스를 받아 상기 반전클록신호를 샘플링하여, 샘플홀드펄스로서 상기 제 3 스위치에 출력하는 제 5 스위치와,
    상기 전환신호를 받아, 해당 전환신호가 상기 제 1 스캔동작을 지시하고 있는 경우에는, 상기 선택펄스를 상기 제 4 스위치에 출력하고, 그 전환신호가 상기 제 2 스캔동작을 지시하고 있는 경우에는, 상기 선택펄스를 상기 제 5 스위치에 출력하는 셀렉터를 구비한 것을 특징으로 하는 투사형 표시장치.
  24. 제 23 항에 있어서,
    상기 제 1 스캔동작 및 상기 제 2 스캔동작은, 수평 스타트펄스를 받아 개시되고, 해당 수평 스타트펄스는, 상기 제 1 스캔동작시에는 상기 시프트 레지스터의 초단시프트단 및 상기 모니터회로에 공급되며, 상기 제 2 스캔동작시에는 상기 시프트 레지스터의 최종 시프트단 및 상기 모니터회로에 공급되고,
    상기 모니터회로의 셀렉터는, 상기 전환신호에 따라서 상기 수평 스타트펄스를 상기 선택펄스로서 상기 제 4 스위치 또는 제 5 스위치에 공급하는 것을 특징으로 하는 투사형 표시장치.
  25. 제 24 항에 있어서,
    상기 셀렉터는,
    상기 수평 스타트펄스를 상기 선택펄스로서 상기 제 4 스위치에 전송하는 제 1 전송라인과,
    상기 수평 스타트펄스를 상기 선택펄스로서 상기 제 5 스위치에 전송하는 제 2 전송라인과,
    상기 전환신호가 상기 제 1 스캔동작을 지시하고 있는 경우에, 상기 제 1 전송라인을 상기 수평 스타트펄스의 공급라인에 접속하는 제 1 선택스위치와,
    상기 전환신호가 상기 제 2 스캔동작을 지시하고 있는 경우에, 상기 제 2 전송라인을 상기 수평 스타트펄스의 공급라인에 접속하는 제 2 선택스위치와,
    상기 수평 스타트펄스의 공급라인과 비접속상태에 있는 상기 제 1 전송라인 또는 상기 제 2 전송라인을, 해당 제 1 전송라인 또는 상기 제 2 전송라인이 접속되는 상기 제 4 스위치 또는 상기 제 5 스위치를 비도통상태로 유지할 수 있는 전위로 유지하는 전위설정수단을 구비한 것을 특징으로 하는 투사형 표시장치.
  26. 제 22 항에 있어서,
    상기 수평스캐너의 시프트 레지스터에서의 시프트단의 수는 짝수인 것을 특징으로 하는 투사형 표시장치.
  27. 제 23 항에 있어서,
    상기 제어회로에서 생성된 클록신호 및 반전클록신호에 따라서, 해당 클록신호 및 반전클록신호에 대하여 주기가 같고 듀티비가 작은 제 2 클록신호 및 제 2 반전클록신호를 생성하여, 상기 수평스캐너 및 모니터회로에 공급하는 클록생성수단을 더 구비하고,
    상기 수평스캐너의 제 1 스위치군의 각 스위치 및 상기 모니터회로의 제 4 스위치 또는 제 5 스위치는, 상기 클록생성수단에 의한 제 2 클록신호 또는 제 2 반전클록신호를 샘플링하는 것을 특징으로 하는 투사형 표시장치.
  28. 제 22 항에 있어서,
    상기 화소의 표시엘리먼트가 액정셀인 것을 특징으로 하는 투사형 표시장치.
  29. 제 1 전위로 유지된 모니터라인과,
    적어도 수평주사의 기준이 되는 서로 역상의 제 1 클록신호 및 제 1 반전클록신호를 생성하고, 상기 모니터라인의 전위변화를 모니터하고, 해당 전위변화의 타이밍의 변화에 따라서 적어도 상기 제 1 클록신호 및 제 1 반전클록신호의 생성타이밍을 보정하는 제어회로와,
    상기 제어회로에서 생성된 상기 제 1 클록신호 및 제 1 반전클록신호에 따라서, 해당 제 1 클록신호 및 제 1 반전클록신호에 대하여 주기가 같고 듀티비가 작은 제 2 클록신호 및 제 2 반전클록신호를 생성하는 클록생성회로와,
    복수의 화소가 매트릭스형으로 배치되어, 화소열마다 신호라인이 배선된 화소부와, 수평스캐너와, 모니터회로를 적어도 포함하는 표시패널과,
    상기 표시패널에 빛을 조사하는 조사수단과,
    상기 표시패널을 투과한 빛을 스크린상에 투영하는 투영수단을 구비하고,
    상기 표시패널의 수평스캐너는,
    복수의 시프트단이 종속접속되어, 전환신호에 따라서 초단으로부터 최종단으로 순차로 시프트하는 제 1 스캔동작과 최종단으로부터 초단으로 순차로 시프트하는 제 2 스캔동작을 전환하고, 상기 제 1 스캔동작시 또는 제 2 스캔동작시에, 상기 클록신호 및 반전클록신호에 동기하여 시프트단으로부터 시프트펄스를 순차 출력하는 시프트 레지스터와,
    상기 시프트 레지스터의 대응하는 시프트단으로부터 출력되는 상기 시프트펄스에 응답하여 상기 제 2 클록신호 및 제 2 반전클록신호를 교대로 순차 샘플링하여, 샘플홀드펄스로서 출력하는 제 1 스위치군과,
    비디오신호를 상기 제 1 스위치군의 스위치에 의한 샘플홀드펄스에 응답하여 순차 샘플링하여 상기 화소부의 대응하는 신호라인에 공급하는 제 2 스위치군을 구비하고,
    상기 표시패널의 모니터회로는,
    상기 전환신호를 받고, 해당 전환신호가 상기 제 1 스캔동작을 지시하고 있는 경우에는, 상기 제 1 클록신호와 제 1 반전클록신호 사이에서, 상기 수평스캐너에서의 시프트 레지스터의 초단 시프트단이 샘플링한 신호와 위상이 다른 신호를 샘플링하고, 상기 전환신호가 상기 제 2 스캔동작을 지시하고 있는 경우에는, 상기 제 1 클록신호와 제 1 반전클록신호 사이에서, 상기 수평스캐너에서의 시프트 레지스터의 최종 시프트단이 샘플링한 신호와 위상이 다른 신호를 샘플링하여, 샘플홀드펄스로서 출력하는 셀렉터부와,
    상기 셀렉터부에 의한 샘플홀드펄스에 응답하여 상기 모니터라인의 전위를 제 2 전위로 설정하는 제 3 스위치를 구비한 것을 특징으로 하는 투사형 표시장치.
  30. 제 29 항에 있어서,
    상기 셀렉터부는, 선택펄스를 받아 상기 클록신호를 샘플링하여, 샘플홀드펄스로서 상기 제 3 스위치에 출력하는 제 4 스위치와,
    상기 선택펄스를 받아 상기 반전클록신호를 샘플링하여, 샘플홀드펄스로서 상기 제 3 스위치에 출력하는 제 5 스위치와,
    상기 전환신호를 받아, 해당 전환신호가 상기 제 1 스캔동작을 지시하고 있는 경우에는, 상기 선택펄스를 상기 제 4 스위치에 출력하고, 그 전환신호가 상기 제 2 스캔동작을 지시하고 있는 경우에는, 상기 선택펄스를 상기 제 5 스위치에 출력하는 셀렉터를 구비한 것을 특징으로 하는 투사형 표시장치.
  31. 제 30 항에 있어서,
    상기 제 1 스캔동작 및 상기 제 2 스캔동작은, 수평 스타트펄스를 받아서 개시되고, 해당 수평 스타트펄스는, 상기 제 1 스캔동작시에는 상기 시프트 레지스터의 초단 시프트단 및 상기 모니터회로에 공급되고, 상기 제 2 스캔동작시에는 상기 시프트 레지스터의 최종 시프트단 및 상기 모니터회로에 공급되고,
    상기 모니터회로의 셀렉터는, 상기 전환신호에 따라서 상기 수평 스타트펄스를 상기 선택펄스로서 상기 제 4 스위치 또는 제 5 스위치에 공급하는 것을 특징으로 하는 투사형 표시장치.
  32. 제 31 항에 있어서,
    상기 셀렉터는,
    상기 수평 스타트펄스를 상기 선택펄스로서 상기 제 4 스위치에 전송하는 제 1 전송라인과,
    상기 수평 스타트펄스를 상기 선택펄스로서 상기 제 5 스위치에 전송하는 제 2 전송라인과,
    상기 전환신호가 상기 제 1 스캔동작을 지시하고 있는 경우에, 상기 제 1 전송라인을 상기 수평 스타트펄스의 공급라인에 접속하는 제 1 선택스위치와,
    상기 전환신호가 상기 제 2 스캔동작을 지시하고 있는 경우에, 상기 제 2 전송라인을 상기 수평 스타트펄스의 공급라인에 접속하는 제 2 선택스위치와,
    상기 수평 스타트펄스의 공급라인과 비접속상태에 있는 상기 제 1 전송라인 또는 상기 제 2 전송라인을, 해당 제 1 전송라인 또는 상기 제 2 전송라인이 접속되는 상기 제 4 스위치 또는 상기 제 5 스위치를 비도통상태로 유지할 수 있는 전위로 유지하는 전위설정수단을 구비한 것을 특징으로 하는 투사형 표시장치.
  33. 제 29 항에 있어서,
    상기 수평스캐너의 시프트 레지스터에서의 시프트단의 수는 짝수인 것을 특징으로 하는 투사형 표시장치.
  34. 제 29 항에 있어서,
    상기 화소의 표시엘리먼트가 액정셀인 것을 특징으로 하는 투사형 표시장치.
  35. 제 1 전위로 유지된 모니터라인과,
    적어도 수평주사의 기준이 되는 서로 역상의 클록신호 및 반전클록신호를 생성하고, 상기 모니터라인의 전위변화를 모니터하고, 해당 전위변화의 타이밍의 변화에 따라서 적어도 상기 클록신호 및 반전클록신호의 생성타이밍을 보정하는 제어회로와,
    복수의 화소가 매트릭스형으로 배치되어, 화소열마다 신호라인이 배선된 화소부와, 수평스캐너와, 제 1 모니터회로와, 제 2 모니터회로를 포함하는 표시패널과,
    상기 표시패널에 빛을 조사하는 조사수단과,
    상기 표시패널을 투과한 빛을 스크린상에 투영하는 투영수단을 구비하고,
    상기 표시패널의 수평스캐너는,
    복수의 시프트단이 종속접속되어, 전환신호에 따라서 초단으로부터 최종단으로 순차로 시프트하는 제 1 스캔동작과 최종단으로부터 초단으로 순차로 시프트하는 제 2 스캔동작을 전환하고, 상기 제 1 스캔동작시 또는 제 2 스캔동작시에, 상기 클록신호 및 반전클록신호에 동기하여 시프트단으로부터 시프트펄스를 순차 출력하는 시프트 레지스터와,
    상기 시프트 레지스터의 대응하는 시프트단으로부터 출력되는 상기 시프트 펄스에 응답하여 상기 클록신호 및 반전클록신호를 교대로 순차 샘플링하여, 샘플홀드펄스로서 출력하는 제 1 스위치군과,
    비디오신호를 상기 제 1 스위치군의 스위치에 의한 샘플홀드펄스에 응답하여 순차 샘플링하여 상기 화소부의 대응하는 신호라인에 공급하는 제 2 스위치군을 구비하고,
    상기 표시패널의 제 1 모니터회로는,
    상기 제 1 스캔동작시에, 상기 수평스캐너에서의 시프트 레지스터의 최종 시프트단에 접속되어, 해당 최종 시프트단에 의한 신호를 시프트인하면, 상기 클록신호 및 반전클록신호에 동기하여 시프트 펄스를 출력하는 시프트단과,
    상기 시프트단으로부터 출력되는 상기 시프트 펄스에 응답하여 상기 클록신호 및 반전클록신호 중, 상기 최종 시프트단이 샘플링한 신호와 다른 신호를 샘플링하여, 샘플홀드펄스로서 출력하는 제 3 스위치와,
    상기 제 3 스위치에 의한 샘플홀드펄스에 응답하여 상기 모니터라인의 전위를 제 2 전위로 설정하는 제 4 스위치를 구비하고,
    상기 표시패널의 제 2 모니터회로는,
    상기 제 2 스캔동작시에, 상기 수평스캐너에서의 시프트 레지스터의 초단 시프트단에 접속되어, 해당 초단 시프트단에 의한 신호를 시프트인하면, 상기 클록신호 및 반전클록신호에 동기하여 시프트 펄스를 출력하는 시프트단과,
    상기 시프트단으로부터 출력되는 상기 시프트 펄스에 응답하여 상기 클록신호 및 반전클록신호 중, 상기 초단 시프트단이 샘플링한 신호와 다른 신호를 샘플링하여, 샘플홀드펄스로서 출력하는 제 5 스위치와,
    상기 제 5 스위치에 의한 샘플홀드펄스에 응답하여 상기 모니터라인의 전위를 제 2 전위로 설정하는 제 6 스위치를 구비한 것을 특징으로 하는 투사형 표시장치.
  36. 제 35 항에 있어서,
    상기 제 1 스캔동작 및 상기 제 2 스캔동작은, 수평 스타트 펄스를 받아 개시되고, 해당 수평 스타트 펄스는, 상기 제 1 스캔동작시에는 상기 시프트 레지스터의 초단 시프트단에 공급되고, 상기 제 2 스캔 동작시에는 상기 시프트 레지스터의 최종 시프트단에 공급되며, 상기 제 1 모니터회로 및 상기 제 2 모니터회로에는 공급되지 않는 것을 특징으로 하는 투사형 표시장치.
  37. 제 35 항에 있어서,
    상기 제 1 모니터회로는, 상기 수평스캐너의 최종 시프트단의 배치위치의 근방에배치되고,
    상기 제 2 모니터회로는, 상기 수평스캐너의 초단 시프트단의 배치위치의 근방에 배치된 것을 특징으로 하는 투사형 표시장치.
  38. 제 35 항에 있어서,
    상기 모니터라인은, 상기 제 1 모니터회로와 상기 제 2 모니터회로에서 공용하고 있는 것을 특징으로 하는 투사형 표시장치.
  39. 제 35 항에 있어서,
    상기 모니터라인은, 개별적으로 상기 제 1 모니터회로에 접속된 제 1 모니터라인과 상기 제 2 모니터회로에 접속된 제 2 모니터라인에 형성된 것을 특징으로 하는 투사형 표시장치.
  40. 제 35 항에 있어서,
    상기 수평스캐너의 시프트 레지스터에서의 시프트단의 수는 짝수인 것을 특징으로 하는 투사형 표시장치.
  41. 제 35 항에 있어서,
    상기 제어회로에서 생성된 클록신호 및 반전클록신호에 따라서, 해당 클록신호 및 반전클록신호에 대하여 주기가 같고 듀티비가 작은 제 2 클록신호 및 제 2 반전클록신호를 생성하여, 상기 수평스캐너, 제 1 모니터회로 및 제 2 모니터회로에 공급하는 클록생성수단을 더 구비하고,
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