KR20110139158A - 쌍방향 시프트 레지스터, 및 이것을 이용한 화상 표시 장치 - Google Patents

쌍방향 시프트 레지스터, 및 이것을 이용한 화상 표시 장치 Download PDF

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Abstract

쌍방향 시프트 레지스터는, 종속 접속된 복수의 단위 레지스터 회로로부터 순방향 및 역방향 중 어느 하나의 시프트 순서로 펄스를 출력한다. 단위 레지스터 회로(38)의 각 단에 있어서, 세트 단자 NSF는 1개 전의 단, 세트 단자 NSB는 1개 후의 단, 리셋 단자 NRF는 2개 후의 단, 리셋 단자 NRB는 2개 전의 단의 출력에 각각 접속된다. 단위 레지스터 회로(38)는 어느 하나의 세트 단자에 펄스가 입력되면 기준점을 H 레벨로 설정하고, 어느 하나의 리셋 단자에 펄스가 입력되면 기준점을 L 레벨로 설정한다. 시프트 방향에 따라서 클럭 신호의 상(相)간의 위상의 변화 순서가 반전되고, 또한 스타트 트리거 신호를 선두단, 후미단 중 어느 것에 인가할지가 절환된다.

Description

쌍방향 시프트 레지스터, 및 이것을 이용한 화상 표시 장치{INTERACTIVE SHIFT REGISTER AND IMAGE DISPLAY APPARATUS USING THE INTERACTIVE SHIFT REGISTER}
본 발명은, 펄스의 출력 순서를 절환할 수 있는 쌍방향 시프트 레지스터, 및 이것을 이용하여 주사선마다의 구동을 행하는 화상 표시 장치에 관한 것이다.
액정 표시 장치의 고해상도화는, 그 표시부의 화소의 배열 밀도의 향상에 의해 실현되고, 그것과 더불어 화소 회로에 신호를 공급하는 각종 신호선의 배열의 배열 피치는 좁아진다. 화소의 주사선에 대응하여 설치되는 게이트선은, 표시 영역의 측부에서 게이트선 구동 회로에 접속된다. 게이트선 구동 회로는, 화소 회로에의 데이터의 기입을 가능하게 하는 전압을 주사선마다 순번대로 출력하는 시프트 레지스터를 구비한다. 고해상도화에 수반하여, 그 시프트 레지스터의 각 단을 구성하는 단위 레지스터 회로도 축소하는 것이 요구된다.
통상은, 수직 주사 방향에 있어서의 화상 데이터의 입력 순서에 대응시켜, 게이트선에의 전압 인가는 화상의 위로부터 아래로 향한 순번으로 행해지지만, 시프트 레지스터를 쌍방향으로 구동 가능하게 하면, 입력 화상 데이터를 아래로부터 위로 향한 주사선의 순번으로 화소 회로에 기입할 수 있다. 이에 의해, 화상 데이터를 버퍼하는 프레임 메모리 등을 설치하여 거기서 화상 데이터의 순서를 바꾼다고 하는 구성에 비해 간이한 구조로, 표시하는 화상의 방향을 바꿀 수 있다.
게이트선 구동 회로 등에 이용되는 시프트 레지스터는, 종속 접속된 복수단의 단위 레지스터 회로로 이루어지고, 기본적으로 각 단의 단위 레지스터 회로가 그 단위 레지스터 회로열의 한쪽 끝으로부터 다른 쪽 끝을 향하여 순번대로 펄스를 1회 출력하는 동작을 수직 주사 등에 연동하여 행한다.
도 14는, 단위 레지스터 회로의 기본 구성을 도시하는 회로도이다(일본 특허 공개 제2004-157508호 공보, 및 일본 특허 공개 제2009-272037호 공보 참조). 제n단인 단위 레지스터 회로의 출력 단자(GOUT[n])와 클럭 신호원 CK와의 사이에는, 출력 트랜지스터 M1이, 또한 단자(GOUT[n])와 전원 VOFF와의 사이에는 트랜지스터 M2가 접속된다. 도 15는, 도 14에 도시한 단위 레지스터 회로의 동작을 설명하는 신호 파형도이다. 단위 레지스터 회로에 전단의 출력 펄스 GOUT[n-1]가 입력되면, M1의 게이트에 연결되는 노드 N3(캐패시터 C의 한쪽 끝)은 전원 VON에 접속되고, 노드 N3의 전위는 트랜지스터를 온하는 전위인 High(H) 레벨로 인상된다. 또한, N3이 H 레벨일 때, 노드 N4는 전원 VOFF에 접속되어 트랜지스터를 오프하는 전위인 Low(L) 레벨로 설정되고, M2는 오프 상태로 된다. 이와 같이 하여, 단위 레지스터 회로는 세트 상태로 된다. 이 상태에서, 클럭 신호 CKV(CK)가 L 레벨로부터 H 레벨로 천이하면, M1의 소스-게이트간에 접속된 캐패시터 C를 통하여 N3의 전위가 더 상승하고, 클럭 신호 CKV의 H 레벨이 단자 GOUT[n]로부터 출력된다.
한편, 클럭 신호 CKV의 H 레벨로부터 L 레벨로의 천이에서는, N3의 전위는 저하하고, 또한 출력 단자 GOUT[n]의 전압도 저하한다. 이 때, 제(n+1)단에의 클럭 신호 CKB의 상승에 연동하여, 후단의 출력 신호 GOUT[n+1]에 펄스가 생성되고 제n단의 단위 레지스터 회로에 입력된다. 이 GOUT[n+1]의 펄스는 N3의 전위를 저하시킨다. 이에 의해, N4의 전위가 인상되어, M2가 온 상태로 되고 출력 단자를 VOFF에 접속한다. 이들의 동작에 의해, 출력 신호 GOUT[n]의 펄스의 출력이 종료된다.
쌍방향의 구동을 실현하기 위해, 순방향시에 이용하는 구성과 역방향시에 이용하는 구성과의 양방을 단위 레지스터 회로에 설치하고, 또한 그들을 절환하는 스위치 소자를 그 단위 레지스터 회로에 내장하는 것이 행해진다. 그와 같은 단위 레지스터 회로를 채용하는 쌍방향 시프트 레지스터는 소형화가 어렵고, 또한, 화상 표시 장치의 고해상도화에 적합하지 않는다고 하는 문제가 있었다.
또한, 각 단의 출력 펄스의 종료 타이밍에서는, 노드 N3의 전위는, H 레벨보다 높은 전위로부터 L 레벨로 단숨에 인하됨과 함께, 트랜지스터 M2가 온한다. 이와 같은 동작은, 그 동작을 야기하는 각 신호의 타이밍이나 파형을 정밀도 좋게 제어하지 않으면, 그 타이밍에서의 동작 불안정을 발생시키기 쉽다. 예를 들면, 출력 트랜지스터 M1이 완전하게 오프되기 전에, 트랜지스터 M2가 온하기 시작하여, 전원 VON으로부터 VOFF에의 관통 전류가 발생할 가능성이 있다고 하는 문제가 있다.
본 발명은 상기 문제점을 해결하기 위해 이루어진 것으로, 간단한 회로 구성이고, 또한 안정된 시프트 동작을 쌍방향으로 행할 수 있는 쌍방향 시프트 레지스터, 및 그것을 이용한 화상 표시 장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 쌍방향 시프트 레지스터는, m단(m은 3이상의 정수임)에 종속 접속되는 단위 레지스터 회로를 포함하고, 각 단이 상기 종속 접속의 순서에 따라서 인가되는 n상(n은 3이상의 정수임)의 클럭 펄스에 동기하여 순번대로 구동되는 시프트 레지스터부를 갖는다. 제k단(여기서의 k는 1≤k≤m인 정수임)의 상기 단위 레지스터 회로는, 그 단위 레지스터 회로의 기준점이 제1 전위인 상태에서, 입력되는 상기 클럭 펄스에 동기하여 출력 펄스 Pk를 출력하는 출력 회로와, 세트 신호가 입력되면 상기 기준점의 전위를 상기 제1 전위로 설정하는 세트 회로와, 리셋 신호가 입력되면 상기 기준점의 전위를 상기 제2 전위로 설정하는 리셋 회로를 갖는다. αf, αb, βf 및 βb를 αf<βb<n 또한 αb<βf<n인 자연수로서, 제k단(여기서 k는 1≤k≤m인 정수임)의 상기 단위 레지스터 회로는 또한, 상기 세트 신호의 입력 단자로서 상기 출력 펄스 Pk-αf(단 k>αf)가 입력되는 순방향 세트 단자 및 상기 출력 펄스 Pk+αb(단 k≤m-αb)가 입력되는 역방향 세트 단자와, 상기 리셋 신호의 입력 단자로서 상기 출력 펄스 Pk+βf(단 k≤m-βf)가 입력되는 순방향 리셋 단자 및 상기 출력 펄스 Pk-βb(단 k>βb)가 입력되는 역방향 리셋 단자를 구비한다.
다른 본 발명에 따른 쌍방향 시프트 레지스터는, m단(m은 3이상의 정수임)에 종속 접속된 단위 레지스터 회로를 포함하고, 제k단(k는 1≤k≤m인 정수임)의 출력 펄스 Pk를 순방향 및 역방향 중 어느 하나의 시프트 순서로 출력하는 시프트 레지스터부와, n상(n은 3이상의 정수임)의 클럭 펄스를 상기 시프트 레지스터부의 순시프트 동작시에는 상기 순방향으로 순번대로, 한편, 역시프트 동작시에는 상기 역방향으로 순번대로 각각 상기 시프트 레지스터부의 각 단에 공급하는 클럭 신호 생성부와, 상기 순시프트의 개시시에 순방향 트리거 신호를 생성하고, 상기 역시프트의 개시시에 역방향 트리거 신호를 생성하는 트리거 신호 생성부를 갖는다. 상기 제k단의 단위 레지스터 회로는, 순방향 세트 단자 및 역방향 세트 단자와, 순방향 리셋 단자 및 역방향 리셋 단자와, 어느 하나의 상기 세트 단자에 세트 신호가 입력되면 기준점의 전위를 상기 제1 전위로 설정하는 세트 회로와, 어느 하나의 상기 리셋 단자에 리셋 신호가 입력되면 상기 기준점의 전위를 상기 제2 전위로 설정하는 리셋 회로와, 상기 기준점이 제1 전위인 상태에서는, 입력되는 상기 클럭 펄스에 동기하여 상기 출력 펄스 Pk를 출력하는 출력 회로를 구비한다. αf, αb, βf 및 βb를 αf<βb<n 또한 αb<βf<n인 자연수로서, 상기 제k단의 상기 세트 회로는, 상기 순방향 세트 단자에 출력 펄스 Pk-αf(단 k>αf) 및 상기 순방향 트리거 신호(단 k≤αf)를, 한편, 상기 역방향 세트 단자에 출력 펄스 Pk+αb(단 k≤m-αb) 및 상기 역방향 트리거 신호(단 k>m-αb)가 각각 상기 세트 신호로서 입력되고, 상기 제k단의 상기 리셋 회로는, 상기 순방향 리셋 단자에 출력 펄스 Pk+βf(단 k≤m-βf)를, 한편, 상기 역방향 리셋 단자에 출력 펄스 Pk-βb(단 k>βb)가 각각 상기 리셋 신호로서 입력된다.
또 다른 본 발명에 따른 쌍방향 시프트 레지스터는, 상기 αf 및 αb가 1인 것이다.
다른 본 발명에 따른 쌍방향 시프트 레지스터에 있어서는, 제(αf+1)단 내지 제m단의 상기 단위 레지스터 회로가, 상기 순방향 트리거 신호가 입력되면 상기 기준점을 상기 제2 전위로 설정하는 회로를 구비하고, 제1단 내지 제(m-αb)단의 상기 단위 레지스터 회로가, 상기 역방향 트리거 신호가 입력되면 상기 기준점을 상기 제2 전위로 설정하는 회로를 구비한다.
또 다른 본 발명에 따른 쌍방향 시프트 레지스터에 있어서는, 제(m-βf+1)단 내지 제m단의 상기 순방향 리셋 단자가, 상기 순방향 트리거 신호가 상기 리셋 신호로서 입력되고, 제1단 내지 제βb단의 상기 역방향 리셋 단자가, 상기 역방향 트리거 신호가 상기 리셋 신호로서 입력된다.
이 쌍방향 시프트 레지스터에 있어서, 상기 단위 레지스터 회로가, 각각 상기 기준점과 상기 제2 전위의 전원과의 사이에 배치되고, 게이트 단자에 상기 리셋 신호가 인가되면 온하여 상기 기준점에 상기 전원을 접속하는 트랜지스터로서, 상기 순방향 리셋 단자에 상기 게이트 단자가 접속된 제1 트랜지스터 및 상기 역방향 리셋 단자에 상기 게이트 단자가 접속된 제2 트랜지스터를 갖고, 상기 트리거 신호 생성부가, 상기 순시프트의 반복 동작의 사이에서, 상기 제2 트랜지스터를 온하는 신호를 상기 제1단 내지 제βb단의 상기 역방향 리셋 단자에 인가하고, 상기 역시프트의 반복 동작의 사이에서, 상기 제1 트랜지스터를 온하는 신호를 상기 제(m-βf+1)단 내지 제m단의 상기 순방향 리셋 단자에 인가하는 구성으로 할 수 있다.
본 발명에 따른 화상 표시 장치는, 복수의 주사선에 대응하여 매트릭스 형상으로 배치된 복수의 화소 회로와, 상기 주사선마다 설치되고, 상기 화소 회로에의 영상 데이터의 기입을 제어하는 게이트 신호를 공급하는 복수의 게이트 신호선과, 상기 본 발명에 따른 쌍방향 시프트 레지스터를 이용하여, 상기 각 게이트 신호선에의 상기 게이트 신호를, 상기 시프트 레지스터부의 복수단 중 그 게이트 신호선에 대응지어진 단으로부터 출력되는 상기 출력 펄스에 기초하여 생성하는 게이트 신호선 구동 회로를 갖는다.
본 발명에 따르면, 간단한 회로 구성이고, 또한 안정된 시프트 동작을 쌍방향으로 행할 수 있는 쌍방향 시프트 레지스터, 및 그것을 이용한 화상 표시 장치가 얻어진다.
도 1은 제1 실시 형태에 따른 화상 표시 장치의 구성을 도시하는 모식도.
도 2는 제1 실시 형태에 따른 쌍방향 시프트 레지스터의 구성을 도시하는 모식도.
도 3은 제1 실시 형태에 따른 쌍방향 시프트 레지스터의 제1단의 단위 레지스터 회로의 개략의 회로도.
도 4는 제1 실시 형태에 따른 쌍방향 시프트 레지스터의 제2단의 단위 레지스터 회로의 개략의 회로도.
도 5는 제1 실시 형태에 따른 쌍방향 시프트 레지스터의 제λ단의 단위 레지스터 회로의 개략의 회로도.
도 6은 제1 실시 형태에 따른 쌍방향 시프트 레지스터의 제(N-1)단의 단위 레지스터 회로의 개략의 회로도.
도 7은 제1 실시 형태에 따른 쌍방향 시프트 레지스터의 제N단의 단위 레지스터 회로의 개략의 회로도.
도 8은 제1 실시 형태에 따른 쌍방향 시프트 레지스터의 순시프트 동작에서의 각종 신호의 파형을 나타내는 타이밍도.
도 9는 제1 실시 형태에 따른 쌍방향 시프트 레지스터의 역시프트 동작에서의 각종 신호의 파형을 나타내는 타이밍도.
도 10은 제2 실시 형태에 따른 화상 표시 장치의 구성을 도시하는 모식도.
도 11은 제2 실시 형태에 따른 쌍방향 시프트 레지스터의 구성을 도시하는 모식도.
도 12는 제3 실시 형태에 따른 쌍방향 시프트 레지스터의 구성을 도시하는 모식도.
도 13은 제3 실시 형태에 따른 쌍방향 시프트 레지스터의 단위 레지스터 회로의 개략의 회로도.
도 14는 종래의 단위 레지스터 회로의 구성을 도시하는 회로도.
도 15는 종래의 단위 레지스터 회로의 동작을 설명하는 신호 파형도.
이하, 본 발명의 실시 형태(이하 실시 형태라고 함)에 대해서, 도면에 기초하여 설명한다.
[제1 실시 형태]
도 1은, 제1 실시 형태에 따른 화상 표시 장치(10)의 구성을 도시하는 모식도이다. 화상 표시 장치(10)는 예를 들면, 액정 디스플레이 등이다. 화상 표시 장치(10)는, 복수의 화소 회로(12), 게이트선 구동 회로(14), 데이터선 구동 회로(16) 및 제어 회로(18)를 갖는다.
화소 회로(12)는 표시부에, 화소에 대응하여 매트릭스 형상으로 배열된다.
게이트선 구동 회로(14)에는 수직 방향(열 방향)으로 배열되는 복수의 게이트 신호선(20)이 접속된다. 각 게이트 신호선(20)에는, 수평 방향(행 방향)으로 배열되는 복수의 화소 회로(12)가 접속된다. 게이트선 구동 회로(14)는 복수의 게이트 신호선(20)에 순번대로 게이트 신호를 출력하여, 그 게이트 신호선(20)에 접속되는 화소 회로(12)를 데이터 기입 가능하게 한다.
데이터선 구동 회로(16)에는 수평 방향으로 배열되는 복수의 데이터선(22)이 접속된다. 각 데이터선(22)에는, 수직 방향으로 배열되는 복수의 화소 회로(12)가 접속된다. 데이터선 구동 회로(16)는 1 주사선에 대응하는 화상 데이터로부터 그 주사선을 구성하는 복수의 화소 각각에 대응하는 신호를 생성하여 복수의 데이터선(22)에 출력한다. 각 데이터선(22)에 출력된 화소 신호는, 게이트 신호에 의해 기입 가능하게 되어 있는 화소 회로(12)에 기입되고, 각 화소 회로(12)는 기입된 화소 신호에 따라서 화소로부터 출사되는 광량을 제어한다.
제어 회로(18)는, 게이트선 구동 회로(14) 및 데이터선 구동 회로(16)의 동작을 제어한다.
화상 표시 장치(10)는 게이트선 구동 회로(14)로서 표시부의 좌측부에 배치되는 게이트선 구동 회로(14L)와, 우측부에 배치되는 게이트선 구동 회로(14R)를 구비하고, 게이트선 구동 회로(14R)는 홀수행의 게이트 신호선(20)에, 또한 게이트선 구동 회로(14L)는 짝수행의 게이트 신호선(20)에 게이트 신호를 공급한다. 게이트선 구동 회로(14) 및 제어 회로(18)는 쌍방향 시프트 레지스터를 구성하고, 게이트 신호를 게이트 신호선(20)에 공급하는 순서를, 표시부의 상측으로부터 하측을 향하는 순방향과, 하측으로부터 상측을 향하는 역방향으로 절환할 수 있다.
도 2는, 화상 표시 장치(10)의 게이트 신호선(20)의 주사에 이용하는 쌍방향 시프트 레지스터(30)의 구성을 도시하는 모식도이다. 쌍방향 시프트 레지스터(30)는, 시프트 레지스터부(32), 클럭 신호 생성부(34) 및 트리거 신호 생성부(36)를 포함하여 구성된다. 시프트 레지스터부(32)는 게이트선 구동 회로(14)에 설치되고, 클럭 신호 생성부(34) 및 트리거 신호 생성부(36)는 예를 들면 제어 회로(18)에 설치된다. 시프트 레지스터부(32)는 종속 접속된 복수단의 단위 레지스터 회로(38)로 이루어진다.
도 2는, 예로 들어, 쌍방향 시프트 레지스터(30)에 있어서의 우측의 게이트선 구동 회로(14R)에 설치되는 시프트 레지스터부(32)에 관계되는 부분을 나타내고 있다. 게이트선 구동 회로(14R)는 홀수행, 즉 2행마다의 게이트 신호선(20)을 2H(H는 1행의 수평 주사 기간임) 어긋난 타이밍에서 순차 구동한다. 한편, 게이트선 구동 회로(14L)는 짝수행의 게이트 신호선(20)을 홀수행과는 1H 어긋난 타이밍에서 순차 구동한다. 한쪽측의 게이트선 구동 회로(14)의 시프트 레지스터부(32)는 4상의 클럭으로 구동하는 구성으로 하지만, 상술한 바와 같이 양측에서 위상이 서로 1H 어긋난 구동으로 하기 위해, 클럭 신호 생성부(34)는 8상의 클럭 신호 V1∼V8을 생성한다. 각 클럭 신호에는 8H 주기로 2H 폭의 펄스가 발생되고, 위상이 인접하는 클럭 신호끼리, 즉 Vj와 V(j+1)은 1H 기간의 위상차로 설정된다. 즉, 위상이 인접하는 클럭 펄스는, H 레벨로 유지되는 2H 기간 중 1H 기간이 서로 오버랩한다. 클럭 신호 생성부(34)는, 각각 2H씩 위상이 어긋난 신호의 조(組)인 V1, V3, V5, V7로 이루어지는 제1 세트와 V2, V4, V6, V8로 이루어지는 제2 세트로 나누고, 제1 세트를 게이트선 구동 회로(14R)에 공급하고, 제2 세트를 게이트선 구동 회로(14L)에 공급한다. 각 단의 단위 레지스터 회로(38)는 복수상의 클럭 신호 중 그 단의 출력 펄스의 타이밍을 정하는 위상의 클럭 신호(출력 제어 클럭 신호)를 1개 대응짓을 수 있다.
클럭 신호 생성부(34)는 클럭 펄스를, 시프트 레지스터부(32)의 순시프트 동작시에는 순방향으로 순번대로, 즉 V1, V2, …, V8, V1, …의 순서로 생성한다. 한편, 역시프트 동작시에는 역방향으로 순번대로, 즉 V8, V7, …, V1, V8, …의 순서로 생성한다. 클럭 신호 생성부(34)는 생성한 클럭 펄스를 게이트선 구동 회로(14R) 및 게이트선 구동 회로(14L) 각각의 시프트 레지스터부(32)의 각 단에 공급한다. 클럭 신호 생성부(34)는, 게이트선 구동 회로(14R)에는 선두단(상측)으로부터 후미단(하측)을 향하여 V1, V3, V5, V7, V1, …의 순서로 1단씩 위상을 바꾼 클럭 신호를 출력 제어 클럭 신호로서 공급한다. 게이트선 구동 회로(14L)에서는 그 순서는 V2, V4, V6, V8, V2, …으로 설정된다.
트리거 신호 생성부(36)는, 순시프트의 개시시에 순방향 트리거 신호 VSTF를 생성하고, 역시프트의 개시시에 역방향 트리거 신호 VSTB를 생성한다. 구체적으로는, 순시프트의 개시시에, 신호 VSTF에 H 레벨로 기동하는 펄스를 발생시키고, 역시프트의 개시시에, 신호 VSTB에 H 레벨로 기동하는 펄스를 발생시킨다.
시프트 레지스터부(32)는, 이미 설명한 바와 같이 복수의 단위 레지스터 회로(38)를 종속 접속한 구성을 갖는다. 각 단위 레지스터 회로(38)는 그 출력 단자로부터 펄스를 출력한다. 시프트 레지스터부(32)는 단위 레지스터 회로(38)의 각 단으로부터, 순시프트 동작에서는 선두단으로부터 순번대로 펄스를 출력하고, 역시프트 동작에서는 후미단으로부터 순번대로 펄스를 출력한다.
시프트 레지스터부(32)를 구성하는 복수단의 단위 레지스터 회로(38)에는, 출력 단자에 게이트 신호선(20)이 접속되는 주요단과, 주요단으로 이루어지는 열의 선두 및 후미에 부가되고, 게이트 신호선(20)이 접속되지 않는 더미단이 포함된다. 시프트 레지스터부(32)의 총단수를 N으로 나타낸다. 총단수 N의 값은, 화상 표시 장치(10)의 주사선수, 즉 게이트 신호선(20)의 개수와, 선두 더미단 및 후미 더미단의 단수에 따라서 정해진다. 본 실시 형태에서는 더미단을 선두 및 후미에 각각 2단 설치한다. 게이트선 구동 회로(14R)측의 제k단의 단위 레지스터 회로(38)의 출력을 G(2k-1)(k는 1≤k≤N인 자연수임)로 나타내면, 더미단의 출력인 G1, G3, G(2N-3), G(2N-1)은 게이트 신호선(20)에 출력되지 않고, 주요단인 제λ단(λ는 3≤λ≤N-2인 자연수임)의 출력 G(2λ-1)이 게이트 신호선(20)에 출력된다.
또한, 게이트선 구동 회로(14L)측의 제k단의 단위 레지스터 회로(38)의 출력을 G(2k)로 나타내면, 더미단의 출력인 G2, G4, G(2N-2), G(2N)은 게이트 신호선(20)에 출력되지 않고, 주요단인 제λ단의 출력 G(2λ)가 게이트 신호선(20)에 출력된다.
도 2에는 각 단위 레지스터 회로(38)의 각 입출력 단자의 접속 관계가 나타내져 있다. 또한, 표기를 간소하게 하기 위해 클럭 신호에 대해서 예를 들면 V(2λ-1) 등의 기호를 이용한다. 이 표기에 있어서, 8을 초과하는 수 ξ로 상(相)이 표현되는 클럭 신호 Vξ는, ξ를 8로 나누었을 때의 잉여 ξ를 이용하여 표현되는 클럭 신호 Vξ를 의미하는 것으로 한다.
도 3∼도 7은 단위 레지스터 회로(38)의 개략의 회로도이며, 도 3은 제1단, 도 4는 제2단, 도 5는 제λ단, 도 6은 제(N-1)단, 도 7은 제N단의 단위 레지스터 회로(38)를 나타내고 있다.
우선, 도 5에 도시한 주요단(제λ단)의 단위 레지스터 회로(38)를 참조하면서, 제k단(1≤k≤N)의 단위 레지스터 회로(38)의 기본 구성을 설명하고, 그 후, 더미단(k=1, 2, N-1, N)의 단위 레지스터 회로(38)의 구성에 대해서, 기본 구성과의 상위점을 중심으로 설명한다.
제k단의 단위 레지스터 회로(38)는, n채널의 트랜지스터 T1F, T1B, T2∼T6, T7F, T7B, T9F, T9B, T10F, T10B 및 캐패시터 C1, C3을 포함하여 구성된다.
제k단의 단위 레지스터 회로(38)는, 자기단의 펄스 G(2k-1)을 출력하는 출력 단자 NOUT(k)를 갖고, 또한, 다른 단의 펄스 또는 트리거 신호가 입력되는 단자로서 순방향 세트 단자 NSF(k), 역방향 세트 단자 NSB(k), 순방향 리셋 단자 NRF(k) 및 역방향 리셋 단자 NRB(k)를 갖는다. 주요단의 단자 NSF(λ)는 제(λ-1)단으로부터 출력 신호 G(2λ-3)이 입력되고, 단자 NSB(λ)는 제(λ+1)단으로부터 출력 신호 G(2λ+1)이 입력되고, 단자 NRF(λ)는 제(λ+2)단으로부터 출력 신호 G(2λ+3)이 입력되고, 단자 NRB(λ)는 제(λ-2)단으로부터 출력 신호 G(2λ-5)가 입력된다. 더미단의 입력 단자에는, 그에 대응하는 다른 단의 출력 신호가 존재하지 않는 경우가 있고, 그 단자에는 트리거 신호가 입력된다. 더미단에 대해서는 더 구체적으로 후술한다.
또한, 제k단의 단위 레지스터 회로(38)는, 클럭 신호 생성부(34)로부터 V(2k-1), V(2k+3)이 입력된다.
또한 각 단위 레지스터 회로(38)는, 트리거 신호 생성부(36)로부터 순방향 트리거 신호 VSTF 및 역방향 트리거 신호 VSTB가 입력되고, 전원 VGH로부터 H 레벨, 전원 VGL로부터 L 레벨의 전압이 공급된다.
출력 트랜지스터 T5는, 드레인을 출력 제어 클럭 신호 V(2k-1)의 신호선에, 또한 소스가 출력 단자 NOUT(k)에 접속되고, 게이트에 접속되는 기준점 N1의 전위에 따라서 채널의 도통이 제어된다. T5의 게이트와 소스와의 사이에는 캐패시터 C1이 접속된다. 트랜지스터 T5 및 캐패시터 C1은, 기준점인 노드 N1이 H 레벨인 상태에서, 입력되는 클럭 펄스 V(2k-1)에 동기하여 자기단의 출력 펄스 G(2k-1)를 출력하는 출력 회로로서 기능한다.
또한, 출력 단자 NOUT(k)에 드레인이 접속되는 트랜지스터 T6은 소스가 전원 VGL에 접속되고, 게이트에 접속되는 노드 N2의 전위에 따라서 온/오프가 제어되는다. 노드 N2와 VGL과의 사이에는 캐패시터 C3이 접속된다.
기준점 N1은, 각각 다이오드 접속된 트랜지스터 T1F, T1B를 통하여 단자 NSF(k) 및 NSB(k)에 접속된다. 트랜지스터 T1F, T1B는, 단자 NSF(k) 또는 NSB(k)에 다른 단의 출력 펄스가 입력되면 기준점 N1을 H 레벨로 설정하는 세트 회로로서 기능한다.
서로 병렬로 기준점 N1과 전원 VGL과의 사이에 접속된 트랜지스터 T2, T9F, T9B는, N1과 VGL과의 사이를 단속하는 스위치 소자로서 기능한다. T2는 게이트가 노드 N2에 접속되고, T9F는 게이트가 단자 NRF(k)에 접속되고, T9B는 게이트가 단자 NRB(k)에 접속되고, N2, 단자 NRF(k), NRB(k) 중 어느 하나의 전위가 H 레벨로 되면 이들 트랜지스터는 기준점 N1의 전위를 L 레벨로 설정한다. 특히, 트랜지스터 T9F, T9B는 단자 NRF(k) 또는 NRB(k)에 다른 단의 출력 펄스가 입력되면 기준점 N1을 L 레벨로 설정하는 리셋 회로로서 기능한다.
여기서, 기준점 N1이 H 레벨로 세트되는 기간 이외는 노드 N2가 H 레벨로 설정된다. 트랜지스터 T2는 노드 N2가 H 레벨의 기간, 온하므로, 비교적 장시간 통전 상태로 된다. 그 결과, 트랜지스터 T2의 임계값 전압 Vth(T2)는 정방향으로 시프트하고, T2가 기준점 N1을 L 레벨로 고정하는 능력은 저하한다. 한편, 기준점 N1의 세트 기간(제k단의 출력 기간) 이외에도 T5의 드레인에는 클럭 신호 V(2k-1)의 펄스가 인가되고, 그 펄스는 T5의 게이트-드레인간 용량 Cgd를 통하여 N1의 전위를 부상시키는 작용을 한다. 특히, 후술하는 바와 같이 적어도 주요단의 트랜지스터 T5의 사이즈는 크게 할 필요가 있고, 그것과 더불어 Cgd도 커지고, 기준점 N1의 전위 부상도 커진다. 따라서, T9F, T9B를 설치하여 N1을 적절하게 L 레벨로 리셋하도록 하고 있다.
서로 병렬로 노드 N2와 전원 VGH와의 사이에 접속된 트랜지스터 T3, T10F, T10B는, N2와 VGH와의 사이를 단속하는 스위치 소자로서 기능한다. T3은 게이트가 클럭 신호(2k+3)의 신호선에 접속되고, T10F는 게이트가 순방향 트리거 신호 VSTF의 신호선에 접속되고, T10B는 게이트가 역방향 트리거 신호 VSTB의 신호선에 접속되고, 클럭 신호(2k+3), VSTF, VSTB 중 어느 하나의 전위가 H 레벨로 되면 이들 트랜지스터는 노드 N2의 전위를 H 레벨로 설정한다.
서로 병렬로 노드 N2와 전원 VGL과의 사이에 접속된 트랜지스터 T4, T7F, T7B는, N2와 VGL과의 사이를 단속하는 스위치 소자로서 기능한다. T4는 게이트가 N1에 접속되고, T7F는 게이트가 단자 NSF(k)에 접속되고, T7B는 게이트가 단자 NSB(k)에 접속되고, N1, 단자 NSF(k), NSB(k) 중 어느 하나의 전위가 H 레벨로 되면 이들 트랜지스터는 노드 N2의 전위를 L 레벨로 설정한다.
다음으로 더미단의 단위 레지스터 회로(38)에 대해서 설명한다. 도 3에 도시한 제1단의 단위 레지스터 회로(38)는, 트랜지스터 T10F를 갖지 않는 점에서 도 5의 단위 레지스터 회로(38)와 다르다. 도 7에 도시한 제N단의 단위 레지스터 회로(38)는, 트랜지스터 T10B를 갖지 않는 점에서 도 5의 단위 레지스터 회로(38)와 다르다. 도 4에 도시한 제2단의 단위 레지스터 회로(38), 및 도 6에 도시한 제(N-1)단의 단위 레지스터 회로(38)는, 회로의 기본적인 구성에 관해서는 도 5의 단위 레지스터 회로(38)와 공통이다.
상술한 바와 같이 더미단에 관해서는, 단자 NSF, NSB, NRF, NRB에 출력 펄스를 공급하는 다른 단의 출력 신호가 존재하지 않는 경우가 있다. 다른 단으로부터의 출력 신호가 존재하지 않는 단자는 구체적으로는, 제1단의 NSF, 제1, 제2단의 NRB, 제N단의 NSB, 제(N-1), 제N단의 NRF이다.
이들 중 세트 단자 NSF, NSB는 출력 펄스의 생성 준비로서 기준점 N1을 H 레벨로 세트하는 신호를 입력하기 위해 이용된다. 따라서, 제1단의 NSF에는, 순시프트의 개시시에 트리거 신호 생성부(36)로부터 순방향 트리거 신호 VSTF의 펄스를 입력한다. 또한, 제N단의 NSB에는, 역시프트의 개시시에 역방향 트리거 신호 VSTB의 펄스를 입력한다.
한편, 리셋 단자 NRF, NRB는 출력 펄스의 생성 후, 기준점 N1을 L 레벨로 리셋하는 신호를 입력하기 위해 이용된다. N1을 L 레벨로 리셋함으로써, 그 후에 입력되는 출력 제어 클럭 신호의 펄스에 의해서 출력 펄스가 생성되는 것이 회피된다. 여기서, 더미단의 출력은 게이트 신호선(20)의 구동에 이용되지 않고, 또한, 순시프트에서 주요단의 출력 펄스의 생성이 끝난 후에 동작하는 더미단인 제(N-1), 제N단의 출력, 및 역시프트에서 주요단의 출력 펄스의 생성이 끝난 후에 동작하는 더미단인 제1, 제2단의 출력은 다른 단의 기준점 N1을 세트하는 신호로서 사용되는 일도 없다. 따라서, 이들 각 시프트 동작의 말미에서 동작하는 더미단은, 클럭 펄스의 반복(反復)에 따라서 출력 펄스를 반복하여 발생시켜도 특별한 문제는 없다. 따라서, 순시프트에 있어서의 제(N-1), 제N단의 단자 NRF, 역시프트에 있어서의 제1, 제2단의 단자 NRB에는, 다음의 프레임에 대한 시프트 동작의 개시까지 H 레벨의 어떠한 신호를 입력하여, 그 단의 기준점 N1을 리셋 상태로 하면 충분하다. 그 일례로서, 본 실시 형태에서는, 제(N-1), 제N단의 NRF에는 순방향 트리거 신호 VSTF를 입력하고, 제1, 제2단의 NRB에는 역방향 트리거 신호 VSTB를 입력하는 구성으로 하고 있다.
주요단은 출력 단자 NOUT에 구동 대상 부하로서 게이트 신호선(20) 및 복수의 화소 회로(12)가 접속된다. 대화면화에 의한 게이트 신호선(20)의 길이의 증가, 및 고해상도화에 의한 게이트 신호선(20)에 접속되는 화소 회로(12)의 수의 증가에 따라서 그 구동 대상 부하는 커진다. 주요단의 출력 트랜지스터 T5는 그 부하에 따른 구동 능력을 갖는 것이 요구되고, 예를 들면, 게이트 폭(채널 폭)이 크게 설계된다. 예를 들면, 주요단의 T5는 5000㎛ 정도의 큰 채널 폭으로 설계된다. 이에 대해, 더미단은 게이트 신호선(20)에 접속되지 않으므로, 그 출력 트랜지스터 T5의 구동 능력은 주요단보다 낮게 설정된다. 예를 들면, 더미단의 T5는, 주요단의 T5의 채널 폭의 1/10인 500㎛ 정도로 설정된다. 이와 같이, 더미단의 트랜지스터 T5의 사이즈가 작아져, 더미단의 단위 레지스터 회로(38)를 축소할 수 있다. 또한, 더미단의 소비 전력이 저감된다.
이상, 게이트선 구동 회로(14)의 구성을 홀수행의 게이트 신호선(20)을 구동하는 우측의 게이트선 구동 회로(14R)를 예로 설명하였다. 짝수행의 게이트 신호선(20)을 구동하는 좌측의 게이트선 구동 회로(14L)의 구성도 우측과 마찬가지이지만, 만약을 대비하여 간단히 설명한다. 예를 들면, 시프트 레지스터부(32)의 제λ단은, 우측의 게이트선 구동 회로(14R)에서는 제(2λ-1)행의 게이트 신호선(20)에 접속되고, 한편, 좌측의 게이트선 구동 회로(14L)에서는 제(2λ)행의 게이트 신호선(20)에 접속되고, 그리고 순시프트에서는 제(2λ-1)행의 게이트 신호선(20)의 구동에 1H 지연되어 제(2λ)행의 게이트 신호선(20)이 구동된다. 이 대응 관계로부터 용이하게 추찰되는 바와 같이, 게이트선 구동 회로(14L)의 제k단의 단위 레지스터 회로(38)의 출력 단자 NOUT(k)는 신호 G(2k)를 출력하고, 또한 주요단의 단자 NSF(λ), NSB(λ), NRF(λ), NRB(λ)는 각각 G(2λ-2), G(2λ+2), G(2λ+4), G(2λ-4)가 입력된다. 또한, T5에는 출력 제어 클럭 신호로서 V(2k)가 입력되고, T3의 게이트에는 클럭 신호 V(2k+4)가 인가된다.
다음으로 쌍방향 시프트 레지스터(30)의 동작에 대해서 설명한다. 도 8은 순시프트 동작에서의 각종 신호의 파형을 나타내는 타이밍도이다.
순시프트는 1 프레임의 화상 신호의 선두에서, 트리거 신호 생성부(36)가 순방향 트리거 신호의 펄스를 생성함으로써 개시된다(시각 t0, t1). 트리거 신호 생성부(36)는 시각 t0에서 홀수행 구동용의 순방향 트리거 신호 VSTF의 펄스를 생성한 후, 1H 기간 지연된 시각 t1에서 짝수행 구동용의 순방향 트리거 신호 VSTF2의 펄스를 생성한다(시각 t1). 한편, 홀수행 구동용의 역방향 트리거 신호 VSTB 및 짝수행 구동용의 역방향 트리거 신호 VSTB2는 L 레벨로 고정된다.
제2∼제N단의 단위 레지스터 회로(38)에 있어서는, 신호 VSTF의 펄스가 입력되면, T10F가 온하여 노드 N2를 H 레벨로 인상하여, 그 결과, T2가 온하여 기준점 N1을 L 레벨로 초기 설정한다. 한편, 제1∼제(N-αb)단의 단위 레지스터 회로(38)에 있어서는, 신호 VSTB의 펄스가 입력되면 T10B가 온함으로써, 기준점 N1이 L 레벨로 초기 설정된다.
클럭 신호 생성부(34)는, 이미 설명한 바와 같이 순시프트 동작시에는 순방향으로 순번대로 펄스를 생성한다. 즉, 클럭 신호 생성부(34)는, 클럭 신호 Vj(j는 1≤j≤7인 자연수임)의 펄스 상승으로부터 1H 지연되어 클럭 신호 V(j+1)의 펄스를 상승시키고, 또한, 클럭 신호 V8의 펄스 상승으로부터 1H 지연되어 클럭 신호 V1의 펄스를 상승시킨다.
여기서는 우선, 게이트선 구동 회로(14R)의 주요단(제λ단)의 단위 레지스터 회로(38)의 순시프트 동작을 설명한다.
제λ단의 동작 전에는, 제1∼제(λ-1)단이 순번대로 동작하여 2H 폭의 펄스를 2H의 위상차로 순차 출력하고 있다. 단자 NSF(λ)에 제(λ-1)단의 출력 신호 G(2λ-3)의 펄스가 입력되면(시각 t2), 기준점 N1이 H 레벨에 따른 전위(VGH-Vth(T1F))로 세트되어 T5가 온하고, 또한 캐패시터 C1의 단자간 전압이 그 전위로 세트된다. 이 때, T4가 온하여 노드 N2를 L 레벨로 설정한다. 또한, 이 때 T7F도 온함으로써, T4만의 경우보다 신속하게 노드 N2가 L 레벨로 설정된다. 그 노드 N2의 전위는 캐패시터 C3으로 유지된다. 노드 N2가 L 레벨임으로써, T2 및 T6은 오프 상태이다.
제(λ-1)단의 출력 펄스는 클럭 V(2λ-3)의 펄스(도 8에서는 클럭 V7의 펄스)에 동기하여 발생하므로, 시각 t2로부터 2H 경과한 시각 t3에서는 제λ단으로 클럭 신호 V(2λ-1)의 펄스(도 8에서는 클럭 신호 V1의 펄스)가 입력된다. 클럭 신호 V(2λ-1)의 펄스는, T5의 소스 전위를 상승시킨다. 그렇게 하면, 부트 스트랩 효과에 의해 N1의 전위가 더 상승하고, 클럭 신호 V(2λ-1)의 펄스는 전위 저하하지 않고 신호 G(2λ-1)의 펄스로 되어 단자 NOUT(λ)로부터 출력된다. 이 신호 G(2λ-1)의 펄스는 제(λ+1)단의 단자 NSF에 입력되고, 그 단의 N1을 H 레벨로 세트한다.
시각 t4에서 클럭 신호 V(2λ-1)의 펄스가 하강하면, 신호 G(2λ-1)의 펄스도 하강한다. 한편, 기준점 N1의 전위는 H 레벨로 유지된다.
시각 t4에서는, 제(λ+1)단이 클럭 신호 V(2λ+1)의 펄스에 동기하여 신호 G(2λ+1)의 펄스를 출력한다. 이와 같이, 각 단은 선행하는 단의 펄스 출력으로부터 2H 지연되어 그 단의 펄스를 출력한다. 제(λ+1)단의 펄스 출력을 받은 제(λ+2)단은, 시각 t4로부터 2H 경과한 시각 t5에서 신호 G(2λ+3)의 펄스를 출력한다.
제λ단에서는, 시각 t5에서 단자 NRF에 신호 G(2λ+3)의 펄스가 입력되면, T9F가 온하여 기준점 N1을 L 레벨로 리셋한다. 그것과 동시에 클럭 신호 V(2λ+3)에 의해 T3도 온하여 노드 N2를 H 레벨로 인상한다. 그 결과, T6이 온하여 출력 단자 NOUT(λ)를 전원 VGL에 접속한다.
또한, T3은 클럭 신호 V(2λ+3)에 의해 시각 t5 이외의 타이밍에서도 주기적으로 온하고, 기준점 N1이 세트 상태로 되는 기간을 제외하고 노드 N2를 H 레벨로 양호하게 유지한다. 이에 의해, 기준점 N1이 H 레벨로 세트 상태로 되는 기간 이외의 기간에 있어서, NOUT(λ)는 L 레벨로 유지된다.
이상의 동작에서 시각 t2에 선행하는 2H 기간에는 제(λ-2)단으로부터 단자 NRB(λ)에 펄스가 입력되어 T9B가 온하지만, 그 기간은 제(λ-1)단으로부터 단자 NSF(λ)에의 펄스 입력으로 기준점 N1이 H 레벨로 세트되기 전이므로, 상술한 동작에 영향을 주지 않는다. 또한, 시각 t4∼t5의 2H 기간에는 제(λ+1)단으로부터 단자 NSB(λ)에 펄스가 입력되고, T1B를 통하여 단자 NSB(λ)로부터 기준점 N1에 H 레벨의 전위가 인가되지만, 그 기간은 제(λ+2)단으로부터 단자 NRF(λ)에의 펄스 입력으로 기준점 N1이 L 레벨로 리셋되기 전이므로, 상술한 동작에 영향을 주지 않는다.
또한, 기준점 N1을 H 레벨로 세트하는 타이밍은, 클럭 신호 V(2λ-1)의 복수의 펄스 중 시각 t3의 펄스에 1주기 선행하는 펄스보다도 후이며, 기준점 N1을 L 레벨로 리셋하는 타이밍은, 1주기 후에 생성되는 펄스보다도 전이므로, 단자 NOUT(λ)로부터의 펄스 출력은 시각 t3의 클럭 펄스에 동기한 1회뿐이다.
상술한 바와 같이 주요단은 자기단의 1개 전의 단의 출력 펄스를 받아서 기준점 N1을 세트 상태로 하고, 자기단의 2개 후의 단의 출력 펄스를 받아서 기준점 N1을 리셋 상태로 한다. 이 점, 제1단의 더미단에는 1개 전의 단이 존재하지 않는다. 따라서, 이미 설명한 바와 같이 제1단은 단자 NSF에 순방향 트리거 신호 VSTF의 펄스를 입력하는 구성으로 하고 있다. 제1단은 시각 t0에 생성되는 신호 VSTF의 펄스를 받아서 기준점 N1이 H 레벨로 세트된다. 이 이후의 제1단의 동작은 상술한 제λ단과 마찬가지이다. 또한, 제(N-1), 제N단의 더미단에는 2개 후의 단이 존재하지 않는다. 따라서, 이미 설명한 바와 같이 제(N-1), 제N단은 단자 NRF에 순방향 트리거 신호 VSTF의 펄스를 입력하는 구성으로 하고 있다. 제(N-1), 제N단의 기준점 N1은 1 프레임의 순시프트 동작의 끝에서 H 레벨로 세트된 후, 다음의 프레임의 개시시에 생성되는 신호 VSTF의 펄스를 받아서 L 레벨로 리셋된다.
이상, 게이트선 구동 회로(14R)의 각 단의 순시프트 동작을 설명하였다. 게이트선 구동 회로(14L)의 각 단의 순시프트 동작도, 게이트선 구동 회로(14R)의 대응하는 단과 마찬가지이다. 단, 게이트선 구동 회로(14L)의 각 단은 게이트선 구동 회로(14R)의 대응하는 단보다 1H 지연되어 각 동작을 행한다.
도 9는 역시프트 동작에서의 각종 신호의 파형을 나타내는 타이밍도이다.
역시프트는 1 프레임의 화상 신호의 선두에서, 트리거 신호 생성부(36)가 역방향 트리거 신호의 펄스를 생성함으로써 개시된다(시각 t0, t1). 트리거 신호 생성부(36)는 시각 t0에서 짝수행 구동용의 역방향 트리거 신호 VSTB2의 펄스를 생성한 후, 1H 기간 지연된 시각 t1에서 홀수행 구동용의 역방향 트리거 신호 VSTB의 펄스를 생성한다(시각 t1). 한편, 홀수행 구동용의 순방향 트리거 신호 VSTF 및 짝수행 구동용의 순방향 트리거 신호 VSTF2는 L 레벨로 고정된다.
클럭 신호 생성부(34)는, 이미 설명한 바와 같이 역시프트 동작시에는 역방향으로 순번대로 펄스를 생성한다. 즉, 클럭 신호 생성부(34)는, 클럭 신호 V(j+1)의 펄스 상승으로부터 1H 지연되어 클럭 신호 Vj의 펄스를 상승시키고, 또한, 클럭 신호 V1의 펄스 상승으로부터 1H 지연되어 클럭 신호 V8의 펄스를 상승시킨다.
시프트 레지스터부(32)의 각 단의 단위 레지스터 회로(38)는, 단자 NSF에 관한 부분과 단자 NSB에 관한 부분이 대칭인 회로 구성으로 되고, 단자 NRF에 관한 부분과 단자 NRB에 관한 부분이 대칭인 회로 구성으로 되어 있다. 구체적으로는, 한쪽측의 게이트선 구동 회로(14)의 구동에 이용하는 4상의 클럭의 상수(相數)에 따르면, 순시프트 동작 및 역시프트 동작의 어느 것에 있어서도, 각 단의 단위 레지스터 회로(38)는 단자 NSB에 자기단보다 클럭 1상분 선행하여, 즉 2H 기간 선행하여 생성된 출력 펄스를 받아서 기준점 N1을 세트 상태로 하고, 단자 NRB에 자기단보다 클럭 2상분 후, 즉 4H 지연되어 생성된 출력 펄스를 받아서 기준점 N1을 리셋 상태로 하도록 구성되어 있다. 또한, 시프트 레지스터부(32)의 양단, 즉 선두의 더미단과 후미의 더미단은, 시프트 방향의 반전에 대하여 서로 대칭인 구성으로 되는 관계에 있다. 구체적으로는, 역시프트 동작에 있어서의 선두 더미단은 순시프트 동작에 있어서의 후미 더미단과 마찬가지로 기능하고, 역시프트 동작에 있어서의 후미 더미단은 순시프트 동작에 있어서의 선두 더미단과 마찬가지로 기능한다. 따라서, 제어 회로(18)가 트리거 신호의 절환과 클럭 펄스의 생성 순서의 절환을 행하면, 시프트 레지스터부(32)는 순시프트와 마찬가지의 동작으로 역시프트 동작을 행한다.
예를 들면, 게이트선 구동 회로(14R)의 제N단은 시각 t1에 단자 NSB에 역방향 트리거 신호 VSTB의 펄스가 입력되어, 기준점 N1이 H 레벨로 세트되고, 그 후 최초로 생성되는 클럭 신호 V(2N-1)의 펄스에 동기하여, 출력 신호 G(2N-1)에 펄스를 발생시킨다. 이후, 순시프트 동작과는 역방향으로 각 단으로부터 펄스가 순차 출력된다.
이상, 게이트선 구동 회로(14R)를 예로 역시프트 동작을 설명하였다. 게이트선 구동 회로(14L)의 각 단의 역시프트 동작도, 게이트선 구동 회로(14R)의 대응하는 단과 마찬가지이다. 단, 게이트선 구동 회로(14L)의 각 단은 게이트선 구동 회로(14R)의 대응하는 단보다 1H 앞서 각 동작을 행한다.
여기서, 자기단을 기점으로 하여, 리셋 단자 NRF에 펄스를 입력하는 다른 단을, 세트 단자 NSB에 펄스를 입력하는 다른 단보다 먼 단으로 설정하고, 또한 리셋 단자 NRB에 펄스를 입력하는 다른 단을, 세트 단자 NSF에 펄스를 입력하는 다른 단보다 먼 단으로 설정하고 있다. 이 구성에 따르면, 순시프트 동작시에 있어서, 역시프트 동작에 관계되는 단자 NSB, NRB에 입력되는 펄스는 그 순시프트 동작에는 영향을 주지 않고, 마찬가지로, 역시프트 동작시에 있어서, 순시프트 동작에 관계되는 단자 NSF, NRF에 입력되는 펄스는 그 역시프트 동작에는 영향을 주지 않는다. 따라서, 예를 들면, 순시프트 동작시에 단자 NSF, NRF의 입력만을 선택적으로 접수하고, 한편, 역시프트 동작시에는 단자 NSB, NRB의 입력을 선택적으로 접수하도록 하는 스위치 등은 불필요하다. 즉, 시프트 레지스터부(32) 및 그것을 구성하는 단위 레지스터 회로(38)는 그 기본적인 회로 구성을 순시프트와 역시프트 사이의 절환을 필요로 하지 않는 구성으로 할 수 있다. 절환 스위치로서 이용하는 트랜지스터가 불필요한 만큼, 단위 레지스터 회로(38)의 회로 구성이 간소하게 되어, 단위 레지스터 회로(38)의 축소화가 용이하다. 또한, 각 단의 그 트랜지스터로 절환 신호를 공급하는 신호선을 시프트 레지스터부(32)를 따라서 배치할 필요가 없으므로, 게이트선 구동 회로(14)의 수평 방향의 사이즈 증가를 억제할 수 있다.
또한, 순시프트 동작에서 설명한 바와 같이, 기준점 N1을 리셋하는 동작에 동기하여, 클럭 신호를 이용하여 T3이 온되고 노드 N2가 H 레벨로 인상된다. 본 실시 형태에서는, 한쪽측의 게이트선 구동 회로(14)를 구동하는 클럭을 4상으로 하고, 예를 들면, 게이트선 구동 회로(14R)에서는 자기단의 출력 트랜지스터 T5에의 출력 제어 클럭 신호 V(2k-1)로부터 클럭 2상분 지연된 타이밍에서 기준점 N1을 리셋한다. 이 기준점 N1의 리셋의 타이밍에서 T3을 온하는 클럭 신호는 순시프트에서는 V(2k+3)이며, 역시프트에서는 V(2k-5)로 되고, 이들은 동일 상(相)이다. 즉 본 실시 형태에서는 T3을 제어하는 클럭 신호도 순시프트와 역시프트 사이의 절환의 필요가 없다.
그런데, 상기 실시 형태에서는, 한쪽측의 게이트선 구동 회로(14)를 4상 구동으로 하고, 기본적으로 제k단의 단위 레지스터 회로(38)에 제(k-2)단, 제(k-1)단, 제(k+1)단, 제(k+2)단의 출력을 입력하고, 제(k-1)단, 제(k+1)단의 출력 펄스에 의해 기준점 N1이 H 레벨로 세트되고, 제(k-2)단, 제(k+2)단의 출력 펄스에 의해 기준점 N1이 L 레벨로 리셋되는 구성으로 하여, 순시프트와 역시프트 사이의 회로 구성의 절환이 기본적으로 불필요한 쌍방향 시프트 레지스터를 실현 가능하게 하였다. 또한, 이와 같은 구성은, 각 단의 출력 펄스가 하강한 후에 기준점 N1의 H 레벨을 L 레벨로 리셋한다. 즉 각 단의 출력 펄스의 종료 후에 그 단의 기준점 N1이 세트 상태로 유지되는 후속 세트 기간이 설정된다. 이 후속 세트 기간이 있음으로써 본 발명의 쌍방향 시프트 레지스터의 동작은, 기준점 N1의 전위가 H 레벨보다 높은 전위로부터 L 레벨로 단숨에 인하됨과 함께 트랜지스터 M6이 온한다고 하는 동작은 없어지고, 관통 전류의 발생과 같은, 각 신호의 타이밍 어긋남이나 파형의 무너짐에 의한 불안정한 동작이 일어나기 어려워진다.
여기서 본 발명은 상기 실시 형태의 구성에 한정되지 않는다. 본 발명에 따른 쌍방향 시프트 레지스터의 일반화한 구성은, 시프트 레지스터부(32)를 구동하는 클럭 신호를 n상(n은 3이상의 정수임)으로 하고, αf, αb, βf 및 βb를 αf<βb<n 또한 αb<βf<n인 자연수로서, 제k단의 단위 레지스터 회로(38)에 제(k-βb)단, 제(k-αf)단, 제(k+αb)단, 제(k+βf)단의 출력을 입력하고, 제(k-αf)단, 제(k+αb)단의 출력 펄스에 의해 기준점 N1이 H 레벨로 세트되고, 제(k-βb)단, 제(k+βf)단의 출력 펄스에 의해 기준점 N1이 L 레벨로 리셋되는 구성이며, 그 구성에 의해서도, 상술한 바와 같은, 회로 구성의 절환이 기본적으로 불필요하며, 또한 동작 안정성이 향상된 쌍방향 시프트 레지스터를 실현할 수 있다.
덧붙여, αf<βb 및 αb<βf라고 하는 조건으로부터 βf, βb는 2이상이며, 이 조건으로부터는 N은 3이상이면 된다. 그러나, 상기 실시 형태와 같이 선두에 βb단, 후미에 βf단의 더미단을 설치하는 쌍방향 시프트 레지스터에서는, 순시프트 및 역시프트를 행하기 위해 주요단을 최저 2단 필요로 하므로 N은 6이상으로 된다.
또한, 이 일반화한 시프트 레지스터부(32)의 양단부의 단위 레지스터 회로(38)의 단자 NSF, NSB, NRF, NRB에도, 상술한 더미단과 마찬가지로, 다른 단의 출력 펄스를 대신하는 신호가 입력되는 경우가 있다. 구체적으로는, 단수 N단의 쌍방향 시프트 레지스터에 있어서, 제1∼제αf단의 단위 레지스터 회로(38)는 단자 NSF에 순방향 트리거 신호가 입력되고, 순시프트의 개시시에 그 신호에 의해서 기준점 N1이 H 레벨로 세트된다. 또한 제(N-αf+1)∼제N단의 단위 레지스터 회로(38)는 단자 NSB에 역방향 트리거 신호가 입력되고, 역시프트의 개시시에 그 신호에 의해서 기준점 N1이 세트 상태로 된다. 또한, 제(N-βf+1)∼제N단의 단자 NRF에 입력하는 리셋 신호로서, 순방향 트리거 신호를 이용할 수 있다. 제1∼제βb단의 단자 NRB에 입력하는 리셋 신호로서, 역방향 트리거 신호를 이용할 수 있다.
단위 레지스터 회로(38)의 기본적인 구성에는, 순방향 트리거 신호 VSTF의 펄스에 의해 기준점 N1을 초기 상태로서 L 레벨로 설정하는 회로로서 T10F 및 T2를 포함하는 구성을 취할 수 있다. 단, 상술한 바와 같이 제1∼제αf단에서는 신호 VSTF의 펄스는 기준점 N1을 H 레벨로 세트하기 위해 이용된다. 그 때문에, 제1∼제αf단의 단위 레지스터 회로(38)는, 상기 실시 형태의 제1단(도 3 참조)과 동일하게 T10F를 갖지 않는 회로 구성으로 하여, 기준점 N1이 L 레벨로 초기 리셋되지 않도록 한다. 마찬가지로, 단위 레지스터 회로(38)의 기본적인 구성에는, 역방향 트리거 신호 VSTB의 펄스에 의해 기준점 N1을 초기 상태로서 L 레벨로 설정하는 회로로서 T10B 및 T2를 포함하는 구성을 취할 수 있다. 단, 상술한 바와 같이 제(N-αb+1)∼제N단에서는 신호 VSTB의 펄스는 N1을 H 레벨로 세트하기 위해 이용된다. 그 때문에, 제(N-αb+1)∼제N단의 단위 레지스터 회로(38)는, 상기 실시 형태의 제N단(도 7 참조)과 동일하게 T10B를 갖지 않는 회로 구성으로 하여, 기준점 N1이 L 레벨로 초기 리셋되지 않도록 한다.
αf는 순시프트 동작에서 기준점 N1이 세트되고 나서 출력 펄스가 상승될 때 까지의 기간(선행 세트 기간)에 상당하고, αb는 역시프트 동작에 있어서의 선행 세트 기간에 상당한다. 이 선행 세트 기간이 길어지면, 캐패시터 C1에 의해서 유지된 N1의 전위가 T9F나 T9B의 리크 전류 등에 의해 저하하여, T5의 드레인에의 클럭 펄스 입력시에 T5의 게이트가 단자 NOUT로부터 펄스를 출력하기에 충분한 전위에 도달하지 않는 문제가 생길 수 있다. 따라서, 예를 들면, 캐패시터 C1의 용량이 그다지 크지 않는 경우 등, 상술한 문제가 염려되는 경우에는, 상기 실시 형태와 같이 αf 및 αb를 1로 설정하여 선행 세트 기간을 짧게 하는 구성이 바람직하다.
또한, 순시프트 동작과 역시프트 동작에 있어서의 화상 표시 장치(10)의 동작을 대칭으로 하는 관점으로부터 αf=αb, βf=βb로 하는 것이 바람직하다.
n=4, βf=βb=2로 하는 상기 실시 형태에서는, 상술한 바와 같이 T3의 제어 신호에 이용하는 클럭 신호를 순시프트 동작과 역시프트 동작의 사이에서 공통으로 할 수 있었다. 이와 같이 T3의 제어를 쌍방향에서 공통의 클럭 신호로 행하는 구성은, βf+βb=n일 때에 실현된다.
상기 실시 형태에서는, 순시프트 동작에서는 역방향 트리거 신호 VSTB는 L 레벨로 고정하고, 역시프트 동작에서는 순방향 트리거 신호 VSTF는 L 레벨로 고정하였다. 이 구동 방법에 있어서는, 순시프트 동작에서는, 제1∼제βb단의 역방향 리셋 단자 NRB에 게이트가 접속되는 T9B는 오프 상태로 유지되고, 역시프트 동작에서는, 제(N-βf+1)∼제N단의 순방향 리셋 단자 NRF에 게이트가 접속되는 T9F는 오프 상태로 유지된다. 이와 같이 드레인-소스간에 전압을 인가하고, 또한 오프 상태로 장시간 유지한 트랜지스터는, Vth 시프트라고 불리는 트랜지스터 특성의 변화가 생길 수 있다. 구체적으로는 n채널의 트랜지스터에서는 임계값 전압 Vth가 저하하고, 리크 전류가 생기기 쉬워진다. Vth 시프트는 특히 a-Si 박막 트랜지스터(TFT)에서 문제로 된다. 예를 들면, Vth 시프트를 일으킨 트랜지스터는, 일단, 온하여 전류를 흘림으로써 Vth 시프트를 해소할 수 있는 것이 알려져 있다.
따라서, 상기 실시 형태에 있어서의 시프트 레지스터부(32)의 구동 방법에 있어서, 트리거 신호 생성부(36)는, 순시프트가 복수 프레임에 걸쳐 반복되는 경우에는, 신호 VSTB를 그 반복 동작의 사이의 기간에서 H 레벨로 절환하여 T9B를 온하고, 한편, 역시프트가 반복되는 경우에는, 신호 VSTF를 그 반복 동작의 사이의 기간에서 H 레벨로 절환하여 T9F를 온하는 구성으로 할 수 있다. 이에 의해 Vth 시프트에 의한 T9F 또는 T9B의 리크 전류에 의해서, 기준점 N1가 H 레벨로 세트되는 기간에 있어서의 전위 저하를 방지할 수 있다. 또한, 반복 동작의 사이의 기간은, 순시프트 동작에서는 제N단이 출력 펄스를 발생시킨 후, 다음의 프레임의 순방향 트리거 신호 VSTF의 펄스가 생성되기 전까지의 범위에서, 또한 역시프트 동작에서는 제1단이 출력 펄스를 발생시킨 후, 다음의 프레임의 역방향 트리거 신호 VSTB의 펄스가 생성되기 전까지의 범위로 설정할 수 있다. 예를 들면, 그 기간은 화소 회로(12)에 기입되는 화상 신호의 수직 귀선 기간 내로 설정할 수 있다.
또한 단위 레지스터 회로는, 도 3∼도 7에 도시한 것에 한정되지 않고, 순방향 세트 단자 NSF 및 역방향 세트 단자 NSB와, 순방향 리셋 단자 NRF 및 역방향 리셋 단자 NRB와, 단자 NSF, NSB 중 어느 하나에 세트 신호가 입력되면 기준점의 전위를 제1 전위로 설정하는 세트 회로와, 단자 NRF, NRB 중 어느 하나에 리셋 신호가 입력되면 기준점의 전위를 제2 전위로 설정하는 리셋 회로와, 기준점이 제1 전위인 상태에서는, 그 단위 레지스터 회로에 입력되는 클럭 펄스에 동기하여 출력 신호에 펄스를 출력하는 출력 회로를 구비하는 다른 회로 구성으로 할 수 있다. 예를 들면, 후술하는 제3 실시 형태의 단위 레지스터 회로(60)는 그와 같은 회로 구성의 다른 예이다. 또한, 상술한 T3을 순시프트와 역시프트의 사이에서 공통의 클럭 신호로 제어할 수 있는 조건(βf+βb=n)을 충족시키지 않는 경우에는, T3의 게이트에 인가하는 제어 신호를 순시프트와 역시프트의 사이를 절환하는 회로 구성을 채용할 수 있고, 이것도 단위 레지스터 회로의 1개의 변형예로 된다.
또한, 상술한 실시 형태에서는, 한쪽측의 게이트선 구동 회로(14)를 구동하는 클럭 신호의 펄스는 인접하는 상끼리에서 오버랩하지 않는 경우를 설명하였다. 그러나, 본 발명은, 클럭 신호의 펄스가 인접하는 상끼리에서 오버랩하는 경우에도 적용할 수 있다. 그 경우, 단자 NSF, NSB에의 세트 신호와 단자 NRF, NRB에의 리셋 신호가 오버랩하여 입력되지 않는 것이 필요하다. 구체적으로는, 제(k-βb)단의 출력 펄스와 제(k-αf)단의 출력 펄스가 겹치지 않고, 또한, 제(k+αb)단의 출력 펄스와 제(k+βf)단의 출력 펄스가 겹치지 않는 것이 요구된다. 이것으로부터, 예를 들면, 클럭 신호 Vj, V(j+1)의 위상차의 시간을 1로 하여 측정한 클럭 펄스의 폭을 κ(κ는 κ≥1임)로 나타내면, αf, αb, βf 및 βb의 조건으로서, αf+κ≤βb<n 또한 αb+κ≤βf<n이 얻어진다.
본 발명에 따른 쌍방향 시프트 레지스터(30)를 구성하는 트랜지스터로서 n채널의 트랜지스터를 이용하는 예를 설명하였지만, 트랜지스터는 p채널이어도 된다. 또한, 트랜지스터는, TFT이어도 MOSFET이어도 되고, 트랜지스터를 구성하는 반도체층은 기본적으로는 단결정 실리콘, 비정질 실리콘(a-Si), 다결정 실리콘(poly-Si)의 어느 것이어도 되고, 또한 IGZO(인듐 갈륨 아연 옥사이드) 등의 산화물 반도체 이어도 된다.
[제2 실시 형태]
이하, 상기 제1 실시 형태와 마찬가지의 구성 요소에는 동일한 부호를 붙여서 그 구성 요소에 대해서 이미 이루어진 설명을 원용하는 것으로 하고 설명의 간략화를 도모한다.
도 10은, 제2 실시 형태에 따른 화상 표시 장치(50)의 구성을 도시하는 모식도이다. 화상 표시 장치(50)는 화상 표시 장치(10)와 마찬가지로, 예를 들면, 액정 디스플레이 등이다. 화상 표시 장치(50)는, 복수의 화소 회로(12), 게이트선 구동 회로(14), 데이터선 구동 회로(16) 및 제어 회로(18)를 갖는다.
좌우의 게이트선 구동 회로(14)는 동일한 회로 구성이며, 제어 회로(18)의 제어 하에, 서로 동기하여 동시에 동작하고, 각각 홀수행, 짝수행의 구별없이 모든 게이트 신호선(20)에 게이트 신호를 공급한다. 즉, 좌우의 게이트선 구동 회로(14)는 게이트 신호선(20)의 양측으로부터 동일한 구동 신호를 인가한다. 이와 같이 양측으로부터 펄스를 인가함으로써, 게이트 신호선(20)의 CR에 의한 구동 신호의 파형의 열화의 영향을 적게 할 수 있다. 게이트선 구동 회로(14)는 각 게이트 신호선(20)을 1H 어긋난 타이밍에서 순차 구동한다.
도 11은, 화상 표시 장치(50)의 게이트 신호선(20)의 주사에 이용하는 쌍방향 시프트 레지스터(30)의 구성을 도시하는 모식도이다. 시프트 레지스터부(32)에는 제1 실시 형태와 동일한 구성의 단위 레지스터 회로(38)가 N개 종속 접속되고, 주요단이 (N-4)단이며, 주요단의 선두, 후미에 각 2단의 더미단이 설치된다. 쌍방향 시프트 레지스터(30)의 회로 구성은 제1 실시 형태에서 도 2를 이용하여 설명한 것과 기본적으로 동일하다. 상위점은, 시프트 레지스터부(32)의 각 단의 출력 단자가 2행마다의 게이트 신호선(20)이 아니라 1행마다 접속되는 점이다. 이것에 대응하여, 제1 실시 형태에서는 게이트선 구동 회로(14R)의 제k단(k는 1≤k≤N인 자연수임)의 출력 신호를 G(2k-1), 또한 게이트선 구동 회로(14L)의 제k단의 출력 신호를 G(2k)로 나타낸 것에 대해, 화상 표시 장치(50)의 게이트선 구동 회로(14)의 제k단의 출력 신호는 Gk로 표시된다. 더미단의 출력인 G1, G2, G(N-1), GN은 게이트 신호선(20)에 출력되지 않고, 주요단인 제λ단(λ은 3≤λ≤N-2인 자연수임)의 출력 Gλ가 게이트 신호선(20)에 출력된다.
본 실시 형태의 쌍방향 시프트 레지스터(30)의 동작은, 기본적으로 도 8, 도 9를 이용하여 설명한 제1 실시 형태의 게이트선 구동 회로(14R)의 동작과 마찬가지이다. 단, 클럭 펄스의 폭이 제1 실시 형태에서는 2H이었던 것에 대해, 본 실시 형태에서는 1H로 하고 있다. 이에 의해, 게이트선 구동 회로(14)는 1H마다 펄스를 출력하는 단자를 순방향 또는 역방향으로 순번대로 절환하고, 게이트 신호선(20)을 순차 구동한다.
또한, 제1 실시 형태에서 설명한 구성의 각종의 변경은 본 실시 형태의 쌍방향 시프트 레지스터에 있어서도 채용하는 것이 가능하다.
[제3 실시 형태]
이하, 상기 제1 실시 형태와 마찬가지의 구성 요소에는 동일한 부호를 붙여서 그 구성 요소에 대해서 이미 이루어진 설명을 원용하는 것으로 하여 설명의 간략화를 도모한다.
제3 실시 형태에 따른 화상 표시 장치(10)의 개략의 구성은 도 1을 이용하여 설명한 제1 실시 형태와 마찬가지이며, 게이트선 구동 회로(14R)가 홀수행을 구동하고, 게이트선 구동 회로(14L)가 짝수행을 구동한다.
도 12는, 예로서 우측의 게이트선 구동 회로(14R)에 설치되는 시프트 레지스터부(32)에 관계되는 부분의 구성을 도시하고 있다. 시프트 레지스터부(32)에는 단위 레지스터 회로(60)가 N개 종속 접속되고, 주요단이 (N-4)단이며, 주요단의 선두, 후미에 각 2단의 더미단이 설치된다. 본 실시 형태의 단위 레지스터 회로(60)는 후술하는 바와 같이 제1 실시 형태의 단위 레지스터 회로(38)와는 다른 회로 구성이며, 각 단에 입력되는 클럭 신호나 제어 신호에는 도 2에 도시한 제1 실시 형태의 구성과 상위가 존재한다. 그러나, 각 단의 출력 및 단 상호의 종속 접속의 방법은 기본적으로 제1 실시 형태와 마찬가지이다.
클럭 신호 생성부(34)는 제1 실시 형태와 마찬가지이며, 8상의 클럭 신호 V1∼V8을 2세트의 4상 클럭 신호로 나누고, 그 중 V1, V3, V5, V7로 이루어지는 조를 게이트선 구동 회로(14R)에 공급한다. 어느 단위 레지스터 회로(60)도 V1, V3, V5, V7이 모두 입력되지만, 그들 중 출력 제어 클럭 신호로서 이용되는 1개의 클럭 신호는 시프트 레지스터부(32) 내에 있어서의 그 단위 레지스터 회로(60)의 위치에 따라서 정해진다.
도 13은 단위 레지스터 회로(60)의 개략의 회로도이며, 도 13은 제λ단(주요단)을 나타내고 있다. 이 주요단(제λ단)의 단위 레지스터 회로(60)를 참조하면서, 제k단(1≤k≤N)의 단위 레지스터 회로(60)의 기본 구성을 설명하고, 그 후, 더미단(k=1, 2, N-1, N)의 단위 레지스터 회로(60)에 대해서, 기본 구성과의 상위점을 중심으로 설명한다.
제k단의 단위 레지스터 회로(60)는, NMOS 트랜지스터 T1F, T1B, T2, T4∼T6, T6A, T6B, T6C, T9F, T9B 및 캐패시터 C1, C3을 포함하여 구성된다.
제k단의 단위 레지스터 회로(60)는, 자기단의 펄스 G(2k-1)을 출력하는 출력 단자 NOUT(k)를 갖고, 또한, 다른 단의 펄스 또는 트리거 신호가 입력되는 단자로서 순방향 세트 단자 NSF(k), 역방향 세트 단자 NSB(k), 순방향 리셋 단자 NRF(k) 및 역방향 리셋 단자 NRB(k)를 갖는다. 주요단의 단자 NSF(λ)는 제(λ-1)단으로부터 출력 신호 G(2λ-3)이 입력되고, 단자 NSB(λ)는 제(λ+1)단으로부터 출력 신호 G(2λ+1)이 입력되고, 단자 NRF(λ)는 제(λ+2)단으로부터 출력 신호 G(2λ+3)이 입력되고, 단자 NRB(λ)는 제(λ-2)단으로부터 출력 신호 G(2λ-5)가 입력된다. 더미단의 입력 단자에는, 그에 대응하는 다른 단의 출력 신호가 존재하지 않는 경우가 있고, 그 단자에는 트리거 신호가 입력된다. 더미단에 대해서는 더 구체적으로 후술한다.
또한, 제k단의 단위 레지스터 회로(60)는, 클럭 신호 생성부(34)로부터 V(2k-1), V(2k+1), V(2k+3), V(2k+5)가 입력된다. 또한 각 단위 레지스터 회로(60)는, 전원 VGH로부터 H 레벨, 전원 VGL로부터 L 레벨의 전압이 공급된다.
출력 트랜지스터 T5는, 드레인을 클럭 신호 V(2k-1)의 신호선에, 또한 소스가 출력 단자 NOUT(k)에 접속되고, 게이트에 접속되는 기준점 N1의 전위에 따라서 채널의 도통이 제어된다. T5의 게이트와 소스와의 사이에는 캐패시터 C1이 접속된다. 트랜지스터 T5 및 캐패시터 C1은, 기준점 N1이 H 레벨인 상태에서, 입력되는 클럭 펄스 V(2k-1)에 동기하여 자기단의 출력 펄스 G(2k-1)를 출력하는 출력 회로로서 기능한다.
트랜지스터 T6, T6A, T6B, T6C는 드레인을 출력 단자 NOUT(k)에, 또한 소스를 VGL에 접속된다. T6은 게이트를 노드 N2에 접속되고, T6A는 게이트에 클럭 신호 V(2k+1)이 인가되고, T6B는 게이트에 클럭 신호 V(2k+3)이 인가되고, T6C는 게이트에 클럭 신호 V(2k+5)가 인가되고, N2, 클럭 신호 V(2k+1), V(2k+3), V(2k+5) 중 어느 하나의 전위가 H 레벨로 되면 출력 단자 NOUT(k)를 전원 VGL에 접속한다.
N1은, 각각 다이오드 접속된 트랜지스터 T1F, T1B를 통하여 단자 NSF(k) 및 NSB(k)에 접속된다. 트랜지스터 T1F, T1B는, 단자 NSF(k) 또는 NSB(k)에 다른 단의 출력 펄스가 입력되면 기준점 N1을 H 레벨로 설정하는 세트 회로로서 기능한다.
서로 병렬로 기준점 N1과 전원 VGL과의 사이에 접속된 트랜지스터 T2, T9F, T9B는, N1과 VGL과의 사이를 단속하는 스위치 소자로서 기능한다. T2는 게이트가 노드 N2에 접속되고, T9F는 게이트가 단자 NRF(k)에 접속되고, T9B는 게이트가 단자 NRB(k)에 접속되고, N2, 단자 NRF(k), NRB(k) 중 어느 하나의 전위가 H 레벨로 되면 이들 트랜지스터는 기준점 N1의 전위를 L 레벨로 설정한다. 특히, 트랜지스터 T9F, T9B는 단자 NRF(k) 또는 NRB(k)에 다른 단의 출력 펄스가 입력되면 기준점 N1을 L 레벨로 설정하는 리셋 회로로서 기능한다.
노드 N2와 전원 VGL과의 사이에는 트랜지스터 T4가 접속된다. T4는 게이트가 기준점 N1에 접속된다. 또한, 노드 N2와 클럭 신호 V(2k-1)의 입력 단자와의 사이에는 캐패시터 C3이 접속된다. 트랜지스터 T4는, N2와 VGL과의 사이를 단속하는 스위치 소자로서 기능한다. N1의 전위가 H 레벨의 기간에서 T4는 온 상태로 되고, N2의 전위를 L 레벨로 설정한다. 한편, N1의 전위가 L 레벨의 기간은 T4는 오프 상태이다. 이 상태에서는 클럭 신호 V(2k-1)가 H 레벨로 되면, 캐패시터 C3을 통하여 N2의 전위가 H 레벨로 인상된다.
다음으로 더미단의 단위 레지스터 회로(60)에 대해서 설명한다. 더미단의 단위 레지스터 회로(60)의 회로 구성은 도 13에 도시한 주요단과 공통이다. 더미단은 그 단자 NSF, NSB, NRF, NRB 중에 트리거 신호 생성부(36)로부터의 신호가 입력되는 경우가 있는 점에서 주요단과 상위하다. 이 상위점에 대해서는 제1 실시 형태와 마찬가지이다. 구체적으로는, 제1단의 단자 NSF는 순방향 트리거 신호 VSTF가 입력되고, 제N단의 단자 NSB는 역방향 트리거 신호 VSTB가 입력된다. 또한, 제(N-1), 제N단의 단자 NRF에는 예를 들면, 순방향 트리거 신호 VSTF를 입력하고, 제1, 제2단의 단자 NRB에는 예를 들면, 역방향 트리거 신호 VSTB를 입력하는 구성으로 하고 있다.
또한, 제1 실시 형태에서 설명한 바와 같이, 더미단의 출력 트랜지스터 T5의 사이즈를 주요단보다 작게 하는 것이 바람직하다.
이상, 게이트선 구동 회로(14)의 구성을 홀수행의 게이트 신호선(20)을 구동하는 게이트선 구동 회로(14R)를 예로 설명하였다. 본 실시 형태의 짝수행의 게이트 신호선(20)을 구동하는 게이트선 구동 회로(14L)의 구성도 우측과 마찬가지이다. 이 점에 대해서는 제1 실시 형태와 마찬가지이므로 설명을 생략한다.
다음으로 쌍방향 시프트 레지스터(30)의 동작에 대해서 설명한다. 본 실시 형태에 대한 순시프트 동작 및 역시프트 동작에서의 각종 신호의 파형을 나타내는 타이밍도는 제1 실시 형태에서 도시한 도 8, 도 9와 동일하다.
순시프트는, 1 프레임의 화상 신호의 선두에서, 트리거 신호 생성부(36)가 순방향 트리거 신호의 펄스를 생성함으로써 개시된다(도 8의 시각 t0, t1). 클럭 신호 생성부(34)는, 이미 설명한 바와 같이 순시프트 동작시에는 순방향으로 순번대로 펄스를 생성한다.
여기서는 우선, 게이트선 구동 회로(14R)의 주요단(제λ단)의 단위 레지스터 회로(60)의 순시프트 동작을 설명한다.
제λ단의 동작 전에는 제1∼제(λ-1)단이 순번대로 동작하여 2H 폭의 펄스를 2H의 위상차로 순차 출력하고 있다. NSF(λ)에 제(λ-1)단의 출력 신호 G(2λ-3)의 펄스가 입력되면(도 8의 시각 t2), 기준점 N1이 H 레벨에 따른 전위(VGH-Vth(T1F))로 세트되어 T5가 온하고, 또한 캐패시터 C1의 단자간 전압이 그 전위로 세트된다. 이 때, T4가 온하여 노드 N2를 L 레벨로 설정한다. 따라서, T2 및 T6은 오프 상태이다.
시각 t2로부터 2H 경과한 시각 t3에서, 출력 제어 클럭 신호 V(2λ-1)의 펄스가 T5의 드레인에 입력된다. 클럭 신호 V(2λ-1)의 펄스는, T5의 소스 전위를 상승시킨다. 그렇게 하면, 부트 스트랩 효과에 의해 기준점 N1의 전위가 더 상승하고, 클럭 V(2λ-1)의 펄스는 전위 저하하지 않고 신호 G(2λ-1)의 펄스로 되어 단자 NOUT(λ)로부터 출력된다. 이 신호 G(2λ-1)의 펄스는 제(λ+1)단의 단자 NSF에 입력되고, 그 단의 기준점 N1을 H 레벨로 세트한다.
시각 t4에서 출력 제어 클럭 신호 V(2λ-1)의 펄스가 하강하면, 신호 G(2λ-1)의 펄스도 하강한다. 또한, 이 타이밍에서 클럭 신호 V(2λ+1)의 펄스가 T6A를 온하므로, 출력 단자 NOUT(λ)는 VGL에 접속되고, 출력 신호 G(2λ-1)는 L 레벨로 된다. 한편, N1의 전위는 H 레벨로 유지된다(후속 세트 기간).
시각 t4에서는, 제(λ+1)단이 클럭 V(2λ+1)의 펄스에 동기하여 신호 G(2λ+1)의 펄스를 출력한다. 이와 같이, 각 단은 선행하는 단의 펄스 출력으로부터 2H 지연되어 그 단의 펄스를 출력한다. 제(λ+1)단의 펄스 출력을 받은 제(λ+2)단은, 시각 t4로부터 2H 경과한 시각 t5에서 신호 G(2λ+3)의 펄스를 출력한다.
제λ단에서는, 시각 t5에서 단자 NRF에 신호 G(2λ+3)의 펄스가 입력되면, T9F가 온하여 N1을 L 레벨로 리셋한다. 그것과 동시에, T6B가 클럭 신호 V(2λ+3)의 펄스에 의해 온하여, 출력 신호 G(2λ-1)를 L 레벨로 유지한다. 또한, 다음의 2H 기간에서는, T6C가 클럭 신호 V(2λ+5)의 펄스에 의해 온하여, 출력 신호 G(2λ-1)를 L 레벨로 유지한다.
그런데, 기준점 N1의 세트 기간(제k단의 출력 기간) 이외에도 T5의 드레인에는 출력 제어 클럭 신호 V(2k-1)의 펄스가 인가되고, 그 펄스는 T5의 게이트-드레인간 용량 Cgd를 통하여 N1의 전위를 부상시키는 작용을 한다. 이 기준점 N1의 전위 변동은, T2가 온함으로써 억제된다. 기준점 N1의 리셋 기간에서는, N1은 기본적으로는 L 레벨이며, T4가 오프 상태이다. 이 상태에서는, 상술한 바와 같이 출력 제어 클럭 신호 V(2k-1)의 펄스에 따라서 노드 N2의 전위가 H 레벨로 인상되고, T2, T6이 온한다. 이에 의해, 기준점 N1은 리셋 기간에서 L 레벨로 고정되고, 또한, 출력 신호 G(2λ-1)는 L 레벨로 유지된다.
상술한 바와 같이 주요단은 자기단의 1개 전의 단의 출력 펄스를 받아서 기준점 N1을 세트 상태로 하고, 자기단의 2개 후의 단의 출력 펄스를 받아서 기준점 N1을 리셋 상태로 한다. 이 점, 제1단의 더미단에는 1개 전의 단이 존재하지 않는다. 따라서, 이미 설명한 바와 같이 제1단은 단자 NSF에 순방향 트리거 신호 VSTF의 펄스를 입력하는 구성으로 하고 있다. 제1단은 시각 t0에 생성되는 신호 VSTF의 펄스를 받아서 기준점 N1이 H 레벨로 세트된다. 이 이후의 제1단의 동작은 상술한 제λ단과 마찬가지이다. 또한, 제(N-1), 제N단의 더미단에는 2개 후의 단이 존재하지 않는다. 따라서, 이미 설명한 바와 같이 제(N-1), N단은 단자 NRF에 순방향 트리거 신호 VSTF의 펄스를 입력하는 구성으로 하고 있다. 제(N-1), 제N단의 기준점 N1은 1 프레임의 순시프트 동작의 끝에서 H 레벨로 세트된 후, 다음의 프레임의 개시시에 생성되는 신호 VSTF의 펄스를 받아서 L 레벨로 리셋된다.
이상, 게이트선 구동 회로(14R)의 각 단의 순시프트 동작을 설명하였다. 게이트선 구동 회로(14L)의 각 단의 순시프트 동작도, 게이트선 구동 회로(14R)의 대응하는 단과 마찬가지이다. 단, 게이트선 구동 회로(14L)의 각 단은 게이트선 구동 회로(14R)의 대응하는 단보다 1H 지연되어 각 동작을 행한다.
역시프트는, 1 프레임의 화상 신호의 선두에서, 트리거 신호 생성부(36)가 역방향 트리거 신호의 펄스를 생성함으로써 개시된다(도 9의 시각 t0, t1). 클럭 신호 생성부(34)는, 이미 설명한 바와 같이 역시프트 동작시에는 역방향으로 순번대로 펄스를 생성한다.
시프트 레지스터부(32)의 각 단의 단위 레지스터 회로(60)는 제1 실시 형태의 단위 레지스터 회로(38)와 마찬가지로, 세트 단자 및 리셋 단자가 순시프트와 역시프트에 대하여 대칭으로 구성되어 있다. 또한, 제1 실시 형태와 마찬가지로, 선두 더미단과 후미 더미단은, 시프트 방향의 반전에 대하여 서로 대칭인 구성으로 되는 관계에 있다. 따라서, 제어 회로(18)가 트리거 신호의 절환과 클럭 펄스의 생성 순서의 절환을 행하면, 시프트 레지스터부(32)는 순시프트와 마찬가지의 동작으로 역시프트 동작을 행한다.
예를 들면, 게이트선 구동 회로(14R)의 제N단은 시각 t1에 단자 NSB에 역방향 트리거 신호 VSTB의 펄스가 입력되어, 기준점 N1이 H 레벨로 세트되고, 그 후 최초로 생성되는 클럭 신호 V(2N-1)의 펄스에 동기하여, 출력 신호 G(2N-1)에 펄스를 발생시킨다. 이후, 순시프트 동작과는 역방향으로 각 단으로부터 펄스가 순차 출력된다.
이상, 게이트선 구동 회로(14R)를 예로 역시프트 동작을 설명하였다. 게이트선 구동 회로(14L)의 각 단의 역시프트 동작도, 게이트선 구동 회로(14R)의 대응하는 단과 마찬가지이다. 단, 게이트선 구동 회로(14L)의 각 단은 게이트선 구동 회로(14R)의 대응하는 단보다 1H 앞서 각 동작을 행한다.
또한, 제1 실시 형태에서 설명한 구성의 각종 변경은 본 실시 형태의 쌍방향 시프트 레지스터에 있어서도 채용하는 것이 가능하다.
10, 50 : 화상 표시 장치
12 : 화소 회로
14, 14L, 14R : 게이트선 구동 회로
16 : 데이터선 구동 회로
18 : 제어 회로
20 : 게이트 신호선
22 : 데이터선
30 : 쌍방향 시프트 레지스터
32 : 시프트 레지스터부
34 : 클럭 신호 생성부
36 : 트리거 신호 생성부
38, 60 : 단위 레지스터 회로

Claims (7)

  1. m단(m은 3이상의 정수임)에 종속 접속되는 단위 레지스터 회로를 포함하고, 각 단이 상기 종속 접속의 순서에 따라서 인가되는 n상(n은 3이상의 정수임)의 클럭 펄스에 동기하여 순번대로 구동되는 시프트 레지스터부를 갖고,
    제k단(여기서의 k는 1≤k≤m인 정수임)의 상기 단위 레지스터 회로는, 그 단위 레지스터 회로의 기준점이 제1 전위인 상태에서, 입력되는 상기 클럭 펄스에 동기하여 출력 펄스 Pk를 출력하는 출력 회로와, 세트 신호가 입력되면 상기 기준점의 전위를 상기 제1 전위로 설정하는 세트 회로와, 리셋 신호가 입력되면 상기 기준점의 전위를 상기 제2 전위로 설정하는 리셋 회로를 갖고,
    αf, αb, βf 및 βb를 αf<βb<n 또한 αb<βf<n인 자연수로 하고,
    제k단(여기서 k는 1≤k≤m인 정수임)의 상기 단위 레지스터 회로는 또한, 상기 세트 신호의 입력 단자로서 상기 출력 펄스 Pk-αf(단 k>αf)가 입력되는 순방향 세트 단자 및 상기 출력 펄스 Pk+αb(단 k≤m-αb)가 입력되는 역방향 세트 단자와, 상기 리셋 신호의 입력 단자로서 상기 출력 펄스 Pk+βf(단 k≤m-βf)가 입력되는 순방향 리셋 단자 및 상기 출력 펄스 Pk-βb(단 k>βb)가 입력되는 역방향 리셋 단자를 구비하는 것
    을 특징으로 하는 쌍방향 시프트 레지스터.
  2. m단(m은 3이상의 정수임)에 종속 접속된 단위 레지스터 회로를 포함하고, 제k단(k는 1≤k≤m인 정수임)의 출력 펄스 Pk를 순방향 및 역방향 중 어느 하나의 시프트 순서로 출력하는 시프트 레지스터부와,
    n상(n은 3이상의 정수임)의 클럭 펄스를 상기 시프트 레지스터부의 순시프트 동작시에는 상기 순방향으로 순번대로, 한편, 역시프트 동작시에는 상기 역방향으로 순번대로 각각 상기 시프트 레지스터부의 각 단에 공급하는 클럭 신호 생성부와,
    상기 순시프트의 개시시에 순방향 트리거 신호를 생성하고, 상기 역시프트의 개시시에 역방향 트리거 신호를 생성하는 트리거 신호 생성부를 갖고,
    상기 제k단의 단위 레지스터 회로는, 순방향 세트 단자 및 역방향 세트 단자와, 순방향 리셋 단자 및 역방향 리셋 단자와, 어느 하나의 상기 세트 단자에 세트 신호가 입력되면 기준점의 전위를 상기 제1 전위로 설정하는 세트 회로와, 어느 하나의 상기 리셋 단자에 리셋 신호가 입력되면 상기 기준점의 전위를 상기 제2 전위로 설정하는 리셋 회로와, 상기 기준점이 제1 전위인 상태에서는, 입력되는 상기 클럭 펄스에 동기하여 상기 출력 펄스 Pk를 출력하는 출력 회로를 구비하고,
    αf, αb, βf 및 βb를 αf<βb<n 또한 αb<βf<n인 자연수로 하고,
    상기 제k단의 상기 세트 회로는, 상기 순방향 세트 단자에 출력 펄스 Pk-αf(단 k>αf) 및 상기 순방향 트리거 신호(단 k≤αf)를, 한편, 상기 역방향 세트 단자에 출력 펄스 Pk+αb(단 k≤m-αb) 및 상기 역방향 트리거 신호(단 k>m-αb)가 각각 상기 세트 신호로서 입력되고,
    상기 제k단의 상기 리셋 회로는, 상기 순방향 리셋 단자에 출력 펄스 Pk+βf(단 k≤m-βf)가, 한편, 상기 역방향 리셋 단자에 출력 펄스 Pk-βb(단 k>βb)가 각각 상기 리셋 신호로서 입력되는 것
    을 특징으로 하는 쌍방향 시프트 레지스터.
  3. 제2항에 있어서,
    상기 αf 및 αb는 1인 것을 특징으로 하는 쌍방향 시프트 레지스터.
  4. 제2항에 있어서,
    제(αf+1)단 내지 제m단의 상기 단위 레지스터 회로는, 상기 순방향 트리거 신호가 입력되면 상기 기준점을 상기 제2 전위로 설정하는 회로를 구비하고,
    제1단 내지 제(m-αb)단의 상기 단위 레지스터 회로는, 상기 역방향 트리거 신호가 입력되면 상기 기준점을 상기 제2 전위로 설정하는 회로를 구비하는 것을 특징으로 하는 쌍방향 시프트 레지스터.
  5. 제2항에 있어서,
    제(m-βf+1)단 내지 제m단의 상기 순방향 리셋 단자는, 상기 순방향 트리거 신호가 상기 리셋 신호로서 입력되고,
    제1단 내지 제βb단의 상기 역방향 리셋 단자는, 상기 역방향 트리거 신호가 상기 리셋 신호로서 입력되는 것을 특징으로 하는 쌍방향 시프트 레지스터.
  6. 제5항에 있어서,
    상기 단위 레지스터 회로는, 각각 상기 기준점과 상기 제2 전위의 전원과의 사이에 배치되고, 게이트 단자에 상기 리셋 신호가 인가되면 온하여 상기 기준점에 상기 전원을 접속하는 트랜지스터로서, 상기 순방향 리셋 단자에 상기 게이트 단자가 접속된 제1 트랜지스터 및 상기 역방향 리셋 단자에 상기 게이트 단자가 접속된 제2 트랜지스터를 갖고,
    상기 트리거 신호 생성부는, 상기 순시프트의 반복 동작의 사이에서, 상기 제2 트랜지스터를 온하는 신호를 상기 제1단 내지 제βb단의 상기 역방향 리셋 단자에 인가하고, 상기 역시프트의 반복 동작의 사이에서, 상기 제1 트랜지스터를 온하는 신호를 상기 제(m-βf+1)단 내지 제m단의 상기 순방향 리셋 단자에 인가하는 것을 특징으로 하는 쌍방향 시프트 레지스터.
  7. 복수의 주사선에 대응하여 매트릭스 형상으로 배치된 복수의 화소 회로와,
    상기 주사선마다 설치되고, 상기 화소 회로에의 영상 데이터의 기입을 제어하는 게이트 신호를 공급하는 복수의 게이트 신호선과,
    제1항 내지 제6항 중 어느 한 항에 기재된 쌍방향 시프트 레지스터를 이용하여, 상기 각 게이트 신호선에의 상기 게이트 신호를, 상기 시프트 레지스터부의 복수단 중 그 게이트 신호선에 대응지어진 단으로부터 출력되는 상기 출력 펄스에 기초하여 생성하는 게이트 신호선 구동 회로를 갖는
    것을 특징으로 하는 화상 표시 장치.
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