KR20040087890A - 표시장치 - Google Patents

Abstract

좌우 반전기능부의 표시장치에 내장하는 피드백 회로의 구성을 합리화하고, 소자수의 삭감 및 소비전력의 저감화를 도모한다.

수평구동회로(17)는 클록신호에 기초하여 스타트 펄스를 전송하고, 샘플링 펄스를 순차 발생하여 샘플링 스위치군(23)을 순으로 구동하고, 화소(11)에 영상신호를 기입한다. 피드백회로(50)는, 시간이 지날수록 변화하는 샘플링 펄스의 지연량을 검출하여 피드백 펄스(FB)를 생성한다. 피드백 펄스에 기초하여, 샘플링 펄스의 지연량을 보상하도록, 패널에 입력하는 클록신호의 위상을 외부에서 조정가능하게 한다. 수평구동회로(17)는, 전환신호(RGT)에 따라서 스타트 펄스의 순전송과 역전송을 전환한다. 피드백회로(50)는, 순전송시와 역전송시에서 중복하는 부분을 배제하여 공통화된 회로구성을 가진다.

Description

표시장치{Display Apparatus}

본 발명은 점순차 구동방식의 액티브 매트릭스형 표시장치에 관한 것이다. 보다 상세하게는 표시장치에 내장되는 수평구동회로에서 출력되는 샘플링 펄스의 시간이 지날수록 지연을 보상하기 위해, 패널 내에 제작하여 넣는 피드백회로의 구성에 관한 것이다.

도 18은, 종래의 표시장치의 전형적인 구성을 나타내는 블록도이다. 도시한 바와 같이, 종래의 표시장치는 화소 어레이부(15), 수직구동회로(16) 및 수평구동회로(17) 등을 집적적으로 형성한 패널(33)로 구성되어 있다. 화소 어레이부(15)는, 행 형상의 게이트라인(13), 열 형상의 신호라인(12) 및 양자가 교차하는 부분에 행렬 형상으로 배치된 화소(11)로 구성되어 있다. 수직구동회로(16)는 좌우로 나눠져 배치되어 있고, 게이트라인(13)의 양단에 접속하고, 순차적으로 화소(11)의 행을 선택한다. 수평구동회로(17)는 신호라인(12)에 접속함과 동시에 소정의 주기의 클록신호에 기초하여 동작하고, 선택된 행의 화소(11)에 순차영상신호를 기입한다. 종래의 표시장치는 또한 외부의 클록 생성회로(18)를 갖추고 있고, 수평구동회로(17)의 동작기준으로 되는 클록신호(HCK, HCKX)와 이들의 클록신호(HCK, HCKX)에 대하여 주기가 동일하고 또한 듀티(duty)비가 작은 클록신호(DCK1, DCK2)를 생성한다. 또한, HCKX는 HCK의 반전신호이다. 또, 본 명세서에서는 특히 명시하지는 않았지만, 필요에 따라서 클록신호(DCK1, DCK2)의 반전신호(DCK1X, DCK2X)도 공급된다. 외부 클록 생성회로(18)는 이들의 클록신호에 더하여, 수평 스타트펄스(HST)도 패널(33)측에 공급한다. 또한, 각 신호라인(12)에는 프리차지회로(20)가 접속되어 있고, 영상신호의 기입에 앞서 프리차지를 행하고, 화질을 개선한다.

도 18에 나타낸 종래의 표시장치는, 다결정 실리콘 박막 트랜지스터 등을 이용한 구동회로 내장형의 액티브 매트릭스 표시장치이다. 이 방식의 표시장치는 액정 표시장치나 유기(EL)표시장치 등이 대표적이다. 액정표시장치의 경우, 예를 들면 카메라 일체형 VTR이나 정보휴대단말 등으로 사용되고 있는 디스플레이에 관해서는, 모니터부를 자재(自在)로 회전하여 화상을 표시하는 애플리케이션에 대응하기 위해, 수평구동회로에 좌우 반전기능을 갖춘, 이른바 쌍방향 수평구동회로 내장의 표시장치가 사용되고 있다. 도 18의 종래예에서는, 외부에서 공급되는 전환신호(RGT)에 의해, 수평구동회로의 신호전송방향을 순방향과 역방향으로 전환하고 있다.

[종래의 기술]

[특허문헌 1] 일본공개특허 평 11-119746호 공보

[특허문헌 2] 일본공개특허 2000-298459공보

[특허문헌 3] 일본공개특허 2002-72987공보

[특허문헌 4] 일본공개특허 2002-162928공보

도 19는, 도 18에 나타낸 표시장치의 구성예를 나타내는 회로도이다. 표시한 바와 같이, 행 형상의 게이트라인(13), 열 형상의 신호라인(12), 양 라인이 교차하는 부분에 행렬 형상으로 배치된 화소(11) 및 영상신호를 공급하는 영상라인(25)을 가지는 패널로 구성되어 있다. 표시장치는, 상술한 패널에 더하여 수직구동회로(16), 수평구동회로(17) 및 클록생성회로(18)를 포함하고 있다.전형적으로는, 수직구동회로(16) 및 수평구동회로(17)는 패널에 내장되어 있다. 또, 패널에는 샘플링 스위치군(23)도 형성되어 있다. 샘플링 스위치군(23)의 각 스위치(HSW)는 각 신호라인(12)에 대응하여 배치되어 있고, 영상라인(25)을 각 신호라인(12)에 접속하는 역할을 다한다.

수직구동회로(16)는 각 게이트라인(13)에 접속하고, 순차 행단위에서 화소(11)를 선택한다. 수평구동회로(17)는 소정 주기의 클록신호에 기초하여 동작하고, 샘플링펄스(A', B', C', D' …)를 순차 발생하여 각 스위치(HSW)를 순으로 구동함으로써, 선택된 행의 화소(11)에 순차 영상신호를 기입한다.

클록생성회로(18)는, 수평구동회로(17)의 동작기준으로 되는 클록신호(HCK)를 생성함과 동시에, 이 클록신호(HCK)에 대하여 펄스폭이 짧은 클록신호(DCK1, DCK2)를 생성한다. 한편, 수평구동회로(17)는, 시프트 레지스터(21)와 발취 스위치군(22)으로 구성되어 있다. 또한, 시프트 레지스터(21)의 각단을 S/R로 표시하고 있다. 시프트 레지스터(21)는, 클록신호(HCK)에 동기하여 수평 스타트펄스(HST)의 시프트 동작을 행하고, 각 시프트단 S/R에서 시프트펄스(A, B, C, D …)를 순차출력한다. 발취 스위치군(22)의 각 스위치는, 시프트 레지스터(21)에서 순차출력되는 시프트펄스(A, B, C, D …)에 응답하여 클록신호(DCK1, DCK2)를 발취하고, 상술한 샘플링펄스(A', B', C', D' …)를 순차생성한다.

도 20을 참조하여, 도 19에 나타낸 표시장치의 동작을 간결하게 설명한다. 수평구동회로(17)는 클록신호(HCK)(이하, HCK펄스로 칭하는 경우가 있다) 및 그 반전신호(HCKX)에 따라서 동작하고, 스타트펄스(HST)를 순차전송하는 것으로, 시프트펄스(A, B, C)를 생성하고 있다. 클록생성회로(18)는 HCK펄스 외, 클록신호(DCK1, DCK2)(이하, DCK펄스로 부르는 경우가 있다)를 수평구동회로(17)에 공급하고 있다. 도 20의 타이밍 스위치에서 밝혀진 바와 같이, DCK펄스는 HCK펄스와 동일의 주기를 가지지만, 펄스폭이 작게 되어 있다. 또, DCK1과 DCK2는 서로 위상이 180도 어긋나 있다.

수평구동회로(17)는 각 시프트펄스(A, B, C)에서 발취 스위치군(22)을 개폐구동하고, DCK펄스를 발취하고 있다. 이것에 의해, 샘플링 펄스(A', B', C')를 생성하고 있다. 구체적으로는, DCK1의 펄스를 시프트펄스(A)로 발취함으로써, 샘플링펄스(A')를 생성하고 있다. 동일하게, DCK2의 펄스를 시프트펄스(B)로 발취함으로써, 샘플링펄스(B')를 얻고 있다. 이 같은 클록 드라이브방식을 도입하는 것으로서, 서로 이웃하는 샘플링 펄스끼리가 서로 논 오버랩으로 되도록 하고 있다. 즉, 샘플링펄스(A'와 B')는 시간적으로 떨어져 있고, 서로 겹치는 것은 없다. 동일하게, 샘플링펄스(B'와 C')도 서로 시간적으로 떨어져 있고, 겹치는 것은 없다.

종래의 점순차 구동방식의 액티브 매트릭스 표시장치는, 수평구동회로에서 순차 샘플링펄스를 공급하고, 각 신호라인에 영상신호를 샘플 홀드하고 있다. 수평구동회로는 일반적으로 박막 트랜지스터로 구성되어 있다. 박막 트랜지스터는 패널을 구동함으로써 핫 캐리어 스트레스가 생기고, Vth(역전압)가 증가한다. 이 때문에, 수평구동회로에서 출력되는 샘플링펄스의 위상이 시간이 지날수록 지연해 간다. 영상신호를 샘플 홀드하기 위해 샘플링 펄스가 지연하면, 이웃의 신호라인에 샘플홀드 해야 할 영상신호의 전위를 잘못하여 자단(自段)에 거둬들이게 되는 경우가 생긴다. 이것에 의해, 본래 표시되지 않아야 할 영상이, 이른바 고스트로서 화면상에 나타난다.

고스트를 방지하기 위해, 종래부터 패널 내에 피드백회로를 설치하여 두고, 예를 들면 특허문헌 1 ∼ 특허문헌 3에 기재가 있다. 피드백회로는, 시간이 지날수록 변화하는 샘플링펄스의 지연량을 검출하기 위해, 이 지연량을 반영한 피드백펄스를 생성하고, 패널 내부에서 외부로 피드백한다. 피드백펄스에 기초하여, 샘플링펄스의 지연량을 보상하도록, 패널에 입력하는 클록신호의 위상을 외부로 조정가능하게 하고 있다.

도 18에 나타낸 좌우 반전기능을 가진 수평구동회로의 경우, 순전송 및 역전송의 각각에서 피드백펄스를 작성할 필요가 있다. 이를 위해, 종래의 표시장치는, 순전송시의 샘플링펄스의 지연을 검출하는 계통과, 역전송시의 샘플링펄스의 지연을 검출하는 계통을 따로 설치하고, 출력단계에서 양계통을 일체로 모으고 있다. 따라서, 피드백회로의 레이아웃 면적이 2계통분 필요하게 되고 소자수의 증가를 초래하고 있다. 또, 소자수의 증가에 수반하여 소비전력의 증가도 초래하였다.

상술한 종래 기술의 문제에 감안하여, 본 발명은 좌우 반전기능부의 표시장치에 내장 해야할 피드백회로의 구성을 합리화하고, 소자수의 삭감 및 소비전력의 저감화를 도모하는 것을 목적으로 한다. 이러한 목적을 달성하기 위해 이하의수단을 강구했다. 즉, 행 형상의 게이트라인, 열 형상의 신호라인, 양 라인이 교차하는 부분에 행렬형상으로 배치된 화소 및 영상신호를 공급하는 영상라인을 가지는 패널과, 패널 내에 배치되고, 행 형상의 이 게이트 라인에 접속하여 순차적으로 화소의 행을 선택하는 수직구동회로와, 열 형상의 이 신호라인을 이 영상 라인에 접속하기 위해 패널 내에 배치된 복수의 샘플링 스위치와, 외부로부터 입력되는 클록신호에 기초하여 동작하고, 샘플링 펄스를 순차발생하여 복수의 샘플링 스위치를 순으로 구동함으로써 선택된 행의 화소에 순차 영상신호를 기입하는 패널 내의 수평구동회로와, 시간이 지날수록 변화하는 이 샘플링 펄스의 지연량을 검출하고, 이 지연량을 반영한 피드백 펄스를 생성하고, 패널 내부에서 외부로 피드백하는 피드백 회로로 이루며, 이 피드백 펄스에 기초하여, 이 샘플링 펄스의 지연량을 보상하도록, 이 펄스에 입력하는 클록신호의 위상을 외부에서 조정가능한 표시장치이고, 상기 수평구동회로는, 외부로부터 스타트 펄스와 클록신호를 받아들이고, 이 스타트 펄스의 시프트동작을 행하는 각 시프트단(段)에서 시프트 펄스를 순차출력하는 시프트 레지스터와, 상기 시프트 레지스터로부터 순차출력되는 이 시프트 펄스에 응답하여 클록신호를 발취하여 샘플링 펄스를 순차생성하는 발취 스위치군을 가지고, 상기 시프트 레지스터는, 외부로부터 공급되는 전환신호에 따라서 스타트 펄스를 순방향으로 전송하는 순전송과 역방향으로 전송하는 역전송을 전환가능하며, 상기 피드백 회로는, 순전송시와 역전송시에서 중복하는 부분을 배제하여 공통화된 회로구성을 가지는 것을 특징으로 한다.

구체적으로는, 상기 피드백회로는, 이 시프트 레지스터의 시프트단을 모방한단일의 처리회로와, 이 처리회로를 통과한 스타트 펄스에서 클록신호를 발취하여 피드백 펄스를 생성하기 위한 단일의 발취 스위치와, 이 전환신호에 따라서 이 발취 스위치에 공급하는 클록신호의 위상을 선택하는 셀렉터를 포함한다.

본 발명에 의하면, 피드백회로의 구성을 합리화하고, 순전송시와 역전송시에서 중복하는 부분을 배제하여 가능한 한 공통화하고 있다. 구체적으로는, 피드백회로는, 순전송시와 역전송시에서 공용화가 가능한 단일의 처리회로와 단일의 발취스위치를 이용하고 있다. 단일의 처리회로는, 시프트 레지스터의 시프트단을 모방한 것이다. 단일의 발취 스위치는, 처리회로를 통과한 스타트 펄스로 로크신호를 발취하고, 피드백 펄스를 생성한다. 단일의 발취스위치를 제어하기 위해 셀렉터가 이용된다. 이 셀렉터는, 외부에서 공급되는 전환신호에 따라서 발취스위치에 공급하는 클록신호의 위상을 선택함으로써 순전송시와 역전송시의 어느 것에 있어서도, 동등한 타이밍으로 피드백펄스를 출력할 수 있도록 하고 있다.

도 1은 본 발명에 관계되는 표시장치의 실시형태를 나타내는 회로도이다.

도 2는 도 1에 나타낸 표시장치의 동작설명에 제공하는 타이밍 차트이다.

도 3은 도 1에 나타낸 표시장치의 동작설명에 제공하는 타이밍 차트이다.

도 4는 피드백회로의 기본구성을 나타내는 개념도이다.

도 5는 시프트 레지스터의 회로구성도이다.

도 6은 피드백회로의 구성도이다.

도 7은 참고예에 관계되는 표시장치를 나타내는 회로도이다.

도 8은 참고예의 표시장치에 내장되는 피드백회로의 구성을 나타내는 회로도이다.

도 9는 좌우 반전기능을 가지는 시프트 레지스터를 나타내는 참고도이다.

도 10은 도 9에 나타낸 시프트 레지스터의 구체적인 회로구성을 나타내는 회로도이다.

도 11은 종래의 표시장치의 전형예를 나타내는 회로도이다.

도 12는 도 11에 나타낸 표시장치의 고스트 발생원인을 나타내는 모식도이다.

도 13은 종래의 고스트 대책의 일예를 나타내는 모식도이다.

도 14는 12상(相) XGA구동을 나타내는 모식도이다.

도 15는 6상(相) XGA구동을 나타내는 모식도이다.

도 16은 6상(相) XGA구동의 동작설명에 제공하는 모식도이다.

도 17은 6상(相) XGA구동의 동작설명에 제공하는 모식도이다.

도 18은 종래의 표시장치의 일예를 나타내는 블록도이다.

도 19는 도 18에 나타낸 표시장치에 내장되는 수평구동회로의 일예를 나타내는 블록도이다.

도 20은 도 19에 나타낸 수평구동회로의 동작설명에 제공하는 타이밍 차트이다.

[부호의 설명]

11 …화소 12 …신호라인

13 …게이트라인 15 …화소 어레이부

16 …수직구동회로 17 …수평구동회로

21 …시프트 레지스터 22 …발취 스위치군

23 …샘플링 스위치군 50 …피드백 회로

51 …처리회로 52 …발취 스위치

53 …피드백 펄스 형성용 스위치

이하 도면을 참조하여 본 발명의 형태를 상세하게 설명한다. 도 1은 본 발명에 관계되는 표시장치의 실시형태를 나타내는 모식적인 회로도이다. 도시한 바와 같이, 본 표시장치는, 한장의 패널로 구성되어 있고, 화소 어레이부(15), 수직구동회로(16), 수평구동회로(17), 수평 샘플링 스위치(23), 피드백회로(50) 등을 내장하고 있다. 화소 어레이부(15)는, 행 형상의 게이트라인(13), 열 형상의 신호라인(12), 양 라인이 교차하는 부분에 행렬형상으로 배치된 화소(11) 등으로 구성되어 있다. 본 실시형태의 경우, 화소(11)는 액정셀(LC)과 박막트랜지스터(TFT)로 구성되어 있다. 액정셀(LC)은 대향전극(14)과 화소전극과의 사이에 액정을 협지한 구성으로 되어 있다. 박막 트랜지스터(TFT)의 드레인전극은 화소전극에 접속하고, 소스전극은 신호라인(12)에 접속하고, 게이트전극은 게이트라인(13)에 접속하고 있다. 수직구동회로(16)는, 행 형상의 게이트라인(13)에 접속하여 순차 화소(11)의 행을 선택한다. 구체적으로는, 순차선택 펄스를 출력하여 박막 트랜지스터(TFT)를 도통시킴으로써 액정셀(LC)과 신호라인(12)을 전기적으로 접속하는 것으로, 화소(11)의 선택을 행하고 있다. 복수의 샘플링 스위치(HSW)(23)는, 열 형상의 신호라인(12)을 영상라인(25)에 접속하기 위해, 패널 내에 배치되어 있다. 또한 영상라인(25)은, 영상신호(video)를 외부에서 패널 내부에 공급하는 배선이다. 수평구동회로(17)는, 외부에서 입력되는 클록신호(HCK, HCKX)에 기초하여 동작하고, 샘플링펄스를 순차발생하여 복수의 샘플링 스위치(HSW)를 순으로 구동함으로써 선택된 행의 화소(11)에 순차 영상신호(video)를 기입한다. 피드백회로(50)는, 시간이 지날수록 변화하는 샘플링펄스의 지연량을 검출하기 위해, 이 지연량을 반영한 피드백 펄스(FB)를 생성하고, 단자(PAD)(60)를 경유하여 패널 내부로부터 외부의 고스트보정 IC(70)에 피드백한다. 외부의 고스트 보정 IC(70)는, 피드백 펄스(FB)에 기초하여, 샘플링 펄스의 지연량을 보상하도록 패널에 입력하는 클록신호(DCK1, DCK2)의 위상을 외부에서 조정한다.

수평구동회로(17)는, 시프트단(S/R)을 다단접속한 시프트 레지스터(21)와, 발취 스위치군(22)으로 구성되어 있다. 시프트 레지스터(21)는, 외부에서 스타트 펄스(HST)와 클록신호(HCK, HCKX)를 받아들이고, 스타트 펄스(HST)의 시프트 동작을 행하고, 각 시프트단(S/R)에서 시프트 펄스(①∼③)를 순차출력한다. 발취 스위치군(22)은, 시프트 레지스터(21)에서 순차출력되는 시프트 펄스(전송펄스)에 응답하여 클록신호(DCK1 또는 DCK2)를 발취하여 샘플링펄스(①∼③)를 순차생성한다. 또한, 이 샘플링펄스는 위상조정회로(PAC)(29)를 경유하여 각 샘플링 스위치(HSW)에 인가된다. PAC는, 각 발취 스위치군(22)에서 발취된 클록신호(DCK1, DCK2)의 위상조정을 행하는 것이다. DCK1와 DCK2는 기본적으로 위상이 서로 180도 시프트한 클록신호로 되어 있다. PAC는 DCK1와 DCK2의 사이에 생길 가능성이 있는 오차를 흡수하고 있다.

시프트 레지스터(21)는 좌우 반전기능부가 있고, 외부에서 공급되는 전환신호(RGT)에 따라서 스타트 펄스(HST)를 순방향으로 전송하는 순전송과 역방향으로 전송하는 역전송을 전환가능하다. 이것에 대하여, 피드백 회로(50)는 순전송시와 역전송시에서 중복하는 부분을 배제하여 공통화된 회로구성을 가지고 있다. 구체적으로 보면, 피드백회로(50)는 단일의 처리회로(51)와 단일의 발취 스위치(52)와 셀렉터회로(58)로 구성되어 있다. 처리회로(51)는 시프트 레지스터(17)의 시프트단(S/R)을 모방한 것이다. 발취 스위치(CLK 제외)(52)는 처리회로(51)를 통과한 스타트 펄스(HST)에서 클록신호(HCK 또는 HCKX)를 발취하고, 피드백 펄스(FB)를 생성한다. 셀렉터회로(58)는, 전환신호(RGT)에 따라서 발취 스위치(52)에 공급하는 클록신호의 위상을 선택한다. 바꾸어 말하면, 전환신호(RGT)에 따라서 HCK 또는 HCKX의 어느 한쪽을 선택한다. 또한 발취 스위치(52)는 수평구동회로(17)에 짜 넣어진 발취 스위치군(22)과 실질적으로 동일하다. 발취 스위치(52)에서 발취된 펄스는 PAC(59)를 경유하여 스위치(53)에 인가된다. PAC(59)는 PAC(29)와 동일 회로구성이다. 또 스위치(53)도 샘플링 스위치(23)와 동일의 구성이다. PAC(59)를 통과한 펄스가 스위치(53)를 도통시키는 것으로, 배선(27)에 공급되어 있는 접지전위(HVSS)를 샘플링하고, 최종적인 피드백 펄스(FB)로서 PAD(60)로 보낸다.

이상의 구성에서 명백해진 바와 같이, 피드백회로(50)는 순전송과 역전송에서 처리회로(51)를 공용하고 있다. 또 발취 스위치(52)도 공용하고 있다. 양자를 전환하기 위해 셀렉터회로(58)가 설치되어 있다. 이것에 의해 종래의 피드백 회로에 비하면, 소자수를 거의 반감할 수 있다. 따라서 레이아웃 면적의 축소화가 달성할 수 있는 동시에 소비전력의 저감화도 실현할 수 있다.

본 발명에 의하면 샘플링 펄스의 지연량 검출용으로서, 피드백 회로(50)를 수평구동회로(17)의 편단(片端)에 설치하고 있다. 또한, 경우에 따라서는 양단에 설치되어도 좋다. 피드백회로(50)는 HST입력에 대하여 패널 내부 지연 모니터용 펄스(FB펄스)로서 HCK, HCKX를 발취하고 있다. 또한, IC 시스템구성에 의해, HSW 샘플링 펄스 그 것인 DCK1, DCK2를 검출하도록 해도 좋다. 이것은, IC 시스템 구성이 초기값으로서 불변하는 것을 이용할 필요가 있는지, 가변하는 것을 이용할 필요가 있는지에 의해 변화하는 것이다. 이 발취한 펄스는 HSW샘플링 펄스와 동일하게 PAC회로(59)를 통하고, 스위치(53)의 게이트를 두드린다. 화소용 HSW는 영상신호(video)를 영상라인(25)에서 샘플링하지만, 피드백용의 스위치(53)는 배선(27)에서 공급되는 전지전위(HVSS)를 샘플링한다. 즉, 피드백용 스위치는 클로스 시의 패드(60)를 경유하여 패널외부로 소정의 풀업전위에 유지되어 있고, 스위치(53)가 열려진 때의 HVSS전위로 당겨진다. 이 접지전위로 떨어진 때의 하강하는 파형을 최종적인 패널 내부 지연 검출 펄스(FB펄스)로서 이용한다. 스위치 클로스 때에는 패널 외부의 풀업저항(저항큼)을 참조하여, 스위치 오픈 시에는 패널 내부 HVSS저항(알루미늄 배선을 끌기 위해 저항 소)을 보기 위해, 스위치 오픈시의 파형 쪽이 트랜젝트가 빠르고, 검출펄스(FB펄스)로서 이용할 수 있다. 내부 HSW 샘플링 펄스 지연 모니터용의 피드백 펄스는, RGT=HIGH(순전송) 및 RGT=LOW(역전송)로 펄스의 위치가 변동하지 않을 필요가 있다. 그 때문에, 전환신호(RGT)에 의해 HCK를 빼든지, HCKX를 빼든지 선택할 필요가 있다. 본 발명은 전환신호(RGT)에 따라서 셀렉터회로(58)가 HCK 또는 HCKX를 선택하는 방식으로 하고, 이것에 의해 처리회로(51) 및 발취 스위치(52)의 공용화가 가능하게 되었다. 종래 방식에 비해 소자수를 절반정도로 할 수 있다. 이것에 의해 레이아웃 면적의 축소화 및 저소비전력화를 실현할 수 있다. 또, HCK 또는 HCKX를 발취하는 스위치는 구동시 어느 쪽이든 반드시 오픈 상태이기 때문에, 스위치 온시의 저항 및 용량을 어림하고, HCK, HCKX의 버퍼 사이즈를 설계하는 것으로, 시프트 레지스터와 등가(等價)한 회로구성으로 할 수 있기 때문에, 지연 모니터 검출회로성능을 만족할 수 있다.

도 2는, 순전송시에 있어서의 표시장치의 동작설명에 제공되는 타이밍 차트이다. 순전송시 전환신호(RGT)는 그 레벨이 HIGH로 설정되어 있다. 이것에 의해 HST와 HCK의 위상상관이 미리 결정된다. 또한, HCK와 HCKX는 위상이 180도 시프트하고 있다. HCK의 주기는 HST의 펄스폭과 일치하고 있다. 한편 DCK1은 HCK와 동일주기이지만 펄스폭은 좁게 되어 있다. DCK2는 DCK1에 대하여 위상이 180도 어긋나 있다. 수평구동회로의 시프트 레지스터는, HCK 및 HCKX에 따라서 동작하고 HST를 순차전송하여 시프트 펄스(전송펄스) ①, ②, ③을 순차출력한다. 수평구동회로측에서 첫번째의 발취 스위치는 전송펄스(①)에 응답하고 DCK2를 발취하는 샘플링 펄스(①)를 생성한다. 동일하게 두번째의 발취 스위치는 전송펄스(②)에 따라서 DCK1을 발취하여 샘플링 펄스(②)를 생성한다. 또한 세번째의 발취 스위치는 전송펄스(③)에 따라서 DCK2를 발취하여 샘플링 펄스(③)를 생성한다. 이와 같이 하여 순차 샘플링 펄스 ①②③를 출력한다.

한편 피드백회로측에서는 RGT=HIGH일 때 셀렉터회로(58)는 HCK를 선택한다. 피드백회로(50)측의 발취 스위치(52)는, 처리회로(51)를 통과한 HST에 따라서, 선택된 HCK를 발취하고, FB펄스를 출력한다. 또한 도 2에 나타낸 FB펄스는 패드(60)에서 출력되는 최종파형은 아니고, 스위치(53)의 게이트에 인가되는 중간파형을 표시하고 있다.

도 3은, 역전송시의 동작설명에 제공하는 타이밍 차트이다. 도 2와 대응하는 부분에는 대응하는 참조부호를 붙여 이해를 용이하게 하고 있다. 역전송시 전환신호(RGT)는 LOW로 설정된다. 이것에 따라서 HST와 HCK의 위상관계가 미리 설정된다. 도 2와 도 3을 비교하면 설명한 바와 같이, HST에 대한 HCK의 위상관계가 역전하고 있다. 이것에 따라서, 피드백회로의 셀렉터는 RGT=LOW의 경우 HCK가 아닌 HCKX를 선택하고 있다. 도 2와 도 3을 비교하면 명백해진 바와 같이, 순전송시의 HCK의 위상과, 역전송시의 HCKX의 위상이 일치하고 있다. 역전송시, 셀렉터회로(58)는 HCKX를 선택한다. 발취 스위치(52)는 처리회로(51)를 통과한 HST에 따라, 선택된 HCKX를 발취하여 FB펄스로 하고 있다. 도 2와 도 3을 비교하면 명백해진 바와 같이, 순전송시와 역전송시의 어느 것도 FB펄스의 출력 타이밍이 일치하고 있다. 이러한 구성을 취함으로써, 피드백회로(50) 내에서 처리회로(51)나 발취 스위치(52)를 공용화하는 것이 가능하게 된다.

도 4는, 피드백회로와 수평구동회로에서 신호의 흐름을 비교한 모식도이다. 우측의 피드백회로는 좌측의 수평구동회로의 동작을 모니터하고, 시간이 지날수록 샘플링 타이밍의 지연을 검출하는 것이다. 이 때문에, 기본적으로 피드백회로의 모니터부분은, 수평구동회로와 동일의 회로구성으로 할 필요가 있다. 수평구동회로측은, 시프트 레지스터(21)에서 HSR를 전송하고, 발취 스위치(22)에서 DCK1, DCK2를 발취하여 샘플링 펄스로 하고 있다. 샘플링 펄스는 PAC(29)를 경유하여 HSW(23)를 개폐동작하고, 영상신호를 신호라인에 샘플링한다. 이것과 대응하도록, 피드백회로측에서는 처리회로(51)를 통과한 HST에 따라, 발취 스위치(52)가 HCK, HCKX를 발취한다. 발취된 펄스는 PAC(59)를 경유하여 발취 스위치(53)의 게이트를 두드리는 것으로, FB펄스를 출력하고 있다. 여기서, 시프트 레지스터(21) 및 DCK1, DCK2 제외 회로(22)와 처리회로(51) 및 HCK, HCKX 제외 회로(52)는 동일 회로구성으로 할 필요가 있다. 또, PAC(29)와 PAC(59)도 같은 회로구성으로 할 필요가 있다. HSW(23)와 HSW(53)도 각각의 수단에 맞는 트랜지스터 사이즈로 할 필요가 있다.

도 5는, 수직구동회로측의 일단분에 상당하는 구체적인 회로구성을 나타내는 회로도이다. 상단에서 전송되어 온 스타트 펄스는 당해단에 입력되고, HCK, HCKX에 의해 다음단으로 전송된다. 당해단의 시프트 레지스터단(S/R)(21)은, 도시한 바와 같이 HCK, HCKX에 의해 클록 드라이브되는 플립플롭구성으로 되어 있다. 또 시프트단(S/R)에 접속된 발취 스위치(22)는 트랜스미션 게이트로 구성되어 있다. 이 예에서는, 스타트 펄스가 인버터(1), 인버터(2), 인버터(3) 및 인버터(4)를 통과하고, 트랜스미션 게이트(5)의 게이트를 두드리고 있다. 이것에 의해 통과한 트랜스미션 게이트(22)가 DCK를 발취한다. 발취된 DCK는 PAC로 전송된다.

피드백회로의 구성은, 도 5에 나타낸 수평구동회로측의 구성을 모의하고 또한 각 회로요소의 트랜지스터 사이즈를 수평구동회로측과 같도록 하는 것이, 특성을 합한 후 중요하게 된다. 도 6은, 이와 같이 대응 지어진 피드백회로의 실시예를 나타내는 회로도이다. 대응관계를 명확하게 하기 위해, 도 5와 도 6에서 동일구성의 회로요소에는 동일의 참조부호를 붙이고 있다. 처리회로(51)는 인버터(1 ,2, 3 및 4)로 이루며, 수평구동회로측의 시프트단(S/R)과 등가이다. 더욱이 CLK 제외회로(발취 스위치)(52)는 트랜스미션 게이트(5)로 구성되고, 수평구동회로측의 발취 스위치(22)와 동일하다. CLK 제외회로(52)로 발취된 HCK 또는 HCKX는 PAC(59)를 통과한다. 또한, CLK 제외회로(52)의 출력단자에는 출력전위의 불확정성을 방지하기 위해 불확정성 방지회로(56)가 접속되어 있다. CLK 제외회로(52)의 입력측은 셀렉터회로(58)가 접속하고 있고, RGT 또는 RGTX에 따라,HCK 또는 HCKX를 선택하고 있다.

도 7은 표시장치의 참고예를 나타내는 모식적인 회로도이다. 이해를 용이하게 하기 위해, 도 1에 나타낸 본 발명의 표시장치와 대응하는 부분에는 대응하는 참조부호를 붙이고 있다. 수평구동회로의 구성은 기본적으로 같지만, 피드백회로(50)의 구성이 다르다. 참고예에서는 순전송과 역전송에서, 각각 다른 계통의 피드백회로 구성으로 되어 있다. 즉, 순전송에 대응하여 S/R과 동일구성의 처리회로(51-1)와 같은 수평구동회로측의 발취 스위치(22)와 동일구성의 발취 스위치(52-1)를 설치하고 있다. 이것과는 다른 역전송측에서도 처리회로(51-2)와 발취회로(52-2)를 설치하고 있다. 양 계통에서 출력된 펄스는 PAC(59)를 경유하여 스위치(53)의 게이트를 두드린다. 스위치(53)에 의해 최종적으로 형성된 피드백 펄스(FB)는 PAD(60)로 보내진다.

도 8은, 도 7에 나타낸 피드백회로(50)의 구체적인 구성예를 나타내는 회로도이다. 순전송측에서 S/R과 동일 구성의 처리회로(51-1)와 트랜스미션 게이트(5)로 이루는 CLK 제외회로(발취 스위치)(52-1)가 설치되어 있다. 이것과 대칭적인 관계에서 역전송측의 처리회로(51-2)와 CLK 제외회로(52-2)가 설치되어 있다. 또한, HST=HIGH, LOW시에 불확정한 상태가 생기지 않도록, NOR게이트 소자로 구성된 불확정 방지회로(56)가 부가되어 있다. 도 6에 나타낸 본 발명의 피드백회로와 도 8에 나타낸 참고예의 피드백회로를 비교하면 명백해진 바와 같이, 후자는 소자수가 대략 2배 필요하고, 레이아웃 면적의 축소화 및 소비전력의 저감화의 관점에서 바람직하지 않다.

도 9는, 좌우 반전기능을 갖춘 시프트 레지스터의 참고예를 나타내는 회로도이다. 도시한 바와 같이, 이 시프트 레지스터는 복수의 시프트단(SR)과 복수의 정전로(正轉路) 게이트소자(L)와 복수의 반(反)전로 게이트소자(R)로 이룬다. 시프트 레지스터에는, 스타트 펄스 HST가 양측에서 입력된다. 또, 시프트 레지스터의 동작확인을 행하기 위해 검출신호(OUT)가 양단에서 출력되어 있다. 일반적으로 패널으로의 입출력단자는 극히 작게하기 위해, HST의 신호배선과 OUT의 신호배선은 각각 시프트 레지스터의 편측에 접속되어 있다.

시프트 레지스터는, 한 쌍의 입력단자(IN) 및 출력단자(OUT)를 각각 갖춘 복수의 시프트단(SR)에서 구성되어 있고, 입출력단자 사이를 순차접속한 다단구조를 가진다. 또한, 본 예에서는 이해를 용이하게 하기 위해 시프트단(SR)은 제 1단에서 제 5단까지 5개의 다단개 접속으로 되어 있다. 실제의 응용을 도모하는 경우에는 이 단수에 특히 제한은 없다. 상호 서로 이웃하는 전후 시프트단(SR)의 전단측 출력단자와 후단측 입력단자 사이의 접속로에는 역(逆)로 게이트소자(R)가 개재하고 있고, 후단측 출력단자와 전단측 입력단자 사이의 접속로에는 순(順)로 게이트소자(L)가 개재하고 있다. 예를 들면, 도시의 다단접속에 있어서, 전단측을 제 1SR로 하고 후단측을 제 2SR로 하면, 제 1SR의 출력단자(OUT)와 제 2SR의 입력단자(IN)의 접속로에는 역(逆)로 게이트소자(R)가 개재하고 있다. 또 제 2SR의 출력단자(OUT)와 제 1SR의 입력단자(IN) 사이의 접속로에는 순(順)로 게이트소자(L)가 개재하고 있다. 이들의 역(逆)로 게이트소자(R) 및 순(順)로 게이트소자(L)를 택일적으로 개폐제어함으로써, 전단측에서 후단측으로의 역방향신호전송(도면에서는 좌측에서 우측에의 신호전송)과 후단측에서 전단측으로의 순방향 신호전송(도면에서는 우측에서 좌측으로의 신호전송)을 전환선택가능하게 한다.

도 10은, 도 9에 나타낸 시프트 레지스터의 구체적인 구성예를 나타내는 회로도이다. 도시를 간략화하기 위해 제 1SR 및 제 2SR과 그것에 부속하는 역(逆)로 게이트소자(R) 및 순(順)로 게이트소자(L)만을 나타내고 있다. 제 1SR, 제 2SR 동시에 D형 플립플롭에서 구성되어 있고, 블록제어형의 신호전송 블록이다. D형 플립플롭은 제 1 및 제 2의 클록과 인버터와 제 3의 인버터로 이루는, 서로 역상의 클록신호(HCK, HCKX)에 따라서 동작하고, 입력단자(IN)에서 입력된 신호를 클록신호의 반주기분만 지연하여 출력단자(OUT)로 출력한다. 역(逆)로 게이트단자(R)는 COMOS 타입의 트랜스미션 게이트소자로 이루며, 순(順)로 게이트소자(L)도 같은 트랜스미션 게이트소자이다. 이들의 역(逆)로 게이트소자(R) 및 순(順)로 게이트소자(L)는 외부에서 공급되는 서로 역상의 전환신호(RGT, RGTX)에 의해 제어되어 있다. 한편의 전환신호(RGTX)가 하이 레벨로 다른 쪽의 제어신호(RGT)가 로 레벨일 때, 역(逆)로 게이트소자(R)가 열려지고, 순(順)로 게이트소자(L)가 닫혀진다. 따라서, 이 때에는 스타트 펄스(HST)는 최초의 역(逆)로 게이트소자(R)를 통과한 후 제 1SR의 입력단자(IN)에 공급된다. 여기서, 클록신호의 반주기분만 지연처리를 실시한 후 출력단자(OUT)에서 다음의 역(逆)로 게이트소자(R)를 경유하여 제 2SR의 입력단자(IN)로 전송된다. 이와 같이 하여, 스타트 펄스(HST)는 순차 역방향으로 향하여 전송되어 간다. 한편, RGTX하이레벨에서 RGT로 레벨로 전환되었을 때, 역(逆)로 게이트소자(R)가 닫히고 순(順)로 게이트소자(L)가 열린다. 이 경우에는 순방향에서 전송되어 온 신호가 제 2SR의 입력단자(IN)에 공급되고 소정의 지연처리를 실시한 후, 출력단자(OUT)에서 순(順)로 게이트소자(L)를 경유하여 제 1SR의 입력단자(IN)로 전송된다. 다시 소정의 지연처리를 실시한 후 출력단자(OUT)에서 출력된 전송신호는 다음의 순(順)로 게이트소자(L)로 이른다.

이하 본 발명의 이해를 깊게 하기 위해, 고스트의 발생원인 및 피드백 제어에 대해서 설명한다. 도 11은, 전형적인 수평구동회로 구성을 나타내는 블록도이다. 구체적으로는 도 1에 나타낸 수평구동회로 구성과 동일이다. 단, 피드백회로는 부가되어 있지 않다. 수평구동회로(17)에 의해 발생된 샘플링 펄스는 순차 HSW(23)에 인가되고, 영상신호(video)가 순차 N-1단, N단, N+1단의 신호라인(12)에 샘플 홀드되어 간다.

도 12는, 도 11에 나타낸 수평구동회로의 동작설명에 제공하는 모식도이며, 고스트의 발생원인을 모식적으로 나타내고 있다. 비디오 신호에 포함되는 검은 레벨의 피크를, N단의 화소열에 기입하는 경우를 모식적으로 나타내고 있다. 초기단계(에이징 전)에서는, 샘플링 펄스의 지연은 생기지 않기 때문에, 정확하게 N단의 샘플링 펄스에서 비디오 신호의 검은 레벨을 샘플링할 수 있다. 따라서, 전 고스트는 발생하지 않는다. 이것에 대해 에이징 후에서는, 샘플링 펄스(드라이브 펄스)에 지연이 생기기 때문에, 경우에 따라서는 전단(N-1단)의 드라이브 펄스에서 비디오 신호의 검은 레벨의 피크를 일부 샘플링 하게 되는 것이 있다. 이것에 의해 전(前) 고스트가 생긴다. 이 에이징 효과는, 예를 들면 TFT의 핫캐리어에 의한 Vth시프트에 의해 생긴다. 이 에이징효과에 의한 드라이브 펄스의 지연폭은 30nsec정도이다. 초기설정에서 고스트가 나오지 않는 상태에서 샘플링 펄스(드라이브 펄스)가 지연하여 고스트가 나오는 형태로 되기 전까지의 드라이브 펄스에 허용되는 지연량 시간을 고스트 마진으로 정의하면, 전 고스트의 마진은 30nsec정도로 된다. 종래의 XGA12도트 동시 샘플링 구동에 있어서는, 논 오버랩시간을 에이징에 의한 변동량분인 30nsec이상으로 하여도, 샘플링 펄스폭은 150nsec정도 확보할 수 있다. 그렇지만, 6도트 동시 샘플링구동에 있어서는, 논 오버랩시간을 고스트 마진을 초과하여 30nsec정도 이상으로 하면, 샘플링 펄스폭은 30∼45nsec정도의 좁은 펄스로 밖에 할 수 없다. 이 30∼45nsec정도의 펄스폭은, 샘플링주기 띠선이 발생하기 쉬운 영역에서도 있다.

도 13은, 고스트 마진을 확대하기 위한 대책예를 모식적으로 표시하고 있다. (a)는 대책전을 나타내고, (b)는 대책후를 나타내고 있다. 도시한 바와 같이, HSW샘플링 펄스의 지연량을 예측하여 충분한 고스트 마진을 유지하기 위해, HSW샘플링 펄스의 급준화를 도모하고 있다. 이것에 의해, HSW샘플링 펄스의 전단-자기단-후단에 있어서의 논 오버랩시간의 최적화를 도모하고 있다. 즉 샘플링 펄스를 정형하여 급준화하는 것으로, 논 오버랩시간을 확대할 수 있다. 이것에 의해, 고스트를 어느 정도 예방가능하다.

그러나 현재, SVGA규격과의 호환성 및 시스템의 비용삭감을 위해, 종래 12상(相)구동이었던 XGA 패널을 6상(相)으로 구동하는 방식이 주류로 되고 있다. 6상(相)구동 XGA에서는 종래의 12상(相)구동 XGA에 대하여 2배의 속도로 구동을 행할 필요가 있고, 상술한 샘플링 펄스의 급준화만으로는 처리할 수 없게 되어 있다. 이 점에 관하여 이하 설명을 더한다. 도 14는, 종래의 방식을 모식적으로 나타내는 것이고, 이른바 12도트동시 샘플링 방식이다. (a)에 나타낸 바와 같이, 시프트 레지스터의 각단(S/R)에서 순차출력된 전송펄스에 의해, HCK, HCKX를 발취하여 HSW용의 샘플링 펄스로 하고 있다. 이 샘플링 펄스는, 순차 N단, N+1단, N+2단, N+3단의 각 HSW에 인가된다.

(b)는, N단의 HSW에 인가되는 샘플링 펄스와 N+1단의 HSW에 인가되는 샘플링 펄스를 나타내고 있다. 펄스폭은 어느 것도 t이다. XGA규격의 영상신호는 12상(相)(SIG1 ∼ SIG12)으로 나누고, 외부에서 영상라인을 경유하여 공급되어 온다. 종래는 12상(相)의 영상신호가 일계통의 영상라인으로 보내어져 온다. 따라서, 12상(相)의 영상신호는, 각각 각 수평 샘플링 스위치(HSW)를 경유하여, 12개 1조의 신호라인에 샘플링된다. 펄스폭이 t의 샘플링 펄스가 N단의 HSW에 인가되면, SIG1∼SIG12가 동시에 샘플링되고, 12개의 화소(도트)에 동시에 기입된다. 따라서, 이 방식을 12도트 동시 샘플링으로 칭하고 있다. XGA규격은 SVGA규격에 비해 화소수가 많다. 그 만큼 동시 기입 도트수를 늘이거나 하는 것으로, 샘플링 주파수를 저감화하고, 이로써 샘플링 펄스폭을 확보하고 있다. 종래의 XGA12도트 동시 샘플링 구동에 있어서는, 논 오버랩 방식을 채용하여도, 샘플링 펄스폭 t는 150nsec정도 확보할 수 있다. 그 때문에, 서로 이웃하는 단으로 HSW샘플링 펄스폭이 폴리 실리콘 TFT의 실력치 정도 어긋났다 하더러도 (예를 들면 2nsec정도의 어긋남), 이 정도에서는 샘플링 홀드전위에 큰 차가 나타나지 않고,화면에는 샘플링 주기에 대응한 세로 선(샘플링 주기 띠선)은 나타나지 않는다. 또, 동일성의 개선을 위해, 프리 차지회로에서 공급되는 프리차지신호의 마진도, 세로 선에 대응하여서는 1.0V정도로 크고, 문제는 없다.

액정표시 패널(LCD패널)의 종류의 증가에 함께, SVGA와 XGA의 구동 IC 공통화가 진행되고 있다. 그래서, 종래 12도트 동시 샘플링방식에 의해 구동하던 XGA패널을, SGVA와 같은 6비트 동시 샘플링방식에 의해 구동하는 기술의 개발이 진행되고 있다. 이것에 의해, 12도트 동시 샘플링방식에서는 RGB각각의 패널에 2개씩 필요하던 영상신호의 샘플 홀드 IC가, 6도트 동시 샘플링방식으로 하는 것으로 반의 1개씩으로 되며, 비용저감에도 연결된다. 도 15는, XGA패널의 6도트 동시 샘플링 방식을 모식적으로 표시한 것이다. 이해를 용이하게 하기 위해, 도 14에 나타낸 12도트 동시 샘플링방식의 모식도와 대응하는 부분에는 대응하는 참조부호를 붙이고 있다. (a)는 샘플링회로를 모식적으로 표시한 것이고, (b)는 6도트 동시 샘플링의 타이밍 차트이다. 도 14에 나타낸 12도트 동시 샘플링과 대비하면 명백해진 바와 같이, 6도트 동시 샘플링 구동의 샘플링 펄스는, 12도트 동시 샘플링 구동의 반의 펄스폭으로 된다. 더욱이, 세로 선 대책이나 고스트 마진을 확대하기 위해, 논 오버랩 샘플링 구동을 채용하면, 샘플링 펄스폭을 더욱 좁게할 필요가 있다. 실제로는, 샘플링 펄스폭은 30∼45nsec정도의 좁은 펄스로 된다.

도 16은, 6도트 동시 샘플링방식에서 논 오버랩 구동을 채용한 경우의 회로 및 타이밍 차트를 모식적으로 표시하고 있다. 이해를 용이하게 하기 위해, 도 15에 나타낸 논 오버랩 방식을 채용하지 않는 경우의 6도트 동시 샘플링과 대응하는 부분에는 대응하는 참조부호를 붙이고 있다. (a)에 나타낸 바와 같이, 논 오버랩 구동에서는, 시프트 레지스터의 각 단(S/R)에서 순차출력되는 전송 펄스로 DCK1, DCK2를 발취하고, 샘플링 펄스 ①, ②, ③, ④를 생성하고 있다. 각 샘플링 스위치(HSW)는, 샘플링 펄스에 응답하여 개폐동작하고, 6상(相)의 영상신호 sig1∼sig6을 동시 샘플링하고, 대응하는 화소에 기입하고 있다.

(b)는 샘플링 펄스 ①, ②, ③을 표시한 타이밍 차트이다. 샘플링 펄스 ①은 DCK1을 발취하여 생성된 것이다. 그 펄스폭은 T1으로 부여된다. 또 샘플링 펄스 ②는 DCK2를 발취하여 생성된 것이며, 그 펄스폭은 T2로 부여된다. DCK1, DCK2는 위상이 서로 180도 어긋나있는 것만으로, 펄스폭은 기본적으로 동일하다. 따라서, 샘플링 펄스 ①, ②의 펄스폭은 T1=T2로 된다. 더욱이 양 샘플링 펄스 ①, ②의 사이에 소정의 논 오버랩 시간이 개재하고 있다. (b)에 나타낸 안정한 상태에서는, T1=T2이기 때문에, 영상신호의 홀드전위에 차는 생기지 않는다. 따라서 (c)에 나타낸 바와 같이 화소 어레이(15)에는 세로 선(샘플링주기 띠 선)은 나타나지 않는다.

도 17은, DCK1, DCK2와의 사이에서 듀티비의 어긋남이 생긴 경우를 표시하고 있다. 이해를 용이하게 하기 위해, 도 16에 나타낸 듀티비의 어긋남이 없는 경우와 대응하는 부분에는 대응하는 참조부호를 붙이고 있다. (b)에 나타낸 바와 같이, DCK1과 DCK2와의 사이에서 듀티비의 어긋남이 있으면, 샘플링 펄스 ①의 펄스폭(T1)과 샘플링 펄스 ②의 펄스폭(T2)과의 사이에서 오차가 생긴다. 이것에 의해, 양 샘플링 펄스 ①, ②에서 샘플 홀드되는 영상신호의 전위(홀드 전위)에 차가 생긴다. (c)에 나타낸 바와 같이, 화소 어레이(15)에는 샘플링 주기폭(6도트)에서 띠 선이 나타난다. 상술한 바와 같이, 6도트 동시 구동방식으로 논 오버랩시간을 취하면, 샘플링 펄스는 30∼45nsec정도의 좁은 펄스로 된다. 펄스폭이 짧기 때문에, 2nsec정도의 듀티 어긋남이, 현저히 홀드전위의 어긋남으로 되어 나타난다. 그 때문에, 프리차지 신호의 마진은 0.2V정도로 감소하고, 샘플링 주기 띠 선이 발생하기 쉽게 된다.

이상의 설명에서 명백해진 바와 같이, 6상(相) 구동 XGA에서는, 인접단과의 논 오버랩 시간을 충분히 확보할 수는 없고, 고스트 마진은 극히 좁다. 그래서 패널 내부 HSW 샘플링 펄스의 지연량을 검출하고, 패널 외부의 IC에 의해 지연량을 보정하는 고스트 피드백 시스템이 필요하게 된다. 본 발명에서는, 종래의 고스트 피드백회로에 대하여 구성소자수를 반정도로 억제한 저소비전력 대응의 고스트 샘플링회로를 실현하는 것이 가능하다.

본 발명에 의하면, 표시장치는 고스트 캔슬용의 피드백회로를 내장하고 있다. 이 피드백회로는, 점순차 액티브 매트릭스 표시장치에 있어서, 패널 내부에서 샘플링 펄스의 지연량을 검출하고 있다. 검출된 지연량에 기초하여, 외부 IC에 의해 입력 샘플링 펄스에 보정을 거는 것으로, 에이징 드리프트 지연에 의한 고스트의 발생을 억제하고 있다. 본 발명에서는, 이 피드백회로로서, 종래의 스타트 펄스 선택방식에 대신하여, 클록신호 선택방식의 회로구성을 하는 것으로서, 피드백회로의 구성소자수를 반분 정도로 할 수 있고, 레이아웃 면적의 축소화 및소비전력의 점감화가 가능하게 되었다. 그 때, 피드백회로는, 영상신호 기입용의 샘플링 펄스 작성 시프트 레지스터와 같은 구성으로 하는 것으로, 패널 내부 샘플링 펄스의 지연 모니터 검출회로로서의 요구를 만족하고 있다.

Claims (2)

1. 행(行) 형상의 게이트라인, 열(列) 형상의 신호라인, 양 라인이 교차하는 부분에 행렬형상으로 배치된 화소 및 영상신호를 공급하는 영상라인을 가지는 패널과,

   패널 내에 배치되고, 행 형상의 이 게이트 라인에 접속하여 순차 화소의 행을 선택하는 수직구동회로와,

   열 형상의 이 신호라인을 이 영상 라인에 접속하기 위해 패널 내에 배치된 복수의 샘플링 스위치와,

   외부로부터 입력되는 클록신호에 기초하여 동작하고, 샘플링 펄스를 순차발생하여 복수의 샘플링 스위치를 순으로 구동함으로써 선택된 행의 화소에 순차 영상신호를 기입하는 패널 내의 수평구동회로와,

   시간이 지날수록 변화하는 이 샘플링 펄스의 지연량을 검출하고, 이 지연량을 반영한 피드백 펄스를 생성하고, 패널 내부로부터 외부에 피드백하는 피드백 회로로 이루며,

   이 피드백 펄스에 기초하여, 이 샘플링 펄스의 지연량을 보상하도록, 이 펄스에 입력하는 클록신호의 위상을 외부에서 조정가능한 표시장치이고,

   상기 수평구동회로는, 외부로부터 스타트 펄스와 클록신호를 받아들이고, 이 스타트 펄스의 시프트동작을 행하는 각 시프트단(段)에서 시프트 펄스를 순차 출력하는 시프트 레지스터와, 상기 시프트 레지스터로부터 순차출력되는 이 시프트 펄스에 응답하여 클록신호를 발취하여 샘플링 펄스를 순차생성하는 발취 스위치군을 가지고,

   상기 시프트 레지스터는, 외부로부터 공급되는 전환신호에 따라서 스타트 펄스를 순방향으로 전송하는 순전송과 역방향으로 전송하는 역전송을 전환가능하며,

   상기 피드백 회로는, 순전송시와 역전송시에서 중복하는 부분을 배제하여 공통화된 회로구성을 가지는 것을 특징으로 하는 표시장치.
2. 제 1항에 있어서,

   상기 피드백회로는, 이 시프트 레지스터의 시프트단을 모방한 단일의 처리회로와, 이 처리회로를 통과한 스타트 펄스에서 클록신호를 발취하여 피드백 펄스를 생성하기 위한 단일의 발취 스위치와, 이 전환신호에 따라서 이 발취 스위치에 공급하는 클록신호의 위상을 선택하는 셀렉터를 포함하는 것을 특징으로 하는 표시장치.