JP2005003714A - 画像表示装置 - Google Patents

Abstract

【課題】アクティブマトリクス型表示装置において、選択ゲート線の非選択状態移行時次のサイクルのデータ書込に対する書込マージンを大きくする。
【解決手段】表示パネル（１）の画素行に対応して配置されるゲート線（ＧＬ０−ＧＬｎ）において選択ゲート線の選択状態から非選択状態への遷移を非活性遷移検出回路（２）により検出する。非活性遷移検出信号（ＤＩＳ）に従って次のサイクルにおけるデータ書込に関連する回路（３）の動作を起動する。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
この発明は、画像表示装置に関し、特に、画像信号の書込に対する動作マージンを大きくすることのできる画像表示装置に関する。
【０００２】
【従来の技術】
画像表示を、省スペースかつ低消費電力で行なうために、フラットパネルが広く用いられてきている。このフラットパネルにおいては、画像を表示する表示パネルに、画素がマトリクス状に配列される。各画素は、液晶素子などの画像表示素子と、この表示素子への画像信号を伝達する選択トランジスタとを含む。
【０００３】
各画素行に対応してゲート線（走査線）が配置され、各画素列に対応して画像信号を伝達するデータ線が配置される。各ゲート線には、対応の行の画素のトランジスタのゲートが接続され、各データ線には、対応の列の画素のトランジスタの導通端子が接続される。
【０００４】
ゲート線は、走査線に対応し、ゲート線の選択期間は、画像の水平走査期間により決定される。たとえば、水平走査線の数が５２５本であるＮＴＳＣ方式においては、１水平走査期間は６４μＳである。この期間は短いため、通常、水平走査期間に合せて、１本のゲート線を選択状態として、選択トランジスタを導通状態として画像信号を画素に書込み、残りの垂直走査期間の間、選択トランジスタを非導通状態に維持するアクティブマトリクス方式が利用される。各画素は、１フィールド期間画像信号を維持して表示素子を駆動して、対応の画像信号を表示する。
【０００５】
このような画像表示装置においては、安定かつ正確に画像表示を行なうために、種々の工夫がなされる。
【０００６】
特開平４−２４７４９１号公報（特許文献１）においては、アクティブマトリクス型液晶表示装置において、画素ライン（走査線）の同時多重選択を防止するために、走査線に伝達されるゲート信号にブランキング信号を重畳させる。走査線の線幅が小さくなり、また必要とされる画素の数が大きくなった場合、走査線の寄生抵抗および寄生容量が大きくなり、ゲート信号が遅延し、その終端にまで到達するのに時間を要する。この伝搬遅延が大きくなった場合、ゲート信号の波形なまりが生じ、隣接走査線が同時に選択される状態が生じる。このような走査線の多重選択が生じる可能性のある期間ブランキング信号により、ゲート線への選択信号の伝達を禁止する。各ゲート線が選択状態から非選択状態へ駆動される期間をブランキング信号で決定し、ゲート信号が選択状態へ駆動されるタイミングを遅くして、波形なまりが生じる場合においても、走査線が同時に選択状態へ駆動されて、隣接走査線の画素に、不要画素データが書込まれるのを防止する。
【０００７】
特開平１１−１７５０２７号公報（特許文献２）は、階調表示型表示装置において、画素に書込まれる階調電圧と入力される表示データとの対応関係を調整可能とすることを意図する表示装置駆動回路を示す。階調電圧を発生する分圧回路の分圧比を、モード設定信号に従って変更する。この階調表示特性を用途およびデバイス特性に応じて変更することにより、柔軟な表示画像特性を実現することを図る。
【０００８】
特開昭５８−４９９８９号公報（特許文献３）は、各画素行に対応して液晶表示素子の対向電極を分割し、各分割対向電極線ごとにフリップフロップを配置する。各フリップフロップは、対応の走査線に対する選択信号に従ってその出力状態を変更する。画素信号を２種類の対向電極電圧の間で変化させることにより、電源電圧を用いて液晶素子の交流駆動を実現する。また、電源電圧を基準として液晶素子の画素信号極性を反転させる必要性をなくし、消費電力の低減および素子の信頼性の改善を図る。
【０００９】
特開２０００−２５００６８号公報（特許文献４）は、ゲート線をクロック信号に同期して順次選択する液晶表示装置において、ゲート線の遅延と同程度の遅延を有するダミーゲート線を介してクロック信号を伝達し、ダミーゲート線からの遅延クロック信号を用いて、画素データを出力するドレインドライバ（画素列駆動回路）の出力／ラッチ状態を設定する。画素が、行列状に配置され、各画素行に対応してゲート線が配置され、各画素列に対応してドレイン線が配置される。選択ゲート線の終端が選択状態に駆動されたときに画素データを対応のドレイン線に伝達することにより、正確に各画素に対し画素データを書込むことを図る。
【００１０】
【特許文献１】
特開平４−２４７４９１号公報
【００１１】
【特許文献２】
特開平１１−１７５０２７号公報
【００１２】
【特許文献３】
特開昭５８−４９９８９号公報
【００１３】
【特許文献４】
特開２０００−２５００６８号公報
【００１４】
【発明が解決しようとする課題】
特許文献１に示される構成においては、水平同期信号に従ってブランキング信号を生成し、このブランキング信号の活性化期間、隣接走査線に対するゲート信号を非選択状態に設定する。このブランキング信号の活性化期間は、走査線の信号伝搬遅延のテスト結果に従ってマージンを見込んで予め固定的に設定される。したがって、プロセス変動などにより実際の信号伝搬遅延が設計時よりも大きくなった場合、このブランキング信号が非活性化されて次の走査線が選択状態へ駆動されるとき、前の走査線がまだ選択状態にあるため、多重選択が生じる。この場合、このデータ書込タイミングがブランキング信号に応じて設定されている場合、次の画像データが前の走査線の画素に重ね書きされ、正確な画像データの書込を行なうことができなくなるという問題が生じる。
【００１５】
特許文献２においては、階調電圧と入力画像データとの対応関係のみを考慮している。入力画素データをラッチする第１ラッチで、１走査線分の画素データをラッチした後、所定のタイミングで生成されるラインクロック信号に従って第２のラッチへ第１ラッチのラッチデータを転送しラッチする。この第２のラッチ出力画像データに従って、各画素ごとに対応の階調電圧を選択する。選択された階調電圧が、電圧フォロアにより対応のデータ線に伝達されて、対応の画素に書込まれる。すなわち、１走査線の画素データの表示中に、次の画像データの取込が行なわれ、次の走査線の選択時に、所定のタイミングで、選択された階調電圧が出力される。したがって、走査線の多重選択が生じない場合においても、走査線の信号伝搬遅延が大きい場合、走査線の非選択移行前に次の走査線に対する画像データが出力され、画像データの多重書込が生じる可能性がある。
【００１６】
特許文献４に示される構成においては、ダミーゲート線により生成される遅延クロック信号に従って、画素に対する画像データを出力するタイミングを設定している。ダミーゲート線には、画素は接続されていないため、ダミーゲート線は、正確には、画素が接続されるゲート線の伝搬遅延と同一の遅延を与えてはいない。したがって、プロセス変動によりゲート線の伝搬遅延とダミーゲート線の伝搬遅延の差が大きくなった場合、ゲート線多重選択の問題が生じる。また、たとえゲート線多重選択が生じない場合においても、選択ゲート線の最終端の画素が非選択状態のときに画像データが各データ線に伝達される場合が生じる可能性があり、正確な画像データの書込を行なうことができなくなるという問題が生じる。
【００１７】
すなわち、従来の画像表示装置においては、内部動作制御信号を電源電圧、温度、製造パラメータ等の変動による影響を推定したタイミングで固定的に生成する必要があり、高速でかつ動作マージンを有する制御信号発生タイミングを設計するのが困難であるという問題があった。
【００１８】
それゆえ、この発明の目的は、正確に、画像データの書込を行なうことのできる画像表示装置を提供することである。
【００１９】
この発明の他の目的は、データ書込に関連する動作に対するマージンを大きくすることのできる画像表示装置を提供することである。
【００２０】
【課題を解決するための手段】
この発明に係る画像表示装置は、行列状に配列される複数の画素素子と、各画素素子行に対応して配置され、所定のシーケンスで選択状態へ駆動され、各々が選択時、対応の行の画素素子を選択状態へ駆動する選択信号を伝達する複数のゲート線と、これら複数のゲート線に対して配置され、選択状態のゲート線の非選択状態への遷移を検出する非選択遷移検出回路と、この非選択遷移検出回路の非選択遷移検出に応答して、次の画像データ書込に関連する動作を行なう内部回路を含む。
【００２１】
選択状態のゲート線を非選択状態への遷移を検出して、次の画像データ書込動作に関連する動作を制御することにより、実際の内部回路の状態に応じたタイミングで制御信号を生成することができ、動作速度およびタイミングマージンを考慮した最適動作タイミングを設計することができる。
【００２２】
【発明の実施の形態】
［発明の原理的構成］
図１は、この発明に従う画像表示装置の構成を概略的に示す図である。図１において、画像表示装置は、画素が行および列のマトリクス状に配列される表示パネル１と、表示パネル１の各画素行に対応して配置されるゲート線ＧＬ０−ＧＬｎの選択状態（活性状態）から非選択状態（非活性状態）への遷移を検出する非活性遷移検出回路２と、非活性遷移検出回路２からの非活性遷移検出信号ＤＩＳに従って表示パネル１の次の画素行に対する画像データ書込に関連する動作を行なう画像データ書込関連回路（内部回路）３を含む。
【００２３】
表示パネル１においては、画素が行および列のマトリクス状に配列され、ゲート線ＧＬ０−ＧＬｎが順次所定のシーケンスで選択状態へ駆動される。この表示パネル１において、画素列それぞれに対応して画素データ信号を伝達するデータ線が配列される。
【００２４】
非活性遷移検出回路２は、ゲート線ＧＬ０−ＧＬｎそれぞれについて電位変化をモニタし、選択状態のゲート線が非選択状態へ駆動されると、非選択遷移検出信号ＤＩＳを活性状態へ駆動する。
【００２５】
画像データ書込関連回路３は、表示パネル１におけるゲート線を順次駆動するゲート線駆動回路、表示パネル１における画素に対する画素データ信号を生成して伝達するデータ線駆動回路および表示パネル１の画素が液晶素子の場合対向電極の電圧ＶＣＮＴのレベルをゲート線選択周期で、変更する対向電極駆動回路を含む。
【００２６】
非活性遷移検出信号ＤＩＳが活性状態となると、選択状態のゲート線が非選択状態へ駆動されたことが指示され、次の画像データ書込を実行する。
【００２７】
すなわち、図２の信号波形に示すように、選択状態のゲート線ＧＬ（ＧＬ０−ＧＬｎのいずれか）が選択状態（Ｈレベル）から非選択状態（Ｌレベル）への立下がりを検出すると、非活性遷移検出信号ＤＩＳを活性状態（Ｈレベル）へ駆動する。ゲート線ＧＬ０−ＧＬｎの負荷が大きく、ゲート線の信号伝搬遅延が生じる場合においても、その最遠部においてゲート線電位を検出することにより、確実に、選択状態のゲート線が全体にわたってすべて非選択状態に駆動されたときに活性遷移検出信号ＤＩＳを活性状態へ駆動することができる。
【００２８】
表示パネル１において選択状態のゲート線が非選択状態へ戻された後に、次の画像データ信号の書込に関連する動作を実行する。これにより、画素データ信号の二重書込、およびゲート線の多重選択による画素データ信号の重ね書きなどを確実に防止することができる。
【００２９】
ゲート線ＧＬ０−ＧＬｎの実際の非選択状態への遷移を検出することにより、プロセス変動、電源電圧および温度などの動作環境の変動などが生じても、正確に、表示パネル１の内部が非選択状態へ駆動された後に次の画像データ信号書込を行なうことができる。非選択ゲート線の非選択状態への遷移を検出して次のゲート線に対する画像データ書込に関連する動作を行なうときに、非活性遷移検出信号ＤＩＳに基づいて次の画像データ書込に関連する動作開始タイミングを設定することにより、最適なタイミングで、次の画素データ信号の書込を行なうことができ、また書込に対するマージンも十分に大きくすることができかつ画素データ信号の次のゲート線に対する書込タイミングを早くすることができる。
【００３０】
［実施の形態１］
図３は、この発明の実施の形態１に従う画像表示装置の要部の構成を概略的に示す図である。図３において、表示パネル１は、行列状に配列される複数の画素ＰＸと、画素ＰＸの各行に対応して配置されるゲート線ＧＬ０−ＧＬｎと、画素ＰＸの各列に対応して配置されるデータ線ＤＬ０−ＤＬｍを含む。ゲート線ＧＬ０−ＧＬｎには、それぞれ、配線幅に比べ配線長が長くなり、配線抵抗ＲＰおよび寄生容量ＣＰを有する。寄生抵抗ＲＰおよび寄生容量ＣＰは、各画素ＰＸ単位でゲート線ＧＬ０−ＧＬｎそれぞれに存在する。図３においては、図面を簡略化するために、ゲート線ＧＬ０−ＧＬｎそれぞれにおいて、１つの単位寄生抵抗ＲＰおよび単位寄生容量ＣＰを代表的に示す。
【００３１】
画素ＰＸに対し共通に対向電極１６が設けられる。この対向電極１６へは、対向電極駆動回路１４からの対向電極電圧ＶＣＮＴが与えられる。この対向電極１６は、表示パネル１に対向して配置されるが、図３においては、対向電極電圧が、各画素に共通に与えられることを強調するために、電圧線で各画素ＰＸに対向電極電圧が伝達される様に示す。
【００３２】
図１に示す非活性遷移検出回路２は、ゲート線ＧＬ０−ＧＬｎそれぞれに対応して設けられる非活性検出回路ＤＳＬ０−ＤＳＬｎを含む。これらの非活性検出回路ＤＳＬ０−ＤＳＬｎは、それぞれ対応のゲート線ＧＬ０−ＧＬｎが選択状態から非選択状態になりかつ走査シーケンスで次のゲート線が非選択状態のときに、信号線１５上のゲート線非活性遷移検出信号ＤＩＳを活性状態へ駆動する。ゲート線ＧＬ０−ＧＬｎそれぞれに対応して非活性検出回路ＤＳＬ０−ＤＳＬｎを設けることにより、正確に個々のゲート線ＧＬ０−ＧＬｎの選択状態から非選択状態（活性状態から非活性状態）への遷移を検出することができる。また、これらの非活性検出回路ＤＳＬ０−ＤＳＬｎを、ゲート線ＧＬ０−ＧＬｎの終端部に配置して、最も信号変化の遅い領域において選択状態から非選択状態への遷移を検出することにより、対応のゲート線全体が非選択状態（非活性状態）へ駆動されたことを確実に検出することができる。
【００３３】
図１に示す画像データ書込関連回路３は、ゲート線ＧＬ０−ＧＬｎを所定のシーケンスで順次選択状態へ駆動する垂直走査回路１０と、画像データ信号に従ってデータ線ＤＬ０−ＤＬｍへ画像データ信号を伝達するデータ線駆動回路１２と、対向電極電圧ＶＣＮＴを生成する対向電極駆動回路１４を含む。
【００３４】
垂直走査回路１０は、スタート信号ＳＴＡＲＴをクロック信号ＣＬＫに従って順次シフトしてゲート線を選択するための基本ゲート信号ｇ０−ｇｎを順次選択状態へ駆動するシフトレジスタＳＦＴと、ゲート線ＧＬ０−ＧＬｎそれぞれに対応して設けられ、非活性遷移検出信号ＤＩＳと対応の基本ゲート信号ｇ０−ｇｎとに従って、対応のゲート線ＧＬ０−ＧＬｎへゲート信号Ｇ０−Ｇｎを伝達するゲート線駆動回路ＧＤＲ０−ＧＤＲｎを含む。
【００３５】
ゲート線駆動回路ＧＤＲ１−ＧＤＲｎは、走査シーケンスにおいて前段のゲート線駆動回路ＧＤＲ０−ＧＤＲｎ−１が対応のゲート線ＧＬ０−ＧＬｎ−１を選択状態へ駆動している第１の状態のときには、対応のゲート線を非選択状態に維持し、非活性遷移検出信号ＤＩＳが活性化され、前段のゲート線駆動回路が第２の状態となったときに、対応のゲート線へ活性状態のゲート信号を伝達するのが許可される。
【００３６】
したがって、非活性遷移検出信号ＤＩＳが選択状態のゲート線が非選択状態へ駆動されたことを示したときに、ゲート線駆動回路ＧＤＲ１−ＧＤＲｎは、それぞれ基本ゲート信号ｇ１−ｇｎに従ってゲート信号Ｇ１−Ｇｎを選択状態へ駆動する。
【００３７】
ゲート線駆動回路ＧＤＲ０は、各垂直走査周期（１フレーム）において最初にスタート信号ＳＴＡＲＴに従ってゲート信号Ｇ０を選択状態へ駆動するため、多重選択および画像データ重ね書きの問題が生じない。従って、このゲート線駆動回路ＧＤＲ０は、シフトレジスタＳＦＴからの基本ゲート信号ｇ０に従ってゲート信号Ｇ０を生成する。
【００３８】
データ線駆動回路１２は、データ線ＤＬ０−ＤＬｍそれぞれに対応して設けられるアンプＡＭＰ０−ＡＭＰｍを含む。これらのアンプＡＭＰ０−ＡＭＰｍは、スイッチ回路ＳＷ０−ＳＷｍを介してデータ線ＤＬ０−ＤＬｍに結合される。このスイッチ回路ＳＷ０−ＳＷｍは、線順次方式の場合には、選択信号ＤＥ０−ＤＥｍが同時に活性状態となり、選択ゲート線に接続される画素ＰＸに並行して画像データ信号が書込まれる。この線順次方式の場合、スイッチ回路ＳＷ０−ＳＷｍは特に設けられなくてもよい。点順次方式の場合には、選択ゲート線に接続される画素ＰＸに対し、選択信号ＤＥ０−ＤＥｍが、図示しない水平クロック信号に従って順次選択状態へ駆動され、これらのスイッチ回路ＳＷ０−ＳＷｍが、導通状態となって順次画像データ信号が書込まれる。この線順次方式および点順次方式いずれの方式に従って画像データ信号の書込が行なわれてもよい。図３においては、スイッチ回路ＳＷ０−ＳＷｍそれぞれに、選択信号ＤＥ０−ＤＥｍが与えられるように示す。
【００３９】
図４は、図３に示す画素ＰＸの構成の一例を示す図である。図４において、画素ＰＸは、対向電極１６と内部ノード２２の間に接続される液晶素子で構成される表示素子２０と、対応のゲート線ＧＬ（ＧＬ０−ＧＬｎのいずれか）上のゲート信号に従って内部ノード２２を対応のデータ線ＤＬ（ＤＬ０−ＤＬｍのいずれか）とを電気的に接続するトランジスタ２１を含む。ゲート線ＧＬには、画素ＰＸごとに、寄生抵抗ＲＰと寄生容量ＣＰが存在する。
【００４０】
表示素子２０が液晶素子で構成される場合、この内部ノード２２と対向電極１６に与えられる対向電極電圧ＶＣＮＴの電圧差に従ってその配向が決定され、応じて、その透過度が設定される。この表示素子２０として、液晶素子が用いられている場合、さらに、共通電極電圧ＶＣＯＭを液晶素子の透明電極（内部ノード２２）に容量素子を介して伝達するトランジスタが設けられてもよい。
【００４１】
図５は、図３に示す非活性検出回路ＤＳＬ０−ＤＳＬｎの構成を示す図である。非活性検出回路ＤＳＬ０−ＤＳＬｎ−１は同一構成を有するため、図５においては、非活性検出回路ＤＳＬｉ（ｉ＝０からｎ−１）およびＳＤＬｎの具体的構成を示す。
【００４２】
図５において、非活性検出回路ＤＳＬｉは、ゲート線ＧＬｉの終端ノードＮＤＥとノードＮＤ１の間に接続される容量素子３０と、プリチャージ指示信号φＰに従ってノードＮＤ１を電源電圧ＶＤＤレベルにプリチャージするプリチャージ用ＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）３１と、電源ノードと非活性遷移検出信号線１５の間に直列に接続されるＰチャネルＭＯＳトランジスタ３２および３３を含む。ＭＯＳトランジスタ３２はそのゲートがノードＮＤ１に接続され、ＭＯＳトランジスタ３３は、そのゲートが、隣接ゲート線ＧＬｉ＋１の終端ノードＮＤＥに接続される。電源ノードに対しては、電源電圧ＶＤＤが供給され、プリチャージ指示信号φＰに従って内部ノードＮＤ１が、ＭＯＳトランジスタ３１を介して電源電圧ＶＤＤレベルにプリチャージされる。
【００４３】
ゲート線ＧＬｉが活性状態（選択状態）から非活性状態（非選択状態）へ駆動されるとき、容量素子３０の容量結合により、ノードＮＤ１の電圧レベルを低下させ、ＭＯＳトランジスタ３２を導通状態に設定する。隣接ゲート線ＧＬｉ＋１は、非選択状態であり、ＭＯＳトランジスタ３３は導通状態にあり、応じて、非活性遷移検出信号線１５が電源電圧ＶＤＤレベルに駆動される。容量素子を電圧レベル変化検出素子として利用することにより、ゲート線の電位に悪影響を及ぼすことなく、正確に電圧レベル変化を検出することができる。
【００４４】
垂直走査シーケンスにおける最終のゲート線ＧＬｎに対しては、次の走査において選択される隣接ゲート線は存在しない。したがって、このゲート線ＧＬｎに対して設けられる非活性検出回路ＤＳＬｎに対しては、ＭＯＳトランジスタ３３は設けられない。ノードＮＤ１の電圧レベルに従って、ＭＯＳトランジスタ３２が非活性遷移検出信号線１５を電源電圧ＶＤＤレベルに駆動する。しかしながら、この非活性検出回路ＤＳＬｎにおいて、ＭＯＳトランジスタ３２および３３を直列に電源ノードと非活性遷移検出信号線１５の間に接続し、ＭＯＳトランジスタ３３のゲートを接地電圧レベルに固定してもよい。
【００４５】
図６は、図３に示すゲート線駆動回路ＧＤＲ０−ＧＤＲｎの構成を示す図である。ゲート線ＧＬ０およびＧＬｎは、その片側にのみ、隣接するゲート線が存在するだけである。したがって、これらのゲート線ＧＬ０およびＧＬｎに対して設けられるゲート線駆動回路ＧＤＲ０およびＧＤＲｎの構成は、他のゲート線ＧＬ１からＧＬｎ−１に対して設けられるゲート線駆動回路ＧＤＲ１からＧＤＲｎ−１の構成と異なる。したがって、この図６においては、ゲート線駆動回路ＧＤＲ０およびＧＤＲｎの構成を具体的に示し、他のゲート線ＧＬ１からＧＬｎ−１に対して設けられるゲート線駆動回路ＧＤＲ１からＧＤＲｎ−１については、ゲート線駆動回路ＧＤＲ１を代表的に示す。
【００４６】
図６において、ゲート線駆動回路ＧＤＲ０は、シフタからの基本ゲート信号ｇ０を両入力に受けるＡＮＤゲート４０ａと、ＡＮＤゲート４０ａのハイレベルおよびローレベルの電圧レベルを電圧ＶＧＨおよびＶＧＬに変換してゲート信号Ｇ０を生成するレベルシフタ４１と、ＡＮＤゲート４０ａの出力信号に従って第１の状態（隣接ゲート線の選択禁止状態）に設定され、かつ非選択遷移検出信号線１５上の非選択遷移検出信号ＤＩＳの活性化に従って第２の状態に設定されて、次の行のゲート信号の発生を許可する活性化禁止回路４５と、ＡＮＤゲート４０ａの出力信号に従って非活性遷移検出信号線１５を接地電圧レベルにプリチャージするＮチャネルＭＯＳトランジスタ４７を含む。
【００４７】
ＡＮＤゲート４０ａは、ゲート線ＧＬ０が、１フレーム（１枚の画面）の垂直走査のシーケンスにおいて最初に選択状態へ駆動されるゲート線であり、このゲート信号Ｇ０の選択状態への移行時ゲート線多重選択の問題は生じないため、ＡＮＤゲート４０ａへは、その両入力に、基本ゲート信号ｇ０が与えられる。
【００４８】
ＭＯＳトランジスタ４７は、ＡＮＤゲート４０ａの出力信号がＨレベルのとき導通し、非活性遷移検出信号線１５を接地電圧レベルに固定する。ゲート信号Ｇ０の非活性化時には、ＡＮＤゲート４０ａの出力信号がＬレベルとなり、ＭＯＳトランジスタ４７が導通状態から非導通状態へ移行する。ＭＯＳトランジスタ４７が非導通状態への移行時となった後またはそれと並行して、ゲート線ＧＬ０の最遠端（図５のノードＮＤＥ）において、その電圧レベルが低下し、非活性遷移検出信号ＤＩＳがＨレベルへ駆動される。
【００４９】
活性化禁止回路４５は、電源ノードとノードＮＤ２の間に接続されかつそのゲートがノードＮＤ３に接続されるＰチャネルＭＯＳトランジスタ５０と、電源ノードとノードＮＤ３の間に接続されかつそのゲートがノードＮＤ２に接続されるＰチャネルＭＯＳトランジスタ５１と、ノードＮＤ２と接地ノードの間に接続されかつそのゲートにＡＮＤゲート４０ａの出力信号を受けるＮチャネルＭＯＳトランジスタ５２と、ノードＮＤ３と接地ノードの間に接続されかつそのゲートが非活性遷移検出信号線１５に接続されるＮチャネルＭＯＳトランジスタ５３と、ノードＮＤ２と接地ノードの間に接続されかつそのゲートがノードＮＤ３に接続されるＮチャネルＭＯＳトランジスタ５４と、ノードＮＤ３と接地ノードの間に接続されかつそのゲートがノードＮＤ２に接続されるＮチャネルＭＯＳトランジスタ５５を含む。
【００５０】
ＭＯＳトランジスタ５４および５５は、ノードＮＤ２およびＮＤ３が、ＭＯＳトランジスタ５２および５３がともに非導通状態となったときにフローティング状態となるのを防止するために設けられる。この活性化禁止回路４５は、ラッチ回路であり、これらのＭＯＳトランジスタ５４および５５は、ＭＯＳトランジスタ５２および５３よりも、その電流駆動力が十分に小さくされ、ノードＮＤ２およびＮＤ３の状態反転に悪影響を及ぼさないようにされる。この電流駆動力の調整は、トランジスタのサイズ（チャネル幅とチャネル長の比）またはオン抵抗を調整することにより実現される。活性化禁止回路４５として、ラッチ回路を利用することにより、非活性遷移検出信号ＤＩＳの論理レベルが変化したときに確実にそのラッチ状態を変更して、ゲート信号を選択状態へ駆動することができる。
【００５１】
ゲート線駆動回路ＧＤＲ１は、ゲート線駆動回路ＧＤＲ０の活性化禁止回路４５のノードＮＤ２上の信号と基本ゲート信号ｇ１とを受けるＡＮＤゲート４０ｂと、ＡＮＤゲート４０ｂの出力信号の電圧レベル変換を行なってゲート信号Ｇ１を生成するレベルシフタ４１と、ＡＮＤゲート４０ｂの出力信号の活性化（Ｈレベル）時第１の状態に設定され、非活性遷移検出信号ＤＩＳの活性化時第２の状態に設定される活性化禁止回路４５と、ＡＮＤゲート４０ｂの出力信号に従って非活性化遷移検出信号線４５を接地電圧レベルへ駆動するＮチャネルＭＯＳトランジスタ４７を含む。
【００５２】
ゲート線駆動回路ＧＤＲ１に含まれる活性化禁止回路４５は、ゲート線駆動回路ＧＤＲ０に含まれる活性化禁止回路４５と同じ構成を有する。ゲート線駆動回路ＧＤＲ１の活性化禁止回路４５のノードＮＤ２上の信号が、次の行のゲート線対して設けられるゲート線駆動回路ＧＤＲ２のＡＮＤゲート４０ｂの一方入力へ与えられる。このゲート線駆動回路ＧＤＲ１と同じ構成のゲート線駆動回路が、ゲート線Ｇ１からＧＬｎ−１に対して設けられる。
【００５３】
ゲート線駆動回路ＧＤＲｎは、前の行のゲート線駆動回路ＧＤＲｎ−１の活性化禁止回路４５のノードＮＤ２上の信号と基本ゲート信号ｇｎを受けるＡＮＤゲート４０ｂと、ＡＮＤゲート４０ｂの出力信号のレベル変換を行なってゲート信号Ｇｎを生成するレベルシフタ４１を含む。このレベルシフタ４１は、ハイ側電源電圧ＶＧＨおよびロー側電源電圧ＶＧＬを受ける。図４に示す表示素子２０が液晶素子の場合、素子特性の劣化防止およびフリッカの発生防止のために、交流駆動する必要があり、各行ごとに、対向電圧の極性およびデータ信号の極性が変更される。このため、各ゲート線において確実に画素のトランジスタ（図４のトランジスタ２１）を非導通状態および導通状態に設定するために、このレベルシフタ４１が設けられる。
【００５４】
ゲート線ＧＬｎは、垂直走査シーケンスにおける最終のゲート線であり、このゲート線ＧＬｎ上のゲート信号Ｇｎが非活性化された場合、次の画像（フレーム）の表示のための走査が行なわれ、垂直同期信号に従って、ゲート線ＧＬ０が次の画像の最初の選択ゲート線として選択される。従って、ゲート線ＧＬｎ非選択からゲート線ＧＬ０選択までには時間的余裕があり、ゲート線ＧＬｎの非活性化移行時の多重選択の問題は生じないため、このゲート線駆動回路ＧＤＲｎにおいては、活性化禁止回路４５および非活性遷移検出信号の初期設定用のＭＯＳトランジスタ４７は設けられない。単に、前の行のゲート線駆動回路ＧＤＲｎ−１の活性化禁止回路４５の出力信号と基本ゲート信号ｇｎとに従って、ゲート信号Ｇｎを生成する。
【００５５】
図７は、図３から図６に示す画像表示装置の動作を示す信号波形図である。以下、図７を参照して、図３から図６に示す画像表示装置の動作について説明する。 ここで、図７においては、第０行目のゲート線ＧＬ０上のゲート信号が選択状態から非選択状態となり、次いで、第１行目のゲート線ＧＬ１上のゲート信号Ｇ１が非選択状態から選択状態に移行するときの動作を示す。
【００５６】
図３に示すシフトレジスタＳＦＴがクロック信号ＣＬＫに従ってシフト動作を行って、その出力信号を順次選択状態へ駆動する。
【００５７】
時刻ｔ０において、図３に示すシフトレジスタＳＦＴからの基本ゲート信号ｇ０が電源電圧ＶＤＤレベルのＨレベルから、接地電圧ＧＮＤレベルのＬレベルに変化する。このときまた、同時に、シフトレジスタＳＦＴからの第１行目のゲート線ＧＬ１に対する基本ゲート信号ｇ１が接地電圧レベルのＬレベルから電源電圧ＶＤＤレベルのＨレベルに立上がる。
【００５８】
この基本ゲート信号ｇ０の立下がりに従って、ゲート線駆動回路ＧＤＲ０においては、ＡＮＤゲート４０ａの出力信号が、そのゲート伝搬遅延だけ遅れて、時刻ｔ１においてＨレベルからＬレベルに低下する。ここで、第０行目のゲート信号Ｇ０は、１つの垂直走査シーケンスにおいて最初に選択状態へ駆動される信号であり、前の行のゲート線に対するゲート信号との重なりを防止する必要はない。したがって、ＡＮＤゲート４０ａの両入力は短絡されて、ゲート線ＧＬ０の選択状態への駆動時においては、非活性遷移検出信号ＤＩＳの状態と独立に、基本ゲート信号ｇ０に従ってゲート信号Ｇ０が生成される。
【００５９】
このゲート線駆動回路ＧＤＲ０のＡＮＤゲート４０ａの出力信号の立下がりに従って、ゲート線駆動回路ＧＤＲ０において、レベルシフタ４１の出力するゲート信号Ｇ０が、その伝播遅延後、時刻ｔ２において、ハイレベル電圧ＶＧＨレベルからローレベル電圧ＶＧＬへ変化する。
【００６０】
非活性線検出信号線１５は、ゲート線駆動回路ＧＤＲ０のＭＯＳトランジスタ４７が、ゲート線ＧＬ０の選択時にオン状態となり、接地電圧レベルに設定される。
【００６１】
ゲート線ＧＬ０の終端ノードＮＤＥにおいても、時刻ｔ２からこの電圧レベルがほぼ同時に変化し始める。しかしながら、寄生抵抗ＲＰおよび寄生容量ＣＰの影響により、この電圧変化速度は始端に較べて小さく、レベルシフタ４１からのゲート信号Ｇ０が、時刻ｔ３においてローレベル電圧ＶＧＬまで低下しても、このゲート線ＧＬ０の最終端ノードＮＤＥの電圧は、まだローレベル電圧ＶＧＬまで低下しない。
【００６２】
一方、ＡＮＤゲート４０ａの出力信号の立下りに従って、ゲート線駆動回路ＧＤＲ０において、ＭＯＳトランジスタ４７が非導通状態へ移行する。
【００６３】
ゲート線ＧＬ０の最終端ノードＮＤＥの電圧レベルの低下に応じて、図５に示す非活性検出回路ＤＳＬ０において容量素子３０の容量結合により、内部ノードＮＤ１の電圧レベルが電源電圧ＶＤＤレベルから低下する。この内部ノードＮＤ１は、後に説明するように、予め電源電圧ＶＤＤレベルにプリチャージされている。このノードＮＤ１の電圧低下量は、容量素子３０の容量値とノードＮＤ１の寄生容量（図示せず）の容量値と最終端ノードＮＤＥの電圧変化分（ΔＶＧ＝ＶＧＨ−ＶＧＬ）により決定される。ここでは、ＭＯＳトランジスタ３２が導通するのに十分な電圧レベルにノードＮＤ１の電圧レベルが低下するように、容量素子３０の容量値が設定されている。
【００６４】
時刻ｔ３において、非活性検出回路ＤＳＬ０においてノードＮＤ１の電圧レベルが低下し、ＭＯＳトランジスタ３２が導通し始めると、非活性遷移検出信号線１５が、ＭＯＳトランジスタ３２および３３を介して充電され、その電圧レベルが上昇する。
【００６５】
この信号線１５上の信号ＤＩＳの電圧レベルが活性化禁止回路４５において、ＭＯＳトランジスタ５３のしきい値電圧よりも高くなると、ＭＯＳトランジスタ５３が導通し、ゲート線駆動回路ＧＤＲ０において、ノードＮＤ３の電圧レベルが時刻ｔ４から低下し始め、Ｌレベルにまで放電される。ノードＮＤ３が接地電圧レベルとなると、このゲート線駆動回路ＧＤＲ０において、活性化禁止回路４５のＰチャネルＭＯＳトランジスタ５０が導通し、ノードＮＤ２が充電され、その電圧レベルが時刻ｔ５から上昇し、電源電圧ＶＤＤレベルにまで上昇する。このゲート線駆動回路ＧＤＲ０のノードＮＤ２の電圧レベルの上昇が、次の行のゲート線駆動回路ＧＤＲ１のＡＮＤゲート４０ｂの入力しきい値を超えると、ゲート線駆動回路ＧＤＲ１において、ＡＮＤゲート４０ｂの出力信号がＨレベルへ立上がり、続いて、時刻ｔ７において、レベルシフタ４１の伝搬遅延後、ゲート信号Ｇ１が、電圧ＶＧＬから電圧ＶＧＨに立上がる。
【００６６】
ここで、時刻ｔ６においては、既に時刻ｔ０で、基本ゲート信号ｇ１は、Ｈレベルとなっており、時刻ｔ５からＡＮＤゲート４０ｂの信号伝搬遅延だけ遅れて、このＡＮＤゲート４０ｂの出力信号が立上がる。
【００６７】
一方、信号線１５上の非活性化遷移検出信号ＤＩＳがＨレベルへ駆動されても、ＡＮＤゲート４０ｂの出力信号がＨレベルとなると、ゲート線駆動回路ＧＤＲ１においてＭＯＳトランジスタ４７が導通し、信号線１５上の非活性化遷移検出信号ＤＩＳが、接地電圧レベルへと放電される。
【００６８】
したがって、時刻ｔ７において、ゲート線駆動回路ＧＤＲ１のレベルシフタ４１からのゲート信号Ｇ１がＨレベルに立上がるときには、既にゲート線ＧＬ０の最終端ノードＮＤＥが、接地電圧レベルに低下している。製造条件の変動による寄生抵抗ＲＰおよび寄生容量ＣＰの増大等により、ゲート線の最終端ノードＮＤＥのレベル遷移時間が増大しても、確実に、次のゲート線ＧＬ１の活性化が、このゲート線ＧＬ０の最終端ノードＮＤＥの電圧レベルが電圧ＶＧＬに移行した後に行なわれるため、ゲート線ＧＬ０およびＧＬ１の二重選択は生じない。
【００６９】
すなわち、第ｊ行目のゲート線ＧＬｊの最終端ノードＮＤＥの電圧が、電圧ＶＧＬになった後に、次の第（ｊ＋１）行目のゲート線ＧＬｊ＋１が自動的に活性化される。したがって、最小のゲート線非活性化時間を、画素の二重選択を防止しつつ設定することができる。
【００７０】
なお、ゲート線駆動回路ＧＤＲ１においてＡＮＤゲート４０ｂの出力信号がＨレベルとなると、このゲート線駆動回路ＧＤＲ１において対応のＭＯＳトランジスタ４７が導通状態となる。このとき、ゲート線ＧＬ０に対して設けられた非活性検出回路ＤＳＬ０においては、ＭＯＳトランジスタ３２および３３は導通状態であるため、電源ノードＶＤＤから接地ノードに貫通電流が流れる。しかしながら、時刻ｔ７において、ゲート信号Ｇ１が電圧ＶＧＨレベルとなり、その時刻ｔ７から、緩やかにゲート線Ｇ１の最終端ノードＮＤＥの電圧レベルが上昇するため、ゲート線ＧＬ０に対して設けられた非活性検出回路ＤＳＬ０においてＭＯＳトランジスタ３３が非導通状態となる。したがって、この貫通電流が流れる時間は、時刻ｔ６から時刻ｔ７の間の期間であり、その消費電流は十分に小さくすることができる。
【００７１】
ゲート信号Ｇ１が選択状態へ駆動された後、時刻ｔ８において、所定の負極性のパルス幅を有するプリチャージ指示信号φＰにより、非活性検出回路ＤＳＬ０−ＤＳＬｎそれぞれにおいて、ノードＮＤ１を電源電圧ＶＤＤレベルにまで充電する。
【００７２】
なお、非選択ゲート線に対して設けられる非活性検出回路においては、ゲート信号がＬレベルを維持するため、内部ノードＮＤ１は、プリチャージされた電源電圧ＶＤＤレベルを維持し、対応のＭＯＳトランジスタ３２が非導通状態を維持する。従って、非選択ゲート線の非活性検出回路は、非活性遷移検出動作に対しては何ら悪影響は、及ぼさない。
【００７３】
図８は、図５に示す非活性検出回路に対するプリチャージ指示信号φＰを発生する回路の構成の一例を示す図である。図８において、プリチャージ指示信号発生部は、クロック信号ＣＬＫを所定時間τａ遅延する遅延回路６０と、遅延回路６０の出力信号の立上がりに応答して所定の期間Ｌレベルとなるワンショットのパルス信号を発生するワンショットパルス発生回路６１を含む。このワンショットパルス発生回路６１により、プリチャージ指示信号φＰが生成される。
【００７４】
図９は、図８に示すプリチャージ指示信号発生部の動作を示すタイミング図である。図９を参照して、この図８に示すプリチャージ指示信号発生部の動作について説明する。
【００７５】
クロック信号ＣＬＫの立上がりに同期して、図３に示すシフトレジスタＳＦＴの出力する基本ゲート信号がシフトされる。図９において、基本ゲート信号ｇｋおよびｇｋ＋１が、各クロックサイクルにおいて１サイクル期間Ｈレベルとなる状態を一例として示す。このクロック信号ＣＬＫの立上がりに応答して基本ゲート信号ｇｋがＨレベルとなると、前の行のゲート線の非活性化に従ってゲート信号Ｇｋが立上がる。このゲート信号Ｇｋが立上がった後に、遅延回路６０の出力信号がＨレベルとなり、応じてワンショットパルス発生回路６１が、プリチャージ指示信号φＰを発生する。同様、基本ゲート信号ｇｋ＋１についても、対応のゲート信号Ｇｋ＋１が立上がった後に、プリチャージ指示信号φＰが所定期間Ｌレベルとなる。
【００７６】
この遅延時間τａは、ゲート線の最大許容伝搬遅延時間を考慮して定められればよく、ゲート線選択状態において画素データ信号の書込時にプリチャージ動作を行なっても、各ゲート線は、選択状態または非選択状態であり、フローティング状態と異なる状態であるため、ゲート線電位は変化せず、何ら問題は生じない。
【００７７】
図１０は、プリチャージ指示信号を発生する部分の他の構成を示す図である。この図１０に示すプリチャージ指示信号発生部は、非活性遷移検出信号ＤＩＳを所定時間τｂ遅延する遅延回路６２と、遅延回路６２の出力信号の立下がりに応答してワンショットのパルス信号を発生するワンショットパルス発生回路６３を含む。このワンショットパルス発生回路６３から、所定期間Ｌレベルとなるパルス信号がプリチャージ指示信号φＰとして生成される。
【００７８】
この図１０に示すプリチャージ指示信号発生部の構成の場合、図１１にその動作波形を示すように、非活性遷移検出信号ＤＩＳがＬレベルとなり、次の行のゲート線に対するゲート信号Ｇｋが駆動された後に、遅延回路６２の出力信号に従ってプリチャージ指示信号φＰを活性化する。この場合、非活性遷移検出信号ＤＩＳがＬレベルとなった時点をもとにして、ワンショットのパルス信号を発生している。ゲート信号Ｇｋの活性化と非活性遷移検出信号ＤＩＳの立下がりとの間は、ゲート線駆動回路ＧＤＲにおけるＡＮＤゲート４０ａ（または４０ｂ）とレベルシフタ４１のゲート伝搬遅延により予め求めることができ、最適タイミングで、プリチャージ指示信号φＰを発生することができる。
【００７９】
［変更例］
図１２は、この発明の実施の形態１の変更例の要部の構成を概略的に示す図である。図１２においては、ゲート線ＧＬｋおよびＧＬｋ＋１についての構成を代表的に示す。これらのゲート線ＧＬｋおよびＧＬｋ＋１は、それぞれ、基本ゲート信号ｇｋおよびｇｋ＋１に従ってゲート線駆動回路ＧＤＲｋおよびＧＤＲｋ＋１により駆動される。ゲート線ＧＬｋおよびＧＬｋ＋１のゲート信号入力端ＮＤＮに、非活性検出回路ＤＳＬｋおよびＤＳＬｋ＋１が、それぞれ、設けられる。すなわち、この変更例においては、ゲート線ＧＬｋおよびＧＬｋ＋１のゲート線駆動回路ＧＤＲｋおよびＧＤＲｋ＋１に近い端部に、非活性検出回路ＤＳＬｋおよびＤＳＬｋ＋１が設けられる。これらの非活性検出回路ＤＳＬｋおよびＤＳＬｋ＋１は、非活性遷移検出信号線１５を共通に駆動し、ゲート線駆動回路ＧＤＲｋおよびＧＤＲｋ＋１は、それぞれこの非活性遷移検出信号ＤＩＳに従って対応のゲート線へゲート線信号ＧｋおよびＧｋ＋１を伝達する。
【００８０】
これらの非活性検出回路ＤＳＬｋおよびＤＳＬｋ＋１は、それぞれ、ゲート線ＧＬｋおよびＧＬｋ＋１の寄生抵抗および寄生容量による信号伝搬遅延を考慮してその活性化タイミングが設定される。これにより、ゲート線ＧＬｋおよびＧＬｋ＋１の最終端ＮＤＥにおいて信号変化が生じた時点で、非活性検出回路ＤＳＬｋおよびＤＳＬｋ＋１を活性化し、対応のゲート線が、選択状態から非選択状態になったことを検出する。実際の回路動作状態を検出して、次の行に対するゲート信号を活性状態へ駆動しており、ブランキング信号などの回路動作状態と独立な制御信号を利用する場合に較べて、正確に、ゲート線の非選択／選択状態に応じて、次の行のゲート信号を活性化することができ、また、ゲート信号の活性化タイミングも、信号伝播遅延に対するマージンを見込んで設定することにより、十分に早くすることができる。
【００８１】
図１３は、図１２に示す非活性検出回路の構成の一例を示す図である。図１３においては、非活性検出回路ＤＳＬｋの構成を代表的に示す。この図１３に示す非活性検出回路ＤＳＬｋは、以下の点が、図５に示す非活性検出回路ＤＳＬｉの構成と異なる。すなわち、隣接ゲート線ＧＬｋ＋１の入力端ノードＮＤＮの信号Ｇｋ＋１をゲートに受けるＰチャネルＭＯＳトランジスタ３３と非活性遷移検出信号線１５の間に、活性化制御信号φＡＣＴに応答して選択的に導通するＰチャネルＭＯＳトランジスタ６５が設けられる。この活性化指示信号φＡＣＴは、ゲート線ＧＬｋおよびＧＬｋ＋１における信号伝搬遅延時間を考慮して、各ゲート線駆動サイクルにおいてゲート線の活性化後活性化される。この図１３に示す非活性検出回路ＤＳＬｋの他の構成は、図５に示す非活性検出回路ＤＳＬｉの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００８２】
なお、垂直走査シーケンスにおける最終のゲート線ＧＬｎに対する非活性検出回路ＤＳＬｎにおいては、ＭＯＳトランジスタ３３は設けられない。
【００８３】
図１４は、この図１３に示す非活性検出回路ＤＳＬｋの動作を示す信号波形図である。以下、図１４を参照して、この図１３に示す非活性検出回路ＤＳＬｋの動作について説明する。
【００８４】
図示しないクロック信号（ＣＬＫ）の立上がりに同期して、レベルシフタからのゲート信号Ｇｋが所定のゲート伝搬遅延経過後ＨレベルからＬレベルに立下がる。このゲート信号Ｇｋの立下がり後、所定時間経過後に、活性化制御信号φＡＣＴがＬレベルとなり、ＭＯＳトランジスタ６５が導通する。ゲート信号ＧｋがＬレベルに立下がっており、また、このときには、ゲート線ＧＬｋ＋１上のゲート信号Ｇｋ＋１はＬレベルであるため、非活性遷移検出信号線１５上の非活性遷移検出信号ＤＩＳがＨレベルとなる。応じて、図１２に示すゲート線駆動回路ＧＤＲｋ＋１において、内部の活性化禁止回路の状態が変化し、基本ゲート信号ｇｋ＋１に従ってゲート信号Ｇｋ＋１がＨレベルとなる。ゲート信号Ｇｋ＋１がＨレベルに立上がると、ゲート線駆動回路ＧＤＲｋ＋１により、非活性遷移検出信号ＤＩＳがＬレベルに低下する。
【００８５】
所定時間が経過すると、プリチャージ指示信号φＰが所定期間活性化され、また、このプリチャージ指示信号φＰに従って活性化制御信号φＡＣＴがＨレベルとなる。このプリチャージ指示信号φＰの活性化時、既にゲート信号Ｇｋ＋１に従ってＭＯＳトランジスタ３３は非導通状態にあるため、ＭＯＳトランジスタ６５が導通状態にあっても、特に問題は生じない。
【００８６】
図１２および図１３に示すように、ゲート線のゲート信号入力端ノードＮＤＮにおいてゲート信号の非活性化への遷移検出を行っても、そのゲート線の信号伝搬遅延を考慮して非活性遷移検出動作を活性化することにより、ゲート線の信号伝搬遅延がプロセス変動により変動し、その波形がなまる場合においても、正確に、前の行のゲート線が非選択状態となった後に、次の行のゲート線を選択状態へ駆動することができる。
【００８７】
図１５は、図１３に示す活性制御信号φＡＣＴを発生する部分の構成の一例を示す図である。図１５において、活性制御信号発生部は、クロック信号ＣＬＫを所定時間遅延する遅延回路６７と、遅延回路６７の出力信号の立上がりに応答してセットされかつプリチャージ指示信号φＰの立下がりに応答してリセットされるセット／リセットフリップフロップ６８を含む。このセット／リセットフリップフロップ６８の出力／Ｑから、活性制御信号φＡＣＴが出力される。
【００８８】
図１６は、図１５に示す活性制御信号発生部の動作を示す信号波形図である。以下、図１６を参照して、この図１５に示す活性制御信号発生部の動作について説明する。
【００８９】
クロック信号ＣＬＫがＨレベルに立上がると、基本ゲート信号ｇｋがＬレベルに立下がり、所定の時間（ゲート伝搬遅延時間）τ１経過後に、ゲート信号ＧｋがＬレベルに立下がる。ゲート線の信号伝搬遅延を考慮した遅延時間τ２が経過した後に、遅延回路６７の出力信号がＨレベルに立上がり、セット／リセットフリップフロップ６８がセットされ、活性制御信号φＡＣＴがＬレベルとなる。セット時間が経過し、プリチャージ指示信号φＰが活性化されると、セット／リセットフリップフロップ６８がリセットされ、活性制御信号φＡＣＴがＨレベルとなる。
【００９０】
したがって、クロック信号ＣＬＫがＨレベルに立上がり、次のゲート線の画素に対する走査サイクル始まる場合、ゲート線の信号伝搬遅延を考慮して、活性制御信号φＡＣＴを活性化することにより、ゲート線の多重選択を確実に防止することができる。特に、ゲート線の信号の立上がり／立下がり特性が等しい場合、このゲート信号の非活性化を検出し、即座に次の行のゲート線に対するゲート信号を活性化しても、そのときに前の行のゲート線の最終端が選択状態にあっても、前の行の非選択状態への移行と次の行の選択状態への移行とが同一方向へ、同じ伝播特性で伝達されると考えられる。従って、次の行のゲート線の最終端が選択状態へ駆動されるときには、前の行のゲート線の最終端は非選択状態に移行しているため、ゲート線全体にわたる選択状態の多重選択状態は防止することができる。
【００９１】
なお、セット／リセットフリップフロップ６８におけるゲート伝搬遅延時間は、基本ゲート信号ｇｋを生成するシフトレジスタのシフト段のクロック信号に対するゲート伝搬遅延と同程度であれば特に考慮する必要はなく、単にゲート線駆動回路におけるゲート伝搬遅延時間とゲート線全体にわたる信号伝搬遅延時間を考慮して、活性制御信号φＡＣＴの活性化タイミングを設定する。この場合、ゲート線の立上がり／立下がり特性が等しい場合、前述のように、特に活性制御信号φＡＣＴを、ゲート信号Ｇｋの立下がりからさらにゲート線の伝搬遅延時間を考慮して活性化する必要がなく、ゲート信号の非活性化を検出した時点で、次の行に対するゲート線を選択状態へ駆動してもよい。
【００９２】
以上のように、この発明の実施の形態１に従えば、ゲート線の非選択状態への制御を検出した後に、次の行に対するゲート信号を選択状態へ駆動しており、確実に、ゲート線の多重選択を、製造プロセスおよび動作環境が変動しても防止することができ、回路動作タイミングを最適化することができかつ動作マージンを大きくすることができる。
【００９３】
［実施の形態２］
図１７は、この発明の実施の形態２に従う画像表示装置の要部の構成を概略的に示す図である。この図１７に示す構成においては、ゲート線駆動回路内の活性化禁止回路４５に対しては、レベルシフタ４１から対応のゲート線ＧＬ（ＧＬ０−ＧＬｎ−１）に伝達される信号が、ＡＮＤゲート４０ａおよび４０ｂの出力信号に代えて用いられる。図１７に示すゲート線駆動回路ＧＤＲ（ＧＤＲ０−ＧＤＲｎ）の構成は、図６に示す構成と同じであり、対応する部分には同一番号を付し、その詳細説明は省略する。
【００９４】
図１８は、図１７に示すゲート線駆動回路の動作を示す信号波形図である。図１８においては、ゲート信号Ｇ０が非活性化されて、次いで、ゲート信号Ｇ１が活性状態へ駆動される場合の動作時の信号波形を示す。
【００９５】
時刻ｔａにおいて、ゲート線駆動回路ＧＤＲ０からのゲート信号Ｇ０がＬレベルに立下がる。この時刻ｔａ以前においては、ゲート線駆動回路ＧＤＲ０においては、活性化禁止回路４５のＭＯＳトランジスタ５２が導通状態にあり、ノードＮＤ２はＬレベルである。また、ＭＯＳトランジスタ４７が導通状態にあり、非活性遷移検出信号線１５はＬレベルである。このゲート信号Ｇ０の立下がりに従って、ゲート線ＧＬ０の最終端に設けられた非活性検出回路ＤＳＬ０（図５参照）においてノードＮＤ１の電圧レベルが、容量素子の容量結合により緩やかに低下する。
【００９６】
時刻ｔｂにおいて、ゲート線ＧＬ０に対して設けられた非活性検出回路ＤＳＬ０（図５参照）のノードＮＤ１の電圧レベルが低下し、非活性遷移検出信号線１５へ電流を供給しても、このとき、まだ、ゲート線駆動回路ＧＤＲ０においては、ＭＯＳトランジスタ４７および５２は、十分に非導通状態となっていないために、信号線１５の非活性制御検出信号ＤＩＳは、Ｌレベルを維持する（または緩やかに上昇する）。
【００９７】
時刻ｔｃにおいて、ゲート信号Ｇ０に従って、ＭＯＳトランジスタ４７および５２が完全に非導通状態となると、信号線１５上の非活性制御検出信号ＤＩＳが対応の非活性検出回路ＧＳＬ０（図５参照）によりＨレベルへ駆動される。応じて、このゲート線駆動回路ＧＤＲ０においてＭＯＳトランジスタ５３が導通し、ノードＮＤ３が接地電圧レベルへ放電され、ノードＮＤ２が電源電圧レベルに駆動される。このノードＮＤ２が電源電圧レベルに駆動されると、次の行のゲート線駆動回路ＧＤＲ１において、ＡＮＤゲート４０ｂの出力信号がＨレベルとなり、所定の伝搬遅延時間経過後、ゲート信号Ｇ１がＨレベルとなる。このゲート信号Ｇ１がＨレベルとなると、ゲート線駆動回路ＧＤＲ１において、ＭＯＳトランジスタ４７が導通し、非活性遷移検出信号線１５が接地電圧レベルに放電される。
【００９８】
したがって、このレベルシフタ４１からゲート線上に伝達されるゲート信号を活性化禁止回路４５の駆動信号として利用することにより、非活性遷移検出信号線１５上の信号の検出動作開始タイミングを遅くすることができ、応じて、この活性化禁止回路４５の出力信号の変化タイミングを、図５に示すようなＡＮＤゲート４０ａおよび４０ｂを利用する場合に比べて遅くすることができる。これにより、次の行のゲート信号の活性化を遅くすることができ、ゲート線多重選択を防止する時間のマージンを大きくすることができる。これにより、プロセス変動および動作環境などが変動しても、確実に、ゲート線の二重選択を防止することができる。
【００９９】
以上のように、この発明の実施の形態２に従えば、ゲート線の非活性遷移検出に従って次の行のゲート線駆動タイミングを調整する活性化禁止回路に対し駆動信号として、レベルシフタからのゲート信号を与えており、次の行のゲート線に対するゲート信号の発生タイミングを遅くすることができ、確実に、ゲート線の二重選択を防止することができる。
【０１００】
［実施の形態３］
図１９は、この発明の実施の形態３に従う画像表示装置の全体の構成を概略的に示す図である。図１９において、画像表示装置は、画像データ信号に従って画像を表示する表示装置８０と、この表示装置８０に対する画像データ信号を生成するＤＡ変換回路１００を含む。表示装置８０は、先の実施の形態１から２において示したように、行列状に配列される画素ＰＸと、ゲート線ＧＬ０−ＧＬｎ上のゲート信号の非活性化への遷移を検出する非活性遷移検出回路２と、ゲート線ＧＬ０−ＧＬｎを順次走査する垂直走査回路１０を含む。この垂直走査回路１０においては、クロック信号ＣＬＫに従ってスタート信号ＳＴＡＲＴを順次シフトして、基本ゲート信号を生成するシフトレジスタＳＦＴと、このシフトレジスタＳＦＴからの基本ゲート信号と非活性遷移検出信号ＤＩＳとに従ってゲート線ＧＬ０−ＧＬｎを順次選択状態へ駆動するゲート線ドライバ９０を含む。
【０１０１】
このゲート線ドライバ９０は、ゲート線ＧＬ０−ＧＬｎそれぞれに対応して配置されるゲート線駆動回路ＧＤＲ０−ＧＤＲｎを含む。非活性遷移検出回路２は、図５に示す回路と同様の構成を備え、ゲート線ＧＬ０−ＧＬｎそれぞれに対して設けられる非活性検出回路を含む。
【０１０２】
この表示装置８０においては、さらに、非活性遷移検出回路２の出力信号に従ってＤＡ変換回路１００のデータ出力タイミングを設定するために、非活性遷移検出回路２の出力信号をバッファ処理して出力するバッファ回路９５が設けられる。このバッファ回路９５は、非活性遷移検出信号線１５上の信号に、表示装置外部に設けられたＤＡ変換回路１００に伝達するための駆動能力を与えるために設けられる。信号線１５上の非活性制御検出信号ＤＩＳの駆動能力が十分大きい場合には、バッファ回路９５は特に設ける必要はない。
【０１０３】
ＤＡ変換回路１００は、イネーブル信号ＥＮＡの活性化時画素クロック信号ＰＣＬＫに従ってシフト動作を行ないかつラインクロック信号ＬＣＬＫに従ってリセットされるシフトレジスタ１１０と、シフトレジスタ１１０の出力信号に従って多ビット画像データＶＤｉｎを順次取込みラッチする第１のラッチ回路１１２と、バッファ回路９５からのラッチ指示信号ＬＡＴに従って第１のラッチ回路１１２のラッチデータをラッチし出力する第２のラッチ回路１１４と、第２のラッチ回路１１４からの画像データに従って複数の階調電圧から対応の階調電圧を選択するマルチプレクサ１１６と、マルチプレクサ１１６からの階調電圧に従ってアナログ画像データ信号ＤＤ０−ＤＤｎを生成するアンプＡＭＰ０−ＡＭＰｍを含む。
【０１０４】
これらのアンプＡＭＰ０−ＡＭＰｍの出力画像データ信号ＤＤ０−ＤＤｍは、スイッチ回路ＳＷ０−ＳＷｍを介してデータ線ＤＬ０−ＤＬｍにそれぞれ伝達される。このスイッチ回路ＳＷ０−ＳＷｍは、線順次方式で画像データ信号の書込が行なわれる場合には同時に導通状態となるかまたは設けられなくてもよい。点順次方式に従って画像データ信号の書込が行なわれる場合には、スイッチ回路ＳＷ０−ＳＷｍは、順次導通状態に設定される。
【０１０５】
シフトレジスタ１１０は、表示装置８０の１行の画素ＰＸ、すなわちデータ線ＤＬ０−ＤＬｍそれぞれに対応するレジスト回路を含み、画素データクロック信号ＰＣＬＫに従って順次シフト動作を行ない、その出力のうちの１つを選択状態へ駆動する。このシフトレジスタ１１０は、１行の画素に対するシフト動作が完了すると、図示しないイネーブル信号を生成し、これに応答して与えられるラインクロック信号ＬＣＬＫに従って初期状態に復帰する。
【０１０６】
第１のラッチ回路１１２は、この表示装置８０のデータ線ＤＬ０−ＤＬｍそれぞれに対応するラッチを含み、シフトレジスタ１１０の出力信号に従ってラッチが順次選択状態へ駆動され、与えられた多ビット画像データおよびＶＤｉｎを取込みラッチする。
【０１０７】
第２のラッチ回路１１４は、同様、データ線ＤＬ０−ＤＬｍに対応するラッチを含み、ラッチ指示信号ＬＡＴの立上がりに応答して、その保持内容がリセットされかつラッチ指示信号ＬＡＴの立下がりに応答して第１のラッチ回路１１２のラッチ出力を取込みラッチしかつ出力する。
【０１０８】
階調電圧ＶＧＲは複数種類の基準電圧であり、デジタル画像データＶＤｉｎをアナログ信号に変換するための電圧を有する。すなわち、マルチプレクサ１１６は、データ線ＤＬ０−ＤＬｍそれぞれに対応して配置されるデコード回路を含み、第２のラッチ回路１１４の各ラッチから出力されるデジタル画像データに対応する階調電圧を選択して出力する。
【０１０９】
アンプＡＭＰ０−ＡＭＰｍは、電圧フォロワモードで動作し、マルチプレクサ１１６により生成されたに階調電圧に従って、低インピーダンスでデータ線ＤＬ０−ＤＬｎを高速で駆動する。このマルチプレクサ１１６における階調電圧ＶＧＲの選択により、各画素に対するデジタル画像データがアナログ信号に変換される。
【０１１０】
図２０は、図１９に示す画像表示装置の動作を示す信号波形図である。以下、図２０を参照して、この図１９に示す画像表示装置のゲート線切換時の動作について説明する。図２０においては、ゲート線ＧＬｋが選択状態から非選択状態へ駆動され、次にゲート線ＧＬｋ＋１が選択状態へ駆動されるときの動作波形が示される。
【０１１１】
ゲート線ＧＬｋに対する走査期間が完了すると、ゲート線ドライバ９０がゲート信号Ｇｋを非選択信号へ駆動する。このゲート線ドライバ９０からのゲート信号の非活性化に従って、ゲート線ＧＬｋの最終端ノードＮＤＥにおいて、ゲート信号Ｇｋが緩やかにＬレベルに立下がる。このゲート信号Ｇｋの立下がりに従って、非活性遷移検出回路２が、非活性遷移検出信号線１５をＨレベルに駆動する。この非活性遷移検出信号線１５の信号の立上がりに従って、バッファ９５からのラッチ指示信号ＬＡＴがＨレベルに立上がる。
【０１１２】
ＤＡ変換回路１００においては、ゲート線Ｇｋの駆動時において、シフトレジスタ１１０がシフト動作を行なっており、第１のラッチ回路１１２には、次の行のゲート線Ｇｋ＋１に対するデジタル画像データＶＤｉｎが画素ごとに格納されている。このラッチ指示信号ＬＡＴの立上がりに応答して第２のラッチ回路１１４をリセットし、その格納するゲート線Ｇｋの各画素に対する画像データをリセットする。次いで、ラッチ指示信号ＬＡＴの立下がりに応答して第２のラッチ回路１１４をセット状態に設定し、第１のラッチ回路１１２の出力するデジタル画像データを第２のラッチ回路１１４において取込みラッチする。
【０１１３】
この第２のラッチ回路１１４の出力する画素データに従って、マルチプレクサ１１６が、階調電圧選択動作を行ない、各画素データに対応する階調電圧が選択されて、アンプＡＭＰ０−ＡＭＰｍに伝達される。アンプＡＭＰ０−ＡＭＰｍは、電圧フォロワであり、線順次方式または点順次方式に従ってアナログ画素データ信号ＤＤ０−ＤＤｍを対応のデータ線ＤＬ０−ＤＬｍにそれぞれ伝達する。
【０１１４】
一方、信号線１５上の非活性遷移検出信号ＤＩＳがＬレベルに立下がると、ゲート線Ｇｋ＋１に対して設けられたゲート線駆動回路からのゲート信号Ｇｋ＋１が回路固有の伝搬遅延時間の後にＨレベルへ駆動される。ＤＡ変換回路１００における第２のラッチ回路１１４のラッチ動作からマルチプレクサ１１６における選択動作およびアンプＡＭＰ０−ＡＭＰｍの遅延時間が異なる場合でも、選択状態のゲート線ＧＬｋが非選択状態に駆動された後に、次の行に対する新たな画素データ信号が生成されてデータ線ＤＬ０−ＤＬｍに伝達されるため、前の書込サイクル時に次の書込サイクルの画素データ信号が伝達され、画素に対する重ね書きが生じるのを防止することができる。
【０１１５】
表示装置８０のゲート信号と第２のラッチ回路１１４のラッチタイミング信号が、表示装置８０におけるゲート線の非選択状態への駆動に応じて設定されるため、電源電圧および動作温度などの動作環境およびゲート線の伝搬遅延を考慮する必要がなく、前サイクルのゲート線に接続される画素への誤書込を自動的に防止することができ、ゲート線活性化のタイミングなどのタイミングの最適化を容易に行なうことができる。また、ＤＡ変換回路１００からの画素データの出力タイミングおよびゲート線の選択タイミングを最適化することができ、画素データの書込タイミングマージンを大きくすることができる。
【０１１６】
なお、図１９に示す画像表示装置においては、ＤＡ変換回路１００は、表示装置８０外部に設けられている（別々のチップに形成されている）。しかしながら、このＤＡ変換回路１００は、表示装置８０内に配置されてもよい。
【０１１７】
以上のように、この発明の実施の形態３に従えば、ゲート線の非活性化の遷移を検出し、その検出結果に基づいて、次のサイクルの各画素データ信号生成タイミングを設定しており、画素データの重ね書きを自動的に防止することができ、最適なタイミングでゲート線およびデータ線を駆動することができ、書込マージンを大きくでき、正確に画像データの書込を行なうことのできる画像表示装置を実現することができる。
【０１１８】
［実施の形態４］
画素に含まれる表示素子が、液晶素子の場合には、直流電圧が印加されると特性が劣化するため、通常、液晶素子に対しては交流駆動が行なわれる。すなわち、単位色画素に対する書込および電圧保持は、対向電極の電圧に対し正および負の極性の電圧を各フレームごとに交互にデータ線に対して書込むことにより行なわれる。
【０１１９】
また、フレーム周波数が６０ヘルツであり、１秒間に６０フレームが表示される場合、各フレームごとにデータ信号の極性を反転する場合、液晶駆動周波数は、通常、３０ヘルツとなる。このような３０ヘルツの液晶駆動周波数の場合、フリッカと呼ばれるちらつきが表示画面上に現われ、表示画像品質が低下する。このようなフリッカを抑制するため、上下左右に隣り合う画素ごとに液晶駆動電圧の極性を交互に反転させて、フリッカを抑制する方式が一般に取られる。したがって、対向電極電圧を、ゲート線走査周期（ゲート線活性化周期）ごとに、その極性を変化させる（隣接行において信号電圧の極性を反転させてフリッカの発生を抑制する）。
【０１２０】
この交流駆動の場合、選択ゲート線が非活性状態に駆動された後に対向電極電圧が変化しない場合には、この選択ゲート線において画素ノード（図４のノード２２）と対向電極との間の電圧差が不正になり、誤表示が行なわれることになる。そこで、本実施の形態４においては、この対向電極電圧極性を、非活性遷移検出回路の検出結果に基づいて変化させる。
【０１２１】
図２１は、この発明の実施の形態４に従う画像表示装置の全体の構成を概略的に示す図である。図２１において、表示装置８０は、図１９に示す表示装置８０と同様の構成を備える。この表示装置８０のデータ線ＤＬ０−ＤＬｍに書込データを伝達するために、ＤＡ変換回路１００が設けられる。このＤＡ変換回路１００は、図１９に示す構成と同じ構成を備えていてもよく、また従来と同様の構成を備えていてもよい。
【０１２２】
この表示装置８０の外部に、図３に示す対向電極駆動回路１４が設けられる。この対向電極駆動回路１４は、バッファ回路９５の出力信号ＣＴに従ってその入力Ｂに与えられた信号ＩＮを取込むラッチ回路１２０と、ラッチ回路１２０の出力Ｑの出力信号に従って選択的に導通し、導通時対向電極１６にハイ側対向電極電圧ＶＣＮＴＨを伝達するスイッチゲート１２２と、ラッチ回路１２０の出力／Ｑの出力信号に従って選択的に導通し、導通時、対向電極線１６にロー側対向電極電圧ＶＣＮＴＬを伝達するスイッチゲート１２４を含む。
【０１２３】
入力信号ＩＮは、ゲート線の駆動周期の２倍の周期を有する。ラッチ回路１２０は、このバッファ回路９５の出力信号ＣＴの立上がりに従って入力Ｄに与えられた入力信号ＩＮを取込み出力する。スイッチゲート１２２および１２４は、それぞれ、ラッチ回路１２０の出力Ｑおよび／ＱがＨレベルのときに導通状態となる。したがって、これらのスイッチゲート１２２および１２４は相補的に導通状態に設定される。
【０１２４】
図２２は、図２１に示す画像表示装置の対向電極駆動回路１４の動作を示す信号波形図である。以下図２２を参照して、この図２１に示す画像表示装置の対向電極電圧の変更動作について説明する。ゲート信号は、ゲート線の終端部における信号波形を示す。
【０１２５】
今、ゲート線ＧＬｋが選択状態にあり、対向電極電圧ＶＣＮＴが、ロー側対向電極電圧ＶＣＮＴＬにあるとする。ゲート線ＧＬｋのゲート信号Ｇｋが、ハイレベル電圧ＶＧＨからローレベル電圧ＶＧＬに低下すると、非活性遷移検出回路２は、このゲート信号Ｇｋの非活性化を検出し、信号線１５上の非活性遷移検出信号ＤＩＳをＨレベルに駆動する。応じて、バッファ回路９５からの信号ＣＴがＨレベル（電圧ＶＨレベル）となり、ラッチ回路１２０が、そのときのＨレベル（電圧ＶＨレベル）の入力信号ＩＮに従って出力ＱからＨレベルの信号を出力する。応じて、スイッチゲート１２２が導通し、ハイ側対向電極電圧ＶＣＮＴＨを対向電極１６に伝達する。スイッチゲート１２４は、ラッチ回路１２０の出力／Ｑからのローレベル信号に従って非導通状態となる。
【０１２６】
この非活性遷移検出回路２の出力信号ＤＩＳ、すなわちバッファ回路９５の出力信号ＣＴがＬレベルとなると、次の行のゲート線に対するゲート信号Ｇｋ＋１が電圧ＶＧＨレベルのハイレベルとなる。このゲート線ＧＬｋ＋１の画素に対する画像データ信号の書込が行なわれる。このゲート信号Ｇｋ＋１が活性状態の期間において、入力信号ＩＮが、ハイレベル電圧ＶＨからローレベル電圧ＶＬに変化する。
【０１２７】
ゲート信号Ｇｋ＋１がハイレベル電圧ＶＧＨからローレベル電圧ＶＧＬに低下すると、バッファ回路９５からの信号ＣＴは、ローレベル電圧ＶＬからハイレベル電圧ＶＨに立上がり、ラッチ回路９５が、この信号ＣＴの立上がりに応答して入力信号ＩＮを取込み出力Ｑから取込んだ信号に対応する信号を出力する。この場合、入力信号ＩＮがローレベルであるため、ラッチ回路１２０の出力Ｑからの信号がローレベルとなり、スイッチゲート１２２が非導通状態、スイッチゲート１２４が導通状態となり、対向電極１６には、ロー側対向電極電圧ＶＣＮＴＬが伝達される。以降、各ゲート線駆動周期ごとに、この対向電極電圧ＶＣＮＴの電圧レベルが切換えられる。
【０１２８】
したがって、選択状態のゲート線が、完全に非選択状態に駆動された後に対向電極電圧の電圧レベルを変更しており、正確に画像表示を行なうことができる。また、この対向電極電圧の電圧レベルの変更タイミングは、実動作時の選択状態のゲート線の非活性化に応じて自動的に設定される。したがって、この対向電極電圧の変更タイミングの設計が容易となり、対向電極電圧変化タイミングに対するマージンを大きくすることができる。
【０１２９】
図２３は、入力信号ＩＮを発生する部分の構成の一例を示す図である。図２３において、入力信号ＩＮを発生する部分は、入力信号ＩＮを反転するインバータ１３１と、クロック信号ＣＬＫの立下がりに応答してインバータ１３１の出力信号を取込みラッチし、その出力Ｑから入力信号ＩＮを生成するＤフリップフロップ１３０を含む。
【０１３０】
図２４は、図２３に示す入力信号発生部の動作を示すタイミング図である。以下、図２４を参照して、図２３に示す入力信号発生部の動作について説明する。
【０１３１】
クロック信号ＣＬＫは、垂直走査用のシフトレジスタへ与えられるクロック信号ＣＬＫと同じクロック信号である。したがって、クロック信号ＣＬＫの立上がりに同期して、基本ゲート信号ｇ０、ｇ１、ｇ２、ｇ３…が順次選択状態へ駆動される。これらの基本ゲート信号ｇ０等は、クロック信号ＣＬＫの１サイクル期間、活性状態（選択状態）に維持される。
【０１３２】
入力信号ＩＮは、最初、Ｌレベルに設定されているとすると、インバータ１３１の出力信号はＨレベルである。クロック信号ＣＬＫが立下がると、Ｄフリップフロップ１３０の出力Ｑからの出力信号が、インバータ１３１の出力信号に応じた論理レベルとなり、入力信号ＩＮがＨレベルとなる。以降、クロック信号ＣＬＫの立下がりごとに、入力信号ＩＮの論理レベルが変化する。
【０１３３】
なお、上述の構成において、インバータ１３１の出力信号に代えて、Ｄフリップフロップ１３０の補の出力／Ｑからの出力信号が用いられてもよい。
【０１３４】
また、この入力信号ＩＮを発生する回路構成として、Ｔフリップフロップを利用し、そのＴフリップフロップのクロック入力に、クロック信号ＣＬＫの反転クロックを与えてもよい。
【０１３５】
この対向電極駆動回路１４は、表示装置内部に設けられてもよい。
また、特許文献３に示される構成の様に、対向電極１６が、各ゲート線に対応して分割して配置され、分割対向電極線単位で対向電極電圧の電圧レベルの変更が行われてもよい。特許文献３の構成において、ゲート線入力端において、各分割対抗電極に対応して、トグルフリップフロップ（Ｔフリップフロップ）と、スイッチゲートとを配置し、対応のゲート信号に従ってトグルフリップフロップを駆動する。対応のゲート線が選択状態へ駆動されるときに、対応の分割対向電極線の電圧レベルを変更することができる。このトグルフリップフロップのセット／リセットが、各分割電極線に対して共通に行われてもよい。
【０１３６】
以上のように、この発明の実施の形態４に従えば、選択ゲート線が非選択状態へ移行した後に、対向電極電圧の電圧レベルを変更するように構成しており、対向電極電圧変化タイミングの設計が容易となり、この対向電極電圧変化タイミングのマージンを大きくすることができる。
【０１３７】
［実施の形態５］
図２５は、この発明の実施の形態５に従う画像表示装置の要部の構成を概略的に示す図である。図２５において、表示パネル１においては、画像を表示するための正規画素が行列状に配列される正規画素マトリクス１５０と、この正規画素と同一電気的特性を有するダミー画素が行列状に配列されるダミー画素マトリクス１５２が設けられる。正規画素マトリクス１５０においては、ゲート線ＧＬａ−ＧＬｓが配線され、これらのゲート線ＧＬａ−ＧＬｓそれぞれに対応して、実施の形態１において詳細に説明したゲート線駆動回路ＧＤＲａ−ＧＤＲｓがそれぞれ設けられる。これらのゲート線駆動回路ＧＤＲａ−ＧＤＲｓへはシフトレジスタＳＦＴからの基本ゲート信号ｇａ−ｇｓがそれぞれ与えられる。
【０１３８】
ダミー画素マトリクス１５２は、正規画素マトリクス１５０の垂直走査シーケンスにおける最初のゲート線ＧＬ０および垂直走査シーケンスにおける最終のゲート線ＧＬｎのいずれの側に配置されてもよい。この配置位置の柔軟性を示すため、図２５においては、ゲート線ＧＬ０−ＧＬｎに代えて、ゲート線ＧＬａ−ＧＬｓが示される。すなわち、ゲート線ＧＬａが、ゲート線ＧＬ０に対応しても良く、また、ゲート線ＧＬｎに対応しても良い。
【０１３９】
ダミー画素マトリクス１５２においては、複数（本実施の形態においては２本）のダミーゲート線ＤＧＬ０およびＤＧＬ１が設けられる。このダミー画素マトリクスのダミーゲート線ＤＧＬ０およびＤＧＬ１それぞれに対して、実施の形態１において詳細に説明した非活性検出回路ＤＤＳＬ０およびＤＤＳＬ１がそれぞれ非活性遷移検出回路２として設けられる。
【０１４０】
ダミーゲート線ＤＧＬ０およびＤＧＬ１それぞれに対して、ゲート線駆動回路ＧＤＲａ−ＧＤＲｓと同様の構成のダミーゲート線駆動回路ＤＧ０およびＤＧ１が設けられる。これらのゲート線駆動回路ＧＤＲａ−ＧＤＲｓおよびダミーゲート線駆動回路ＤＧＤＲ０およびＤＧＤＲ１に対しては、非活性遷移検出回路２からの非活性遷移検出信号ＤＩＳが共通に与えられる。
【０１４１】
ダミーゲート線駆動回路ＤＧＤＲ０およびＤＧＤＲ１に対しては、ダミーゲートシフト回路ＤＳＦＴが設けられる。このダミーゲートシフト回路ＤＳＦＴは、基本ダミーゲート信号ｄｇ０およびｄｇ１を生成してダミーゲート線駆動回路ＤＧＤＲ０およびＤＧＤＲ１へ与える。これらの基本ダミーゲート信号ｄｇ０およびｄｇ１は、クロック信号ＣＬＫの周期で交互に活性化される。
【０１４２】
この図２５に示す構成の場合、ダミー画素マトリクス１５２においては、正規画素マトリクス１５０に配設されるゲート線ＧＬａ−ＧＬｓと同じ電気的特性を有するダミーゲート線ＤＧＬ０およびＤＧＬ１が配設される。ダミーゲート線ＤＧＬ０およびＤＧＬ１の活性状態から非活性状態への移行は、したがって、正規画素マトリクス１５０に配設されるゲート線ＧＬａ−ＧＬｓの活性状態から非活性状態への遷移と同じ特性で生じる。したがって、非活性検出回路ＤＤＳＬ０およびＤＤＳＬ１を用いて、ダミーゲート線ＤＧＬ０およびＤＧＬ１の活性状態から非活性状態への遷移を検出することにより、正規画素マトリクス１５０における選択ゲート線の非選択状態への移行を確実に検出することができる。
【０１４３】
また、非活性検出回路ＤＤＳＬ０およびＤＤＳＬ１が、ダミーゲート線ＤＧＬ０およびＤＧＬ１に対して設けられるだけであり、ゲート線ＧＬａ−ＧＬｓには非活性検出回路は設けられていないため、回路の占有面積を低減することができる。
【０１４４】
また、非活性検出回路ＤＤＳＬ０およびＤＤＳＬ１の出力信号ＤＩＳの駆動能力を大きくするために、これらの非活性検出回路ＤＤＳＬ０およびＤＤＳＬ１に含まれるトランジスタのサイズを増大させて、非活性遷移検出信号ＤＩＳの駆動能力を大きくすることができる。
【０１４５】
図２６は、図２５に示すダミー画素マトリクス１５２に関連する部分の構成を示す図である。図２６において、ダミーゲート線ＤＧＬ０およびＤＧＬ１それぞれに対し、ダミー画素ＤＰＸが結合される。ダミー画素ＤＰＸは、図２５に示す正規画素マトリクスに含まれる画素ＰＸと同じ構成を有し、同じ電気的特性を有する。
【０１４６】
ダミー画素ＤＰＸの各列に対応してダミーデータ線ＤＤＬ０−ＤＤＬｍが設けられる。これらのダミーデータ線ＤＤＬ０−ＤＤＬｍは、図２５に示す正規画素マトリクス１５０に含まれるデータ線（ＤＬ０−ＤＬｍ）に連続的に接続されてもよく、またこれらのダミーデータ線ＤＤＬ０−ＤＤＬｍは、定電圧源に結合され、その電圧レベルが固定されてもよい。
【０１４７】
ダミー画素ＤＰＸは、図２５に示す正規画素マトリクス１５０に含まれる画素と同一の電気的特性を有しており、従って、ダミーゲート線ＤＧＬ０およびＤＧＬ１は、正規画素マトリクス１５０（図２５参照）に含まれるゲート線ＧＬａ−ＧＬｓと同じ電気的特性を有し、ゲート線ＧＬ０−ＧＬｎと同様、各ダミー画素ＤＰＸ当り、配線抵抗ＲＰおよび寄生容量ＣＰを有する。
【０１４８】
ダミーゲート線ＤＧＬ０およびＤＧＬ１の最終端ノードＮＤＥに設けられる非活性検出回路ＤＤＳＬ０およびＤＤＳＬ１は、図５に示す非活性検出回路ＤＳＬｉと同じ構成を有するため、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１４９】
これらのダミーゲート線ＤＧＬ０およびＤＧＬ１は、交互に各ゲート線活性化周期ごとに選択状態へ駆動されるため、非活性検出回路ＤＤＳＬ０およびＤＤＳＬ１においては、ＭＯＳトランジスタ３３のゲートが、それぞれ相手方のダミーゲート線の最終ノードに結合される。すなわち、非活性検出回路ＤＤＳＬ０においてはＭＯＳトランジスタ３３のゲートが、ダミーゲート線ＤＧＬ１に結合され、また非活性検出回路ＤＤＳＬ１においては、ＭＯＳトランジスタ３３のゲートが、ダミーゲート線ＤＧＬ０に結合される。
【０１５０】
これらの非活性検出回路ＤＤＳＬ０およびＤＤＳＬ１が、共通に非活性遷移検出信号線１５に結合され、非活性遷移検出信号ＤＩＳを生成する。
【０１５１】
ダミーゲート線ＤＧＬ０およびＤＧＬ１それぞれに対して設けられるダミーゲート線駆動回路ＤＧＤＲ０およびＤＧＤＲ１は、それぞれ、図６に示すゲート線駆動回路ＧＤＲ１と同一構成を有するため、対応する部分には同一参照番号を付し、その詳細説明は省略する。ダミーゲート線駆動回路ＤＧＤＲ０の活性化禁止回路４５の出力信号が、ダミーゲート線駆動回路ＤＧＤＲ１のＡＮＤゲート４０ｂの第１の入力へ与えられ、またダミーゲート線駆動回路ＤＧＤＲ１の活性禁止回路４５の出力信号がダミーゲート線駆動回路ＤＧＤＲ０のＡＮＤゲート４０ｂの第１の入力へ与えられる。
【０１５２】
ダミーゲートシフト回路ＤＳＦＴは、クロック信号ＣＬＫに従ってその出力状態が変化するＴフリップフロップ（トグルフリップフロップ）１６０を備える。Ｔフリップフロップ１６０の出力Ｑから基本ダミーゲート信号ｄｇ０が出力され、その出力／Ｑから基本ダミーゲート信号ｄｇ１が出力される。これらの基本ダミーゲート信号ｄｇ０およびｄｇ１は、それぞれ、ダミーゲート線駆動回路ＤＧＤＲ０およびＤＧＤＲ１それぞれのＡＮＤゲート４０ｂの第２の入力へ与えられる。Ｔフリップフロップ１６０を利用する事により、容易にクロック信号ＣＬＫを分周して、ダミーゲート線を交互に選択状態へ駆動することができる。
【０１５３】
図２７は、図２６に示す回路の動作を示すタイミング図である。以下、図２７を参照して、この図２６に示す回路の動作について簡単に説明する。
【０１５４】
ダミーゲートシフト回路ＤＳＦＴは、クロック信号ＣＬＫの立上がりごとに、その出力状態が変化し、基本ダミーゲート信号ｄｇ０およびｄｇ１が、クロック信号ＣＬＫの立上がりごとに交互に活性状態（Ｈレベル）に駆動される。基本ダミーゲート信号ｄｇ１が非選択状態へ駆動されると、ダミーゲート線ＤＧＬ１において最終端ノードＮＤＥのダミーゲート信号ＤＧ１がＬレベルに低下し、非活性検出回路ＤＤＳＬ１により信号線１５が駆動され、非活性遷移検出信号ＤＩＳがＨレベルとなる。応じて、ダミーゲート線駆動回路ＤＧＤＲ１において活性化禁止回路４５が第２の状態に設定される。応じて、第２ゲート線駆動回路ＤＧＤＲ０においてＡＮＤゲート４０ｂが、基本ダミーゲート信号ｄｇ０に従ってその出力信号をＨレベルに立上げ、レベルシフタ４１からダミーゲート線ＤＧＬ０へ、ダミーゲート信号ＤＧ０が伝達される。このＡＮＤゲート４０ｂの出力信号の立上がりに従って、ダミーゲート線駆動回路ＤＧＤＲ０のＭＯＳトランジスタ４７により、非活性遷移検出信号ＤＩＳがＬレベルに立下がる。
【０１５５】
次のサイクルにおいては、ダミーゲートシフト回路ＤＳＦＴにおいて、トグルフリップフロップ１６０の出力状態が、クロック信号ＣＬＫの立上がりに従って変化し、基本ダミーゲート信号ｄｇ０がＬレベル、基本ダミーゲート信号ｄｇ１がＨレベルに立上がる。応じて、ダミーゲート線ＤＧＬ０上のダミーゲート信号ＤＧ０がＬレベルとなり、応じて非活性遷移検出信号ＤＩＳが非活性遷移検出回路ＤＤＳＬ０によりＨレベルに駆動される。応じて、ダミーゲート線駆動回路ＤＧＤＲ０において活性化禁止回路４５が第２の状態に設定され、ダミーゲート線駆動回路ＤＧＤＲ１のＡＮＤゲート４０ｂの出力信号がＨレベルとなり、ダミーゲート線ＤＧＬ１にダミーゲート信号ＤＧ１が伝達される。以降、この動作がクロック信号ＣＬＫの立上がりごとに繰返し実行される。
【０１５６】
ダミーゲート線ＤＧＬ０およびＤＧＬ１は、ダミー画素ＤＰＸが、正規画素マトリクス正規画素と整列して配置されており、その電気的特性はゲート線ＧＬａ−ＧＬｓと同じである。したがって、この非活性遷移検出信号ＤＩＳに従ってダミーゲート信号の駆動タイミングを設定することにより、正規画素マトリクスにおいても、ゲート線ＧＬａ−ＧＬｓにおいて、選択状態のゲート線が非選択状態へ移行した後に、次の行のゲート線を選択状態へ駆動することができる。
【０１５７】
なお、この図２６に示す構成においては、ダミーゲート線駆動回路ＤＧＤＲ０およびＤＧＤＲ１においては、ＡＮＤゲート４０ｂの出力信号が活性化禁止回路４５へ与えられている。しかしながら、実施の形態２のように、レベルシフタ４１の出力信号を用いて活性化禁止回路４５の動作が設定されてもよい。またこれらのダミー画素マトリクスを利用する構成は、実施の形態３および４と組合せて用いられてもよい。
【０１５８】
以上のように、この発明の実施の形態５に従えば、正規画素が接続されるゲート線と同じ電気的特性を有するダミーゲート線を用い、このダミーゲート線の電圧の変化を検出して、ゲート線駆動タイミングを設定しており、ゲート線非活性化遷移検出回路の占有面積を低減することができる。また、これらの非活性検出回路のトランジスタのサイズを大きくすることにより、非活性遷移検出信号線の駆動能力を大きくすることができ、正確に、非活性遷移検出タイミングを検出することができる。
【０１５９】
［実施の形態６］
図２８は、この発明の実施の形態６に従う画像表示装置の画素の他の構成を示す図である。図２８において、画素ＰＸは、電界発光素子２００と、ゲート線ＧＬが非選択状態のとき導通し、電界発光素子２００のカソードを内部ノードＮＤａに結合するＰチャネルＭＯＳトランジスタで構成されるスイッチングゲート２０１と、ゲート線ＧＬの選択時導通し、内部ノードＮＤａをデータ線ＤＬに結合するＮチャネルＭＯＳトランジスタで構成されるスイッチングゲート２０３と、ゲート線ＧＬの選択時導通し、内部ノードＮＤａを内部ノードＮＤｂに電気的に結合するＮチャネルＭＯＳトランジスタで構成されるスイッチングゲート２０４と、内部ノードＮＤｂとロー側電源線２１５の間に接続される容量素子２０５と、内部ノードＮＤａとロー側電源線２１５の間に接続されかつそのゲートが内部ノードＮＤｂに接続されるＮチャネルＭＯＳトランジスタ２０６を含む。
【０１６０】
電界発光素子２００のアノードは、ハイ側電源線２１０に接続される。これらの電源線２１０および２１５には、それぞれ、電圧ＶＨおよびＶＬが供給される。
【０１６１】
この図２８に示す画素ＰＸは、エレクトロルミネッセンス素子であり、電界発光素子２００において電流が流れるとき、その駆動電流に応じて発光する。この画素ＰＸが、表示パネルにおいて、行列状に配列される。
【０１６２】
データ書込時（サンプリング期間）においては、データ線ＤＬに、書込データ（電流）が供給される。ゲート線ＧＬが選択状態のＨレベルに駆動され、スイッチングゲート２０３および２０４が導通し、一方、スイッチングゲート２０１が非導通状態となる。この状態においては、データ線ＤＬからの電流により、スイッチングゲート２０３を介して電流が供給され、スイッチングゲート２０４を介して容量素子２０５が充電される。このとき、ＭＯＳトランジスタ２０６は、スイッチングゲート２０４を介してゲートおよびドレインが相互接続されて、ダイオードモードで動作し、データ線ＤＬから供給される電流を流す。したがって容量素子２０５の充電電圧（ノードＮＤｂの電圧）は、このＭＯＳトランジスタ２０６の駆動電流Ｉｉｎに対応する電圧レベルとなる。
【０１６３】
データ書込期間（サンプリング期間）が完了すると、ゲート線ＧＬが非選択状態のＬレベルとなり、スイッチングゲート２０３および２０４が非導通状態となり、一方、スイッチングゲート２０１が導通する。ＭＯＳトランジスタ２０６は、容量素子２０５の充電電圧によりそのゲート電圧が設定され、電流Ｉｉｎを駆動する。このとき、スイッチングゲート２０１が導通状態にあるため、電界発光素子２００が駆動する電流は、ＭＯＳトランジスタ２０６の駆動電流Ｉｉｎに等しい電流レベルとなり、ハイ側電源線２１０からロー側電源線２１５に、この書込データに応じた電流Ｉｉｎが流れ、電流Ｉｉｎに応じた強度で電界発光素子２００が発光する。
【０１６４】
このような画素ＰＸが、エレクトロルミネッセンス素子で構成される場合においても、ゲート線ＧＬの多重選択が生じた場合、容量素子２０５の充電電圧が書込データと異なる電圧レベルとなる。したがって、この実施の形態１から５に示す構成を利用して、ゲート線ＧＬが非選択状態に駆動された後に、次の行に対するゲート線を選択状態へ駆動する、またはデータの書込を実行する。
【０１６５】
なお、上述の説明においては、データ線ＤＬから書込データとして電流を供給して、ＭＯＳトランジスタ２０６の駆動電流Ｉｉｎを決定していると説明している。しかしながら、データ線ＤＬに電圧（階調電圧を含む）が与えられてもよい。容量素子２０５が、このデータ線ＤＬに供給される書込データ電圧に応じた電圧レベルに充電される。この場合、ＭＯＳトランジスタ２０６が、ノードＮＤｂの電圧に応じた電流を駆動し、電界発光素子２００の駆動電流量が決定される。
【０１６６】
したがって、この図２８に示すようなエレクトロルミネッセンス素子がアクティブマトリクス型に配置されている場合においても、実施の形態１から５の構成を利用することにより、正確にデータの書込（サンプリング）を行なうことができる。
【０１６７】
なお、上述の説明においては、ゲート線駆動信号として、選択状態がＨレベルとなる正極性の信号が用いられている。しかしながら、電圧の極性およびトランジスタの導電型を逆にすることにより、負極性のゲート線駆動信号が用いられる場合に対しても、本発明は適用可能である。
【０１６８】
また、構成要素のＭＯＳトランジスタとしては、電界効果トランジスタであればよく、半導体基板上に形成されるＭＯＳトランジスタ（ＬＣＯＳ（リキッドクリスタル・オン・シリコン）デバイスに適用される）、また、ガラスなどの絶縁性基板上に形成される薄膜トランジスタ（ＴＦＴ）であってもよい。
【０１６９】
また、表示素子として、液晶素子が用いられる場合、透過型および反射型いずれであっても、本発明は適用可能である。
【０１７０】
【発明の効果】
以上のように、この発明に従えば、画素が接続されるゲート線の選択状態から非選択状態への遷移を検出し、この検出結果に基づいて次の行のデータ書込に関連する動作を制御するように構成しており、選択状態のゲート線が非選択状態へ移行した後に自動的に次のサイクルにおけるデータ書込に関連する動作を開始しており、タイミング設計が容易となり、またタイミングマージンを大きくすることができる。
【図面の簡単な説明】
【図１】この発明に従う画像表示装置の全体の構成を概略的に示す図である。
【図２】図１に示す画像表示装置の動作を示す信号波形図である。
【図３】この発明の実施の形態１に従う画像表示装置の要部の構成を概略的に示す図である。
【図４】図３に示す画素の構成を概略的に示す図である。
【図５】図３に示す非活性検出回路の構成を示す図である。
【図６】図３に示すゲート線駆動回路の構成を示す図である。
【図７】この発明の実施の形態１に従う画像表示装置の動作を示す信号波形図である。
【図８】図５に示すプリチャージ指示信号を発生する部分の構成の一例を概略的に示す図である。
【図９】図８に示すプリチャージ指示信号発生部の動作を示すタイミング図である。
【図１０】プリチャージ指示信号発生部の他の構成を示す図である。
【図１１】図１０に示すプリチャージ指示信号発生部の動作を示す信号波形図である。
【図１２】この発明の実施の形態１の変更例の要部の構成を概略的に示す図である。
【図１３】図１２に示す非活性検出回路の構成の一例を示す図である。
【図１４】図１３に示す非活性検出回路の動作を示す信号波形図である。
【図１５】図１３に示す活性制御信号を発生する部分の構成の一例を示す図である。
【図１６】図１５に示す活性制御信号発生部の動作を示す信号波形図である。
【図１７】この発明の実施の形態２に従う画像処理装置の要部の構成を示す図である。
【図１８】図１７に示す回路の動作を示す信号波形図である。
【図１９】この発明の実施の形態３に従う画像表示装置の要部の構成を概略的に示す図である。
【図２０】図１９に示す画像表示装置の動作を示す信号波形図である。
【図２１】この発明の実施の形態４に従う画像表示装置の構成を概略的に示す図である。
【図２２】図２１に示す画像表示装置の動作を示す信号波形図である。
【図２３】図２１に示す入力信号を発生する部分の構成の一例を示す図である。
【図２４】図２３に示す入力信号発生部の動作を示すタイミング図である。
【図２５】この発明の実施の形態５に従う画像表示装置の構成を概略的に示す図である。
【図２６】図２５に示すダミー画素マトリクスに関連する部分の構成を示す図である。
【図２７】図２６に示す回路の動作を示す信号波形図である。
【図２８】この発明の実施の形態６において用いられる画素の構成を示す図である。
【符号の説明】
１ 表示パネル、２ 非活性遷移検出回路、３ 画像データ書込関連回路、１０ 垂直走査回路、ＳＦＴ シフトレジスタ、ＧＤＲ０−ＧＤＲｎ ゲート線駆動回路、ＤＳＬ０−ＤＳＬｎ 非活性検出回路、１２ データ書込回路、１４ 対向電極駆動回路、１５ 非活性遷移制御検出信号線、１６ 対向電極、３０ 容量素子、３１，３２，３３ ＰチャネルＭＯＳトランジスタ、４０ａ，４０ｂＡＮＤゲート、４５ 活性化禁止回路、４１ レベルシフタ、１００ ＤＡ変換回路、１１０ シフトレジスタ、１１２ 第１のラッチ回路、１１４ 第２のラッチ回路、１１６ マルチプレクサ、１２０ ラッチ回路、１２２，１２４ スイッチゲート、１５０ 正規画素マトリクス、１５２ ダミー画素マトリクス、ＤＧＤＲ０，ＤＧＤＲ１ ダミーゲート線駆動回路、ＤＤＳＬ０，ＤＤＳＬ１非活性検出回路。

Claims (13)

1. 画像を表示するための画像表示装置であって、
   行列状に配列される複数の画素素子、
   各画素素子行に対応して配置され、所定のシーケンスで選択状態へ駆動され、各々が選択時、対応の行の画素素子を選択状態へ駆動する選択信号を伝達する複数のゲート線、
   前記複数のゲート線に対して配置され、選択状態のゲート線の非選択状態への遷移を検出する非選択遷移検出回路、
   前記非選択遷移検出回路の非選択遷移検出に応答して、次の画像データ書込に関連する動作を行なう内部回路を備える、画像表示装置。
2. 前記内部回路は、前記非選択遷移検出回路からの非選択遷移検出を指示する信号に応答して、前記所定のシーケンスにおける次のゲート線に対する選択信号を活性状態に駆動するゲート線選択回路を備える、請求項１記載の画像表示装置。
3. 前記内部回路は、
   クロック信号に同期して前記所定のシーケンスで前記複数のゲート線を選択状態へ駆動する基本選択信号を生成するシフト回路と、
   各前記ゲート線に対応して配置され、前記対応のゲート線に対する選択信号の活性化に従って第１の状態に設定されかつ前記非選択遷移検出回路からの非選択遷移検出信号の活性化に従って第２の状態に設定される複数のゲート線活性化禁止回路と、
   対応の基本選択信号と前記所定のシーケンスにおける前段のゲート線活性化禁止回路の第２の状態とに従って対応のゲート線への前記選択信号を駆動するゲート線駆動回路とを備える、請求項１記載の画像表示装置。
4. 前記内部回路は、さらに、各前記ゲート線に対応して配置され、各々が対応のゲート線の選択状態への駆動に応答して前記非選択遷移検出信号を非活性状態に設定する複数の初期化トランジスタを備える、請求項３記載の画像表示装置。
5. 前記非選択検出回路は、各前記ゲート線に対応して配置される複数の非活性化検出回路を備え、
   各前記非活性化検出回路は、
   対応のゲート線に一方電極が結合される容量素子と、
   前記容量素子の他方電極を所定電位にプリチャージするプリチャージ素子と、
   少なくとも前記容量素子の他方電極の電位に応答して前記非選択遷移検出信号を活性化する検出トランジスタを備える、請求項１記載の画像表示装置。
6. 各前記非活性検出回路は、さらに、前記所定のシーケンスにおける隣接ゲート線の非活性状態に応答して前記検出トランジスタによる前記非選択遷移検出信号の活性化を能動化する制御トランジスタを備える、請求項５記載の画像表示装置。
7. 前記複数の画素素子は、それぞれ、与えられた画像信号に従って表示動作を行なう表示画素素子を備える、請求項１記載の画像表示装置。
8. 前記複数の画素素子は、画像を表示する複数の正規表示画素素子と、前記正規表示画素素子と整列して配置されるダミー画素素子とを備え、
   前記複数のゲート線は、前記正規表示画素素子が接続される正規ゲート線と、各々にダミー画素素子が接続される複数のダミーゲート線とを含み、
   前記非選択遷移検出回路は、前記ダミーゲート線の電位に従って前記非選択状態への遷移を検出して前記非選択遷移検出信号を活性化する、請求項１記載の画像表示装置。
9. 前記内部回路は、前記非選択遷移検出信号の活性化に従って、指定された正規ゲート線を選択状態へ駆動する、請求項８記載の画像表示装置。
10. クロック信号に従って前記複数のダミーゲート線を順次選択するダミー基本ゲート信号を生成するダミー選択回路と、
    各前記ダミーゲート線に対応して配置され、対応のダミーゲート線に対する選択信号の活性化に従って第１の状態に設定されかつ前記非選択検出信号の活性化に従って第２の状態に設定される活性化禁止回路と、
    各前記ダミーゲート線に対応して配置され、ダミーゲート線選択シーケンスにおける前段の活性化禁止回路の第２の状態と対応のダミーゲート線に対するダミー基本選択信号とに従って、対応のダミーゲート線を選択状態に駆動する複数のダミーゲート駆動回路をさらに備える、請求項８記載の画像表示装置。
11. 前記内部回路は、
    前記非選択遷移検出信号の活性化に従って次の画像データに対するデジタル画素データをラッチし出力するラッチ回路と、
    前記ラッチ回路の出力データをアナログ信号に変換して出力するマルチプレクサとを含む、請求項１記載の画像表示装置。
12. 前記マルチプレクサの出力信号に従って各画素列に対応して配置されるデータ線を駆動するデータ線駆動回路をさらに備える、請求項１１記載の画像表示装置。
13. 各前記画素素子は、データ記憶ノードと対向して配置される対向電極を有する表示素子を含み、
    前記内部回路は、前記非選択遷移検出信号の活性化に応答して第１および第２の電圧を交互に選択して前記対向電極へ印加する電圧発生回路を備え、前記対向電極の電圧の極性は、前記非選択遷移検出信号の活性化ごとに変化する、請求項１記載の画像表示装置。

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