JP2015184531A - 表示パネルドライバ及び表示装置 - Google Patents
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Abstract
【課題】表示パネルの配線を駆動する駆動回路の駆動力を適正に調整するための技術を提供する。
【解決手段】表示パネルには、画像の表示に用いられる複数の副画素が接続された第1配線と、画像の表示に用いられない複数の副画素が接続された第2配線及び第3配線と、第2配線と第3配線を接続するブリッジ配線とが設けられる。ドライバは、第1配線を駆動する駆動回路を備えている。該駆動回路の駆動力は、第2配線を駆動したときに第3配線から出力される出力信号の波形に応じて制御される。
【選択図】図2
【解決手段】表示パネルには、画像の表示に用いられる複数の副画素が接続された第1配線と、画像の表示に用いられない複数の副画素が接続された第2配線及び第3配線と、第2配線と第3配線を接続するブリッジ配線とが設けられる。ドライバは、第1配線を駆動する駆動回路を備えている。該駆動回路の駆動力は、第2配線を駆動したときに第3配線から出力される出力信号の波形に応じて制御される。
【選択図】図2
Description
本発明は、表示パネルドライバ及び表示装置に関し、特に、表示パネルに設けられた配線を駆動する駆動回路の駆動力の調整に関する。
液晶表示パネルその他の表示パネルのソース線(「信号線」、「データ線」とも呼ばれる)を駆動するソースドライバは、特定時間内で(例えば、各水平同期期間の表示期間内で)選択された画素に駆動電圧を書き込むことが要求される。高解像度の表示パネルでは、特定時間内で多くの画素に駆動電圧を書き込むことが要求されるから、各画素の駆動電圧の書き込みに割り振られる時間は短くなる。この場合、画素に駆動電圧を書き込む駆動回路(言い換えれば、ソース線を駆動する駆動回路)の駆動力は増大される必要がある。その一方で、ソース線を駆動する駆動回路の駆動力が過剰に大きいと、表示装置の消費電力が不必要に増大してしまう。消費電力の増大は、特に、消費電力の低減が要求される携帯機器において好ましくない。また、駆動回路の駆動力が過剰に大きいと、オーバーシュートが生じる可能性があり、過剰な駆動力は、この点においても好ましくない。
このような議論は、表示パネルのゲート線(「走査線」、「ディジット線」とも呼ばれる)を駆動するゲートドライバにも当てはまる。
このように、表示パネルに設けられた配線を駆動する駆動回路の駆動力は、適切に調節されることが望ましい。図1に、駆動回路の駆動力と、駆動波形(駆動される配線の電位の波形)と、消費電力の関係を示す。駆動回路の駆動力が小さいと、配線を駆動したときに該配線の電位が緩やかに遷移する。ただし、駆動回路の駆動力が小さい場合には、消費電力は小さい。逆に、駆動回路の駆動力が大きいと、配線を駆動したときに該配線の電位が急速に遷移する。ただし、駆動回路の駆動力が大きい場合には、消費電力は大きい。駆動回路の駆動力は、要求される駆動波形と消費電圧とを考慮して決定されることが望ましい。
一つの問題は、表示パネルの製造バラつきなどの要因により、駆動回路の適正な駆動力は変動し得るということである。表示パネルの製造バラつきにより、ソース線、ゲート線の遅延特性は変動し得る。これは、駆動回路の適正な駆動力は表示パネル毎に異なり得ることを意味している。よって、表示パネルドライバの設計、製造、又は検査において駆動回路を適切と考えられる駆動力に設定しても、その駆動力が、実際に表示装置に実装された表示パネルについて適正であるとは限らない。
なお、特開平11−242205号公報は、ゲート信号ラインを延長させたダミー信号ラインとダミーソースラインとダミーTFT(thin film transistor)とΔV検値用ラインとを用いて最適な対向電極駆動信号を得る技術を開示している。
したがって、本発明の一つの目的は、表示パネルの配線を駆動する駆動回路の駆動力を適正に調整するための技術を提供することにある。
本発明の他の目的、課題及び新規な特徴は、以下の記載から明らかになるであろう。
本発明の一の観点では、表示装置が、表示パネルとドライバとを具備する。表示パネルには、画像の表示に用いられる複数の副画素が接続された第1配線と、画像の表示に用いられない複数の副画素が接続された第2配線及び第3配線と、第2配線と第3配線を接続するブリッジ配線とが設けられる。ドライバは、第1配線を駆動する駆動回路を備えている。該駆動回路の駆動力は、第2配線を駆動したときに第3配線から出力される出力信号の波形に応じて制御される。
本発明によれば、表示パネルの配線を駆動する駆動回路の駆動力を適正に調整するための技術が提供される。
以下では、添付図面を参照しながら、本発明の具体的な実施形態を説明する。
(第1の実施形態)
図2は、本発明の第1の実施形態の液晶表示装置10の構成を示すブロック図である。液晶表示装置10は、液晶表示パネル1と、ソースドライバIC2とを備えており、アプリケーションプロセッサ3から受け取った画像データ及び制御データに応答して液晶表示パネル1を駆動するように構成されている。
図2は、本発明の第1の実施形態の液晶表示装置10の構成を示すブロック図である。液晶表示装置10は、液晶表示パネル1と、ソースドライバIC2とを備えており、アプリケーションプロセッサ3から受け取った画像データ及び制御データに応答して液晶表示パネル1を駆動するように構成されている。
液晶表示パネル1は、画素配置領域4とGIP(gate in panel)回路5とを備えている。画素配置領域4には、複数のソース線6(信号線、データ線とも呼ばれる)と、複数のゲート線7(走査線、アドレス線とも呼ばれる)とが配置されると共に、副画素11が行列に配置されている。ソース線6とゲート線7とは互いに直交するように設けられている。以下では、ゲート線7が延伸する方向を「水平方向」と呼び、ソース線6が延伸する方向を「垂直方向」と呼ぶことがある。垂直方向に延伸するソース線6は、水平方向に並んで配置され、水平方向に延伸するゲート線7は、垂直方向に並んで配置されている。各副画素11は、赤色(R)、緑色(G)、青色(B)のいずれかを表示するように構成されており、液晶表示パネル1の各画素は、それぞれ、赤色(R)、緑色(G)、青色(B)を表示する3つの副画素11で構成される。GIP回路5は、ソースドライバIC2から供給されるゲート制御信号SGIPに応答してゲート線7を駆動する。GIP回路5は、例えば、COG(circuit on glass)技術を用いて液晶表示パネル1に集積化される。
図3は、副画素11の構成の例を示す回路図である。各副画素11の構造を概念的に示す回路図である。各副画素11は、TFT(thin film transistor)12と、画素電極13とを備えている。TFT11は、そのソースがソース線6に接続され、ゲートがゲート線7に接続され、ドレインが画素電極13に接続される。画素電極13は、液晶表示パネル1の対向電極(共通電極とも呼ばれる)14に対向するように設けられており、画素電極13と対向電極14の間には液晶が満たされている。なお、図3では、対向電極14が副画素11毎に設けられているように図示されているが、実際には、複数の副画素11で共通の(最も典型的には、液晶表示パネル1全体で共通の)対向電極14が設けられることは、当業者には容易に理解されよう。
図2を再度に参照して、画素配置領域4には、更に、2本のダミーソース線6A、6Bと2本の特性測定ソース線6C、6Dとが設けられる。ダミーソース線6A、6Bと特性測定ソース線6C、6Dとは、ソース線6と同様の構造を有しており、ソース線6と同様に副画素11が接続される。ただし、ダミーソース線6A、6Bと特性測定ソース線6C、6Dに接続された副画素11は、画像の表示には使用されない。ダミーソース線6A、6Bは、画素配置領域4の水平方向の両端の近傍に位置しており、ソース線6と特性測定ソース線6C、6Dは、ダミーソース線6A、6Bの間に設けられている。ダミーソース線6A、6Bは、液晶表示パネル1にソース線を形成するプロセスにおける加工の不均一性に対処するために設けられている。一般に、液晶表示パネルの上にソース線及びゲート線を形成するプロセスは、一般に、エッチングによって行われるが、エッチングによってソース線及びゲート線を形成する場合、両端に位置するソース線及びゲート線は、中間に位置するソース線及びゲート線と異なる寸法(例えば、幅)に形成されてしまう。これは、両端に位置するソース線及びゲート線は、中間に位置するソース線及びゲート線と特性が異なることを意味している。ダミーソース線6A、6Bは、このような問題に対処するために設けられる。
加えて、画素配置領域4には、更に、2本のダミーゲート線7A、7Bが設けられている。ダミーゲート線7A、7Bは、ダミーソース線6A、6Bと同様に、液晶表示パネル1にゲート線を形成するプロセスにおける加工の不均一性に対処するために設けられている。ダミーゲート線7A、7Bは、画素配置領域4の垂直方向の両端の近傍に位置しており、ゲート線7は、ダミーゲート線7A、7Bの間に設けられている。ダミーゲート線7A、7Bは、ゲート線7と同様の構成を有しており、ゲート線7と同様に副画素11が接続される。ただし、ダミーゲート線7A、7Bに接続された副画素11は、画像の表示には使用されない。
特性測定ソース線6C、6Dは、液晶表示パネル1の特性、特に、ソース線6の遅延特性を測定するために用いられる配線である。特性測定ソース線6C、6Dそれぞれの一端は、ソースドライバIC2に接続されており、また、特性測定ソース線6C、6Dの、ソースドライバIC2と反対側の端は、ブリッジ配線8によって接続されている。特性測定ソース線6DのソースドライバIC2に接続された端に信号を入力すると特性測定ソース線6CのソースドライバIC2に接続された端から信号が出力されることになる。本実施形態では、特性測定ソース線6C、6Dが隣接しており、このため、ブリッジ配線8の長さは、特性測定ソース線6C、6Dの長さと比べて非常に小さい。なお、ブリッジ配線8は、厳密に特性測定ソース線6C、6Dの端に接続される必要はなく、特性測定ソース線6C、6Dの端の近傍に接続されていてもよい。
後述されるように、本実施形態では、特性測定ソース線6DにソースドライバIC2から出力されるステップ信号が入力され、更に、特性測定ソース線6Cから出力される出力信号の波形が観測される。ソースドライバIC2のソース線6を駆動する駆動回路の駆動力は、該出力信号の波形に応答して調節され、これにより、ソース線6を駆動する駆動回路の駆動力が最適化される。
なお、図2の構成では、特性測定ソース線6C、6Dが、ダミーソース線6Aに隣接して設けられているが、特性測定ソース線6C、6Dは、ダミーソース線6A、6Bの間の任意の位置に設けられ得る。ただし、画像の表示に用いられない特性測定ソース線6C、6Dが画素配置領域4の中央付近の位置に設けられると、画素配置領域4に表示された画像において、特性測定ソース線6C、6Dが設けられた位置に線が視認され得る。よって、特性測定ソース線6C、6Dは、ダミーソース線6A又は6Bに隣接して設けられることが好ましい。
図4は、ソースドライバIC2のうち、特性測定ソース線6Cから出力される出力波形の観測、及び、ソース線6の駆動に関連する回路部分の構成を概念的に示す図である。ソースドライバIC2は、ソース出力21と、ソース駆動回路22と、測定出力パッド23と、駆動回路24と、測定入力パッド25と、遅延算出ブロック26とを備えている。ソース出力21は、ソース線6に接続される外部接続パッドである。なお、ソース出力21を互いに区別する場合には、添字が付されることがある。図2には、2つのソース出力211、212のみが図示されているが、実際には、多くのソース出力が設けられる。ソース駆動回路22は、ソース出力21に接続されたソース線6を駆動する。
測定出力パッド23は、特性測定ソース線6Dに接続される外部接続パッドであり、駆動回路24は、測定出力パッド23に接続された特性測定ソース線6Dを駆動する。後述されるように、駆動回路24は、ソース線6の遅延特定の測定において特性測定ソース線6Dにステップ信号を供給するために用いられる。
測定入力パッド25は、特性測定ソース線6Cに接続される外部接続パッドであり、遅延算出ブロック26は、測定入力パッド25に接続された特性測定ソース線6Cから出力される出力信号の波形を観測する。遅延算出ブロック26は、特性測定ソース線6Cから出力される出力信号の波形に応答してソース駆動回路22がソース線6を駆動する駆動力を調節する駆動力制御部として機能する。
本実施形態では、遅延算出ブロック26は、特性測定ソース線6Cから出力される出力信号の波形から得られる情報として、ソース線6の遅延特性を測定する。ソース線6の遅延特性は、ソース駆動回路22がソース線6を駆動する駆動力を適正に調節するために有用な情報である。
より具体的には、遅延算出ブロック26は、特性測定ソース線6C、6D及びブリッジ配線8で発生する遅延時間を測定する。ここで、特性測定ソース線6C、6Dを接続するブリッジ配線8の長さは、特性測定ソース線6C、6Dの長さと比べて非常に小さいため、実質的には、遅延算出ブロック26は、特性測定ソース線6C、6Dで発生する遅延時間を測定することになる。そして、特性測定ソース線6C、6Dは、ソース線6と同様の構造を有しており、且つ、ソース線6と同様に副画素11が接続されているから、画像の表示に用いられるソース線6を模擬している。よって、特性測定ソース線6C、6Dで発生する遅延時間は、画像の表示に用いられるソース線6の遅延特性を反映しており、該遅延時間に応じてソース駆動回路22がソース線6を駆動する駆動力を調節することにより、駆動力を適切に調節することができる。
なお、図2、図4では、駆動回路24が特性測定ソース線6Dを駆動し、遅延算出ブロック26が特性測定ソース線6Cから出力される出力信号の波形を観測する構成が図示されているが、駆動回路24が特性測定ソース線6Cを駆動し、遅延算出ブロック26が特性測定ソース線6Dから出力される出力信号の波形を観測する構成でもよい。
図5は、ソース駆動回路22、駆動回路24及び遅延算出ブロック26の構成の例を示すブロック図である。ソース駆動回路22は、出力スイッチ41と、出力アンプ42と、D/Aコンバータ43と、駆動力制御回路44とを備えている。なお、出力スイッチ41を互いに区別する場合には、添字が付されることがある。図5には、2つの出力スイッチ411、412のみが図示されている。出力アンプ42とD/Aコンバータ43についても同様に、出力アンプ42及びD/Aコンバータ43を互いに区別する場合には、添字が付されることがある。
出力スイッチ41は、出力アンプ42の出力とソース出力21の間に接続されており、制御信号SSWに応答して出力アンプ42の出力とソース出力21とを電気的に接続し、又は、切り離す。出力スイッチ41は、ソース出力21に接続されたソース線6が駆動されるときに出力アンプ42をソース出力21に電気的に接続する。
出力アンプ42は、D/Aコンバータ43から受け取った階調電圧に対応する(基本的には同一の)電圧を出力する。出力アンプ42は、電圧フォロアとして構成されている。出力アンプ42から出力される電圧が、ソース線6を駆動する駆動電圧として用いられる。後述されるように、出力アンプ42は、その駆動力が調節可能に構成されている。
D/Aコンバータ43は、デジタルデータである画像データに対してデジタル−アナログ変換を行い、画像データに示された各副画素11の階調に対応する階調電圧(アナログ電圧である)を出力する。
駆動力制御回路44は、ソース駆動回路22の各出力アンプ42の駆動力を制御する。後述されるように、本実施形態では、駆動力制御回路44は、各出力アンプ42に供給されるバイアス電圧を調節することにより、各出力アンプ42の駆動力を制御する。駆動力制御回路44による駆動力の制御は、遅延算出ブロック26から供給される駆動力指定値DDRV1に応じて行われる。ここで、駆動力指定値DDRV1は、出力アンプ42の駆動力を指定する値である。
ソース駆動回路22は、概略的には、下記のような動作により、ソース線6を駆動する。ソース線6の駆動が行われる場合、出力スイッチ41がオン状態に設定される。更に、D/Aコンバータ43i(i=1、2、・・・)にソース出力21iに接続されたソース線6に接続された副画素11の階調を示す画像データDiが入力され、D/Aコンバータ43iは、画像データDiに示された階調に対応する階調電圧を出力する。出力アンプ42iは、D/Aコンバータ43iから受け取った階調電圧に対応する(基本的には同一の)駆動電圧を出力する。出力アンプ42iから出力された駆動電圧は、ソース出力21iに接続されたソース線6に出力され、更に、該ソース線6に接続され且つ選択されたゲート線7に対応する副画素11に書き込まれる。
駆動回路24は、出力スイッチ45と、出力アンプ46と、出力制御回路47と、駆動力制御回路48とを備えている。出力スイッチ45は、出力アンプ46の出力と測定出力パッド23の間に接続されており、出力制御回路47から供給される制御信号に応答して出力アンプ46の出力と測定出力パッド23とを電気的に接続し、又は、切り離す。出力スイッチ45は、測定出力パッド23に接続された特性測定ソース線6Dが駆動されるときに出力アンプ46を測定出力パッド23に電気的に接続する。
出力アンプ46は、電圧フォロアとして構成されており、出力制御回路47から受け取った電圧に対応する(基本的には同一の)電圧を出力する。出力アンプ46は、ソース駆動回路22の出力アンプ42と同一の構成を有している。後述されるように、出力アンプ46は、その駆動力が調節可能に構成されている。
出力制御回路47は、ステップ出力信号SSTEP1に応答して出力スイッチ45及び出力アンプ42を制御する。ここで、ステップ出力信号SSTEP1は、特性測定ソース線6Dにステップ信号を出力することを指示する制御信号である。詳細には、特性測定ソース線6C、6D及びブリッジ配線8で発生する遅延時間の測定の際にステップ出力信号SSTEP1がアサートされると、出力制御回路47は、所定の電圧を出力アンプ46の入力に供給し、更に、出力スイッチ45がオンされる。これにより、ステップ信号が、出力アンプ46から測定出力パッド23を介して特性測定ソース線6Dに供給される。
駆動力制御回路48は、出力アンプ46の駆動力を制御する。後述されるように、本実施形態では、駆動力制御回路48は、出力アンプ46に供給されるバイアス電圧を調節することにより、出力アンプ46の駆動力を制御する。駆動力制御回路48による駆動力の制御は、遅延算出ブロック26から供給される駆動力指定値DDRV2に応じて行われる。駆動力指定値DDRV2は、出力アンプ46の駆動力を指定する値である。
遅延算出ブロック26は、コンパレータ51と、カウンタ52と、メモリ53と、コンパレータ54と、コントロールロジック回路55と、駆動力調整用レジスタ56とを備えている。
コンパレータ51は、測定入力パッド25を介して特性測定ソース線6Cから出力される出力信号を受け取り、受け取った出力信号の電圧レベルを所定の閾値電位VREF1と比較する。コンパレータ51の出力信号は、特性測定ソース線6Cから出力される出力信号の電圧レベルと閾値電位VREF1との比較結果に対応している。本実施形態では、コンパレータ51は、特性測定ソース線6Cから出力される出力信号の電圧レベルが閾値電位VREF1より高い場合、出力信号をアサートする。
カウンタ52は、クロック信号CLKをカウントし(即ち、クロック信号CLKに同期してカウンタ52が保持するカウント値をカウントアップし)、該カウント値をコンパレータ54の一方の入力に出力する。カウンタ52のカウント動作の開始は、ステップ出力信号SSTEP1によって制御され、ステップ出力信号SSTEP1がアサートされると、カウンタ52は、カウント動作を開始する。一方、カウンタ52のカウント動作の停止は、コンパレータ51の出力信号によって制御され、コンパレータ51の出力信号がアサートされると、カウンタ52はカウント動作を停止する。上述のように、コンパレータ51の出力信号は、特性測定ソース線6Cから出力される出力信号の電圧レベルが閾値電位VREF1よりも高くなるとアサートされるので、結果として、特性測定ソース線6Cから出力される出力信号の電圧レベルが閾値電位VREF1よりも高くなると、カウンタ52はカウント動作を停止することになる。
カウンタ52がカウント動作を停止した時点のカウント値は、特性測定ソース線6C、6Dとブリッジ配線8の遅延時間に対応している。特性測定ソース線6C、6Dとブリッジ配線8の遅延時間が長いと、カウント動作を停止した時点のカウント値は増大し、特性測定ソース線6C、6Dとブリッジ配線8の遅延時間が短いと、カウント動作を停止した時点のカウント値は減少する。カウンタ52は、カウント動作を停止した時点のカウント値を遅延量出力DDELAY1としてコンパレータ54に供給する。後述されるように、ソース駆動回路22の出力アンプ42の駆動力は、特性測定ソース線6C、6Dとブリッジ配線8の遅延時間、即ち、遅延量出力DDELAY1に基づいて調節される。
メモリ53は、特性測定ソース線6C、6Dとブリッジ配線8の基準遅延時間(所望の遅延時間)に対応する基準値DREF1を保持する。メモリ53に保持される基準遅延時間は、ユーザによって設定される。詳細には、基準値DREF1を記述したユーザ設定データDUSER1が外部から(例えば、アプリケーションプロセッサ3から)ソースドライバIC2に与えられ、そのユーザ設定データDUSER1に記述された基準値DREF1がメモリ53に書き込まれる。
コンパレータ54は、カウンタ52から受け取った遅延量出力DDELAY1とメモリ53から受け取った基準値DREF1を比較する。コンパレータ54の出力信号は、遅延量出力DDELAY1と基準値DREF1との比較結果に対応している。
コントロールロジック回路55は、コンパレータ54の出力信号に応答して、駆動力調整用レジスタ56に保持されるレジスタ値を増減する。駆動力調整用レジスタ56に保持されるレジスタ値は、ソース駆動回路22の出力アンプ42の駆動力を指定する駆動力指定値DDRV1と、駆動回路24の出力アンプ46の駆動力を指定する駆動力指定値DDRV2を含んでいる。駆動力指定値DDRV1は、ソース駆動回路22の駆動力制御回路44に供給され、駆動力指定値DDRV2は、駆動回路24の駆動力制御回路48に供給される。
図6は、出力アンプ42の構成の一例を示す回路図である。出力アンプ42は、差動段61と出力段62とを備えている。
差動段61は、PMOSトランジスタMP11〜MP13と、NMOSトランジスタMN11〜MN13とを備えている。
PMOSトランジスタMP11、MP12は、差動トランジスタ対を構成している。PMOSトランジスタMP11、MP12のソースは、差動段61のノードN11に共通に接続され、ドレインは、それぞれ、出力段62のノードN23、N24に接続されている。PMOSトランジスタMP11のゲートは、入力端子INに接続され、PMOSトランジスタMP12のゲートは出力端子OUTに接続されている。
PMOSトランジスタMP13は、一定の電流I2をPMOSトランジスタMP11、MP12で構成される差動トランジスタ対に供給する定電流源として動作する。PMOSトランジスタMP13のソースは、電源電位VDDを有する正側電源線64に接続され、ドレインは、ノードN11(即ち、PMOSトランジスタMP11、MP12のソース)に接続されている。PMOSトランジスタMP13のゲートには、バイアス電圧BIP1が供給される。
NMOSトランジスタMN11、MN12は、もう一つの差動トランジスタ対を構成している。NMOSトランジスタMN11、MN12のソースは、差動段61のノードN12に共通に接続され、ドレインは、それぞれ、出力段62のノードN21、N22に接続されている。NMOSトランジスタMN11のゲートは、入力端子INに接続され、NMOSトランジスタMN12のゲートは出力端子OUTに接続されている。
NMOSトランジスタMN13は、一定の電流I3をNMOSトランジスタMN11、MN12で構成される差動トランジスタ対に供給する定電流源として動作する。NMOSトランジスタMN13のソースは、接地電位VSSを有する負側電源線63に接続され、ドレインは、ノードN12(即ち、NMOSトランジスタMN11、MN12のソース)に接続されている。NMOSトランジスタMN13のゲートには、バイアス電圧BIN1が供給される。
出力段62は、PMOSトランジスタMP21〜MP25と、NMOSトランジスタMN21〜MN25とを備えている。
PMOSトランジスタMP21、MP22は、カレントミラーを構成している。PMOSトランジスタMP21、MP22のソースは、正側電源線64に共通に接続され、ドレインは、それぞれ、ノードN21、N22に接続されている。PMOSトランジスタMP21、MP22のゲートは、ノードN22(即ち、PMOSトランジスタMP22のドレイン)に共通に接続されている。
NMOSトランジスタMN21、MN22は、もう一つのカレントミラーを構成している。NMOSトランジスタMN21、MN22のソースは、負側電源線63に共通に接続され、ドレインは、それぞれ、ノードN23、N24に接続されている。NMOSトランジスタMN21、MN22のゲートは、ノードN24(即ち、NMOSトランジスタMN22のドレイン)に共通に接続されている。
PMOSトランジスタMP23とNMOSトランジスタMN23は、ノードN21、N23の間に接続された浮遊電流源を構成している。PMOSトランジスタMP23のソース及びNMOSトランジスタMN23のドレインは、ノードN21に共通に接続されており、PMOSトランジスタMP23のドレイン及びNMOSトランジスタMN23のソースは、ノードN23に共通に接続されている。
PMOSトランジスタMP24とNMOSトランジスタMN24は、ノードN22、N24の間に接続された浮遊電流源を構成している。PMOSトランジスタMP24のソース及びNMOSトランジスタMN24のドレインは、ノードN22に共通に接続されており、PMOSトランジスタMP24のドレイン及びNMOSトランジスタMN24のソースは、ノードN24に共通に接続されている。
これらの2つの浮遊電流源を流れる電流は、PMOSトランジスタMP23、MP24のゲートに供給されるバイアス電圧BIP2と、NMOSトランジスタMN23、MN24のゲートに供給されるバイアス電圧BIN2によって決定される。
PMOSトランジスタMP25とNMOSトランジスタMN25は、出力端子OUTを出力する出力トランジスタとして動作する。PMOSトランジスタMP25は、そのソースが正側電源線64に接続され、ドレインが出力端子OUTに接続され、ゲートがノードN21に接続されている。NMOSトランジスタMN25は、そのソースが負側電源線63に接続され、ドレインが出力端子OUTに接続され、ゲートがノードN23に接続されている。
出力アンプ42iの入力端子INには、D/Aコンバータ43iから出力された階調電圧が入力され、出力端子OUTから出力された電圧は、ソース出力21iに接続されたソース線6を駆動する駆動電圧として用いられる。
出力アンプ46も出力アンプ42と同一の構成を有している。ただし、出力アンプ46においては、入力端子INに出力制御回路47から受け取った電圧が入力され、出力端子OUTから出力された電圧は、測定出力パッド23に接続された特性測定ソース線6Dに供給される。
一実施形態では、出力アンプ42、46の駆動力の制御は、出力アンプ42、46のPMOSトランジスタMP13、NMOSトランジスタMN13にそれぞれ供給されるバイアス電圧BIP1、BIN1を制御することで行われる。バイアス電圧BIP1を制御することによってPMOSトランジスタMP13を流れる電流I2(即ち、PMOSトランジスタMP11、MP12で構成される差動トランジスタ対に供給される電流)が調節され、また、バイアス電圧BIN1を制御することによってNMOSトランジスタMN13を流れる電流I3(即ち、NMOSトランジスタMN11、MN12で構成される差動トランジスタ対から引き出される電流)が調節される。駆動力制御回路44は、出力アンプ42に供給されるバイアス電圧BIP1、BIN1を制御することによって出力アンプ42の駆動力を制御し、同様に、駆動力制御回路48は、出力アンプ46に供給されるバイアス電圧BIP1、BIN1を制御することによって出力アンプ46の駆動力を制御する。
図7は、バイアス電圧BIP1、BIN1を制御するように構成された駆動力制御回路44の構成の例を示す図である。なお、駆動力制御回路44は、バイアス電圧BIP1、BIN1に加え、バイアス電圧BIP2、BIN2を供給する機能も有している。駆動力制御回路44は、PMOSトランジスタMP41〜MP47と、NMOSトランジスタMN41、MN44〜MN47と、可変カレントミラー65と、制御ロジック回路66とを備えている。
NMOSトランジスタMN41は、定電流源として機能する。NMOSトランジスタMN41のソースは、接地電位VSSを有する負側電源線67に接続され、NMOSトランジスタMN41のゲートには、制御バイアス電圧VCTRLが供給される。
PMOSトランジスタMP41、MP42は、カレントミラーを構成している。PMOSトランジスタMP41、MP42のソースは、正側電源線68に共通に接続されており、ゲートは、PMOSトランジスタMP41のドレインに共通に接続されている。PMOSトランジスタMP41のドレインは、NMOSトランジスタMN41のドレインに接続され、PMOSトランジスタMP42のドレインは、ノードN31(後述される可変カレントミラー65の入力ノード)に接続されている。
可変カレントミラー65は、ノードN31に流れ込む電流に比例する電流I1をノードN32に生成する。ここで、可変カレントミラー65は、ミラー比が調節可能であるように構成されており、電流I1は、該ミラー比によって調節可能である。
詳細には、可変カレントミラー65は、NMOSトランジスタMN42−1〜MN42−3と、スイッチ691〜693と、NMOSトランジスタMN43−1〜MN43−3と、スイッチ701〜703とを備えている。NMOSトランジスタMN42−1〜MN42−3、MN43−1〜MN43−3のゲートは、ノードN31に共通に接続されている。NMOSトランジスタMN42−1とスイッチ691は、ノードN31と負側電源線67の間に直列に接続され、第1の電流調節レッグ(leg)を構成している。同様に、NMOSトランジスタMN42−2とスイッチ692は、ノードN31と負側電源線67の間に直列に接続されて第2の電流調節レッグを構成し、NMOSトランジスタMN42−3とスイッチ693は、ノードN31と負側電源線67の間に直列に接続されて第3の調節レッグを構成している。第1〜第3の電流調節レッグは、ノードN31と負側電源線67の間に並列に接続されている。更に、NMOSトランジスタMN43−1とスイッチ701は、ノードN32と負側電源線67の間に直列に接続され、第4の電流調節レッグを構成している。同様に、NMOSトランジスタMN43−2とスイッチ702は、ノードN31と負側電源線67の間に直列に接続されて第5の電流調節レッグを構成し、NMOSトランジスタMN43−3とスイッチ703は、ノードN32と負側電源線67の間に直列に接続されて第6の調節レッグを構成している。
このように構成された可変カレントミラー65のミラー比は、NMOSトランジスタMN42−1〜MN42−3のうち接続されたスイッチ(691〜693)がオンになっているNMOSトランジスタのゲート幅の和と、NMOSトランジスタMN43−1〜MN43−3のうち接続されたスイッチ(701〜703)がオンになっているNMOSトランジスタのゲート幅の和との比で決定される。よって、スイッチ691〜693、701〜703のオンオフを制御することによって、可変カレントミラー65のミラー比、即ち、電流I1を調節することができる。
なお、図7では、スイッチ691〜693が、NMOSトランジスタMN42−1〜MN42−3のソースと負側電源線67の間に接続された構成が図示されているが、スイッチ691〜693は、ノードN31とNMOSトランジスタMN42−1〜MN42−3のドレインの間に接続されていてもよい。同様に、図7では、スイッチ701〜703が、NMOSトランジスタMN43−1〜MN43−3のソースと負側電源線67の間に接続された構成が図示されているが、スイッチ701〜703は、ノードN32とNMOSトランジスタMN43−1〜MN43−3のドレインの間に接続されていてもよい。
PMOSトランジスタMP43、MP44は、電流I1に応答してバイアス電圧BIP1を生成するカレントミラーを構成している。PMOSトランジスタMP43、MP44のソースは、正側電源線68に共通に接続されており、ゲートは、PMOSトランジスタMP43のドレインに共通に接続されている。PMOSトランジスタMP43のドレインは、可変カレントミラー65のノードN32に接続されている。PMOSトランジスタMP43のドレインに生成される電圧が、バイアス電圧BIP1として出力される。上述のように、電流I1は、可変カレントミラー65のミラー比によって制御されるから、結果として、バイアス電圧BIP1も、可変カレントミラー65のミラー比によって制御されることになる。
NMOSトランジスタMN44は、ダイオード接続されており、電流I1に応答してバイアス電圧BIN1を生成するために用いられる。NMOSトランジスタMN44のソースは、負側電源線67に接続され、ドレインはPMOSトランジスタMP44のドレインに接続されている。NMOSトランジスタMN44のゲートは、そのドレインに接続されており、NMOSトランジスタMN44のゲートに生成される電圧が、バイアス電圧BIN1として出力される。上述のように、電流I1は、可変カレントミラー65のミラー比によって制御されるから、結果として、バイアス電圧BIN1も、可変カレントミラー65のミラー比によって制御されることになる。
PMOSトランジスタMP45〜MN47及びNMOSトランジスタMN45〜MN47は、ノードN31の電位から、出力アンプ42の出力段62に供給されるバイアス電圧BIP2、BIN2を生成する回路部分を構成している。NMOSトランジスタMN45は、ソースが負側電源線67に接続され、ゲートがノードN31に接続されており、ドレインがPMOSトランジスタMP47のドレインに接続されている。PMOSトランジスタMP45、MP46は、カレントミラーを構成している。PMOSトランジスタMP45、MP46のソースは、正側電源線68に共通に接続されており、ゲートはPMOSトランジスタMP45のドレインに共通に接続されている。PMOSトランジスタMP47は、ソースがPMOSトランジスタMP45のドレインに接続され、ドレインがNMOSトランジスタMN45のドレインに接続されている。PMOSトランジスタMP47は、ダイオード接続されており、ゲートがそのドレインに接続されている。PMOSトランジスタMP47のゲートに生成される電圧が、バイアス電圧BIP2として出力される。NMOSトランジスタMN46は、ドレインがPMOSトランジスタMP46のドレインに接続され、ソースがNMOSトランジスタMN47のドレインに接続されている。NMOSトランジスタMN46は、ダイオード接続されており、そのゲートがドレインに接続されている。NMOSトランジスタMN46のゲートに生成される電圧が、バイアス電圧BIN2として出力される。NMOSトランジスタMN47もダイオード接続されており、そのゲートがドレインに接続されている。NMOSトランジスタMN47のソースは、負側電源線67に接続されている。
制御ロジック回路66は、遅延算出ブロック26から供給される駆動力指定値DDRV1に応じて可変カレントミラー65のミラー比を調節し、これにより、出力アンプ42の駆動力を制御する。制御ロジック回路66は、駆動力指定値DDRV1に応じてスイッチ691〜693、701〜703のオンオフを制御し、これにより、可変カレントミラー65のミラー比を調節する。上述のように、可変カレントミラー65のミラー比に応じてバイアス電圧BIP1、BIN1が制御され、結果として、出力アンプ42の駆動力が制御される。
本実施形態では、駆動力制御回路48は、駆動力制御回路44と同一の構成を有している。この場合、駆動力制御回路48は、駆動力指定値DDRV2に応じてスイッチ691〜693、701〜703のオンオフを制御し、これにより、可変カレントミラー65のミラー比を調節する。上述のように、可変カレントミラー65のミラー比に応じてバイアス電圧BIP1、BIN1が制御され、結果として、出力アンプ46の駆動力が制御される。
出力アンプ42、46の駆動力の制御は、上記の手法には限定されず、また、駆動力制御回路44、48の構成も、上記の構成には限定されない。例えば、出力アンプ42のPMOSトランジスタMP13を流れる電流I2の調節は、出力アンプ42のPMOSトランジスタMP13と駆動力制御回路44のPMOSトランジスタMP43とで構成されるカレントミラーのミラー比を調節することで実現してもよい。この場合、出力アンプ42のPMOSトランジスタMP13と駆動力制御回路44のPMOSトランジスタMP43とで構成されるカレントミラーを、可変カレントミラー65と同様に構成してもよい。例えば、出力アンプ42のPMOSトランジスタMP13の代わりにそれぞれが直列に接続されたPMOSトランジスタとスイッチとを備えた複数の電流調節レッグを設け、PMOSトランジスタMP43の代わりにそれぞれが直列に接続されたPMOSトランジスタとスイッチとを備えた複数の電流調節レッグを設け、各電流調節レッグのスイッチを制御することでミラー比を制御してもよい。
同様に、出力アンプ42のNMOSトランジスタMN13を流れる電流I3の調節は、出力アンプ42のNMOSトランジスタMN13と駆動力制御回路44のNMOSトランジスタMN44とで構成されるカレントミラーのミラー比を調節することで実現してもよい。この場合、出力アンプ42のNMOSトランジスタMN13と駆動力制御回路44のNMOSトランジスタMN44とで構成されるカレントミラーを、可変カレントミラー65と同様に構成してもよい。例えば、出力アンプ42のNMOSトランジスタMN13の代わりにそれぞれが直列に接続されたNMOSトランジスタとスイッチとを備えた複数の電流調節レッグを設け、NMOSトランジスタMN43の代わりにそれぞれが直列に接続されたNMOSトランジスタとスイッチとを備えた複数の電流調節レッグを設け、各電流調節レッグのスイッチを制御することでミラー比を制御してもよい。
また、出力アンプ42、46の出力トランジスタの実効的なゲート幅を調節して出力インピーダンスを調整し、これにより、出力アンプ42、46の駆動力を調節してもよい。より具体的には、出力アンプ42、46の出力段62のPMOSトランジスタMP25の代わりにそれぞれが直列に接続されたPMOSトランジスタとスイッチとを備えた複数の電流調節レッグを設け、NMOSトランジスタMN25の代わりにそれぞれが直列に接続されたNMOSトランジスタとスイッチとを備えた複数の電流調節レッグを設け、各電流調節レッグのスイッチを制御することで出力アンプ42、46の駆動力を制御してもよい。
続いて、本実施形態のソースドライバIC2の動作、特に、ソース駆動回路22の出力アンプ42の駆動力を調節するための駆動回路24、遅延算出ブロック26の動作について詳細に説明する。
図8は、遅延算出ブロック26がソース駆動回路22の出力アンプ42の駆動力を調節する手順を示すフローチャートであり、図9は、本実施形態における駆動回路24及び遅延算出ブロック26の動作を示すタイミングチャートである。
本実施形態では、特性測定ソース線6Dの測定出力パッド23に接続されている端にステップ信号が入力されたときに、特性測定ソース線6Cの測定入力パッド25に接続されている端から出力される出力信号の波形に応じて出力アンプ42の駆動力が調整される。具体的には、特性測定ソース線6Cから出力される出力信号から特性測定ソース線6C、6D及びブリッジ配線8における遅延時間が算出され、特性測定ソース線6C、6D及びブリッジ配線8における遅延時間に応じて出力アンプ42の駆動力が調整される。本実施形態では、特性測定ソース線6C、6D及びブリッジ配線8における遅延時間が、メモリ53に設定された基準値DREF1に対応する基準遅延時間に近い値になるように出力アンプ42の駆動力が調整される。以下、本実施形態における出力アンプ42の駆動力を調節する手順を説明する。
本実施形態における出力アンプ42の駆動力を調節する手順では、まず、初期化が行われる(ステップS01)。初期化においては、まず、遅延算出ブロック26の駆動力調整用レジスタ56に保持されている駆動力指定値DDRV2が初期値に設定される。駆動力指定値DDRV2は、駆動回路24の出力アンプ46の駆動力を指定する値であるから、これは、出力アンプ46の駆動力に対して初期設定を行うことと等価である。更に、遅延算出ブロック26のコントロールロジック回路55のフラグFLAG_Aがリセットされる(フラグFLAG_Aが“0”に設定される)と共に、カウンタ52が初期化される。ここで、フラグFLAG_Aは、以下の手順において、特性測定ソース線6C、6D及びブリッジ配線8における遅延時間が一度でも基準遅延時間よりも遅くなったかを示すフラグである。後述のように、特性測定ソース線6C、6D及びブリッジ配線8における遅延時間が基準遅延時間よりも遅くなると、フラグFLAG_Aがセットされる(即ち、“1”に設定される)。
加えて、特性測定ソース線6C、6Dが所定の初期電位VINI1(最も典型的には、共通電位VCOM(即ち、対向電極14の電位))に設定される。特性測定ソース線6C、6Dの初期電位VINI1への設定は、例えば、測定出力パッド23及び測定入力パッド25を、初期電位VINI1を有するノードに、図示されないスイッチを介して短絡することで行ってもよい。また、他の手法としては、駆動回路24の出力アンプ46によって特性測定ソース線6C、6Dを所定の初期電位VINI1(例えば、接地電位VSSや階調電圧のうち最も低い電圧)に駆動してもよい。この場合、出力制御回路47は、出力スイッチ45をオンした状態で出力アンプ46の入力を初期電位VINI1に対応する電位(典型的には、初期電位VINI1と同一の電位)に駆動する。この手法は、初期電位VINI1を有するノード(例えば、共通電位VCOMを有するライン)に特性測定ソース線6C、6Dを短絡するスイッチが不要であり、回路構成の簡素化という観点で好適である。
続いて、駆動回路24の出力アンプ46から測定出力パッド23に駆動電圧VDRV1が出力され、これにより、測定出力パッド23が電位VDRV1に駆動される(ステップS02)。出力アンプ46から測定出力パッド23に出力される駆動電圧VDRV1は、最終的に測定出力パッド23が駆動される電位VDRV1が初期電位VINI1よりも高いように調節される。言い換えれば、特性測定ソース線6Dの測定出力パッド23に接続されている端に、ステップ信号が出力される。詳細には、図9に示されているように、ステップ出力信号SSTEP1がアサートされると、駆動回路24の出力制御回路47から出力アンプ46の入力に駆動電圧VDRV1と同一の電圧が供給され、更に、駆動回路24の出力スイッチ45がオンされる。これにより、出力アンプ46から測定出力パッド23に駆動電圧VDRV1が出力され、測定出力パッド23が電位VDRV1に駆動される。
このとき、測定出力パッド23は、速やかに電位VDRV1に駆動されるが、測定入力パッド25の電位は、特性測定ソース線6C、6D及びブリッジ配線8による遅延により、測定出力パッド23より遅れて電位VDRV1に駆動される。以下に述べるステップS03〜S05の動作では、特性測定ソース線6C、6D及びブリッジ配線8で発生する遅延時間が測定される。
詳細には、図8に示されているように、ステップ出力信号SSTEP1のアサートに応答して、カウンタ52がカウント動作を開始する(ステップS03)。
一方で、コンパレータ51は、測定入力パッド25の電位と所定の閾値電位VREF1とを比較する(ステップS04)。言い換えれば、コンパレータ51は、測定入力パッド25を介して特性測定ソース線6Cから出力される出力信号を受け取り、受け取った出力信号の電圧レベルを所定の閾値電位VREF1と比較する。ここで、閾値電位VREF1は、測定出力パッド23が最終的に駆動される電位VDRV1よりも低く、初期電位VINI1よりも高くなるように設定される。図9に示されているように、コンパレータ51の出力は、測定入力パッド25の電位が閾値電位VREF1よりも高くなるとアサートされる。
コンパレータ51の出力がアサートされると、カウンタ52は、カウント動作をストップする(ステップS05)。この時点でカウンタ52によって保持されているカウント値は、特性測定ソース線6C、6D及びブリッジ配線8における遅延時間に対応している。カウンタ52に保持されているカウント値は、遅延量出力DDELAY1としてコンパレータ54に出力される。
更に、コンパレータ54により、カウンタ52から出力された遅延量出力DDELAY1の値とメモリ53によって保持されている基準値DREF1とが比較される(ステップS06)。この動作は、測定された遅延時間(特性測定ソース線6C、6D及びブリッジ配線8における遅延時間の実測値)と基準遅延時間とを比較することと等価である。
測定された遅延時間が基準遅延時間よりも遅い場合、即ち、遅延量出力DDELAY1が基準値DREF1よりも大きい場合、コントロールロジック回路55においてフラグFLAG_Aがセットされる(即ち、“1”に設定される)と共に、コントロールロジック回路55により、駆動回路24の出力アンプ46の駆動力が増加されるように駆動力調整用レジスタ56に保持されている駆動力指定値DDRV2が変更される(ステップS07)。その後、手順がステップS02に戻ってステップS02〜S05の動作が再度行われ、その後、測定された遅延時間と基準遅延時間との比較(ステップS06)が行われる。
ステップS06において、測定された遅延時間が基準遅延時間よりも早いと判断された場合、即ち、遅延量出力DDELAY1の値が基準値DREF1よりも小さい場合、コントロールロジック回路55において、フラグFLAG_Aがセットされているか(即ち、フラグFLAG_Aが“1”に設定されているか)が判断される(ステップS08)。フラグFLAG_Aがセットされていない場合、即ち、特性測定ソース線6C、6D及びブリッジ配線8における遅延時間が一度も基準遅延時間よりも遅くなっていない場合、コントロールロジック回路55により、駆動回路24の出力アンプ46の駆動力が減少されるように駆動力調整用レジスタ56に保持されている駆動力指定値DDRV2が変更される(ステップS09)。その後、手順がステップS02に戻ってステップS02〜S05の動作が再度行われ、その後、測定された遅延時間と基準遅延時間との比較(ステップS06)が行われる。
ステップS08においてフラグFLAG_Aがセットされていると判断された場合、この時点で駆動力指定値DDRV2によって指定されている駆動力は、特性測定ソース線6C、6D及びブリッジ配線8における遅延時間が基準遅延時間に近くなるような最適な駆動力である。そこで、出力アンプ42の駆動力を指定する駆動力指定値DDRV1が、駆動力指定値DDRV2に応じて設定される(ステップS10)。最も簡便には、駆動力指定値DDRV1が駆動力指定値DDRV2と同一値に設定される。これにより、ソース駆動回路22の出力アンプ42の駆動力の最適化が完了する。
以上の手順によれば、液晶表示パネル1の特性(特に、ソース線6の遅延特性)に応じてソース駆動回路22の出力アンプ42の駆動力を適正に設定することができる。
また、ゲート線7を駆動する駆動回路の駆動力についても、同様の手法で調節されてもよい。例えば、図10に図示されているように、液晶表示パネル1に集積化されたGIP回路5の代わりに、ゲート線7を駆動するゲートドライバIC5Aが用いられる場合には、ゲートドライバIC5Aに集積化されたゲート線7を駆動する駆動回路の駆動力を、ゲート線7の遅延特性に応じて調節してもよい。この場合、図10に図示されているように、特性測定ゲート線7C、7Dが設けられる。特性測定ゲート線7C、7Dは、液晶表示パネル1の特性、特に、ゲート線7の遅延特性を測定するために用いられる。特性測定ゲート線7C、7Dは、ゲート線7と同様の構成を有しており、ゲート線7と同様に副画素11が接続される。ただし、特性測定ゲート線7C、7Dに接続された副画素11は、画像の表示には使用されない。特性測定ゲート線7C、7Dそれぞれの一端は、ゲートドライバIC5Aに接続されており、また、特性測定ゲート線7C、7Dの、ゲートドライバIC5Aと反対側の端は、ブリッジ配線9によって接続されている。特性測定ゲート線7DのゲートドライバIC5Aに接続された端に信号を入力すると特性測定ゲート線7CのゲートドライバIC5Aに接続された端から信号が出力されることになる。本実施形態では、特性測定ゲート線7C、7Dが隣接しており、このため、ブリッジ配線9の長さは、特性測定ゲート線7C、7Dの長さと比べて非常に小さい。なお、ブリッジ配線9は、厳密に特性測定ゲート線7C、7Dの端に接続される必要はなく、特性測定ゲート線7C、7Dの端の近傍に接続されていてもよい。
図10には、特性測定ゲート線7C、7Dが、ダミーゲート線7Aに隣接して設けられている構成が図示されているが、特性測定ゲート線7C、7Dは、ダミーゲート線7A、7Bの間の任意の位置に設けられ得る。ただし、画像の表示に用いられない特性測定ゲート線7C、7Dが画素配置領域4の中央付近の位置に設けられると、画素配置領域4に表示された画像において、特性測定ゲート線7C、7Dが設けられた位置に線が視認され得る。よって、特性測定ゲート線7C、7Dは、ダミーゲート線7A又は7Bに隣接して設けられることが好ましい。
図11は、ゲート線7を駆動する駆動回路の駆動力が調節可能に構成されたゲートドライバIC5Aの構成の例を概念的に示す図である。図11には、ゲートドライバIC5Aのうち、特性測定ゲート線7Cから出力される出力信号の波形の観測、及び、ゲート線7の駆動に関連する回路部分の構成が図示されている。
ゲートドライバIC5Aは、ゲート出力31と、ゲート駆動回路32と、測定出力パッド33と、駆動回路34と、測定入力パッド35と、遅延算出ブロック36とを備えている。ゲート出力31は、ゲート線7に接続される外部接続パッドである。なお、ゲート出力31を互いに区別する場合には、添字が付されることがある。図2には、2つのゲート出力311、312のみが図示されているが、実際には、多くのゲート出力が設けられる。ゲート駆動回路32は、ゲート出力31に接続されたゲート線7を駆動する。
測定出力パッド33は、特性測定ゲート線7Dに接続される外部接続パッドであり、駆動回路34は、測定出力パッド33に接続された特性測定ゲート線7Dを駆動する。駆動回路34は、ゲート線7の遅延特性の測定において特性測定ゲート線7Dにステップ信号を供給するために用いられる。
測定入力パッド35は、特性測定ゲート線7Cに接続される外部接続パッドであり、遅延算出ブロック36は、測定入力パッド35に接続された特性測定ゲート線7Cから出力される出力信号を観測するために用いられる。遅延算出ブロック36は、特性測定ゲート線7Cから出力信号の波形に応答してゲート駆動回路32がゲート線7を駆動する駆動力を調節する。
なお、図10、図11では、駆動回路34が特性測定ゲート線7Dを駆動し、遅延算出ブロック36が特性測定ゲート線7Cから出力される出力信号の波形を観測する構成が図示されているが、駆動回路34が特性測定ゲート線7Cを駆動し、遅延算出ブロック36が特性測定ゲート線7Dから出力される出力信号の波形を観測する構成でもよい。
図12は、ゲート駆動回路32、駆動回路34及び遅延算出ブロック36の構成の例を示すブロック図である。ゲート駆動回路32は、出力回路72と、ゲート制御回路73と、駆動力制御回路74とを備えている。なお、出力回路72を互いに区別する場合には、添字が付されることがある。
出力回路72は、ゲート出力31にそれぞれに対応して設けられており、対応するゲート出力31に接続されたゲート線を駆動する。即ち、出力回路721、722・・・は、それぞれ、ゲート出力311、312・・・に接続されたゲート線7を駆動する。各出力回路72は、ゲート制御回路73から受け取った制御信号がネゲートされている場合には対応するゲート出力31に接続されたゲート線7を所定の負電圧GVSSに駆動し、ゲート制御回路73から受け取った制御信号がアサートされると対応するゲート出力31に接続されたゲート線7を所定の正電圧GVDDに駆動する。ここで、負電圧GVSSは、ゲート線7が非選択であるときの電圧であり、正電圧GVDDは、ゲート線7が選択されるときの電圧である。出力回路72は、その駆動力が調節可能に構成されている。
ゲート制御回路73は、ソースドライバIC2から供給されるゲート制御信号SGATEに応答して各出力回路72に制御信号を供給する。ゲート制御回路73としては、例えば、ゲート制御信号SGATEに応答してシフト動作を行うシフトレジスタを用いることができる。
駆動力制御回路74は、ゲート駆動回路32の各出力回路72の駆動力を制御する。駆動力制御回路74による駆動力の制御は、遅延算出ブロック36から供給される駆動力指定値DDRV3に応じて行われる。ここで、駆動力指定値DDRV3は、出力回路72の駆動力を指定する値である。
駆動回路34は、出力回路76と、駆動力制御回路78とを備えている。出力回路76は、ステップ出力信号SSTEP2に応答して測定出力パッド33に接続された特性測定ゲート線7Dを駆動する。ここで、ステップ出力信号SSTEP2は、特性測定ゲート線7Dにステップ信号を出力することを指示する制御信号である。出力回路76は、ステップ出力信号SSTEP2がネゲートされている場合には測定出力パッド33を所定の負電圧GVSSに駆動し、ゲート制御回路73から受け取った制御信号がアサートされると測定出力パッド33を所定の正電圧GVDDに駆動する。出力回路76は、ゲート駆動回路32の出力回路72と同一の構成を有しており、その駆動力が調節可能に構成されている。
駆動力制御回路78は、出力回路76の駆動力を制御する。駆動力制御回路78による駆動力の制御は、遅延算出ブロック36から供給される駆動力指定値DDRV4に応じて行われる。駆動力指定値DDRV4は、出力回路76の駆動力を指定する値である。
遅延算出ブロック36は、上述のソースドライバIC2の遅延算出ブロック26と同様の構成を有しており(図5参照)、コンパレータ81と、カウンタ82と、メモリ83と、コンパレータ84と、コントロールロジック回路85と、駆動力調整用レジスタ86とを備えている。
コンパレータ81は、測定入力パッド35を介して特性測定ゲート線7Cから出力される出力信号を受け取り、受け取った出力信号の電圧レベルを所定の閾値電位VREF2と比較する。コンパレータ81の出力信号は、特性測定ゲート線7Cから出力される出力信号の電圧レベルと閾値電位VREF2との比較結果に対応している。本実施形態では、コンパレータ81は、特性測定ゲート線7Cから出力される出力信号の電圧レベルが閾値電位VREF2より高い場合、出力信号をアサートする。
カウンタ82は、クロック信号CLKをカウントし(即ち、クロック信号CLKに同期してカウンタ82が保持するカウント値をカウントアップし)、該カウント値をコンパレータ84の一方の入力に出力する。カウンタ82のカウント動作の開始は、ステップ出力信号SSTEP2によって制御され、ステップ出力信号SSTEP2がアサートされると、カウンタ82は、カウント動作を開始する。一方、カウンタ82のカウント動作の停止は、コンパレータ81の出力信号によって制御され、コンパレータ81の出力信号がアサートされると、カウンタ82はカウント動作を停止する。上述のように、コンパレータ81の出力信号は、特性測定ゲート線7Cから出力される出力信号の電圧レベルが閾値電位VREF2よりも高くなるとアサートされるので、結果として、特性測定ゲート線7Cから出力される出力信号の電圧レベルが閾値電位VREF2よりも高くなると、カウンタ82はカウント動作を停止することになる。
カウンタ82がカウント動作を停止した時点のカウント値は、特性測定ゲート線7C、7Dとブリッジ配線9の遅延時間に対応している。特性測定ゲート線7C、7Dとブリッジ配線9の遅延時間が長いと、カウント動作を停止した時点のカウント値は増大し、特性測定ゲート線7C、7Dとブリッジ配線9の遅延時間が短いと、カウント動作を停止した時点のカウント値は減少する。カウンタ82は、カウント動作を停止した時点のカウント値を遅延量出力DDELAY1としてコンパレータ84に供給する。
メモリ83は、特性測定ゲート線7C、7Dとブリッジ配線9の基準遅延時間(所望の遅延時間)に対応する基準値DREF1を保持する。メモリ83に保持される基準遅延時間は、ユーザによって設定される。詳細には、基準値DREF1を記述したユーザ設定データDUSER1が外部から(例えば、アプリケーションプロセッサ3から)ソースドライバIC2に与えられ、そのユーザ設定データDUSER1に記述された基準値DREF1がメモリ83に書き込まれる。
コンパレータ84は、カウンタ82から受け取った遅延量出力DDELAY1とメモリ83から受け取った基準値DREF1を比較する。コンパレータ84の出力信号は、遅延量出力DDELAY1と基準値DREF1との比較結果に対応している。
コントロールロジック回路85は、コンパレータ84の出力信号に応答して、駆動力調整用レジスタ86に保持されるレジスタ値を増減する。駆動力調整用レジスタ86に保持されるレジスタ値は、ゲート駆動回路32の出力回路72の駆動力を指定する駆動力指定値DDRV3と、駆動回路34の出力回路76の駆動力を指定する駆動力指定値DDRV4を含んでいる。駆動力指定値DDRV3は、ゲート駆動回路32の駆動力制御回路74に供給され、駆動力指定値DDRV4は、駆動回路34の駆動力制御回路78に供給される。
図13は、遅延算出ブロック36がゲート駆動回路32の出力回路72の駆動力を調節する手順を示すフローチャートであり、図14は、本実施形態の駆動回路34及び遅延算出ブロック36の動作を示すタイミングチャートである。
ゲート駆動回路32の出力回路72の駆動力を調節する手順は、上述された、ソース駆動回路22の出力アンプ42の駆動力を調節する手順と同様である。詳細には、出力回路72の駆動力を調節する手順では、まず、初期化が行われる(ステップS11)。初期化においては、まず、遅延算出ブロック36の駆動力調整用レジスタ86に保持されている駆動力指定値DDRV4が初期値に設定される。駆動力指定値DDRV4は、駆動回路34の出力回路76の駆動力を指定する値であるから、これは、出力回路76の駆動力に対して初期設定を行うことと等価である。更に、遅延算出ブロック36のコントロールロジック回路85のフラグFLAG_Bがリセットされる(フラグFLAG_Bが“0”に設定される)と共に、カウンタ82が初期化される。ここで、フラグFLAG_Bは、以下の手順において、特性測定ゲート線7C、7D及びブリッジ配線9における遅延時間が一度でも基準遅延時間よりも遅くなったかを示すフラグである。後述のように、特性測定ゲート線7C、7D及びブリッジ配線8における遅延時間が基準遅延時間よりも遅くなると、フラグFLAG_Bがセットされる(即ち、“1”に設定される)。
加えて、特性測定ゲート線7C、7Dが所定の初期電位に設定される。本実施形態では、出力回路76によって特性測定ゲート線7C、7Dが負電圧GVSS(即ち、ゲート線7が非選択であるときの電圧)に駆動され、特性測定ゲート線7C、7Dが電位GVSSに設定される。
続いて、駆動回路34の出力回路76から測定出力パッド23に正電圧GVDD(即ち、ゲート線7が選択されるときの電圧)が出力され、これにより、測定出力パッド23が電位GVDDに駆動される(ステップS12)。言い換えれば、特性測定ゲート線7Dの測定出力パッド23に接続されている端に、ステップ信号が出力される。詳細には、図14に図示されているように、ステップ出力信号SSTEP2がアサートされ、ステップ出力信号SSTEP2のアサートに応答して、駆動回路34の出力回路76から測定出力パッド33に正電圧GVDDが出力される。これにより、測定出力パッド33が電位GVDDに駆動される。
このとき、図13に示されているように、測定出力パッド33は、速やかに電位GVDDに駆動されるが、測定入力パッド25の電位は、特性測定ゲート線7C、7D及びブリッジ配線9による遅延により、測定出力パッド33より遅れて電位GVDDに駆動される。以下に述べるステップS13〜S15の動作では、特性測定ゲート線7C、7D及びブリッジ配線9で発生する遅延時間が測定される。
詳細には、図13に示されているように、ステップ出力信号SSTEP2のアサートに応答して、カウンタ82がカウント動作を開始する(ステップS13)。
一方で、コンパレータ81は、測定入力パッド35の電位と所定の閾値電位VREF2とを比較する(ステップS14)。言い換えれば、コンパレータ81は、測定入力パッド35を介して特性測定ゲート線7Cから出力される出力信号を受け取り、受け取った出力信号の電圧レベルを所定の閾値電位VREF2と比較する。ここで、閾値電位VREF2は、測定出力パッド33が最終的に駆動される電位GVDDよりも低く、初期の電位GVSSよりも高くなるように設定される。図14に示されているように、コンパレータ81の出力は、測定入力パッド35の電位が閾値電位VREF2よりも高くなるとアサートされる。
コンパレータ81の出力がアサートされると、カウンタ82は、カウント動作をストップする(ステップS15)。この時点でカウンタ82によって保持されているカウント値は、特性測定ゲート線7C、7D及びブリッジ配線9における遅延時間に対応している。カウンタ82に保持されているカウント値は、遅延量出力DDELAY2としてコンパレータ84に出力される。
更に、コンパレータ84により、カウンタ82から出力された遅延量出力DDELAY2の値とメモリ83によって保持されている基準値DREF2とが比較される(ステップS16)。この動作は、測定された遅延時間(特性測定ゲート線7C、7D及びブリッジ配線9における遅延時間の実測値)と基準遅延時間とを比較することと等価である。
測定された遅延時間が基準遅延時間よりも遅い場合、即ち、遅延量出力DDELAY2が基準値DREF2よりも大きい場合、コントロールロジック回路85においてフラグFLAG_Bがセットされる(即ち、“1”に設定される)と共に、コントロールロジック回路85により、駆動回路34の出力回路76の駆動力が増加されるように駆動力調整用レジスタ86に保持されている駆動力指定値DDRV4が変更される(ステップS17)。その後、手順がステップS12に戻ってステップS12〜S15の動作が再度行われ、その後、測定された遅延時間と基準遅延時間との比較(ステップS16)が行われる。
ステップS16において、測定された遅延時間が基準遅延時間よりも早いと判断された場合、即ち、遅延量出力DDELAY2の値が基準値DREF2よりも小さい場合、コントロールロジック回路85において、フラグFLAG_Bがセットされているか(即ち、フラグFLAG_Bが“1”に設定されているか)が判断される(ステップS18)。フラグFLAG_Bがセットされていない場合、即ち、特性測定ゲート線7C、7D及びブリッジ配線9における遅延時間が一度も基準遅延時間よりも遅くなっていない場合、コントロールロジック回路85により、駆動回路34の出力回路76の駆動力が減少されるように駆動力調整用レジスタ86に保持されている駆動力指定値DDRV4が変更される(ステップS19)。その後、手順がステップS12に戻ってステップS12〜S15の動作が再度行われ、その後、測定された遅延時間と基準遅延時間との比較(ステップS16)が行われる。
ステップS18においてフラグFLAG_Bがセットされていると判断された場合、この時点で駆動力指定値DDRV4によって指定されている駆動力は、特性測定ゲート線7C、7D及びブリッジ配線9における遅延時間が基準遅延時間に近くなるような適正な駆動力である。そこで、出力回路72の駆動力を指定する駆動力指定値DDRV3が、駆動力指定値DDRV4に応じて設定される(ステップS20)。最も簡便には、駆動力指定値DDRV3が駆動力指定値DDRV4と同一値に設定される。これにより、ゲート駆動回路32の出力回路72の駆動力の最適化が完了する。
以上の手順によれば、液晶表示パネル1の特性(特に、ゲート線7の遅延特性)に応じてゲート駆動回路32の出力回路72の駆動力を適正に設定することができる。
上記には、画素配置領域4にダミーソース線6A、6Bと特性測定ソース線6C、6Dとが設けられている実施形態が記述されているが、ダミーソース線6A、6Bは、必ずしも設けられなくてもよい。しかしながら、ダミーソース線6A、6Bが設けられない構成では、特性測定ソース線6C、6Dの特性が、ソース線6の特性と相違し得るので、ダミーソース線6A、6Bと特性測定ソース線6C、6Dとが設けられている構成がより好適である。
同様に、ダミーゲート線7A、7Bは、必ずしも設けられなくてもよい。しかしながら、ダミーゲート線7A、7Bが設けられない構成では、特性測定ゲート線7C、7Dの特性が、ゲート線7の特性と相違し得るので、ダミーゲート線7A、7Bと特性測定ゲート線7C、7Dとが設けられている構成がより好適である。
(第2の実施形態)
図15は、本実施形態の第2の実施形態におけるソースドライバIC2の構成、詳細には、ソース駆動回路22、駆動回路24及び遅延算出ブロック26Aの構成の例を示すブロック図である。第2の実施形態におけるソース駆動回路22、駆動回路24の構成は、第1の実施形態と同様であるが、第2の実施形態では、第1の実施形態の遅延算出ブロック26とは異なる構成の遅延算出ブロック26Aが用いられる。第2の実施形態で用いられる遅延算出ブロック26Aは、A/Dコンバータを用いて特性測定ソース線6Cから出力される出力信号の波形を観測するように構成されている。
図15は、本実施形態の第2の実施形態におけるソースドライバIC2の構成、詳細には、ソース駆動回路22、駆動回路24及び遅延算出ブロック26Aの構成の例を示すブロック図である。第2の実施形態におけるソース駆動回路22、駆動回路24の構成は、第1の実施形態と同様であるが、第2の実施形態では、第1の実施形態の遅延算出ブロック26とは異なる構成の遅延算出ブロック26Aが用いられる。第2の実施形態で用いられる遅延算出ブロック26Aは、A/Dコンバータを用いて特性測定ソース線6Cから出力される出力信号の波形を観測するように構成されている。
詳細には、遅延算出ブロック26Aは、A/Dコンバータ91と、駆動力調整ロジック回路92と、駆動力調整用レジスタ93とを備えている。A/Dコンバータ91の入力は、測定入力パッド25に接続されており、特性測定ソース線6Cから出力される出力信号が、A/Dコンバータ91に入力される。A/Dコンバータ91は、ステップ出力信号SSTEP1がアサートされると、クロック信号CLKに同期して特性測定ソース線6Cから出力される出力信号に対してアナログ−デジタル変換を行い、デジタル波形データDA/Dを生成する。デジタル波形データDA/Dは、特性測定ソース線6Cから出力される出力信号の各時刻における該出力信号の電圧レベルを示す一連のデータ、即ち、該出力信号の波形を示す時系列データであり、ソース線6の遅延特性を反映している。A/Dコンバータ91は、各クロックサイクルにおいてデジタル波形データDA/Dを更新する。本実施形態では、クロック信号CLKの一周期が一クロックサイクルと定義される。
駆動力調整ロジック回路92は、デジタル波形データDA/Dに応答して、駆動力調整用レジスタ93に保持されるレジスタ値を増減する。駆動力調整用レジスタ93に保持されるレジスタ値は、ソース駆動回路22の出力アンプ42の駆動力を指定する駆動力指定値DDRV1と、駆動回路24の出力アンプ46の駆動力を指定する駆動力指定値DDRV2を含んでいる。上述のように、デジタル波形データDA/Dは、特性測定ソース線6Cから出力される出力信号の波形を示す時系列データであり、駆動力調整ロジック回路92は、特性測定ソース線6Cから出力される出力信号の波形に応じて、言い換えれば、ソース線6の遅延特性に応じて駆動力指定値DDRV1、DDRV2を調節する機能を有していることになる。駆動力指定値DDRV1は、ソース駆動回路22の駆動力制御回路44に供給され、駆動力指定値DDRV2は、駆動回路24の駆動力制御回路48に供給される。
図16は、駆動回路24と遅延算出ブロック26Aの動作を示すタイミングチャートである。初期状態では、特性測定ソース線6C、6Dが所定の初期電位VINI1(最も典型的には、共通電位VCOM(即ち、対向電極14の電位))に設定される。また、遅延算出ブロック26Aの駆動力調整用レジスタ93に保持されている駆動力指定値DDRV2が初期値に設定される。駆動力指定値DDRV2は、駆動回路24の出力アンプ46の駆動力を指定する値であるから、これは、出力アンプ46の駆動力に対して初期設定を行うことと等価である。
ソース線6の遅延特性の測定においては、まず、ステップ出力信号SSTEP1がアサートされる。ステップ出力信号SSTEP1がアサートされると、駆動回路24の出力制御回路47から出力アンプ46の入力に駆動電圧VDRV1と同一の電圧が供給され、更に、駆動回路24の出力スイッチ45がオンされる。これにより、出力アンプ46から測定出力パッド23に駆動電圧VDRV1が出力され、測定出力パッド23が電位VDRV1に駆動される。
このとき、測定出力パッド23は、速やかに電位VDRV1に駆動されるが、測定入力パッド25の電位は、特性測定ソース線6C、6D及びブリッジ配線8による遅延により、測定出力パッド23より遅れて電位VDRV1に駆動される。
その一方で、遅延算出ブロック26AのA/Dコンバータ91は、ステップ出力信号SSTEP1がアサートされた後、クロック信号CLKに同期して特性測定ソース線6Cから出力される出力信号に対してアナログ−デジタル変換を行い、特性測定ソース線6Cから出力される出力信号の各時刻における該出力信号の電圧レベルを示す一連のデータであるデジタル波形データDA/Dを逐次に出力する。デジタル波形データDA/Dは、特性測定ソース線6Cから出力される出力信号の波形を示す時系列データである。
遅延算出ブロック26Aの駆動力調整ロジック回路92は、デジタル波形データDA/Dに応じて、ソース駆動回路22の出力アンプ42の駆動力を指定する駆動力指定値DDRV1を算出する。詳細には、駆動力調整ロジック回路92は、デジタル波形データDA/Dから駆動力指定値DDRV2によって指定された駆動力が適正な範囲であると判断した場合、駆動力指定値DDRV2で指定された駆動力と同一の駆動力を指定するように駆動力指定値DDRV1を算出する。この場合、例えば、駆動力指定値DDRV2と同一の値を駆動力指定値DDRV1に設定してもよい。一方、デジタル波形データDA/Dから駆動力指定値DDRV2によって指定された駆動力が不十分であると判断した場合、駆動力調整ロジック回路92は、駆動力指定値DDRV2で指定された駆動力よりも高い駆動力を指定するように駆動力指定値DDRV1を算出する。また、デジタル波形データDA/Dから駆動力指定値DDRV2によって指定された駆動力が過剰であると判断した場合、駆動力調整ロジック回路92は、駆動力指定値DDRV1で指定された駆動力よりも低い駆動力を指定するように駆動力指定値DDRV1を算出する。
以上の動作によれば、ソース線6の遅延特性に応じてソース駆動回路22の出力アンプ42の駆動力を適正に設定することができる。
一実施形態では、第1の実施形態と同様に、A/Dコンバータ91によって生成されるデジタル波形データDA/Dから特性測定ソース線6C、6Dとブリッジ配線8の遅延時間が測定され、測定された遅延時間に応じてソース駆動回路22の出力アンプ42の駆動力を調節してもよい。図17は、このような動作を行う場合の遅延算出ブロック26Aの駆動力調整ロジック回路92の構成を具体的に示すブロック図である。
駆動力調整ロジック回路92は、メモリ94と、一致比較回路95と、カウンタ96と、メモリ97と、コンパレータ98と、コントロールロジック回路99とを備えている。
メモリ94は、デジタル波形データDA/Dを一時的に保持し、保持しているデジタル波形データDA/Dを一のクロックサイクル(本実施形態では、一のクロック信号CLKの一周期)だけ遅延する遅延部として機能する。
一致比較回路95は、A/Dコンバータ91から直接に受け取ったデジタル波形データDA/Dの値と、メモリ94によって一のクロックサイクルだけ遅延されたデジタル波形データDA/Dの値とを比較する。一致比較回路95は、A/Dコンバータ91から直接に受け取ったデジタル波形データDA/Dの値と、メモリ94から受け取ったデジタル波形データDA/Dの値とが一致する場合、その出力信号をアサートし、一致しない場合、出力信号をネゲートする。一致比較回路95の出力信号は、A/Dコンバータ91から直接に受け取ったデジタル波形データDA/Dの値とメモリ94から受け取ったデジタル波形データDA/Dの値との比較結果に対応している。
カウンタ96は、クロック信号CLKをカウントし(即ち、クロック信号CLKに同期してカウンタ96が保持するカウント値をカウントアップし)、該カウント値をコンパレータ98の一方の入力に出力する。カウンタ96のカウント動作の開始は、ステップ出力信号SSTEP1によって制御され、ステップ出力信号SSTEP1がアサートされると、カウンタ96は、カウント動作を開始する。一方、カウンタ96のカウント動作の停止は、一致比較回路95の出力信号によって制御され、一致比較回路95の出力信号がアサートされると、カウンタ96はカウント動作を停止する。上述のように、一致比較回路95の出力信号は、A/Dコンバータ91から直接に受け取ったデジタル波形データDA/Dの値と、メモリ94から受け取ったデジタル波形データDA/Dの値とが一致する場合にアサートされるので、結果として、特性測定ソース線6Cから出力される出力信号の電圧レベルの変化が小さくなると、カウンタ96はカウント動作を停止することになる。
カウンタ96がカウント動作を停止した時点のカウント値は、特性測定ソース線6C、6Dとブリッジ配線8の遅延時間に対応している。特性測定ソース線6C、6Dとブリッジ配線8の遅延時間が長いと、カウント動作を停止した時点のカウント値は増大し、特性測定ソース線6C、6Dとブリッジ配線8の遅延時間が短いと、カウント動作を停止した時点のカウント値は減少する。カウンタ96は、カウント動作を停止した時点のカウント値を遅延量出力DDELAY1としてコンパレータ98に供給する。
メモリ97は、特性測定ソース線6C、6Dとブリッジ配線8の基準遅延時間(所望の遅延時間)に対応する基準値DREF1を保持する。メモリ97に保持される基準遅延時間は、ユーザによって設定される。詳細には、基準値DREF1を記述したユーザ設定データDUSER1が外部から(例えば、アプリケーションプロセッサ3から)ソースドライバIC2に与えられ、そのユーザ設定データDUSER1に記述された基準値DREF1がメモリ97に書き込まれる。
コンパレータ98は、カウンタ96から受け取った遅延量出力DDELAY1とメモリ97から受け取った基準値DREF1を比較する。コンパレータ98の出力信号は、遅延量出力DDELAY1と基準値DREF1との比較結果に対応している。
コントロールロジック回路99は、コンパレータ98の出力信号に応答して、駆動力調整用レジスタ93に保持される駆動力指定値DDRV1、DDRV2を増減する。上述されているように、駆動力指定値DDRV1は、ソース駆動回路22の出力アンプ42の駆動力を指定する値であり、駆動力指定値DDRV2は、駆動回路24の出力アンプ46の駆動力を指定する値である。
以下、図17に図示されている構成の駆動力調整ロジック回路92を用いて出力アンプ42の駆動力を調節する手順を説明する。
図18は、図17に図示されている構成の駆動力調整ロジック回路92を用いてソース駆動回路22の出力アンプ42の駆動力を調節する手順を示すフローチャートであり、図19は、駆動回路24、遅延算出ブロック26Aの動作を示すタイミングチャートである。
出力アンプ42の駆動力を調節する手順では、まず、初期化が行われる(ステップS21)。初期化においては、まず、遅延算出ブロック26Aの駆動力調整用レジスタ93に保持されている駆動力指定値DDRV2が初期値に設定される。駆動力指定値DDRV2は、駆動回路24の出力アンプ46の駆動力を指定する値であるから、これは、出力アンプ46の駆動力に対して初期設定を行うことと等価である。更に、遅延算出ブロック26Aのコントロールロジック回路99のフラグFLAG_Aがリセットされる(フラグFLAG_Aが“0”に設定される)と共に、カウンタ96が初期化される。ここで、フラグFLAG_Aは、以下の手順において、特性測定ソース線6C、6D及びブリッジ配線8における遅延時間が一度でも基準遅延時間よりも遅くなったかを示すフラグである。後述のように、特性測定ソース線6C、6D及びブリッジ配線8における遅延時間が基準遅延時間よりも遅くなると、フラグFLAG_Aがセットされる(即ち、“1”に設定される)。
加えて、特性測定ソース線6C、6Dが所定の初期電位VINI1(最も典型的には、共通電位VCOM(即ち、対向電極14の電位))に設定される。特性測定ソース線6C、6Dの初期電位VINI1への設定は、例えば、測定出力パッド23及び測定入力パッド25を、初期電位VINI1を有するノードに、図示されないスイッチを介して短絡することで行ってもよい。
続いて、駆動回路24の出力アンプ46から測定出力パッド23に駆動電圧VDRV1が出力され、これにより、測定出力パッド23が電位VDRV1に駆動される(ステップS22)。言い換えれば、特性測定ソース線6Dの測定出力パッド23に接続されている端に、ステップ信号が出力される。詳細には、図19に示されているように、ステップ出力信号SSTEP1がアサートされると、駆動回路24の出力制御回路47から出力アンプ46の入力に駆動電圧VDRV1と同一の電圧が供給され、更に、駆動回路24の出力スイッチ45がオンされる。これにより、出力アンプ46から測定出力パッド23に駆動電圧VDRV1が出力され、測定出力パッド23が電位VDRV1に駆動される。
このとき、測定出力パッド23は、速やかに電位VDRV1に駆動されるが、測定入力パッド25の電位は、特性測定ソース線6C、6D及びブリッジ配線8による遅延により、測定出力パッド23より遅れて電位VDRV1に駆動される。以下に述べるステップS23〜S27の動作では、特性測定ソース線6C、6D及びブリッジ配線8で発生する遅延時間が測定される。
詳細には、図18に示されているように、ステップ出力信号SSTEP1のアサートに応答して、カウンタがカウント動作を開始する(ステップS23)。
その一方で、A/Dコンバータ91は、クロック信号CLKに同期して特性測定ソース線6Cから出力される出力信号に対してアナログ−デジタル変換を行い、該出力信号の電圧レベルに対応する値を示すようにデジタル波形データDA/Dを生成する(ステップS24)。生成されたデジタル波形データDA/Dは、クロック信号CLKに同期してメモリ94に格納される(ステップS25)。
一致比較回路95は、A/Dコンバータ91から出力されたデジタル波形データDA/Dの値と、メモリ94から出力された一クロックサイクル前のデジタル波形データDA/Dの値とを比較する(ステップS26)。図19に示されているように、一致比較回路95の出力信号は、A/Dコンバータ91から出力されたデジタル波形データDA/Dの値と、メモリ94から出力された一クロックサイクル前のデジタル波形データDA/Dの値が一致するとアサートされる。ステップS24〜S26の動作は、一致比較回路95の出力信号がアサートされるまで繰り返して行われる。
一致比較回路95の出力信号がアサートされると、カウンタ96は、カウント動作をストップする(ステップS27)。この時点でカウンタ96によって保持されているカウント値は、特性測定ソース線6C、6D及びブリッジ配線8における遅延時間に対応している。カウンタ96に保持されているカウント値は、遅延量出力DDELAY1としてコンパレータ98に出力される。
更に、コンパレータ98により、カウンタ96から出力された遅延量出力DDELAY1の値とメモリ97によって保持されている基準値DREF1とが比較される(ステップS28)。この動作は、測定された遅延時間(特性測定ソース線6C、6D及びブリッジ配線8における遅延時間の実測値)と基準遅延時間とを比較することと等価である。
測定された遅延時間が基準遅延時間よりも遅い場合、即ち、遅延量出力DDELAY1が基準値DREF1よりも大きい場合、コントロールロジック回路99においてフラグFLAG_Aがセットされる(即ち、“1”に設定される)と共に、コントロールロジック回路99により、駆動回路24の出力アンプ46の駆動力が増加されるように駆動力調整用レジスタ93に保持されている駆動力指定値DDRV2が変更される(ステップS29)。その後、手順がステップS22に戻ってステップS22〜S27の動作が再度行われ、その後、測定された遅延時間と基準遅延時間との比較(ステップS28)が行われる。
ステップS28において、測定された遅延時間が基準遅延時間よりも早いと判断された場合、即ち、遅延量出力DDELAY1の値が基準値DREF1よりも小さい場合、コントロールロジック回路99において、フラグFLAG_Aがセットされているか(即ち、フラグFLAG_Aが“1”に設定されているか)が判断される(ステップS30)。フラグFLAG_Aがセットされていない場合、即ち、特性測定ソース線6C、6D及びブリッジ配線8における遅延時間が一度も基準遅延時間よりも遅くなっていない場合、コントロールロジック回路55により、駆動回路24の出力アンプ46の駆動力が減少されるように駆動力調整用レジスタ93に保持されている駆動力指定値DDRV2が変更される(ステップS31)。その後、手順がステップS22に戻ってステップS22〜S27の動作が再度行われ、その後、測定された遅延時間と基準遅延時間との比較(ステップS28)が行われる。
ステップS30においてフラグFLAG_Aがセットされていると判断された場合、この時点で駆動力指定値DDRV2によって指定されている駆動力は、特性測定ソース線6C、6D及びブリッジ配線8における遅延時間が基準遅延時間に近くなるような適正な駆動力である。そこで、出力アンプ42の駆動力を指定する駆動力指定値DDRV1が、駆動力指定値DDRV2に応じて設定される(ステップS32)。最も簡便には、駆動力指定値DDRV1が駆動力指定値DDRV2と同一値に設定される。これにより、ソース駆動回路22の出力アンプ42の駆動力の最適化が完了する。
以上の手順によれば、ソース線6の遅延特性に応じてソース駆動回路22の出力アンプ42の駆動力を適正に設定することができる。
(第3の実施形態)
図20は、本発明の第3の実施形態における液晶表示装置101の全体構成を示すブロック図である。第3の実施形態では、液晶表示装置101に、液晶表示パネル1に加え、タッチパネル103が搭載される。タッチパネル103は、液晶表示パネル1に隣接して設けられる。また、ソースドライバICに、タッチパネル103の駆動及びタッチパネル103への接触の検知のための処理を行う機能が搭載される。以下では、第3の実施形態において使用されるソースドライバICを、TPC内蔵ソースドライバIC102と記載することにする。なお、図20の構成では、GIP回路5が集積化された液晶表示パネル1が図示されているが、第2の実施形態のように、ゲートドライバIC5Aが液晶表示パネル1に搭載されてもよい。
図20は、本発明の第3の実施形態における液晶表示装置101の全体構成を示すブロック図である。第3の実施形態では、液晶表示装置101に、液晶表示パネル1に加え、タッチパネル103が搭載される。タッチパネル103は、液晶表示パネル1に隣接して設けられる。また、ソースドライバICに、タッチパネル103の駆動及びタッチパネル103への接触の検知のための処理を行う機能が搭載される。以下では、第3の実施形態において使用されるソースドライバICを、TPC内蔵ソースドライバIC102と記載することにする。なお、図20の構成では、GIP回路5が集積化された液晶表示パネル1が図示されているが、第2の実施形態のように、ゲートドライバIC5Aが液晶表示パネル1に搭載されてもよい。
本実施形態のTPC内蔵ソースドライバIC102は、ソースドライバ部111と、タッチパネルコントローラ(TPC)部112と、MPU(micro control unit)113とを備えている。本実施形態では、ソースドライバ部111と、タッチパネルコントローラ部112と、MPU113とが、モノリシックに、即ち、一つの半導体チップに集積化されていることに留意されたい。
ソースドライバ部111は、液晶表示パネル1のソース線6を駆動する回路群を備えている。タッチパネルコントローラ部112は、タッチパネル103を駆動すると共に、タッチパネル103の電気的状態を示すデジタル情報を得る回路である。本実施形態では、タッチパネルコントローラ部112は、タッチパネル103の水平方向電極パターン104を駆動すると共に、水平方向電極パターン104と、垂直方向電極パターン105との間の容量を検知する機能を有している。ここで、水平方向電極パターン104とは、タッチパネル103の水平方向に延伸する電極パターンであり、垂直方向電極パターン105とは、タッチパネル103の垂直方向に延伸する電極パターンである。
図21は、ソースドライバ部111の構成を示すブロック図である。ソースドライバ部111は、図15に図示された第2の実施形態のソースドライバIC2の構成と類似した構成を有しているが、遅延算出ブロック26BにはA/Dコンバータ91が設けられていない点で相違する。後述されるように、特性測定ソース線6Cから測定入力パッド25に入力される出力信号の波形を示すデジタル波形データDA/Dの生成には、タッチパネルコントローラ部112に設けられたA/Dコンバータが用いられる。
図22は、タッチパネルコントローラ部112の構成の詳細を示すブロック図である。タッチパネルコントローラ部112は、Yドライバ121と、Xセンサ122と、キャリブレーションRAM(random access memory)123と、セレクタ124と、スイッチ125と、A/Dコンバータ126と、スイッチ127と、スキャンRAM128とを備えている。
Yドライバ121は、水平方向電極パターン104にそれぞれに接続されており、接続された水平方向電極パターン104に駆動パルスを供給する。Yドライバ121は順次に動作され、これにより、複数の水平方向電極パターン104に順次に駆動パルスが供給されることになる。
Xセンサ122は、垂直方向電極パターン105にそれぞれに接続されており、接続された垂直方向電極パターン105の電圧に対応する信号レベルを有する検出信号を取り込む。ある水平方向電極パターン104に駆動パルスが供給された時の各垂直方向電極パターン105の電圧は、当該水平方向電極パターン104と各垂直方向電極パターン105の間の容量に依存する。よって、各垂直方向電極パターン105の電圧に対応する信号レベルを有する検出信号を取り込むことで、当該水平方向電極パターン104と各垂直方向電極パターン105の間の容量の情報(容量情報)を得ることができることになる。
より具体的には、Xセンサ122は、補正回路122aと、積分回路122bと、サンプルホールド回路122cとを備えている。補正回路122aは、キャリブレーションRAM123に記憶されているキャリブレーションデータによって、取り込まれた検出信号を補正する。積分回路122bは、補正回路122aの出力信号を積分する。サンプルホールド回路122cは、積分回路122bの出力に発生した電圧を取り込んで保持する。
キャリブレーションRAM123は、水平方向電極パターン104と各垂直方向電極パターン105の組み合わせのそれぞれについて、補正回路122aでの補正に用いるキャリブレーションデータを記憶する。
セレクタ124は、Xセンサ122の出力信号を選択し、選択された出力信号を出力する。
A/Dコンバータ126は、2つの役割を有している。第1に、A/Dコンバータ126は、セレクタ124によって選択されたXセンサ122の出力信号に対してアナログ−デジタル変換を行う。Xセンサ122の出力信号は、タッチパネル103の電気的状態を示すアナログ信号であるから、A/Dコンバータ126は、タッチパネル103の電気的状態を示すアナログ信号に対してアナログ−デジタル変換を行ってタッチパネル103の電気的状態を示すデジタルデータを生成する機能を有していることになる。第2に、A/Dコンバータ126は、第2の実施形態と同様に、特性測定ソース線6Cから測定入力パッド25に入力される出力信号の波形を示すデジタル波形データDA/Dを生成する。スイッチ125、127は、上述されたA/Dコンバータ126の動作を切り替えるために、A/Dコンバータ126の入力、出力の接続先を切り替える。スイッチ125は、セレクタ124の出力と測定入力パッド25の一方をA/Dコンバータ126の入力に接続する。スイッチ127は、A/Dコンバータ126の出力を、スキャンRAM128とソースドライバ部111の駆動力調整ロジック回路92のうちの一方に接続する。
一般に、A/Dコンバータは回路規模が大きく、A/Dコンバータを搭載することは、半導体チップの面積を増大させることになる。そこで、本実施形態では、A/Dコンバータ126が、タッチパネル103の電気的状態を示すデジタル情報の生成と、特性測定ソース線6Cから測定入力パッド25に入力される出力信号の波形を示すデジタル波形データDA/Dの生成とに兼用され、これにより、高機能のTPC内蔵ソースドライバIC102の実現と回路規模の増大の抑制が図られている。
スキャンRAM128は、A/Dコンバータ126から出力されたデジタルデータを、水平方向電極パターン104と垂直方向電極パターン105との間の容量を示すデジタルデータであるデジタル容量情報として保存する。
本実施形態では、タッチパネルコントローラ部112は、下記の動作によって、各水平方向電極パターン104と各垂直方向電極パターン105との間のデジタル容量情報を取得する。選択された水平方向電極パターン104に接続されたYドライバ121から該水平方向電極パターン104に駆動パルスが供給される。駆動パルスが供給されると、該水平方向電極パターン104と各垂直方向電極パターン105の間の容量が充電され、各垂直方向電極パターン105に電圧が発生する。この結果、各垂直方向電極パターン105の電圧に対応する信号レベルを有する検出信号が各Xセンサ122の補正回路122aに取り込まれる。補正回路122aに取り込まれた検出信号は、キャリブレーションRAM123に記憶されているキャリブレーションデータによって補正され、積分回路122bに送られる。駆動パルスの供給と、Xセンサ122への検出信号の取り込みとが複数回行われ、該水平方向電極パターン104と該垂直方向電極パターン105の間の容量に対応する電圧が積分回路122bの出力に発生する。積分回路122bの出力に発生した電圧は、サンプルホールド回路122cに取り込まれる。更に、セレクタ124によってXセンサ122の出力信号(即ち、サンプルホールド回路122cの出力信号)が順次に選択され、選択されたXセンサ122の出力信号が、A/Dコンバータ126に供給される。A/Dコンバータ126は、選択されたXセンサ122の出力信号に対してアナログ−デジタル変換を行う。このアナログ−デジタル変換によって得られたデジタルデータが、デジタル容量情報としてスキャンRAM128に書き込まれる。スキャンRAM128に書き込まれたデジタル容量情報は、順次にMPU113に読み出され、MPU113での処理に用いられる。
MPU113は、タッチパネルコントローラ部112からタッチパネル103の電気的状態を示すデジタル情報を取得し、そのデジタル情報から、タッチパネル103への物体の接触の態様を検出する機能を有している。本実施形態では、MPU113は、タッチパネルコントローラ部112のスキャンRAM128からデジタル容量情報を読み出し、物体(例えば、ユーザの指)との接触があったタッチパネル103の座標を計算する。更に、MPU113は、計算したタッチパネル103の座標から、タッチパネル103へのタッチ動作(即ち、ユーザによってタッチパネル103になされた操作)を検出し、検出したタッチ動作の態様を示すタッチパネル検出データを生成する。
本実施形態では、A/Dコンバータ126が、ソース駆動回路22の出力アンプ42の駆動力の調整におけるデジタル波形データDA/Dの生成と、タッチパネル103の電気的状態を示すアナログ信号に対してアナログ−デジタル変換を行うことによるタッチパネル103の電気的状態を示すデジタルデータの生成とに兼用される。
詳細には、ソース駆動回路22の出力アンプ42の駆動力の調整が行われる場合、スイッチ125によって測定入力パッド25がA/Dコンバータ126の入力に接続され、更に、スイッチ127によってA/Dコンバータ126の出力が遅延算出ブロック26Bの駆動力調整ロジック回路92の入力に接続される。
更に、特性測定ソース線6C、6Dが所定の初期電位VINI1(最も典型的には、共通電位VCOM(即ち、対向電極14の電位))に設定されると共に、遅延算出ブロック26Bの駆動力調整用レジスタ93に保持されている駆動力指定値DDRV2が初期値に設定される。駆動力指定値DDRV2は、駆動回路24の出力アンプ46の駆動力を指定する値であるから、これは、出力アンプ46の駆動力に対して初期設定を行うことと等価である。
更に、ソース線6の遅延特性の測定が行われる。具体的には、まず、ステップ出力信号SSTEP1がアサートされる。ステップ出力信号SSTEP1がアサートされると、駆動回路24の出力制御回路47から出力アンプ46の入力に駆動電圧VDRV1と同一の電圧が供給され、更に、駆動回路24の出力スイッチ45がオンされる。これにより、出力アンプ46から測定出力パッド23に駆動電圧VDRV1が出力され、測定出力パッド23が電位VDRV1に駆動される。
このとき、測定出力パッド23は、速やかに電位VDRV1に駆動されるが、測定入力パッド25の電位は、特性測定ソース線6C、6D及びブリッジ配線8による遅延により、測定出力パッド23より遅れて電位VDRV1に駆動される。
その一方で、A/Dコンバータ126は、ステップ出力信号SSTEP1がアサートされた後、クロック信号CLKに同期して特性測定ソース線6Cから出力される出力信号に対してアナログ−デジタル変換を行い、特性測定ソース線6Cから出力される出力信号の各時刻における該出力信号の電圧レベルを示す一連のデータであるデジタル波形データDA/Dを逐次に出力する。デジタル波形データDA/Dは、特性測定ソース線6Cから出力される出力信号の波形を示す時系列データである。
遅延算出ブロック26Aの駆動力調整ロジック回路92は、A/Dコンバータ126によって生成されたデジタル波形データDA/Dに応じて、ソース駆動回路22の出力アンプ42の駆動力を指定する駆動力指定値DDRV1を算出する。詳細には、駆動力調整ロジック回路92は、デジタル波形データDA/Dから駆動力指定値DDRV2によって指定された駆動力が適正な範囲であると判断した場合、駆動力指定値DDRV2で指定された駆動力と同一の駆動力を指定するように駆動力指定値DDRV1を算出する。この場合、例えば、駆動力指定値DDRV2と同一の値を駆動力指定値DDRV1に設定してもよい。一方、デジタル波形データDA/Dから駆動力指定値DDRV2によって指定された駆動力が不十分であると判断した場合、駆動力調整ロジック回路92は、駆動力指定値DDRV2で指定された駆動力よりも高い駆動力を指定するように駆動力指定値DDRV1を算出する。また、デジタル波形データDA/Dから駆動力指定値DDRV2によって指定された駆動力が過剰であると判断した場合、駆動力調整ロジック回路92は、駆動力指定値DDRV1で指定された駆動力よりも低い駆動力を指定するように駆動力指定値DDRV1を算出する。
以上の動作によれば、ソース線6の遅延特性に応じてソース駆動回路22の出力アンプ42の駆動力を適正に設定することができる。
なお、駆動力調整ロジック回路92の構成としては、例えば、図17に図示されているような、デジタル波形データDA/Dから特性測定ソース線6C、6Dとブリッジ配線8の遅延時間を測定する構成を用いてもよい。この場合のソース駆動回路22の出力アンプ42の駆動力の調節の動作は、タッチパネルコントローラ部112に設けられたA/Dコンバータ126が用いられる点を除けば、図18、図19を参照して説明したとおりである。
一方、タッチパネル103への物体の接触の態様を検出する処理(タッチ処理)が行われる場合、スイッチ125によってセレクタ124の出力がA/Dコンバータ126の入力に接続され、更に、スイッチ127によってA/Dコンバータ126の出力がスキャンRAM128の入力に接続される。このとき、A/Dコンバータ126は、セレクタ124によって選択されたXセンサ122の出力信号に対してアナログ−デジタル変換を行う。Xセンサ122の出力信号は、タッチパネル103の電気的状態を示すアナログ信号であるから、A/Dコンバータ126は、タッチパネル103の電気的状態を示すアナログ信号に対してアナログ−デジタル変換を行ってタッチパネル103の電気的状態を示すデジタルデータを生成する機能を有していることになる。タッチパネルコントローラ部112は、上述された動作によって、各水平方向電極パターン104と各垂直方向電極パターン105との間のデジタル容量情報を取得してスキャンRAM128に格納する。MPU113は、スキャンRAM128からデジタル容量情報を読み出し、デジタル容量情報に基づいてタッチ動作の態様を示すタッチパネル検出データを生成する。
なお、上述の実施形態では、A/Dコンバータ126がタッチパネルコントローラ部112に設けられているが、A/Dコンバータ126が設けられる位置は、TPC内蔵ソースドライバIC102の内部において様々に変更可能である。例えば、A/Dコンバータ126は、ソースドライバ部111に設けられてもよい。
ソース駆動回路22の出力アンプ42の駆動力の調整は、様々なタイミングで実施され得る。例えば、図23に図示されているように、TPC内蔵ソースドライバIC102がスリープアウトする毎に(即ち、TPC内蔵ソースドライバIC102がスリープ状態から通常動作状態に復帰する毎に)、ソース駆動回路22の出力アンプ42の駆動力の調整が行われてもよい。図23では、TPC内蔵ソースドライバIC102がスリープ状態にある期間が記号"Sleep in"で図示されており、通常動作状態にある期間が、記号"Sleep in"で図示されている。
この場合、一実施形態では、TPC内蔵ソースドライバIC102がスリープ状態から脱してパワーオンシーケンスが実行されている期間(図23においては、記号"Power on"によって示されている)に、ソース駆動回路22の出力アンプ42の駆動力の調整が行われてもよい。この場合、パワーオンシーケンスの特定期間において、A/Dコンバータ126が特性測定ソース線6Cから出力される出力信号の波形を示すデジタル波形データDA/Dを生成するために用いられる。ソース駆動回路22の出力アンプ42の駆動力は、デジタル波形データDA/Dに基づいて調節される。その後、画像の液晶表示パネル1への表示が開始されると、A/Dコンバータ126は、タッチパネル103への物体の接触の態様を検出するタッチ処理のために使用される。
ソース駆動回路22の出力アンプ42の駆動力の調整は、各フレーム期間のタッチ処理が行われていない期間に行われてもよい。例えば、図24に図示されているように、タッチ処理(タッチパネル103への物体の接触の態様を検出する処理)が各フレーム期間の表示期間において行われ、帰線期間において行われない場合には、ソース駆動回路22の出力アンプ42の駆動力の調整は、帰線期間の特定期間において行われてもよい。この場合、該特定期間において、A/Dコンバータ126が特性測定ソース線6Cから出力される出力信号の波形を示すデジタル波形データDA/Dを生成するために用いられる。
また、図25に図示されているように、タッチ処理が各フレーム期間において分割して行われ、帰線期間の一部においてタッチ処理が行われる場合、ソース駆動回路22の出力アンプ42の駆動力の調整は、帰線期間のタッチ処理が行われない特定期間において行われてもよい。この場合、該特定期間において、A/Dコンバータ126が特性測定ソース線6Cから出力される出力信号の波形を示すデジタル波形データDA/Dを生成するために用いられる。
以上に説明されているように、本実施形態では、A/Dコンバータ126が、タッチパネル103の電気的状態を示すデジタル情報の生成と、特性測定ソース線6Cから測定入力パッド25に入力される出力信号の波形を示すデジタル波形データDA/Dの生成とに兼用され、これにより、高機能のTPC内蔵ソースドライバIC102の実現と回路規模の増大の抑制が図られている。
以上には、本発明の実施形態が具体的に記述されているが、本発明は、上記の実施形態に限定されると解釈してはならない。本発明が様々な変更と共に実施され得ることは、当業者には自明的であろう。例えば、上述の実施形態には、液晶表示パネルを備えた液晶表示装置が記述されているが、本発明は、他の表示パネル(例えば、OLED(organic light emitting diode)表示パネルやプラズマ表示パネル)を備える表示装置にも適用可能であることは当業者には容易に理解されよう。
1 :液晶表示パネル
2 :ソースドライバIC
3 :アプリケーションプロセッサ
4 :画素配置領域
5 :GIP回路
5A :ゲートドライバIC
6 :ソース線
6A、6B:ダミーソース線
6C、6D:特性測定ソース線
7 :ゲート線
7A、7B:ダミーゲート線
7C、7D:特性測定ゲート線
8、9 :ブリッジ配線
10 :液晶表示装置
11 :副画素
13 :画素電極
14 :対向電極
21、21i:ソース出力
22 :ソース駆動回路
23 :測定出力パッド
24 :駆動回路
25 :測定入力パッド
26、26A、26B:遅延算出ブロック
31、31i :ゲート出力
32 :ゲート駆動回路
33 :測定出力パッド
34 :駆動回路
35 :測定入力パッド
36 :遅延算出ブロック
41、41i :出力スイッチ
42、42i :出力アンプ
43、43i :D/Aコンバータ
44 :駆動力制御回路
45 :出力スイッチ
46 :出力アンプ
47 :出力制御回路
48 :駆動力制御回路
51 :コンパレータ
52 :カウンタ
53 :メモリ
54 :コンパレータ
55 :コントロールロジック回路
56 :駆動力調整用レジスタ
61 :差動段
62 :出力段
63 :負側電源線
64 :正側電源線
65 :可変カレントミラー
66 :制御ロジック回路
67 :負側電源線
68 :正側電源線
691〜693:スイッチ
701〜703:スイッチ
72、72i :出力回路
73 :ゲート制御回路
74 :駆動力制御回路
76 :出力回路
78 :駆動力制御回路
81 :コンパレータ
82 :カウンタ
83 :メモリ
84 :コンパレータ
85 :コントロールロジック回路
86 :駆動力調整用レジスタ
91 :A/Dコンバータ
92 :駆動力調整ロジック回路
93 :駆動力調整用レジスタ
94 :メモリ
95 :一致比較回路
96 :カウンタ
97 :メモリ
98 :コンパレータ
99 :コントロールロジック回路
101 :液晶表示装置
102 :TPC内蔵ソースドライバIC
103 :タッチパネル
104 :水平方向電極パターン
105 :垂直方向電極パターン
111 :ソースドライバ部
112 :タッチパネルコントローラ部
113 :MPU
121 :Yドライバ
122 :Xセンサ
122a:補正回路
122b:積分回路
122c:サンプルホールド回路
123 :キャリブレーションRAM
124 :セレクタ
125 :スイッチ
126 :A/Dコンバータ
127 :スイッチ
128 :スキャンRAM
MN11〜MN13、MN21〜MN25、MN41〜MN47:NMOSトランジスタ
MP11〜MP13、MP21〜MP25、MP41〜MP47:PMOSトランジスタ
2 :ソースドライバIC
3 :アプリケーションプロセッサ
4 :画素配置領域
5 :GIP回路
5A :ゲートドライバIC
6 :ソース線
6A、6B:ダミーソース線
6C、6D:特性測定ソース線
7 :ゲート線
7A、7B:ダミーゲート線
7C、7D:特性測定ゲート線
8、9 :ブリッジ配線
10 :液晶表示装置
11 :副画素
13 :画素電極
14 :対向電極
21、21i:ソース出力
22 :ソース駆動回路
23 :測定出力パッド
24 :駆動回路
25 :測定入力パッド
26、26A、26B:遅延算出ブロック
31、31i :ゲート出力
32 :ゲート駆動回路
33 :測定出力パッド
34 :駆動回路
35 :測定入力パッド
36 :遅延算出ブロック
41、41i :出力スイッチ
42、42i :出力アンプ
43、43i :D/Aコンバータ
44 :駆動力制御回路
45 :出力スイッチ
46 :出力アンプ
47 :出力制御回路
48 :駆動力制御回路
51 :コンパレータ
52 :カウンタ
53 :メモリ
54 :コンパレータ
55 :コントロールロジック回路
56 :駆動力調整用レジスタ
61 :差動段
62 :出力段
63 :負側電源線
64 :正側電源線
65 :可変カレントミラー
66 :制御ロジック回路
67 :負側電源線
68 :正側電源線
691〜693:スイッチ
701〜703:スイッチ
72、72i :出力回路
73 :ゲート制御回路
74 :駆動力制御回路
76 :出力回路
78 :駆動力制御回路
81 :コンパレータ
82 :カウンタ
83 :メモリ
84 :コンパレータ
85 :コントロールロジック回路
86 :駆動力調整用レジスタ
91 :A/Dコンバータ
92 :駆動力調整ロジック回路
93 :駆動力調整用レジスタ
94 :メモリ
95 :一致比較回路
96 :カウンタ
97 :メモリ
98 :コンパレータ
99 :コントロールロジック回路
101 :液晶表示装置
102 :TPC内蔵ソースドライバIC
103 :タッチパネル
104 :水平方向電極パターン
105 :垂直方向電極パターン
111 :ソースドライバ部
112 :タッチパネルコントローラ部
113 :MPU
121 :Yドライバ
122 :Xセンサ
122a:補正回路
122b:積分回路
122c:サンプルホールド回路
123 :キャリブレーションRAM
124 :セレクタ
125 :スイッチ
126 :A/Dコンバータ
127 :スイッチ
128 :スキャンRAM
MN11〜MN13、MN21〜MN25、MN41〜MN47:NMOSトランジスタ
MP11〜MP13、MP21〜MP25、MP41〜MP47:PMOSトランジスタ
Claims (17)
- 表示パネルと、
ドライバ
とを具備し、
前記表示パネルは、
第1端が前記ドライバに接続され、第1方向に延伸するように配置された第1配線、第2配線及び第3配線と、
前記第1配線に接続され、画像の表示に用いられる複数の第1副画素と、
前記第2配線及び前記第3配線に接続され、画像の表示に用いられない複数の第2副画素と、
前記第2配線及び前記第3配線の前記第1端と反対の第2端又は第2端の近傍において前記第2配線と前記第3配線を接続するブリッジ配線
とを具備し、
前記ドライバは、
前記第1配線を駆動する第1駆動回路と、
前記第2配線の前記第1端を駆動する第2駆動回路と、
前記第3配線の前記第1端から第1出力信号を受け取り、前記第1出力信号の波形に応答して前記第1駆動回路の駆動力を制御する駆動力制御部
とを具備する
表示装置。 - 請求項1に記載の表示装置であって、
前記駆動力制御部は、前記第2配線、前記第3配線及び前記ブリッジ配線で発生する遅延時間に応答して前記第1駆動回路の駆動力を制御する
表示装置。 - 請求項2に記載の表示装置であって、
前記第2駆動回路は、制御信号のアサートに応答して前記第2配線の前記第1端を駆動し、
前記駆動力制御部は、
前記第1出力信号の電圧レベルと所定の閾値電位とを比較するコンパレータと、
前記制御信号のアサートに応答してカウント動作を開始し、前記コンパレータから出力される第2出力信号に応答してカウント動作を停止するカウンタと、
前記カウント動作が停止された時点で前記カウンタに保持されているカウント値に応じて前記第1駆動回路の駆動力を制御するコントロールロジック回路
とを備える
表示装置。 - 請求項2に記載の表示装置であって、
前記第2駆動回路は、制御信号のアサートに応答して前記第2配線の前記第1端を駆動し、
前記駆動力制御部は、
前記第1出力信号に対してアナログ−デジタル変換を行ってデジタル波形データを生成するA/Dコンバータと、
前記デジタル波形データを遅延して出力する遅延部と、
前記A/Dコンバータから受け取った前記デジタル波形データと前記遅延部から出力された前記デジタル波形データとを比較する一致比較回路と、
前記制御信号のアサートに応答してカウント動作を開始し、前記一致比較回路から出力される第2出力信号に応答してカウント動作を停止するカウンタと、
前記カウント動作が停止された時点で前記カウンタに保持されているカウント値に応じて前記第1駆動回路の駆動力を制御するコントロールロジック回路
とを備える
表示装置。 - 請求項1に記載の表示装置であって、
前記駆動力制御部は、
前記第1出力信号に対してアナログ−デジタル変換を行い、前記第1出力信号の各時刻における電圧レベルを示すデジタル波形データを生成するA/Dコンバータと、
前記デジタル波形データに応答して前記第1駆動回路の駆動力を制御するコントロールロジック回路
とを具備する
表示装置。 - 請求項5に記載の表示装置であって、
更に、タッチパネルを具備し、
前記A/Dコンバータが、前記タッチパネルの電気的状態を示すアナログ信号に対してアナログ−デジタル変換を行って前記タッチパネルの電気的状態を示すデジタルデータを生成するために使用される
表示装置。 - 請求項3又は4に記載の表示装置であって、
前記第1駆動回路と前記第2駆動回路とが同一の構成を有し、
前記駆動力制御部は、
前記カウント動作が停止された時点で前記カウンタに保持されているカウント値と基準値との比較を行って前記第2駆動回路の駆動力が最適かを判断し、前記第2駆動回路の駆動力が最適であると判断した場合、前記第2駆動回路の駆動力に応じて前記第1駆動回路の駆動力を設定する
表示装置。 - 請求項1乃至7のいずれかに記載の表示装置であって、
前記表示パネルは、更に、
前記第1方向に延伸するように設けられた第1ダミー配線及び第2ダミー配線と、
前記第1ダミー配線及び前記第2ダミー配線に接続され、画像の表示に用いられない複数の第3副画素
とを備え、
前記第1配線、前記第2配線、前記第3配線、前記第1ダミー配線及び前記第2ダミー配線は、前記第1方向に垂直な第2方向に並んで配置され、
前記第1配線、前記第2配線及び前記第3配線は、前記第1ダミー配線及び前記第2ダミー配線の間に設けられている
表示装置。 - 請求項8に記載の表示装置であって、
前記第2配線及び前記第3配線は、前記第1ダミー配線に隣接して設けられている
表示装置。 - 請求項1乃至9のいずれかに記載の表示装置であって、
前記表示パネルは液晶表示パネルであり、
前記第1配線はソース線である
表示装置。 - 請求項1乃至9のいずれかに記載の表示装置であって、
前記表示パネルは液晶表示パネルであり、
前記第1配線はゲート線である
表示装置。 - 第1方向に延伸するように配置された第1配線、第2配線及び第3配線と、
前記第1配線に接続され、画像の表示に用いられる複数の第1副画素と、
前記第2配線及び前記第3配線に接続され、画像の表示に用いられない複数の第2副画素と、
前記第2配線及び前記第3配線の第1端又は第1端の近傍において前記第2配線と前記第3配線を接続するブリッジ配線
とを備える表示パネルを駆動するドライバであって、
前記第1配線を駆動する第1駆動回路と、
前記第2配線の前記第1端と反対の第2端にステップ信号を入力するように構成された第2駆動回路と、
前記第3配線の前記第1端と反対の第3端から第1出力信号を受け取り、前記第1出力信号の波形に応答して前記第1駆動回路の駆動力を制御する駆動力制御部
とを具備する
表示パネルドライバ。 - 請求項12に記載の表示パネルドライバであって、
前記駆動力制御部は、前記第2配線、前記第3配線及び前記ブリッジ配線で発生する遅延時間に応答して前記第1駆動回路の駆動力を制御する
表示パネルドライバ。 - 請求項13に記載の表示パネルドライバであって、
前記第2駆動回路は、制御信号のアサートに応答して前記第2配線の前記第2端を駆動し、
前記駆動力制御部は、
前記第1出力信号の電圧レベルと所定の閾値電位とを比較するコンパレータと、
前記制御信号のアサートに応答してカウント動作を開始し、前記コンパレータから出力される第2出力信号に応答してカウント動作を停止するカウンタと、
前記カウント動作が停止された時点で前記カウンタに保持されているカウント値に応じて前記第1駆動回路の駆動力を制御するコントロールロジック回路
とを備える
表示パネルドライバ。 - 請求項13に記載の表示パネルドライバであって、
前記第2駆動回路は、制御信号のアサートに応答して前記第2配線の前記第1端を駆動し、
前記駆動力制御部は、
前記第1出力信号に対してアナログ−デジタル変換を行ってデジタル波形データを生成するA/Dコンバータと、
前記デジタル波形データを遅延して出力する遅延部と、
前記A/Dコンバータから受け取った前記デジタル波形データと前記遅延部から出力された前記デジタル波形データとを比較する一致比較回路と、
前記制御信号のアサートに応答してカウント動作を開始し、前記一致比較回路から出力される第2出力信号に応答してカウント動作を停止するカウンタと、
前記カウント動作が停止された時点で前記カウンタに保持されているカウント値に応じて前記第1駆動回路の駆動力を制御するコントロールロジック回路
とを備える
表示パネルドライバ。 - 請求項12に記載の表示パネルドライバであって、
前記駆動力制御部は、
前記第1出力信号に対してアナログ−デジタル変換を行い、前記第1出力信号の各時刻における電圧レベルを示すデジタル波形データを生成するA/Dコンバータと、
前記デジタル波形データに応答して前記第1駆動回路の駆動力を制御するコントロールロジック回路
とを具備する
表示パネルドライバ。 - 請求項16に記載の表示パネルドライバであって、
前記A/Dコンバータが、表示パネルに隣接して設けられるタッチパネルの電気的状態を示すアナログ信号に対してアナログ−デジタル変換を行って前記タッチパネルの電気的状態を示すデジタルデータを生成するために使用される
表示パネルドライバ。
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