JP2015184531A - 表示パネルドライバ及び表示装置 - Google Patents

Abstract

【課題】表示パネルの配線を駆動する駆動回路の駆動力を適正に調整するための技術を提供する。
【解決手段】表示パネルには、画像の表示に用いられる複数の副画素が接続された第１配線と、画像の表示に用いられない複数の副画素が接続された第２配線及び第３配線と、第２配線と第３配線を接続するブリッジ配線とが設けられる。ドライバは、第１配線を駆動する駆動回路を備えている。該駆動回路の駆動力は、第２配線を駆動したときに第３配線から出力される出力信号の波形に応じて制御される。
【選択図】図２

Description

本発明は、表示パネルドライバ及び表示装置に関し、特に、表示パネルに設けられた配線を駆動する駆動回路の駆動力の調整に関する。

液晶表示パネルその他の表示パネルのソース線（「信号線」、「データ線」とも呼ばれる）を駆動するソースドライバは、特定時間内で（例えば、各水平同期期間の表示期間内で）選択された画素に駆動電圧を書き込むことが要求される。高解像度の表示パネルでは、特定時間内で多くの画素に駆動電圧を書き込むことが要求されるから、各画素の駆動電圧の書き込みに割り振られる時間は短くなる。この場合、画素に駆動電圧を書き込む駆動回路（言い換えれば、ソース線を駆動する駆動回路）の駆動力は増大される必要がある。その一方で、ソース線を駆動する駆動回路の駆動力が過剰に大きいと、表示装置の消費電力が不必要に増大してしまう。消費電力の増大は、特に、消費電力の低減が要求される携帯機器において好ましくない。また、駆動回路の駆動力が過剰に大きいと、オーバーシュートが生じる可能性があり、過剰な駆動力は、この点においても好ましくない。

このような議論は、表示パネルのゲート線（「走査線」、「ディジット線」とも呼ばれる）を駆動するゲートドライバにも当てはまる。

このように、表示パネルに設けられた配線を駆動する駆動回路の駆動力は、適切に調節されることが望ましい。図１に、駆動回路の駆動力と、駆動波形（駆動される配線の電位の波形）と、消費電力の関係を示す。駆動回路の駆動力が小さいと、配線を駆動したときに該配線の電位が緩やかに遷移する。ただし、駆動回路の駆動力が小さい場合には、消費電力は小さい。逆に、駆動回路の駆動力が大きいと、配線を駆動したときに該配線の電位が急速に遷移する。ただし、駆動回路の駆動力が大きい場合には、消費電力は大きい。駆動回路の駆動力は、要求される駆動波形と消費電圧とを考慮して決定されることが望ましい。

一つの問題は、表示パネルの製造バラつきなどの要因により、駆動回路の適正な駆動力は変動し得るということである。表示パネルの製造バラつきにより、ソース線、ゲート線の遅延特性は変動し得る。これは、駆動回路の適正な駆動力は表示パネル毎に異なり得ることを意味している。よって、表示パネルドライバの設計、製造、又は検査において駆動回路を適切と考えられる駆動力に設定しても、その駆動力が、実際に表示装置に実装された表示パネルについて適正であるとは限らない。

なお、特開平１１−２４２２０５号公報は、ゲート信号ラインを延長させたダミー信号ラインとダミーソースラインとダミーＴＦＴ（thin film transistor）とΔＶ検値用ラインとを用いて最適な対向電極駆動信号を得る技術を開示している。

特開平１１−２４２２０５号公報

したがって、本発明の一つの目的は、表示パネルの配線を駆動する駆動回路の駆動力を適正に調整するための技術を提供することにある。

本発明の他の目的、課題及び新規な特徴は、以下の記載から明らかになるであろう。

本発明の一の観点では、表示装置が、表示パネルとドライバとを具備する。表示パネルには、画像の表示に用いられる複数の副画素が接続された第１配線と、画像の表示に用いられない複数の副画素が接続された第２配線及び第３配線と、第２配線と第３配線を接続するブリッジ配線とが設けられる。ドライバは、第１配線を駆動する駆動回路を備えている。該駆動回路の駆動力は、第２配線を駆動したときに第３配線から出力される出力信号の波形に応じて制御される。

本発明によれば、表示パネルの配線を駆動する駆動回路の駆動力を適正に調整するための技術が提供される。

駆動回路の駆動力と、駆動波形（駆動される配線の電位の波形）と、消費電力の関係を示す表である。 本発明の第１の実施形態の液晶表示装置の構成を示すブロック図である。 副画素の構成を概念的に示す回路図である。 第１の実施形態の液晶表示装置のソースドライバＩＣのうち、ソース線の遅延特性の測定、及び、ソース線の駆動に関連する回路部分の構成を概念的に示す図である。 第１の実施形態におけるソース駆動回路、駆動回路及び遅延算出ブロックの構成の例を示すブロック図である。 出力アンプの構成の一例を示す回路図である。 駆動力制御回路の構成の一例を示す回路図である。 第１の実施形態におけるソース駆動回路の出力アンプの駆動力を調節する手順を示すフローチャートである。 第１の実施形態における駆動回路及び遅延算出ブロックの動作を示すタイミングチャートである。 第１の実施形態の液晶表示装置の構成の変形例を示すブロック図である。 ゲート線を駆動する駆動回路の駆動力が調節可能に構成されたゲートドライバＩＣの構成の例を概念的に示す図である。 図１１のゲートドライバＩＣのゲート駆動回路、駆動回路及び遅延算出ブロックの構成の例を示すブロック図である。 図１１のゲートドライバＩＣのゲート駆動回路の出力回路の駆動力を調節する手順を示すフローチャートである。 図１１のゲートドライバＩＣにおける駆動回路及び遅延算出ブロックの動作を示すタイミングチャートである。 本発明の第２の実施形態におけるソース駆動回路、駆動回路及び遅延算出ブロックの構成の例を示すブロック図である。 第２の実施形態における駆動回路及び遅延算出ブロックの動作を示すタイミングチャートである。 第２の実施形態における遅延算出ブロックの駆動力調整ロジック回路の構成を具体的に示すブロック図である。 第２の実施形態におけるソース駆動回路の出力アンプの駆動力を調節する手順を示すフローチャートである。 第２の実施形態における駆動回路及び遅延算出ブロックの動作を示すタイミングチャートである。 本発明の第３の実施形態における液晶表示装置１０１の全体構成を示すブロック図である。 第３の実施形態におけるＴＰＣ内蔵ソースドライバＩＣのソースドライバ部の構成を示すブロック図である。 第３の実施形態におけるＴＰＣ内蔵ソースドライバＩＣのタッチパネルコントローラ部の構成の詳細を示すブロック図である。 第３の実施形態における、ソース駆動回路の出力アンプの駆動力の調整が行われる期間（Ａ／Ｄコンバータによってデジタル波形データが生成される期間）の一例を示すタイミングチャートである。 第３の実施形態における、ソース駆動回路の出力アンプの駆動力の調整が行われる期間（Ａ／Ｄコンバータによってデジタル波形データが生成される期間）の他の例を示すタイミングチャートである。 第３の実施形態における、ソース駆動回路の出力アンプの駆動力の調整が行われる期間（Ａ／Ｄコンバータによってデジタル波形データが生成される期間）の更に他の例を示すタイミングチャートである。

以下では、添付図面を参照しながら、本発明の具体的な実施形態を説明する。

（第１の実施形態）
図２は、本発明の第１の実施形態の液晶表示装置１０の構成を示すブロック図である。液晶表示装置１０は、液晶表示パネル１と、ソースドライバＩＣ２とを備えており、アプリケーションプロセッサ３から受け取った画像データ及び制御データに応答して液晶表示パネル１を駆動するように構成されている。

液晶表示パネル１は、画素配置領域４とＧＩＰ（gate in panel）回路５とを備えている。画素配置領域４には、複数のソース線６（信号線、データ線とも呼ばれる）と、複数のゲート線７（走査線、アドレス線とも呼ばれる）とが配置されると共に、副画素１１が行列に配置されている。ソース線６とゲート線７とは互いに直交するように設けられている。以下では、ゲート線７が延伸する方向を「水平方向」と呼び、ソース線６が延伸する方向を「垂直方向」と呼ぶことがある。垂直方向に延伸するソース線６は、水平方向に並んで配置され、水平方向に延伸するゲート線７は、垂直方向に並んで配置されている。各副画素１１は、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）のいずれかを表示するように構成されており、液晶表示パネル１の各画素は、それぞれ、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）を表示する３つの副画素１１で構成される。ＧＩＰ回路５は、ソースドライバＩＣ２から供給されるゲート制御信号Ｓ_ＧＩＰに応答してゲート線７を駆動する。ＧＩＰ回路５は、例えば、ＣＯＧ（circuit on glass）技術を用いて液晶表示パネル１に集積化される。

図３は、副画素１１の構成の例を示す回路図である。各副画素１１の構造を概念的に示す回路図である。各副画素１１は、ＴＦＴ（thin film transistor）１２と、画素電極１３とを備えている。ＴＦＴ１１は、そのソースがソース線６に接続され、ゲートがゲート線７に接続され、ドレインが画素電極１３に接続される。画素電極１３は、液晶表示パネル１の対向電極（共通電極とも呼ばれる）１４に対向するように設けられており、画素電極１３と対向電極１４の間には液晶が満たされている。なお、図３では、対向電極１４が副画素１１毎に設けられているように図示されているが、実際には、複数の副画素１１で共通の（最も典型的には、液晶表示パネル１全体で共通の）対向電極１４が設けられることは、当業者には容易に理解されよう。

図２を再度に参照して、画素配置領域４には、更に、２本のダミーソース線６Ａ、６Ｂと２本の特性測定ソース線６Ｃ、６Ｄとが設けられる。ダミーソース線６Ａ、６Ｂと特性測定ソース線６Ｃ、６Ｄとは、ソース線６と同様の構造を有しており、ソース線６と同様に副画素１１が接続される。ただし、ダミーソース線６Ａ、６Ｂと特性測定ソース線６Ｃ、６Ｄに接続された副画素１１は、画像の表示には使用されない。ダミーソース線６Ａ、６Ｂは、画素配置領域４の水平方向の両端の近傍に位置しており、ソース線６と特性測定ソース線６Ｃ、６Ｄは、ダミーソース線６Ａ、６Ｂの間に設けられている。ダミーソース線６Ａ、６Ｂは、液晶表示パネル１にソース線を形成するプロセスにおける加工の不均一性に対処するために設けられている。一般に、液晶表示パネルの上にソース線及びゲート線を形成するプロセスは、一般に、エッチングによって行われるが、エッチングによってソース線及びゲート線を形成する場合、両端に位置するソース線及びゲート線は、中間に位置するソース線及びゲート線と異なる寸法（例えば、幅）に形成されてしまう。これは、両端に位置するソース線及びゲート線は、中間に位置するソース線及びゲート線と特性が異なることを意味している。ダミーソース線６Ａ、６Ｂは、このような問題に対処するために設けられる。

加えて、画素配置領域４には、更に、２本のダミーゲート線７Ａ、７Ｂが設けられている。ダミーゲート線７Ａ、７Ｂは、ダミーソース線６Ａ、６Ｂと同様に、液晶表示パネル１にゲート線を形成するプロセスにおける加工の不均一性に対処するために設けられている。ダミーゲート線７Ａ、７Ｂは、画素配置領域４の垂直方向の両端の近傍に位置しており、ゲート線７は、ダミーゲート線７Ａ、７Ｂの間に設けられている。ダミーゲート線７Ａ、７Ｂは、ゲート線７と同様の構成を有しており、ゲート線７と同様に副画素１１が接続される。ただし、ダミーゲート線７Ａ、７Ｂに接続された副画素１１は、画像の表示には使用されない。

特性測定ソース線６Ｃ、６Ｄは、液晶表示パネル１の特性、特に、ソース線６の遅延特性を測定するために用いられる配線である。特性測定ソース線６Ｃ、６Ｄそれぞれの一端は、ソースドライバＩＣ２に接続されており、また、特性測定ソース線６Ｃ、６Ｄの、ソースドライバＩＣ２と反対側の端は、ブリッジ配線８によって接続されている。特性測定ソース線６ＤのソースドライバＩＣ２に接続された端に信号を入力すると特性測定ソース線６ＣのソースドライバＩＣ２に接続された端から信号が出力されることになる。本実施形態では、特性測定ソース線６Ｃ、６Ｄが隣接しており、このため、ブリッジ配線８の長さは、特性測定ソース線６Ｃ、６Ｄの長さと比べて非常に小さい。なお、ブリッジ配線８は、厳密に特性測定ソース線６Ｃ、６Ｄの端に接続される必要はなく、特性測定ソース線６Ｃ、６Ｄの端の近傍に接続されていてもよい。

後述されるように、本実施形態では、特性測定ソース線６ＤにソースドライバＩＣ２から出力されるステップ信号が入力され、更に、特性測定ソース線６Ｃから出力される出力信号の波形が観測される。ソースドライバＩＣ２のソース線６を駆動する駆動回路の駆動力は、該出力信号の波形に応答して調節され、これにより、ソース線６を駆動する駆動回路の駆動力が最適化される。

なお、図２の構成では、特性測定ソース線６Ｃ、６Ｄが、ダミーソース線６Ａに隣接して設けられているが、特性測定ソース線６Ｃ、６Ｄは、ダミーソース線６Ａ、６Ｂの間の任意の位置に設けられ得る。ただし、画像の表示に用いられない特性測定ソース線６Ｃ、６Ｄが画素配置領域４の中央付近の位置に設けられると、画素配置領域４に表示された画像において、特性測定ソース線６Ｃ、６Ｄが設けられた位置に線が視認され得る。よって、特性測定ソース線６Ｃ、６Ｄは、ダミーソース線６Ａ又は６Ｂに隣接して設けられることが好ましい。

図４は、ソースドライバＩＣ２のうち、特性測定ソース線６Ｃから出力される出力波形の観測、及び、ソース線６の駆動に関連する回路部分の構成を概念的に示す図である。ソースドライバＩＣ２は、ソース出力２１と、ソース駆動回路２２と、測定出力パッド２３と、駆動回路２４と、測定入力パッド２５と、遅延算出ブロック２６とを備えている。ソース出力２１は、ソース線６に接続される外部接続パッドである。なお、ソース出力２１を互いに区別する場合には、添字が付されることがある。図２には、２つのソース出力２１_１、２１_２のみが図示されているが、実際には、多くのソース出力が設けられる。ソース駆動回路２２は、ソース出力２１に接続されたソース線６を駆動する。

測定出力パッド２３は、特性測定ソース線６Ｄに接続される外部接続パッドであり、駆動回路２４は、測定出力パッド２３に接続された特性測定ソース線６Ｄを駆動する。後述されるように、駆動回路２４は、ソース線６の遅延特定の測定において特性測定ソース線６Ｄにステップ信号を供給するために用いられる。

測定入力パッド２５は、特性測定ソース線６Ｃに接続される外部接続パッドであり、遅延算出ブロック２６は、測定入力パッド２５に接続された特性測定ソース線６Ｃから出力される出力信号の波形を観測する。遅延算出ブロック２６は、特性測定ソース線６Ｃから出力される出力信号の波形に応答してソース駆動回路２２がソース線６を駆動する駆動力を調節する駆動力制御部として機能する。

本実施形態では、遅延算出ブロック２６は、特性測定ソース線６Ｃから出力される出力信号の波形から得られる情報として、ソース線６の遅延特性を測定する。ソース線６の遅延特性は、ソース駆動回路２２がソース線６を駆動する駆動力を適正に調節するために有用な情報である。

より具体的には、遅延算出ブロック２６は、特性測定ソース線６Ｃ、６Ｄ及びブリッジ配線８で発生する遅延時間を測定する。ここで、特性測定ソース線６Ｃ、６Ｄを接続するブリッジ配線８の長さは、特性測定ソース線６Ｃ、６Ｄの長さと比べて非常に小さいため、実質的には、遅延算出ブロック２６は、特性測定ソース線６Ｃ、６Ｄで発生する遅延時間を測定することになる。そして、特性測定ソース線６Ｃ、６Ｄは、ソース線６と同様の構造を有しており、且つ、ソース線６と同様に副画素１１が接続されているから、画像の表示に用いられるソース線６を模擬している。よって、特性測定ソース線６Ｃ、６Ｄで発生する遅延時間は、画像の表示に用いられるソース線６の遅延特性を反映しており、該遅延時間に応じてソース駆動回路２２がソース線６を駆動する駆動力を調節することにより、駆動力を適切に調節することができる。

なお、図２、図４では、駆動回路２４が特性測定ソース線６Ｄを駆動し、遅延算出ブロック２６が特性測定ソース線６Ｃから出力される出力信号の波形を観測する構成が図示されているが、駆動回路２４が特性測定ソース線６Ｃを駆動し、遅延算出ブロック２６が特性測定ソース線６Ｄから出力される出力信号の波形を観測する構成でもよい。

図５は、ソース駆動回路２２、駆動回路２４及び遅延算出ブロック２６の構成の例を示すブロック図である。ソース駆動回路２２は、出力スイッチ４１と、出力アンプ４２と、Ｄ／Ａコンバータ４３と、駆動力制御回路４４とを備えている。なお、出力スイッチ４１を互いに区別する場合には、添字が付されることがある。図５には、２つの出力スイッチ４１_１、４１_２のみが図示されている。出力アンプ４２とＤ／Ａコンバータ４３についても同様に、出力アンプ４２及びＤ／Ａコンバータ４３を互いに区別する場合には、添字が付されることがある。

出力スイッチ４１は、出力アンプ４２の出力とソース出力２１の間に接続されており、制御信号Ｓ_ＳＷに応答して出力アンプ４２の出力とソース出力２１とを電気的に接続し、又は、切り離す。出力スイッチ４１は、ソース出力２１に接続されたソース線６が駆動されるときに出力アンプ４２をソース出力２１に電気的に接続する。

出力アンプ４２は、Ｄ／Ａコンバータ４３から受け取った階調電圧に対応する（基本的には同一の）電圧を出力する。出力アンプ４２は、電圧フォロアとして構成されている。出力アンプ４２から出力される電圧が、ソース線６を駆動する駆動電圧として用いられる。後述されるように、出力アンプ４２は、その駆動力が調節可能に構成されている。

Ｄ／Ａコンバータ４３は、デジタルデータである画像データに対してデジタル−アナログ変換を行い、画像データに示された各副画素１１の階調に対応する階調電圧（アナログ電圧である）を出力する。

駆動力制御回路４４は、ソース駆動回路２２の各出力アンプ４２の駆動力を制御する。後述されるように、本実施形態では、駆動力制御回路４４は、各出力アンプ４２に供給されるバイアス電圧を調節することにより、各出力アンプ４２の駆動力を制御する。駆動力制御回路４４による駆動力の制御は、遅延算出ブロック２６から供給される駆動力指定値Ｄ_ＤＲＶ１に応じて行われる。ここで、駆動力指定値Ｄ_ＤＲＶ１は、出力アンプ４２の駆動力を指定する値である。

ソース駆動回路２２は、概略的には、下記のような動作により、ソース線６を駆動する。ソース線６の駆動が行われる場合、出力スイッチ４１がオン状態に設定される。更に、Ｄ／Ａコンバータ４３_ｉ（ｉ＝１、２、・・・）にソース出力２１_ｉに接続されたソース線６に接続された副画素１１の階調を示す画像データＤｉが入力され、Ｄ／Ａコンバータ４３_ｉは、画像データＤ_ｉに示された階調に対応する階調電圧を出力する。出力アンプ４２_ｉは、Ｄ／Ａコンバータ４３_ｉから受け取った階調電圧に対応する（基本的には同一の）駆動電圧を出力する。出力アンプ４２_ｉから出力された駆動電圧は、ソース出力２１_ｉに接続されたソース線６に出力され、更に、該ソース線６に接続され且つ選択されたゲート線７に対応する副画素１１に書き込まれる。

駆動回路２４は、出力スイッチ４５と、出力アンプ４６と、出力制御回路４７と、駆動力制御回路４８とを備えている。出力スイッチ４５は、出力アンプ４６の出力と測定出力パッド２３の間に接続されており、出力制御回路４７から供給される制御信号に応答して出力アンプ４６の出力と測定出力パッド２３とを電気的に接続し、又は、切り離す。出力スイッチ４５は、測定出力パッド２３に接続された特性測定ソース線６Ｄが駆動されるときに出力アンプ４６を測定出力パッド２３に電気的に接続する。

出力アンプ４６は、電圧フォロアとして構成されており、出力制御回路４７から受け取った電圧に対応する（基本的には同一の）電圧を出力する。出力アンプ４６は、ソース駆動回路２２の出力アンプ４２と同一の構成を有している。後述されるように、出力アンプ４６は、その駆動力が調節可能に構成されている。

出力制御回路４７は、ステップ出力信号Ｓ_{ＳＴＥＰ１}に応答して出力スイッチ４５及び出力アンプ４２を制御する。ここで、ステップ出力信号Ｓ_{ＳＴＥＰ１}は、特性測定ソース線６Ｄにステップ信号を出力することを指示する制御信号である。詳細には、特性測定ソース線６Ｃ、６Ｄ及びブリッジ配線８で発生する遅延時間の測定の際にステップ出力信号Ｓ_{ＳＴＥＰ１}がアサートされると、出力制御回路４７は、所定の電圧を出力アンプ４６の入力に供給し、更に、出力スイッチ４５がオンされる。これにより、ステップ信号が、出力アンプ４６から測定出力パッド２３を介して特性測定ソース線６Ｄに供給される。

駆動力制御回路４８は、出力アンプ４６の駆動力を制御する。後述されるように、本実施形態では、駆動力制御回路４８は、出力アンプ４６に供給されるバイアス電圧を調節することにより、出力アンプ４６の駆動力を制御する。駆動力制御回路４８による駆動力の制御は、遅延算出ブロック２６から供給される駆動力指定値Ｄ_ＤＲＶ２に応じて行われる。駆動力指定値Ｄ_ＤＲＶ２は、出力アンプ４６の駆動力を指定する値である。

遅延算出ブロック２６は、コンパレータ５１と、カウンタ５２と、メモリ５３と、コンパレータ５４と、コントロールロジック回路５５と、駆動力調整用レジスタ５６とを備えている。

コンパレータ５１は、測定入力パッド２５を介して特性測定ソース線６Ｃから出力される出力信号を受け取り、受け取った出力信号の電圧レベルを所定の閾値電位Ｖ_ＲＥＦ１と比較する。コンパレータ５１の出力信号は、特性測定ソース線６Ｃから出力される出力信号の電圧レベルと閾値電位Ｖ_ＲＥＦ１との比較結果に対応している。本実施形態では、コンパレータ５１は、特性測定ソース線６Ｃから出力される出力信号の電圧レベルが閾値電位Ｖ_ＲＥＦ１より高い場合、出力信号をアサートする。

カウンタ５２は、クロック信号ＣＬＫをカウントし（即ち、クロック信号ＣＬＫに同期してカウンタ５２が保持するカウント値をカウントアップし）、該カウント値をコンパレータ５４の一方の入力に出力する。カウンタ５２のカウント動作の開始は、ステップ出力信号Ｓ_{ＳＴＥＰ１}によって制御され、ステップ出力信号Ｓ_{ＳＴＥＰ１}がアサートされると、カウンタ５２は、カウント動作を開始する。一方、カウンタ５２のカウント動作の停止は、コンパレータ５１の出力信号によって制御され、コンパレータ５１の出力信号がアサートされると、カウンタ５２はカウント動作を停止する。上述のように、コンパレータ５１の出力信号は、特性測定ソース線６Ｃから出力される出力信号の電圧レベルが閾値電位Ｖ_ＲＥＦ１よりも高くなるとアサートされるので、結果として、特性測定ソース線６Ｃから出力される出力信号の電圧レベルが閾値電位Ｖ_ＲＥＦ１よりも高くなると、カウンタ５２はカウント動作を停止することになる。

カウンタ５２がカウント動作を停止した時点のカウント値は、特性測定ソース線６Ｃ、６Ｄとブリッジ配線８の遅延時間に対応している。特性測定ソース線６Ｃ、６Ｄとブリッジ配線８の遅延時間が長いと、カウント動作を停止した時点のカウント値は増大し、特性測定ソース線６Ｃ、６Ｄとブリッジ配線８の遅延時間が短いと、カウント動作を停止した時点のカウント値は減少する。カウンタ５２は、カウント動作を停止した時点のカウント値を遅延量出力Ｄ_{ＤＥＬＡＹ１}としてコンパレータ５４に供給する。後述されるように、ソース駆動回路２２の出力アンプ４２の駆動力は、特性測定ソース線６Ｃ、６Ｄとブリッジ配線８の遅延時間、即ち、遅延量出力Ｄ_{ＤＥＬＡＹ１}に基づいて調節される。

メモリ５３は、特性測定ソース線６Ｃ、６Ｄとブリッジ配線８の基準遅延時間（所望の遅延時間）に対応する基準値Ｄ_ＲＥＦ１を保持する。メモリ５３に保持される基準遅延時間は、ユーザによって設定される。詳細には、基準値Ｄ_ＲＥＦ１を記述したユーザ設定データＤ_{ＵＳＥＲ１}が外部から（例えば、アプリケーションプロセッサ３から）ソースドライバＩＣ２に与えられ、そのユーザ設定データＤ_{ＵＳＥＲ１}に記述された基準値Ｄ_ＲＥＦ１がメモリ５３に書き込まれる。

コンパレータ５４は、カウンタ５２から受け取った遅延量出力Ｄ_{ＤＥＬＡＹ１}とメモリ５３から受け取った基準値Ｄ_ＲＥＦ１を比較する。コンパレータ５４の出力信号は、遅延量出力Ｄ_{ＤＥＬＡＹ１}と基準値Ｄ_ＲＥＦ１との比較結果に対応している。

コントロールロジック回路５５は、コンパレータ５４の出力信号に応答して、駆動力調整用レジスタ５６に保持されるレジスタ値を増減する。駆動力調整用レジスタ５６に保持されるレジスタ値は、ソース駆動回路２２の出力アンプ４２の駆動力を指定する駆動力指定値Ｄ_ＤＲＶ１と、駆動回路２４の出力アンプ４６の駆動力を指定する駆動力指定値Ｄ_ＤＲＶ２を含んでいる。駆動力指定値Ｄ_ＤＲＶ１は、ソース駆動回路２２の駆動力制御回路４４に供給され、駆動力指定値Ｄ_ＤＲＶ２は、駆動回路２４の駆動力制御回路４８に供給される。

図６は、出力アンプ４２の構成の一例を示す回路図である。出力アンプ４２は、差動段６１と出力段６２とを備えている。

差動段６１は、ＰＭＯＳトランジスタＭＰ１１〜ＭＰ１３と、ＮＭＯＳトランジスタＭＮ１１〜ＭＮ１３とを備えている。

ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２は、差動トランジスタ対を構成している。ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２のソースは、差動段６１のノードＮ１１に共通に接続され、ドレインは、それぞれ、出力段６２のノードＮ２３、Ｎ２４に接続されている。ＰＭＯＳトランジスタＭＰ１１のゲートは、入力端子ＩＮに接続され、ＰＭＯＳトランジスタＭＰ１２のゲートは出力端子ＯＵＴに接続されている。

ＰＭＯＳトランジスタＭＰ１３は、一定の電流Ｉ２をＰＭＯＳトランジスタＭＰ１１、ＭＰ１２で構成される差動トランジスタ対に供給する定電流源として動作する。ＰＭＯＳトランジスタＭＰ１３のソースは、電源電位Ｖ_ＤＤを有する正側電源線６４に接続され、ドレインは、ノードＮ１１（即ち、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２のソース）に接続されている。ＰＭＯＳトランジスタＭＰ１３のゲートには、バイアス電圧ＢＩＰ１が供給される。

ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２は、もう一つの差動トランジスタ対を構成している。ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２のソースは、差動段６１のノードＮ１２に共通に接続され、ドレインは、それぞれ、出力段６２のノードＮ２１、Ｎ２２に接続されている。ＮＭＯＳトランジスタＭＮ１１のゲートは、入力端子ＩＮに接続され、ＮＭＯＳトランジスタＭＮ１２のゲートは出力端子ＯＵＴに接続されている。

ＮＭＯＳトランジスタＭＮ１３は、一定の電流Ｉ３をＮＭＯＳトランジスタＭＮ１１、ＭＮ１２で構成される差動トランジスタ対に供給する定電流源として動作する。ＮＭＯＳトランジスタＭＮ１３のソースは、接地電位Ｖ_ＳＳを有する負側電源線６３に接続され、ドレインは、ノードＮ１２（即ち、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２のソース）に接続されている。ＮＭＯＳトランジスタＭＮ１３のゲートには、バイアス電圧ＢＩＮ１が供給される。

出力段６２は、ＰＭＯＳトランジスタＭＰ２１〜ＭＰ２５と、ＮＭＯＳトランジスタＭＮ２１〜ＭＮ２５とを備えている。

ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２は、カレントミラーを構成している。ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２のソースは、正側電源線６４に共通に接続され、ドレインは、それぞれ、ノードＮ２１、Ｎ２２に接続されている。ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２のゲートは、ノードＮ２２（即ち、ＰＭＯＳトランジスタＭＰ２２のドレイン）に共通に接続されている。

ＮＭＯＳトランジスタＭＮ２１、ＭＮ２２は、もう一つのカレントミラーを構成している。ＮＭＯＳトランジスタＭＮ２１、ＭＮ２２のソースは、負側電源線６３に共通に接続され、ドレインは、それぞれ、ノードＮ２３、Ｎ２４に接続されている。ＮＭＯＳトランジスタＭＮ２１、ＭＮ２２のゲートは、ノードＮ２４（即ち、ＮＭＯＳトランジスタＭＮ２２のドレイン）に共通に接続されている。

ＰＭＯＳトランジスタＭＰ２３とＮＭＯＳトランジスタＭＮ２３は、ノードＮ２１、Ｎ２３の間に接続された浮遊電流源を構成している。ＰＭＯＳトランジスタＭＰ２３のソース及びＮＭＯＳトランジスタＭＮ２３のドレインは、ノードＮ２１に共通に接続されており、ＰＭＯＳトランジスタＭＰ２３のドレイン及びＮＭＯＳトランジスタＭＮ２３のソースは、ノードＮ２３に共通に接続されている。

ＰＭＯＳトランジスタＭＰ２４とＮＭＯＳトランジスタＭＮ２４は、ノードＮ２２、Ｎ２４の間に接続された浮遊電流源を構成している。ＰＭＯＳトランジスタＭＰ２４のソース及びＮＭＯＳトランジスタＭＮ２４のドレインは、ノードＮ２２に共通に接続されており、ＰＭＯＳトランジスタＭＰ２４のドレイン及びＮＭＯＳトランジスタＭＮ２４のソースは、ノードＮ２４に共通に接続されている。

これらの２つの浮遊電流源を流れる電流は、ＰＭＯＳトランジスタＭＰ２３、ＭＰ２４のゲートに供給されるバイアス電圧ＢＩＰ２と、ＮＭＯＳトランジスタＭＮ２３、ＭＮ２４のゲートに供給されるバイアス電圧ＢＩＮ２によって決定される。

ＰＭＯＳトランジスタＭＰ２５とＮＭＯＳトランジスタＭＮ２５は、出力端子ＯＵＴを出力する出力トランジスタとして動作する。ＰＭＯＳトランジスタＭＰ２５は、そのソースが正側電源線６４に接続され、ドレインが出力端子ＯＵＴに接続され、ゲートがノードＮ２１に接続されている。ＮＭＯＳトランジスタＭＮ２５は、そのソースが負側電源線６３に接続され、ドレインが出力端子ＯＵＴに接続され、ゲートがノードＮ２３に接続されている。

出力アンプ４２_ｉの入力端子ＩＮには、Ｄ／Ａコンバータ４３_ｉから出力された階調電圧が入力され、出力端子ＯＵＴから出力された電圧は、ソース出力２１_ｉに接続されたソース線６を駆動する駆動電圧として用いられる。

出力アンプ４６も出力アンプ４２と同一の構成を有している。ただし、出力アンプ４６においては、入力端子ＩＮに出力制御回路４７から受け取った電圧が入力され、出力端子ＯＵＴから出力された電圧は、測定出力パッド２３に接続された特性測定ソース線６Ｄに供給される。

一実施形態では、出力アンプ４２、４６の駆動力の制御は、出力アンプ４２、４６のＰＭＯＳトランジスタＭＰ１３、ＮＭＯＳトランジスタＭＮ１３にそれぞれ供給されるバイアス電圧ＢＩＰ１、ＢＩＮ１を制御することで行われる。バイアス電圧ＢＩＰ１を制御することによってＰＭＯＳトランジスタＭＰ１３を流れる電流Ｉ２（即ち、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２で構成される差動トランジスタ対に供給される電流）が調節され、また、バイアス電圧ＢＩＮ１を制御することによってＮＭＯＳトランジスタＭＮ１３を流れる電流Ｉ３（即ち、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２で構成される差動トランジスタ対から引き出される電流）が調節される。駆動力制御回路４４は、出力アンプ４２に供給されるバイアス電圧ＢＩＰ１、ＢＩＮ１を制御することによって出力アンプ４２の駆動力を制御し、同様に、駆動力制御回路４８は、出力アンプ４６に供給されるバイアス電圧ＢＩＰ１、ＢＩＮ１を制御することによって出力アンプ４６の駆動力を制御する。

図７は、バイアス電圧ＢＩＰ１、ＢＩＮ１を制御するように構成された駆動力制御回路４４の構成の例を示す図である。なお、駆動力制御回路４４は、バイアス電圧ＢＩＰ１、ＢＩＮ１に加え、バイアス電圧ＢＩＰ２、ＢＩＮ２を供給する機能も有している。駆動力制御回路４４は、ＰＭＯＳトランジスタＭＰ４１〜ＭＰ４７と、ＮＭＯＳトランジスタＭＮ４１、ＭＮ４４〜ＭＮ４７と、可変カレントミラー６５と、制御ロジック回路６６とを備えている。

ＮＭＯＳトランジスタＭＮ４１は、定電流源として機能する。ＮＭＯＳトランジスタＭＮ４１のソースは、接地電位Ｖ_ＳＳを有する負側電源線６７に接続され、ＮＭＯＳトランジスタＭＮ４１のゲートには、制御バイアス電圧Ｖ_ＣＴＲＬが供給される。

ＰＭＯＳトランジスタＭＰ４１、ＭＰ４２は、カレントミラーを構成している。ＰＭＯＳトランジスタＭＰ４１、ＭＰ４２のソースは、正側電源線６８に共通に接続されており、ゲートは、ＰＭＯＳトランジスタＭＰ４１のドレインに共通に接続されている。ＰＭＯＳトランジスタＭＰ４１のドレインは、ＮＭＯＳトランジスタＭＮ４１のドレインに接続され、ＰＭＯＳトランジスタＭＰ４２のドレインは、ノードＮ３１（後述される可変カレントミラー６５の入力ノード）に接続されている。

可変カレントミラー６５は、ノードＮ３１に流れ込む電流に比例する電流Ｉ１をノードＮ３２に生成する。ここで、可変カレントミラー６５は、ミラー比が調節可能であるように構成されており、電流Ｉ１は、該ミラー比によって調節可能である。

詳細には、可変カレントミラー６５は、ＮＭＯＳトランジスタＭＮ４２−１〜ＭＮ４２−３と、スイッチ６９_１〜６９_３と、ＮＭＯＳトランジスタＭＮ４３−１〜ＭＮ４３−３と、スイッチ７０_１〜７０_３とを備えている。ＮＭＯＳトランジスタＭＮ４２−１〜ＭＮ４２−３、ＭＮ４３−１〜ＭＮ４３−３のゲートは、ノードＮ３１に共通に接続されている。ＮＭＯＳトランジスタＭＮ４２−１とスイッチ６９_１は、ノードＮ３１と負側電源線６７の間に直列に接続され、第１の電流調節レッグ（leg）を構成している。同様に、ＮＭＯＳトランジスタＭＮ４２−２とスイッチ６９_２は、ノードＮ３１と負側電源線６７の間に直列に接続されて第２の電流調節レッグを構成し、ＮＭＯＳトランジスタＭＮ４２−３とスイッチ６９_３は、ノードＮ３１と負側電源線６７の間に直列に接続されて第３の調節レッグを構成している。第１〜第３の電流調節レッグは、ノードＮ３１と負側電源線６７の間に並列に接続されている。更に、ＮＭＯＳトランジスタＭＮ４３−１とスイッチ７０_１は、ノードＮ３２と負側電源線６７の間に直列に接続され、第４の電流調節レッグを構成している。同様に、ＮＭＯＳトランジスタＭＮ４３−２とスイッチ７０_２は、ノードＮ３１と負側電源線６７の間に直列に接続されて第５の電流調節レッグを構成し、ＮＭＯＳトランジスタＭＮ４３−３とスイッチ７０_３は、ノードＮ３２と負側電源線６７の間に直列に接続されて第６の調節レッグを構成している。

このように構成された可変カレントミラー６５のミラー比は、ＮＭＯＳトランジスタＭＮ４２−１〜ＭＮ４２−３のうち接続されたスイッチ（６９_１〜６９_３）がオンになっているＮＭＯＳトランジスタのゲート幅の和と、ＮＭＯＳトランジスタＭＮ４３−１〜ＭＮ４３−３のうち接続されたスイッチ（７０_１〜７０_３）がオンになっているＮＭＯＳトランジスタのゲート幅の和との比で決定される。よって、スイッチ６９_１〜６９_３、７０_１〜７０_３のオンオフを制御することによって、可変カレントミラー６５のミラー比、即ち、電流Ｉ１を調節することができる。

なお、図７では、スイッチ６９_１〜６９_３が、ＮＭＯＳトランジスタＭＮ４２−１〜ＭＮ４２−３のソースと負側電源線６７の間に接続された構成が図示されているが、スイッチ６９_１〜６９_３は、ノードＮ３１とＮＭＯＳトランジスタＭＮ４２−１〜ＭＮ４２−３のドレインの間に接続されていてもよい。同様に、図７では、スイッチ７０_１〜７０_３が、ＮＭＯＳトランジスタＭＮ４３−１〜ＭＮ４３−３のソースと負側電源線６７の間に接続された構成が図示されているが、スイッチ７０_１〜７０_３は、ノードＮ３２とＮＭＯＳトランジスタＭＮ４３−１〜ＭＮ４３−３のドレインの間に接続されていてもよい。

ＰＭＯＳトランジスタＭＰ４３、ＭＰ４４は、電流Ｉ１に応答してバイアス電圧ＢＩＰ１を生成するカレントミラーを構成している。ＰＭＯＳトランジスタＭＰ４３、ＭＰ４４のソースは、正側電源線６８に共通に接続されており、ゲートは、ＰＭＯＳトランジスタＭＰ４３のドレインに共通に接続されている。ＰＭＯＳトランジスタＭＰ４３のドレインは、可変カレントミラー６５のノードＮ３２に接続されている。ＰＭＯＳトランジスタＭＰ４３のドレインに生成される電圧が、バイアス電圧ＢＩＰ１として出力される。上述のように、電流Ｉ１は、可変カレントミラー６５のミラー比によって制御されるから、結果として、バイアス電圧ＢＩＰ１も、可変カレントミラー６５のミラー比によって制御されることになる。

ＮＭＯＳトランジスタＭＮ４４は、ダイオード接続されており、電流Ｉ１に応答してバイアス電圧ＢＩＮ１を生成するために用いられる。ＮＭＯＳトランジスタＭＮ４４のソースは、負側電源線６７に接続され、ドレインはＰＭＯＳトランジスタＭＰ４４のドレインに接続されている。ＮＭＯＳトランジスタＭＮ４４のゲートは、そのドレインに接続されており、ＮＭＯＳトランジスタＭＮ４４のゲートに生成される電圧が、バイアス電圧ＢＩＮ１として出力される。上述のように、電流Ｉ１は、可変カレントミラー６５のミラー比によって制御されるから、結果として、バイアス電圧ＢＩＮ１も、可変カレントミラー６５のミラー比によって制御されることになる。

ＰＭＯＳトランジスタＭＰ４５〜ＭＮ４７及びＮＭＯＳトランジスタＭＮ４５〜ＭＮ４７は、ノードＮ３１の電位から、出力アンプ４２の出力段６２に供給されるバイアス電圧ＢＩＰ２、ＢＩＮ２を生成する回路部分を構成している。ＮＭＯＳトランジスタＭＮ４５は、ソースが負側電源線６７に接続され、ゲートがノードＮ３１に接続されており、ドレインがＰＭＯＳトランジスタＭＰ４７のドレインに接続されている。ＰＭＯＳトランジスタＭＰ４５、ＭＰ４６は、カレントミラーを構成している。ＰＭＯＳトランジスタＭＰ４５、ＭＰ４６のソースは、正側電源線６８に共通に接続されており、ゲートはＰＭＯＳトランジスタＭＰ４５のドレインに共通に接続されている。ＰＭＯＳトランジスタＭＰ４７は、ソースがＰＭＯＳトランジスタＭＰ４５のドレインに接続され、ドレインがＮＭＯＳトランジスタＭＮ４５のドレインに接続されている。ＰＭＯＳトランジスタＭＰ４７は、ダイオード接続されており、ゲートがそのドレインに接続されている。ＰＭＯＳトランジスタＭＰ４７のゲートに生成される電圧が、バイアス電圧ＢＩＰ２として出力される。ＮＭＯＳトランジスタＭＮ４６は、ドレインがＰＭＯＳトランジスタＭＰ４６のドレインに接続され、ソースがＮＭＯＳトランジスタＭＮ４７のドレインに接続されている。ＮＭＯＳトランジスタＭＮ４６は、ダイオード接続されており、そのゲートがドレインに接続されている。ＮＭＯＳトランジスタＭＮ４６のゲートに生成される電圧が、バイアス電圧ＢＩＮ２として出力される。ＮＭＯＳトランジスタＭＮ４７もダイオード接続されており、そのゲートがドレインに接続されている。ＮＭＯＳトランジスタＭＮ４７のソースは、負側電源線６７に接続されている。

制御ロジック回路６６は、遅延算出ブロック２６から供給される駆動力指定値Ｄ_ＤＲＶ１に応じて可変カレントミラー６５のミラー比を調節し、これにより、出力アンプ４２の駆動力を制御する。制御ロジック回路６６は、駆動力指定値Ｄ_ＤＲＶ１に応じてスイッチ６９_１〜６９_３、７０_１〜７０_３のオンオフを制御し、これにより、可変カレントミラー６５のミラー比を調節する。上述のように、可変カレントミラー６５のミラー比に応じてバイアス電圧ＢＩＰ１、ＢＩＮ１が制御され、結果として、出力アンプ４２の駆動力が制御される。

本実施形態では、駆動力制御回路４８は、駆動力制御回路４４と同一の構成を有している。この場合、駆動力制御回路４８は、駆動力指定値Ｄ_ＤＲＶ２に応じてスイッチ６９_１〜６９_３、７０_１〜７０_３のオンオフを制御し、これにより、可変カレントミラー６５のミラー比を調節する。上述のように、可変カレントミラー６５のミラー比に応じてバイアス電圧ＢＩＰ１、ＢＩＮ１が制御され、結果として、出力アンプ４６の駆動力が制御される。

出力アンプ４２、４６の駆動力の制御は、上記の手法には限定されず、また、駆動力制御回路４４、４８の構成も、上記の構成には限定されない。例えば、出力アンプ４２のＰＭＯＳトランジスタＭＰ１３を流れる電流Ｉ２の調節は、出力アンプ４２のＰＭＯＳトランジスタＭＰ１３と駆動力制御回路４４のＰＭＯＳトランジスタＭＰ４３とで構成されるカレントミラーのミラー比を調節することで実現してもよい。この場合、出力アンプ４２のＰＭＯＳトランジスタＭＰ１３と駆動力制御回路４４のＰＭＯＳトランジスタＭＰ４３とで構成されるカレントミラーを、可変カレントミラー６５と同様に構成してもよい。例えば、出力アンプ４２のＰＭＯＳトランジスタＭＰ１３の代わりにそれぞれが直列に接続されたＰＭＯＳトランジスタとスイッチとを備えた複数の電流調節レッグを設け、ＰＭＯＳトランジスタＭＰ４３の代わりにそれぞれが直列に接続されたＰＭＯＳトランジスタとスイッチとを備えた複数の電流調節レッグを設け、各電流調節レッグのスイッチを制御することでミラー比を制御してもよい。

同様に、出力アンプ４２のＮＭＯＳトランジスタＭＮ１３を流れる電流Ｉ３の調節は、出力アンプ４２のＮＭＯＳトランジスタＭＮ１３と駆動力制御回路４４のＮＭＯＳトランジスタＭＮ４４とで構成されるカレントミラーのミラー比を調節することで実現してもよい。この場合、出力アンプ４２のＮＭＯＳトランジスタＭＮ１３と駆動力制御回路４４のＮＭＯＳトランジスタＭＮ４４とで構成されるカレントミラーを、可変カレントミラー６５と同様に構成してもよい。例えば、出力アンプ４２のＮＭＯＳトランジスタＭＮ１３の代わりにそれぞれが直列に接続されたＮＭＯＳトランジスタとスイッチとを備えた複数の電流調節レッグを設け、ＮＭＯＳトランジスタＭＮ４３の代わりにそれぞれが直列に接続されたＮＭＯＳトランジスタとスイッチとを備えた複数の電流調節レッグを設け、各電流調節レッグのスイッチを制御することでミラー比を制御してもよい。

また、出力アンプ４２、４６の出力トランジスタの実効的なゲート幅を調節して出力インピーダンスを調整し、これにより、出力アンプ４２、４６の駆動力を調節してもよい。より具体的には、出力アンプ４２、４６の出力段６２のＰＭＯＳトランジスタＭＰ２５の代わりにそれぞれが直列に接続されたＰＭＯＳトランジスタとスイッチとを備えた複数の電流調節レッグを設け、ＮＭＯＳトランジスタＭＮ２５の代わりにそれぞれが直列に接続されたＮＭＯＳトランジスタとスイッチとを備えた複数の電流調節レッグを設け、各電流調節レッグのスイッチを制御することで出力アンプ４２、４６の駆動力を制御してもよい。

続いて、本実施形態のソースドライバＩＣ２の動作、特に、ソース駆動回路２２の出力アンプ４２の駆動力を調節するための駆動回路２４、遅延算出ブロック２６の動作について詳細に説明する。

図８は、遅延算出ブロック２６がソース駆動回路２２の出力アンプ４２の駆動力を調節する手順を示すフローチャートであり、図９は、本実施形態における駆動回路２４及び遅延算出ブロック２６の動作を示すタイミングチャートである。

本実施形態では、特性測定ソース線６Ｄの測定出力パッド２３に接続されている端にステップ信号が入力されたときに、特性測定ソース線６Ｃの測定入力パッド２５に接続されている端から出力される出力信号の波形に応じて出力アンプ４２の駆動力が調整される。具体的には、特性測定ソース線６Ｃから出力される出力信号から特性測定ソース線６Ｃ、６Ｄ及びブリッジ配線８における遅延時間が算出され、特性測定ソース線６Ｃ、６Ｄ及びブリッジ配線８における遅延時間に応じて出力アンプ４２の駆動力が調整される。本実施形態では、特性測定ソース線６Ｃ、６Ｄ及びブリッジ配線８における遅延時間が、メモリ５３に設定された基準値Ｄ_ＲＥＦ１に対応する基準遅延時間に近い値になるように出力アンプ４２の駆動力が調整される。以下、本実施形態における出力アンプ４２の駆動力を調節する手順を説明する。

本実施形態における出力アンプ４２の駆動力を調節する手順では、まず、初期化が行われる（ステップＳ０１）。初期化においては、まず、遅延算出ブロック２６の駆動力調整用レジスタ５６に保持されている駆動力指定値Ｄ_ＤＲＶ２が初期値に設定される。駆動力指定値Ｄ_ＤＲＶ２は、駆動回路２４の出力アンプ４６の駆動力を指定する値であるから、これは、出力アンプ４６の駆動力に対して初期設定を行うことと等価である。更に、遅延算出ブロック２６のコントロールロジック回路５５のフラグＦＬＡＧ＿Ａがリセットされる（フラグＦＬＡＧ＿Ａが“０”に設定される）と共に、カウンタ５２が初期化される。ここで、フラグＦＬＡＧ＿Ａは、以下の手順において、特性測定ソース線６Ｃ、６Ｄ及びブリッジ配線８における遅延時間が一度でも基準遅延時間よりも遅くなったかを示すフラグである。後述のように、特性測定ソース線６Ｃ、６Ｄ及びブリッジ配線８における遅延時間が基準遅延時間よりも遅くなると、フラグＦＬＡＧ＿Ａがセットされる（即ち、“１”に設定される）。

加えて、特性測定ソース線６Ｃ、６Ｄが所定の初期電位Ｖ_ＩＮＩ１（最も典型的には、共通電位Ｖ_ＣＯＭ（即ち、対向電極１４の電位））に設定される。特性測定ソース線６Ｃ、６Ｄの初期電位Ｖ_ＩＮＩ１への設定は、例えば、測定出力パッド２３及び測定入力パッド２５を、初期電位Ｖ_ＩＮＩ１を有するノードに、図示されないスイッチを介して短絡することで行ってもよい。また、他の手法としては、駆動回路２４の出力アンプ４６によって特性測定ソース線６Ｃ、６Ｄを所定の初期電位Ｖ_ＩＮＩ１（例えば、接地電位Ｖ_ＳＳや階調電圧のうち最も低い電圧）に駆動してもよい。この場合、出力制御回路４７は、出力スイッチ４５をオンした状態で出力アンプ４６の入力を初期電位Ｖ_ＩＮＩ１に対応する電位（典型的には、初期電位Ｖ_ＩＮＩ１と同一の電位）に駆動する。この手法は、初期電位Ｖ_ＩＮＩ１を有するノード（例えば、共通電位Ｖ_ＣＯＭを有するライン）に特性測定ソース線６Ｃ、６Ｄを短絡するスイッチが不要であり、回路構成の簡素化という観点で好適である。

続いて、駆動回路２４の出力アンプ４６から測定出力パッド２３に駆動電圧Ｖ_ＤＲＶ１が出力され、これにより、測定出力パッド２３が電位Ｖ_ＤＲＶ１に駆動される（ステップＳ０２）。出力アンプ４６から測定出力パッド２３に出力される駆動電圧Ｖ_ＤＲＶ１は、最終的に測定出力パッド２３が駆動される電位Ｖ_ＤＲＶ１が初期電位Ｖ_ＩＮＩ１よりも高いように調節される。言い換えれば、特性測定ソース線６Ｄの測定出力パッド２３に接続されている端に、ステップ信号が出力される。詳細には、図９に示されているように、ステップ出力信号Ｓ_{ＳＴＥＰ１}がアサートされると、駆動回路２４の出力制御回路４７から出力アンプ４６の入力に駆動電圧Ｖ_ＤＲＶ１と同一の電圧が供給され、更に、駆動回路２４の出力スイッチ４５がオンされる。これにより、出力アンプ４６から測定出力パッド２３に駆動電圧Ｖ_ＤＲＶ１が出力され、測定出力パッド２３が電位Ｖ_ＤＲＶ１に駆動される。

このとき、測定出力パッド２３は、速やかに電位Ｖ_ＤＲＶ１に駆動されるが、測定入力パッド２５の電位は、特性測定ソース線６Ｃ、６Ｄ及びブリッジ配線８による遅延により、測定出力パッド２３より遅れて電位Ｖ_ＤＲＶ１に駆動される。以下に述べるステップＳ０３〜Ｓ０５の動作では、特性測定ソース線６Ｃ、６Ｄ及びブリッジ配線８で発生する遅延時間が測定される。

詳細には、図８に示されているように、ステップ出力信号Ｓ_{ＳＴＥＰ１}のアサートに応答して、カウンタ５２がカウント動作を開始する（ステップＳ０３）。

一方で、コンパレータ５１は、測定入力パッド２５の電位と所定の閾値電位Ｖ_ＲＥＦ１とを比較する（ステップＳ０４）。言い換えれば、コンパレータ５１は、測定入力パッド２５を介して特性測定ソース線６Ｃから出力される出力信号を受け取り、受け取った出力信号の電圧レベルを所定の閾値電位Ｖ_ＲＥＦ１と比較する。ここで、閾値電位Ｖ_ＲＥＦ１は、測定出力パッド２３が最終的に駆動される電位Ｖ_ＤＲＶ１よりも低く、初期電位Ｖ_ＩＮＩ１よりも高くなるように設定される。図９に示されているように、コンパレータ５１の出力は、測定入力パッド２５の電位が閾値電位Ｖ_ＲＥＦ１よりも高くなるとアサートされる。

コンパレータ５１の出力がアサートされると、カウンタ５２は、カウント動作をストップする（ステップＳ０５）。この時点でカウンタ５２によって保持されているカウント値は、特性測定ソース線６Ｃ、６Ｄ及びブリッジ配線８における遅延時間に対応している。カウンタ５２に保持されているカウント値は、遅延量出力Ｄ_{ＤＥＬＡＹ１}としてコンパレータ５４に出力される。

更に、コンパレータ５４により、カウンタ５２から出力された遅延量出力Ｄ_{ＤＥＬＡＹ１}の値とメモリ５３によって保持されている基準値Ｄ_ＲＥＦ１とが比較される（ステップＳ０６）。この動作は、測定された遅延時間（特性測定ソース線６Ｃ、６Ｄ及びブリッジ配線８における遅延時間の実測値）と基準遅延時間とを比較することと等価である。

測定された遅延時間が基準遅延時間よりも遅い場合、即ち、遅延量出力Ｄ_{ＤＥＬＡＹ１}が基準値Ｄ_ＲＥＦ１よりも大きい場合、コントロールロジック回路５５においてフラグＦＬＡＧ＿Ａがセットされる（即ち、“１”に設定される）と共に、コントロールロジック回路５５により、駆動回路２４の出力アンプ４６の駆動力が増加されるように駆動力調整用レジスタ５６に保持されている駆動力指定値Ｄ_ＤＲＶ２が変更される（ステップＳ０７）。その後、手順がステップＳ０２に戻ってステップＳ０２〜Ｓ０５の動作が再度行われ、その後、測定された遅延時間と基準遅延時間との比較（ステップＳ０６）が行われる。

ステップＳ０６において、測定された遅延時間が基準遅延時間よりも早いと判断された場合、即ち、遅延量出力Ｄ_{ＤＥＬＡＹ１}の値が基準値Ｄ_ＲＥＦ１よりも小さい場合、コントロールロジック回路５５において、フラグＦＬＡＧ＿Ａがセットされているか（即ち、フラグＦＬＡＧ＿Ａが“１”に設定されているか）が判断される（ステップＳ０８）。フラグＦＬＡＧ＿Ａがセットされていない場合、即ち、特性測定ソース線６Ｃ、６Ｄ及びブリッジ配線８における遅延時間が一度も基準遅延時間よりも遅くなっていない場合、コントロールロジック回路５５により、駆動回路２４の出力アンプ４６の駆動力が減少されるように駆動力調整用レジスタ５６に保持されている駆動力指定値Ｄ_ＤＲＶ２が変更される（ステップＳ０９）。その後、手順がステップＳ０２に戻ってステップＳ０２〜Ｓ０５の動作が再度行われ、その後、測定された遅延時間と基準遅延時間との比較（ステップＳ０６）が行われる。

ステップＳ０８においてフラグＦＬＡＧ＿Ａがセットされていると判断された場合、この時点で駆動力指定値Ｄ_ＤＲＶ２によって指定されている駆動力は、特性測定ソース線６Ｃ、６Ｄ及びブリッジ配線８における遅延時間が基準遅延時間に近くなるような最適な駆動力である。そこで、出力アンプ４２の駆動力を指定する駆動力指定値Ｄ_ＤＲＶ１が、駆動力指定値Ｄ_ＤＲＶ２に応じて設定される（ステップＳ１０）。最も簡便には、駆動力指定値Ｄ_ＤＲＶ１が駆動力指定値Ｄ_ＤＲＶ２と同一値に設定される。これにより、ソース駆動回路２２の出力アンプ４２の駆動力の最適化が完了する。

以上の手順によれば、液晶表示パネル１の特性（特に、ソース線６の遅延特性）に応じてソース駆動回路２２の出力アンプ４２の駆動力を適正に設定することができる。

また、ゲート線７を駆動する駆動回路の駆動力についても、同様の手法で調節されてもよい。例えば、図１０に図示されているように、液晶表示パネル１に集積化されたＧＩＰ回路５の代わりに、ゲート線７を駆動するゲートドライバＩＣ５Ａが用いられる場合には、ゲートドライバＩＣ５Ａに集積化されたゲート線７を駆動する駆動回路の駆動力を、ゲート線７の遅延特性に応じて調節してもよい。この場合、図１０に図示されているように、特性測定ゲート線７Ｃ、７Ｄが設けられる。特性測定ゲート線７Ｃ、７Ｄは、液晶表示パネル１の特性、特に、ゲート線７の遅延特性を測定するために用いられる。特性測定ゲート線７Ｃ、７Ｄは、ゲート線７と同様の構成を有しており、ゲート線７と同様に副画素１１が接続される。ただし、特性測定ゲート線７Ｃ、７Ｄに接続された副画素１１は、画像の表示には使用されない。特性測定ゲート線７Ｃ、７Ｄそれぞれの一端は、ゲートドライバＩＣ５Ａに接続されており、また、特性測定ゲート線７Ｃ、７Ｄの、ゲートドライバＩＣ５Ａと反対側の端は、ブリッジ配線９によって接続されている。特性測定ゲート線７ＤのゲートドライバＩＣ５Ａに接続された端に信号を入力すると特性測定ゲート線７ＣのゲートドライバＩＣ５Ａに接続された端から信号が出力されることになる。本実施形態では、特性測定ゲート線７Ｃ、７Ｄが隣接しており、このため、ブリッジ配線９の長さは、特性測定ゲート線７Ｃ、７Ｄの長さと比べて非常に小さい。なお、ブリッジ配線９は、厳密に特性測定ゲート線７Ｃ、７Ｄの端に接続される必要はなく、特性測定ゲート線７Ｃ、７Ｄの端の近傍に接続されていてもよい。

図１０には、特性測定ゲート線７Ｃ、７Ｄが、ダミーゲート線７Ａに隣接して設けられている構成が図示されているが、特性測定ゲート線７Ｃ、７Ｄは、ダミーゲート線７Ａ、７Ｂの間の任意の位置に設けられ得る。ただし、画像の表示に用いられない特性測定ゲート線７Ｃ、７Ｄが画素配置領域４の中央付近の位置に設けられると、画素配置領域４に表示された画像において、特性測定ゲート線７Ｃ、７Ｄが設けられた位置に線が視認され得る。よって、特性測定ゲート線７Ｃ、７Ｄは、ダミーゲート線７Ａ又は７Ｂに隣接して設けられることが好ましい。

図１１は、ゲート線７を駆動する駆動回路の駆動力が調節可能に構成されたゲートドライバＩＣ５Ａの構成の例を概念的に示す図である。図１１には、ゲートドライバＩＣ５Ａのうち、特性測定ゲート線７Ｃから出力される出力信号の波形の観測、及び、ゲート線７の駆動に関連する回路部分の構成が図示されている。

ゲートドライバＩＣ５Ａは、ゲート出力３１と、ゲート駆動回路３２と、測定出力パッド３３と、駆動回路３４と、測定入力パッド３５と、遅延算出ブロック３６とを備えている。ゲート出力３１は、ゲート線７に接続される外部接続パッドである。なお、ゲート出力３１を互いに区別する場合には、添字が付されることがある。図２には、２つのゲート出力３１_１、３１_２のみが図示されているが、実際には、多くのゲート出力が設けられる。ゲート駆動回路３２は、ゲート出力３１に接続されたゲート線７を駆動する。

測定出力パッド３３は、特性測定ゲート線７Ｄに接続される外部接続パッドであり、駆動回路３４は、測定出力パッド３３に接続された特性測定ゲート線７Ｄを駆動する。駆動回路３４は、ゲート線７の遅延特性の測定において特性測定ゲート線７Ｄにステップ信号を供給するために用いられる。

測定入力パッド３５は、特性測定ゲート線７Ｃに接続される外部接続パッドであり、遅延算出ブロック３６は、測定入力パッド３５に接続された特性測定ゲート線７Ｃから出力される出力信号を観測するために用いられる。遅延算出ブロック３６は、特性測定ゲート線７Ｃから出力信号の波形に応答してゲート駆動回路３２がゲート線７を駆動する駆動力を調節する。

なお、図１０、図１１では、駆動回路３４が特性測定ゲート線７Ｄを駆動し、遅延算出ブロック３６が特性測定ゲート線７Ｃから出力される出力信号の波形を観測する構成が図示されているが、駆動回路３４が特性測定ゲート線７Ｃを駆動し、遅延算出ブロック３６が特性測定ゲート線７Ｄから出力される出力信号の波形を観測する構成でもよい。

図１２は、ゲート駆動回路３２、駆動回路３４及び遅延算出ブロック３６の構成の例を示すブロック図である。ゲート駆動回路３２は、出力回路７２と、ゲート制御回路７３と、駆動力制御回路７４とを備えている。なお、出力回路７２を互いに区別する場合には、添字が付されることがある。

出力回路７２は、ゲート出力３１にそれぞれに対応して設けられており、対応するゲート出力３１に接続されたゲート線を駆動する。即ち、出力回路７２_１、７２_２・・・は、それぞれ、ゲート出力３１_１、３１_２・・・に接続されたゲート線７を駆動する。各出力回路７２は、ゲート制御回路７３から受け取った制御信号がネゲートされている場合には対応するゲート出力３１に接続されたゲート線７を所定の負電圧ＧＶＳＳに駆動し、ゲート制御回路７３から受け取った制御信号がアサートされると対応するゲート出力３１に接続されたゲート線７を所定の正電圧ＧＶＤＤに駆動する。ここで、負電圧ＧＶＳＳは、ゲート線７が非選択であるときの電圧であり、正電圧ＧＶＤＤは、ゲート線７が選択されるときの電圧である。出力回路７２は、その駆動力が調節可能に構成されている。

ゲート制御回路７３は、ソースドライバＩＣ２から供給されるゲート制御信号Ｓ_ＧＡＴＥに応答して各出力回路７２に制御信号を供給する。ゲート制御回路７３としては、例えば、ゲート制御信号Ｓ_ＧＡＴＥに応答してシフト動作を行うシフトレジスタを用いることができる。

駆動力制御回路７４は、ゲート駆動回路３２の各出力回路７２の駆動力を制御する。駆動力制御回路７４による駆動力の制御は、遅延算出ブロック３６から供給される駆動力指定値Ｄ_ＤＲＶ３に応じて行われる。ここで、駆動力指定値Ｄ_ＤＲＶ３は、出力回路７２の駆動力を指定する値である。

駆動回路３４は、出力回路７６と、駆動力制御回路７８とを備えている。出力回路７６は、ステップ出力信号Ｓ_{ＳＴＥＰ２}に応答して測定出力パッド３３に接続された特性測定ゲート線７Ｄを駆動する。ここで、ステップ出力信号Ｓ_{ＳＴＥＰ２}は、特性測定ゲート線７Ｄにステップ信号を出力することを指示する制御信号である。出力回路７６は、ステップ出力信号Ｓ_{ＳＴＥＰ２}がネゲートされている場合には測定出力パッド３３を所定の負電圧ＧＶＳＳに駆動し、ゲート制御回路７３から受け取った制御信号がアサートされると測定出力パッド３３を所定の正電圧ＧＶＤＤに駆動する。出力回路７６は、ゲート駆動回路３２の出力回路７２と同一の構成を有しており、その駆動力が調節可能に構成されている。

駆動力制御回路７８は、出力回路７６の駆動力を制御する。駆動力制御回路７８による駆動力の制御は、遅延算出ブロック３６から供給される駆動力指定値Ｄ_ＤＲＶ４に応じて行われる。駆動力指定値Ｄ_ＤＲＶ４は、出力回路７６の駆動力を指定する値である。

遅延算出ブロック３６は、上述のソースドライバＩＣ２の遅延算出ブロック２６と同様の構成を有しており（図５参照）、コンパレータ８１と、カウンタ８２と、メモリ８３と、コンパレータ８４と、コントロールロジック回路８５と、駆動力調整用レジスタ８６とを備えている。

コンパレータ８１は、測定入力パッド３５を介して特性測定ゲート線７Ｃから出力される出力信号を受け取り、受け取った出力信号の電圧レベルを所定の閾値電位Ｖ_ＲＥＦ２と比較する。コンパレータ８１の出力信号は、特性測定ゲート線７Ｃから出力される出力信号の電圧レベルと閾値電位Ｖ_ＲＥＦ２との比較結果に対応している。本実施形態では、コンパレータ８１は、特性測定ゲート線７Ｃから出力される出力信号の電圧レベルが閾値電位Ｖ_ＲＥＦ２より高い場合、出力信号をアサートする。

カウンタ８２は、クロック信号ＣＬＫをカウントし（即ち、クロック信号ＣＬＫに同期してカウンタ８２が保持するカウント値をカウントアップし）、該カウント値をコンパレータ８４の一方の入力に出力する。カウンタ８２のカウント動作の開始は、ステップ出力信号Ｓ_{ＳＴＥＰ２}によって制御され、ステップ出力信号Ｓ_{ＳＴＥＰ２}がアサートされると、カウンタ８２は、カウント動作を開始する。一方、カウンタ８２のカウント動作の停止は、コンパレータ８１の出力信号によって制御され、コンパレータ８１の出力信号がアサートされると、カウンタ８２はカウント動作を停止する。上述のように、コンパレータ８１の出力信号は、特性測定ゲート線７Ｃから出力される出力信号の電圧レベルが閾値電位Ｖ_ＲＥＦ２よりも高くなるとアサートされるので、結果として、特性測定ゲート線７Ｃから出力される出力信号の電圧レベルが閾値電位Ｖ_ＲＥＦ２よりも高くなると、カウンタ８２はカウント動作を停止することになる。

カウンタ８２がカウント動作を停止した時点のカウント値は、特性測定ゲート線７Ｃ、７Ｄとブリッジ配線９の遅延時間に対応している。特性測定ゲート線７Ｃ、７Ｄとブリッジ配線９の遅延時間が長いと、カウント動作を停止した時点のカウント値は増大し、特性測定ゲート線７Ｃ、７Ｄとブリッジ配線９の遅延時間が短いと、カウント動作を停止した時点のカウント値は減少する。カウンタ８２は、カウント動作を停止した時点のカウント値を遅延量出力Ｄ_{ＤＥＬＡＹ１}としてコンパレータ８４に供給する。

メモリ８３は、特性測定ゲート線７Ｃ、７Ｄとブリッジ配線９の基準遅延時間（所望の遅延時間）に対応する基準値Ｄ_ＲＥＦ１を保持する。メモリ８３に保持される基準遅延時間は、ユーザによって設定される。詳細には、基準値Ｄ_ＲＥＦ１を記述したユーザ設定データＤ_{ＵＳＥＲ１}が外部から（例えば、アプリケーションプロセッサ３から）ソースドライバＩＣ２に与えられ、そのユーザ設定データＤ_{ＵＳＥＲ１}に記述された基準値Ｄ_ＲＥＦ１がメモリ８３に書き込まれる。

コンパレータ８４は、カウンタ８２から受け取った遅延量出力Ｄ_{ＤＥＬＡＹ１}とメモリ８３から受け取った基準値Ｄ_ＲＥＦ１を比較する。コンパレータ８４の出力信号は、遅延量出力Ｄ_{ＤＥＬＡＹ１}と基準値Ｄ_ＲＥＦ１との比較結果に対応している。

コントロールロジック回路８５は、コンパレータ８４の出力信号に応答して、駆動力調整用レジスタ８６に保持されるレジスタ値を増減する。駆動力調整用レジスタ８６に保持されるレジスタ値は、ゲート駆動回路３２の出力回路７２の駆動力を指定する駆動力指定値Ｄ_ＤＲＶ３と、駆動回路３４の出力回路７６の駆動力を指定する駆動力指定値Ｄ_ＤＲＶ４を含んでいる。駆動力指定値Ｄ_ＤＲＶ３は、ゲート駆動回路３２の駆動力制御回路７４に供給され、駆動力指定値Ｄ_ＤＲＶ４は、駆動回路３４の駆動力制御回路７８に供給される。

図１３は、遅延算出ブロック３６がゲート駆動回路３２の出力回路７２の駆動力を調節する手順を示すフローチャートであり、図１４は、本実施形態の駆動回路３４及び遅延算出ブロック３６の動作を示すタイミングチャートである。

ゲート駆動回路３２の出力回路７２の駆動力を調節する手順は、上述された、ソース駆動回路２２の出力アンプ４２の駆動力を調節する手順と同様である。詳細には、出力回路７２の駆動力を調節する手順では、まず、初期化が行われる（ステップＳ１１）。初期化においては、まず、遅延算出ブロック３６の駆動力調整用レジスタ８６に保持されている駆動力指定値Ｄ_ＤＲＶ４が初期値に設定される。駆動力指定値Ｄ_ＤＲＶ４は、駆動回路３４の出力回路７６の駆動力を指定する値であるから、これは、出力回路７６の駆動力に対して初期設定を行うことと等価である。更に、遅延算出ブロック３６のコントロールロジック回路８５のフラグＦＬＡＧ＿Ｂがリセットされる（フラグＦＬＡＧ＿Ｂが“０”に設定される）と共に、カウンタ８２が初期化される。ここで、フラグＦＬＡＧ＿Ｂは、以下の手順において、特性測定ゲート線７Ｃ、７Ｄ及びブリッジ配線９における遅延時間が一度でも基準遅延時間よりも遅くなったかを示すフラグである。後述のように、特性測定ゲート線７Ｃ、７Ｄ及びブリッジ配線８における遅延時間が基準遅延時間よりも遅くなると、フラグＦＬＡＧ＿Ｂがセットされる（即ち、“１”に設定される）。

加えて、特性測定ゲート線７Ｃ、７Ｄが所定の初期電位に設定される。本実施形態では、出力回路７６によって特性測定ゲート線７Ｃ、７Ｄが負電圧ＧＶＳＳ（即ち、ゲート線７が非選択であるときの電圧）に駆動され、特性測定ゲート線７Ｃ、７Ｄが電位ＧＶＳＳに設定される。

続いて、駆動回路３４の出力回路７６から測定出力パッド２３に正電圧ＧＶＤＤ（即ち、ゲート線７が選択されるときの電圧）が出力され、これにより、測定出力パッド２３が電位ＧＶＤＤに駆動される（ステップＳ１２）。言い換えれば、特性測定ゲート線７Ｄの測定出力パッド２３に接続されている端に、ステップ信号が出力される。詳細には、図１４に図示されているように、ステップ出力信号Ｓ_{ＳＴＥＰ２}がアサートされ、ステップ出力信号Ｓ_{ＳＴＥＰ２}のアサートに応答して、駆動回路３４の出力回路７６から測定出力パッド３３に正電圧ＧＶＤＤが出力される。これにより、測定出力パッド３３が電位ＧＶＤＤに駆動される。

このとき、図１３に示されているように、測定出力パッド３３は、速やかに電位ＧＶＤＤに駆動されるが、測定入力パッド２５の電位は、特性測定ゲート線７Ｃ、７Ｄ及びブリッジ配線９による遅延により、測定出力パッド３３より遅れて電位ＧＶＤＤに駆動される。以下に述べるステップＳ１３〜Ｓ１５の動作では、特性測定ゲート線７Ｃ、７Ｄ及びブリッジ配線９で発生する遅延時間が測定される。

詳細には、図１３に示されているように、ステップ出力信号Ｓ_{ＳＴＥＰ２}のアサートに応答して、カウンタ８２がカウント動作を開始する（ステップＳ１３）。

一方で、コンパレータ８１は、測定入力パッド３５の電位と所定の閾値電位Ｖ_ＲＥＦ２とを比較する（ステップＳ１４）。言い換えれば、コンパレータ８１は、測定入力パッド３５を介して特性測定ゲート線７Ｃから出力される出力信号を受け取り、受け取った出力信号の電圧レベルを所定の閾値電位Ｖ_ＲＥＦ２と比較する。ここで、閾値電位Ｖ_ＲＥＦ２は、測定出力パッド３３が最終的に駆動される電位ＧＶＤＤよりも低く、初期の電位ＧＶＳＳよりも高くなるように設定される。図１４に示されているように、コンパレータ８１の出力は、測定入力パッド３５の電位が閾値電位Ｖ_ＲＥＦ２よりも高くなるとアサートされる。

コンパレータ８１の出力がアサートされると、カウンタ８２は、カウント動作をストップする（ステップＳ１５）。この時点でカウンタ８２によって保持されているカウント値は、特性測定ゲート線７Ｃ、７Ｄ及びブリッジ配線９における遅延時間に対応している。カウンタ８２に保持されているカウント値は、遅延量出力Ｄ_{ＤＥＬＡＹ２}としてコンパレータ８４に出力される。

更に、コンパレータ８４により、カウンタ８２から出力された遅延量出力Ｄ_{ＤＥＬＡＹ２}の値とメモリ８３によって保持されている基準値Ｄ_ＲＥＦ２とが比較される（ステップＳ１６）。この動作は、測定された遅延時間（特性測定ゲート線７Ｃ、７Ｄ及びブリッジ配線９における遅延時間の実測値）と基準遅延時間とを比較することと等価である。

測定された遅延時間が基準遅延時間よりも遅い場合、即ち、遅延量出力Ｄ_{ＤＥＬＡＹ２}が基準値Ｄ_ＲＥＦ２よりも大きい場合、コントロールロジック回路８５においてフラグＦＬＡＧ＿Ｂがセットされる（即ち、“１”に設定される）と共に、コントロールロジック回路８５により、駆動回路３４の出力回路７６の駆動力が増加されるように駆動力調整用レジスタ８６に保持されている駆動力指定値Ｄ_ＤＲＶ４が変更される（ステップＳ１７）。その後、手順がステップＳ１２に戻ってステップＳ１２〜Ｓ１５の動作が再度行われ、その後、測定された遅延時間と基準遅延時間との比較（ステップＳ１６）が行われる。

ステップＳ１６において、測定された遅延時間が基準遅延時間よりも早いと判断された場合、即ち、遅延量出力Ｄ_{ＤＥＬＡＹ２}の値が基準値Ｄ_ＲＥＦ２よりも小さい場合、コントロールロジック回路８５において、フラグＦＬＡＧ＿Ｂがセットされているか（即ち、フラグＦＬＡＧ＿Ｂが“１”に設定されているか）が判断される（ステップＳ１８）。フラグＦＬＡＧ＿Ｂがセットされていない場合、即ち、特性測定ゲート線７Ｃ、７Ｄ及びブリッジ配線９における遅延時間が一度も基準遅延時間よりも遅くなっていない場合、コントロールロジック回路８５により、駆動回路３４の出力回路７６の駆動力が減少されるように駆動力調整用レジスタ８６に保持されている駆動力指定値Ｄ_ＤＲＶ４が変更される（ステップＳ１９）。その後、手順がステップＳ１２に戻ってステップＳ１２〜Ｓ１５の動作が再度行われ、その後、測定された遅延時間と基準遅延時間との比較（ステップＳ１６）が行われる。

ステップＳ１８においてフラグＦＬＡＧ＿Ｂがセットされていると判断された場合、この時点で駆動力指定値Ｄ_ＤＲＶ４によって指定されている駆動力は、特性測定ゲート線７Ｃ、７Ｄ及びブリッジ配線９における遅延時間が基準遅延時間に近くなるような適正な駆動力である。そこで、出力回路７２の駆動力を指定する駆動力指定値Ｄ_ＤＲＶ３が、駆動力指定値Ｄ_ＤＲＶ４に応じて設定される（ステップＳ２０）。最も簡便には、駆動力指定値Ｄ_ＤＲＶ３が駆動力指定値Ｄ_ＤＲＶ４と同一値に設定される。これにより、ゲート駆動回路３２の出力回路７２の駆動力の最適化が完了する。

以上の手順によれば、液晶表示パネル１の特性（特に、ゲート線７の遅延特性）に応じてゲート駆動回路３２の出力回路７２の駆動力を適正に設定することができる。

上記には、画素配置領域４にダミーソース線６Ａ、６Ｂと特性測定ソース線６Ｃ、６Ｄとが設けられている実施形態が記述されているが、ダミーソース線６Ａ、６Ｂは、必ずしも設けられなくてもよい。しかしながら、ダミーソース線６Ａ、６Ｂが設けられない構成では、特性測定ソース線６Ｃ、６Ｄの特性が、ソース線６の特性と相違し得るので、ダミーソース線６Ａ、６Ｂと特性測定ソース線６Ｃ、６Ｄとが設けられている構成がより好適である。

同様に、ダミーゲート線７Ａ、７Ｂは、必ずしも設けられなくてもよい。しかしながら、ダミーゲート線７Ａ、７Ｂが設けられない構成では、特性測定ゲート線７Ｃ、７Ｄの特性が、ゲート線７の特性と相違し得るので、ダミーゲート線７Ａ、７Ｂと特性測定ゲート線７Ｃ、７Ｄとが設けられている構成がより好適である。

（第２の実施形態）
図１５は、本実施形態の第２の実施形態におけるソースドライバＩＣ２の構成、詳細には、ソース駆動回路２２、駆動回路２４及び遅延算出ブロック２６Ａの構成の例を示すブロック図である。第２の実施形態におけるソース駆動回路２２、駆動回路２４の構成は、第１の実施形態と同様であるが、第２の実施形態では、第１の実施形態の遅延算出ブロック２６とは異なる構成の遅延算出ブロック２６Ａが用いられる。第２の実施形態で用いられる遅延算出ブロック２６Ａは、Ａ／Ｄコンバータを用いて特性測定ソース線６Ｃから出力される出力信号の波形を観測するように構成されている。

詳細には、遅延算出ブロック２６Ａは、Ａ／Ｄコンバータ９１と、駆動力調整ロジック回路９２と、駆動力調整用レジスタ９３とを備えている。Ａ／Ｄコンバータ９１の入力は、測定入力パッド２５に接続されており、特性測定ソース線６Ｃから出力される出力信号が、Ａ／Ｄコンバータ９１に入力される。Ａ／Ｄコンバータ９１は、ステップ出力信号Ｓ_{ＳＴＥＰ１}がアサートされると、クロック信号ＣＬＫに同期して特性測定ソース線６Ｃから出力される出力信号に対してアナログ−デジタル変換を行い、デジタル波形データＤ_Ａ／Ｄを生成する。デジタル波形データＤ_Ａ／Ｄは、特性測定ソース線６Ｃから出力される出力信号の各時刻における該出力信号の電圧レベルを示す一連のデータ、即ち、該出力信号の波形を示す時系列データであり、ソース線６の遅延特性を反映している。Ａ／Ｄコンバータ９１は、各クロックサイクルにおいてデジタル波形データＤ_Ａ／Ｄを更新する。本実施形態では、クロック信号ＣＬＫの一周期が一クロックサイクルと定義される。

駆動力調整ロジック回路９２は、デジタル波形データＤ_Ａ／Ｄに応答して、駆動力調整用レジスタ９３に保持されるレジスタ値を増減する。駆動力調整用レジスタ９３に保持されるレジスタ値は、ソース駆動回路２２の出力アンプ４２の駆動力を指定する駆動力指定値Ｄ_ＤＲＶ１と、駆動回路２４の出力アンプ４６の駆動力を指定する駆動力指定値Ｄ_ＤＲＶ２を含んでいる。上述のように、デジタル波形データＤ_Ａ／Ｄは、特性測定ソース線６Ｃから出力される出力信号の波形を示す時系列データであり、駆動力調整ロジック回路９２は、特性測定ソース線６Ｃから出力される出力信号の波形に応じて、言い換えれば、ソース線６の遅延特性に応じて駆動力指定値Ｄ_ＤＲＶ１、Ｄ_ＤＲＶ２を調節する機能を有していることになる。駆動力指定値Ｄ_ＤＲＶ１は、ソース駆動回路２２の駆動力制御回路４４に供給され、駆動力指定値Ｄ_ＤＲＶ２は、駆動回路２４の駆動力制御回路４８に供給される。

図１６は、駆動回路２４と遅延算出ブロック２６Ａの動作を示すタイミングチャートである。初期状態では、特性測定ソース線６Ｃ、６Ｄが所定の初期電位Ｖ_ＩＮＩ１（最も典型的には、共通電位Ｖ_ＣＯＭ（即ち、対向電極１４の電位））に設定される。また、遅延算出ブロック２６Ａの駆動力調整用レジスタ９３に保持されている駆動力指定値Ｄ_ＤＲＶ２が初期値に設定される。駆動力指定値Ｄ_ＤＲＶ２は、駆動回路２４の出力アンプ４６の駆動力を指定する値であるから、これは、出力アンプ４６の駆動力に対して初期設定を行うことと等価である。

ソース線６の遅延特性の測定においては、まず、ステップ出力信号Ｓ_{ＳＴＥＰ１}がアサートされる。ステップ出力信号Ｓ_{ＳＴＥＰ１}がアサートされると、駆動回路２４の出力制御回路４７から出力アンプ４６の入力に駆動電圧Ｖ_ＤＲＶ１と同一の電圧が供給され、更に、駆動回路２４の出力スイッチ４５がオンされる。これにより、出力アンプ４６から測定出力パッド２３に駆動電圧Ｖ_ＤＲＶ１が出力され、測定出力パッド２３が電位Ｖ_ＤＲＶ１に駆動される。

このとき、測定出力パッド２３は、速やかに電位Ｖ_ＤＲＶ１に駆動されるが、測定入力パッド２５の電位は、特性測定ソース線６Ｃ、６Ｄ及びブリッジ配線８による遅延により、測定出力パッド２３より遅れて電位Ｖ_ＤＲＶ１に駆動される。

その一方で、遅延算出ブロック２６ＡのＡ／Ｄコンバータ９１は、ステップ出力信号Ｓ_{ＳＴＥＰ１}がアサートされた後、クロック信号ＣＬＫに同期して特性測定ソース線６Ｃから出力される出力信号に対してアナログ−デジタル変換を行い、特性測定ソース線６Ｃから出力される出力信号の各時刻における該出力信号の電圧レベルを示す一連のデータであるデジタル波形データＤ_Ａ／Ｄを逐次に出力する。デジタル波形データＤ_Ａ／Ｄは、特性測定ソース線６Ｃから出力される出力信号の波形を示す時系列データである。

遅延算出ブロック２６Ａの駆動力調整ロジック回路９２は、デジタル波形データＤ_Ａ／Ｄに応じて、ソース駆動回路２２の出力アンプ４２の駆動力を指定する駆動力指定値Ｄ_ＤＲＶ１を算出する。詳細には、駆動力調整ロジック回路９２は、デジタル波形データＤ_Ａ／Ｄから駆動力指定値Ｄ_ＤＲＶ２によって指定された駆動力が適正な範囲であると判断した場合、駆動力指定値Ｄ_ＤＲＶ２で指定された駆動力と同一の駆動力を指定するように駆動力指定値Ｄ_ＤＲＶ１を算出する。この場合、例えば、駆動力指定値Ｄ_ＤＲＶ２と同一の値を駆動力指定値Ｄ_ＤＲＶ１に設定してもよい。一方、デジタル波形データＤ_Ａ／Ｄから駆動力指定値Ｄ_ＤＲＶ２によって指定された駆動力が不十分であると判断した場合、駆動力調整ロジック回路９２は、駆動力指定値Ｄ_ＤＲＶ２で指定された駆動力よりも高い駆動力を指定するように駆動力指定値Ｄ_ＤＲＶ１を算出する。また、デジタル波形データＤ_Ａ／Ｄから駆動力指定値Ｄ_ＤＲＶ２によって指定された駆動力が過剰であると判断した場合、駆動力調整ロジック回路９２は、駆動力指定値Ｄ_ＤＲＶ１で指定された駆動力よりも低い駆動力を指定するように駆動力指定値Ｄ_ＤＲＶ１を算出する。

以上の動作によれば、ソース線６の遅延特性に応じてソース駆動回路２２の出力アンプ４２の駆動力を適正に設定することができる。

一実施形態では、第１の実施形態と同様に、Ａ／Ｄコンバータ９１によって生成されるデジタル波形データＤ_Ａ／Ｄから特性測定ソース線６Ｃ、６Ｄとブリッジ配線８の遅延時間が測定され、測定された遅延時間に応じてソース駆動回路２２の出力アンプ４２の駆動力を調節してもよい。図１７は、このような動作を行う場合の遅延算出ブロック２６Ａの駆動力調整ロジック回路９２の構成を具体的に示すブロック図である。

駆動力調整ロジック回路９２は、メモリ９４と、一致比較回路９５と、カウンタ９６と、メモリ９７と、コンパレータ９８と、コントロールロジック回路９９とを備えている。

メモリ９４は、デジタル波形データＤ_Ａ／Ｄを一時的に保持し、保持しているデジタル波形データＤ_Ａ／Ｄを一のクロックサイクル（本実施形態では、一のクロック信号ＣＬＫの一周期）だけ遅延する遅延部として機能する。

一致比較回路９５は、Ａ／Ｄコンバータ９１から直接に受け取ったデジタル波形データＤ_Ａ／Ｄの値と、メモリ９４によって一のクロックサイクルだけ遅延されたデジタル波形データＤ_Ａ／Ｄの値とを比較する。一致比較回路９５は、Ａ／Ｄコンバータ９１から直接に受け取ったデジタル波形データＤ_Ａ／Ｄの値と、メモリ９４から受け取ったデジタル波形データＤ_Ａ／Ｄの値とが一致する場合、その出力信号をアサートし、一致しない場合、出力信号をネゲートする。一致比較回路９５の出力信号は、Ａ／Ｄコンバータ９１から直接に受け取ったデジタル波形データＤ_Ａ／Ｄの値とメモリ９４から受け取ったデジタル波形データＤ_Ａ／Ｄの値との比較結果に対応している。

カウンタ９６は、クロック信号ＣＬＫをカウントし（即ち、クロック信号ＣＬＫに同期してカウンタ９６が保持するカウント値をカウントアップし）、該カウント値をコンパレータ９８の一方の入力に出力する。カウンタ９６のカウント動作の開始は、ステップ出力信号Ｓ_{ＳＴＥＰ１}によって制御され、ステップ出力信号Ｓ_{ＳＴＥＰ１}がアサートされると、カウンタ９６は、カウント動作を開始する。一方、カウンタ９６のカウント動作の停止は、一致比較回路９５の出力信号によって制御され、一致比較回路９５の出力信号がアサートされると、カウンタ９６はカウント動作を停止する。上述のように、一致比較回路９５の出力信号は、Ａ／Ｄコンバータ９１から直接に受け取ったデジタル波形データＤ_Ａ／Ｄの値と、メモリ９４から受け取ったデジタル波形データＤ_Ａ／Ｄの値とが一致する場合にアサートされるので、結果として、特性測定ソース線６Ｃから出力される出力信号の電圧レベルの変化が小さくなると、カウンタ９６はカウント動作を停止することになる。

カウンタ９６がカウント動作を停止した時点のカウント値は、特性測定ソース線６Ｃ、６Ｄとブリッジ配線８の遅延時間に対応している。特性測定ソース線６Ｃ、６Ｄとブリッジ配線８の遅延時間が長いと、カウント動作を停止した時点のカウント値は増大し、特性測定ソース線６Ｃ、６Ｄとブリッジ配線８の遅延時間が短いと、カウント動作を停止した時点のカウント値は減少する。カウンタ９６は、カウント動作を停止した時点のカウント値を遅延量出力Ｄ_{ＤＥＬＡＹ１}としてコンパレータ９８に供給する。

メモリ９７は、特性測定ソース線６Ｃ、６Ｄとブリッジ配線８の基準遅延時間（所望の遅延時間）に対応する基準値Ｄ_ＲＥＦ１を保持する。メモリ９７に保持される基準遅延時間は、ユーザによって設定される。詳細には、基準値Ｄ_ＲＥＦ１を記述したユーザ設定データＤ_{ＵＳＥＲ１}が外部から（例えば、アプリケーションプロセッサ３から）ソースドライバＩＣ２に与えられ、そのユーザ設定データＤ_{ＵＳＥＲ１}に記述された基準値Ｄ_ＲＥＦ１がメモリ９７に書き込まれる。

コンパレータ９８は、カウンタ９６から受け取った遅延量出力Ｄ_{ＤＥＬＡＹ１}とメモリ９７から受け取った基準値Ｄ_ＲＥＦ１を比較する。コンパレータ９８の出力信号は、遅延量出力Ｄ_{ＤＥＬＡＹ１}と基準値Ｄ_ＲＥＦ１との比較結果に対応している。

コントロールロジック回路９９は、コンパレータ９８の出力信号に応答して、駆動力調整用レジスタ９３に保持される駆動力指定値Ｄ_ＤＲＶ１、Ｄ_ＤＲＶ２を増減する。上述されているように、駆動力指定値Ｄ_ＤＲＶ１は、ソース駆動回路２２の出力アンプ４２の駆動力を指定する値であり、駆動力指定値Ｄ_ＤＲＶ２は、駆動回路２４の出力アンプ４６の駆動力を指定する値である。

以下、図１７に図示されている構成の駆動力調整ロジック回路９２を用いて出力アンプ４２の駆動力を調節する手順を説明する。

図１８は、図１７に図示されている構成の駆動力調整ロジック回路９２を用いてソース駆動回路２２の出力アンプ４２の駆動力を調節する手順を示すフローチャートであり、図１９は、駆動回路２４、遅延算出ブロック２６Ａの動作を示すタイミングチャートである。

出力アンプ４２の駆動力を調節する手順では、まず、初期化が行われる（ステップＳ２１）。初期化においては、まず、遅延算出ブロック２６Ａの駆動力調整用レジスタ９３に保持されている駆動力指定値Ｄ_ＤＲＶ２が初期値に設定される。駆動力指定値Ｄ_ＤＲＶ２は、駆動回路２４の出力アンプ４６の駆動力を指定する値であるから、これは、出力アンプ４６の駆動力に対して初期設定を行うことと等価である。更に、遅延算出ブロック２６Ａのコントロールロジック回路９９のフラグＦＬＡＧ＿Ａがリセットされる（フラグＦＬＡＧ＿Ａが“０”に設定される）と共に、カウンタ９６が初期化される。ここで、フラグＦＬＡＧ＿Ａは、以下の手順において、特性測定ソース線６Ｃ、６Ｄ及びブリッジ配線８における遅延時間が一度でも基準遅延時間よりも遅くなったかを示すフラグである。後述のように、特性測定ソース線６Ｃ、６Ｄ及びブリッジ配線８における遅延時間が基準遅延時間よりも遅くなると、フラグＦＬＡＧ＿Ａがセットされる（即ち、“１”に設定される）。

加えて、特性測定ソース線６Ｃ、６Ｄが所定の初期電位Ｖ_ＩＮＩ１（最も典型的には、共通電位Ｖ_ＣＯＭ（即ち、対向電極１４の電位））に設定される。特性測定ソース線６Ｃ、６Ｄの初期電位Ｖ_ＩＮＩ１への設定は、例えば、測定出力パッド２３及び測定入力パッド２５を、初期電位Ｖ_ＩＮＩ１を有するノードに、図示されないスイッチを介して短絡することで行ってもよい。

続いて、駆動回路２４の出力アンプ４６から測定出力パッド２３に駆動電圧Ｖ_ＤＲＶ１が出力され、これにより、測定出力パッド２３が電位Ｖ_ＤＲＶ１に駆動される（ステップＳ２２）。言い換えれば、特性測定ソース線６Ｄの測定出力パッド２３に接続されている端に、ステップ信号が出力される。詳細には、図１９に示されているように、ステップ出力信号Ｓ_{ＳＴＥＰ１}がアサートされると、駆動回路２４の出力制御回路４７から出力アンプ４６の入力に駆動電圧Ｖ_ＤＲＶ１と同一の電圧が供給され、更に、駆動回路２４の出力スイッチ４５がオンされる。これにより、出力アンプ４６から測定出力パッド２３に駆動電圧Ｖ_ＤＲＶ１が出力され、測定出力パッド２３が電位Ｖ_ＤＲＶ１に駆動される。

このとき、測定出力パッド２３は、速やかに電位Ｖ_ＤＲＶ１に駆動されるが、測定入力パッド２５の電位は、特性測定ソース線６Ｃ、６Ｄ及びブリッジ配線８による遅延により、測定出力パッド２３より遅れて電位Ｖ_ＤＲＶ１に駆動される。以下に述べるステップＳ２３〜Ｓ２７の動作では、特性測定ソース線６Ｃ、６Ｄ及びブリッジ配線８で発生する遅延時間が測定される。

詳細には、図１８に示されているように、ステップ出力信号Ｓ_{ＳＴＥＰ１}のアサートに応答して、カウンタがカウント動作を開始する（ステップＳ２３）。

その一方で、Ａ／Ｄコンバータ９１は、クロック信号ＣＬＫに同期して特性測定ソース線６Ｃから出力される出力信号に対してアナログ−デジタル変換を行い、該出力信号の電圧レベルに対応する値を示すようにデジタル波形データＤ_Ａ／Ｄを生成する（ステップＳ２４）。生成されたデジタル波形データＤ_Ａ／Ｄは、クロック信号ＣＬＫに同期してメモリ９４に格納される（ステップＳ２５）。

一致比較回路９５は、Ａ／Ｄコンバータ９１から出力されたデジタル波形データＤ_Ａ／Ｄの値と、メモリ９４から出力された一クロックサイクル前のデジタル波形データＤ_Ａ／Ｄの値とを比較する（ステップＳ２６）。図１９に示されているように、一致比較回路９５の出力信号は、Ａ／Ｄコンバータ９１から出力されたデジタル波形データＤ_Ａ／Ｄの値と、メモリ９４から出力された一クロックサイクル前のデジタル波形データＤ_Ａ／Ｄの値が一致するとアサートされる。ステップＳ２４〜Ｓ２６の動作は、一致比較回路９５の出力信号がアサートされるまで繰り返して行われる。

一致比較回路９５の出力信号がアサートされると、カウンタ９６は、カウント動作をストップする（ステップＳ２７）。この時点でカウンタ９６によって保持されているカウント値は、特性測定ソース線６Ｃ、６Ｄ及びブリッジ配線８における遅延時間に対応している。カウンタ９６に保持されているカウント値は、遅延量出力Ｄ_{ＤＥＬＡＹ１}としてコンパレータ９８に出力される。

更に、コンパレータ９８により、カウンタ９６から出力された遅延量出力Ｄ_{ＤＥＬＡＹ１}の値とメモリ９７によって保持されている基準値Ｄ_ＲＥＦ１とが比較される（ステップＳ２８）。この動作は、測定された遅延時間（特性測定ソース線６Ｃ、６Ｄ及びブリッジ配線８における遅延時間の実測値）と基準遅延時間とを比較することと等価である。

測定された遅延時間が基準遅延時間よりも遅い場合、即ち、遅延量出力Ｄ_{ＤＥＬＡＹ１}が基準値Ｄ_ＲＥＦ１よりも大きい場合、コントロールロジック回路９９においてフラグＦＬＡＧ＿Ａがセットされる（即ち、“１”に設定される）と共に、コントロールロジック回路９９により、駆動回路２４の出力アンプ４６の駆動力が増加されるように駆動力調整用レジスタ９３に保持されている駆動力指定値Ｄ_ＤＲＶ２が変更される（ステップＳ２９）。その後、手順がステップＳ２２に戻ってステップＳ２２〜Ｓ２７の動作が再度行われ、その後、測定された遅延時間と基準遅延時間との比較（ステップＳ２８）が行われる。

ステップＳ２８において、測定された遅延時間が基準遅延時間よりも早いと判断された場合、即ち、遅延量出力Ｄ_{ＤＥＬＡＹ１}の値が基準値Ｄ_ＲＥＦ１よりも小さい場合、コントロールロジック回路９９において、フラグＦＬＡＧ＿Ａがセットされているか（即ち、フラグＦＬＡＧ＿Ａが“１”に設定されているか）が判断される（ステップＳ３０）。フラグＦＬＡＧ＿Ａがセットされていない場合、即ち、特性測定ソース線６Ｃ、６Ｄ及びブリッジ配線８における遅延時間が一度も基準遅延時間よりも遅くなっていない場合、コントロールロジック回路５５により、駆動回路２４の出力アンプ４６の駆動力が減少されるように駆動力調整用レジスタ９３に保持されている駆動力指定値Ｄ_ＤＲＶ２が変更される（ステップＳ３１）。その後、手順がステップＳ２２に戻ってステップＳ２２〜Ｓ２７の動作が再度行われ、その後、測定された遅延時間と基準遅延時間との比較（ステップＳ２８）が行われる。

ステップＳ３０においてフラグＦＬＡＧ＿Ａがセットされていると判断された場合、この時点で駆動力指定値Ｄ_ＤＲＶ２によって指定されている駆動力は、特性測定ソース線６Ｃ、６Ｄ及びブリッジ配線８における遅延時間が基準遅延時間に近くなるような適正な駆動力である。そこで、出力アンプ４２の駆動力を指定する駆動力指定値Ｄ_ＤＲＶ１が、駆動力指定値Ｄ_ＤＲＶ２に応じて設定される（ステップＳ３２）。最も簡便には、駆動力指定値Ｄ_ＤＲＶ１が駆動力指定値Ｄ_ＤＲＶ２と同一値に設定される。これにより、ソース駆動回路２２の出力アンプ４２の駆動力の最適化が完了する。

以上の手順によれば、ソース線６の遅延特性に応じてソース駆動回路２２の出力アンプ４２の駆動力を適正に設定することができる。

（第３の実施形態）
図２０は、本発明の第３の実施形態における液晶表示装置１０１の全体構成を示すブロック図である。第３の実施形態では、液晶表示装置１０１に、液晶表示パネル１に加え、タッチパネル１０３が搭載される。タッチパネル１０３は、液晶表示パネル１に隣接して設けられる。また、ソースドライバＩＣに、タッチパネル１０３の駆動及びタッチパネル１０３への接触の検知のための処理を行う機能が搭載される。以下では、第３の実施形態において使用されるソースドライバＩＣを、ＴＰＣ内蔵ソースドライバＩＣ１０２と記載することにする。なお、図２０の構成では、ＧＩＰ回路５が集積化された液晶表示パネル１が図示されているが、第２の実施形態のように、ゲートドライバＩＣ５Ａが液晶表示パネル１に搭載されてもよい。

本実施形態のＴＰＣ内蔵ソースドライバＩＣ１０２は、ソースドライバ部１１１と、タッチパネルコントローラ（ＴＰＣ）部１１２と、ＭＰＵ（micro control unit）１１３とを備えている。本実施形態では、ソースドライバ部１１１と、タッチパネルコントローラ部１１２と、ＭＰＵ１１３とが、モノリシックに、即ち、一つの半導体チップに集積化されていることに留意されたい。

ソースドライバ部１１１は、液晶表示パネル１のソース線６を駆動する回路群を備えている。タッチパネルコントローラ部１１２は、タッチパネル１０３を駆動すると共に、タッチパネル１０３の電気的状態を示すデジタル情報を得る回路である。本実施形態では、タッチパネルコントローラ部１１２は、タッチパネル１０３の水平方向電極パターン１０４を駆動すると共に、水平方向電極パターン１０４と、垂直方向電極パターン１０５との間の容量を検知する機能を有している。ここで、水平方向電極パターン１０４とは、タッチパネル１０３の水平方向に延伸する電極パターンであり、垂直方向電極パターン１０５とは、タッチパネル１０３の垂直方向に延伸する電極パターンである。

図２１は、ソースドライバ部１１１の構成を示すブロック図である。ソースドライバ部１１１は、図１５に図示された第２の実施形態のソースドライバＩＣ２の構成と類似した構成を有しているが、遅延算出ブロック２６ＢにはＡ／Ｄコンバータ９１が設けられていない点で相違する。後述されるように、特性測定ソース線６Ｃから測定入力パッド２５に入力される出力信号の波形を示すデジタル波形データＤ_Ａ／Ｄの生成には、タッチパネルコントローラ部１１２に設けられたＡ／Ｄコンバータが用いられる。

図２２は、タッチパネルコントローラ部１１２の構成の詳細を示すブロック図である。タッチパネルコントローラ部１１２は、Ｙドライバ１２１と、Ｘセンサ１２２と、キャリブレーションＲＡＭ（random access memory）１２３と、セレクタ１２４と、スイッチ１２５と、Ａ／Ｄコンバータ１２６と、スイッチ１２７と、スキャンＲＡＭ１２８とを備えている。

Ｙドライバ１２１は、水平方向電極パターン１０４にそれぞれに接続されており、接続された水平方向電極パターン１０４に駆動パルスを供給する。Ｙドライバ１２１は順次に動作され、これにより、複数の水平方向電極パターン１０４に順次に駆動パルスが供給されることになる。

Ｘセンサ１２２は、垂直方向電極パターン１０５にそれぞれに接続されており、接続された垂直方向電極パターン１０５の電圧に対応する信号レベルを有する検出信号を取り込む。ある水平方向電極パターン１０４に駆動パルスが供給された時の各垂直方向電極パターン１０５の電圧は、当該水平方向電極パターン１０４と各垂直方向電極パターン１０５の間の容量に依存する。よって、各垂直方向電極パターン１０５の電圧に対応する信号レベルを有する検出信号を取り込むことで、当該水平方向電極パターン１０４と各垂直方向電極パターン１０５の間の容量の情報（容量情報）を得ることができることになる。

より具体的には、Ｘセンサ１２２は、補正回路１２２ａと、積分回路１２２ｂと、サンプルホールド回路１２２ｃとを備えている。補正回路１２２ａは、キャリブレーションＲＡＭ１２３に記憶されているキャリブレーションデータによって、取り込まれた検出信号を補正する。積分回路１２２ｂは、補正回路１２２ａの出力信号を積分する。サンプルホールド回路１２２ｃは、積分回路１２２ｂの出力に発生した電圧を取り込んで保持する。

キャリブレーションＲＡＭ１２３は、水平方向電極パターン１０４と各垂直方向電極パターン１０５の組み合わせのそれぞれについて、補正回路１２２ａでの補正に用いるキャリブレーションデータを記憶する。

セレクタ１２４は、Ｘセンサ１２２の出力信号を選択し、選択された出力信号を出力する。

Ａ／Ｄコンバータ１２６は、２つの役割を有している。第１に、Ａ／Ｄコンバータ１２６は、セレクタ１２４によって選択されたＸセンサ１２２の出力信号に対してアナログ−デジタル変換を行う。Ｘセンサ１２２の出力信号は、タッチパネル１０３の電気的状態を示すアナログ信号であるから、Ａ／Ｄコンバータ１２６は、タッチパネル１０３の電気的状態を示すアナログ信号に対してアナログ−デジタル変換を行ってタッチパネル１０３の電気的状態を示すデジタルデータを生成する機能を有していることになる。第２に、Ａ／Ｄコンバータ１２６は、第２の実施形態と同様に、特性測定ソース線６Ｃから測定入力パッド２５に入力される出力信号の波形を示すデジタル波形データＤ_Ａ／Ｄを生成する。スイッチ１２５、１２７は、上述されたＡ／Ｄコンバータ１２６の動作を切り替えるために、Ａ／Ｄコンバータ１２６の入力、出力の接続先を切り替える。スイッチ１２５は、セレクタ１２４の出力と測定入力パッド２５の一方をＡ／Ｄコンバータ１２６の入力に接続する。スイッチ１２７は、Ａ／Ｄコンバータ１２６の出力を、スキャンＲＡＭ１２８とソースドライバ部１１１の駆動力調整ロジック回路９２のうちの一方に接続する。

一般に、Ａ／Ｄコンバータは回路規模が大きく、Ａ／Ｄコンバータを搭載することは、半導体チップの面積を増大させることになる。そこで、本実施形態では、Ａ／Ｄコンバータ１２６が、タッチパネル１０３の電気的状態を示すデジタル情報の生成と、特性測定ソース線６Ｃから測定入力パッド２５に入力される出力信号の波形を示すデジタル波形データＤ_Ａ／Ｄの生成とに兼用され、これにより、高機能のＴＰＣ内蔵ソースドライバＩＣ１０２の実現と回路規模の増大の抑制が図られている。

スキャンＲＡＭ１２８は、Ａ／Ｄコンバータ１２６から出力されたデジタルデータを、水平方向電極パターン１０４と垂直方向電極パターン１０５との間の容量を示すデジタルデータであるデジタル容量情報として保存する。

本実施形態では、タッチパネルコントローラ部１１２は、下記の動作によって、各水平方向電極パターン１０４と各垂直方向電極パターン１０５との間のデジタル容量情報を取得する。選択された水平方向電極パターン１０４に接続されたＹドライバ１２１から該水平方向電極パターン１０４に駆動パルスが供給される。駆動パルスが供給されると、該水平方向電極パターン１０４と各垂直方向電極パターン１０５の間の容量が充電され、各垂直方向電極パターン１０５に電圧が発生する。この結果、各垂直方向電極パターン１０５の電圧に対応する信号レベルを有する検出信号が各Ｘセンサ１２２の補正回路１２２ａに取り込まれる。補正回路１２２ａに取り込まれた検出信号は、キャリブレーションＲＡＭ１２３に記憶されているキャリブレーションデータによって補正され、積分回路１２２ｂに送られる。駆動パルスの供給と、Ｘセンサ１２２への検出信号の取り込みとが複数回行われ、該水平方向電極パターン１０４と該垂直方向電極パターン１０５の間の容量に対応する電圧が積分回路１２２ｂの出力に発生する。積分回路１２２ｂの出力に発生した電圧は、サンプルホールド回路１２２ｃに取り込まれる。更に、セレクタ１２４によってＸセンサ１２２の出力信号（即ち、サンプルホールド回路１２２ｃの出力信号）が順次に選択され、選択されたＸセンサ１２２の出力信号が、Ａ／Ｄコンバータ１２６に供給される。Ａ／Ｄコンバータ１２６は、選択されたＸセンサ１２２の出力信号に対してアナログ−デジタル変換を行う。このアナログ−デジタル変換によって得られたデジタルデータが、デジタル容量情報としてスキャンＲＡＭ１２８に書き込まれる。スキャンＲＡＭ１２８に書き込まれたデジタル容量情報は、順次にＭＰＵ１１３に読み出され、ＭＰＵ１１３での処理に用いられる。

ＭＰＵ１１３は、タッチパネルコントローラ部１１２からタッチパネル１０３の電気的状態を示すデジタル情報を取得し、そのデジタル情報から、タッチパネル１０３への物体の接触の態様を検出する機能を有している。本実施形態では、ＭＰＵ１１３は、タッチパネルコントローラ部１１２のスキャンＲＡＭ１２８からデジタル容量情報を読み出し、物体（例えば、ユーザの指）との接触があったタッチパネル１０３の座標を計算する。更に、ＭＰＵ１１３は、計算したタッチパネル１０３の座標から、タッチパネル１０３へのタッチ動作（即ち、ユーザによってタッチパネル１０３になされた操作）を検出し、検出したタッチ動作の態様を示すタッチパネル検出データを生成する。

本実施形態では、Ａ／Ｄコンバータ１２６が、ソース駆動回路２２の出力アンプ４２の駆動力の調整におけるデジタル波形データＤ_Ａ／Ｄの生成と、タッチパネル１０３の電気的状態を示すアナログ信号に対してアナログ−デジタル変換を行うことによるタッチパネル１０３の電気的状態を示すデジタルデータの生成とに兼用される。

詳細には、ソース駆動回路２２の出力アンプ４２の駆動力の調整が行われる場合、スイッチ１２５によって測定入力パッド２５がＡ／Ｄコンバータ１２６の入力に接続され、更に、スイッチ１２７によってＡ／Ｄコンバータ１２６の出力が遅延算出ブロック２６Ｂの駆動力調整ロジック回路９２の入力に接続される。

更に、特性測定ソース線６Ｃ、６Ｄが所定の初期電位Ｖ_ＩＮＩ１（最も典型的には、共通電位Ｖ_ＣＯＭ（即ち、対向電極１４の電位））に設定されると共に、遅延算出ブロック２６Ｂの駆動力調整用レジスタ９３に保持されている駆動力指定値Ｄ_ＤＲＶ２が初期値に設定される。駆動力指定値Ｄ_ＤＲＶ２は、駆動回路２４の出力アンプ４６の駆動力を指定する値であるから、これは、出力アンプ４６の駆動力に対して初期設定を行うことと等価である。

更に、ソース線６の遅延特性の測定が行われる。具体的には、まず、ステップ出力信号Ｓ_{ＳＴＥＰ１}がアサートされる。ステップ出力信号Ｓ_{ＳＴＥＰ１}がアサートされると、駆動回路２４の出力制御回路４７から出力アンプ４６の入力に駆動電圧Ｖ_ＤＲＶ１と同一の電圧が供給され、更に、駆動回路２４の出力スイッチ４５がオンされる。これにより、出力アンプ４６から測定出力パッド２３に駆動電圧Ｖ_ＤＲＶ１が出力され、測定出力パッド２３が電位Ｖ_ＤＲＶ１に駆動される。

このとき、測定出力パッド２３は、速やかに電位Ｖ_ＤＲＶ１に駆動されるが、測定入力パッド２５の電位は、特性測定ソース線６Ｃ、６Ｄ及びブリッジ配線８による遅延により、測定出力パッド２３より遅れて電位Ｖ_ＤＲＶ１に駆動される。

その一方で、Ａ／Ｄコンバータ１２６は、ステップ出力信号Ｓ_{ＳＴＥＰ１}がアサートされた後、クロック信号ＣＬＫに同期して特性測定ソース線６Ｃから出力される出力信号に対してアナログ−デジタル変換を行い、特性測定ソース線６Ｃから出力される出力信号の各時刻における該出力信号の電圧レベルを示す一連のデータであるデジタル波形データＤ_Ａ／Ｄを逐次に出力する。デジタル波形データＤ_Ａ／Ｄは、特性測定ソース線６Ｃから出力される出力信号の波形を示す時系列データである。

遅延算出ブロック２６Ａの駆動力調整ロジック回路９２は、Ａ／Ｄコンバータ１２６によって生成されたデジタル波形データＤ_Ａ／Ｄに応じて、ソース駆動回路２２の出力アンプ４２の駆動力を指定する駆動力指定値Ｄ_ＤＲＶ１を算出する。詳細には、駆動力調整ロジック回路９２は、デジタル波形データＤ_Ａ／Ｄから駆動力指定値Ｄ_ＤＲＶ２によって指定された駆動力が適正な範囲であると判断した場合、駆動力指定値Ｄ_ＤＲＶ２で指定された駆動力と同一の駆動力を指定するように駆動力指定値Ｄ_ＤＲＶ１を算出する。この場合、例えば、駆動力指定値Ｄ_ＤＲＶ２と同一の値を駆動力指定値Ｄ_ＤＲＶ１に設定してもよい。一方、デジタル波形データＤ_Ａ／Ｄから駆動力指定値Ｄ_ＤＲＶ２によって指定された駆動力が不十分であると判断した場合、駆動力調整ロジック回路９２は、駆動力指定値Ｄ_ＤＲＶ２で指定された駆動力よりも高い駆動力を指定するように駆動力指定値Ｄ_ＤＲＶ１を算出する。また、デジタル波形データＤ_Ａ／Ｄから駆動力指定値Ｄ_ＤＲＶ２によって指定された駆動力が過剰であると判断した場合、駆動力調整ロジック回路９２は、駆動力指定値Ｄ_ＤＲＶ１で指定された駆動力よりも低い駆動力を指定するように駆動力指定値Ｄ_ＤＲＶ１を算出する。

以上の動作によれば、ソース線６の遅延特性に応じてソース駆動回路２２の出力アンプ４２の駆動力を適正に設定することができる。

なお、駆動力調整ロジック回路９２の構成としては、例えば、図１７に図示されているような、デジタル波形データＤ_Ａ／Ｄから特性測定ソース線６Ｃ、６Ｄとブリッジ配線８の遅延時間を測定する構成を用いてもよい。この場合のソース駆動回路２２の出力アンプ４２の駆動力の調節の動作は、タッチパネルコントローラ部１１２に設けられたＡ／Ｄコンバータ１２６が用いられる点を除けば、図１８、図１９を参照して説明したとおりである。

一方、タッチパネル１０３への物体の接触の態様を検出する処理（タッチ処理）が行われる場合、スイッチ１２５によってセレクタ１２４の出力がＡ／Ｄコンバータ１２６の入力に接続され、更に、スイッチ１２７によってＡ／Ｄコンバータ１２６の出力がスキャンＲＡＭ１２８の入力に接続される。このとき、Ａ／Ｄコンバータ１２６は、セレクタ１２４によって選択されたＸセンサ１２２の出力信号に対してアナログ−デジタル変換を行う。Ｘセンサ１２２の出力信号は、タッチパネル１０３の電気的状態を示すアナログ信号であるから、Ａ／Ｄコンバータ１２６は、タッチパネル１０３の電気的状態を示すアナログ信号に対してアナログ−デジタル変換を行ってタッチパネル１０３の電気的状態を示すデジタルデータを生成する機能を有していることになる。タッチパネルコントローラ部１１２は、上述された動作によって、各水平方向電極パターン１０４と各垂直方向電極パターン１０５との間のデジタル容量情報を取得してスキャンＲＡＭ１２８に格納する。ＭＰＵ１１３は、スキャンＲＡＭ１２８からデジタル容量情報を読み出し、デジタル容量情報に基づいてタッチ動作の態様を示すタッチパネル検出データを生成する。

なお、上述の実施形態では、Ａ／Ｄコンバータ１２６がタッチパネルコントローラ部１１２に設けられているが、Ａ／Ｄコンバータ１２６が設けられる位置は、ＴＰＣ内蔵ソースドライバＩＣ１０２の内部において様々に変更可能である。例えば、Ａ／Ｄコンバータ１２６は、ソースドライバ部１１１に設けられてもよい。

ソース駆動回路２２の出力アンプ４２の駆動力の調整は、様々なタイミングで実施され得る。例えば、図２３に図示されているように、ＴＰＣ内蔵ソースドライバＩＣ１０２がスリープアウトする毎に（即ち、ＴＰＣ内蔵ソースドライバＩＣ１０２がスリープ状態から通常動作状態に復帰する毎に）、ソース駆動回路２２の出力アンプ４２の駆動力の調整が行われてもよい。図２３では、ＴＰＣ内蔵ソースドライバＩＣ１０２がスリープ状態にある期間が記号"Sleep in"で図示されており、通常動作状態にある期間が、記号"Sleep in"で図示されている。

この場合、一実施形態では、ＴＰＣ内蔵ソースドライバＩＣ１０２がスリープ状態から脱してパワーオンシーケンスが実行されている期間（図２３においては、記号"Power on"によって示されている）に、ソース駆動回路２２の出力アンプ４２の駆動力の調整が行われてもよい。この場合、パワーオンシーケンスの特定期間において、Ａ／Ｄコンバータ１２６が特性測定ソース線６Ｃから出力される出力信号の波形を示すデジタル波形データＤ_Ａ／Ｄを生成するために用いられる。ソース駆動回路２２の出力アンプ４２の駆動力は、デジタル波形データＤ_Ａ／Ｄに基づいて調節される。その後、画像の液晶表示パネル１への表示が開始されると、Ａ／Ｄコンバータ１２６は、タッチパネル１０３への物体の接触の態様を検出するタッチ処理のために使用される。

ソース駆動回路２２の出力アンプ４２の駆動力の調整は、各フレーム期間のタッチ処理が行われていない期間に行われてもよい。例えば、図２４に図示されているように、タッチ処理（タッチパネル１０３への物体の接触の態様を検出する処理）が各フレーム期間の表示期間において行われ、帰線期間において行われない場合には、ソース駆動回路２２の出力アンプ４２の駆動力の調整は、帰線期間の特定期間において行われてもよい。この場合、該特定期間において、Ａ／Ｄコンバータ１２６が特性測定ソース線６Ｃから出力される出力信号の波形を示すデジタル波形データＤ_Ａ／Ｄを生成するために用いられる。

また、図２５に図示されているように、タッチ処理が各フレーム期間において分割して行われ、帰線期間の一部においてタッチ処理が行われる場合、ソース駆動回路２２の出力アンプ４２の駆動力の調整は、帰線期間のタッチ処理が行われない特定期間において行われてもよい。この場合、該特定期間において、Ａ／Ｄコンバータ１２６が特性測定ソース線６Ｃから出力される出力信号の波形を示すデジタル波形データＤ_Ａ／Ｄを生成するために用いられる。

以上に説明されているように、本実施形態では、Ａ／Ｄコンバータ１２６が、タッチパネル１０３の電気的状態を示すデジタル情報の生成と、特性測定ソース線６Ｃから測定入力パッド２５に入力される出力信号の波形を示すデジタル波形データＤ_Ａ／Ｄの生成とに兼用され、これにより、高機能のＴＰＣ内蔵ソースドライバＩＣ１０２の実現と回路規模の増大の抑制が図られている。

以上には、本発明の実施形態が具体的に記述されているが、本発明は、上記の実施形態に限定されると解釈してはならない。本発明が様々な変更と共に実施され得ることは、当業者には自明的であろう。例えば、上述の実施形態には、液晶表示パネルを備えた液晶表示装置が記述されているが、本発明は、他の表示パネル（例えば、ＯＬＥＤ（organic light emitting diode）表示パネルやプラズマ表示パネル）を備える表示装置にも適用可能であることは当業者には容易に理解されよう。

１ ：液晶表示パネル
２ ：ソースドライバＩＣ
３ ：アプリケーションプロセッサ
４ ：画素配置領域
５ ：ＧＩＰ回路
５Ａ ：ゲートドライバＩＣ
６ ：ソース線
６Ａ、６Ｂ：ダミーソース線
６Ｃ、６Ｄ：特性測定ソース線
７ ：ゲート線
７Ａ、７Ｂ：ダミーゲート線
７Ｃ、７Ｄ：特性測定ゲート線
８、９ ：ブリッジ配線
１０ ：液晶表示装置
１１ ：副画素
１３ ：画素電極
１４ ：対向電極
２１、２１_ｉ：ソース出力
２２ ：ソース駆動回路
２３ ：測定出力パッド
２４ ：駆動回路
２５ ：測定入力パッド
２６、２６Ａ、２６Ｂ：遅延算出ブロック
３１、３１_ｉ ：ゲート出力
３２ ：ゲート駆動回路
３３ ：測定出力パッド
３４ ：駆動回路
３５ ：測定入力パッド
３６ ：遅延算出ブロック
４１、４１_ｉ ：出力スイッチ
４２、４２_ｉ ：出力アンプ
４３、４３_ｉ ：Ｄ／Ａコンバータ
４４ ：駆動力制御回路
４５ ：出力スイッチ
４６ ：出力アンプ
４７ ：出力制御回路
４８ ：駆動力制御回路
５１ ：コンパレータ
５２ ：カウンタ
５３ ：メモリ
５４ ：コンパレータ
５５ ：コントロールロジック回路
５６ ：駆動力調整用レジスタ
６１ ：差動段
６２ ：出力段
６３ ：負側電源線
６４ ：正側電源線
６５ ：可変カレントミラー
６６ ：制御ロジック回路
６７ ：負側電源線
６８ ：正側電源線
６９_１〜６９_３：スイッチ
７０_１〜７０_３：スイッチ
７２、７２_ｉ ：出力回路
７３ ：ゲート制御回路
７４ ：駆動力制御回路
７６ ：出力回路
７８ ：駆動力制御回路
８１ ：コンパレータ
８２ ：カウンタ
８３ ：メモリ
８４ ：コンパレータ
８５ ：コントロールロジック回路
８６ ：駆動力調整用レジスタ
９１ ：Ａ／Ｄコンバータ
９２ ：駆動力調整ロジック回路
９３ ：駆動力調整用レジスタ
９４ ：メモリ
９５ ：一致比較回路
９６ ：カウンタ
９７ ：メモリ
９８ ：コンパレータ
９９ ：コントロールロジック回路
１０１ ：液晶表示装置
１０２ ：ＴＰＣ内蔵ソースドライバＩＣ
１０３ ：タッチパネル
１０４ ：水平方向電極パターン
１０５ ：垂直方向電極パターン
１１１ ：ソースドライバ部
１１２ ：タッチパネルコントローラ部
１１３ ：ＭＰＵ
１２１ ：Ｙドライバ
１２２ ：Ｘセンサ
１２２ａ：補正回路
１２２ｂ：積分回路
１２２ｃ：サンプルホールド回路
１２３ ：キャリブレーションＲＡＭ
１２４ ：セレクタ
１２５ ：スイッチ
１２６ ：Ａ／Ｄコンバータ
１２７ ：スイッチ
１２８ ：スキャンＲＡＭ
ＭＮ１１〜ＭＮ１３、ＭＮ２１〜ＭＮ２５、ＭＮ４１〜ＭＮ４７：ＮＭＯＳトランジスタ
ＭＰ１１〜ＭＰ１３、ＭＰ２１〜ＭＰ２５、ＭＰ４１〜ＭＰ４７：ＰＭＯＳトランジスタ

Claims (17)

1. 表示パネルと、
   ドライバ
   とを具備し、
   前記表示パネルは、
   第１端が前記ドライバに接続され、第１方向に延伸するように配置された第１配線、第２配線及び第３配線と、
   前記第１配線に接続され、画像の表示に用いられる複数の第１副画素と、
   前記第２配線及び前記第３配線に接続され、画像の表示に用いられない複数の第２副画素と、
   前記第２配線及び前記第３配線の前記第１端と反対の第２端又は第２端の近傍において前記第２配線と前記第３配線を接続するブリッジ配線
   とを具備し、
   前記ドライバは、
   前記第１配線を駆動する第１駆動回路と、
   前記第２配線の前記第１端を駆動する第２駆動回路と、
   前記第３配線の前記第１端から第１出力信号を受け取り、前記第１出力信号の波形に応答して前記第１駆動回路の駆動力を制御する駆動力制御部
   とを具備する
   表示装置。
2. 請求項１に記載の表示装置であって、
   前記駆動力制御部は、前記第２配線、前記第３配線及び前記ブリッジ配線で発生する遅延時間に応答して前記第１駆動回路の駆動力を制御する
   表示装置。
3. 請求項２に記載の表示装置であって、
   前記第２駆動回路は、制御信号のアサートに応答して前記第２配線の前記第１端を駆動し、
   前記駆動力制御部は、
   前記第１出力信号の電圧レベルと所定の閾値電位とを比較するコンパレータと、
   前記制御信号のアサートに応答してカウント動作を開始し、前記コンパレータから出力される第２出力信号に応答してカウント動作を停止するカウンタと、
   前記カウント動作が停止された時点で前記カウンタに保持されているカウント値に応じて前記第１駆動回路の駆動力を制御するコントロールロジック回路
   とを備える
   表示装置。
4. 請求項２に記載の表示装置であって、
   前記第２駆動回路は、制御信号のアサートに応答して前記第２配線の前記第１端を駆動し、
   前記駆動力制御部は、
   前記第１出力信号に対してアナログ−デジタル変換を行ってデジタル波形データを生成するＡ／Ｄコンバータと、
   前記デジタル波形データを遅延して出力する遅延部と、
   前記Ａ／Ｄコンバータから受け取った前記デジタル波形データと前記遅延部から出力された前記デジタル波形データとを比較する一致比較回路と、
   前記制御信号のアサートに応答してカウント動作を開始し、前記一致比較回路から出力される第２出力信号に応答してカウント動作を停止するカウンタと、
   前記カウント動作が停止された時点で前記カウンタに保持されているカウント値に応じて前記第１駆動回路の駆動力を制御するコントロールロジック回路
   とを備える
   表示装置。
5. 請求項１に記載の表示装置であって、
   前記駆動力制御部は、
   前記第１出力信号に対してアナログ−デジタル変換を行い、前記第１出力信号の各時刻における電圧レベルを示すデジタル波形データを生成するＡ／Ｄコンバータと、
   前記デジタル波形データに応答して前記第１駆動回路の駆動力を制御するコントロールロジック回路
   とを具備する
   表示装置。
6. 請求項５に記載の表示装置であって、
   更に、タッチパネルを具備し、
   前記Ａ／Ｄコンバータが、前記タッチパネルの電気的状態を示すアナログ信号に対してアナログ−デジタル変換を行って前記タッチパネルの電気的状態を示すデジタルデータを生成するために使用される
   表示装置。
7. 請求項３又は４に記載の表示装置であって、
   前記第１駆動回路と前記第２駆動回路とが同一の構成を有し、
   前記駆動力制御部は、
   前記カウント動作が停止された時点で前記カウンタに保持されているカウント値と基準値との比較を行って前記第２駆動回路の駆動力が最適かを判断し、前記第２駆動回路の駆動力が最適であると判断した場合、前記第２駆動回路の駆動力に応じて前記第１駆動回路の駆動力を設定する
   表示装置。
8. 請求項１乃至７のいずれかに記載の表示装置であって、
   前記表示パネルは、更に、
   前記第１方向に延伸するように設けられた第１ダミー配線及び第２ダミー配線と、
   前記第１ダミー配線及び前記第２ダミー配線に接続され、画像の表示に用いられない複数の第３副画素
   とを備え、
   前記第１配線、前記第２配線、前記第３配線、前記第１ダミー配線及び前記第２ダミー配線は、前記第１方向に垂直な第２方向に並んで配置され、
   前記第１配線、前記第２配線及び前記第３配線は、前記第１ダミー配線及び前記第２ダミー配線の間に設けられている
   表示装置。
9. 請求項８に記載の表示装置であって、
   前記第２配線及び前記第３配線は、前記第１ダミー配線に隣接して設けられている
   表示装置。
10. 請求項１乃至９のいずれかに記載の表示装置であって、
    前記表示パネルは液晶表示パネルであり、
    前記第１配線はソース線である
    表示装置。
11. 請求項１乃至９のいずれかに記載の表示装置であって、
    前記表示パネルは液晶表示パネルであり、
    前記第１配線はゲート線である
    表示装置。
12. 第１方向に延伸するように配置された第１配線、第２配線及び第３配線と、
    前記第１配線に接続され、画像の表示に用いられる複数の第１副画素と、
    前記第２配線及び前記第３配線に接続され、画像の表示に用いられない複数の第２副画素と、
    前記第２配線及び前記第３配線の第１端又は第１端の近傍において前記第２配線と前記第３配線を接続するブリッジ配線
    とを備える表示パネルを駆動するドライバであって、
    前記第１配線を駆動する第１駆動回路と、
    前記第２配線の前記第１端と反対の第２端にステップ信号を入力するように構成された第２駆動回路と、
    前記第３配線の前記第１端と反対の第３端から第１出力信号を受け取り、前記第１出力信号の波形に応答して前記第１駆動回路の駆動力を制御する駆動力制御部
    とを具備する
    表示パネルドライバ。
13. 請求項１２に記載の表示パネルドライバであって、
    前記駆動力制御部は、前記第２配線、前記第３配線及び前記ブリッジ配線で発生する遅延時間に応答して前記第１駆動回路の駆動力を制御する
    表示パネルドライバ。
14. 請求項１３に記載の表示パネルドライバであって、
    前記第２駆動回路は、制御信号のアサートに応答して前記第２配線の前記第２端を駆動し、
    前記駆動力制御部は、
    前記第１出力信号の電圧レベルと所定の閾値電位とを比較するコンパレータと、
    前記制御信号のアサートに応答してカウント動作を開始し、前記コンパレータから出力される第２出力信号に応答してカウント動作を停止するカウンタと、
    前記カウント動作が停止された時点で前記カウンタに保持されているカウント値に応じて前記第１駆動回路の駆動力を制御するコントロールロジック回路
    とを備える
    表示パネルドライバ。
15. 請求項１３に記載の表示パネルドライバであって、
    前記第２駆動回路は、制御信号のアサートに応答して前記第２配線の前記第１端を駆動し、
    前記駆動力制御部は、
    前記第１出力信号に対してアナログ−デジタル変換を行ってデジタル波形データを生成するＡ／Ｄコンバータと、
    前記デジタル波形データを遅延して出力する遅延部と、
    前記Ａ／Ｄコンバータから受け取った前記デジタル波形データと前記遅延部から出力された前記デジタル波形データとを比較する一致比較回路と、
    前記制御信号のアサートに応答してカウント動作を開始し、前記一致比較回路から出力される第２出力信号に応答してカウント動作を停止するカウンタと、
    前記カウント動作が停止された時点で前記カウンタに保持されているカウント値に応じて前記第１駆動回路の駆動力を制御するコントロールロジック回路
    とを備える
    表示パネルドライバ。
16. 請求項１２に記載の表示パネルドライバであって、
    前記駆動力制御部は、
    前記第１出力信号に対してアナログ−デジタル変換を行い、前記第１出力信号の各時刻における電圧レベルを示すデジタル波形データを生成するＡ／Ｄコンバータと、
    前記デジタル波形データに応答して前記第１駆動回路の駆動力を制御するコントロールロジック回路
    とを具備する
    表示パネルドライバ。
17. 請求項１６に記載の表示パネルドライバであって、
    前記Ａ／Ｄコンバータが、表示パネルに隣接して設けられるタッチパネルの電気的状態を示すアナログ信号に対してアナログ−デジタル変換を行って前記タッチパネルの電気的状態を示すデジタルデータを生成するために使用される
    表示パネルドライバ。

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