KR102211764B1

KR102211764B1 - 표시 패널의 구동 방법 및 이를 수행하는 표시 장치

Info

Publication number: KR102211764B1
Application number: KR1020140047255A
Authority: KR
Inventors: 원명호; 권달중; 박행원; 배현석; 정승훈; 최호섭
Original assignee: 삼성디스플레이 주식회사
Priority date: 2014-04-21
Filing date: 2014-04-21
Publication date: 2021-02-05
Also published as: US20150302816A1; US9865217B2; KR20150121738A

Abstract

복수의 데이터 라인들 및 상기 복수의 데이터 라인들과 교차하는 복수의 게이트 라인들을 포함하는 표시 패널의 구동 방법은 데이터 라인의 RC 지연이 가장 작은 상기 표시 패널의 제1 단부에 위치한 게이트 라인에 인가되는 게이트 신호를 일정 시간 지연하여 기준 게이트 신호를 생성하는 단계, 상기 데이터 라인의 RC 지연이 가장 큰 상기 표시 패널의 제2 단부에 위치한 게이트 라인에 인가되는 입력 게이트 신호를 수신하는 단계 및 상기 기준 게이트 신호와 상기 입력 게이트 신호의 비교 결과에 따라서 상기 복수의 게이트 라인들에 인가되는 게이트 신호의 지연을 제어하는 단계를 포함한다.

Description

표시 패널의 구동 방법 및 이를 수행하는 표시 장치{METHOD OF DRIVING DISPLAY PANEL AND DISPLAY APPARATUS}

본 발명은 표시 패널의 구동 방법 및 이를 수행하는 표시 장치에 관한 것으로, 보다 상세하게는 장시간 구동에 따른 표시 품질 저하를 막기 위한 표시 패널의 구동 방법 및 이를 수행하는 표시 장치를 제공하는 것이다.

일반적으로 액정 표시 장치는 두께가 얇고 무게가 가벼우며 전력소모가 낮은 장점이 있어, 모니터, 노트북, 휴대폰 등에 주로 사용된다. 이러한 액정 표시장치는 액정의 광투과율을 이용하여 영상을 표시하는 액정 표시 패널, 상기 액정 표시 패널의 하부에 배치되어 상기 액정 표시 패널로 광을 제공하는 백라이트 어셈블리 및 상기 액정 표시 패널을 구동하는 구동 회로를 포함한다.

상기 액정 표시 패널은 게이트 라인, 데이터 라인, 박막 트랜지스터 및 화소 전극을 갖는 어레이 기판, 상기 어레이 기판과 대향하며 공통 전극을 갖는 대향 기판, 및 상기 어레이 기판과 상기 대향 기판 사이에 개재된 액정층을 포함한다. 상기 구동 회로는 상기 게이트 라인을 구동하는 게이트 구동부 및 상기 데이터 라인을 구동하는 데이터 구동부를 포함한다.

최근 상기 액정 표시 패널이 대형화됨에 따라서, 게이트 신호 및 데이터 신호의 RC 지연에 의해 표시 품질이 저하되는 문제가 발생한다.

예를 들면, 상기 게이트 구동부로부터 출력된 게이트 신호는 상기 게이트 구동부의 출력단과 인접한 영역에 비해 상대적으로 먼 영역에서의 RC 지연이 증가한다. 상기 게이트 신호는 화소에 인가되는 데이터 신호의 충전 시간을 제어하는 신호로서, 상기 게이트 신호의 지연은 상기 데이터 신호의 충전율을 저하시킬 수 있다. 또한, 데이터 라인의 길이가 길어짐에 따라서, 상기 데이터 구동부와 인접한 표시 패널의 최상단부와 상기 데이터 구동부와 가장 먼 표시 패널의 최하단부에서의 데이터 라인에 인가된 데이터 신호는 RC 지연차를 가진다.

이와 같은 게이트 신호 및 데이터 신호의 RC 지연에 따라서 휘도 저하, 혼색 및 줄무늬 시인 등과 같은 표시 불량을 발생한다.

이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 표시 품질 저하를 막기 위한 표시 패널의 구동 방법을 제공하는 것이다.

본 발명의 다른 목적은 상기 구동 방법을 수행하기 위한 표시 장치를 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 복수의 데이터 라인들 및 상기 복수의 데이터 라인들과 교차하는 복수의 게이트 라인들을 포함하는 표시 패널의 구동 방법은 데이터 라인의 RC 지연이 가장 작은 상기 표시 패널의 제1 단부에 위치한 게이트 라인에 인가되는 게이트 신호를 일정 시간 지연하여 기준 게이트 신호를 생성하는 단계, 상기 데이터 라인의 RC 지연이 가장 큰 상기 표시 패널의 제2 단부에 위치한 게이트 라인에 인가되는 입력 게이트 신호를 수신하는 단계 및 상기 기준 게이트 신호와 상기 입력 게이트 신호의 비교 결과에 따라서 상기 복수의 게이트 라인들에 인가되는 게이트 신호의 지연을 제어하는 단계를 포함한다.

일 실시예에서, 상기 일정 시간은 상기 제2 단부에서의 상기 데이터 라인의 RC 시정수에 대응할 수 있다.

일 실시예에서, 상기 표시 패널은 순차적으로 구동되는 제1 내지 제n 게이트 라인들을 포함하고, 상기 기준 게이트 신호는 제1 게이트 라인의 게이트 신호가 지연된 신호이고, 상기 입력 게이트 신호는 제n 게이트 라인의 게이트 신호일 수 있다.

일 실시예에서, 상기 복수의 게이트 라인들에 인가되는 상기 게이트 신호의 지연을 제어하는 단계는, 상기 기준 게이트 신호와 상기 입력 게이트 신호의 비교 결과를 상기 데이터 라인에 인가되는 데이터 신호의 출력 타이밍을 제어하는 로드 신호에 응답하여 비교 신호로 출력하는 단계 및 상기 비교 신호에 기초하여 수평 동기 신호에 대해 라이징 타이밍이 제어된 게이트 신호를 생성하는 단계를 포함할 수 있다.

일 실시예에서, 상기 입력 게이트 신호가 상기 기준 게이트 신호 보다 레벨이 높으면 제1 극성의 비교 신호를 출력하고, 상기 제1 극성의 비교 신호에 응답하여 상기 게이트 신호의 라이징 타이밍을 상기 수평 동기 신호에 대해 지연시킬 수 있다.

일 실시예에서, 상기 입력 게이트 신호가 상기 기준 게이트 신호 보다 레벨이 낮으면 상기 제1 극성과 반전된 제2 극성의 비교 신호를 출력하고, 상기 제2 극성의 비교 신호에 응답하여 상기 게이트 신호의 라이징 타이밍을 상기 수평 동기 신호와 동기시킬 수 있다.

일 실시예에서, 적어도 한 번 상기 입력 게이트 신호가 상기 기준 게이트 신호 보다 레벨이 낮으면 이후부터 상기 게이트 신호의 라이징 타이밍은 상기 수평 동기 신호와 동기시킬 수 있다.

상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 복수의 데이터 라인들 및 상기 복수의 데이터 라인들과 교차하는 복수의 게이트 라인들을 포함하는 표시 패널, 상기 복수의 데이터 라인들에 데이터 신호를 출력하는 데이터 구동 회로, 상기 복수의 게이트 라인들에 게이트 신호를 출력하는 게이트 구동 회로, 데이터 라인의 RC 지연이 가장 작은 상기 표시 패널의 제1 단부에 위치한 게이트 라인에 인가되는 게이트 신호가 지연된 기준 게이트 신호를 출력하는 기준 신호 생성부, 상기 기준 게이트 신호와, 상기 데이터 라인의 RC 지연이 가장 큰 상기 표시 패널의 제2 단부에 위치한 게이트 라인에 인가되는 입력 게이트 신호를 비교하여 상기 입력 게이트 신호의 지연에 대응하는 비교 신호를 출력하는 지연 결정부, 상기 비교 신호에 기초하여 상기 복수의 게이트 라인들에 인가되는 상기 게이트 신호의 라이징 타이밍을 제어하는 쉬프팅 제어 신호를 출력하는 제어 신호 생성부 및 상기 쉬프팅 제어 신호에 기초하여 상기 게이트 구동 회로를 제어하는 게이트 제어 신호를 생성하는 타이밍 컨트롤러를 포함한다.

일 실시예에서, 상기 기준 신호 생성부는 RC 지연회로를 포함하고, 상기 RC 지연 회로의 RC 시정수는 상기 제2 단부에서의 상기 데이터 라인의 RC 시정수와 같을 수 있다.

일 실시예에서, 상기 표시 패널은 순차적으로 구동하는 제1 내지 제n 게이트 라인들을 포함하고, 상기 기준 게이트 신호는 제1 게이트 라인의 게이트 신호가 지연된 신호이고, 상기 입력 게이트 신호는 제n 게이트 라인의 게이트 신호일 수 있다.

일 실시예에서, 상기 지연 결정부는 상기 데이터 라인에 인가되는 데이터 신호의 출력 타이밍을 제어하는 로드 신호에 응답하여 상기 기준 게이트 신호와 상기 입력 게이트 신호의 비교 결과에 대응하는 비교 신호를 생성하고, 상기 비교 신호에 기초하여 수평 동기 신호에 대해 라이징 타이밍이 제어된 게이트 신호를 생성할 수 있다.

일 실시예에서, 상기 지연 결정부는 상기 기준 게이트 신호를 수신하는 비반전 단자와 상기 입력 게이트 신호를 수신하는 반전 단자를 포함하는 OP 증폭기 및 상기 로드 신호에 응답하여 상기 OP 증폭기의 출력 신호를 상기 비교 신호로 출력하는 제1 트랜지스터를 포함할 수 있다.

일 실시예에서, 상기 지연 결정부는 상기 입력 게이트 신호가 상기 기준 게이트 신호 보다 레벨이 높으면 제1 극성의 상기 비교 신호를 출력하고, 상기 입력 게이트 신호가 상기 기준 게이트 신호 보다 레벨이 낮으면 상기 제1 극성과 반전된 제2 극성의 상기 비교 신호를 출력할 수 있다.

일 실시예에서, 상기 제어 신호 생성부는 상기 비교 신호를 수신하는 반전기, 상기 반전기와 연결된 애노드를 포함하는 정류 다이오드, 상기 정류 다이오드의 캐소드와 연결되고 접지와 연결된 커패시터, 상기 정류 다이오드의 상기 캐소드와 연결된 제어 전극, 전원 전압을 수신하는 제1 전극 및 접지와 연결된 제2 전극을 포함하는 제2 트랜지스터를 포함할 수 있다.

일 실시예에서, 상기 제어 신호 생성부는 상기 제1 극성의 상기 비교 신호에 응답하여 상기 게이트 신호의 라이징 타이밍을 상기 수평 동기 신호에 대해 지연시키기 위한 제1 쉬프팅 제어 신호를 상기 타이밍 컨트롤러에 출력할 수 있다.

일 실시예에서, 상기 타이밍 컨트롤러는 상기 제1 쉬프팅 제어 신호에 응답하여 상기 게이트 구동 회로의 클럭 신호를 수평 동기 신호에 대해 지연시킬 수 있다.

일 실시예에서, 상기 제어 신호 생성부는 상기 제2 극성의 상기 비교 신호에 응답하여 상기 게이트 신호의 라이징 타이밍을 상기 수평 동기 신호와 동기시키기 위한 제2 쉬프팅 제어 신호를 상기 타이밍 컨트롤러에 출력할 수 있다.

일 실시예에서, 상기 타이밍 컨트롤러는 상기 제2 쉬프팅 제어 신호에 응답하여 상기 게이트 구동 회로의 클럭 신호를 수평 동기 신호와 동기시킬 수 있다.

일 실시예에서, 상기 제어 신호 생성부는 적어도 한 번 상기 제2 극성의 상기 비교 신호가 수신된 이후부터 상기 제2 쉬프팅 제어 신호를 상기 타이밍 컨트롤러에 출력할 수 있다.

일 실시예에서, 상기 게이트 구동 회로는 클럭 신호의 라이징 타이밍에 동기된 라이징 타이밍을 갖는 게이트 신호를 생성할 수 있다.

본 발명의 실시예들에 따르면, 표시 패널로부터 피드백된 게이트 신호에 기초하여 장시간 구동에 따른 게이트 신호의 지연을 결정하고, 상기 게이트 신호의 지연에 따라 게이트 구동 회로를 게이트 쉬프팅 모드 및 일반 게이트 모드로 선택적으로 구동할 수 있다. 이에 따라서, 상기 표시 패널의 특성 변화에 따른 표시 품질 저하를 막을 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 도 1에 도시된 표시 장치의 구동 블록도이다.
도 3은 도 2에 도시된 쉬프팅 제어 회로에 대한 동작을 설명하기 위한 개념도이다.
도 4는 도 1에 도시된 표시 패널의 구동 방법을 설명하기 위한 흐름도이다.
도 5a 및 도 5b는 도 4에 도시된 구동 방법에 따라 복수의 게이트 라인들에 인가되는 복수의 게이트 신호들의 파형도이다.

이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.

도 1을 참조하면, 상기 표시 장치는 표시 패널(100), 타이밍 컨트롤러(210), 쉬프팅 제어 회로(230), 데이터 구동 회로(250), 제1 게이트 구동 회로(260) 및 제2 게이트 구동 회로(270)를 포함한다.

상기 표시 장치는 컨트롤 회로 기판(310), 적어도 하나의 연성 회로 필름(320) 및 적어도 하나의 소스 회로 기판(330)을 더 포함한다. 상기 타이밍 컨트롤러(210)는 상기 컨트롤 회로 기판(310)에 실장된다. 상기 연성 회로 필름(320)의 제1 단부는 상기 컨트롤 회로 기판(310)에 실장되고, 제2 단부는 상기 소스 회로 기판(330)에 실장된다. 상기 데이터 구동 회로(250)의 단부는 상기 소스 회로 기판(330)에 실장된다. 또한, 상기 쉬프팅 제어 회로(230)는 상기 소스 회로 기판(230)에 실장될 수 있다. 또는 상기 쉬프팅 제어 회로(230)는 상기 컨트롤 회로 기판(310)에 실장될 수 있다.

상기 표시 패널(100)은 표시 영역(DA) 및 상기 표시 영역(DA)을 둘러싸는 주변 영역(PA)을 포함한다. 상기 표시 영역(DA)에는 복수의 화소부들(P), 복수의 데이터 라인들(DL1,..., DLm) 및 복수의 게이트 라인들(GL1,.., GLk,.., GLn)이 배치된다. 상기 주변 영역(PA)에는 상기 데이터 구동 회로(250), 상기 제1 게이트 구동 회로(260) 및 상기 제2 게이트 구동 회로(270)가 배치된다.

상기 화소부들(P)은 제1 방향(DR1)으로 배열된 화소를 포함하는 화소 열 및 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 배열된 화소를 포함하는 화소 행을 포함하는 매트릭스 형태로 배열된다.

상기 데이터 라인들(DL1,..., DLm)은 상기 제1 방향(DR1)으로 연장되고, 상기 제2 방향(DR2)으로 배열된다. 상기 데이터 라인들(DL1,..., DLm) 각각은 해당하는 화소 열의 화소들(P)과 전기적으로 연결되어 데이터 신호를 전달한다.

상기 게이트 라인들(GL1,..., GLn)은 상기 제2 방향(DR2)으로 연장되고, 상기 제1 방향(DR1)으로 배열된다. 상기 게이트 라인들(GL1,.., GLk,.., GLn) 각각은 해당하는 화소 행에 포함된 화소들(P)과 전기적으로 연결되고 게이트 신호가 순차적으로 인가된다.

각 화소(P)는 게이트 라인과 데이터 라인에 연결된 스위칭 소자 및 상기 스위칭 소자에 연결된 표시 소자를 포함한다. 상기 표시 소자는 액정 커패시터, 유기전계 발광 소자 등을 포함할 수 있다.

상기 타이밍 컨트롤러(210)는 상기 쉬프트 제어 회로(230), 상기 데이터 구동 회로(250) 및 상기 제1 및 제2 게이트 구동 회로들(260, 270)의 구동을 제어한다.

또한, 상기 타이밍 컨트롤러(210)는 상기 쉬프트 제어 회로(230)로부터 제공된 쉬프트 제어 신호에 응답하여 상기 게이트 구동 회로(260)를 게이트 쉬프팅 모드(Gate Shifting Mode) 또는 일반 게이트 모드(Normal Gate Mode)로 동작하도록 제어한다.

상기 게이트 쉬프팅 모드는 데이터 라인의 RC 지연이 가장 작은 상기 표시 영역(DA)의 최상단부에 위치한 게이트 라인에 인가되는 게이트 신호보다 상기 데이터 라인의 RC 지연이 가장 큰 상기 표시 영역(DA)의 최하단부에 위치한 게이트 라인에 인가되는 게이트 신호를 지연하여 구동하는 방식이다. 상기 표시 영역(DA)의 촤상단부는 상기 데이터 구동 회로(250)와 가까운 영역이고, 상기 표시 영역(DA)이 최하단부는 상기 데이터 구동 회로(250)와 먼 영역이다.

상기 게이트 쉬프팅 모드는 상기 표시 영역(DA)을 상기 제1 방향(DR1)의 복수의 블록들로 나누고, 가장 마지막 블록에 대응하는 상기 데이터 라인의 지연 시간을 실험치로 결정한다. 상기 가장 마지막 블록의 상기 지연 시간을 기준으로 나머지 블록들의 지연 시간을 균등하게 결정한다. 예를 들면, 상기 표시 영역(DA)이 21개의 블록들로 나누어지고 가장 마지막 블록의 게이트 라인에 인가되는 게이트 신호의 지연 시간은 수평 동기 신호에 대해서 100 ㎲ 인 경우, 첫 번째 블록의 게이트 라인에 인가되는 게이트 신호의 지연 시간은 상기 수평 동기 신호에 대해서 0 ㎲ 이고, 두 번째 블록부터의 게이트 신호의 지연 시간은 상기 수평 동기 신호에 대해서 각각 5㎲ 씩 지연된다.

한편, 상기 일반 게이트 모드는 상기 데이터 라인의 RC 지연을 고려되지 않은 것으로, 상기 블록들에 관계없이 게이트 라인에 인가되는 게이트 신호를 상기 수평 동기 신호와 동기시킨다. 즉, 상기 수평 동기 신호에 대한 지연 시간은 0 ㎲이다.

상기 타이밍 컨트롤러(210)는 상기 데이터 구동 회로(250)에 데이터 신호, 데이터 제어 신호를 제공한다. 상기 데이터 신호는 색 데이터 신호를 포함하고, 응답 속도 향상을 위한 보정 알고리즘 및 화이트 보상을 위한 보정 알고리즘 등을 통해 보정된 데이터 신호일 수 있다. 상기 데이터 제어 신호는 수평 동기 신호, 수직 동기 신호를 포함하는 데이터 동기 신호 및 상기 데이터 신호의 출력을 제어하는 로드 신호를 포함할 수 있다.

상기 타이밍 컨트롤러(210)는 상기 제1 및 제2 게이트 구동 회로들(260, 270)에 게이트 제어 신호를 제공한다. 상기 게이트 제어 신호는 수직 개시 신호, 적어도 하나의 클럭 신호, 출력 인에이블 신호 등을 포함한다.

상기 타이밍 컨트롤러(210)는 상기 쉬프팅 제어 신호에 기초하여 상기 클럭 신호를 제어하여 상기 게이트 쉬프팅 모드의 동작 여부를 제어할 수 있다.

예를 들면, 상기 제1 및 제2 게이트 구동 회로들(260, 270)을 게이트 쉬프팅 모드로 구동하기 위해서, 상기 타이밍 컨트롤러(210)는 상기 표시 영역(DA)의 가장 마지막 블록은 설정된 지연 시간으로 결정하고, 상기 표시 영역(DA)의 나머지 블록들의 지연 시간들을 상기 가장 마지막 블록의 지연 시간에 기초하여 결정한다. 상기 타이밍 컨트롤러(210)는 상기 복수의 블록들의 상기 지연 시간들에 기초하여 상기 클럭 신호의 라이징 타이밍(rising timing)을 제어한다.

상기 제1 및 제2 게이트 구동 회로들(260, 270)은 상기 클럭 신호의 라이징 타이밍에 동기된 라이징 타이밍을 갖는 게이트 신호를 생성한다. 이에 따라서, 각 블록에 포함된 복수의 게이트 라인들에는 해당하는 지연 시간만큼 지연된 게이트 신호가 제공될 수 있다.

상기 제1 및 제2 게이트 구동 회로들(260, 270)을 일반 게이트 모드로 구동하기 위해서, 상기 타이밍 컨트롤러(210)는 상기 표시 영역(DA)의 가장 마지막 블록의 지연 시간을 0 ㎲ 으로 결정하고, 상기 표시 영역(DA)의 나머지 블록들의 지연 시간들을 상기 가장 마지막 블록의 지연 시간에 기초하여 모두 0 ㎲ 으로 결정한다. 상기 타이밍 컨트롤러(210)는 상기 복수의 블록들의 지연 시간들이 모두 0 ㎲ 이므로, 라이징 타이밍이 수평 동기 신호와 동기된 일반 클럭 신호를 생성한다.

상기 제1 및 제2 게이트 구동 회로들(260, 270)은 상기 일반 클럭 신호에 기초하여 게이트 신호를 생성한다. 이에 따라서, 상기 게이트 라인에는 수평 동기 신호와 동기된 게이트 신호가 인가될 수 있다.

상기 쉬프팅 제어 회로(230)는 상기 데이터 라인의 RC 지연이 가장 큰 상기 표시 영역(DA)의 최하단부에 배치된 게이트 라인에 인가되는 게이트 신호 및 기준 게이트 신호를 비교하여 상기 쉬프팅 제어 신호(SC)를 생성한다. 상기 최하단부의 게이트 라인은 마지막 게이트 라인인 제n 게이트 라인(GLn)일 수 있다. 상기 기준 게이트 신호는 상기 데이터 라인의 RC 지연이 거의 없는 상기 표시 영역(DA)의 최상단부에 배치된 제1 게이트 라인(GL1)에 인가된 게이트 신호를 설정된 RC 시정수만큼 지연시킨 지연 게이트 신호이다. 상기 설정된 RC 시정수는 실험을 통해서 상기 표시 영역(DA)의 상기 마지막 게이트 라인의 위치에서 측정된 상기 데이터 라인의 RC 시정수이다. 따라서, 상기 기준 게이트 신호는 상기 마지막 게이트 라인의 위치에서 상기 데이터 라인의 RC 지연을 고려한 최소의 지연 시간을 갖는 지연 게이트 신호이다.

상기 데이터 구동 회로(250)는 복수의 데이터 연성 회로 필름들(251)을 포함하고, 각 데이터 연성 회로 필름(251)은 데이터 라인을 구동하는 데이터 구동 칩을 포함한다. 상기 데이터 연성 회로 필름(251)은 상기 소스 회로 기판(330)과 상기 표시 패널(100)을 전기적으로 연결한다. 상기 데이터 연성 회로 필름들 중 상기 제1 및 제2 게이트 구동 회로들(260, 270)과 인접한 데이터 연성 회로 필름들은 복수의 더미 신호 라인들을 포함할 수 있고, 상기 더미 신호 라인들을 통해서 상기 컨트롤 회로 기판(310)으로부터 전달된 게이트 제어 신호를 상기 제1 및 제2 게이트 구동 회로들(260, 270)에 전달한다.

상기 제1 게이트 구동 회로(260)는 복수의 게이트 연성 회로 필름들(261)을 포함한다. 각 게이트 연성 회로 필름(261)은 게이트 라인을 구동하는 게이트 구동칩을 포함한다. 상기 제1 게이트 구동 회로(260)는 상기 게이트 라인의 제1 단부에 인접한 상기 주변 영역(PA)에 배치된다.

상기 제2 게이트 구동 회로(270)는 복수의 게이트 연성 회로 필름들(271)을 포함한다. 각 게이트 연성 회로 필름(271)은 상기 게이트 라인을 구동하는 게이트 구동칩을 포함한다. 상기 제2 게이트 구동 회로(270)는 상기 게이트 라인의 제2 단부에 인접한 상기 주변 영역(PA)에 배치된다.

도 2는 도 1에 도시된 표시 장치의 구동 블록도이다.

도 1 및 도 2를 참조하면, 상기 표시 장치는 타이밍 컨트롤러(210), 쉬프팅 제어 회로(230), 데이터 구동 회로(250), 제1 게이트 구동 회로(260) 및 제2 게이트 구동 회로(270)를 포함한다.

상기 타이밍 컨트롤러(210)는 상기 데이터 구동 회로(250)에 데이터 신호(DATA) 및 데이터 제어 신호를 제공한다. 상기 데이터 신호는 색 데이터 신호를 포함하고, 응답속도 향상을 위한 보정 알고리즘 및 화이트 보상을 위한 보정 알고리즘 등을 통해 보정된 데이터 신호일 수 있다. 상기 데이터 제어 신호는 수평 동기 신호, 수직 동기 신호를 포함하는 데이터 동기 신호(DSS) 및 상기 데이터 구동 회로(250)로부터 상기 데이터 신호의 출력 타이밍을 제어하는 로드 신호(TP)를 포함한다.

상기 타이밍 컨트롤러(210)는 상기 제1 및 제2 게이트 구동 회로들(260, 270)에 게이트 제어 신호(GCS)를 제공한다. 상기 게이트 제어 신호(GCS)는 수직 개시 신호, 적어도 하나의 클럭 신호, 출력 인에이블 신호 등을 포함한다.

상기 쉬프팅 제어 회로(230)는 기준 신호 생성부(231), 지연 결정부(232) 및 제어 신호 생성부(233)를 포함한다.

상기 기준 신호 생성부(231)는 RC 지연 회로를 포함한다. 상기 기준 신호 생성부(231)는 실험을 통해서 얻은 상기 표시 영역(DA)의 상기 마지막 게이트 라인의 위치에 대응하는 데이터 라인의 RC 시정수를 갖는다. 상기 기준 신호 생성부(231)는 상기 표시 영역(DA) 중 상기 데이터 라인의 RC 지연이 거의 없는 최상단부에 위치한 기준 게이트 라인인 제1 게이트 라인(GL1)에 인가된 제1 게이트 신호(G1)를 수신하고, 상기 제1 게이트 신호(G1)를 RC 시정수 만큼 지연하여 기준 게이트 신호로 출력한다.

상기 지연 결정부(232)는 OP 증폭기(OP) 및 제1 트랜지스터(TR1)를 포함한다. 상기 OP 증폭기(OP)는 반전 단자(T1)와 비반전 단자(T2) 및 출력 단자(T3)를 포함한다. 상기 반전 단자(T1)는 상기 기준 신호 생성부(231)로부터 생성된 상기 기준 게이트 신호를 수신한다. 상기 비반전 단자(T2)는 상기 표시 영역(DA) 중 상기 데이터 라인의 RC 지연이 가장 큰 최하단부에 위치한 제n 게이트 라인(GLn)에 인가된 제n 게이트 신호(Gn)를 입력 게이트 신호로서 수신한다.

상기 제1 트랜지스터(TR1)는 상기 타이밍 컨트롤러(210)로부터 출력된 상기 로드 신호(TP)를 수신하는 제어 전극(CE1)과 상기 출력 단자(T3)와 연결된 제1 전극(E11) 및 상기 지연 결정부(232)의 제1 출력부(OT1)와 연결된 제2 전극(E12)을 포함한다.

상기 OP 증폭기(OP)는 상기 비반전 단자(T2)에 인가되는 상기 제n 게이트 신호(Gn)가 상기 반전 단자(T1)에 인가되는 상기 기준 게이트 신호 보다 레벨이 크면 상기 출력 단자(T3)는 하이 레벨을 출력한다. 반대로, 상기 OP 증폭기(OP)는 상기 비반전 단자(T2)에 인가되는 상기 제n 게이트 신호(Gn)가 상기 반전 단자(T1)에 인가되는 상기 기준 게이트 신호 보다 레벨이 작으면 상기 출력 단자(T3)는 로우 레벨을 출력한다.

상기 제1 트랜지스터(TR1)는 상기 로드 신호(TP)에 응답하여 스위칭한다.

상기 제1 트랜지스터(TR1)는 상기 로드 신호(TP)가 하이 레벨인 구간 동안 턴-온 되어 상기 OP 증폭기(OP)의 출력 신호를 출력하고, 상기 로드 신호(TP)가 로우 레벨인 구간 동안 턴-오프 되어 상기 OP 증폭기(OP)의 출력 신호를 출력하지 않는다.

따라서, 상기 지연 결정부(232)의 상기 제1 출력부(OT1)는 상기 로드 신호(TP)에 응답하여 양극성 또는 음극성의 비교 신호를 출력한다. 예를 들면, 상기 지연 결정부(232)는 상기 제n 게이트 신호(Gn)가 상기 기준 게이트 신호 보다 레벨이 크면 양극성의 비교 신호를 출력하고, 상기 제n 게이트 신호(Gn)가 상기 기준 게이트 신호 보다 레벨이 크면 음극성의 비교 신호를 출력한다. 상기 양극성의 비교 신호가 출력되는 경우는 상기 제n 게이트 신호(Gn)의 지연이 허용범위 내에 있는 경우이고, 상기 음극성의 비교 신호가 출력되는 경우는 상기 제n 게이트 신호(Gn)의 지연이 허용범위를 벗어난 경우이다.

상기 제어 신호 생성부(233)는 반전기(INT), 정류 다이오드(DD), 커패시터(CC) 및 제2 트랜지스터(TR2)를 포함한다.

상기 반전기(INT)는 상기 지연 결정부(232)의 비교 신호를 수신하고, 상기 비교 신호를 반전하여 출력한다.

상기 정류 다이오드(DD)는 상기 반전기(INT)와 연결된 애노드와 상기 커패시터(CC) 및 상기 제2 트랜지스터(TR2)와 연결된 캐소드를 포함한다. 상기 정류 다이오드(DD)는 상기 애노드에 양극성의 신호가 수신되면 전류가 흐르고 음극성의 신호가 전류가 흐르지 않는다.

상기 커패시터(CC)는 상기 정류 다이오드(DD)의 캐소드와 연결된 제1 단자와 접지(GND)와 연결된 제2 단자를 포함한다. 상기 정류 다이오드(DD)가 도통될 때 일정 전압을 충전한다.

상기 제2 트랜지스터(TR2)는 상기 커패시터(CC)의 상기 제1 단자와 연결된 제어 전극(CE2)과 전원 전압(VD)을 수신하는 제1 전극(E21)과 접지(GND)와 연결된 제2 전극(E22)을 포함한다. 상기 제2 트랜지스터(TR2)의 상기 제1 전극(E21)은 상기 제어 신호 생성부(233)의 제2 출력부(OT2)와 연결된다.

상기 제2 트랜지스터(TR2)가 턴-오프 되면 상기 제2 출력부(OT2)는 상기 전원 전압(VD)에 대응하는 하이 레벨의 쉬프팅 제어 신호(SC)를 출력하고, 상기 제2 트랜지스터(TR2)가 턴-온 되면 상기 제2 출력부(OT2)는 상기 접지(GND)에 대응하는 로우 레벨의 쉬프팅 제어 신호(SC)를 출력한다.

본 실시예에 따르면, 상기 쉬프팅 제어 신호(SC)는 상기 타이밍 컨트롤러(210)의 게이트 쉬프팅 모드에 대응하는 옵션을 온 또는 오프 하는 제어하는 신호이다. 상기 타이밍 컨트롤러(210)는 상기 하이 레벨의 쉬프팅 제어 신호(SC)를 수신하면 게이트 구동 회로를 게이트 쉬프팅 모드로 동작하기 위한 게이트 제어 신호를 생성하고, 상기 로우 레벨의 쉬프팅 제어 신호(SC)를 수신하면 상기 게이트 구동 회로를 일반 게이트 모드로 동작하기 위한 게이트 제어 신호를 생성한다.

예를 들면, 상기 타이밍 컨트롤러(210)는 상기 하이 레벨의 쉬프팅 제어 신호(SC)를 수신하면 상기 게이트 쉬프팅 모드를 수행하기 위해 라이징 타이밍이 수평 동기 신호에 대해 지연된 지연 클럭 신호를 생성하고, 상기 타이밍 컨트롤러(210)는 상기 로우 레벨의 쉬프팅 제어 신호(SC)를 수신하면 상기 라이징 타이밍이 수평 동기 신호와 동기된 지연 없는 일반 클럭 신호를 생성한다.

상기 제1 및 제2 게이트 구동 회로들(260, 270)은 상기 타이밍 컨트롤러(210)로부터 제공된 지연 클럭 신호 또는 일반 클럭 신호의 라이징 타이밍에 동기된 라이징 타이밍을 갖는 복수의 게이트 신호들(G1,.., Gk,.., Gn)을 생성한다.

도 3은 도 2에 도시된 쉬프팅 제어 회로에 대한 동작을 설명하기 위한 개념도이다.

도 2 및 도 3을 참조하면, 상기 기준 신호 생성부(231)는 데이터 라인의 RC 지연이 가장 작은 최상단부에 위치한 제1 게이트 라인(GL1)에 인가되는 제1 게이트 신호(G1)를 수신한다. 상기 기준 신호 생성부(231)는 설정된 RC 지연 회로를 통해서 기준 게이트 신호(Gref)를 생성한다. 상기 기준 게이트 신호(Gref)는 상기 지연 결정부(232)의 OP 증폭기(OP)에 인가된다.

상기 OP 증폭기(OP)의 비반전 단자(T1)는 상기 기준 게이트 신호(Gref)를 수신하고, 상기 OP 증폭기(OP)의 반전 단자(T2)는 상기 데이터 라인의 RC 지연이 가장 큰 최하단부에 위치한 마지막 게이트 라인인, 제n 게이트 라인(GLn)에 인가되는 제n 게이트 신호(Gn)를 수신한다.

상기 OP 증폭기(OP)는 상기 비반전 단자(T2)에 인가되는 상기 제n 게이트 신호(Gn)가 상기 반전 단자(T1)에 인가되는 상기 기준 게이트 신호(Gref) 보다 레벨이 크면 상기 출력 단자(T3)는 하이 레벨의 출력 신호를 출력한다. 반대로, 상기 OP 증폭기(OP)는 상기 비반전 단자(T2)에 인가되는 상기 제n 게이트 신호(Gn)가 상기 반전 단자(T1)에 인가되는 상기 기준 게이트 신호(Gref) 보다 레벨이 작으면 상기 출력 단자(T3)는 로우 레벨의 출력 신호를 출력한다.

상기 제1 트랜지스터(TR1)는 상기 로드 신호(TP)가 하이 레벨인 구간 동안 턴-온 되어 상기 OP 증폭기(OP)의 출력 신호를 출력하고, 상기 로드 신호(TP)가 로우 레벨인 구간 동안 턴-오프 되어 상기 OP 증폭기(OP)의 출력 신호를 출력하지 않는다. 따라서, 상기 지연 결정부(232)는 상기 로드 신호(TP)에 응답하여 양극성 또는 음극성의 비교 신호(OS)를 출력한다.

예컨대, 상기 로드 신호(TP)가 하이 레벨인 구간에서 상기 제n 게이트 신호(Gn)가 상기 기준 게이트 신호(Gref) 보다 레벨이 크면, 상기 양극성의 비교 신호(OS)를 출력한다.

상기 제어 신호 생성부(233)는 상기 양극성의 비교 신호(OS)를 수신한다. 상기 반전기(INT)는 상기 양극성의 비교 신호(OS)를 음극성의 신호로 반전한다. 상기 정류 다이오드(DD)는 애노드에 음극성의 신호가 수신됨에 따라서 차단된다.

따라서, 상기 제2 트랜지스터(TR2)는 턴-오프 되고, 상기 제어 신호 생성부(233)의 제2 출력부(OT2)는 상기 전원 전압(VD)에 대응하는 하이 레벨(HIGH)의 쉬프팅 제어 신호(SC)를 출력한다.

상기 제어 신호 생성부(233)는 상기 하이 레벨의 쉬프팅 제어 신호(SC)를 상기 타이밍 컨트롤러(210)에 제공한다. 이에 따라서, 상기 타이밍 컨트롤러(210)는 상기 하이 레벨의 쉬프팅 제어 신호(SC)에 응답하여 상기 제1 및 제2 게이트 구동 회로들(260, 270)을 게이트 쉬프팅 모드로 동작하기 위한 게이트 제어 신호를 생성한다.

한편, 상기 로드 신호(TP)가 하이 레벨인 구간에서 상기 제n 게이트 신호(Gn)가 상기 기준 게이트 신호(Gref) 보다 레벨이 작으면, 상기 음극성의 비교 신호(OS)를 출력한다.

상기 제어 신호 생성부(233)는 상기 음극성의 비교 신호(OS)를 수신한다. 상기 반전기(INT)는 상기 음극성의 비교 신호(OS)를 양극성의 신호로 반전한다. 상기 정류 다이오드(DD)는 애노드에 양극성의 신호가 수신됨에 따라서 도통된다.

상기 제2 트랜지스터(TR2)는 턴-온 되고, 상기 제어 신호 생성부(233)의 출력 단자(OT)는 상기 접지(GND)에 대응하는 로우 레벨(LOW)의 쉬프팅 제어 신호(SC)를 출력한다(단계 S170).

한편, 상기 정류 다이오드(DD)가 도통됨에 따라서, 상기 커패시터(CC)는 일정 전압을 충전한다. 상기 커패시터(CC)의 충전 전압은 상기 제n 게이트 신호(Gn)의 지연이 허용범위 내에 있어 상기 정류 다이오드(DD)가 도통되지 않는 경우에도 상기 제2 트랜지스터(TR2)에 인가되어 상기 제2 트랜지스터(TR2)를 턴-온 시킨다. 따라서, 상기 제어 신호 생성부(233)의 제2 출력부(OT2)는 상기 접지(GND)에 대응하는 로우 레벨(LOW)의 쉬프팅 제어 신호(SC)를 출력한다.

본 실시예에 따르면, 상기 제어 신호 생성부(233)는 상기 지연 결정부(232)에서 상기 제n 게이트 신호(Gn)의 지연이 한 번이라도 허용범위를 벗어나 상기 게이트 구동 회로가 상기 일반 게이트 모드로 동작하면, 이후 상기 게이트 구동 회로가 상기 게이트 쉬프팅 모드로 동작되지 않도록 상기 타이밍 컨트롤러(210)를 제어한다.

따라서, 장시간 구동에 의해 변화된 표시 패널의 특성과 상기 게이트 쉬프팅 구동이 맞지 않아 발생될 수 있는 표시 품질의 저하를 막을 수 있다.

도 4는 도 1에 도시된 표시 패널의 구동 방법을 설명하기 위한 흐름도이다. 도 5a 및 도 5b는 도 4에 도시된 구동 방법에 따라 복수의 게이트 라인들에 인가되는 복수의 게이트 신호들의 파형도이다.

도 3 및 도 4를 참조하면, 상기 기준 신호 생성부(231)는 데이터 라인의 RC 지연이 가장 작은 최상단부에 위치한 제1 게이트 라인(GL1)에 인가되는 제1 게이트 신호(G1)를 수신한다. 상기 기준 신호 생성부(231)는 설정된 RC 지연 회로를 통해서 기준 게이트 신호(Gref)를 생성한다(단계 S110). 상기 기준 게이트 신호(Gref)는 상기 OP 증폭기(OP)의 비반전 단자(T1)에 인가된다.

상기 OP 증폭기(OP)의 반전 단자(T2)는 상기 데이터 라인의 RC 지연이 가장 큰 최하단부에 위치한 마지막 게이트 라인인, 제n 게이트 라인(GLn)에 인가되는 제n 게이트 신호(Gn)를 수신한다(단계 S120).

상기 OP 증폭기(OP)는 상기 비반전 단자(T2)에 인가되는 상기 제n 게이트 신호(Gn)가 상기 반전 단자(T1)에 인가되는 상기 기준 게이트 신호(Gref) 보다 레벨이 크면 상기 출력 단자(T3)는 하이 레벨의 출력 신호를 출력한다. 반대로, 상기 OP 증폭기(OP)는 상기 비반전 단자(T2)에 인가되는 상기 제n 게이트 신호(Gn)가 상기 반전 단자(T1)에 인가되는 상기 기준 게이트 신호(Gref) 보다 레벨이 작으면 상기 출력 단자(T3)는 로우 레벨의 출력 신호를 출력한다(단계 S130).

상기 제1 트랜지스터(TR1)는 상기 로드 신호(TP)에 응답하여 비교 신호(OS)를 출력한다(단계 S140). 상기 제1 트랜지스터(TR1)는 상기 로드 신호(TP)가 하이 레벨인 구간 동안 턴-온 되어 상기 OP 증폭기(OP)의 출력 신호를 출력하고, 상기 로드 신호(TP)가 로우 레벨인 구간 동안 턴-오프 되어 상기 OP 증폭기(OP)의 출력 신호를 출력하지 않는다.

상기 로드 신호(TP)가 하이 레벨인 구간에서 상기 제n 게이트 신호(Gn)가 상기 기준 게이트 신호(Gref) 보다 레벨이 크면, 상기 지연 결정부(232)의 제1 출력부(OT1)는 상기 양극성의 비교 신호(OS)를 출력한다(단계 S145).

따라서, 상기 제2 트랜지스터(TR2)는 턴-오프 되고, 상기 제어 신호 생성부(233)의 제2 출력부(OT2)는 상기 전원 전압(VD)에 대응하는 하이 레벨(HIGH)의 쉬프팅 제어 신호(SC)를 출력한다(단계 S150).

상기 하이 레벨(HIGH)의 쉬프팅 제어 신호(SC)는 상기 타이밍 컨트롤러(210)에 제공되고, 상기 타이밍 컨트롤러(210)는 상기 하이 레벨(HIGH)의 쉬프팅 제어 신호(SC)에 응답하여 상기 게이트 쉬프팅 모드에 대응하는 게이트 제어 신호를 생성한다.

도 5a를 참조하면, 상기 타이밍 컨트롤러는 라이징 타이밍이 지연 클럭 신호(CPV_SHT)를 생성한다.

예를 들면, 상기 표시 패널의 표시 영역은 제1 내지 제Y 블록들(B1,.., BY)로 나누어지고, 각 블록은 복수의 게이트 라인들을 포함한다. 제1 블록(B1)은 제1 및 제2 게이트 라인들을 포함하고, 제X 블록은 제k 및 제k+1 게이트 라인들을 포함하고, 제Y 블록(BY)은 제n-1 및 제n 게이트 라인들을 포함한다(k, n, X 및 Y 는 자연수임).

상기 타이밍 컨트롤러는 상기 하이 레벨(HIGH)의 쉬프팅 제어 신호(SC)에 응답하여 마지막 블록인, 제Y 블록(BY)에 대해 설정된 제1 지연 시간(dy)을 기준으로 제1 블록(B1)을 제외한 나머지 블록들의 지연 시간들을 결정한다. 예컨대, 상기 표시 영역의 중간에 위치한 제X 블록(BX)은 제2 지연 시간(dx)으로 결정된다.

상기 타이밍 컨트롤러는 상기 제1 내지 제Y 블록들(B1,.., BY)의 지연 시간들에 기초하여 라이징 타이밍이 지연 클럭 신호(CPV_SHT)를 생성한다.

따라서, 제1 블록(B1)에 대응하는 상기 클럭 신호(CPV_SHT)의 라이징 타이밍은 수평 동기 신호(Hsyc)에 대해서 지연이 없고, 제X 블록(Bx)에 대응하는 클럭 신호(CPV_SHT)의 라이징 타이밍은 상기 수평 동기 신호(Hsyc)에 대해서 상기 제2 지연 시간(dx) 만큼 지연되고, 제Y 블록(BY)에 대응하는 클럭 신호(CPV_SHT)의 라이징 타이밍은 상기 수평 동기 신호(Hsyc)에 대해서 상기 제1 지연 시간(dy)만큼 지연된다.

상기 제1 및 제2 게이트 구동 회로들은 상기 지연 클럭 신호(CPV_SHT)에 기초하여 게이트 신호를 생성한다.

따라서, 상기 제1 블록(B1)에 대응하는 제1 및 제2 게이트 신호들(G1, G2)의 라이징 타이밍은 상기 수평 동기 신호(Hsyc)에 대해서 지연이 없고, 제X 블록(Bx)에 대응하는 제k 및 제k+1 게이트 신호들(Gk, Gk+1)의 라이징 타이밍은 상기 수평 동기 신호(Hsyc)에 대해서 상기 제2 지연 시간(dx) 만큼 지연되고, 제Y 블록(BY)에 대응하는 제n-1 및 제n 게이트 신호들(Gn-1, Gn)의 라이징 타이밍은 상기 수평 동기 신호(Hsyc)에 대해서 상기 제1 지연 시간(dy) 만큼 지연된다.

따라서, 상기 제1 및 제2 게이트 구동 회로들은 상기 게이트 쉬프팅 모드로 동작한다(단계 S160).

한편, 상기 로드 신호(TP)가 하이 레벨인 구간에서 상기 제n 게이트 신호(Gn)가 상기 기준 게이트 신호(Gref) 보다 레벨이 작으면, 상기 지연 결정부(232)의 제1 출력부(OT1)는 상기 음극성의 비교 신호(OS)를 출력한다(단계 S145).

상기 제어 신호 생성부(233)는 상기 음극성의 비교 신호(OS)를 수신한다. 상기 반전기(INT)는 상기 음극성의 비교 신호(OS)를 양극성의 신호로 반전한다. 상기 정류 다이오드(DD)는 애노드에 양극성의 신호가 수신됨에 따라서 전류가 흐른다.

상기 제2 트랜지스터(TR2)는 턴-온 되고, 상기 제어 신호 생성부(233)의 제2 출력부(OT2)는 상기 접지(GND)에 대응하는 로우 레벨(LOW)의 쉬프팅 제어 신호(SC)를 출력한다(단계 S170).

상기 로우 레벨(LOW)의 쉬프팅 제어 신호(SC)는 상기 타이밍 컨트롤러(210)에 제공되고, 상기 타이밍 컨트롤러(210)는 상기 로우 레벨(LOW)의 쉬프팅 제어 신호(SC)에 응답하여 일반 게이트 모드에 대응하는 게이트 제어 신호를 생성한다.

도 5b를 참조하면, 상기 타이밍 컨트롤러는 라이징 타이밍이 지연되지 않은 일반 클럭 신호(CPV_NOR)를 생성한다.

상기 타이밍 컨트롤러는 상기 로우 레벨(LOW)의 쉬프팅 제어 신호(SC)에 응답하여 마지막 블록인, 제Y 블록(BY)의 지연 시간을 0 ㎲로 결정하고, 상기 제Y 블록(BY)의 지연 시간에 기초하여 나머지 블록들의 지연 시간들을 모두 0 ㎲로 결정한다.

상기 타이밍 컨트롤러는 상기 제1 내지 제Y 블록들(B1,.., BY)의 지연 시간들('0 ㎲')에 기초하여 라이징 타이밍이 수평 동기 신호(Hsyc)에 대해 지연되지 않은 일반 클럭 신호(CPV_NOR)를 생성한다.

상기 제1 및 제2 게이트 구동 회로들은 상기 일반 클럭 신호(CPV_NOR)에 기초하여 게이트 신호를 생성한다.

상기 제1 및 제2 게이트 구동 회로들은 상기 수평 동기 신호(Hsyc)에 대해서 지연 없는 일반적인 제1 내지 제n 게이트 신호들(G1, G2,.., Gk, Gk+1,.., Gn-1, Gn)을 출력한다. 각각은 상기 수평 동기 신호(Hsyc)에 대해서 지연 없이 일반적인 게이트 신호를 출력한다. 상기 제1 및 제2 게이트 구동 회로들은 상기 일반 게이트 모드로 동작한다(단계 S180).

한편, 상기 제어 신호 생성부(233)는 상기 제1 및 제2 게이트 구동 회로들이 한 번이라도 상기 일반 게이트 모드로 동작한 경우(단계 S147), 상기 지연 결정부(232)로부터 하이 레벨의 비교 신호(OS)를 수신하여도 로우 레벨(LOW)의 쉬프팅 제어 신호(SC)를 출력한다. 따라서, 상기 타이밍 컨트롤러(210)는 상기 제1 및 제2 게이트 구동 회로들을 상기 일반 게이트 모드로 동작하도록 제어한다.

따라서, 장시간 구동에 의해 변환된 표시 패널의 지연 특성과 상기 게이트 쉬프팅 구동이 맞지 않아 발생될 수 있는 표시 품질의 저하를 막을 수 있다.

이상의 본 발명의 실시예에 따르면, 표시 패널로부터 피드백된 게이트 신호에 기초하여 장시간 구동에 따른 게이트 신호의 지연을 결정하고, 상기 게이트 신호의 지연에 따라 게이트 구동 회로를 게이트 쉬프팅 모드 및 일반 게이트 모드로 선택적으로 구동할 수 있다. 이에 따라서, 상기 표시 패널의 특성 변화에 따른 표시 품질 저하를 막을 수 있다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100 : 표시 패널 210 : 타이밍 컨트롤러
230 : 쉬프팅 제어 회로 250 : 데이터 구동 회로
260 : 제1 게이트 구동 회로 270 : 제2 게이트 구동 회로
231 : 기준 신호 생성부 232 : 지연 결정부
233 : 제어 신호 생성부

Claims

복수의 데이터 라인들 및 상기 복수의 데이터 라인들과 교차하는 복수의 게이트 라인들을 포함하는 표시 패널의 구동 방법에서,
데이터 라인의 RC 지연이 가장 작은 상기 표시 패널의 제1 단부에 위치한 게이트 라인에 인가되는 게이트 신호를 일정 시간 지연하여 기준 게이트 신호를 생성하는 단계;
상기 데이터 라인의 RC 지연이 가장 큰 상기 표시 패널의 제2 단부에 위치한 게이트 라인에 인가되는 입력 게이트 신호를 수신하는 단계; 및
상기 기준 게이트 신호와 상기 입력 게이트 신호의 비교 결과에 따라서 상기 복수의 게이트 라인들에 인가되는 게이트 신호의 지연을 제어하는 단계를 포함하고,
상기 복수의 게이트 라인들에 인가되는 상기 게이트 신호의 지연을 제어하는 단계는,
상기 기준 게이트 신호와 상기 입력 게이트 신호의 비교 결과를 상기 데이터 라인에 인가되는 데이터 신호의 출력 타이밍을 제어하는 로드 신호에 응답하여 비교 신호로 출력하는 단계; 및
상기 비교 신호에 기초하여 수평 동기 신호에 대해 라이징 타이밍이 제어된 게이트 신호를 생성하는 단계를 포함하며,
상기 입력 게이트 신호가 상기 기준 게이트 신호 보다 레벨이 높으면 제1 극성의 상기 비교 신호를 출력하고,
상기 입력 게이트 신호가 상기 기준 게이트 신호 보다 레벨이 낮으면 상기 제1 극성과 반전된 제2 극성의 상기 비교 신호를 출력하는 표시 패널의 구동 방법.
제1항에 있어서, 상기 일정 시간은 상기 제2 단부에서의 상기 데이터 라인의 RC 시정수에 대응하는 것을 특징으로 하는 표시 패널의 구동 방법.
제1항에 있어서, 상기 표시 패널은 순차적으로 구동되는 제1 내지 제n 게이트 라인들을 포함하고,
상기 기준 게이트 신호는 제1 게이트 라인의 게이트 신호가 지연된 신호이고, 상기 입력 게이트 신호는 제n 게이트 라인의 게이트 신호인 것을 특징으로 하는 표시 패널의 구동 방법.
삭제
제1항에 있어서,
상기 제1 극성의 비교 신호가 출력된 경우에, 상기 제1 극성의 비교 신호에 응답하여 상기 게이트 신호의 라이징 타이밍을 상기 수평 동기 신호에 대해 지연시키는 것을 특징으로 하는 표시 패널의 구동 방법.
제1항에 있어서,
상기 제2 극성의 비교 신호가 출력된 경우에, 상기 제2 극성의 비교 신호에 응답하여 상기 게이트 신호의 라이징 타이밍을 상기 수평 동기 신호와 동기시키는 것을 특징으로 하는 표시 패널의 구동 방법.
제6항에 있어서, 적어도 한 번 상기 입력 게이트 신호가 상기 기준 게이트 신호 보다 레벨이 낮으면 이후부터 상기 게이트 신호의 라이징 타이밍은 상기 수평 동기 신호와 동기시키는 것을 특징으로 하는 표시 패널의 구동 방법.
복수의 데이터 라인들 및 상기 복수의 데이터 라인들과 교차하는 복수의 게이트 라인들을 포함하는 표시 패널;
상기 복수의 데이터 라인들에 데이터 신호를 출력하는 데이터 구동 회로;
상기 복수의 게이트 라인들에 게이트 신호를 출력하는 게이트 구동 회로;
데이터 라인의 RC 지연이 가장 작은 상기 표시 패널의 제1 단부에 위치한 게이트 라인에 인가되는 게이트 신호가 지연된 기준 게이트 신호를 출력하는 기준 신호 생성부;
상기 기준 게이트 신호와, 상기 데이터 라인의 RC 지연이 가장 큰 상기 표시 패널의 제2 단부에 위치한 게이트 라인에 인가되는 입력 게이트 신호를 비교하여 상기 입력 게이트 신호의 지연에 대응하는 비교 신호를 출력하는 지연 결정부;
상기 비교 신호에 기초하여 상기 복수의 게이트 라인들에 인가되는 상기 게이트 신호의 라이징 타이밍을 제어하는 쉬프팅 제어 신호를 출력하는 제어 신호 생성부; 및
상기 쉬프팅 제어 신호에 기초하여 상기 게이트 구동 회로를 제어하는 게이트 제어 신호를 생성하는 타이밍 컨트롤러를 포함하고,
상기 지연 결정부는
상기 데이터 라인에 인가되는 데이터 신호의 출력 타이밍을 제어하는 로드 신호에 응답하여 상기 기준 게이트 신호와 상기 입력 게이트 신호의 비교 결과에 대응하는 비교 신호를 생성하고,
상기 비교 신호에 기초하여 수평 동기 신호에 대해 라이징 타이밍이 제어된 게이트 신호를 생성하며,
상기 입력 게이트 신호가 상기 기준 게이트 신호 보다 레벨이 높으면 제1 극성의 상기 비교 신호를 출력하고, 상기 입력 게이트 신호가 상기 기준 게이트 신호 보다 레벨이 낮으면 상기 제1 극성과 반전된 제2 극성의 상기 비교 신호를 출력하는 표시 장치.
제8항에 있어서, 상기 기준 신호 생성부는 RC 지연회로를 포함하고,
상기 RC 지연 회로의 RC 시정수는 상기 제2 단부에서의 상기 데이터 라인의 RC 시정수와 같은 것을 특징으로 하는 표시 장치.
제8항에 있어서, 상기 표시 패널은 순차적으로 구동하는 제1 내지 제n 게이트 라인들을 포함하고,
상기 기준 게이트 신호는 상기 제1 게이트 라인의 게이트 신호가 지연된 신호이고, 상기 입력 게이트 신호는 상기 제n 게이트 라인의 게이트 신호인 것을 특징으로 하는 표시 장치.
삭제
제8항에 있어서, 상기 지연 결정부는
상기 기준 게이트 신호를 수신하는 비반전 단자와 상기 입력 게이트 신호를 수신하는 반전 단자를 포함하는 OP 증폭기; 및
상기 로드 신호에 응답하여 상기 OP 증폭기의 출력 신호를 상기 비교 신호로 출력하는 제1 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
삭제
제8항에 있어서, 상기 제어 신호 생성부는
상기 비교 신호를 수신하는 반전기;
상기 반전기와 연결된 애노드를 포함하는 정류 다이오드;
상기 정류 다이오드의 캐소드와 연결되고 접지와 연결된 커패시터;
상기 정류 다이오드의 상기 캐소드와 연결된 제어 전극, 전원 전압을 수신하는 제1 전극 및 접지와 연결된 제2 전극을 포함하는 제2 트랜지스터를 포함하는 표시 장치.
제14항에 있어서, 상기 제어 신호 생성부는 상기 제1 극성의 상기 비교 신호에 응답하여 상기 게이트 신호의 라이징 타이밍을 상기 수평 동기 신호에 대해 지연시키기 위한 제1 쉬프팅 제어 신호를 상기 타이밍 컨트롤러에 출력하는 것을 특징으로 하는 표시 장치.
제15항에 있어서, 상기 타이밍 컨트롤러는 상기 제1 쉬프팅 제어 신호에 응답하여 상기 게이트 구동 회로의 클럭 신호를 수평 동기 신호에 대해 지연시키는 것을 특징으로 하는 표시 장치.
제14항에 있어서, 상기 제어 신호 생성부는 상기 제2 극성의 상기 비교 신호에 응답하여 상기 게이트 신호의 라이징 타이밍을 상기 수평 동기 신호와 동기시키기 위한 제2 쉬프팅 제어 신호를 상기 타이밍 컨트롤러에 출력하는 것을 특징으로 하는 표시 장치.
제17항에 있어서, 상기 타이밍 컨트롤러는 상기 제2 쉬프팅 제어 신호에 응답하여 상기 게이트 구동 회로의 클럭 신호를 수평 동기 신호와 동기시키는 것을 특징으로 하는 표시 장치.
제18항에 있어서, 상기 제어 신호 생성부는 적어도 한 번 상기 제2 극성의 상기 비교 신호가 수신된 이후부터 상기 제2 쉬프팅 제어 신호를 상기 타이밍 컨트롤러에 출력하는 것을 특징으로 하는 표시 장치.
제8항에 있어서, 상기 게이트 구동 회로는 클럭 신호의 라이징 타이밍에 동기된 라이징 타이밍을 갖는 게이트 신호를 생성하는 것을 특징으로 하는 표시 장치.