KR102336702B1 - 표시 장치 및 그 구동 방법 - Google Patents

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Abstract

표시 장치는 제 1 수평 라인, 제 1 수직 라인, 제 2 수직 라인, 지연값 결정부및 타이밍 컨트롤러를 포함한다. 제 1 수평 라인은 게이트 구동부로부터 발생하는 게이트 펄스 신호(CPV)를 수신한다. 제 1 수직 라인은 제 1 수평 라인과 연결되어, 제 1 수평 위치에서 수신된 게이트 펄스 신호를 제 1 지연 신호로서 전달한다. 제 2 수직 라인은 제 1 수평 라인과 연결되어, 제 2 수평 위치에서 수신된 게이트 펄스 신호를 제 2 지연 신호로서 전달한다. 지연값 결정부는 제 1 지연 신호 및 제 2 지연 신호에 기초하여, 수평 지연 신호를 생성한다. 타이밍 컨트롤러는 수평 지연 신호에 기초하여, 복수의 데이터 라인들에 인가되는 라인 래치 신호들의 발생 시간을 결정한다.

Description

표시 장치 및 그 구동 방법 {DISPLAY APPRATUS AND METHOD FOR DRIVING THEREOF}
본 발명은 표시 장치에 관한 것으로, 보다 구체적으로는 게이트 라인 및 데이터 라인을 포함하는 표시 장치 및 그 구동 방법에 관한 것이다.
일반적으로 LCD, OLED 등을 이용하는 표시 장치는 두께가 얇고 무게가 가벼우며 전력 소모가 낮은 장점이 있어, 모니터, 노트북, 휴대폰 등에 주로 사용된다. 이러한 표시 장치는 액정의 광투과율을 이용하여 영상을 표시하거나, 유기발광소자의 발광을 통해 영상을 표시하는 표시 패널 및 상기 표시 패널을 구동하는 구동 회로를 포함한다.
도 1은 종래 기술에 따른 표시 장치의 구성을 개략적으로 나타내는 도면이다.
도 1을 참조하면, 종래 기술에 따른 따른 표시 장치(100)는 화소들이 매트릭스 형태로 배열되어 공급되는 영상 데이터(데이터 전압)에 따라 화상을 표시하는 패널(110) 및 상기 패널(100)을 구동시키기 위한 구동 회로부를 포함하여 구성된다.
일 예로, 표시 장치(100)는 액정 표시 장치 일 수 있다. 이 경우 패널(110)은 액정 패널일 수 있으며, 대향 합착된 하부 기판(TFT 어레이 기판) 및 상부 기판(컬러필터 어레이 기판)과, 상기 하부 기판과 상부 기판 사이에 형성된 액정층을 포함할 수 있다. 하부 기판의 배면에는 하부 편광 필름이 배치되고, 상부 기판의 상면에는 상부 편광 필름이 배치될 수 있다. 또한, 표시 장치(100)는 상기 액정 패널에 광을 공급하는 백라이트 유닛(미도시)을 더 포함할 수 있다.
상부 기판에는 입사된 광을 특정 색으로 변환시켜 컬러 영상을 표시하기 위한 레드, 그린 및 블루 컬러 필터들과, 컬러 필터들 사이에 형성되어 혼색을 방지하는 차광층(블랙 매트릭스)이 형성될 수 있다.
하부 기판에는 N개의 게이트 라인(G1~Gn)과 M개의 데이터 라인(D1~Dm)이 교차하도록 형성될 수 있고, 게이트 라인들과 데이터 라인들이 교차에 의해 화소가 정의 될 수 있다. 각 화소에는 스토리지 커패시터(Cst)와 스위칭 소자인 TFT(Thin Film Transistor)가 형성되고, 데이터 전압을 인가하는 화소 전극 및 공통 전압(Vcom)을 인가하는 공통 전극이 형성될 수 있다.
각 화소의 TFT는 게이트 라인을 통해 공급되는 스캔 신호에 의해 스위칭 되고, TFT가 온(on)되면 데이터 라인을 통해 공급되는 데이터 전압이 화소에 공급되어 화소에 충전될 수 있다. 데이터 전압과 공통 전압의 전계차에 의해 각 화소에서 액정의 배열 상태가 변화되고, 액정의 배열을 조절하여 백라이트 유닛에서 입사되는 광의 투과율을 조절함으로써 화상을 표시할 수 있다.
예시적으로, 구동 회로부는 데이터 드라이버(120), 게이트 드라이버(130a, 130b), 타이밍 컨트롤러(140), 백라이트 구동부(미도시) 및 전원 공급부(미도시)를 포함할 수 있다. 본 명세서 전반에 걸쳐서, "데이터 드라이버"는 "소스 드라이버"와 유사한 의미 또는 동일한 의미를 가질 수 있다. 즉, 데이터 드라이버는 패널(110) 내 데이터 라인들에 데이터를 공급하는 드라이버 장치의 의미를 가질 수 있다. 타이밍 컨트롤러(140)는 외부로부터의 영상 신호(data)를 프레임 단위로 정렬하여 디지털 영상 데이터(R, G, B)를 생성하고, 생성된 디지털 영상 데이터를 데이터 드라이버(120)에 공급할 수 있다.
또한, 타이밍 컨트롤러는 입력되는 타이밍 신호(TS)를 이용하여 데이터 드라이버(120)의 제어를 위한 데이터 제어 신호(DCS)를 생성하여 데이터 드라이버(120)에 공급하고, 게이트 드라이버(130)의 제어를 위한 게이트 제어 신호(GCS)를 생성하여 게이트 드라이버(130)에 공급할 수 있다.
상기 타이밍 신호(TS)는 데이터 인에이블 신호(DE), 수평 동기신호(Hsync), 수직 동기신호(Vsync), 클럭 신호(CLK)을 포함할 수 있다. 상기 게이트 제어 신호(GCS)는 게이트 스타트 펄스, 게이트 클럭, 게이트 쉬프트 클럭 및 게이트 출력 인에이블 등을 포함할 수 있다. 상기 데이터 제어 신호(DCS)는 소스 스타트 펄스, 소스 샘플링 클럭, 소스 출력 인에이블, 극성 제어 신호 및 라인 래치 신호 등을 포함할 수 있다.
패널(110)이 대형화 됨에 따라서, 패널(110) 내 A 영역과 B 영역 사이에 화소의 휘도 차이가 발생할 수 있다. 게이트 클럭 신호가 패널(110) 측면부에 위치한 게이트 드라이버(130a, 130b)로부터 인가됨에 따라 중앙부로 갈수록 패널 게이트 배선의 RC 성분에 의한 신호 지연이 발생한다. 게이트 배선의 RC 성분에 의한 신호 지연에 의해 패널(110)의 측면부와 중앙부, 즉 A 영역과 B 영역의 게이트 파형이 서로 달라지게 된다. 이에 따라 A 영역과 B 영역의 화소 충전율이 달라지며 휘도 차이가 발생한다.
도 2는 도 1의 패널 내 A 영역과 B 영역의 충전율 차이를 설명하기 위한 타이밍도이다. 도 1과 도 2를 함께 참조하면, 도 2에는 A 영역에서 측정되는 게이트 신호(GSA)와, B 영역에서 측정되는 게이트 신호(GSB)가 도시되어 있다. 또한, 도 2에는 A 영역에서 측정되는 데이터 신호(DSA)와 B 영역에서 측정되는 데이터 신호(DSA)가 함께 도시되어 있다.
A 영역에서는 게이트 배선의 신호 지연 시간이 짧다. 반면, B 영역에서는 패널의 대형화에 의해 게이트 배선의 신호 지연 시간이 길다. 즉, A 영역의 게이트 신호(GSA)는 시간(tb)에서 활성화 되는 반면, B 영역의 게이트 신호(GSB)는 시간(tb)에서 시간 간격(Pd)만큼 지연된 시간(tc)에서 활성화 된다. 한편, A 영역의 게이트 신호(GSA)는 시간(td)에서 비활성화 되고, B 영역의 게이트 신호(GSB)는 시간(te)가 지난 시점에서 비활성화 된다.
게이트 신호(GSA, GSB)와 달리, 데이터 신호(DSA, DSB)는 패널 하단에 위치한 데이터 드라이버(120)로부터 전달되므로, A 영역과 B 영역에서의 신호 지연 차이가 존재하지 않을 수 있다. 따라서 A 영역 및 B 영역에서 데이터 신호(DSA, DSB)는 시간(ta)에서 활성화 되고, 시간(te)에서 비활성화된다.
상술한 게이트 신호(GSA, GSB)에 의해 화소 충전율이 달라질 수 있다. A 영역에서는 기간(P1) 동안 화소가 충전되며, B 영역에서는 기간(P2) 동안 화소가 충전된다. 기간(P2)이 기간(P1)보다 짧기 때문에, B 영역의 화소는 A 영역의 화소보다 덜 충전되며, 이는 A 영역과 B 영역 사이에 휘도 차이를 발생하게 한다.
본 발명의 실시예는 패널 내 게이트 라인의 신호 지연에 따른 충전율 차이를 개선할 수 있는 표시 장치를 제공한다.
본 발명의 다른 실시예는 패널 내 게이트 라인의 신호 지연에 따른 충전율 차이를 개선할 수 있는 표시 장치의 구동 방법을 제공한다.
본 발명의 실시예에 따른 표시 장치는 제 1 수평 라인, 제 1 수직 라인, 제 2 수직 라인, 지연값 결정부 및 타이밍 컨트롤러를 포함한다. 상기 제 1 수평 라인은 게이트 구동부로부터 발생하는 게이트 펄스 신호(CPV)를 수신한다. 상기 제 1 수직 라인은 상기 제 1 수평 라인과 연결되어, 제 1 수평 위치에서 수신된 상기 게이트 펄스 신호를 제 1 지연 신호로서 전달한다. 상기 제 2 수직 라인은 상기 제 1 수평 라인과 연결되어, 제 2 수평 위치에서 수신된 상기 게이터 펄스 신호를 제 2 지연 신호로서 전달한다. 상기 지연값 결정부는 상기 제 1 지연 신호 및 상기 제 2 지연 신호에 기초하여, 수평 지연 신호를 생성한다. 상기 타이밍 컨트롤러는 상기 수평 지연 신호에 기초하여, 복수의 데이터 라인들에 인가되는 라인 래치 신호들의 발생 시간을 결정한다.
일 실시예에서, 상기 지연값 결정부는 비교부 및 정류부를 포함할 수 있다. 상기 비교부는 상기 제 1 지연 신호 및 상기 제 2 지연 신호를 비교하여 신호 차이를 출력할 수 있다. 상기 정류부는 상기 비교부로부터의 출력을 정류하여 상기 수평 지연 신호를 발생시키는 정류부를 포함할 수 있다.
일 실시예에서, 상기 정류부는 다이오드를 포함할 수 있다.
일 실시예에서, 상기 타이밍 컨트롤러는 상기 수평 지연 신호에 기초하여 상기 복수의 데이터 라인들 중 제 1 데이터 라인에 인가되는 라인 래치 신호의 발생 시간을 상기 복수의 데이터 라인들 중 제 2 데이터 라인에 인가되는 라인 래치 신호의 발생 시간과 다르게 결정하도록 구성될 수 있다.
일 실시예에서, 상기 타이밍 컨트롤러는 레지스터부, 아날로그-디지털 컨버터(ADC) 및 라인 래치 신호 발생부를 포함할 수 있다. 상기 레지스터부는 상기 수평 지연 신호의 분할 정보를 저장할 수 있다. 상기 ADC는 상기 수평 지연 신호를 입력 받아 디지털 변환 지연값을 생성할 수 있다. 상기 라인 래치 신호 발생부는 상기 분할 정보에 기초하여 상기 디지털 변환 지연값을 분할하고, 상기 분할 결과에 기초하여 복수의 데이터 라인들에 인가되는 라인 래치 신호들의 발생시킬 수 있다.
일 실시예에서, 상기 레지스터부는 상기 표시 장치에 포함되는 복수의 드라이버 IC의 개수를 상기 분할 정보로서 저장하고, 상기 라인 래치 신호 발생부는 상기 분할 정보에 기초하여, 상기 복수의 드라이버 IC마다 지연 시간을 달리하여 상기 라인 래치 신호들을 발생시킬 수 있다.
일 실시예에서, 상기 복수의 드라이버 IC 중 하나의 드라이버 IC로부터 출력되는 상기 라인 래치 신호들은 동일한 지연 시간을 가질 수 있다.
일 실시예에서, 상기 라인 래치 신호 발생부는 인터폴레이션 회로부를 더 포함할 수 있다. 상기 인터폴레이션 회로부는 상기 분할 정보에 기초하여 상기 복수의 드라이버 IC 중 하나의 드라이버 IC로부터 출력되는 상기 라인 래치 신호들의 지연 시간을 서로 다르게 결정할 수 있다.
일 실시예에서, 상기 제 1 수평 라인은 더미 게이트 라인(dummy gate line)이고, 상기 제 1 수직 라인 및 상기 제 2 수직 라인은 각각 제 1 더미 데이터 라인 및 제 2 더미 데이터 라인일 수 있다.
본 발명의 다른 실시예에 따른 표시 장치의 구동 방법은, 제 1 수평 라인에 게이트 펄스 신호(CPV)를 인가하는 단계, 상기 제 1 수평 라인의 제 1 위치에 연결된 제 1 수직 라인 및 상기 제 1 수평라인의 제 2 위치에 연결된 제 2 수직 라인으로부터 제 1 지연 신호 및 제 2 지연 신호를 각각 수신하는 단계, 상기 제 1 지연 신호 및 상기 제 2 지연 신호에 기초하여 수평 지연 신호를 생성하는 단계, 및 상기 수평 지연 신호에 기초하여 복수의 데이터 라인들에 인가되는 라인 래치 신호들의 발생 시간을 결정하는 단계를 포함한다.
일 실시예에서, 상기 1 지연 신호 및 상기 제 2 지연 신호에 기초하여 수평 지연 신호를 생성하는 단계에서는, 상기 제 1 지연 신호 및 상기 제 2 지연 신호의 차이를 수평 지연 신호로서 생성할 수 있다.
일 실시예에서, 상기 수평 지연 신호에 기초하여 복수의 데이터 라인들에 인가되는 라인 래치 신호들의 발생 시간을 결정하는 단계는, 상기 표시 장치에 포함되는 드라이버 IC의 개수를 분할 해상도로 결정하는 단계, 상기 분할 해상도 및 상기 수평 지연 신호에 기초하여 단위 지연 시간을 결정하는 단계 및 상기 단위 지연 시간에 기초하여 상기 라인 래치 신호들의 발생 시간을 결정하는 단계를 포함할 수 있다.
일 실시예에서, 상기 단위 지연 시간에 기초하여 상기 라인 래치 신호들의 발생 시간을 결정하는 단계에서는, 상기 복수의 드라이버 IC 중 하나의 드라이버 IC로부터 출력되는 라인 래치 신호들의 지연 시간을 상기 하나의 드라이버 IC의 위치 및 상기 단위 지연 시간에 기초하여 결정할 수 있다. 이 경우, 상기 하나의 드라이버 IC로부터 출력되는 라인 래치 신호들의 지연시간은 동일할 수 있다.
일 실시예에서, 상기 단위 지연 시간에 기초하여 상기 라인 래치 신호들의 발생 시간을 결정하느 단계에서는, 상기 복수의 드라이버 IC 중 하나의 드라이버 IC로부터 출력되는 라인 래치 신호들의 지연 시간을 상기 하나의 드라이버 IC의 위치 및 상기 단위 지연 시간에 기초하여 결정할 수 있다. 이 경우, 상기 단위 시간을 인터폴레이션하여 상기 하나의 드라이버 IC로부터 출력되는 라인 래치 신호들의 지연 시간을 서로 다르게 결정할 수 있다.
본 발명에 의하면, 패널 내 게이트 라인의 신호 지연에 따른 충전율 차이를 개선할 수 있어, 표지 장치의 화질이 향상된다.
도 1은 종래 기술에 따른 표시 장치의 구성을 개략적으로 나타내는 도면이다.
도 2는 도 1의 패널 내 A 영역과 B 영역의 충전율 차이를 설명하기 위한 타이밍도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 구성을 나타내는 도면이다.
도 4는 예시적인 실시예에 따라 본 발명의 표시 장치에 포함되는 지연값 결정부의 구성을 나타내는 도면이다.
도 5는 도 4의 지연값 결정부에 의해 발생하는 수평 지연신호를 설명하기 위한타이밍도이다.
도 6은 예시적인 실시예에 따라 본 발명의 표시 장치에 포함되는 타이밍 컨트롤러의 구성을 나타내는 블록도이다.
도 7은 본 발명의 일 실시예에 따라 복수의 게이트 드라이버 IC 및 복수의 드라이버 IC를 포함하는 표시 장치를 나타내는 도면이다.
도 8은 도 7의 실시예에 따른 표시 장치의 수평 지연 신호와 라인 래치 신호들을 설명하기 위한 타이밍도이다.
도 9는 예시적인 실시예에 따라 본 발명의 표시 장치에 포함되는 타이밍 컨트롤러의 또다른 구성을 나타내는 블록도이다.
도 10은 도 7의 실시예에 따른 표시 장치의 수평 지연 신호와 라인 래치 신호들을 설명하기 위한 타이밍도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 모호하지 않도록 하기 위해 생략될 것이라는 것을 유의하여야 한다. 또한 본 발명은 여기에서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기에서 설명되는 실시 예은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 구성을 나타내는 도면이다.
도 3을 참조하면, 본 발명의 실시예에 따른 표시 장치(300)는 화소들이 매트릭스 형태로 배열되어 공급되는 영상 데이터(데이터 전압)에 따라 화상을 표시하는 패널(310) 및 패널(300)을 구동시키기 위한 구동 회로부를 포함하여 구성된다.
구동 회로부는 데이터 드라이버(320), 게이트 드라이버(330a, 330b), 타이밍 컨트롤러(340) 및 지연값 결정부(370)를 포함할 수 있다. 또한, 본 발명의 실시예에 따른 표시 장치(300)는 제 1 수평 라인(350), 제 1 수직 라인(361) 및 제 2 수직 라인(362)을 포함한다.
제 1 수평 라인(350)에는 게이트 드라이버(330a, 330b)로부터 게이트 신호(GS)가 인가된다. 상기 게이트 신호(GS)는 게이트 클럭 신호(CPV)일 수 있다. 패널(310)이 대형인 경우 게이트 신호(GS)는 제 1 수평 라인(350) 상에서 전달될 때 신호 지연이 발생할 수 있다. 일 실시예에서, 제 1 수평 라인(350)은 더미(dummy) 게이트 라인일 수 있다.
제 1 수직 라인(361) 및 제 2 수직 라인(362)은 제 1 수평 라인(350)과 연결된다. 제 1 수직 라인(361)은 제 1 수평 위치에서 제 1 수평 라인(350)과 연결될 수 있다. 도 3에 도시된 바와 같이, 상기 제 1 수평 위치는 패널(310)의 가장자리, 즉 게이트 드라이버(330a)에 가까운 수평 위치일 수 있다. 제 2 수직 라인(362)은 제 2 수평 위치에서 제 1 수평 라인(350)과 연결될 수 있다. 도 3에 도시된 바와 같이, 상기 제 2 수평 위치는 패널(310)의 중앙 위치, 즉 게이트 드라이버들(330a, 330b)와 가장 먼 수평 위치일 수 있다.
상술한 바와 같이, 게이트 신호(GS)는 제 1 수평 라인(350)에 인가될 때 수평 위치에 따라 지연 시간이 달라질 수 있다. 예를 들어, 제 2 수직 라인(362)이 연결된 제 2 수평 위치에서 수신되는 게이트 신호(GS)의 지연 시간은, 제 1 수직 라인(361)이 연결된 제 1 수평 위치에서 수신되는 게이트 신호(GS)의 지연 시간보다 큰 값을 가질 수 있다.
제 1 수평 라인(350)의 상기 제 1 수평 위치에서 수신되는 게이트 신호(GS)는 제 1 지연 신호(DGS1)로서 제 1 수직 라인(361)을 통해 전달될 수 있다. 제 1 수평 라인(350)의 상기 제 2 수평 위치에서 수신되는 게이트 신호(GS)는 제 2 지연 신호(DGS2)로서 제 2 수직 라인(362)을 통해 전달될 수 있다. 따라서, 제 2 지연 신호(DGS2)는 제 1 지연 신호(DGS1)보다 큰 지연 시간을 가질 수 있다. 즉, 제 1 지연 신호(DGS1)는 게이트 드라이버(330a)에서 가까운 상기 제 1 수평 위치에서 나타나는 게이트 신호(GS)이므로, 상대적으로 작은 지연 시간 또는 0의 지연 시간을 가질 수 있다. 반면, 제 2 지연 신호(DGS2)는 게이트 드라이버(330a, 330b)에서 가장 먼 상기 제 2 수평 위치에서 나타나는 게이트 신호(GS)이므로, 상대적으로 큰 지연 시간을 가질 수 있다. 예를 들어, 상기 제 2 수평 위치가 패널(310)의 중앙 수평 위치인 경우, 제 2 지연 신호(DGS2)는 최대 지연 시간일 수 있다.
제 1 지연 신호(DGS1) 및 제 2 지연 신호(DGS2)는 지연값 결정부(370)로 전달된다. 지연값 결정부(370)는 제 1 지연 신호(DGS1) 및 제 2 지연 신호(DGS2)에 기초하여, 수평 지연 신호(Sh)를 생성할 수 있다. 수평 지연 신호(Sh)는 제 1 지연 신호(DGS1)의 지연 시간과 제 2 지연 신호(DGS2)의 지연 시간의 차이일 수 있다.
타이밍 컨트롤러(340)는 지연값 결정부(370)에서 생성된 수평 지연 신호(Sh)에 기초하여, 데이터 드라이버(320)를 통해 패널(310) 내 복수의 데이터 라인들(미도시)에 인가되는 라인 래치 신호들의 발생 시간을 결정할 수 있다. 즉, 상기 라인 래치 신호들은 데이터 제어 신호(DCS)에 포함되어 타이밍 컨트롤러(340)로부터 데이터 드라이버(320)로 전달될 수 있다. 데이터 드라이버(320)로 전달된 상기 라인 래치 신호들은 패널(310) 내 상기 복수의 데이터 라인들에 인가될 수 있다. 본 발명의 실시예에 따른 타이밍 컨트롤러(340)는 수평 지연 신호(Sh)에 기초하여 상기 복수의 데이터 라인들에 포함되는 각각의 데이터 라인들에 인가되는 라인 래치 신호들의 발생 시간을 결정할 수 있다. 예를 들어, 타이밍 컨트롤러(340)는 게이트 드라이버(330a, 330b)에 상대적으로 가까운 데이터 라인들에는 상대적으로 짧은 지연 시간을 갖는 라인 래치 신호들을 인가하고, 게이트 드라이버(330a, 330b)에서 상대적으로 먼 위치의 데이터 라인들에는 상대적으로 긴 지연 시간을 갖는 라인 래치 신호들을 인가할 수 있다. 따라서, 제 1 수평 라인(350)을 통해 측정되는 신호 지연 시간을 반영하여 라인 래치 신호들의 인가 시간을 결정하므로, 게이트 라인의 RC 지연에 따른 충전율 편차가 보상될 수 있다.
지연값 결정부(370)의 구체적 구성 및 동작에 대한 설명은 도 4 및 도 5를 참조하여 후술하기로 한다. 또한, 타이밍 컨트롤러(340)의 구체적 구성 및 동작에 대해서는 도 6 내지 도 10을 참조하여 후술하기로 한다.
도 4는 예시적인 실시예에 따라 본 발명의 표시 장치에 포함되는 지연값 결정부의 구성을 나타내는 도면이다.
도 4를 참조하면, 지연값 결정부(400)는 비교부(410) 및 정류부(420)를 포함할 수 있다. 비교부(410)는 제 1 지연 신호(Sd1) 및 제 2 지연 신호(Sd2)를 비교하는 비교기(411) 및 접지 단자(412)를 포함할 수 있다. 여기에서, 비교부(410)로 입력되는 제 1 지연 신호(Sd1)는 도 3에 도시된 제 1 지연 신호(DGS1)일 수 있다. 또한, 비교부(410)로 입력되는 제 2 지연 신호(Sd2)는 도 3에 도시된 제 2 지연 신호(DGS2)일 수 있다. 비교기(411)는 제 1 지연 신호(Sd1) 및 제 2 지연 신호(Sd2)의 차이를 출력 신호(Vc)로 출력할 수 있다.
정류부(420)는 비교부(410)로부터 출력되는 출력 신호(Vc)를 정류할 수 있다. 예를 들어, 정류부(420)는 비교부(410)로부터 출력되는 출력 신호(Vc) 중 음(-)의 값을 갖는 신호 성분을 제거할 수 있다. 이를 위하여, 정류부(420)는 다이오드(421) 및 출력 저항(R, 422)을 포함할 수 있다. 정류부(420)는 출력 저항(422) 양단에 걸리는 전압(VR)을 수평 지연 신호(Sh)로 출력할 수 있다.
도 4에 도시된 지연값 결정부는 어디까지나 예시적인 구성으로서, 본 발명에 의한 표시 장치의 지연값 결정부는 도 4의 구성에 의해 한정되지 않는다. 도 4에 도시된 구성 이외에도, 서로 다른 수평 위치에서 출력되는 제 1 지연 신호 및 제 2 지연 신호들의 차이를 출력하는 다양한 구성이 사용될 수 있다.
도 5는 도 4의 지연값 결정부에 의해 발생하는 수평 지연신호를 설명하기 위한타이밍도이다.
도 4와 도 5를 함께 참조하면, 비교부(410)로 입력되는 제 1 지연 신호(Sd1) 및 제 2 지연 신호(Sd2), 비교부(410)에서 출력되는 출력 신호(Vc) 및 정류부(420)의 출력 저항(422)에 걸리는 전압(VR)이 도시되어 있다.
제 1 지연 신호(Sd1)는 패널의 가장자리, 즉 게이트 드라이버와 가까운 제 1 수평 위치에서 제 1 수직 라인을 통해 전달되는 지연 신호일 수 있다. 또한 제 2 지연 신호(Sd2)는 패널의 중앙부, 즉 게이트 드라이버와 가장 먼 제 2 수평 위치에서 제 2 수직 라인을 통해 전달되는 지연 신호일 수 있다. 따라서 제 1 지연 신호(Sd1)의 지연 시간은 제 2 지연 신호(Sd2)의 지연 시간보다 작을 수 있다.
보다 상세히 설명하면, 제 1 지연 신호(Sd1)는 시간(t1)에서 활성화되고, 시간 (t3)에서 비활성화될 수 있다. 제 2 지연 신호(Sd2)는 시간(t1)보다 간격(d1)만큼 지연된 시간(t2)에서 활성화되고, 시간(t3)보다 간격(d2)만큼 지연된 시간(t4)에서 비활성화될 수 있다. 제 1 지연 신호(Sd1) 및 제 2 지연 신호(Sd2)는 모두 Vp의 피크값을 가질 수 있다. 상술한 부분 중에서, 간격(d1)은 간격(d2)와 동일한 값을 가질 수 있다.
비교기(411)는 제 1 지연 신호(Sd1) 및 제 2 지연 신호(Sd2)를 입력받아 그 차이를 출력한다. 따라서, 비교기(411)의 출력 신호(Vc)는 시간(t1)에서 Vp로 상승하고, 간격(d1)이 지난 시간(t2)에서 0으로 하강한다. 또한, 비교기(411)의 출력 신호(Vc)는 시간(t3)에서 -Vp로 하강하고, 간격(d2)이 지난 시간(t4)에서 0으로 상승한다.
정류부(420)는 비교부(410)의 출력 신호(Vc)를 정류할 수 있다. 구체적으로, 비교부(410)의 출력 신호(Vc)가 Vp의 양의 값을 갖는 경우, 다이오드(421)는 단락 회로(short circuit)처럼 동작하며, 출력 신호(Vc)의 전체 전압값(Vp)이 출력 저항(422)에 인가된다. 따라서, 이 경우 비교부(420)의 출력 저항(422)에 걸리는 전압이 수평 지연 신호(Sh)로서 출력된다. 보다 상세히 설명하면, 기간(t1 내지 t2)에서 비교부(410)의 출력 신호(Vc)는 양의 값을 가지므로, 출력 신호(Vc)의 전압값이 출력 저항(422)에 걸리게 된다. 따라서 기간(t1 내지 t2)에서 정류부(420)는 비교부(410)의 출력 신호(Vc)를 그대로 수평 지연 신호(Sh)로서 출력한다.
비교부(410)의 출력 신호(Vc)가 -Vp의 음의 값을 갖는 경우, 다이오드(421)는 개방 회로(open circuit)처럼 동작하며, 출력 저항(422)에는 전류가 흐르지 않는다. 따라서, 이 경우 0의 전압값이 수평 지연 신호(Sh)로서 출력된다. 보다 상세히 설명하면, 기간(t3 내지 t4)에서 비교부(410)의 출력 신호(Vc)는 음의 값을 가지므로, 출력 신호(Vc)의 전압값(-Vp)은 출력 저항(422)이 아닌 다이오드(421)에 걸리게 된다. 따라서, 출력 저항(422)에는 0V의 전압이 걸리고, 상기 0V값이 수평 지연 신호(Sh)로서 출력된다.
도 5의 신호들(Sd1, Sd2, Vc, Vp)을 참조하면, 제 1 지연 신호(Sd1)와 제 2 지연 신호(Sd2)의 지연 기간의 차이가 출력 저항(422)에 나타나게 되며, 이 지연 기간의 차이를 나타내는 신호가 수평 지연 신호(Sh)로서 출력된다. 수평 지연 신호(Sh)는 피크값(Vp)을 가지고, 제 1 지연 신호(Sd1)와 제 2 지연 신호(Sd2)의 지연 기간의 차이만큼의 기간 동안 활성화된다. 상기 수평 지연 신호(Sh)는 타이밍 컨트롤러로 인가되며, 타이밍 컨트롤러는 수평 지연 신호(Sh)에 기초하여 복수의 데이터 라인들에 인가되는 라인 래치 신호들의 발생 시간을 결정하게 된다.
도 6은 예시적인 실시예에 따라 본 발명의 표시 장치에 포함되는 타이밍 컨트롤러의 구성을 나타내는 블록도이다.
도 6을 참조하면, 타이밍 컨트롤러(600)는 아날로그-디지털 컨버터(ADC; 610), 레지스터부(630) 및 라인 래치 신호 발생부(650)를 포함할 수 있다.
ADC(610)는 수평 지연 신호(Sh)를 입력받아 디지털 변환 지연값(Sdel)을 생성할 수 있다. 예를 들어, ADC(610)는 지연값 결정부로부터 입력되는 수평 지연 신호(Sh)를 일정 기간동안 적분한 값을 디지털 변환 지연값으로 생성할 수 있다. 도 5를 함께 참조하면, Vp가 일정한 값을 가진다고 할 때, 수평 지연 신호(Sh)로서 출력되는 출력 저항의 전압(VR) 타이밍도에서, 제 1 지연 신호(Sd1) 및 제 2 지연 신호(Sd2)의 지연 시간의 차이값(d1)이 클수록 수평 지연 신호를 적분한 값이 커지게 된다. 따라서, 상기 수평 지연 신호(Sh)를 적분한 값을 디지털로 변환하여, 디지털 변환 지연값(Sdel)을 생성할 수 있다. 디지털 변환 지연값(Sdel)은 라인 래치 신호 발생부(650)로 전달된다.
레지스터부(630)는 수평 지연 신호(Sh)의 분할 정보를 저장할 수 있다. 상기 분할 정보는 수평 지연 신호(Sh)를 분할하게 될 분할 해상도(re1) 및 데이터 드라이버의 개수 정보(Nd) 등을 포함할 수 있다. 상기 분할 정보는 ADC(610) 또는 라인 래치 신호 발생부(650)로 전달될 수 있다. 일 실시예에서, 상기 분할 정보는 미리 결정된 값으로서 저장될 수 있다.
라인 래치 신호 발생부(650)는 레지스터부(630)로부터 전달된 상기 분할 정보에 기초하여 디지털 변환 지연값(Sdel)을 분할할 수 있다. 이 경우, ADC(610)로 전달된 분할 해상도(re1) 또한 라인 래치 신호 발생부(650)로 전달될 수 있다. 라인 래치 신호 발생부(650)는 상기 분할 정보에 기초하여, 디지털 변환 지연값(Sdel) 몇 개의 구간으로 분할할 것인지 결정할 수 있다. 상기 분할 해상도(re1)는 임의로 결정될 수 있다. 일 실시예에서, 분할 해상도(re1)는 표시 장치의 데이터 드라이버에 포함된 데이터 드라이버 IC의 개수에 의해 결정될 수 있다. 이 경우, 동일한 데이터 드라이버 IC로부터 출력되는 라인 래치 신호의 발생 시간은 모두 동일할 수 있고, 서로 다른 데이터 드라이버 IC로부터 출력되는 라인 래치 신호의 발생 시간은 상이할 수 있다. 일 실시예에서, 패널의 중앙부에 위치한 데이터 드라이버 IC로부터 출력되는 라인 래치 신호의 발생 시간은, 패널의 측면에 위치한 데이터 드라이버 IC로부터 출력되는 라인 래치 신호의 발생 시간보다 늦을 수 있다.
표시 장치의 데이터 드라이버에 포함된 데이터 드라이버 IC의 개수에 의해 분할 해상도(re1)가 결정되는 실시예에 대해서는 도 7 및 도 8을 참조하여 후술한다.
도 7은 본 발명의 일 실시예에 따라 복수의 게이트 드라이버 IC 및 복수의 드라이버 IC를 포함하는 표시 장치를 나타내는 도면이다.
도 7을 참조하면, 표시 장치(700)는 패널(710), 데이터 드라이버(720) 및 게이트 드라이버(730a, 730b)를 포함한다. 데이터 드라이버(720)는 복수의 데이터 드라이버 IC(725)를 포함한다. 게이트 드라이버(730a, 730b)는 복수의 게이트 드라이버 IC(735)를 포함한다. 구체적으로, 도 7의 실시예에서 데이터 드라이버(720)는 총 8개의 데이터 드라이버 IC(725)를 포함한다.
설명의 편의를 위해, 8개의 데이터 드라이버 IC(725)를 가장 좌측부터 제 1 데이터 드라이버 IC, 제 2 데이터 드라이버 IC, …, 제 8 데이터 드라이버 IC로 지칭하기로 한다. 즉, 게이트 드라이버(730a, 730b)에 가장 가까운 데이터 드라이버 IC는 제 1 및 제8 데이터 드라이버 IC이고, 게이트 드라이버(730a, 730b)에서 가장 먼 데이터 드라이버 IC는 제 4 및 제 5 데이터 드라이버 IC이다.
본 발명의 일 실시예에 따른 표시 장치(700)에서는, 동일한 데이터 드라이버 IC로부터 출력되는 라인 래치 신호들은 동일한 지연값을 가질 수 있다. 한편, 서로 다른 데이터 드라이버 IC로부터 출력되는 라인 래치 신호의 발생 시간은 상이할 수 있다.
도 8은 도 7의 실시예에 따른 표시 장치의 수평 지연 신호와 라인 래치 신호들을 설명하기 위한 타이밍도이다.
도 8 및 도 7을 함께 참조하면, 디지털 변환 지연값(Sdel)은 전체 d1의 지연 기간을 가지며, 분할 해상도(re1)는 d1/4의 값을 가질 수 있다. 도 7에 도시된 표시 장치(700)에서 데이터 드라이버(720)에 포함되는 데이터 드라이버 IC(725)는 8개이고, 게이트 드라이버(730a, 730b)가 패널 양측면에 두 개 존재하므로 분할 해상도(re1)는 d1을 (8/2)인 4로 나눈 값일 수 있다. 만약, 도 7에 도시된 표시 장치(700)에서 게이트 드라이버가 좌측면에 하나만 존재하는 경우라면, 분할 해상도(re1)는 d1을 8로 나눈 값일 수 있다.
도 8에는 디지털 변환 지연값(Sdel)과 분할 해상도(re1)에 따라 네 개의 서로 다른 활성화 시점을 갖는 라인 래치 신호들(TPd1, TPd2, TPd3, TPd4)이 도시되어 있다. 제 1 라인 래치 신호(TPd1)는 시간(ts1)에 활성화되고, 제 2 라인 래치 신호(TPd2)는 시간(ts2)에 활성화될 수 있다. 또한, 제 3 라인 래치 신호(TPd3)는 시간(ts3)에 활성화되고, 제 4 라인 래치 신호(TPd4)는 시간(ts4)에 활성화될 수 있다.
제 1 라인 래치 신호(TPd1)는 도 7의 데이터 드라이버 IC 중 제 1 및 제 8 데이터 드라이버 IC로부터 출력되는 라인 래치 신호들일 수 있다. 제 2 라인 래치 신호(TPd2)는 도 7의 데이터 드라이버 IC 중 제 2 및 제 7 데이터 드라이버 IC로부터 출력되는 라인 래치 신호들일 수 있다. 제 3 라인 래치 신호(TPd3)는 도 7의 데이터 드라이버 IC 중 제 3 및 제 6 데이터 드라이버 IC로부터 출력되는 라인 래치 신호들일 수 있다. 마지막으로, 제 4 라인 래치 신호(TPd4)는 도 7의 데이터 드라이버 IC 중 제 4 및 제 5 데이터 드라이버 IC로부터 출력되는 라인 래치 신호들일 수 있다. 이 경우, 동일한 데이터 드라이버 IC로부터 출력되는 라인 래치 신호들은 동일한 시점에 활성화될 수 있다. 즉, 제 1 데이터 드라이버 IC 로부터 출력되는 라인 래치 신호들은 시간(ts1)에서 활성화된다. 제 2 데이터 드라이버 IC로부터 출력되는 라인 래치 신호들은 시간(ts1)보다 분할 해상도(re1)만큼 지연된 시간(ts2)에서 활성화된다. 제 3 데이터 드라이버 IC로부터 출력되는 라인 래치 신호들은 시간(ts2)보다 분할 해상도(re1)만큼 지연된 시간(ts3)에서 활성화된다. 제 4 데이터 드라이버 IC로부터 출력되는 라인 래치 신호들은 시간(ts3)보다 분할 해상도(re1)만큼 지연된 시간(ts4)에서 활성화된다.
상술한 본 발명의 일 실시예에 의하면, 패널의 가장자리에 위치한 데이터 드라이버 IC와 연결된 데이터 라인에 가장 빨리 라인 래치 신호가 인가되고, 패널 중앙부로 갈수록 분할 해상도(re1)만큼 지연된 라인 래치 신호가 각 데이터 드라이버 IC와 연결된 데이터 라인에 인가된다. 따라서, 패널의 대형화에 따라 게이트 라인이 길어지면서 발생하는 RC 지연에 의한 충전율 차이가 보상될 수 있다. 즉, 패널 중앙부 쪽으로 갈수록 게이트 신호가 지연됨에 따라 데이터 라인으로 인가되는 라인 래치 신호를 지연시켜 인가함으로써 전체적으로 충전율 차이를 감소시켜 표시 장치의 화질을 개선할 수 있다.
도 9는 예시적인 실시예에 따라 본 발명의 표시 장치에 포함되는 타이밍 컨트롤러의 또다른 구성을 나타내는 블록도이다.
도 9를 참조하면, 타이밍 컨트롤러(900)는 ADC(910), 레지스터부(930) 및 라인 래치 신호 발생부(950)를 포함할 수 있다. 라인 래치 신호 발생부(950)는 인터폴레이션 회로부(955)를 포함할 수 있다.
도 9의 타이밍 컨트롤러(900) 중 ADC(910) 및 레지스터부(930)의 구성 및 기능은 도 6의 ADC(610) 및 레지스터부(630)의 구성 및 기능과 동일할 수 있다. 따라서 도 9에 도시된 구성 요소 중 ADC(910) 및 레지스터부(930)에 대한 자세한 설명은 생략하기로 한다.
도 9의 라인 래치 신호 발생부(950)가 도 6의 라인 래치 신호 발생부(950)와 다른 점은 인터폴레이션 회로부(955)를 포함한다는 점이다. 도 6의 실시예에서 라인 래치 신호 발생부(650)는 동일한 데이터 드라이버 IC와 연결된 데이터 라인들에는 모두 동일한 시점에 라인 래치 신호를 인가하게 된다. 반면, 도 9의 라인 래치 신호 발생부(950)에 포함된 인터폴레이션 회로부(955)는, ADC(910)로부터 수신한 디지털 변환 지연값을 데이터 드라이버 IC 내에 데이터 라인의 개수에 맞게 보간(interpolation)하여 각각의 데이터 라인에 따라 지연값을 달리하여 라인 래치 신호를 발생할 수 있다.
도 10은 도 7의 실시예에 따른 표시 장치의 수평 지연 신호와 라인 래치 신호들을 설명하기 위한 타이밍도이다.
도 10을 참조하면, 분할 해상도(re1)로 분할된 디지털 변환 지연값(Sdel)은, 도 9의 인터폴레이션 회로부(955)에 의해 더욱 분할되어, 동일한 데이터 드라이버 IC 내에서도 데이터 라인에 따라 서로 다른 시점에 라인 래치 신호가 인가될 수 있다. 도 10에는 제 1 데이터 드라이버 IC에 연결된 n개의 데이터 라인에 인가되는 라인 래치 신호들이 도시되어 있다.
분할 해상도(re1)로 분할된 디지털 변환 지연값(Sdel)은 인터폴레이션 회로부(955)에 의해 n개로 더욱 분할될 수 있다. 도 10에 도시된 라인 래치 신호들(TP1, TP2, …, TPn)은 도 7의 데이터 드라이버 IC 중 가장 좌측에 위치한 데이터 드라이버 IC와 연결된 n개의 데이터 라인들에 인가되는 라인 래치 신호일 수 있다. 도 6 및 도 8의 실시예에 따르면 도 7의 데이터 드라이버 IC 중 가장 좌측에 위치한 데이터 드라이버 IC와 연결된 n개의 데이터 라인들에 인가되는 라인 래치 신호는 모두 동일한 시점에 활성화 될 것이다. 그러나, 도 9 및 도 10의 실시예에 따르면, 도 7의 데이터 드라이버 IC 중 가장 좌측에 위치한 데이터 드라이버 IC와 연결된 n개의 데이터 라인들에 인가되는 라인 래치 신호는 인터폴레이션 회로부(955)에 의해 서로 다른 시점에 활성화 된다.
분할 해상도(re1)는 인터폴레이션 회로부(955)에 의해 (re1/n)의 해상도로 더욱 세밀하게 분할될 수 있다. 즉, 데이터 드라이버 IC 내 가장 좌측에 위치한 제 1 데이터 라인에 인가되는 라인 래치 신호(TP1)는 시점(tr1)에 활성화되고, 제 1 데이터 라인의 우측에 인접하여 위치한 제 2 데이터 라인에 인가되는 라인 래치 신호(TP2)는 시점(tr1)보다 해상도(re1/n)만큼 지연된 시점(tr2)에 활성화 된다. 마찬가지로, 제 2 데이터 라인의 우측에 인접하여 위치한 제 3 데이터 라인에 인가되는 라인 래치 신호(TP3)는 시점(tr2)보다 해상도(re1/n)만큼 지연된 시점(tr3)에 활성화 되고, 제 3 데이터 라인의 우측에 인접하여 위치한 제 4 데이터 라인에 인가되는 라인 래치 신호(TP4)는 시점(tr3)보다 해상도(re1/n)만큼 지연된 시점(tr4)에 활성화 된다.
이러한 방식으로, 제 (n-1) 데이터 라인에 인가되는 라인 래치 신호(TPn-1)는 시점(trn-1)에 활성화되고, 제 n 데이터 라인에 인가되는 라인 래치 신호(TPn)는 시점(trn)에 활성화된다. 제 n 데이터 라인에 인가되는 라인 래치 신호(TPn)가 활성화됨에 따라, 제 1 데이터 드라이버 IC에 연결된 데이터 라인들에 인가되는 라인 래치 신호가 모두 활성화되고, 시점(trn)보다 해상도(re1/n)만큼 지연된 시점(미도시)에서 제 2 데이터 드라이버 IC에 연결된 데이터 라인들에 인가되는 라인 래치 신호의 활성화가 시작된다.
도 9 및 도 10에 도시된 실시예에 의하면, 동일한 데이터 드라이버 IC 내에서도 인터폴레이션 회로부(955)에 의해 더욱 세분된 해상도(re1/n)로 라인 래치 신호들이 지연되어 인가하므로, 게이트 신호 지연에 따른 충전율 보상을 더욱 정확하게 수행할 수 있고, 표시 장치의 화질이 향상된다.
이 때, 처리 흐름도 도면들의 각 블록과 흐름도 도면들의 조합들은 컴퓨터 프로그램 인스트럭션들에 의해 수행될 수 있음을 이해할 수 있을 것이다. 이들 컴퓨터 프로그램 인스트럭션들은 범용 컴퓨터, 특수용 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비의 프로세서에 탑재될 수 있으므로, 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비의 프로세서를 통해 수행되는 그 인스트럭션들이 흐름도 블록(들)에서 설명된 기능들을 수행하는 수단을 생성하게 된다. 이들 컴퓨터 프로그램 인스트럭션들은 특정 방식으로 기능을 구현하기 위해 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비를 지향할 수 있는 컴퓨터를 이용하거나 또는 컴퓨터 판독 가능 메모리에 저장되는 것도 가능하므로, 그 컴퓨터를 이용하거나 컴퓨터 판독 가능 메모리에 저장된 인스트럭션들은 흐름도 블록(들)에서 설명된 기능을 수행하는 인스트럭션 수단을 내포하는 제조 품목을 생산하는 것도 가능하다. 컴퓨터 프로그램 인스트럭션들은 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비 상에 탑재되는 것도 가능하므로, 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비 상에서 일련의 동작 단계들이 수행되어 컴퓨터로 실행되는 프로세스를 생성해서 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비를 수행하는 인스트럭션들은 흐름도 블록(들)에서 설명된 기능들을 실행하기 위한 단계들을 제공하는 것도 가능하다.
또한, 각 블록은 특정된 논리적 기능(들)을 실행하기 위한 하나 이상의 실행 가능한 인스트럭션들을 포함하는 모듈, 세그먼트 또는 코드의 일부를 나타낼 수 있다. 또, 몇 가지 대체 실행 예들에서는 블록들에서 언급된 기능들이 순서를 벗어나서 발생하는 것도 가능함을 주목해야 한다. 예컨대, 잇달아 도시되어 있는 두 개의 블록들은 사실 실질적으로 동시에 수행되는 것도 가능하고 또는 그 블록들이 때때로 해당하는 기능에 따라 역순으로 수행되는 것도 가능하다.
이 때, 본 실시예에서 사용되는 '~부'라는 용어는 소프트웨어 또는 FPGA또는 ASIC과 같은 하드웨어 구성요소를 의미하며, '~부'는 어떤 역할들을 수행한다. 그렇지만 '~부'는 소프트웨어 또는 하드웨어에 한정되는 의미는 아니다. '~부'는 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다. 따라서, 일 예로서 '~부'는 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들, 및 변수들을 포함한다. 구성요소들과 '~부'들 안에서 제공되는 기능은 더 작은 수의 구성요소들 및 '~부'들로 결합되거나 추가적인 구성요소들과 '~부'들로 더 분리될 수 있다. 뿐만 아니라, 구성요소들 및 '~부'들은 디바이스 또는 보안 멀티미디어카드 내의 하나 또는 그 이상의 CPU들을 재생시키도록 구현될 수도 있다.
본 명세서와 도면에 개시된 본 발명의 실시예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 표시 장치 110: 패널
120: 데이터 드라이버 130: 게이트 드라이버
140: 타이밍 컨트롤러 300: 표시 장치
310: 패널 320: 데이터 드라이버
330: 게이트 드라이버 340: 타이밍 컨트롤러
350: 제 1 수평 라인 361: 제 1 수직 라인
362: 제 2 수직 라인 370: 지연값 결정부

Claims (14)

  1. 게이트 구동부로부터 발생하는 게이트 펄스 신호(CPV)를 수신하는 제 1 수평 라인;
    상기 제 1 수평 라인과 연결되어, 제 1 수평 위치에서 수신된 상기 게이트 펄스 신호를 제 1 지연 신호로서 전달하는 제 1 수직 라인;
    상기 제 1 수평 라인과 연결되어, 제 2 수평 위치에서 수신된 상기 게이트 펄스 신호를 제 2 지연 신호로서 전달하는 제 2 수직 라인;
    상기 제 1 지연 신호 및 상기 제 2 지연 신호에 기초하여, 수평 지연 신호를 생성하는 지연값 결정부; 및
    상기 수평 지연 신호에 기초하여, 복수의 데이터 라인들에 인가되는 라인 래치 신호들의 발생 시간을 결정하는 타이밍 컨트롤러를 포함하고,
    상기 지연값 결정부는,
    상기 제 1 지연 신호 및 상기 제 2 지연 신호를 비교하여 신호 차이를 출력하는 비교부; 및
    상기 비교부로부터의 출력을 정류하여 상기 수평 지연 신호를 발생시키는 정류부를 포함하는 것을 특징으로 하는 표시 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 정류부는 다이오드를 포함하는 것을 특징으로 하는 표시 장치.
  4. 제 1 항에 있어서,
    상기 타이밍 컨트롤러는 상기 수평 지연 신호에 기초하여 상기 복수의 데이터 라인들 중 제 1 데이터 라인에 인가되는 라인 래치 신호의 발생 시간을 상기 복수의 데이터 라인들 중 제 2 데이터 라인에 인가되는 라인 래치 신호의 발생 시간과 다르게 결정하도록 구성되는 것을 특징으로 하는 표시 장치.
  5. 제 1 항에 있어서, 상기 타이밍 컨트롤러는
    상기 수평 지연 신호의 분할 정보를 저장하는 레지스터부;
    상기 수평 지연 신호를 입력 받아 디지털 변환 지연값을 생성하는 아날로그-디지털 컨버터(ADC); 및
    상기 분할 정보에 기초하여 상기 디지털 변환 지연값을 분할하고, 상기 분할 결과에 기초하여 복수의 데이터 라인들에 인가되는 라인 래치 신호들의 발생시키는 라인 래치 신호 발생부를 포함하는 것을 특징으로 하는 표시 장치.
  6. 제 5 항에 있어서,
    상기 레지스터부는 상기 표시 장치에 포함되는 복수의 드라이버 IC의 개수를 상기 분할 정보로서 저장하고,
    상기 라인 래치 신호 발생부는 상기 분할 정보에 기초하여, 상기 복수의 드라이버 IC마다 지연 시간을 달리하여 상기 라인 래치 신호들을 발생시키는 것을 특징으로 하는 표시 장치.
  7. 제 6 항에 있어서,
    상기 복수의 드라이버 IC 중 하나의 드라이버 IC로부터 출력되는 상기 라인 래치 신호들은 동일한 지연 시간을 갖는 것을 특징으로 하는 표시 장치.
  8. 제 6 항에 있어서,
    상기 라인 래치 신호 발생부는 인터폴레이션 회로부를 더 포함하고,
    상기 인터폴레이션 회로부는 상기 분할 정보에 기초하여 상기 복수의 드라이버 IC 중 하나의 드라이버 IC로부터 출력되는 상기 라인 래치 신호들의 지연 시간을 서로 다르게 결정하는 것을 특징으로 하는 표시 장치.
  9. 제 1 항에 있어서,
    상기 제 1 수평 라인은 더미 게이트 라인(dummy gate line)이고,
    상기 제 1 수직 라인 및 상기 제 2 수직 라인은 각각 제 1 더미 데이터 라인 및 제 2 더미 데이터 라인인 것을 특징으로 하는 표시 장치.
  10. 제 1 수평 라인에 게이트 펄스 신호(CPV)를 인가하는 단계;
    상기 제 1 수평 라인의 제 1 위치에 연결된 제 1 수직 라인 및 상기 제 1 수평라인의 제 2 위치에 연결된 제 2 수직 라인으로부터 제 1 지연 신호 및 제 2 지연 신호를 각각 수신하는 단계;
    상기 제 1 지연 신호 및 상기 제 2 지연 신호에 기초하여 수평 지연 신호를 생성하는 단계; 및
    상기 수평 지연 신호에 기초하여 복수의 데이터 라인들에 인가되는 라인 래치 신호들의 발생 시간을 결정하는 단계를 포함하고,
    상기 수평 지연 신호를 생성하는 단계에서, 상기 제 1 지연 신호 및 상기 제 2 지연 신호를 비교하여 신호 차이를 출력하고, 출력을 정류하여 상기 수평 지연 신호를 생성하는,
    표시 장치의 구동 방법.
  11. 삭제
  12. 제 10 항에 있어서,
    상기 수평 지연 신호에 기초하여 복수의 데이터 라인들에 인가되는 라인 래치 신호들의 발생 시간을 결정하는 단계는,
    상기 표시 장치에 포함되는 드라이버 IC의 개수를 분할 해상도로 결정하는 단계;
    상기 분할 해상도 및 상기 수평 지연 신호에 기초하여 단위 지연 시간을 결정하는 단계; 및
    상기 단위 지연 시간에 기초하여 상기 라인 래치 신호들의 발생 시간을 결정하는 단계를 포함하는 표시 장치의 구동 방법.
  13. 제 12 항에 있어서,
    상기 단위 지연 시간에 기초하여 상기 라인 래치 신호들의 발생 시간을 결정하는 단계에서는,
    상기 복수의 드라이버 IC 중 하나의 드라이버 IC로부터 출력되는 라인 래치 신호들의 지연 시간을 상기 하나의 드라이버 IC의 위치 및 상기 단위 지연 시간에 기초하여 결정하되, 상기 하나의 드라이버 IC로부터 출력되는 라인 래치 신호들의 지연시간은 동일한 것을 특징으로 하는 표시 장치의 구동 방법.
  14. 제 12 항에 있어서,
    상기 단위 지연 시간에 기초하여 상기 라인 래치 신호들의 발생 시간을 결정하는 단계에서는,
    상기 복수의 드라이버 IC 중 하나의 드라이버 IC로부터 출력되는 라인 래치 신호들의 지연 시간을 상기 하나의 드라이버 IC의 위치 및 상기 단위 지연 시간에 기초하여 결정하되, 상기 단위 지연 시간을 인터폴레이션하여 상기 하나의 드라이버 IC로부터 출력되는 라인 래치 신호들의 지연 시간을 서로 다르게 결정하는 것을 특징으로 하는 표시 장치의 구동 방법.
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