JP5409329B2 - 画像表示装置 - Google Patents

Description

本発明は、画像表示装置に関し、特に、画像表示信号の書き込みに対する動作マージンを大きくする技術に関する。

画像表示を省スペースかつ低消費電力で行うために、フラットパネルディスプレイが広く用いられている。フラットパネルディスプレイにおいては、画像の表示パネルに、画素が行列状（マトリクス状）に配列される。各画素は、液晶素子などの表示素子と、この表示素子への画像表示信号（以下「表示信号」）を伝達する選択トランジスタとを含む。

各画素行に対応してゲート線（走査線）が配置され、各画素列に対応して表示信号を伝達するデータ線が配置される。各ゲート線には、対応する行の画素の選択トランジスタのゲートが接続され、各データ線には、対応する列の画素の選択トランジスタの一方の電流電極が接続される。

ゲート線の選択期間は、表示信号の水平走査期間により決定される。たとえば、水平走査線の数が５２５本であるＮＴＳＣ方式においては、１水平走査期間は６４μＳである。この期間は短いため、通常、水平走査期間に合わせてゲート線を１本ずつ選択状態（活性状態）にして、その行の選択トランジスタを全て導通状態にして表示信号を画素に書き込むアクティブマトリクス方式が利用される。この方式では、各ゲート線は自己の選択期間以外の残りの垂直走査期間の間、非選択状態（非活性状態）非活性状態に維持され、その間対応する選択トランジスタは非導通状態に維持される。従って各画素は、１フィールド期間、表示信号を維持して表示素子を駆動し、対応する表示信号を表示する。

このような画像表示装置においては、安定かつ正確に画像表示を行うために、種々の工夫がなされている（例えば下記の特許文献１−３）。

特開２００５−３７１４号公報 特開２００８−１７６２６９号公報 特開平１１−２６５１７２号公報

特許文献１の表示装置では、ゲート線駆動回路が接続した反対側のゲート線端にゲート線非活性検出回路（２）が設けられており（図１９）、その出力であるラッチ指示信号（ＬＡＴ）を用いて、マルチプレクサ（１１６）に表示信号を送るタイミングを規定する第２のラッチ回路（１１４）を動作させている。これにより、次の画素ラインの表示信号が前の画素ラインの画素に重ね書きされてしまうのを防止している。しかしこの方法では、ゲート線駆動信号の遅延時間が大きくなると誤表示を生じさせる可能性がある。

特許文献２の表示装置では、ゲート線駆動回路を駆動するためのクロック信号を生成するゲートクロック生成部（４００）が、ゲート線駆動信号（Ｖｏｎ）の遅延時間を検出し、その遅延時間に応じてクロック信号（ＣＫＶ，ＣＫＶＢ）のパルス幅を狭くしている（図２）。それにより、ゲート線駆動信号のパルス幅を１水平走査期間（１Ｈ）とほぼ同じにし、各画素に次の画素ラインの表示信号が重ね書きされることを防止している。しかしクロック信号のパルス幅が狭くなるとその駆動能力が低下するため、ゲート線駆動回路の動作マージンが低下する。

特許文献３の表示装置では、ゲート線駆動信号の遅延時間を検出して、Ｄ／Ａコンバータに表示信号を送るタイミングを規定するラッチ回路（１３）の制御信号（ＬＴＨＸＵ）を、その遅延時間だけ遅延させるタイミング調整回路（３１）が設けられている（図９）。これにより、各画素に次の画素ラインの表示信号が重ね書きされることを防止できるが、特許文献１と同様に、ゲート線駆動信号の遅延時間が大きくなると誤表示が生じる可能性がある。また、ゲート線駆動信号の遅延時間を検出する回路が表示装置の外部に設けられるため表示装置のコストが増大する。

このように従来の表示装置では、ゲート線駆動信号の遅延時間が大きくなった場合に、動作マージンを確保しながら誤表示を防止することが困難であった。

本発明は、画像表示装置において、ゲート線駆動信号の遅延時間が大きくなった場合でも、動作マージンを確保しつつ誤表示を防止することを第１の目的とし、また、ゲート線駆動回路に制御信号（クロック信号、スタートパルス等）を供給するレベルシフタを画素と一体形成可能にすることで低コスト化を図ることを第２の目的とする。

本発明に係る画像表示装置は、複数のゲート線と、前記複数のゲート線に交差する複数のデータ線と、前記複数のゲート線と前記複数のデータ線との交点近傍に形成された複数の画素と、１画素ライン分の表示データを保持するラッチ回路を有し、当該表示データに対応する信号を前記データ線を通して前記複数の画素に供給するソースドライバと、前記複数のゲート線を順次活性化することで前記複数の画素を駆動するゲート線駆動回路と、前記複数のゲート線それぞれの非活性化を検出したときに、検出信号を一定期間活性化させる非活性遷移検出回路とを備え、前記ラッチ回路は、前記検出信号の活性化に応じて、保持する表示データを更新し、前記非活性遷移検出回路は、前記複数のゲート線のそれぞれに設けられ、対応するゲート線が非活性化したときに検出信号を活性化させる検出回路を含み、前記検出回路の各々は、前記検出信号の出力端子を充電する第１トランジスタおよび当該出力端子を放電する第２トランジスタを備え、前記対応するゲート線が活性化している間は、前記第１トランジスタおよび前記第２トランジスタを非活性化させ、前記対応するゲート線が非活性化すると、まず前記第１トランジスタを活性化させ、その所定時間後に、前記第２トランジスタの活性化および前記第１トランジスタの非活性化をほぼ同時に行い、さらに所定時間後に、前記第２トランジスタを非活性化させるものである。

本発明によれば、ラッチ回路が、複数のゲート線のそれぞれが非活性化したときに活性化する検出信号に応じて保持する表示データを更新するため、ゲート線駆動信号に遅延が生じても、各画素に送られる表示信号の更新はゲート線の非活性化を待って行われる。そのため、ゲート線駆動信号の遅延が大きくなっても、表示信号の誤書き込みを確実に防止することができる。

本発明の前提技術としての液晶表示装置の概略ブロック図である。 実施の形態１に係る液晶表示装置の概略ブロック図である。 実施の形態１に係る液晶表示装置の動作を説明するための信号波形図である。 実施の形態１の第１の変更例に係る液晶表示装置の概略ブロック図である。 実施の形態１の第２の変更例に係る液晶表示装置の動作を説明するための信号波形図である。 実施の形態１の第２の変更例に係る液晶表示装置の動作を説明するための信号波形図である。 ゲート線駆動回路の構成図である。 ゲート線駆動回路を構成する単位シフトレジスタの回路図である。 ゲート線駆動回路の動作を示す信号波形図である。 実施の形態１の第２の変更例に係るダミーゲート線駆動回路の構成図である。 実施の形態１の第３の変更例に係るダミーゲート線駆動回路の回路図である。 実施の形態１の第３の変更例に係るダミーゲート線駆動回路の動作を示す信号波形図である。 実施の形態１の第４の変更例に係るダミーゲート線非活性遷移検出回路の構成図である。 実施の形態１の第４の変更例に係るダミーゲート線非活性遷移検出回路の動作を示す信号波形図である。 レシオ型インバータの回路図である。 レシオ型インバータの入出力伝達特性を示す図である。 実施の形態１の第５の変更例に係るゲート線非活性遷移検出回路の構成を示す図である。 実施の形態２に係るコントローラの概略ブロック図である。 実施の形態２に係るコントローラの動作を示す信号波形図である。 実施の形態２に係るコントローラが有するメモリの動作を説明するための図である。 実施の形態３に係るコントローラの概略ブロック図である。 実施の形態３に係るコントローラの動作を示す信号波形図である。

以下、本発明の実施の形態を図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。

また、各実施の形態に用いられるトランジスタは、絶縁ゲート型電界効果トランジスタである。絶縁ゲート型電界効果トランジスタは、ゲート絶縁膜中の電界により半導体層内のドレイン領域とソース領域との間の電気伝導度が制御される。ドレイン領域およびソース領域が形成される半導体層の材料としては、アモルファスシリコン、微結晶シリコン、ペンタセン等の有機半導体あるいはＩＧＺＯ（In-Ga-Zn-O）等の酸化物半導体などを用いることができる。

よく知られているように、トランジスタは、それぞれ制御電極（狭義にはゲート（電極））と、一方の電流電極（狭義にはドレイン（電極）またはソース（電極））と、他方の電流電極（狭義にはソース（電極）またはドレイン（電極））とを含む少なくとも３つの電極を有する素子である。トランジスタはゲートに所定の電圧を印加することによりドレインとソース間にチャネルが形成されるスイッチング素子として機能する。トランジスタのドレインとソースは、基本的に同一の構造であり、印加される電圧条件によって互いにその呼称が入れ代わる。例えば、Ｎ型トランジスタであれば、相対的に電位（以下「レベル」とも称する）の高い電極をドレイン、低い電極をソースと呼称する（Ｐ型トランジスタの場合はその逆となる）。

特に示さない限り、それらのトランジスタは半導体基板上に形成されるものであってもよく、またガラスなどの絶縁性基板上に形成される薄膜トランジスタ（ＴＦＴ）であってもよい。トランジスタが形成される基板としては、単結晶基板あるいはＳＯＩ、ガラス、樹脂などの絶縁性基板であってもよい。

本発明の表示装置は、単一導電型のトランジスタを用いて構成され、トランジスタとしてエンハンスメント型（ノーマリオフ）とデプレッション型（ノーマリオン）のトランジスタが用いられる。デプレッション型トランジスタはスイッチング素子としてではなく電流駆動素子として用いられ、以下では、特に説明がない限り、トランジスタとはエンハンスメント型トランジスタを意味する。まず、Ｎ型トランジスタは、ゲート・ソース間電圧が当該トランジスタのしきい値電圧よりも高いＨ（ハイ）レベルになると活性状態（オン状態、導通状態）となり、同しきい値電圧よりも低いＬ（ロー）レベルで非活性状態（オフ状態、非導通状態）となる。そのためＮ型トランジスタを用いた回路においては信号のＨレベルが「活性レベル」、Ｌレベルが「非活性レベル」となる。また、Ｎ型トランジスタを用いて構成した回路の各ノードは、充電されてＨレベルになることで、非活性レベルから活性レベルへの変化が生じ、放電されてＬレベルになることで、活性レベルから非活性レベルへの変化が生じる。

逆にＰ型トランジスタは、ゲート・ソース間電圧がトランジスタのしきい値電圧（ソースを基準として負の値）よりも低いＬレベルになると活性状態（オン状態、導通状態）となり、同しきい値電圧よりも高いＨレベルで非活性状態（オフ状態、非導通状態）となる。そのためＰ型トランジスタを用いた回路においては信号のＬレベルが「活性レベル」、Ｈレベルが「非活性レベル」となる。また、Ｐ型トランジスタを用いて構成した回路の各ノードは、充電・放電の関係がＮ型トランジスタの場合と逆になり、充電されてＬレベルになることで、非活性レベルから活性レベルへの変化が生じ、放電されてＨレベルになることで、活性レベルから非活性レベルへの変化が生じる。

本明細書では、非活性レベルから活性レベルへの変化を「プルアップ」、活性レベルから非活性レベルへの変化「プルダウン」と定義する。つまり、Ｎ型トランジスタを用いた回路では、ＬレベルからＨレベルへの変化が「プルアップ」、ＨレベルからＬレベルの変化が「プルダウン」と定義され、Ｐ型トランジスタを用いた回路では、ＨレベルからＬレベルへの変化が「プルアップ」、ＬレベルからＨレベルの変化が「プルダウン」と定義される。

また本明細書においては、二つの素子間、二つのノード間あるいは一の素子と一のノードとの間の「接続」とはその他の要素（素子やスイッチなど）を介しての接続であるが実質的に直接接続されているのと等価な状態を含むものとして説明する。例えば二つの素子がスイッチを介して接続している場合であっても、それらが直接接続されているときと同一に機能できるような場合には、その二つの素子が「接続している」と表現する。

＜本発明の前提技術＞
図１は、本発明の前提技術である表示装置の構成を説明するための概略ブロック図であり、表示装置の代表例として液晶表示装置２００の全体構成を示している。

液晶表示装置２００は、コントローラ１１０、レベルシフタ１２０、液晶アレイ部２０、ゲート線駆動回路（走査線駆動回路）３０、およびソースドライバ４０を備える。ソースドライバ４０はさらに、シフトレジスタ５０と、第１および第２データラッチ回路５２，５４と、階調電圧生成回路６０と、デコード回路７０と、アナログアンプ８０とから構成されている。システム１００は例えば携帯機器等のシステムであり、コントローラ１１０に表示信号と各種の制御信号を供給する。

コントローラ１１０は、システム１００から受けた表示信号と制御信号に基づいて、ソースドライバ４０のシフトレジスタ５０を制御する水平方向スタートパルスＳＴＨ、第２データラッチ回路５４を制御するラッチ信号ＬＰ、および６ビットの表示信号Ｄ０Ｂ０〜Ｄ０Ｂ５を生成する。さらに、ゲート線駆動回路３０を駆動するための垂直方向スタートパルスｓｔｙ、互いに相補関係な（活性期間が重ならない）２つのクロック信号ｃｌｋ，／ｃｌｋを生成する。

レベルシフタ１２０は、コントローラ１１０から出力された小振幅の垂直方向スタートパルスｓｔｙおよびクロック信号ｃｌｋ，／ｃｌｋを、ゲート線駆動回路３０を駆動可能なレベルの信号（垂直方向スタートパルスＳＴＹおよびクロック信号ＣＬＫ、／ＣＬＫ）へと変換するレベル変換回路である。

液晶アレイ部２０は、行列状に配設された複数の画素２５を含む。画素の行（以下「画素ライン」とも称する）の各々にはそれぞれゲート線ＧＬ₁，ＧＬ₂…（総称「ゲート線ＧＬ」）が配設され、また、画素の列（以下「画素列」とも称する）の各々にはそれぞれデータ線ＤＬ₁，ＤＬ₂…（総称「データ線ＤＬ」）がそれぞれ設けられる。図１には、画素ラインの第１，２行に対応するゲート線ＧＬ₁，ＧＬ₂、画素行の第１，２列に対応するデータ線ＤＬ₁，ＤＬ₂、並びに、それらの交点に配設された４つの画素２５が代表的に示されている。

各画素２５は、対応するデータ線ＤＬと画素ノードＮｐとの間に設けられる画素スイッチ素子２６と、画素ノードＮｐおよび共通電極ノードＮＣの間に並列に接続されるキャパシタ２７および液晶表示素子２８とを有している。画素ノードＮｐと共通電極ノードＮＣとの間の電圧差に応じて、液晶表示素子２８中の液晶の配向性が変化し、これに応答して液晶表示素子２８の表示輝度が変化する。これにより、データ線ＤＬおよび画素スイッチ素子２６を介して画素ノードＮｐへ伝達される表示電圧によって、各画素の輝度をコントロールすることが可能となる。即ち、最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素ノードＮｐと共通電極ノードＮＣとの間に印加することによって、中間的な輝度を得ることができる。従って、上記表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる。

ゲート線駆動回路３０は、ゲート線ＧＬ₁，ＧＬ₂…を駆動するゲート線駆動信号Ｇ₁，Ｇ₂…（総称「ゲート線駆動信号Ｇ」）を生成する。ゲート線駆動信号Ｇは、所定の走査周期に基づいて順に活性化され、それによりゲート線ＧＬが順に選択される。画素スイッチ素子２６のゲート電極は、それぞれ対応するゲート線ＧＬと接続される。特定のゲート線ＧＬが選択されている間は、それに接続する各画素において、画素スイッチ素子２６が導通状態になり画素ノードＮｐが対応するデータ線ＤＬと接続される。そして、画素ノードＮｐへ伝達された表示電圧がキャパシタ２７によって保持される。一般的に、画素スイッチ素子２６は、液晶表示素子２８と同一の絶縁体基板（ガラス基板、樹脂基板等）上に形成されるＴＦＴで構成される。

ソースドライバ４０は、Ｎビットのデジタル信号である表示信号ＳＩＧによって段階的に設定される表示電圧を、データ線ＤＬへ出力するためのものである。ここでは一例として、表示信号ＳＩＧは６ビットの信号であり、表示信号ビットＤ０Ｂ０〜Ｄ０Ｂ５から構成されるものとする。６ビットの表示信号ＳＩＧに基づくと、各画素において、２⁶＝６４段階の階調表示が可能となる。さらに、Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の３つの画素により１つのカラー表示単位を形成すれば、約２６万色のカラー表示が可能となる。

コントローラ１１０が出力する表示信号ＳＩＧにおいては、各々の画素２５の表示輝度に対応する表示信号ビットＤ０Ｂ０〜Ｄ０Ｂ５がシリアルに生成される。すなわち、各タイミングにおける表示信号ビットＤ０Ｂ０〜Ｄ０Ｂ５は、液晶アレイ部２０中のいずれか１つの画素２５における表示輝度を示している。

またコントローラ１１０は、ソースドライバ４０のシフトレジスタ５０に入力される水平方向スタートパルスＳＴＨを、表示信号ＳＩＧの１水平走査期間の周期で活性化する。シフトレジスタ５０は、水平方向スタートパルスＳＴＨが活性化するごとに、表示信号ＳＩＧの設定が切り換わる周期に同期したタイミングで、第１データラッチ回路５２に対して、表示信号ビットＤ０Ｂ０〜Ｄ０Ｂ５の取り込みを指示する。第１データラッチ回路５２は、シリアルに生成される表示信号ＳＩＧを順に取り込み、１つの画素ライン分の表示信号ＳＩＧを保持する。

第２データラッチ回路５４に入力されるラッチ信号ＬＰは、第１データラッチ回路５２に１つの画素ライン分の表示信号ＳＩＧが取り込まれたタイミングで活性化される。第２データラッチ回路５４はそれに応答して、そのとき第１データラッチ回路５２に保持されている１つの画素ライン分の表示信号ＳＩＧを取り込む。つまり第２データラッチ回路５４は、ラッチ信号ＬＰの活性化に応じて、保持するデータを更新する。

階調電圧生成回路６０は、高電圧ＶＤＨおよび低電圧ＶＤＬの間に直列に接続された６３個の分圧抵抗で構成され、６４段階の階調電圧Ｖ１〜Ｖ６４をそれぞれ生成する。

デコード回路７０は、第２データラッチ回路５４に保持されている表示信号ＳＩＧをデコードし、当該デコード結果に基づいて各デコード出力ノードＮｄ₁，Ｎｄ₂…（総称「デコード出力ノードＮｄ」）に出力する表示電圧を、階調電圧Ｖ１〜Ｖ６４のうちから選択して出力する。

その結果、デコード出力ノードＮｄには、第２データラッチ回路５４に保持された１つの画素ライン分の表示信号ＳＩＧに対応した表示電圧（階調電圧Ｖ１〜Ｖ６４のうちの１つ）が同時に（パラレルに）出力される。なお、図１においては、第１列目および第２列目のデータ線ＤＬ₁，ＤＬ₂に対応するデコード出力ノードＮｄ₁，Ｎｄ₂が代表的に示されている。

アナログアンプ８０は、デコード回路７０からデコード出力ノードＮｄ₁，Ｎｄ₂…に出力された各表示電圧に対応したアナログ電圧を電流増幅して表示信号Ｄ₁，Ｄ₂…（総称「表示信号Ｄ」）を生成し、それらをデータ線ＤＬ₁，ＤＬ₂…に出力する。

ソースドライバ４０が、所定の走査周期に基づいて、一連の表示信号ＳＩＧに対応する表示信号Ｄを１画素ライン分ずつデータ線ＤＬへ繰り返し出力し、ゲート線駆動回路３０がその走査周期に同期してゲート線ＧＬを順に駆動することにより、液晶アレイ部１０に表示信号ＳＩＧに基づいた画像の表示が成される。

図１のような表示装置において、その製造コストを低減するために、画素アレイ部２０、コントローラ１１０、ソースドライバ４０、レベルシフタ１２０およびゲート線駆動回路３０を一体形成した表示装置が幾つか製品化されている。しかし、表示装置の高解像度化に伴う表示速度の高速化に伴い、それら全ての回路を一体形成することは逆に高コスト化を招くと共に実用化自体が困難になる。現在の一般的な技術では、液晶アレイ部２０とゲート線駆動回路３０のみを一体形成する程度が、表示装置の低コスト化を容易に行える。その中でも特に、液晶アレイ部２０とゲート線駆動回路３０とを同一導電型のトランジスタで構成すると、最も容易に低コスト化を図ることができる。

本発明においては、液晶アレイ部２０とゲート線駆動回路３０に加え、レベルシフタ１２０をも一体形成した上で、表示装置の低コスト化を図る。特に、液晶アレイ部２０、ゲート線駆動回路３０およびレベルシフタ１２０を同一導電型のトランジスタを用いて構成することにより製造コストを削減できる。同一導電型のトランジスタのみで構成されたレベルシフタとしては、例えば、本発明者の特許出願に係る特開２００５−１２３５６号公報や特開２００９−１８８５９４号公報などに開示されたものがある。

液晶アレイ部２０の画素スイッチ素子２６としてａ−Ｓｉ（非晶質シリコン）ＴＦＴを用いると、通常、低コストの表示装置の実現が容易にできる。しかしａ−Ｓｉ ＴＦＴはその動作速度が遅いため、レベルシフタ１２０に用いた場合、当該レベルシフタ１２０がゲート線駆動回路３０に供給する垂直方向スタートパルスＳＴＹおよびクロック信号ＣＬＫ，／ＣＬＫに遅延が生じる。その結果、ゲート線駆動回路３０からゲート線ＧＬに出力されるゲート線駆動信号Ｇが、ソースドライバ４０からデータ線ＤＬに出力される表示信号Ｄに対して大きく遅延し、次の画素ラインの表示信号が現在選択されている画素ラインに誤書き込みされるという問題が生じる。本発明は、このレベルシフタ１２０の遅延の問題を解決し、且つ、液晶アレイ部２０、ゲート線駆動回路３０およびレベルシフタ１２０を一体形成した低コストの表示装置を提供するものである。

＜実施の形態１＞
図２は本発明の実施の形態１に係る液晶表示装置２００の概略ブロック図である。当該液晶表示装置２００は、図１の構成に対し、ゲート線駆動回路３０が接続した反対側のゲート線ＧＬの端にゲート線非活性遷移検出回路９０を設けると共に、第２データラッチ回路５４とデコード回路７０との間に第３データラッチ回路５６を介在させたものである。

ゲート線非活性遷移検出回路９０は、ゲート線ＧＬ各々の非活性化（ゲート線駆動信号Ｇ各々の立ち下がり）を検出する機能を有し、ゲート線ＧＬの各々が非活性化したタイミングで活性化する検出信号ＧＯＦＦを出力する。

第３データラッチ回路５６は、第２データラッチ回路５４と同じ機能を持つものであり、上記の検出信号ＧＯＦＦは当該第３データラッチ回路５６のラッチ信号として用いられる。つまり第３データラッチ回路５６は、検出信号ＧＯＦＦが活性化したときに第２データラッチ回路５４に保持されている１画素ライン分の表示信号ＳＩＧ（表示データ）を取り込んで保持する。よって第３データラッチ回路５６が保持するデータは、検出信号ＧＯＦＦの活性化に応じて更新される。

図２の液晶表示装置２００の動作を説明する。ここで、レベルシフタ１２０はａ−Ｓｉ ＴＦＴを用いて構成されており、垂直方向スタートパルスＳＴＹおよびクロック信号ＣＬＫ，／ＣＬＫに遅延が生じ、応じてゲート線駆動信号Ｇにも遅延が生じていると仮定する。

図３は、図２の液晶表示装置２００の動作を説明するための信号波形図である。図３では、連続して活性化する第ｋ行目のゲート線ＧＬ_kを駆動するゲート線駆動信号Ｇ_kと、その次行（第ｋ＋１行目）のゲート線ＧＬ_k+1を駆動するゲート線駆動信号Ｇ_kとを代表的に示している。ゲート線非活性遷移検出回路９０は、ゲート線駆動信号Ｇ₁，Ｇ₂…が非活性化するそれぞれのタイミングで検出信号ＧＯＦＦを活性化させる。つまり図３のようにゲート線駆動信号Ｇ_k，Ｇ_k+1がＨレベル（活性レベル）からＬレベル（非活性レベル）に遷移したタイミングのそれぞれで、検出信号ＧＯＦＦが活性化される。

第３データラッチ回路５６は、検出信号ＧＯＦＦの立ち上がりタイミング、即ちゲート線駆動信号Ｇ_kの立ち下がったタイミングで、第２データラッチ回路５４に保持されている表示信号ＳＩＧを取り込む。ゲート線駆動信号Ｇ_kには遅延が生じているため、ゲート線駆動信号Ｇ_kの立ち下がり時には既に第２データラッチ回路５４には第ｋ＋１行目の表示信号ＳＩＧが保持されている。従って、ゲート線駆動信号Ｇ_kの立ち下がったとき、第ｋ＋１行目の表示信号ＳＩＧがデコード回路７０に取り込まれ、デコード回路７０およびアナログアンプ８０を通して、第ｋ＋１行目の表示信号Ｄがデータ線ＤＬに出力されることになる。

このように本実施の形態に係る液晶表示装置２００では、ゲート線駆動信号Ｇ_kが遅延することによって、ゲート線駆動信号Ｇ_kの活性期間（ゲート線ＧＬ_kの選択期間）の間に第２データラッチ回路５４が保持する表示信号ＳＩＧが第ｋ＋１行目のものに変化した場合であっても、第３データラッチ回路５６が、ゲート線駆動信号Ｇ_kの立ち下がり時まで第ｋ行目の表示信号ＳＩＧを保持してデコード回路７０に供給する。そのためゲート線ＧＬ_kの選択期間の間、データ線ＤＬに供給される表示信号Ｄは第ｋ行目のものに維持される。つまりゲート線ＧＬ_kの画素に、第ｋ＋１行目の表示信号Ｄが誤書き込みされることが防止される。

ゲート線駆動信号Ｇ_kが遅延を有していても、表示信号Ｄの誤書き込みの問題が生じないため、ａ−Ｓｉ ＴＦＴにより構成したレベルシフタ１２０を使用することが可能になる。よってａ−Ｓｉ ＴＦＴにより構成された液晶アレイ部２０およびゲート線駆動回路３０と一体的に形成することが容易になり、更なる低コスト化を図ることができる。

［第１の変更例］
上述のように図２の構成は、ゲート線駆動信号Ｇの遅延が比較的大きく、ゲート線駆動信号Ｇ_kの活性期間（ゲート線ＧＬ_kの選択期間）に第２データラッチ回路５４が保持する表示信号ＳＩＧが第ｋ＋１行目のものに変化する場合に有効である。しかし、ゲート線駆動信号Ｇの遅延が比較的小さい場合には、ゲート線駆動信号Ｇ_kの立ち下がりの時点で、まだ第２データラッチ回路５４が第ｋ行目の表示信号ＳＩＧを保持していることが考えられる。その場合、ゲート線駆動信号Ｇ_kの立ち下がり時に第３データラッチ回路５６が第ｋ行目の表示信号ＳＩＧをラッチし、ゲート線ＧＬ_k+1の選択期間に第ｋ行目の表示信号Ｄがデータ線ＤＬへ供給される不具合が発生する。

ゲート線駆動信号Ｇの遅延が比較的小さい場合には、第３データラッチ回路５６を設けずに、図４のようにゲート線非活性遷移検出回路９０が出力する検出信号ＧＯＦＦを第２データラッチ回路５４のラッチ信号として用いる構成とすればよい（言い換えれば、図２において第２データラッチ回路５４を省略する）。

図４の構成によっても、デコード回路７０に供給する表示信号ＳＩＧを変化させるタイミングがゲート線駆動信号Ｇの遅延に応じて調整され、ゲート線駆動信号Ｇの遅延に起因する誤表示の問題を解決できる。図２の構成に比べると、ゲート線駆動信号Ｇの遅延が大きいケースに対応できなくなるが、ゲート線駆動信号Ｇの遅延が比較的小さい場合に上記の不具合が生じない点で有効である。

［第２の変更例］
図２の液晶表示装置２００においては、全てのゲート線ＧＬの各々にゲート線非活性遷移検出回路を設ける必要があるため、必要となる回路面積が大きくなる。ここでは液晶表示装置２００の回路面積の増大を抑制できる変更例を示す。

図５は実施の形態１の第２の変更例に係る液晶表示装置２００の概略ブロック図である。同図の如く、本変更例の液晶表示装置２００は、図２の構成とは異なり、ゲート線非活性遷移検出回路９０がゲート線ＧＬに接続されない。その代わりに当該液晶表示装置２００は、２行のダミーゲート線ＧＤＬ１，ＧＤＬ２と、当該ダミーゲート線ＧＤＬ１，ＧＤＬ２に接続する複数のダミー画素２５Ｄと、当該ダミーゲート線ＧＤＬ１，ＧＤＬ２を駆動するダミーゲート線駆動回路１３０と、当該ダミーゲート線ＧＤＬ１，ＧＤＬ２におけるダミーゲート線駆動回路１３０が接続した反対側の端に接続したゲート線非活性遷移検出回路１４０とを備える。

ダミーゲート線ＧＤＬ１，ＧＤＬ２は通常のゲート線ＧＬの各々と同一構造で、同一の幅および長さに形成されている。またダミー画素２５Ｄは、通常の画素２５と同一構造を有しており、ダミーゲート線ＧＤＬ１，ＧＤＬ２の各々には、通常のゲート線ＧＬの各々に接続する画素２５と同じ数だけのダミー画素２５Ｄが接続される。その結果、ダミーゲート線ＧＤＬ１，ＧＤＬ２の各々における信号伝播遅延時間は、通常のゲート線ＧＬのそれと同一になる。

ダミーゲート線駆動回路１３０は、ダミーゲート線ＧＤＬ１，ＧＤＬ２をそれぞれ駆動するダミーゲート線駆動信号ＧＤ１，ＧＤ２を生成する。ダミーゲート線非活性遷移検出回路１４０は、ダミーゲート線ＧＤＬ１，ＧＤＬ２の非活性化（即ちダミーゲート線駆動信号ＧＤ１，ＧＤ２の立ち下がり）を検出し、そのタイミングで活性化する検出信号ＧＯＦＦを第３データラッチ回路５６に供給する。

なお図５に示す各ダミー画素２５Ｄはデータ線ＤＬに接続されているが、ダミー画素２５Ｄは画像表示の用途には用いられないため、それらに表示信号Ｄ₁、Ｄ₂…を供給する必要はない。よってダミー画素２５Ｄの画素スイッチ素子（不図示）の電流電極は、必ずしもデータ線ＤＬに接続させる必要はなく、例えば一定電位に固定してもよい。

図６は、図５の液晶表示装置２００の動作を説明するための信号波形図である。ダミーゲート線駆動回路１３０は、ゲート線駆動回路３０が出力するゲート線駆動信号Ｇに同期したタイミングで、１水平走査期間（１Ｈ）毎にダミーゲート線駆動信号ＧＤ１，ＧＤ２を交互に活性化させるように動作する（詳細は後述する）。そしてダミーゲート線非活性遷移検出回路１４０は、ダミーゲート線駆動信号ＧＤ１，ＧＤ２が非活性化するタイミング（立ち下がりタイミング）で検出信号ＧＯＦＦを活性化させる。その結果図６のように、検出信号ＧＯＦＦの波形は、図２の構成の場合（図３）と同様になる。

従って本変更例においても、図２の液晶表示装置２００と同様に、ゲート線駆動信号Ｇ_kの遅延に起因する誤表示が防止される効果が得られる。さらにゲート線ＧＬの全てに接続されるゲート線非活性遷移検出回路９０に代えて、２つのダミーゲート線ＧＤＬ１，ＧＤＬ２のみに接続するダミーゲート線非活性遷移検出回路１４０が使用されるため、回路面積の増大が抑制される。

この後、ダミーゲート線駆動回路１３０について説明するが、説明の便宜のため、それに先立ちゲート線駆動回路３０についての説明を行う。

図７は、ゲート線駆動回路３０の構成を示す図である。このゲート線駆動回路３０は、縦続接続（カスケード接続）した複数の単位シフトレジスタＳＲ₁，ＳＲ₂…（総称「単位シフトレジスタＳＲ」）で構成される多段のシフトレジスタから成っている。単位シフトレジスタＳＲは、１つのゲート線ＧＬごとに設けられる。

図７のゲート線駆動回路３０は、最後段の単位シフトレジスタＳＲ_nのさらに次段に、ゲート線に接続されないダミーの単位シフトレジスタＳＲＤ（以下「ダミー段」）が設けられている。ダミー段ＳＲＤも通常の単位シフトレジスタＳＲと同様の構成を有している。

各単位シフトレジスタＳＲは、入力端子ＩＮ、出力端子ＯＵＴ、クロック端子ＣＫおよびリセット端子ＲＳＴを有している。図７のように、各単位シフトレジスタＳＲのクロック端子ＣＫには、レベルシフタ１２０が出力するクロック信号ＣＬＫ，／ＣＬＫのいずれかが供給される。具体的には、クロック信号ＣＬＫは奇数段の単位シフトレジスタＳＲ₁，ＳＲ₃，ＳＲ₅…に供給され、クロック信号／ＣＬＫは偶数段の単位シフトレジスタＳＲ₂，ＳＲ₄，ＳＲ₆…に供給される。

図７の例では最後段である第ｎ段目（第ｎステージ）の単位シフトレジスタＳＲ_nは偶数段であり、当該単位シフトレジスタＳＲ_nには、クロック信号／ＣＬＫが供給されている。よって、ダミー段ＳＲＤは奇数段となり、そのクロック端子ＣＫにはクロック信号ＣＬＫが供給される。

第１段目（第１ステージ）である単位シフトレジスタＳＲ₁の入力端子ＩＮには、レベルシフタ１２０が出力する垂直方向スタートパルスＳＴＹが入力される。第２段目以降の各単位シフトレジスタＳＲでは、入力端子ＩＮはその前段の単位シフトレジスタＳＲの出力端子ＯＵＴに接続される。

垂直方向スタートパルスＳＴＹは、ゲート線駆動回路３０に信号のシフト動作を開始させるための信号であり、表示信号ＳＩＧの各フレーム期間の先頭に対応するタイミングで活性化される信号である。但し、本実施の形態では、レベルシフタ１２０により垂直方向スタートパルスＳＴＹにも遅延が生じている。

各単位シフトレジスタＳＲのリセット端子ＲＳＴは、その次段の単位シフトレジスタＳＲの出力端子ＯＵＴに接続される。最後段の単位シフトレジスタＳＲ_nのリセット端子ＲＳＴは、ダミー段ＳＲＤの出力端子ＯＵＴに接続される。なお、ダミー段ＳＲＤのリセット端子ＲＳＴには、そのクロック端子ＣＫに入力されるクロック信号ＣＬＫとは位相の異なるクロック信号／ＣＬＫが入力される。

このように各単位シフトレジスタＳＲの出力端子ＯＵＴから出力されるゲート線駆動信号Ｇは、垂直走査パルスとして、それぞれ対応するゲート線ＧＬへと供給されると共に、自己の次段の入力端子ＩＮおよび自己の前段のリセット端子ＲＳＴへと供給される。

図８は、単位シフトレジスタＳＲの構成の一例を示す回路図である。なおゲート線駆動回路３０においては、縦続接続された単位シフトレジスタＳＲの構成は実質的にどれも同じであるので、ここでは代表的に、第ｋ段目（第ｋ行目の画素ラインに対応する）の単位シフトレジスタＳＲ_kについて説明する。また本実施の形態では、単位シフトレジスタＳＲ_kを構成するトランジスタは、全て同一導電型の電界効果トランジスタであるが、以下に示す実施の形態および変更例においては全てＮ型ＴＦＴであるものとする。

図８の如く、単位シフトレジスタＳＲ_kは、図７に示した入力端子ＩＮ、出力端子ＯＵＴ、クロック端子ＣＫおよびリセット端子ＲＳＴの他に、低電位側電源電位（ロー側電源電位）ＶＳＳが供給される第１電源端子Ｓ１、高電位側電源電位（ハイ側電源電位）ＶＤＤが供給される第２電源端子Ｓ２を有している。実使用では、画素２５に書き込まれる表示信号Ｄの電圧を基準にして基準電位が設定され、例えばハイ側電源電位ＶＤＤは１７Ｖ、ロー側電源電位ＶＳＳは−１２Ｖなどと設定される。

図８に示すように、単位シフトレジスタＳＲ_kは、以下のトランジスタＱ１〜Ｑ７および容量素子Ｃ１により構成されている。トランジスタＱ１は、出力端子ＯＵＴとクロック端子ＣＫとの間に接続する。トランジスタＱ２は、出力端子ＯＵＴと第１電源端子Ｓ１との間に接続する。ここでトランジスタＱ１のゲートが接続するノードを「ノードＮ１」、トランジスタＱ２のゲートが接続するノードを「ノードＮ２」とそれぞれ定義する。

容量素子Ｃ１は、トランジスタＱ１のゲート・ソース間（即ち出力端子ＯＵＴとノードＮ１との間）に接続される。容量素子Ｃ１は、出力端子ＯＵＴの充電時にノードＮ１を昇圧するためのものである。トランジスタＱ１Ｄのゲート・チャネル間容量が充分大きければそれを容量素子Ｃ１に置き換えることができ、その場合は容量素子Ｃ１を省略できる。

トランジスタＱ３は、入力端子ＩＮとノードＮ１との間に接続し、そのゲートは入力端子ＩＮに接続される（即ちトランジスタＱ３はダイオード接続されている）。トランジスタＱ４は、ノードＮ１と第１電源端子Ｓ１との間に接続し、そのゲートはリセット端子ＲＳＴに接続される。トランジスタＱ５は、ノードＮ１と第１電源端子Ｓ１との間に接続し、そのゲートはノードＮ２に接続される。

トランジスタＱ６は、ノードＮ２と第２電源端子Ｓ２との間に接続し、そのゲートは第２電源端子Ｓ２に接続される（即ちトランジスタＱ６はダイオード接続されている）。トランジスタＱ７は、ノードＮ２と第１電源端子Ｓ１との間に接続し、そのゲートはノードＮ１に接続する。

トランジスタＱ７は、トランジスタＱ６よりもオン抵抗が充分小さく設定されており、これらトランジスタＱ６，Ｑ７は、ノードＮ１を入力端、ノードＮ２を出力端とするレシオ型インバータを構成している。つまりノードＮ１がＬレベル（トランジスタＱ７がオフ）のときノードＮ２はトランジスタＱ６の電流によってＨレベルに維持され、ノードＮ１がＨレベル（トランジスタＱ７がオン）のときは、ノードＮ２はトランジスタＱ７により放電されてＬレベルになる。

次に図８の単位シフトレジスタＳＲ_kの動作を説明する。説明の簡単のため、単位シフトレジスタＳＲ_kのクロック端子ＣＫにはクロック信号ＣＬＫが入力されているものとして説明する（図７の奇数段の単位シフトレジスタＳＲがこれに該当する）。

初期状態として、ノードＮ１がＬレベル（ＶＳＳ）、ノードＮ２がＨレベル（ＶＤＤ−Ｖｔｈ）の状態を仮定する（この状態を「リセット状態」と称す）。リセット状態では、トランジスタＱ１がオフ、トランジスタＱ２がオンであるので、クロック信号ＣＬＫのレベルに関係なく、出力端子ＯＵＴ（ゲート線駆動信号Ｇ_k）はＬレベルである。即ち、ゲート線ＧＬ_kは非選択状態にある。

その状態から、前段のゲート線駆動信号Ｇ_k-1がＨレベル（ＶＤＤ）になると、トランジスタＱ３がオンになりノードＮ１を充電する。このときトランジスタＱ５もオンしているが、トランジスタＱ３はトランジスタＱ５よりもオン抵抗が充分低く設定されており、ノードＮ１はＨレベルになる。

するとトランジスタＱ７がオンになり、ノードＮ２はＬレベルになる。応じてトランジスタＱ５はオフになり、ノードＮ１のＨレベル電位はＶＤＤ−Ｖｔｈになる。このようにノードＮ１がＨレベル、ノードＮ２がＬレベルの状態（この状態を「セット状態」称す）では、トランジスタＱ１がオン、トランジスタＱ２がオフになる。

その後、前段のゲート線駆動信号Ｇ_k-1はＬレベルに戻るとトランジスタＱ３がオフになる。しかしノードＮ１はフローティング状態でＨレベルに維持されるので、単位シフトレジスタＳＲ_kのセット状態はその後も維持される。

この状態で、クロック信号ＣＬＫがＨレベルになると、そのレベル上昇がオン状態のトランジスタＱ１を通して出力端子ＯＵＴに伝達され、ゲート線駆動信号Ｇ_kのレベルが上昇する。このとき容量素子Ｃ１およびトランジスタＱ１のゲート・チャネル間容量を介するによる容量結合によりノードＮ１が昇圧される。その結果トランジスタＱ１は非飽和領域で動作し、ゲート線駆動信号Ｇ_kのＨレベル電位はクロック信号ＣＬＫと同じＶＤＤになる。

このようにゲート線駆動信号Ｇ_kがＨレベルになることで、ゲート線ＧＬ_kは選択状態になる。それと共に、次段である単位シフトレジスタＳＲ_k+1がセット状態になる。

クロック信号ＣＬＫがＬレベルに戻ると、オン状態のトランジスタＱ１を通して出力端子ＯＵＴが放電され、ゲート線駆動信号Ｇ_kはＬレベルになる。これによりゲート線ＧＬ_kは非選択状態に戻る。ゲート線駆動信号Ｇ_kは出力端子ＯＵＴにおいて、クロック信号ＣＬＫの立ち下がりにほぼ追随してＬレベルになる。つまりレベルシフタ１２０の信号伝播遅延時間およびゲート線ＧＬの放電時の時定数が、ゲート線駆動信号Ｇの立ち下がり遅延時間の主要素になっている。

続いてクロック信号／ＣＬＫがＨレベルになるとき、次段のゲート線駆動信号Ｇ_k+1がＨレベルになり、トランジスタＱ４がオンし、ノードＮ１は放電されてＬレベルになる。応じてトランジスタＱ７がオフになり、ノードＮ２はＨレベルになる。即ち、単位シフトレジスタＳＲ_kはリセット状態に戻る。

リセット状態ではトランジスタＱ１がオフ、トランジスタＱ２がオンであるので、ゲート線駆動信号Ｇ_kは低インピーダンスでＬレベルに維持される。なお、トランジスタＱ５は、リセット状態のときにオンしてノードＮ１を低インピーダンスでＬレベルに維持する。これにより、リセット状態にある単位シフトレジスタＳＲ_kの誤動作が防止される。

以上の動作をまとめると、図８の構成の単位シフトレジスタＳＲは、入力端子ＩＮの信号が活性化されない期間はリセット状態であり、その間はトランジスタＱ１がオフ、トランジスタＱ２がオンするため、ゲート線駆動信号Ｇは低インピーダンスでＬレベル（ＶＳＳ）に維持される。そして入力端子ＩＮの信号が活性化されると、単位シフトレジスタＳＲはセット状態になり、トランジスタＱ１がオン、トランジスタＱ２がオフになる。その状態でクロック端子ＣＫのクロック信号が活性化されると、ゲート線駆動信号Ｇが活性化される。その後、リセット端子ＲＳＴの信号が活性化すると、単位シフトレジスタＳＲはリセット状態に戻り、トランジスタＱ１がオフ、トランジスタＱ２がオンになるため、ゲート線駆動信号Ｇは低インピーダンスでＬレベル（ＶＳＳ）に維持される。

このように動作する複数の単位シフトレジスタＳＲを図７の如く縦続接続してゲート線駆動回路３０を構成すると、図９に示すように、第１段目の単位シフトレジスタＳＲ₁に入力される垂直方向スタートパルスＳＴＹの活性化を切っ掛けにして、クロック信号ＣＬＫ，／ＣＬＫに同期したタイミングで、ゲート線駆動信号Ｇ₁，Ｇ₂，Ｇ₂…がこの順に活性化される。これにより、ゲート線ＧＬ₁，ＧＬ₂，ＧＬ₃…は、所定の走査周期で順に選択されることになる。

なお、ここではゲート線駆動回路３０のシフトレジスタを２相のクロック信号により駆動させる例を示したが、３相以上の多相クロック信号を用いても動作させることも可能である。

図１０は、ダミーゲート線駆動回路１３０の構成を示す図である。ここではゲート線駆動回路３０と同様に２相のクロック信号ＣＬＫ，／ＣＬＫにより駆動される構成例を示す。同図の如く、ダミーゲート線駆動回路１３０は、ダミーゲート線ＧＤＬ１を駆動する第１駆動回路１３０ａと、ダミーゲート線ＧＤＬ２を駆動する第２駆動回路１３０ｂとを備えている。

なおダミーゲート線非活性遷移検出回路１４０は、ダミーゲート線駆動信号ＧＤ１の立ち下がりを検出し、そのタイミングで検出信号ＧＯＦＦを活性化させる第１検出回路１４０ａと、ダミーゲート線駆動信号ＧＤ２の立ち下がりを検出し、そのタイミングで検出信号ＧＯＦＦを活性化させる第２検出回路１４０ｂとから構成される。これら第１および第２検出回路１４０ａ，１４０ｂの構成については後に説明する。

第１駆動回路１３０ａは、ダミーゲート線ＧＤＬ１に接続した出力端子ＯＵＴから、ダミーゲート線駆動信号ＧＤ１を出力するものであり、以下のトランジスタＱ１Ｄ，Ｑ３Ｄ，Ｑ４Ｄおよび容量素子Ｃ１Ｄから構成される。

トランジスタＱ１Ｄは、第１クロック端子ＣＫ１と出力端子ＯＵＴＤとの間に接続する。トランジスタＱ１Ｄのゲートが接続するノードを「ノードＮ１Ｄ」と定義すると、容量素子Ｃ１Ｄは、ノードＮ１Ｄと出力端子ＯＵＴＤとの間に接続される。この容量素子Ｃ１Ｄは、出力端子ＯＵＴＤの充電時にノードＮ１Ｄを昇圧するためのものである。トランジスタＱ１Ｄのゲート・チャネル間容量が充分大きければそれを容量素子Ｃ１Ｄに置き換えることができ、その場合は容量素子Ｃ１Ｄを省略できる。

トランジスタＱ３Ｄは、第２クロック端子ＣＫ２とノードＮ１Ｄとの間に接続し、そのゲートは第２クロック端子ＣＫ２に接続される。トランジスタＱ４Ｄは、ロー側電源電位ＶＳＳが供給される第１電源端子Ｓ１とノードＮ１Ｄとの間に接続し、そのゲートは第１電源端子Ｓ１に接続される。つまりトランジスタＱ３ＤおよびトランジスタＱ４Ｄは、それぞれダイオード接続される。またトランジスタＱ４Ｄは常にオフ状態に維持されることになる。

トランジスタＱ１Ｄ，Ｑ３Ｄおよび容量素子Ｃ１Ｄは、ゲート線駆動回路３０の単位シフトレジスタＳＲのトランジスタＱ１，Ｑ３および容量素子Ｃ１とそれぞれ同一寸法のものが用いられる。またトランジスタＱ４Ｄの寸法は、ノードＮ１Ｄが、単位シフトレジスタＳＲ（図８）のノードＮ１と同じ大きさの寄生容量を持つように設定される。

第１駆動回路１３０ａと第２駆動回路１３０ｂは、共に同じ回路構成であるが、第１および第２クロック端子ＣＫ１，ＣＫ２に入力されるクロック信号が逆になる。即ち、第１駆動回路１３０ａでは第１クロック端子ＣＫ１にクロック信号ＣＬＫ、第２クロック端子ＣＫ２にクロック信号／ＣＬＫが、それぞれ入力されるのに対し、第２駆動回路１３０ｂでは第１クロック端子ＣＫ１にクロック信号／ＣＬＫ、第２クロック端子ＣＫ２にクロック信号ＣＬＫがそれぞれ入力される。

第１駆動回路１３０ａの動作を説明する。クロック信号／ＣＬＫがＨレベル（ＶＤＤ）になると、トランジスタＱ３Ｄがオンし、ノードＮ１Ｄが充電されてＨレベル（ＶＤＤ−Ｖｔｈ）になるため、トランジスタＱ１Ｄがオンになる。その後クロック信号／ＣＬＫはＬレベル（ＶＳＳ）になるが、トランジスタＱ３ＤはオフするためノードＮ１Ｄの電荷はノードＮ１Ｄの寄生容量に保持される。よってノードＮ１ＤはＨレベル（ＶＤＤ−Ｖｔｈ）に維持され、トランジスタＱ１Ｄのオンも維持される。

続いてクロック信号ＣＬＫが活性化されると、トランジスタＱ１Ｄを通して出力端子ＯＵＴＤが充電され、ダミーゲート線駆動信号ＧＤ１がＨレベルになる。このとき容量素子Ｃ１ＤおよびトランジスタＱ１のゲート・チャネル間容量を介する結合により、ノードＮ１Ｄが昇圧され、トランジスタＱ１Ｄは非飽和領域で動作する。その結果、ダミーゲート線駆動信号ＧＤ１のＨレベル電位は、クロック信号ＣＬＫのＨレベル電位と同じＶＤＤとなる。

その後、クロック信号ＣＬＫがＬレベルになると、出力端子ＯＵＴＤはオン状態のトランジスタＱ１Ｄによって放電され、ダミーゲート線駆動信号ＧＤ１がＬレベルになる。このとき容量素子Ｃ１ＤおよびトランジスタＱ１のゲート・チャネル間容量を介する結合により、ノードＮ１Ｄは降圧され、昇圧される前の電位ＶＤＤ−Ｖｔｈに戻る。

以降、第１駆動回路１３０ａは、クロック信号ＣＬＫ，／ＣＬＫのレベル変化に応じて上記の動作を繰り返す。つまりダミーゲート線駆動信号ＧＤ１は、クロック信号ＣＬＫの活性化に追随して活性化し、クロック信号ＣＬＫの非活性化に追随して非活性化する繰り返しパルス信号となる。

上記のように第１駆動回路１３０ａのトランジスタＱ１Ｄ，Ｑ３Ｄおよび容量素子Ｃ１Ｄは、ゲート線駆動回路３０の単位シフトレジスタＳＲのトランジスタＱ１，Ｑ３および容量素子Ｃ１とそれぞれ同一寸法であり、ノードＮ１Ｄは単位シフトレジスタＳＲのノードＮ１と同じ大きさの寄生容量を持っている。なお且つ、ダミーゲート線ＧＤＬ１における信号伝播遅延時間は、通常のゲート線ＧＬのそれと同一に設定されている。従って、ダミーゲート線駆動信号ＧＤ１は、クロック信号ＣＬＫにより駆動される単位シフトレジスタＳＲが出力するゲート線駆動信号Ｇと活性化および非活性化のタイミングが一致することになる。つまり、ダミーゲート線駆動信号ＧＤ１は、奇数行目のゲート線駆動信号Ｇの何れかが活性化するタイミングで活性化し、それが非活性化するのと同時に非活性化する。

反対に、第２駆動回路１３０ｂが出力するダミーゲート線駆動信号ＧＤ２は、クロック信号／ＣＬＫの活性化に追随して活性化し、クロック信号／ＣＬＫの非活性化に追随して非活性化する繰り返しパルス信号となる。

また第２駆動回路１３０ｂおよびダミーゲート線ＧＤＬ２における寄生容量や信号伝播遅延時間なども、ダミーゲート線駆動回路１３０の単位シフトレジスタＳＲおよびゲート線駆動信号Ｇと同じに設定されている。従って、ダミーゲート線駆動信号ＧＤ２は、クロック信号／ＣＬＫで駆動される単位シフトレジスタＳＲが出力するゲート線駆動信号Ｇと活性化および非活性化のタイミングが一致することになる。つまり、ダミーゲート線駆動信号ＧＤ２は、偶数行目のゲート線駆動信号Ｇの何れかが活性化するタイミングで活性化し、それが非活性化するのと同時に非活性化する。

一方、ダミーゲート線非活性遷移検出回路１４０は、ダミーゲート線駆動信号ＧＤ１，ＧＤ２の非活性化タイミング（立ち下がりタイミング）で検出信号ＧＯＦＦを活性化させる。その結果、図６に示したように、検出信号ＧＯＦＦの波形は、図２の構成の場合（図３）と同様になる。

［第３の変更例］
第２の変更例では、ダミーゲート線駆動信号ＧＤ１，ＧＤ２がゲート線駆動信号Ｇと同期するように、第１および第２駆動回路１３０ａ，１３０ｂ（図１０）のトランジスタＱ４Ｄの寸法を調整し、ノードＮ１Ｄの寄生容量とゲート線駆動回路３０の単位シフトレジスタＳＲ（図８）のノードＮ１の寄生容量とが等価となるように設定した。しかし、図１０のダミーゲート線駆動信号ＧＤ１，ＧＤ２は、単位シフトレジスタＳＲとは異なった回路構成であるため、ノードＮ１Ｄの寄生容量がノードＮ１のそれに正確に一致するようにトランジスタＱ４Ｄの寸法を設定するのは簡単ではない。本変更例では、この問題を伴わない構成のダミーゲート線駆動回路１３０を示す。

図１１は、実施の形態１の第３の変更例に係るダミーゲート線駆動回路１３０の構成を示す図である。このダミーゲート線駆動回路１３０は、１水平走査期間（１Ｈ）ずつ位相がずれた３相のクロック信号ＣＬＫ１〜ＣＬＫ３を用いて駆動される。ここで、クロック信号ＣＬＫ１〜ＣＬＫ３は、ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ１，ＣＬＫ２…の順に活性化されるものとする。

当該ダミーゲート線駆動回路１３０は、クロック信号ＣＬＫ１に追随して活性化するダミーゲート線駆動信号ＧＤ１を生成する第１駆動回路１３０ａと、クロック信号ＣＬＫ２に追随して活性化するダミーゲート線駆動信号ＧＤ２を生成する第２駆動回路１３０ｂと、クロック信号ＣＬＫ３に追随して活性化するダミーゲート線駆動信号ＧＤ３を生成する第３駆動回路１３０ｃとから成る。

図示は省略するが、第３駆動回路１３０ｃが生成するダミーゲート線駆動信号ＧＤ３は、通常のゲート線駆動信号Ｇと同じ信号伝播遅延時間を有するダミーゲート線ＧＤＬ３に出力される。またダミーゲート線非活性遷移検出回路１４０は、ダミーゲート線ＧＤＬ３における第３駆動回路１３０ｃが接続した反対側の端に接続した第３検出回路１４０ｃを備え、当該第３検出回路１４０ｃは、ダミーゲート線駆動信号ＧＤ３の立ち下がりを検出し、そのタイミングで検出信号ＧＯＦＦを活性化させる。つまり本変更例のダミーゲート線非活性遷移検出回路１４０は、ダミーゲート線駆動信号ＧＤ１，ＧＤ２，ＧＢ３それぞれの立ち下がりタイミングで、検出信号ＧＯＦＦを活性化させるように動作する。

本変更例においては、ゲート線駆動回路３０もダミーゲート線駆動回路１３０と同じクロック信号ＣＬＫ１〜ＣＬＫ３を用いて駆動されることが好ましい。ゲート線駆動回路３０を２相のクロック信号ＣＬＫ，／ＣＬＫで駆動する場合には、ダミーゲート線駆動回路１３０を駆動させるクロック信号ＣＬＫ１〜ＣＬＫ３の活性期間とクロック信号ＣＬＫ，／ＣＬＫの活性期間とが一致するように、位相およびパルス幅を合わせる必要がある。またゲート線駆動回路３０とダミーゲート線駆動回路１３０とを異なるクロック信号で駆動するのは、構成が複雑化してコスト上昇を招く点でも好ましくない。

図１１に示すように、第１〜第３駆動回路１３０ａ，１３０ｂ，１３０ｃは、それぞれゲート線駆動回路３０の単位シフトレジスタＳＲ（図８）と同じ構成の回路であり（図１１において、図８に対応する要素には同一符号に添え字「Ｄ」を付してある）、それらが縦続接続して３段のシフトレジスタを構成している。第１〜第３駆動回路１３０ａ，１３０ｂ，１３０ｃにおいて、トランジスタＱ１Ｄ〜Ｑ７Ｄおよび容量素子Ｃ１Ｄは、それぞれ単位シフトレジスタＳＲのトランジスタＱ１〜Ｑ７および容量素子Ｃ１と同一寸法のものが用いられている。その結果、第１〜第３駆動回路１３０ａ，１３０ｂ，１３０ｃのノードＮ１Ｄの寄生容量は、単位シフトレジスタＳＲのノードＮ１のそれと等しくなる。

第１段目である第１駆動回路１３０ａの入力端子ＩＮには、この３段のシフトレジスタのスタートパルスとしてクロック信号ＣＬＫ１〜ＣＬＫ３の何れかが入力され、それに応じて各段のクロック端子ＣＫに供給するクロック信号が決定する。図１１のように第１駆動回路１３０ａの入力端子ＩＮにクロック信号ＣＬＫ３を入力する場合、その次に活性化するクロック信号ＣＬＫ１を当該第１駆動回路１３０ａの入力端子ＩＮに入力し、クロック信号ＣＬＫ１の次に活性化するクロック信号ＣＬＫ２を第２段目である第２駆動回路１３０ｂのクロック端子ＣＫに入力し、クロック信号ＣＬＫ２の次に活性化するクロック信号ＣＬＫ３を第３段目である第３駆動回路１３０ｃのクロック端子ＣＫに入力する。

図１１のダミーゲート線駆動回路１３０の動作を説明する。まず第１駆動回路１３０ａは、クロック信号ＣＬＫ３がＨレベルになるとセット状態になり、その後クロック信号ＣＬＫ１がＨレベルになる間、ダミーゲート線駆動信号ＧＤ１がＨレベルになる。応じて第２駆動回路１３０ｂがセット状態になり、その後クロック信号ＣＬＫ２がＨレベルになる間、ダミーゲート線駆動信号ＧＤ２がＨレベルになる。応じて第３駆動回路１３０ｃがセット状態になり、その後クロック信号ＣＬＫ３がＨレベルになる間、ダミーゲート線駆動信号ＧＤ３がＨレベルになる。またクロック信号ＣＬＫ３がＨレベルになったとき、再び第１駆動回路１３０ａがセット状態になり、以降、この動作が繰り返される。

従って、ダミーゲート線駆動信号ＧＤ１，ＧＤ２，ＧＤ３は、図１２の如く、それぞれクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３の活性化に追随して活性化する繰り返しパルス信号となる。

また上記のように、第１〜第３駆動回路１３０ａ，１３０ｂ，１３０ｃの寄生容量は、ダミーゲート線駆動回路１３０の単位シフトレジスタＳＲと等しく設定されており、またダミーゲート線ＧＤＬ１〜ＧＤＬ３における信号伝播遅延時間は、通常のゲート線駆動信号Ｇと同じになるように設定されている。従って、ダミーゲート線駆動信号ＧＤ１，ＧＤ２，ＧＤ３は、それぞれクロック信号ＣＬＫ１〜ＣＬＫ３により駆動される単位シフトレジスタＳＲが出力するゲート線駆動信号Ｇと、活性化および非活性化のタイミングが一致することになる。

一方、ダミーゲート線非活性遷移検出回路１４０は、ダミーゲート線駆動信号ＧＤ１，ＧＤ２，ＧＤ３が非活性化するタイミング（立ち下がりタイミング）で検出信号ＧＯＦＦを活性化させる。その結果、検出信号ＧＯＦＦの波形は、図２の構成の場合（図３）と同様になる。

従って本変更例においても、図２の液晶表示装置２００と同様に、ゲート線駆動信号Ｇ_kの遅延に起因する誤表示が防止される効果が得られる。またゲート線ＧＬの全てに接続されるゲート線非活性遷移検出回路９０に代えて、３つのダミーゲート線駆動信号ＧＤ１〜ＧＤ３のみに接続するダミーゲート線非活性遷移検出回路１４０が使用されるため、回路面積の増大が抑制される。

さらに、ダミーゲート線駆動回路１３０を構成する第１〜第３駆動回路１３０ａ，１３０ｂ，１３０ｃとして、ダミーゲート線駆動回路１３０の単位シフトレジスタＳＲと同じ構成の回路を用いることで、両者の寄生容量を等価することが容易になる。従って、ダミーゲート線駆動信号ＧＤ１〜ＧＤ３をゲート線駆動信号Ｇにより正確に同期させることが可能になる。

［第４の変更例］
ここでは、ダミーゲート線非活性遷移検出回路１４０の具体的構成例を示す。図１３は、実施の形態１の第４の変更例に係るダミーゲート線非活性遷移検出回路１４０の構成図である。ここでは図１０のように、ダミーゲート線非活性遷移検出回路１４０が、ダミーゲート線駆動信号ＧＤ１の立ち下がりを検出する第１検出回路１４０ａと、ダミーゲート線駆動信号ＧＤ２の立ち下がりを検出する第２検出回路１４０ｂとから成る例を示す。図１３では、第１検出回路１４０ａの回路のみを示しているが、第２検出回路１４０ｂもそれと同じ回路構成である。また、第１検出回路１４０ａと第２検出回路１４０ｂそれぞれの出力ノード（トランジスタＱ１０１，Ｑ１０２間の接続ノード）は共に、検出信号ＧＯＦＦを出力するための出力端子ＧＯＵＴに接続される。

ダミーゲート線非活性遷移検出回路１４０は、出力回路部２０１、非活性遷移検出回路部２０２、プルダウン回路部２０３、遅延回路部２０４およびフローティング防止回路部２０５から構成される。このうちフローティング防止回路部２０５は、第１および第２検出回路１４０ａ，１４０ｂが共通して接続する出力端子ＯＵＴがフローティング状態になることを防止するものであるため、第１および第２検出回路１４０ａ，１４０ｂで共有される。

出力回路部２０１およびフローティング防止回路部２０５には、検出信号ＧＯＦＦの出力先であるソースドライバ４０と共通の電源（ハイ側電源電位をＶＣＣ、ロー側電源電位をＧＮＤとする）が供給される。それ以外の非活性遷移検出回路部２０２、プルダウン回路部２０３および遅延回路部２０４には、ゲート線駆動回路３０と共通の電源（ハイ側電源電位ＶＤＤ、ロー側電源電位ＶＳＳ）が供給される。

出力回路部２０１は、電位ＧＮＤが供給される第３電源端子Ｓ３と出力端子ＧＯＵＴとの間に接続するトランジスタＱ１０２と、電位ＶＣＣが供給される第４電源端子Ｓ４と出力端子ＧＯＵＴとの間に接続するトランジスタＱ１０１とから成る。トランジスタＱ１０１のゲートが接続するノードを「ノードＮ２１」、トランジスタＱ１０２のゲートが接続するノードを「ノードＮ２２」と定義する。トランジスタＱ１０１は、ノードＮ２１の信号（第１信号）の活性化に応じて、出力端子ＧＯＵＴを充電して検出信号ＧＯＦＦをＨレベルにするよう機能する。トランジスタＱ１０２は、ノードＮ２２の信号（第２信号）の活性化に応じて、出力端子ＧＯＵＴを放電して検出信号ＧＯＦＦをＬレベルにするよう機能する。

非活性遷移検出回路部２０２は、ダミーゲート線駆動信号ＧＤ１がＬレベルに変化したことを検出し、それに応じてノードＮ２１の充電を行うものであり、以下のトランジスタＱ１０３〜Ｑ１０７および容量素子Ｃ１０１により構成される。

トランジスタＱ１０３は、電位ＶＤＤが供給される第２電源端子Ｓ２とノードＮ２１との間に接続する。トランジスタＱ１０４は、電位ＶＳＳが供給される第１電源端子Ｓ１とノードＮ２１との間に接続し、そのゲートは入力端子ＧＩＮに接続する。第１検出回路１４０ａの入力端子ＧＩＮには、ダミーゲート線駆動信号ＧＤ１が入力される（つまり入力端子ＧＩＮはダミーゲート線ＧＤＬ１に接続されている）。トランジスタＱ１０４はトランジスタＱ１０３よりもオン抵抗が充分小さく設定されており、これらトランジスタＱ１０３，Ｑ１０４でレシオ型インバータを構成している。

トランジスタＱ１０３のゲートが接続するノードを「ノードＮ２３」と定義すると、トランジスタＱ１０５は、第２電源端子Ｓ２とノードＮ２３との間に接続し、そのゲートは入力端子ＧＩＮに接続する。容量素子Ｃ１０１は、ノードＮ２１とノードＮ２３との間に接続される。トランジスタＱ１０６は、ノードＮ２１と第１電源端子Ｓ１との間に接続し、トランジスタＱ１０７は、ノードＮ２３と第１電源端子Ｓ１との間に接続する。これらトランジスタＱ１０６，Ｑ１０７のゲートは互いに接続しており、当該ゲートが接続するノードを「ノードＮ２４」と定義する。

プルダウン回路部２０３は、非活性遷移検出回路部２０２がノードＮ２１をＨレベルにしてから一定期間を経過した後に（この期間の長さは遅延回路部２０４によって規定される）、非活性遷移検出回路部２０２にノードＮ２１の放電を行わせて、ノードＮ２１をＬレベルするものである。プルダウン回路部２０３は、ノードＮ２２に接続したゲートを有し第２電源端子Ｓ２とノードＮ２４との間に接続するトランジスタＱ１０８、および、入力端子ＧＩＮに接続したゲートを有しノードＮ２４と第１電源端子Ｓ１との間に接続するトランジスタＱ１０９により構成さされている。

遅延回路部２０４は、ノードＮ２１の信号（第１信号）を一定期間だけ遅延した信号（第２信号）をノードＮ２２に出力するものであり、その一定期間の長さによって検出信号ＧＯＦＦのパルス幅が決まる。遅延回路部２０４は、以下のトランジスタＱ１１０〜Ｑ１１８および容量素子Ｃ１０２により構成される。

トランジスタＱ１１０は、第２電源端子Ｓ２とノードＮ２２との間に接続し、トランジスタＱ１１１はノードＮ２２と第１電源端子Ｓ１との間に接続する。トランジスタＱ１０１のゲートが接続するノードを「ノードＮ２５」、トランジスタＱ１１１のゲートが接続するノードを「ノードＮ２６」と定義する。トランジスタＱ１１２は、ノードＮ２１とノードＮ２５との間に接続し、そのゲートは第２電源端子Ｓ２に接続する。容量素子Ｃ１０２は、ノードＮ２２とノードＮ２５との間に接続される。この容量素子Ｃ１０２は、トランジスタＱ１１０がノードＮ２２を充電する際にトランジスタＱ１１０のゲート（ノードＮ２５）を昇圧するよう機能する。トランジスタＱ１１０，Ｑ１１１，Ｑ１１２および容量素子Ｃ１０２により、ブートストラップインバータが構成される。

トランジスタＱ１１３は第２電源端子Ｓ２とノードＮ２６との間に接続し、そのゲートは第２電源端子Ｓ２に接続する。トランジスタＱ１１４は、ノードＮ２６と第１電源端子Ｓ１との間に接続する。トランジスタＱ１１４のゲートが接続するノードを「ノードＮ２７」と定義する。トランジスタＱ１１４はトランジスタＱ１１３よりもオン抵抗が充分小さく設定されており、これらトランジスタＱ１１３，Ｑ１１４により、ノードＮ２７を入力端、ノードＮ２６を出力端とするレシオ型インバータを構成している。

トランジスタＱ１１５は第２電源端子Ｓ２とノードＮ２７との間に接続し、そのゲートはノードＮ２１に接続する。トランジスタＱ１１６は、ノードＮ２７と第１電源端子Ｓ１との間に接続する。トランジスタＱ１１６のゲートが接続するノードを「ノードＮ２８」と定義する。これらトランジスタＱ１１５，Ｑ１１６は、ノードＮ２８を入力端、ノードＮ２７を出力端とするプッシュプル型のインバータを構成している。

トランジスタＱ１１７は第２電源端子Ｓ２とノードＮ２８との間に接続し、そのゲートは第２電源端子Ｓ２に接続する。トランジスタＱ１１８は、ノードＮ２８と第１電源端子Ｓ１との間に接続し、そのゲートはノードＮ２１に接続される。トランジスタＱ１１８はトランジスタＱ１１７よりもオン抵抗が充分小さく設定されており、これらトランジスタＱ１１７，Ｑ１１８により、ノードＮ２１を入力端、ノードＮ２８を出力端とするレシオ型インバータを構成している。

フローティング防止回路部２０５は、検出信号ＧＯＦＦがＬレベルに設定されたときに、出力端子ＧＯＵＴを低インピーダンスでＬレベル（ＧＮＤ）にして検出信号ＧＯＦＦがフローティング状態になることを防止するものである。フローティング防止回路部２０５は、以下のトランジスタＱ１１９〜Ｑ１２１により構成される。

トランジスタＱ１１９は、出力端子ＧＯＵＴと第３電源端子Ｓ３との間に接続する。トランジスタＱ１１９のゲートが接続するノードを「ノードＮ２９」と定義すると、レベルシフタ１２０は、第４電源端子Ｓ４とノードＮ２９との間に接続し、そのゲートは第４電源端子Ｓ４に接続する。トランジスタＱ１２０は、ノードＮ２９と第３電源端子Ｓ３との間に接続し、そのゲートは出力端子ＯＵＴに接続される。トランジスタＱ１２１はトランジスタＱ１２０よりもオン抵抗が充分小さく設定されており、これらトランジスタＱ１２０，Ｑ１２１により、出力端子ＧＯＵＴを入力端、ノードＮ２９を出力端とするレシオ型インバータを構成している。

図１４は、図１３のダミーゲート線非活性遷移検出回路１４０の動作を示す信号波形図である。以下、図１４に基づき、ダミーゲート線非活性遷移検出回路１４０の動作を説明する。

まず、時刻ｔ０以前におけるダミーゲート線非活性遷移検出回路１４０の状態を説明する。時刻ｔ０以前ではダミーゲート線駆動信号ＧＤ１がＨレベルであるので、プルダウン回路部２０３のトランジスタＱ１０９はオンしている。また後述されるように、このときノードＮ２２はＬレベルとなっており、トランジスタＱ１０８はオフしている。従って、ノードＮ２４はＬレベル（ＶＳＳ）である。

よって非活性遷移検出回路部２０２のトランジスタＱ１０７，Ｑ１０６はオフしている。またトランジスタＱ１０５がオンしているため、ノードＮ２３はＨレベル（ＶＤＤ−Ｖｔｈ）になっており、よってトランジスタＱ１０３はオンしている。しかし、それよりもオン抵抗の小さいトランジスタＱ１０４もオンしていため、ノードＮ２１は、トランジスタＱ１０３，Ｑ１０４のオン抵抗比で決まる電位（≒ＶＳＳ）のＬレベルになる。

ノードＮ２１がＬレベルなので、遅延回路部２０４のトランジスタＱ１１８はオフしており、ノードＮ２８はＨレベル（ＶＤＤ−Ｖｔｈ）になっている。そのためトランジスタＱ１１６はオンしており、またトランジスタＱ１１５はオフしているため、ノードＮ２７はＬレベル（ＶＳＳ）である。よってトランジスタＱ１１４がオフしており、ノードＮ２６はＨレベル（ＶＤＤ−Ｖｔｈ）になっている。従ってトランジスタＱ１１１はオンしている。またノードＮ２５はトランジスタＱ１１２により放電されてＬレベル（≒ＶＳＳ）になっている。よってトランジスタＱ１１０はオフしている。従って、ノードＮ２２はＬレベル（ＶＳＳ）になる。

このように時刻ｔ０以前では、ノードＮ２１，Ｎ２１は共にＬレベルであり、出力回路部２０１のトランジスタＱ１０１，Ｑ１０２はオフしている。但し後述するように、このときの検出信号ＧＯＦＦはＬレベルに設定されている。そのためフローティング防止回路２０５のトランジスタＱ１２１はオフであり、ノードＮ２９がＨレベルになっているので、トランジスタＱ１１９がオンして出力端子ＧＯＵＴ（検出信号ＧＯＦＦ）を低インピーダンスでＬレベルに固定している。

そして時刻ｔ０で、ダミーゲート線駆動信号ＧＤ１がＬレベルになると、プルダウン回路部２０３のトランジスタＱ１０９がオフするが、この時点ではトランジスタＱ１０８はオフしているためノードＮ２４はＬレベルから変化しない。よって非活性遷移検出回路部２０２のトランジスタＱ１０６，Ｑ１０７はオフを維持する。

非活性遷移検出回路部２０２では、トランジスタＱ１０４，Ｑ１０５がオフになる。このときトランジスタＱ１０７はオフに維持されるため、ノードＮ２３はＨレベルのままであり、トランジスタＱ１０３はオンを維持している。そのためノードＮ２１は、トランジスタＱ１０３により充電されてＨレベルになる。このときのノードＮ２１のレベル上昇に応じて、容量素子Ｃ１はノードＮ２３を昇圧する。その結果、トランジスタＱ１０３は非飽和領域で動作し、ノードＮ２１は高速に充電され、そのＨレベル電位はＶＤＤまで上昇する。

ノードＮ２１がＨレベルになると、出力回路部２０１のトランジスタＱ１０１がオンし、出力端子ＧＯＵＴが充電される。このときフローティング防止回路２０５のトランジスタＱ１１９がオンしているが、トランジスタＱ１０１のオン抵抗値はトランジスタＱ１１９のオン抵抗値よりも充分低く設定されているため、出力端子ＧＯＵＴのレベルは上昇する。応じてトランジスタＱ１２１がオンになる。トランジスタＱ１２０，Ｑ１２１はレシオ型インバータを構成しているため、ノードＮ２９はＬレベルになり、トランジスタＱ１１９がオフになる。

その結果、出力端子ＧＯＵＴのレベル上昇が加速し、検出信号ＧＯＦＦがＨレベルになる。通常、ノードＮ２１のＨレベル電位（ＶＤＤ）は、トランジスタＱ１０１のドレイン（第４電源端子Ｓ４）の電位ＶＣＣよりも充分高いので、トランジスタＱ１０１は非飽和領域で動作し、検出信号ＧＯＦＦのＨレベル電位はＶＣＣとなる。

ここで、ノードＮ２１のレベルが上昇し始めるタイミングは、トランジスタＱ１０３，Ｑ１０４のオン抵抗比に依存する。図１５および図１６を用いてそのことを説明する。図１５は、ダイオード接続された負荷トランジスタＱＬと駆動トランジスタＱＤから構成されるレシオ型インバータであり、図１６は当該インバータの入出力伝達特性を示している。

図１６には、２つの伝達特性（抵抗比Ａ、抵抗比Ｂ）が示される。ここで抵抗比は「駆動トランジスタＱＤのオン抵抗値／負荷トランジスタＱＬのオン抵抗値」として定義され、抵抗比Ａ＜抵抗比Ｂの関係にある。つまり、負荷トランジスタＱＬのオン抵抗値が同じとすると、抵抗比Ａの場合の方が、抵抗比Ｂの場合よりも駆動トランジスタＱＤのオン抵抗値が低いことを意味する。図１６から分かるように、インバータの出力電圧の反転は、抵抗比が低いほど（駆動トランジスタＱＤのオン抵抗値が小さいほど）、小さい入力電圧ＶＩＮで起こるようになる。

これと同様に、図１３のトランジスタＱ１０３，Ｑ１０４から成るレシオ回路においては、「トランジスタＱ１０４のオン抵抗値／トランジスタＱ１０３のオン抵抗値」で定義される抵抗比が小さいほど（トランジスタＱ１０４のオン抵抗値が低いほど）、ノードＮ２１のレベルが上昇し始めるタイミングは、ダミーゲート線駆動信号ＧＤ１のレベルがより低く下がったときになる。逆に、抵抗比が大きいほど、ノードＮ２１のレベルが上昇し始めるタイミングは、ダミーゲート線駆動信号ＧＤ１のレベルが下がる比較的早い段階になる。

このように、非活性遷移検出回路部２０２のトランジスタＱ１０３，Ｑ１０４の抵抗比を調整することにより、ノードＮ２１のレベル上昇タイミング、即ち検出信号ＧＯＦＦの立ち上がりタイミングを調節することができる。

検出信号ＧＯＦＦの立ち上がりタイミングが、ダミーゲート線駆動信号ＧＤ１がより低いレベル（ＶＳＳに近いレベル）になった時であるほど、次の行の表示信号の誤書き込みは起こり難くなる。但し、そのためにはトランジスタＱ１０４のオン抵抗が小さくなるように、トランジスタＱ１０４のゲート幅を広くする必要が生じ、回路面積が大きくなる。またトランジスタＱ１０４のゲート幅を広げると、ドレインの寄生容量も大きくなるので、ノードＮ２１の立ち上がり速度は遅くなる点にも留意すべきである。

再び図１３および図１４を参照し、時刻ｔ０でノードＮ２１がＨレベルになると、トランジスタ遅延回路部２０４では、トランジスタＱ１１８がオンする。トランジスタＱ１１７，Ｑ１１８はレシオ型インバータを構成しているので、ノードＮ２８は放電されてＬレベル（≒ＶＳＳ）になる。応じてトランジスタＱ１１６がオフし、またノードＮ２１がＨレベルになったときトランジスタＱ１１５はオンしているため、ノードＮ２７は充電されてＨレベル（ＶＤＤ−Ｖｔｈ）になる。それにより、トランジスタＱ１１４がオンになる。トランジスタＱ１１３，Ｑ１１４はレシオ型インバータを構成しているので、ノードＮ２６は放電されてＬレベル（≒ＶＳＳ）になる。

既にノードＮ２１がＨレベルになった段階で、トランジスタＱ１１０のゲート（ノードＮ２５）は、トランジスタＱ１１２により充電されてＨレベル（ＶＤＤ−Ｖｔｈ）になっており、トランジスタＱ１１０はオンしている。よってノードＮ２６がＬレベルになり、トランジスタＱ１１１がオフすると、ノードＮ２２のレベルが上昇する。このとき容量素子Ｃ１０２を介する結合により、ノードＮ２５が昇圧される。その結果、トランジスタＱ１１０は非飽和領域で動作し、ノードＮ２２は高速に充電されて電位ＶＤＤのＨレベルになる。このように、遅延回路部２０４においては、ノードＮ２１のレベルが上昇タイミングと、ノードＮ２２のレベルの上昇タイミングの間に、４段のインバータが反転するのに要した時間だけの遅延が生じる。

ノードＮ２２がＨレベルになると、出力回路部２０１のトランジスタＱ１０２がオンする。またプルダウン回路部２０３のトランジスタＱ１０８がオンし、ノードＮ２４がＨレベルになるため、非活性遷移検出回路部２０２のトランジスタＱ１０７，Ｑ１０６がオンになる。よってノードＮ２３はＬレベルになり、トランジスタＱ１０３がオフになると共にノードＮ２１がＬレベル（ＶＳＳ）になる。従って、出力回路部２０１のトランジスタＱ１０１はオフになる。その結果、ラッチ出力ＧＯＦＦは、トランジスタＱ１０２により放電されてＬレベルになる。

遅延回路部２０４はノードＮ２１の信号を一定期間だけ遅延させてノードＮ２２に出力するため、ノードＮ２１がＬレベルになると、その一定期間後にノードＮ２２もＬレベルになり、トランジスタＱ１０２はオフする。しかし、検出信号ＧＯＦＦがＬレベルになったとき、フローティング防止回路２０５のトランジスタＱ１２１がオフし、ノードＮ２９がＨレベルになる。応じてトランジスタＱ１１９がオンになるので、出力端子ＧＯＵＴはトランジスタＱ１０２がオフした後も低インピーダンスのＬレベル（ＧＮＤ）に維持される。

以上のように、第１検出回路１４０ａは、ダミーゲート線駆動信号ＧＤ１の立ち下がりタイミングで、検出信号ＧＯＦＦをＨレベル（ＶＣＣ）にし、それから一定時間（遅延回路部２０４による遅延時間）を経過した後、それをＬレベル（ＧＮＤ）に戻すように動作する。

一方、第２検出回路１４０ｂにおいては、入力端子ＧＩＮにダミーゲート線駆動信号ＧＤ２が供給され、上記と同様の動作が行われる。つまり第２検出回路１４０ｂは、ダミーゲート線駆動信号ＧＤ２の立ち下がりタイミングで、検出信号ＧＯＦＦをＨレベル（ＶＣＣ）にし、それから一定時間を経過した後、それをＬレベル（ＧＮＤ）に戻す。

従って、共通の出力端子ＧＯＵＴから出力される検出信号ＧＯＦＦは、ダミーゲート線駆動信号ＧＤ１，ＧＤ２それぞれの立ち下がりタイミングで一定期間だけＨレベルになる、正極性のパルス信号となる。

なお、出力端子ＧＯＵＴの寄生容量が大きく、その寄生容量が検出信号ＧＯＦＦの安定化容量として働く場合は、出力端子ＧＯＵＴがフローティング状態となっても、その寄生容量が検出信号ＧＯＦＦのＬレベルを保持できるので、フローティング防止回路部２０５を省略することも可能である。

［第５の変更例］
第４の変更例では、図５および図１０のようにダミーゲート線ＧＤＬ１，ＧＤＬ２のみに設けられるダミーゲート線非活性遷移検出回路１４０の構成を示したが、ここでは図３のように通常のゲート線ＧＬのそれぞれに設けられるゲート線非活性遷移検出回路９０の構成を示す。

ゲート線ＧＬの各々にゲート線駆動信号Ｇの立ち下がり検出回路を設ける場合、それらの検出回路は、理論的には図１３に示した検出回路（第１検出回路１４０ａ）と同じものを用いることができる。しかし図１３の検出回路では、図１４に示した動作から分かるように、入力端子ＧＩＮに入力される信号（ダミーゲート線駆動信号ＧＤ１に相当）がＬレベルになった後、再びＨレベルになるまでの間、トランジスタＱ１０８，Ｑ１０９が共にオフになってノードＮ２４はフローティング状態でＨレベルに維持しているため、その期間が長くなるとノードＮ２４のＨレベルを維持できなくなる問題が生じる。

ダミーゲート線非活性遷移検出回路１４０の場合、各検出回路には２水平走査期間（２Ｈ）の周期で活性化するダミーゲート線駆動信号が入力されるためこの問題は生じないが、通常のゲート線ＧＬのそれぞれに設けられるゲート線非活性遷移検出回路９０の場合、各検出回路には約１フレーム期間の周期で活性化するゲート線駆動信号Ｇが入力されるため、上記の問題が生じる。本変更例では、その対策を施した立ち下がり検出回路を示す。

図１７は、実施の形態１の第５の変更例に係るゲート線非活性遷移検出回路９０の構成を示す図である。ゲート線非活性遷移検出回路９０は、各ゲート線ＧＬに接続し、ゲート線駆動信号Ｇの立ち下がりを検出する複数の検出回路から構成される。図１７においては、第ｋ行目のゲート線ＧＬ_kに接続し、ゲート線駆動信号Ｇ_kの立ち下がりを検出する検出回路９０_kを代表的に示している。その他のゲート線ＧＬに設けられる検出回路も同じ回路構成でよい。

検出回路９０_kは、図１３に示した検出回路（第１検出回路１４０ａ）と同様に、出力回路部２０１、非活性遷移検出回路部２０２、プルダウン回路部２０３、遅延回路部２０４およびフローティング防止回路部２０５から構成される。また検出信号ＧＯＦＦを出力するための出力端子ＧＯＵＴには、ゲート線ＧＬに接続する全ての検出回路が接続しており、フローティング防止回路部２０５はそれら全ての検出回路で共有される。

図１７の検出回路９０_kは、図１３の検出回路に対し、プルダウン回路部２０３のノードＮ２４のレベルを保持するトランジスタＱ１２２〜Ｑ１２６で構成されたフリップフロップ回路を設けたものである。

当該フリップフロップ回路において、トランジスタＱ１２２は、第２電源端子Ｓ２とノードＮ２４との間に接続し、そのゲートは第２電源端子Ｓ２に接続される（トランジスタＱ１２２はダイオード接続されている）。トランジスタＱ１２３は、ノードＮ２４と第１電源端子Ｓ１との間に接続する。トランジスタＱ１２３のゲートが接続するノードを「ノードＮ３０」と定義する。トランジスタＱ１２３は、トランジスタＱ１２２よりもオン抵抗が充分小さく設定されており、これらトランジスタＱ１２２，Ｑ１２３によりレシオ型インバータが構成される。またトランジスタＱ１２２は、トランジスタＱ１０９がノードＮ２４をＬレベルにできるように、トランジスタＱ１０９よりもオン抵抗が充分高く設定される。

トランジスタＱ１２４は、ノードＮ３０と第１電源端子Ｓ１との間に接続し、そのゲートはノードＮ２４に接続する。トランジスタＱ１２５は、第２電源端子Ｓ２とノードＮ３０との間に接続し、そのゲートは入力端子ＧＩＮに接続する。トランジスタＱ１２６は、ノードＮ３０と第１電源端子Ｓ１との間に接続し、そのゲートはノードＮ２２に接続する。

図１７の検出回路９０_kの動作は、基本的に図１３の検出回路の動作（図１４）と同様であるため、ここでは図１４を参照しつつ上記フリップフロップ回路の動作を説明する。同図の如く、入力端子ＧＩＮに入力されるゲート線駆動信号Ｇ_kがＨレベルのとき、ノードＮ２２はＬレベルである。よってトランジスタＱ１０８はオフ、トランジスタＱ１０９はオンしており、ノードＮ２４はＬレベルに設定される。このときフリップフロップ回路では、トランジスタＱ１２５がオン、トランジスタＱ１２４，Ｑ１２６がオフとなるためノードＮ３０はＨレベルになり、トランジスタＱ１２３はオンしている。

その後、ゲート線駆動信号Ｇ_kがＬレベルに変化すると、トランジスタＱ１０９がオフになる。このときフリップフロップ回路のトランジスタＱ１２５もオフするが、ノードＮ３０はフローティング状態でＨレベルに維持され、トランジスタＱ１２３がオンを維持するため、ノードＮ２４はＬレベルに維持される。

このとき非活性遷移検出回路部２０２がノードＮ２１をＨレベルにすることで、検出信号ＧＯＦＦがＨレベルになる。そしてその一定期間後、遅延回路部２０４がノードＮ２２をＨレベルにし、検出信号ＧＯＦＦはＬレベルに戻る。

ノードＮ２２がＨレベルになったとき、トランジスタＱ１０８がオンし、ノードＮ２４はＨレベルに設定される。このときフリップフロップ回路では、トランジスタＱ１２５がオフ、トランジスタＱ１２４，Ｑ１２６がオンとなるためノードＮ３０はＬレベルになり、トランジスタＱ１２３はオフになる。その結果、ノードＮ２４は、ダイオード接続されたトランジスタＱ１２２を通して供給される電荷により、直流的にＨレベルに維持される。従って、ゲート線駆動信号Ｇ_kが次に活性化されるまでの約１フレーム期間の長さの間、ノードＮ２４を確実にＨレベルに維持することができる。

［第６の変更例］
図１３および図１７に示した立ち下がり検出回路において、遅延回路部２０４は縦続接続した４段のインバータにより構成されているが、その段数は４段に限定されるものではない。遅延回路部２０４のインバータの段数を増減することで、遅延回路部２０４が作る遅延時間の長さを調整でき、それにより検出信号ＧＯＦＦのパルス幅を調整することができる。

図１３および図１７では、遅延回路部２０４に含まれるレシオ型インバータの負荷素子として、ダイオード接続されたトランジスタを用いたが、それに替えて、例えば抵抗素子、定電流源素子（デプレッション型トランジスタ）、ゲートに繰り返し信号が供給されるトランジスタ、ブートストラップ型負荷回路を用いてもよい。このことは図１７のプルダウン回路部２０３が備えるフリップフロップ回路の負荷素子であるトランジスタＱ１２２についても同様である。

また遅延回路部２０４の最終段のインバータのブートストラップ型負荷回路（トランジスタＱ１１０，Ｑ１１２および容量素子Ｃ１０２）においては、トランジスタＱ１１０のゲート（ノードＮ２５）電圧を制御することにより低消費電力化が図られていた。つまり当該インバータでは、トランジスタＱ１１１がオンする際にトランジスタＱ１１２がノードＮ２５を放電してトランジスタＱ１１０をオフにし、これによってトランジスタＱ１１０，Ｑ１１１に貫通電流が流れるのを防止していた。この負荷回路に代えて、例えば通常の（トランジスタＱ１１０のゲート電圧が制御されない）ブートストラップ型負荷回路、抵抗素子、定電流源素子（デプレッショントランジスタ）、ダイオード接続されたトランジスタ、ゲートに繰り返し信号が供給されるトランジスタを用いてもよい。

以上の説明では、液晶表示装置の液晶アレイ部２０、ゲート線駆動回路３０およびレベルシフタ１２０を一体形成することを前提にしたが、このうちレベルシフタ１２０を、単結晶シリコンで形成した半導体集積回路を用いた表示装置に適用してもよい。この場合、より高速動作が可能な表示装置を実現することができる。

＜実施の形態２＞
実施の形態２では、本発明に係る表示装置に搭載されるコントローラ１１０について説明する。図１８は、コントローラ１１０の構成を示すブロック図である。同図の如く、コントローラ１１０は、メモリ１１１とタイミングコントローラ１１２とを備え、システム１００が出力する制御信号および表示信号、並びに、ゲート線非活性遷移検出回路９０（またはダミーゲート線非活性遷移検出回路１４０）が出力する検出信号ＧＯＦＦが入力される。

メモリ１１１は、システム１００からの表示信号の１画素ライン分のデータ（表示データ）を保持することができ、書き込まれた順に読み出しが行われるように動作する。この動作を図２０を用いて説明する。ここでは１画素ラインの表示データ数を１０個と仮定する。この場合、メモリ１１１は表示データ格納用の１０個のセルＣ１〜Ｃ１０を備える。

メモリ１１１に表示データを書き込む際、第１番目の表示データはセルＣ１へ、第２番目の表示データはセルＣ２へという具合に、入力された表示データがＣ１から順番に格納され、第１〜第１０番目のデータがそれぞれセルＣ１〜Ｃ１０へ格納される。なお図２０において、白い丸は書き込み中の表示データを表しており、第１ラインのデータが格納されたセルには斜線を付している。

一方、メモリ１１１から表示データを読み出す際は、セルＣ１、セルＣ２、セルＣ３、…、Ｃ１０の順番で読み出しが行われる。図２０において、黒丸は読み出し中の表示データを表している。

またメモリ１１１は、データの読み出しと書き込みを並行して行うことが可能である。例えば、セルＣ８に格納されている第１ラインの表示データを読み出しているときに、第２ラインの表示データが入力され始めると、第２ラインの表示データがセルＣ１から順に格納され始める。上記のように、読み出しはセルＣ１、セルＣ２、…の順に行われるので、セルＣ８に格納された第１ラインの表示データが読み出されている時点で、セルＣ１に格納されていた第１画素ライン目のデータが既に読み出された後である。このようにメモリ１１１は、第ｉライン（ｉは任意の正数）の表示データ読み出しを、第ｉ＋１ラインの表示データ書き込みが追い越さない限り、第ｉラインの表示データ読み出し途中に第ｉ＋１ラインのデータ書き込みを開始することができる。

タイミングコントローラ１１２は、システム１００からの制御信号に基づいて、水平スタート信号ＳＴＨ、第２データラッチ回路５４を制御するラッチ信号ＬＰ、液晶駆動の極性を反転するための極性反転信号ＰＯＬ、メモリ１１１内の表示データ等をソースドライバ４０へと出力すると共に、垂直方向スタートパルスｓｔｙおよびクロック信号ｃｌｋ，／ｃｌｋをレベルシフタ１２０へと出力する。タイミングコントローラ１１２は、それらの各信号を出力するタイミングを、ゲート線非活性遷移検出回路９０からの検出信号ＧＯＦＦに基づいて制御する。

以下、図１９を参照し、コントローラ１１０の動作を説明する。システム１００が出力した第１ラインの表示信号ＤＩＮ１および制御信号が、コントローラ１１０に入力されると、表示信号ＤＩＮ１に含まれる表示データＤＭ１が順次メモリ１１１に書き込まれる。

タイミングコントローラ１１２は、第２ラインの表示信号ＤＩＮ２および制御信号がコントローラ１１０に入力されるタイミング（時刻ｔ２）より前の所定の時刻ｔ１から、第１ラインの表示データＤＭ１を書き込まれた順にメモリ１１１から読み出し、出力データＤＯ１（表示信号ＳＩＧに相当）として、水平スタート信号ＳＴＨと共にソースドライバ４０へと送る。タイミングコントローラ１１２は、このとき垂直方向スタートパルスｓｔｙを活性化させる。

時刻ｔ２から、第２ラインの表示信号ＤＩＮ２および制御信号がコントローラ１１０に入力され始めると、それに含まれる表示データＤＭ２が順次メモリ１１１に書き込まれる。

タイミングコントローラ１１２は、ソースドライバ４０へ第１ラインの全ての出力データＤＯ１を出力し終えたタイミング（時間ｔ３）と、第３ラインの表示信号ＤＩＮ３および制御信号の入力が開始されるタイミング（時間ｔ８）との間の所定の時刻ｔ５で、ラッチ信号ＬＰを活性化させる。これにより第２データラッチ回路５４に第１ラインの表示データが保持される。

タイミングコントローラ１１２は、ラッチ信号ＬＰが活性化した後の所定の時刻ｔ６から、第２ラインの表示データＤＭ２を、書き込まれた順にメモリ１１１から読み出し、出力データＤＯ２として、水平スタート信号ＳＴＨと共にソースドライバ４０へと送る。タイミングコントローラ１１２は、このときクロック信号ｃｌｋを活性化させる。極性反転信号ＰＯＬは、データラッチ信号ＬＰの立ち上がり（時刻ｔ５）より前の所定の時刻ｔ４でトグルされる。

クロック信号ｃｌｋが活性化されると、レベルシフタ１２０がレベル変換したクロック信号ＣＬＫが活性化される。応じて、ゲート線駆動回路３０が出力する第１ラインのゲート線駆動信号Ｇ₁が活性化し、ゲート線ＧＬ₁が選択される。

時刻ｔ８から、第３ラインの表示信号ＤＩＮ３および制御信号がコントローラ１１０に入力され始めると、それに含まれる表示データＤＭ３が順次メモリ１１１に書き込まれる。

ゲート線非活性遷移検出回路９０は、第１ラインの画素２５への書き込みが終了する時刻ｔ９で、検出信号ＧＯＦＦを活性化させる。タイミングコントローラ１１２は、検出信号ＧＯＦＦの活性化を検知すると、所定の時間経過後の時刻ｔ１０で、第２ラインの表示データを第２データラッチ回路５４に保持させるために、ラッチ信号ＬＰを活性化させる。

タイミングコントローラ１１２は、ラッチ信号ＬＰが活性化した後の所定の時刻ｔ１１から、第３ラインの表示データＤＭ３を、書き込まれた順にメモリ１１１から読み出し、出力データＤＯ３として、水平スタート信号ＳＴＨと共にソースドライバ４０へと送る。タイミングコントローラ１１２は、このときクロック信号／ｃｌｋを活性化させる。また極性反転信号ＰＯＬは、第１ラインに対応するラッチ信号ＬＰの立ち上がり（時刻ｔ５）と、第２ラインに対応するラッチ信号ＬＰの立ち上がり（時刻ｔ１０）との間の所定の時刻ｔ９でトグルされる。

クロック信号／ｃｌｋが活性化されると、レベルシフタ１２０がレベル変換したクロック信号／ＣＬＫが活性化される。応じて、ゲート線駆動回路３０が出力する第２ラインのゲート線駆動信号Ｇ₂が活性化し、ゲート線ＧＬ₂が選択される。

以降、上記動作を順次繰り返す。このようにタイミングコントローラ１１２は、ゲート線ＧＬが非活性状態（非選択状態）へ遷移するタイミング（つまり検出信号ＧＯＦＦの活性化タイミング）に基づいて、適切なタイミングで表示データＳＩＧ（出力データＤＯ１，ＤＯ２…）、および水平スタート信号ＳＴＨ、ラッチ信号ＬＰ、極性反転信号ＰＯＬを出力する。

本実施の形態のようにメモリ１１１が１画素ライン分の表示データを保持する場合、タイミングコントローラ１１２がソースドライバ４０およびゲート線駆動回路３０へ送る各信号の活性化タイミングを調整可能な期間は、コントローラ１１０に次ラインの表示データおよび制御信号が入力完了されるまでの期間に限られる。そのタイミング調整を必要とする期間が、次ライン以降のｎ個のライン（ｎ≧１）に渡る場合には、メモリ１１１がｎライン分の表示データを保持できるようにすればよい。そうすることにより、各信号の活性化タイミングを調整可能な期間をより長くすることができる。

なお、上述の図１９に示した時刻ｔ１〜ｔ１１のタイミングは、同図に示したタイミングに限定されるものではなく、上記の説明に矛盾しない範囲内であればよい。また本実施の形態では、極性反転信号ＰＯＬが１画素ライン毎に極性反転する例を示したが、複数画素ライン毎に極性反転させる場合にも容易に適用可能である。

以上の説明では、液晶表示装置の液晶アレイ部２０、ゲート線駆動回路３０およびレベルシフタ１２０を一体形成することを前提にしたが、このうちレベルシフタ１２０を、単結晶シリコンで形成した半導体集積回路を用いた表示装置に適用してもよい。この場合、より高速動作が可能な表示装置を実現することができる。

＜実施の形態３＞
実施の形態３においては、ゲート線駆動信号Ｇの遅延に起因する誤表示を防止できるコントローラ１１０の構成例を示す。図２１は、実施の形態３に係るコントローラ１１０の構成を示すブロック図である。同図の如く、当該コントローラ１１０は、タイミングコントローラ１１２と、遅延時間測定用カウンタ１１３と、遅延時間記憶用レジスタ１１４とから構成されている。システム１００が出力する制御信号および表示信号は、タイミングコントローラ１１２に入力される。ゲート線非活性遷移検出回路９０（またはダミーゲート線非活性遷移検出回路１４０）が出力する検出信号ＧＯＦＦは遅延時間測定用カウンタ１１３に入力される。

遅延時間測定用カウンタ１１３は、データラッチ回路が保持する表示信号（デコード回路７０へ入力する表示信号）の更新を行わせるラッチ信号ＬＰに対する検出信号ＧＯＦＦの遅延時間を、基準クロック（ドットクロック或いはそれを分周したクロック）を用いてカウントする。遅延時間は各画素ラインでほぼ等しいため、その測定は各フレームの特定の画素ライン（例えば第１行目）についてのみ行えばよい。遅延時間測定用カウンタ１１３が測定した遅延時間は、遅延時間記憶用レジスタ１１４に保存される。

タイミングコントローラ１１２は、各フレームのブランク期間に、遅延時間記憶用レジスタ１１４に保持されている遅延時間を読み出して参照し、ゲートクロックｃｌｋ、／ｃｌｋおよび垂直方向スタート信号ｓｔｙの立ち上がりおよび立ち下がりのタイミングをその遅延時間の分だけ前にシフトさせるように動作する。

以下、本実施の形態に係るコントローラ１１０の動作について説明する。図２２は、その動作を示す信号波形図である。同図において、符号ＳＯＵＴ（Ｓ１，Ｓ２，Ｓ３…）は、ソースドライバ４０からデータ線ＤＬへ出力される表示信号を示している。

例えば第Ｎフレームにおいて、遅延時間測定用カウンタ１１３による測定の結果、図２２のように第１行目の画素ラインのラッチ信号ＬＰに対する検出信号ＧＯＦＦの遅延時間の値がｄ１であったとする。この遅延時間ｄ１は、遅延時間記憶用レジスタ１１４に保存される。

タイミングコントローラ１１２は、第Ｎフレームの表示期間が終了してブランク期間になると、遅延時間記憶用レジスタ１１４に保持されている遅延時間ｄ１を参照し、次の第Ｎ＋１フレームにおけるゲートクロックｃｌｋ、／ｃｌｋおよび垂直方向スタート信号ｓｔｙの立ち上がりおよび立ち下がりのタイミングを遅延時間ｄ１の分だけ前にシフトさせる。

その結果、ゲート線駆動信号Ｇの遅延が補正され、第Ｎ＋１フレームではラッチ信号ＬＰと検出信号ＧＯＦＦの活性タイミングが同時になる。つまり各画素ラインにおいて、ゲート線駆動信号Ｇが立ち下がったときに表示信号ＳＯＵＴが切り替わるようになる。よってゲート線駆動信号Ｇの遅延に起因する誤表示が防止される。

本実施の形態に係るコントローラ１１０によれば、実施の形態２のコントローラに比べ搭載するメモリの容量が少なくて済み、回路規模の削減を図ることができる。

また従来、次の画素ラインの表示信号が前の画素ラインの画素に重ね書きされるのを防止する目的で、ゲート線駆動信号Ｇの立ち下がりタイミングと表示信号ＳＯＵＴの切り替わりタイミングとの間に一定のマージンを設ける手法がとられているが、その手法ではその分だけ画素への書き込み時間が削られてしまう。本実施の形態では、正確にゲート線駆動信号Ｇの立ち下がりの直後に表示信号ＳＯＵＴが切り替わるようになるため、そのようなマージンが不要になる。つまり画素への書き込み時間が削られることなく、誤表示を防止できる。

１００ システム、１１０ コントローラ、１２０ レベルシフタ、１３０ ダミーゲート線駆動回路、１４０ ダミーゲート線非活性遷移検出回路、２０ 液晶アレイ部、２００ 液晶表示装置、２５ 画素、２５Ｄ ダミー画素、３０ ゲート線駆動回路、４０ ソースドライバ、５２ 第１データラッチ回路、５４ 第２データラッチ回路、５６ 第３データラッチ回路、９０ ゲート線非活性遷移検出回路、ＤＬ データ線、ＧＬ ゲート線、ＧＤＬ ダミーゲート線。

Claims (12)

1. 複数のゲート線と、
   前記複数のゲート線に交差する複数のデータ線と、
   前記複数のゲート線と前記複数のデータ線との交点近傍に形成された複数の画素と、
   １画素ライン分の表示データを保持するラッチ回路を有し、当該表示データに対応する信号を前記データ線を通して前記複数の画素に供給するソースドライバと、
   前記複数のゲート線を順次活性化することで前記複数の画素を駆動するゲート線駆動回路と、
   前記複数のゲート線それぞれの非活性化を検出したときに、検出信号を一定期間活性化させる非活性遷移検出回路とを備え、
   前記ラッチ回路は、前記検出信号の活性化に応じて、保持する表示データを更新し、
   前記非活性遷移検出回路は、
   前記複数のゲート線のそれぞれに設けられ、対応するゲート線が非活性化したときに検出信号を活性化させる検出回路を含み、
   前記検出回路の各々は、
   前記検出信号の出力端子を充電する第１トランジスタおよび当該出力端子を放電する第２トランジスタを備え、
   前記対応するゲート線が活性化している間は、前記第１トランジスタおよび前記第２トランジスタを非活性化させ、
   前記対応するゲート線が非活性化すると、まず前記第１トランジスタを活性化させ、その所定時間後に、前記第２トランジスタの活性化および前記第１トランジスタの非活性化をほぼ同時に行い、さらに所定時間後に、前記第２トランジスタを非活性化させる
   ことを特徴とする画像表示装置。
2. 複数のゲート線と、
   前記複数のゲート線に交差する複数のデータ線と、
   前記複数のゲート線と前記複数のデータ線との交点近傍に形成された複数の画素と、
   １画素ライン分の表示データを保持するラッチ回路を有し、当該表示データに対応する信号を前記データ線を通して前記複数の画素に供給するソースドライバと、
   前記複数のゲート線を順次活性化することで前記複数の画素を駆動するゲート線駆動回路と、
   前記複数のゲート線それぞれの非活性化を検出したときに、検出信号を一定期間活性化させる非活性遷移検出回路とを備え、
   前記ラッチ回路は、前記検出信号の活性化に応じて、保持する表示データを更新し、
   前記非活性遷移検出回路は、
   前記複数のゲート線のそれぞれに設けられ、対応するゲート線が非活性化したときに検出信号を活性化させる検出回路を含み、
   前記検出回路の各々は、
   前記対応するゲート線の非活性化を検出したときに第１信号を活性化させる検出部と、
   前記第１信号を一定時間だけ遅延した第２信号を生成する遅延回路部と、
   前記第２信号の活性化に応じて、前記第１信号を非活性化させるプルダウン回路部と、
   前記検出信号を、前記第１信号の活性化に応じて活性化させ、前記第２信号の活性化に応じて非活性化させる出力部とを備える
   ことを特徴とする画像表示装置。
3. 請求項２記載の画像表示装置であって、
   検出部は、
   前記ゲート線に接続する入力端を有し、前記第１信号を出力するインバータを備え、
   前記インバータは、
   負荷素子と駆動素子のオン抵抗比を調整することにより、前記第１信号が反転する前記ゲート線の電圧を調整可能である
   ことを特徴とする画像表示装置。
4. 請求項１から請求項３のいずれか記載の画像表示装置であって、
   前記非活性遷移検出回路を構成するトランジスタは、全て同一導電型である
   ことを特徴とする画像表示装置。
5. 請求項１から請求項４のいずれか記載の画像表示装置であって、
   前記ゲート線駆動回路は前記複数の画素と一体形成されている
   ことを特徴とする画像表示装置。
6. 請求項５記載の画像表示装置であって、
   前記ゲート線駆動回路の制御信号を、当該ゲート線駆動回路を駆動可能なレベルに変換するレベルシフタをさらに備え、
   ゲート線駆動回路は、前記レベルシフタとも一体形成されている
   ことを特徴とする画像表示装置。
7. 請求項１から請求項４のいずれか記載の画像表示装置であって、
   前記ゲート線は、画像表示のための通常のゲート線の他に設けられたダミーゲート線であり、
   前記ゲート線駆動回路は、前記通常のゲート線と同期したタイミングで前記ダミーゲート線を順次活性化するダミーゲート線駆動回路である
   ことを特徴とする画像表示装置。
8. 請求項７記載の画像表示装置であって、
   前記ダミーゲート線駆動回路は、前記通常のゲート線の駆動回路を駆動するクロック信号を用いて駆動される
   ことを特徴とする画像表示装置。
9. 請求項７または請求項８記載の画像表示装置であって、
   前記通常のゲート線の駆動回路および前記ダミーゲート線駆動回路は、前記複数の画素と一体形成されている
   ことを特徴とする画像表示装置。
10. 請求項９記載の画像表示装置であって、
    前記ゲート線駆動回路の制御信号を、当該ゲート線駆動回路を駆動可能なレベルに変換するレベルシフタをさらに備え、
    前記通常のゲート線の駆動回路および前記ダミーゲート線駆動回路は、前記レベルシフタとも一体形成されている
    ことを特徴とする画像表示装置。
11. 請求項１から請求項１０のいずれか記載の画像表示装置であって、
    前記検出信号に基づいて、前記ソースドライバおよびゲート線駆動回路へ送る信号の出力タイミングを規定するコントローラをさらに備える
    ことを特徴とする画像表示装置。
12. 請求項１１記載の画像表示装置であって、
    前記コントローラは、
    少なくとも１画素ライン分の表示データを保持するメモリと、
    前記検出信号に基づき、前記メモリから１画素ラインごとの前記表示データを読み出して前記ソースドライバへ出力するタイミングコントローラとを含む
    ことを特徴とする画像表示装置。

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