JP3243945B2

JP3243945B2 - 表示素子

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Publication number: JP3243945B2
Application number: JP22258994A
Authority: JP
Inventors: 快和間
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1994-08-24
Filing date: 1994-08-24
Publication date: 2002-01-07
Anticipated expiration: 2017-01-07
Also published as: JPH0862581A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はアクティブマトリクス型
の表示素子に関する。詳しくは、画素アレイ部に加えて
水平走査回路及び垂直走査回路を内蔵したアクティブマ
トリクス型の表示素子に関する。さらに詳しくは、垂直
走査回路及び水平走査回路に入力されるクロック信号の
波形整形技術に関する。

【０００２】

【従来の技術】一般に、従来のアクティブマトリクス型
表示素子は、画素を表示する画素アレイ部と、その周辺
に配置され外部から供給されるクロック信号に応じて動
作し該画素アレイ部を駆動する走査部と、該クロック信
号を外部から受け入れる入力端子とを備えている。この
走査部は垂直走査回路と水平走査回路とからなる。垂直
走査回路は画素アレイ部を垂直方向に順次駆動する。こ
れに対し、水平走査回路は画素アレイ部を水平方向に順
次駆動する。

【０００３】従来の表示素子は水平走査回路と垂直走査
回路を１個ずつ内蔵している構造が一般的である。近
年、内蔵される走査部に回路構成上の冗長性を持たせ信
頼性を確保する為、例えば垂直走査回路を画素アレイ部
の左右両側に分割配置した構成が提案されている。左右
に分割配置した一対の垂直走査回路は回路的に互いに等
価であり外部入力されるクロック信号に応じて動作し左
右両側から同時に画素アレイ部を駆動する。仮に、一方
の垂直走査回路に故障が発生しても、他方の垂直走査回
路が正常に動作する限り、表示素子自体としては何等問
題がない。

【０００４】

【発明が解決しようとする課題】垂直走査回路を一対設
けた場合、これらにクロック信号を入力する為の入力端
子も余分に設けなければならない。しかしながら、入力
端子数が増加すると種々の不具合が生じる。第一に、表
示素子に占める入力端子の面積が増大する為、静電ダメ
ージをより多く受ける様になる。第二に、入力端子数の
増加に伴ないこれに応じて検査工程数が増え製造プロセ
ス上不利になる。第三に、入力端子と走査回路とを結線
する内部配線が多くなり、組み立て実装工程で不良が起
りやすくなる。

【０００５】そこで、一対の垂直走査回路に対し共通の
入力端子を設け、ここから内部配線で分岐して各垂直走
査回路に共通のクロック信号を供給する事が考えられ
る。これにより、入力端子数を半減でき、単独の垂直走
査回路を内蔵する表示素子と同等の入力端子個数にでき
る。しかしながら、表示素子が大面積化した場合、この
内部配線は相当な長さに渡る為、入力されたクロック信
号の波形なまり等が生じ、動作特性上問題となる。又、
入力端子から分岐した二本の内部配線を同一長に設定す
る事は回路レイアウト上困難な場合があり、両方の垂直
走査回路に入力されるクロック信号に位相ずれが生じる
場合が多い。アクティブマトリクス型表示素子の高精細
化が進むにつれ、走査回路の動作速度も早くなる。この
時、一対の走査回路を動作させるクロック信号が正確に
一致していないと動作不良に至る可能性が高くなる。

【０００６】

【課題を解決するための手段】上述した従来の技術の課
題に鑑み、本発明は共通の入力端子から一対の走査回路
に分配されるクロック信号の波形なまりや位相ずれを抑
制し、表示素子の動作を安定化する事を目的とする。か
かる目的を達成する為に以下の手段を講じた。即ち、本
発明にかかる表示素子は基本的な構成として、画像を表
示する画素アレイ部と、その周辺に配置され外部から供
給されるクロック信号に応じて動作し該画素アレイ部を
駆動する走査部と、該クロック信号を外部から受け入れ
る入力端子とを備えている。前記走査部は該画素アレイ
部の両側に分割配置した一対の互いに等価な走査回路を
含んでおり、共通の入力端子から分岐した配線に各々接
続され、共通のクロック信号に応じて動作し両側から同
時に画素アレイ部を駆動する。特徴事項として、各走査
回路の直前の位置で該配線にバッファを介在させ、両走
査回路に入力されるクロック信号を夫々整形する。さら
には、入力端子から分岐した長さが互いに相違する一対
の配線の一方に、クロック信号の位相を調整する抵抗成
分又は容量成分を付加している。前記一対の走査回路は
例えば一対の垂直走査回路であり、該画素アレイ部の左
右両側に配置され画素アレイ部を垂直方向に順次駆動す
る。あるいは、前記一対の走査回路は一対の水平走査回
路であり、該画素アレイ部の上下両側に配置され画素ア
レイ部を水平方向に順次駆動する。なお、画素アレイ部
はマトリクス配置した画素電極と、これに対向配置した
対向電極と、両者の間に介在する液晶と、個々の画素電
極に接続され且つ該走査部により駆動されるスイッチン
グ素子とを備えている。

【０００７】

【作用】本発明によれば、走査回路内蔵型の表示素子に
おいて、水平走査回路あるいは垂直走査回路が画素アレ
イ部の両側に分れて一対設けられている場合、夫々の走
査回路の入力部直前の位置にバッファを挿入し、クロッ
ク信号の波形を整形している。バッファ以降の配線長が
極端に短くなる為、波形整形されたクロック信号は殆ど
なまる事なくそのまま各走査回路に入力される。従っ
て、立ち上がり及び立ち下がりが極めてシャープなクロ
ック信号を各走査回路に供給でき動作の安定化が図られ
る。又、共通の入力端子から各走査回路までに設けられ
た分岐配線の長さが相違する場合、一方の分岐配線に抵
抗成分や容量成分を付加し時定数を等しくなる様にして
いる。換言すると、配線長の違いによる抵抗及び容量の
影響を相殺できる為、両走査回路に入力されるクロック
信号に位相ずれが生じない。従って、一対の走査回路は
互いに同期して画素アレイ部を同時に駆動するので動作
の安定化が図られる。

【０００８】

【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図１は本発明にかかる表示素子の第一
実施例を示す模式的なブロック図である。図示する様に
表示素子１は画像を表示する画素アレイ部２と、その周
辺に配置された走査部とを有している。この走査部は外
部から供給されるクロック信号に応じて動作し画素アレ
イ部２を駆動する。この走査部は画素アレイ部２の左右
両側に分割配置した一対の互いに等価な垂直走査回路３
ａ，３ｂを含んでおり、共通の入力端子４から分岐した
配線５に各々接続され、入力端子４に外部から印加され
た共通のクロック信号に応じて動作し画素アレイ部２の
左右両側から同時にこれを駆動する。走査部は一対の垂
直走査回路３ａ，３ｂに加え、単独の水平走査回路６を
含んでおり、画素アレイ部２の上側に配置され、これを
水平方向に順次駆動する。この水平走査回路６にも別の
入力端子７から所定のクロック信号が供給される。

【０００９】本発明の特徴事項として、各垂直走査回路
３ａ，３ｂの直前の位置で配線５にバッファ８ａ，８ｂ
を各々介在させ、両垂直走査回路３ａ，３ｂに入力する
クロック信号を夫々波形整形している。なお水平走査回
路６の入力部直前にも別のバッファ９が介在している。
これらのバッファ８ａ，８ｂはノンインバータ構造ある
いはインバータ構造を有している。第一垂直走査回路３
ａの直前にバッファ８ａを挿入する事により、これ以降
の配線長が極端に短くなる。従って、バッファ８ａによ
り波形整形されたクロック信号は略そのままの形で第一
垂直走査回路３ａに入力される。同様に、第二垂直走査
回路３ｂの直前にバッファ８ｂが挿入されている為、こ
れ以降の配線長が極端に短くなり、波形整形されたクロ
ック信号がそのまま第二垂直走査回路３ｂに入力され
る。

【００１０】図２は、クロック信号の波形を表わしてい
る。最初の波形（ｉｎ）は外部から入力端子４に供給さ
れた時点でのクロック信号を表わしており、立ち上がり
及び立ち下がりが若干なまっている。次の波形（ｏｕｔ
ａ）はバッファ８ａを介して第一垂直走査回路３ａに入
力されたクロック信号を表わしている。点線で示す様
に、バッファ８ａの直前では、配線５を通った結果立ち
上がり及び立ち下がりのなまりが若干大きくなってい
る。これをバッファ８ａで整形する事により略矩形のク
ロック信号が得られ、第一垂直走査回路３ａの動作が安
定化する。最後の波形（ｏｕｔｂ）はバッファ８ｂを介
して第二垂直走査回路３ｂに入力されたクロック信号を
表わしている。点線で示す様にバッファ８ｂの直前では
立ち上がり及び立ち下がりになまりがあるが、これを波
形整形する事により略矩形のクロック信号を第二垂直走
査回路３ｂに入力できる。但し、入力端子４から分岐し
た配線５の長さが相違する場合、第一垂直走査回路３ａ
と第二垂直走査回路３ｂとの間で波形なまりの程度が異
なる。図示の例では、分岐点から第一垂直走査回路３ａ
に至る配線長が第二垂直走査回路３ｂに至る配線長に比
べ短いので、波形なまりは第一垂直走査回路３ａに分配
されるクロック信号の方が、第二垂直走査回路３ｂに分
配されるクロック信号に比べ小さい。この様に、波形な
まりの状態が異なったままでクロック信号の波形整形を
行なうと、ｏｕｔａとｏｕｔｂとの間で若干の位相ずれ
が生じる。

【００１１】図３は、表示素子の参考例を表わしてお
り、理解を容易にする為図１に示した第一実施例と対応
する部分には対応する参照番号を付してある。第一実施
例と異なる点は、バッファ８が一個のみ設けられている
事であり、入力端子４と配線５の分岐点との間に挿入さ
れている。入力端子４に外部から供給されたクロック信
号は単一のバッファ８により波形整形された後、分岐点
を介して第一垂直走査回路３ａと第二垂直走査回路３ｂ
に分配される。バッファ８から各垂直走査回路３ａ，３
ｂに至る配線５の長さが可成り大きい為、この間に一旦
波形整形したクロック信号が再びなまってしまう事にな
る。

【００１２】図４は本発明にかかる表示素子の第二実施
例を示す模式的なブロック図である。基本的な構成は図
１に示した第一実施例と同様であり、対応する部分には
対応する参照番号を付して理解を容易にしている。この
第二実施例は一対の垂直走査回路３ａ，３ｂに分配され
るクロック信号の相対的な位相ずれを抑制する事を目的
とする。この為、入力端子４から分岐した長さが互いに
相違する配線５の一方に、クロック信号の位相を調整す
る抵抗成分Ｒｓ、容量成分Ｃｓを付加している。入力端
子４のレイアウトの制約等から、左右のバッファ８ａ，
８ｂまでの配線長が大きく異なる場合がある。この時に
は、配線５の分岐点から各バッファ８ａ，８ｂまでの時
定数が等しくなる様に、Ｒｓ，Ｃｓを付加する。一般
に、配線長が長くなる程配線抵抗が大きくなり配線容量
も増大する。図示の例では分岐点から左側のバッファ８
ａに至る配線長が、右側のバッファ８ｂに至る配線長に
比べ短い。この長さの違いを相殺する為、所定の抵抗成
分Ｒｓと容量成分Ｃｓを短い方の配線に挿入する。この
様にすれば、分岐点から両側で配線の時定数が等しくな
る為、クロック信号の遅延量も同じになり、第一垂直走
査回路３ａと第二垂直走査回路３ｂとの間で位相ずれが
生じない。

【００１３】図５は、図４に示した回路を通るクロック
信号の波形を表わしている。最初の波形（ｉｎ）は共通
の入力端子４に外部から入力された時点のクロック信号
を表わし、立ち上がり及び立ち下がりに若干のなまりが
生じている。一番下の波形（ｏｕｔｂ）は右側のバッフ
ァ８ｂで波形整形されたクロック信号を表わしている。
点線で示す様に、配線５の分岐点からバッファ８ｂに至
るまでの間に配線長が比較的長い為クロック信号の波形
が相当程度なまる。これはバッファ８ｂにより整形され
るので、略矩形のクロック信号を第二垂直走査回路３ｂ
に供給できる。真中の波形（ｏｕｔａ）は第一垂直走査
回路３ａに分配されるクロック信号の波形を表わしてい
る。配線５の分岐点からバッファ８ａに至る配線長は比
較的短いがＲｓ及びＣｓが挿入されている為、点線で示
す様にクロック信号は右側に分配されるクロック信号と
略同程度になまっている。これをバッファ８ａで所定の
閾値レベルに基づき波形整形する事により、略矩形のク
ロック信号が得られる。バッファ８ａとバッファ８ｂ側
で略等しい波形なまりが生じているので、これを整形す
る事により略位相ずれのないクロック信号が得られる。

【００１４】図６は、図１に示した第一実施例の具体的
な構成を示すブロック図である。対応する部分には対応
する参照番号を付して理解を容易にしている。図示する
様に、表示素子１には画素アレイ部２とこれを駆動する
周辺走査部とこれに外部からクロック信号を供給する複
数の入力端子４，７とが集積形成されている。画素アレ
イ部２は行列配置した画素を有している。個々の画素は
画素電極ＰＸＬとスイッチング用の薄膜トランジスタＴ
ｒとからなる。又、行状に配列したゲートラインＸと列
状に配列した信号ラインＹとを備えている。各薄膜トラ
ンジスタＴｒのゲート電極は対応するゲートラインＸに
接続され、ソース電極は対応する信号ラインＹに接続さ
れ、ドレイン電極は対応する画素電極ＰＸＬに接続され
ている。周辺走査部は複数の入力端子４から供給された
二相のクロック信号ＶＣＫ，ＶＣＫＸと垂直スタート信
号ＶＳＴに応じて順次画素の各行を選択駆動する垂直走
査手段と、複数の入力端子７から供給された二相のクロ
ック信号ＨＣＫ，ＨＣＫＸや水平スタート信号ＨＳＴに
応じて選択された画素を列順次で書き込み駆動する水平
走査手段とを有している。垂直走査手段は画素アレイ部
２の左右両側に配置された一対の垂直走査回路３ａ，３
ｂからなり、画素の各行を両側から同時に選択駆動す
る。具体的には、第一垂直走査回路３ａがゲートライン
Ｘの左端側に接続される一方、第二垂直走査回路３ｂが
ゲートラインＸの右端側に接続されている。両垂直走査
回路３ａ，３ｂは互いに同一タイミングでゲートパルス
を順次出力し、薄膜トランジスタＴｒを行毎に開閉して
上述した画素の選択駆動を行なう。この際、クロック信
号ＶＣＫ，ＶＣＫＸやスタート信号ＶＳＴは各垂直走査
回路３ａの直前に配置されたバッファ８ａ，８ｂを介し
て供給されるので、波形なまりが生じない。一方、水平
走査手段は単一の水平走査回路６から構成されており、
信号ラインＹの一端に接続されている。水平走査回路６
は入力端子７を介して外部から供給された影像信号を各
信号ラインＹにサンプリング分配し、選択された画素を
列順次で書き込み駆動する。水平走査回路６の入力部と
複数の入力端子７との間にもバッファ９が介在してい
る。

【００１５】図７は、本発明にかかる表示素子の第三実
施例を示す模式的なブロック図である。先に説明した第
一実施例及び第二実施例と異なり、垂直走査回路３を１
個設ける一方、一対の第一水平走査回路６ａ、第二水平
走査回路６ｂを画素アレイ部の上下両側に設け、同時駆
動を行なっている。図示する様に、行状に形成した複数
のゲートラインＸと列状に形成した複数の信号ラインＹ
と両者の各交差部に設けられた複数の液晶画素ＬＣとを
有している。この液晶画素ＬＣは画素電極と対向電極と
の間に液晶を保持したものである。複数の液晶画素ＬＣ
はマトリクス状に整列して画素アレイ部を構成する。個
々の液晶画素ＬＣに対応してこれをスイッチング駆動す
る為薄膜トランジスタＴｒが集積形成されている。又、
垂直走査回路３を備えており、垂直スタート信号ＶＳＴ
や垂直クロック信号ＶＣＫに応じてゲートパルスφ_Vを
出力し各ゲートラインＸを順次垂直走査して一水平期間
毎に一行分の液晶画素ＬＣを選択する。さらに、第一水
平走査回路６ａを有しており、水平クロック信号ＨＣＫ
や水平スタート信号ＨＳＴに応じて一水平期間内で各信
号ラインＹを順次走査し、ビデオライン１０から供給さ
れた映像信号をサンプリングして選択された一行分の液
晶画素ＬＣに点順次で書き込む。具体的には、各信号ラ
インＹは水平スイッチＨＳＷを介してビデオライン１０
に接続されており外部から映像信号の供給を受ける。水
平走査回路６ａは順次サンプリングパルスφ_Hを出力し
各水平スイッチＨＳＷを順次開閉駆動して各信号ライン
Ｙに影像信号をサンプリングする。又、第二水平走査回
路６ｂを備えており、第一水平走査回路６ａと同期して
水平走査を行なう。この為、第一水平走査回路６ａと第
二水平走査回路６ｂは共通の入力端子７から配線５を介
して分配される共通の水平クロック信号ＨＣＫや水平ス
タート信号ＨＳＴの供給を受ける。この際、第一水平走
査回路６ａの入力部直前にバッファ９ａが挿入され、第
二水平走査回路６ｂの入力部直前に同じくバッファ９ｂ
が挿入されている。勿論、必要に応じ一方の分岐配線に
時定数調整用の抵抗成分や容量成分を挿入しても良い。

【００１６】

【発明の効果】以上説明した様に、本発明によれば、冗
長性を持たせる為に設けられた一対の走査回路の直前
に、夫々波形整形用のバッファを配置する事により、立
ち上がり及び立ち下がりのシャープなクロック信号を分
配する事が可能になり、各走査回路の誤動作を防ぐ事が
できるという効果がある。又、一対の走査回路に接続さ
れる分岐配線の長さの相違による時定数差を調整する
為、ダミーの抵抗成分や容量成分を付加する事により、
各走査回路に分配されるクロック信号の位相ずれを防止
する事が可能になるという効果がある。

【図面の簡単な説明】

【図１】本発明にかかる表示素子の第一実施例を示すブ
ロック図である。

【図２】第一実施例の動作説明に供する波形図である。

【図３】表示素子の参考例を示すブロック図である。

【図４】本発明にかかる表示素子の第二実施例を示すブ
ロック図である。

【図５】第二実施例の動作説明に供する波形図である。

【図６】図１に示した第一実施例の具体的な構成例を示
す回路図である。

【図７】本発明にかかる表示素子の第三実施例を示すブ
ロック図である。

【符号の説明】

１表示素子２画素アレイ部３ａ第一垂直走査回路３ｂ第二垂直走査回路４入力端子５配線６水平走査回路７入力端子８ａバッファ８ｂバッファ９バッファ

Claims

(57)【特許請求の範囲】

【請求項１】画像を表示する画素アレイ部と、その周
辺に配置され外部から供給されるクロック信号に応じて
動作し該画素アレイ部を駆動する走査部と、該クロック
信号を外部から受け入れる入力端子とを備えた表示素子
であって、前記走査部は該画素アレイ部の両側に分割配置した一対
の互いに等価な走査回路を含んでおり、共通の入力端子
から分岐した配線に各々接続され、共通のクロック信号
に応じて動作し両側から同時に画素アレイ部を駆動する
と共に、各走査回路の直前の位置で該配線にバッファを介在さ
せ、両走査回路に入力されるクロック信号を夫々整形す
る事を特徴とする表示素子。
【請求項２】入力端子から分岐した長さが互いに相違
する一対の配線の一方に、クロック信号の位相を調整す
る抵抗成分又は容量成分を付加した事を特徴とする請求
項１記載の表示素子。
【請求項３】前記一対の走査回路は、該画素アレイ部
の左右両側に配置され該画素アレイ部を垂直方向に順次
駆動する一対の垂直走査回路である事を特徴とする請求
項１記載の表示素子。
【請求項４】前記一対の走査回路は、該画素アレイ部
の上下両側に配置され該画素アレイ部を水平方向に順次
駆動する一対の水平走査回路である事を特徴とする請求
項１記載の表示素子。
【請求項５】前記画素アレイ部は、マトリクス配置し
た画素電極と、これに対向配置した対向電極と、両者の
間に介在する液晶と、個々の画素電極に接続され且つ該
走査部により駆動されるスイッチング素子とを備えてい
る事を特徴とする請求項１記載の表示素子。