JP4835062B2

JP4835062B2 - 表示装置

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Inventors: 徹雄三並; 淳一山下; 勝秀内野
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Priority date: 2005-07-28
Filing date: 2005-07-28
Publication date: 2011-12-14
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Description

本発明は、信号線と複数種類の走査線が交差する部分に形成される画素回路がマトリクス状に配置されて成る表示装置であって、例えば発光素子として有機エレクトロルミネッセンス素子（有機ＥＬ素子）を用いた表示装置に関する。

特開２００３−２５５８５６特開２００３−２７１０９５

上記特許文献１，２に見られるように、有機ＥＬ素子を画素に用いた画像表示装置が開発されている。有機ＥＬ素子は自発光素子であることから、例えば液晶ディスプレイに比べて画像の視認性が高く、バックライトが不要であり、応答速度が速いなどの利点を有する。又、各発光素子の輝度レベル（階調）はそれに流れる電流値によって制御可能である（いわゆる電流制御型）。
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とがある。前者は構造が単純であるものの、大型且つ高精細のディスプレイの実現が難しいなどの問題がある為、現在はアクティブマトリクス方式の開発が盛んに行なわれている。この方式は、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子（一般には薄膜トランジスタ：ＴＦＴ）によって制御するものである。

図８にアクティブマトリクス型有機ＥＬ表示装置のブロック図を示す。
この表示装置は、画素回路Ｇ１１・・・Ｇｍｎとして示すように有機ＥＬ素子を発光素子とする画素回路Ｇがｍ行、ｎ列にｍ×ｎ個、マトリクス状に配列された画素アレイ部１００を有する。
画素アレイ部１００に対しては第１列から第ｎ列の各列に対して信号線ＤＴＬが配設され、またこの場合、４種類の走査線がそれぞれ第１行から第ｍ行の各行に対して配設されている。そして信号線と４種類の走査線が交差する部分に、各画素回路Ｇ１１・・・Ｇｎｍがそれぞれ配置される状態となっている。

ｎ本の各信号線ＤＴＬは水平セレクタ１０１によって駆動される。具体的には各信号線には水平セレクタ１０１により輝度情報に応じた信号が印加され、その信号が走査線によって選択された行の各画素回路Ｇに供給される。
４種類の走査線としては、ライトスキャナ１０４によって駆動される走査線ＷＳＬ、ドライブスキャナ１０５によって駆動される走査線ＤＳＬ、第１ＡＺ（Auto Zero）スキャナによって駆動される走査線ＡＺＬ１、第２ＡＺスキャナによって駆動される走査線ＡＺＬ２がある。
この４種類の走査線が、各行に配設されており、各画素回路Ｇは、４本の走査線によって与えられる走査パルスに応じて所定の動作を行う。

そして４種類の走査線によって或る行の画素回路Ｇが駆動されているときに、水平セレクタ１０１によって各信号線に信号電位が与えられることで、その行の各画素回路Ｇにおいて信号電位に応じた輝度の発光動作が行われる。
４種類の走査線が、各行を順次選択していくことで、１画面（１フレーム）の映像表示が行われる。

ところで、図８のような構成の場合、画素アレイ部１００の右側方にライトスキャナ１０４とドライブスキャナ１０５が配置されるが、この場合、ドライブスキャナ１０５は、ライトスキャナ１０４よりも画素アレイ部１００に遠い位置となる。
ライトスキャナ１０４からの走査線ＷＳＬは、ライトスキャナ１０４の出力端Ｐ１を基点として、画素アレイ部１００内を行方向に延長され、画素アレイ部１００の最も左側の列の画素回路Ｇ（Ｇ１１、Ｇ２１・・・Ｇｍ１）にまで達するように配設される。
またドライブスキャナ１０５からの走査線ＤＳＬは、ドライブスキャナ１０５の出力端Ｐ３を基点として、画素アレイ部１００内を行方向に延長され、画素アレイ部１００の最も左側の列の画素回路Ｇ（Ｇ１１、Ｇ２１・・・Ｇｍ１）にまで達するように配設される。

ここで図８では、画素アレイ部１００の右端側の位置Ｐ２，Ｐ４を、それぞれ走査線ＷＳＬの画素入力端、走査線ＤＳＬの画素入力端としているが、走査線ＷＳＬの出力端Ｐ１と画素入力端Ｐ２の距離と、走査線ＤＳＬの出力端Ｐ３と画素入力端Ｐ４の距離の差として、走査線ＤＳＬ、ＷＳＬに配線長の差が生ずることになる。
つまりライトスキャナ１０４から出力される走査パルスが画素アレイ部１００に達するまでの距離よりも、ドライブスキャナ１０５から出力される走査パルスが画素アレイ部１００に達するまでの距離の方が長くなる。

すると、その配線長の差によって走査線ＤＳＬの走査パルスと走査線ＷＳＬの走査パルスとの間で、画素アレイ部１００からみてパルス遅延量の差が生ずる。
例えば図９（ａ）のようなパルスがライトスキャナ１０４の出力端Ｐ１から出力されたとき、画素入力端Ｐ２では、Ｐ１−Ｐ２間の配線抵抗や配線容量で波形が鈍ることから図９（ｂ）のように遅延が生ずる。
一方、図９（ｃ）のようなパルスがドライブスキャナ１０５の出力端Ｐ３から出力されたとき、画素入力端Ｐ４では、Ｐ３−Ｐ４間の配線抵抗や配線容量の影響で図９（ｄ）のように遅延が生ずる。そして配線長の差、つまり配線抵抗及び配線容量の差によって、図９（ｂ）（ｄ）を比較してわかるように、ドライブスキャナ１０５からのパルスの方が、遅延量が大きくなる。
各画素回路Ｇから見れば、走査線ＤＳＬからのパルスと、走査線ＷＳＬからのパルスは、上記の遅延量の差をもって与えられることになる。

ここで、各画素回路Ｇにおいては、走査線ＤＳＬ、ＷＳＬ、ＡＺＬ１、ＡＺＬ２の各パルスによって画素回路内部の各トランジスタがオン／オフされて必要な動作が行われるが、例えば走査線ＤＳＬ、ＷＳＬのパルスの位相差によって或る動作期間が設定されるように発光駆動動作がコントロールされている場合、上記の遅延量の差が、その動作期間に影響し、正確な画素回路動作が実行できなくなる場合がある。

そこで本発明は、上記のライトスキャナ１０４、ドライブスキャナ１０５のように回路配置上の都合により配線長の差が生ずる場合でも、画素アレイ部に入力されるパルスの遅延量の差が生じないように、画素動作が正しく実行されるようにすること目的とする。

本発明の表示装置は、画素回路がマトリクス状に配置されて成る画素アレイと、マトリクス状に配置された上記各画素回路に発光輝度を規定する信号を印加するために上記画素アレイ上で列方向に配設される信号線と、マトリクス状に配置された上記各画素回路の動作を制御するために上記画素アレイ上で行方向に配設される複数種類の走査線と、上記信号線を駆動する信号線駆動部と、上記複数種類の走査線のそれぞれを駆動する複数個の垂直スキャナ部とを備える。そして、上記複数個の垂直スキャナ部のうちで、上記画素アレイの同一の側方に該画素アレイから順次遠ざかるように配置された２以上の垂直スキャナ部については、上記画素アレイに達するまでの走査線の配線長が短い方の垂直スキャナ部は、その出力部がｘ段（ｘは１以上）のバッファ回路段で構成され、上記画素アレイに達するまでの走査線の配線長が長い方の垂直スキャナ部は、該垂直スキャナ部から出力された走査パルスが上記画素アレイに入力されるまでの時間と上記配線長が短い方の垂直スキャナ部から出力された走査パルスが上記画素アレイに入力されるまでの時間とが同等になるように、オン抵抗を下げる構成として、その出力部がｙ段（但しｙ＞ｘ）のバッファ回路段で構成される。
また上記ｙ段のバッファ回路段は、各バッファ回路段でトランジスタサイズが順次大きくされている。
また上記画素アレイに達するまでの走査線の配線長が短い方の垂直スキャナ部からの走査パルスと、上記画素アレイに達するまでの走査線の配線長が長い方の垂直スキャナ部からの走査パルスとの位相差によって、上記画素回路におけるドライブトランジスタの移動度補正動作の期間が決定される。

このような本発明によれば、画素アレイの同一の側方に配置された２以上の垂直スキャナ部（例えばライトスキャナとドライブスキャナ）については、画素アレイに達するまでの走査線の配線長が短い方の垂直スキャナ部（画素アレイに近い方の垂直スキャナ部）と、画素アレイに達するまでの走査線の配線長が長い方の垂直スキャナ部（画素アレイから遠い方の垂直スキャナ部）とで、出力部のバッファ回路構成を異なるものとする。即ち画素アレイから遠い方の垂直スキャナ部では、画素アレイに近い方の垂直スキャナ部よりも、バッファ回路段の段数を多くし、また各バッファ回路段でトランジスタサイズが順次大きくなるようにする。
このようにして、画素アレイから遠い方の垂直スキャナ部を、画素アレイに近い方の垂直スキャナ部よりも、電流供給能力を高くし、出力バッファのオン抵抗を小さくすることで、配線長の差によるパルスの遅延時間差を低減又は解消する。

本発明によれば、画素アレイの同一の側方に配置された２以上の垂直スキャナ部から出力される各走査パルスについて、各垂直スキャナ部と画素アレイまでの走査線の配線長の差に起因する遅延時間差を低減又は解消できる。従って、上記各垂直スキャナ部から出力される走査パルスは、遅延時間差のない状態で各画素回路に供給されることになり、これによって画素回路では、走査パルスに基づく適正な回路動作を実現できるという効果がある。

以下、本発明の表示装置の実施の形態として、有機ＥＬ素子を用いた表示装置の例を説明する。
図１に実施の形態の表示装置の構成を示す。この表示装置は後述するように、ドライブトランジスタの閾値電圧変動や移動度のバラツキに対する補償機能を備えた画素回路１０を含むものである。
図１に示すように、本例の表示装置は、画素回路１０がｍ行×ｎ列のマトリクス状に配列された画素アレイ部２０、水平セレクタ１１、ドライブスキャナ１５、ライトスキャナ１４、第１ＡＺスキャナ１２、第２ＡＺスキャナ１１を備える。
また水平セレクタ１１により選択され、輝度情報に応じた映像信号を画素回路１０に対する入力信号として供給する信号線ＤＴＬ１、ＤＴＬ２・・・が、画素アレイ部２０に対して列方向に配されている。信号線ＤＴＬ１、ＤＴＬ２・・・は、画素アレイ部２０においてマトリクス配置された画素回路１０のｎ列分だけ配される。

また画素アレイ部２０に対して、行方向に走査線ＷＳＬ１，ＷＳＬ２・・・、走査線ＤＳＬ１，ＤＳＬ２・・・、走査線ＡＺＬ１−１，ＡＺＬ１−２・・・、走査線ＡＺＬ２−１，ＡＺＬ２−２・・・、が配されている。これらの走査線はそれぞれ、画素アレイ部２０においてマトリクス配置された画素回路１０のｍ行分だけ配される。
走査線ＷＳＬ（ＷＳＬ１，ＷＳＬ２・・・）はライトスキャナ１４により選択駆動される。
走査線ＤＳＬ（ＤＳＬ１，ＤＳＬ２・・・）はドライブスキャナ１５により選択駆動される。
走査線ＡＺＬ１（ＡＺＬ１−１，ＡＺＬ１−２・・・）は第１ＡＺスキャナ１２により選択駆動される。
走査線ＡＺＬ２（ＡＺＬ２−１，ＡＺＬ２−２・・・）は第２ＡＺスキャナ１３により選択駆動される。
ドライブスキャナ１５、ライトスキャナ１４、第１ＡＺスキャナ１２、第２ＡＺスキャナ１３は、それぞれ入力されるスタートパルスｓｐとクロックｃｋを基準として、設定された所定のタイミングで各走査線に選択パルスを与える。

図２に画素回路１０の構成を示している。なお、図２では簡略化のため、信号線ＤＴＬと走査線ＷＳＬ，ＤＳＬ，ＡＺＬ１，ＡＺＬ２が交差する部分に配される１つの画素回路１０のみを示している。
この画素回路１０は、発光素子である有機ＥＬ素子１と、１個の保持容量Ｃ１と、サンプリングトランジスタＴ１、ドライブトランジスタＴ５、スイッチングトランジスタＴ３、第１の検知トランジスタＴ２、第２の検知トランジスタＴ４からなる５個の薄膜トランジスタ（ＴＦＴ）とで構成されている。サンプリングトランジスタＴ１、ドライブトランジスタＴ５、第１の検知トランジスタＴ２、第２の検知トランジスタＴ４はｎチャネルＴＦＴとされ、スイッチングトランジスタＴ３はｐチャネルＴＦＴとされている。

保持容量Ｃ１は、一方の端子がドライブトランジスタＴ５のソースに接続され、他方の端子が同じくドライブトランジスタＴ５のゲートに接続されている。図では、ドライブトランジスタＴ５のソースノードをＢ点、ドライブトランジスタＴ５のゲートノードをＡ点として示している。従って保持容量Ｃ１はＡ点−Ｂ点間に接続されていることになる。
画素回路１０の発光素子は例えばダイオード構造の有機ＥＬ素子１とされ、アノードとカソードを備えている。有機ＥＬ素子１のアノードはドライブトランジスタＴ５のソース（Ｂ点）に接続され、カソードは所定のカソード電位Ｖｃａｔに接続されている。

第１の検知トランジスタＴ２は、そのソースが第１の固定電位Ｖｓｓ１に接続され、そのドレインがドライブトランジスタＴ５のゲート（Ａ点）に接続され、そのゲートは走査線ＡＺＬ１に接続されている。
第２の検知トランジスタＴ４は、そのソースが第２の固定電位Ｖｓｓ２に接続され、そのドレインがドライブトランジスタＴ５のソース（Ｂ点）に接続され、ゲートが走査線ＡＺＬ２に接続されている。
サンプリングトランジスタＴ１は、その一端が信号線ＤＴＬに接続され、他端がドライブトランジスタＴ５のゲート（Ａ点）に接続され、そのゲートが走査線ＷＳＬに接続されている。
スイッチングトランジスタＴ３は、そのドレインが電源電位Ｖｃｃに接続され、そのソースがドライブトランジスタＴ５のドレインに接続され、そのゲートが走査線ＤＳＬに接続されている。

サンプリングトランジスタＴ１は走査線ＷＳＬによってライトスキャナ１４から与えられる走査パルスＷＳによって選択されたときに動作し、信号線ＤＴＬからの入力信号Ｖｓｉｇをサンプリングして保持容量Ｃ１に保持させる。
ドライブトランジスタＴ５は、保持容量Ｃ１に保持された信号電位に応じて有機ＥＬ素子１を電流駆動する。
スイッチングトランジスタＴ３は走査線ＤＳＬによってドライブスキャナ１５から与えられる走査パルスＤＳによって選択されたときに導通して電源電位ＶｃｃからドライブトランジスタＴ５に電流を供給する。
第１の検知トランジスタＴ２は、走査線ＡＺＬ１によって第１ＡＺスキャナ１２から与えられる走査パルスＡＺ１によって所定のタイミングで選択され導通される。
第２の検知トランジスタＴ４は、走査線ＡＺＬ２によって第２ＡＺスキャナ１３から与えられる走査パルスＡＺ２によって所定のタイミングで選択され導通される。

第１，第２の検知トランジスタＴ２，Ｔ４の動作により、有機ＥＬ素子１の電流駆動に先立ってドライブトランジスタＴ５の閾値電圧Ｖｔｈを検知し、あらかじめその影響をキャンセルする為に該検知した閾値電圧を保持容量Ｃ１に保持する動作（閾値検出動作）が実行される。
またサンプリングトランジスタＴ１とスイッチングトランジスタＴ３が共に導通している期間に、ドライブトランジスタＴ５の移動度のバラツキに対する補正動作が行われる。

なお固定電位Ｖｓｓ２は、固定電位Ｖｓｓ１からドライブトランジスタＴ５の閾値電圧Ｖｔｈを差し引いたレベルよりも低く設定されている。すなわち、Ｖｓｓ２＜Ｖｓｓ１−Ｖｔｈである。
また固定電位Ｖｓｓ２は、有機ＥＬ素子１の閾値電圧Ｖｅｌと、カソード電位Ｖｃａｔの和より小さく設定されている（Ｖｓｓ２＜Ｖｔｈｅｌ＋Ｖｃａｔ）。

図３により画素回路１０の動作を説明する。
図３には走査線ＤＳＬ、ＷＳＬ、ＡＺＬ１、ＡＺＬ２で与えられる走査パルスＤＳ、ＷＳ、ＡＺ１，ＡＺ２のタイミングチャートを示している。これは上記構成からわかるように、それぞれスイッチングトランジスタＴ３、サンプリングトランジスタＴ１、検知トランジスタＴ２、検知トランジスタＴ４のオン／オフタイミングとなる。
また図３にはＡ点電位、Ｂ点電位の変動も示している。

図３のタイミングチャートにおける時点ｔｍ０〜ｔｍ８は、発光素子である有機ＥＬ素子１が発光駆動される１サイクル、例えば画像表示の１フレーム期間となる。１フレーム期間は、有機ＥＬ素子１の非発光期間と発光期間から成り、例えば時点ｔｍ０が、前回の１フレームの終了タイミング、かつ今回の１フレームの開始タイミングとしている。

図３の時点ｔｍ０に至るまでの期間、つまり前のフレームの終了直前の期間では、走査線パルスＤＳ，ＷＳ，ＡＺ１，ＡＺ２がローレベルである。従って、ｐチャネルのスイッチングトランジスタＴ３がオン状態にある一方、サンプリングトランジスタＴ１、及び検知トランジスタＴ２，Ｔ４はオフ状態にある。
このときドライブトランジスタＴ５は保持容量Ｃ１に保持されている電位に応じて駆動電流を流し、有機ＥＬ素子１を発光させている。このときドライブトランジスタＴ５のソース電位（Ｂ点電位）は所定の動作点に保持されている。
ドライブトランジスタＴ５のソースは電源Ｖｃｃに接続されており、常に飽和領域で動作するように設定されているため、ドライブトランジスタＴ５は定電流源として機能し、有機ＥＬ素子１に流れる電流ＩｄｓはドライブトランジスタＴ５のゲート・ソース間電圧Ｖｇｓに応じて、
Ｉｄｓ＝（１／２）・μ・（Ｗ／Ｌ）・Ｃｏｘ・（Ｖｇｓ−Ｖｔｈ）² ・・・（式１）
となる。但し、Ｉｄｓは飽和領域で動作するトランジスタのドレイン・ソース間に流れる電流、μは移動度、Ｗはチャネル幅、Ｌはチャネル長、Ｃｏｘはゲート容量、ＶｔｈはドライブトランジスタＴ５の閾値電圧を表わしている。

時点ｔｍ０から１フレーム期間が開始される。このとき、走査パルスＤＳがハイレベルに立ち上がる。これによってスイッチングトランジスタＴ３がオフとされ、有機ＥＬ素子１への電流供給が停止されて非発光期間となる。
時点ｔｍ１で走査パルスＡＺ２がハイレベルに立ち上がる。これにより検知トランジスタＴ４が導通され、Ｂ点電位が固定電位Ｖｓｓ２まで下がる。
さらに時点ｔｍ２で走査パルスＡＺ１がハイレベルに立ち上がる。これにより検知トランジスタＴ２が導通され、Ａ点電位は固定電位Ｖｓｓ１まで下がる。

なお上記のように固定電位Ｖｓｓ２は、固定電位Ｖｓｓ１からドライブトランジスタＴ５の閾値電圧Ｖｔｈを差し引いたレベルよりも低く設定されているため、ドライブトランジスタＴ５はオン状態を維持する。
また、有機ＥＬ素子１にかかる電圧Ｖｅｌ（＝Ｂ点電位）が、有機ＥＬ素子１の閾値電圧Ｖｔｈｅｌとカソード電圧Ｖｃａｔの和より小さくなるように固定電位Ｖｓｓ１、Ｖｓｓ２の電圧値が設定されているため、有機ＥＬ素子１には電流は流れず、従って非発光状態を維持する。

その後、走査パルスＡＺ２がローレベルに立ち下げられ、検知トランジスタＴ４がオフとされた後、時点ｔｍ３で走査パルスＤＳが立ち下げられ、スイッチングトランジスタＴ３がオンとされる。
このときドライブトランジスタＴ５を流れるドレイン電流により、Ｂ点電位は上昇していき、一定時間経過後、ドライブトランジスタＴ５のゲート・ソース間電圧Ｖｇｓは閾値電圧Ｖｔｈをとる。このとき有機ＥＬ素子１にかかる電圧Ｖｅｌ＝Ｖｓｓ１−Ｖｔｈ≦Ｖｃａｔ＋Ｖｔｈｅｌとなっている。
このときに、Ａ点−Ｂ点間に現われた電位差Ｖｔｈ（即ちドライブトランジスタＴ５の閾値電圧）は保持容量Ｃ１に保持されることになる。
このように閾値検出動作として、検知トランジスタＴ２，Ｔ４が走査パルスＡＺ１，ＡＺ２によってそれぞれ適切なタイミングで選択されたて動作することで、ドライブトランジスタＴ５の閾値電圧Ｖｔｈを検知し、これを保持容量Ｃ１に保持する。
これはドライブトランジスタＴ５の閾値変動に対する補正のための動作となる。
時点ｔｍ４で走査パルスＤＳがハイレベルとされ、スイッチングトランジスタＴ３がオフとされて閾値検出期間（Ｖｔｈ補正期間）を終える。その後、走査パルスＡＺ１もローレベルとされ、検知トランジスタＴ２がオフとされる。

時点ｔｍ５では、走査パルスＷＳがハイレベルとされ、サンプリングトランジスタＴ１がオンとされて信号線ＤＴＬからの信号電圧Ｖｓｉｇの保持容量Ｃ１への書込が行われる。これによりドライブトランジスタＴ５のゲート電圧が信号線ＤＴＬからの信号電圧Ｖｓｉｇとされる。
このとき、ドライブトランジスタＴ５のゲート・ソース間電圧Ｖｇｓは保持容量Ｃ１、有機ＥＬ素子１の寄生容量Ｃｅｌ、ドライブトランジスタＴ５の寄生容量Ｃ２によって式２のように決定される。
Ｖｇｓ＝（Ｃｅｌ／（Ｃｅｌ＋Ｃ１＋Ｃ２））・（Ｖｓｉｇ−Ｖｓｓ１）＋Ｖｔｈ
・・・（式２）
しかし、寄生容量Ｃｅｌは容量Ｃ１、Ｃ２に比べて大きいために、ドライブトランジスタＴ５のゲート・ソース間電圧Ｖｇｓは、ほぼＶｓｉｇ＋Ｖｔｈとなる。

信号線ＤＴＬからの信号電圧Ｖｓｉｇの書込が終了した時点ｔｍ６では、走査パルスＷＳをハイレベルに維持したまま、走査パルスＤＳがローレベルとされ、スイッチングトランジスタＴ３がオンとされる。
その後、時点ｔｍ７で走査パルスＷＳがローレベルとされるが、走査パルスＤＳ，ＷＳによってスイッチングトランジスタＴ３とサンプリングトランジスタＴ１が共に導通している期間が、ドライブトランジスタＴ５の移動度補正期間となる。
このとき、ドライブトランジスタＴ５の移動度に応じてＢ点電位が上昇する。即ちドライブトランジスタＴ５のソース電位は、移動度が大きければ、移動度補正期間におけるソース電位の上昇量が多く、移動度が小さければ、ソース電位の上昇量が小さい。これは結果として発光期間におけるＡ点−Ｂ点間電位差を、移動度に応じて調整する動作となる。

時点ｔｍ７では走査パルスＷＳがローレベルとされ、発光期間が開始される。
上記の式１から明らかな様に、飽和領域ではドライブトランジスタＴ５のドレイン電流Ｉｄｓはゲート・ソース間電圧Ｖｇｓによって制御されるが、保持容量Ｃ１の作用によりドライブトランジスタＴ５のゲート・ソース間電圧Ｖｇｓ（＝Ｖｓｉｇ＋Ｖｔｈ）は一定であるので、ドライブトランジスタＴ５は一定電流を有機ＥＬ素子１に流す定電流源として動作する。
これによりＢ点の電位は有機ＥＬ素子１に電流が流れる電圧まで上昇し、有機ＥＬ素子１は発光する。つまり今回のフレームにおける、信号電圧Ｖｓｉｇに応じた輝度での発光期間が開始される。

以上のように画素回路１０は１フレーム期間において有機ＥＬ素子１の発光のための動作を行うが、上記のように閾値検出（時点ｔｍ３〜ｔｍ４のＶｔｈ補正期間）及び移動度補正（時点ｔｍ６〜ｔｍ７）が行われる。
各フレーム期間での非発光期間にドライブトランジスタＴ５の閾値電圧が保持容量Ｃ１に保持され、発光期間におけるゲート・ソース間電圧Ｖｇｓ＝Ｖｓｉｇ＋Ｖｔｈとされるため、経時変動によるドライブトランジスタＴ５の閾値変動や、各画素回路１０でのドライブトランジスタＴ５の閾値電圧Ｖｔｈのバラツキに関わらず、信号電位Ｖｓｉｇに応じた電流を有機ＥＬ素子１に与えることができる。つまり閾値電圧Ｖｔｈの経時変化やバラツキによっても、画面上に輝度ムラ等を発生させずに高画質を維持できる。
また、ドライブトランジスタＴ５の移動度によってもドレイン電流は変動するため、画素回路１０毎のドライブトランジスタＴ５の移動度のバラツキにより画質が低下するが、非発光期間における移動度補正により、ドライブトランジスタＴ５の移動度の大小に応じてソース電位が得られ、結果として各画素回路１０のドライブトランジスタＴ５の移動度のバラツキを吸収するようなゲート・ソース間電位に調整されるため、移動度のバラツキによる画質低下も解消される。

ところで本例の表示装置では、上述のように走査パルスＷＳ、ＤＳがオーバーラップしている期間に移動度補正を行う。つまり、移動度補正期間は、２種類の走査パルスＤＳ，ＷＳの位相差によってコントロールされる。よって、各走査パルスＷＳ，ＤＳのタイミングが重要となる。
ここで図１，図２に示したように、走査パルスＷＳを発生するライトスキャナ１４と、走査パルスＤＳを発生するドライブスキャナ１５は、画素アレイ部２０の右側の側方に配置されているが、このためドライブスキャナ１５からの走査線ＤＳＬとライトスキャナ１４からの走査線ＷＳＬは、図１に示すような配線長の差が生ずる。
図８，図９で説明したように、この配線長の差によって走査パルスＷＳと走査パルスＤＳの間で遅延時間の差が生じてしまうと、画素回路１０における正確な動作コントロールができなくなることがある。

つまり上記図３で説明した動作で言えば、走査パルスＷＳと走査パルスＤＳの間での遅延時間の差によって、移動度補正期間としての期間長が変動してしまう。
移動度補正期間は、例えば５００〜２０００ｎｓｅｃの範囲内の期間長として、例えば１００ｎｓｅｃ単位で調整され、適正な期間長とされるものである。
ここで、ドライブスキャナ１５からの走査線ＤＳＬとライトスキャナ１４からの走査線ＷＳＬの配線長の差が１０００μｍであり、各配線の幅が５μｍであるとする。そして配線のシート抵抗値が２．２Ω、ＯＮ抵抗値が５０ｋΩ、および、配線容量が５００ｆＦである場合、走査パルスＤＳ，ＷＳ間の遅延時間差は２５ｎｓｅｃ程度となる。
つまり、移動度補正期間としては１００ｎｓｅｃ単位で適切な期間長が設定されることに対して、その約１／４の時間がパルス遅延の影響を受けてしまう。これにより適切な移動度補正動作が実現できないおそれが生ずる。

そこで本例では、走査パルスＷＳ、ＤＳの遅延時間差を低減又は解消するようにしている。以下、この遅延時間差解消のための構成を説明する。
図４は、画素アレイ部２０の右側方に配置されるライトスキャナ１４とドライブスキャナ１５の構成を示している。
ライトスキャナ１４は、クロック発生部２１、シフトレジスタ部２２、ロジック部２３、レベル変換部２４、バッファ部２５を有する。クロック発生部２１からのクロックを用いてシフトレジスタ部２２から出力されたパルスが、ロジック部２３の処理に供されることで、図３に示したようなタイミングの走査パルスＷＳの波形が生成される。この波形はレベル変換部２４で、画素回路１０での動作制御のためのレベルに変換された後、バッファ部２５で波形整形されて、走査パルスＷＳとして走査線ＷＳＬに出力される。

ドライブスキャナ１５は、クロック発生部３１、シフトレジスタ部３２、ロジック部３３、レベル変換部３４、バッファ部３５を有する。クロック発生部３１からのクロックを用いてシフトレジスタ部３２から出力されたパルスが、ロジック部３３の処理に供されることで、図３に示したようなタイミングの走査パルスＤＳの波形が生成される。この波形はレベル変換部３４で、画素回路１０での動作制御のためのレベルに変換された後、バッファ部３５で波形整形されて、走査パルスＤＳとして走査線ＤＳＬに出力される。

本例の場合、ライトスキャナ１４とドライブスキャナ１５のうち、ドライブスキャナ１５が画素アレイ部２０から遠い方のスキャナとなり、図示するように走査線ＤＳＬと走査線ＷＳＬの配線長の差が生ずる。
走査パルスに対する遅延は、配線抵抗と配線容量によって生じ、配線長の差があることで走査パルスＷＳ、ＤＳ間に遅延時間差が生ずるのである。従って走査パルスＷＳ、ＤＳ間の遅延時間差を解消するためには、ドライブスキャナ１５のバッファ部３５のオン抵抗を下げることで、画素アレイ部２０から遠い方のドライブスキャナ１５からの走査パルスＤＳが、画素アレイ部２０に近いライトスキャナ１４からの走査パルスＷＳと同等の遅延時間で画素アレイ部２０に入力されるようにすればよい。

このため本例では、画素アレイ部２０の同一の側方に配置されたライトスキャナ１４、ドライブスキャナ１５について、次のように構成する。
まず画素アレイ部２０に達するまでの走査線（ＷＳＬ）の配線長が短い方の垂直スキャナ部であるライトスキャナ１４は、図５に示すように、その出力部としてのバッファ部２５が３段のバッファ回路段で構成されるようにする。３段のバッファ回路段は、各バッファ回路段でトランジスタサイズが順次大きくされている。
また画素アレイ部２０に達するまでの走査線（ＤＳＬ）の配線長が長い方の垂直スキャナ部であるドライブスキャナ１５は、図６に示すように、その出力部としてのバッファ部３５が４段のバッファ回路段で構成されるようにする。４段のバッファ回路段は、各バッファ回路段でトランジスタサイズが順次大きくされている。

まず図５のライトスキャナ１４について説明する。
上述のようにシフトレジスタ２２，ロジック部２３で、電圧ＶH−ＶL1の走査パルスＷＳ波形が生成され、これがレベル変換部２４で電圧ＶH−ＶL2の走査パルスＷＳにレベル変換される。例えば電圧ＶH＝１０Ｖ、電圧ＶL1＝０Ｖ、電圧ＶL2＝−５Ｖ等である。そしてレベル変換部２４からの−５Ｖ〜１０Ｖの走査パルスＷＳが、バッファ部２５を介して出力されるわけであるが、このバッファ部２５は、それぞれがＭＯＳプロセスで形成される２つのｐチャネルトランジスタと２つのｎチャネルトランジスタによるバッファ回路として、第１段バッファ２５Ａ、第２段バッファ２５Ｂ、第３段バッファ２５Ｃの３段のバッファ構成とされている。
そして各段では、トランジスタサイズが順次大きくなるようにしている。図５で各トランジスタに付記している例えば「６０／７」等の数値は、そのトランジスタの、Ｗ長／Ｌ長を示している（Ｗ長＝チャネル幅、Ｌ長＝チャネル長）。
第１段バッファ２５Ａは、Ｗ長＝６０、Ｌ長＝７のｐチャネルトランジスタと、Ｗ長＝５０、Ｌ長＝７のｎチャネルトランジスタで構成される。
第２段バッファ２５Ｂは、Ｗ長＝１４０、Ｌ長＝７のｐチャネルトランジスタと、Ｗ長＝６０、Ｌ長＝７のｎチャネルトランジスタで構成される。
第３段バッファ２５Ｃは、Ｗ長＝３００、Ｌ長＝７のｐチャネルトランジスタと、Ｗ長＝１００、Ｌ長＝７のｎチャネルトランジスタで構成される。

これに対してドライブスキャナ１５は図６のようになる。
上述のようにシフトレジスタ３２，ロジック部３３で、電圧ＶH−ＶL1の走査パルスＤＳ波形が生成され、これがレベル変換部３４で電圧ＶH−ＶL2の走査パルスＤＳにレベル変換される。そしてレベル変換部２４からの−５Ｖ〜１０Ｖの走査パルスＤＳが、バッファ部３５を介して出力される。このバッファ部３５は、それぞれがＭＯＳプロセスで形成される２つのｐチャネルトランジスタと２つのｎチャネルトランジスタによるバッファ回路として、第１段バッファ３５Ａ、第２段バッファ３５Ｂ、第３段バッファ３５Ｃ、第４段バッファ３５Ｄの４段のバッファ構成とされている。
そして各段では、トランジスタサイズが順次大きくなるようにしている。
第１段バッファ３５Ａは、Ｗ長＝６０、Ｌ長＝７のｐチャネルトランジスタと、Ｗ長＝５０、Ｌ長＝７のｎチャネルトランジスタで構成される。
第２段バッファ３５Ｂは、Ｗ長＝１４０、Ｌ長＝７のｐチャネルトランジスタと、Ｗ長＝６０、Ｌ長＝７のｎチャネルトランジスタで構成される。
第３段バッファ３５Ｃは、Ｗ長＝３００、Ｌ長＝７のｐチャネルトランジスタと、Ｗ長＝１００、Ｌ長＝７のｎチャネルトランジスタで構成される。
第４段バッファ３５Ｃは、Ｗ長＝５００、Ｌ長＝７のｐチャネルトランジスタと、Ｗ長＝１８０、Ｌ長＝７のｎチャネルトランジスタで構成される。

図７（ａ）（ｂ）にバッファ部３５、バッファ部２５の実際のレイアウトのイメージを示している。
図７（ｂ）に示すようにバッファ部２５は、順次トランジスタサイズが大きくされていくようにして第１段バッファ２５Ａ、第２段バッファ２５Ｂ、第３段バッファ２５Ｃが形成される。
また図７（ａ）に示すようにバッファ部３５は、順次トランジスタサイズが大きくされていくようにして第１段バッファ３５Ａ、第２段バッファ３５Ｂ、第３段バッファ３５Ｃ、第４段バッファ３５Ｄが形成される。

即ち本例では、ライトスキャナ１４のバッファ部２５よりも、ドライブスキャナ１５のバッファ部３５の方を、バッファ段数を多くし、トランジスタサイズを大きくすることで、そのＯＮ抵抗を小さくする。これにより配線長の差による配線抵抗、配線容量の差を低減又は解消することができ、結果として、画素アレイ部２０に達する走査パルスＷＳ、ＤＳの遅延量が同等となるようにしている。
走査パルスＷＳ、ＤＳの遅延量が同等となれば、走査パルスＷＳ、ＤＳの位相差によって決定される移動度補正期間が適切に制御されることになり、画素回路１０の動作が的確に行われて高品位の画像出力を行うことができる。

なお、上記例では、ドライブスキャナ１５のバッファ部３５を４段バッファ構成、ライトスキャナ１４のバッファ部２５を３段のバッファ構成としたが、これに限られず、例えばドライブスキャナ１５のバッファ部３５を３段バッファ構成、ライトスキャナ１４のバッファ部２５を２段のバッファ構成とするなどの例も考えられる。即ち配線長の差に応じて各バッファ部２５、３５の段数やトランジスタサイズが設定されればよい。

また本例ではドライブスキャナ１５が画素アレイ部２０より遠い位置に形成される例で述べたが、逆にドライブスキャナ１５が画素アレイ部２０に近い方に配置され、ライトスキャナ１４が画素アレイ部２０より遠い方に配置される場合もある。
その場合は、上記例とは逆にライトスキャナ１４のバッファ部２５を、ドライブスキャナ１５のバッファ部３５よりも多段の構成とし、出力段のトランジスタサイズが大きくなるようにすればよい。
またトランジスタサイズとしては、Ｌ長をバッファ段毎に順に大きくしても良い。

また、図１，図２で画素アレイ部２０左側方に示した２つの第１ＡＺスキャナ１２、第２ＡＺスキャナ１３についても、上記のようなバッファ部の構成を適用しても良い。
例えば図２の動作例では、走査パルスＡＺ１がハイレベルで走査パルスＡＺ２がローレベルの期間内において、走査パルスＤＳの立ち下がり、立ち上がりで閾値電圧Ｖｔｈの補正期間が制御される例としたが、走査パルスＤＳでスイッチングトランジスタＴ３を導通させた状態で走査パルスＡＺ２を立ち下げることで閾値電圧Ｖｔｈ補正期間を開始させ、走査パルスＡＺ１を立ち下げることで閾値電圧Ｖｔｈ補正期間を終了させる動作例も考えられる。すると走査パルスＡＺ１、ＡＺ２の位相差で閾値電圧Ｖｔｈ補正期間が規定されることになるが、その場合、走査線ＡＺＬ１，ＡＺＬ２についての画素アレイ部２０に達する配線長の差による走査パルスＡＺ１、ＡＺ２の遅延時間差が画素回路１０の動作に影響する。
従って、例えば図１，図２のように第２ＡＺスキャナ１３が画素アレイ部２０に対して遠い方であるとすると、第２ＡＺスキャナ１３のバッファ部を、第１ＡＺスキャナ１２のバッファ部よりも多段構成で出力段のトランジスタサイズを大きくするようにすればよい。

また、上記例では画素アレイ部２０の一側方に２つの垂直スキャナ部（例えばドライブスキャナ１５とライトスキャナ１４）が配置される例で述べたが、画素アレイ部２０の一側方に３以上の垂直スキャナ部が設けられる場合に、それぞれの配線長の差に応じて各垂直スキャナ部のバッファ部の構成を設定し、走査パルスの遅延時間差が解消されるようにすることは当然に考えられる。

本発明の実施の形態の表示装置のブロック図である。実施の形態の表示装置の画素回路の回路図である。実施の形態の画素回路の動作の説明図である。実施の形態のライトスキャナ及びドライブスキャナの構成のブロック図である。実施の形態のライトスキャナのバッファ回路構成の説明図である。実施の形態のドライブスキャナのバッファ回路構成の説明図である。実施の形態のドライブスキャナ、ライトスキャナのバッファ部のレイアウトイメージの説明図である。有機ＥＬ表示装置の構成の説明図である。走査パルスの遅延差の説明図である。

符号の説明

１有機ＥＬ素子、１０画素回路、１１水平セレクタ、１２第１ＡＺスキャナ、１３第２ＡＺスキャナ、１４ライトスキャナ、１５ドライブスキャナ、２５，３５バッファ部、Ｃ１保持容量、Ｔ１サンプリングトランジスタ、Ｔ２，Ｔ４検知トランジスタ、Ｔ３スイッチングトランジスタ、Ｔ５ドライブトランジスタ

Claims

画素回路がマトリクス状に配置されて成る画素アレイと、
マトリクス状に配置された上記各画素回路に発光輝度を規定する信号を印加するために、上記画素アレイ上で、列方向に配設される信号線と、
マトリクス状に配置された上記各画素回路の動作を制御するために、上記画素アレイ上で、行方向に配設される複数種類の走査線と、
上記信号線を駆動する信号線駆動部と、
上記複数種類の走査線のそれぞれを駆動する複数個の垂直スキャナ部と、
を備えるとともに、
上記複数個の垂直スキャナ部のうちで、上記画素アレイの同一の側方に該画素アレイから順次遠ざかるように配置された２以上の垂直スキャナ部については、
上記画素アレイに達するまでの走査線の配線長が短い方の垂直スキャナ部は、その出力部がｘ段（ｘは１以上）のバッファ回路段で構成され、
上記画素アレイに達するまでの走査線の配線長が長い方の垂直スキャナ部は、該垂直スキャナ部から出力された走査パルスが上記画素アレイに入力されるまでの時間と上記配線長が短い方の垂直スキャナ部から出力された走査パルスが上記画素アレイに入力されるまでの時間とが同等になるように、オン抵抗を下げる構成として、その出力部がｙ段（但しｙ＞ｘ）のバッファ回路段としている表示装置。
上記ｙ段のバッファ回路段は、各バッファ回路段でトランジスタサイズが順次大きくされている請求項１に記載の表示装置。
上記画素アレイに達するまでの走査線の配線長が短い方の垂直スキャナ部からの走査パルスと、
上記画素アレイに達するまでの走査線の配線長が長い方の垂直スキャナ部からの走査パルスとの位相差によって、
上記画素回路におけるドライブトランジスタの移動度補正動作の期間が決定される請求項１に記載の表示装置。