JP2007034001A - 表示装置 - Google Patents
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Abstract
【課題】画素回路で正確な回路動作が実行されるようにする。
【解決手段】
画素アレイの同一の側方に配置された2以上の垂直スキャナ部(ライトスキャナ14とドライブスキャナ15)からの各走査線について、線幅やアノード電極層との対向面積が異なる構造とされることで、配線抵抗、配線容量、配線と電極層との間の容量が調節されるようにし、配線長の差に起因する抵抗成分、容量成分の差を低減又は解消する。これにより各走査線上のパルスの遅延時間差を低減又は解消する。
【選択図】 図4
【解決手段】
画素アレイの同一の側方に配置された2以上の垂直スキャナ部(ライトスキャナ14とドライブスキャナ15)からの各走査線について、線幅やアノード電極層との対向面積が異なる構造とされることで、配線抵抗、配線容量、配線と電極層との間の容量が調節されるようにし、配線長の差に起因する抵抗成分、容量成分の差を低減又は解消する。これにより各走査線上のパルスの遅延時間差を低減又は解消する。
【選択図】 図4
Description
本発明は、信号線と複数種類の走査線が交差する部分に形成される画素回路がマトリクス状に配置されて成る表示装置であって、例えば発光素子として有機エレクトロルミネッセンス素子(有機EL素子)を用いた表示装置に関する。
上記特許文献1,2に見られるように、有機EL素子を画素に用いた画像表示装置が開発されている。有機EL素子は自発光素子であることから、例えば液晶ディスプレイに比べて画像の視認性が高く、バックライトが不要であり、応答速度が速いなどの利点を有する。又、各発光素子の輝度レベル(階調)はそれに流れる電流値によって制御可能である(いわゆる電流制御型)。
有機ELディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とがある。前者は構造が単純であるものの、大型且つ高精細のディスプレイの実現が難しいなどの問題がある為、現在はアクティブマトリクス方式の開発が盛んに行なわれている。この方式は、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子(一般には薄膜トランジスタ:TFT)によって制御するものである。
有機ELディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とがある。前者は構造が単純であるものの、大型且つ高精細のディスプレイの実現が難しいなどの問題がある為、現在はアクティブマトリクス方式の開発が盛んに行なわれている。この方式は、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子(一般には薄膜トランジスタ:TFT)によって制御するものである。
図6にアクティブマトリクス型有機EL表示装置のブロック図を示す。
この表示装置は、画素回路G11・・・Gmnとして示すように有機EL素子を発光素子とする画素回路Gがm行、n列にm×n個、マトリクス状に配列された画素アレイ部100を有する。
画素アレイ部100に対しては第1列から第n列の各列に対して信号線DTLが配設され、またこの場合、4種類の走査線がそれぞれ第1行から第m行の各行に対して配設されている。そして信号線と4種類の走査線が交差する部分に、各画素回路G11・・・Gnmがそれぞれ配置される状態となっている。
この表示装置は、画素回路G11・・・Gmnとして示すように有機EL素子を発光素子とする画素回路Gがm行、n列にm×n個、マトリクス状に配列された画素アレイ部100を有する。
画素アレイ部100に対しては第1列から第n列の各列に対して信号線DTLが配設され、またこの場合、4種類の走査線がそれぞれ第1行から第m行の各行に対して配設されている。そして信号線と4種類の走査線が交差する部分に、各画素回路G11・・・Gnmがそれぞれ配置される状態となっている。
n本の各信号線DTLは水平セレクタ101によって駆動される。具体的には各信号線には水平セレクタ101により輝度情報に応じた信号が印加され、その信号が走査線によって選択された行の各画素回路Gに供給される。
4種類の走査線としては、ライトスキャナ104によって駆動される走査線WSL、ドライブスキャナ105によって駆動される走査線DSL、第1AZ(Auto Zero)スキャナによって駆動される走査線AZL1、第2AZスキャナによって駆動される走査線AZL2がある。
この4種類の走査線が、各行に配設されており、各画素回路Gは、4本の走査線によって与えられる走査パルスに応じて所定の動作を行う。
4種類の走査線としては、ライトスキャナ104によって駆動される走査線WSL、ドライブスキャナ105によって駆動される走査線DSL、第1AZ(Auto Zero)スキャナによって駆動される走査線AZL1、第2AZスキャナによって駆動される走査線AZL2がある。
この4種類の走査線が、各行に配設されており、各画素回路Gは、4本の走査線によって与えられる走査パルスに応じて所定の動作を行う。
そして4種類の走査線によって或る行の画素回路Gが駆動されているときに、水平セレクタ101によって各信号線に信号電位が与えられることで、その行の各画素回路Gにおいて信号電位に応じた輝度の発光動作が行われる。
4種類の走査線が、各行を順次選択していくことで、1画面(1フレーム)の映像表示が行われる。
4種類の走査線が、各行を順次選択していくことで、1画面(1フレーム)の映像表示が行われる。
ところで、図6のような構成の場合、画素アレイ部100の右側方にライトスキャナ104とドライブスキャナ105が配置されるが、この場合、ドライブスキャナ105は、ライトスキャナ104よりも画素アレイ部100に遠い位置となる。
ライトスキャナ104からの走査線WSLは、ライトスキャナ104の出力端P1を基点として、画素アレイ部100内を行方向に延長され、画素アレイ部100の最も左側の列の画素回路G(G11、G21・・・Gm1)にまで達するように配設される。
またドライブスキャナ105からの走査線DSLは、ドライブスキャナ105の出力端P3を基点として、画素アレイ部100内を行方向に延長され、画素アレイ部100の最も左側の列の画素回路G(G11、G21・・・Gm1)にまで達するように配設される。
ライトスキャナ104からの走査線WSLは、ライトスキャナ104の出力端P1を基点として、画素アレイ部100内を行方向に延長され、画素アレイ部100の最も左側の列の画素回路G(G11、G21・・・Gm1)にまで達するように配設される。
またドライブスキャナ105からの走査線DSLは、ドライブスキャナ105の出力端P3を基点として、画素アレイ部100内を行方向に延長され、画素アレイ部100の最も左側の列の画素回路G(G11、G21・・・Gm1)にまで達するように配設される。
ここで図6では、画素アレイ部100の右端側の位置P2,P4を、それぞれ走査線WSLの画素入力端、走査線DSLの画素入力端としているが、走査線WSLの出力端P1と画素入力端P2の距離と、走査線DSLの出力端P3と画素入力端P4の距離の差として、走査線DSL、WSLに配線長の差が生ずることになる。
つまりライトスキャナ104から出力される走査パルスが画素アレイ部100に達するまでの距離よりも、ドライブスキャナ105から出力される走査パルスが画素アレイ部100に達するまでの距離の方が長くなる。
このようにライトスキャナ104からの走査線WSLと、ドライブスキャナ105からの走査線DSLの間で、画素アレイ部100に達するまでの配線長の差が存在することから、各走査線の走査パルスに影響を与える配線抵抗、配線容量が異なるという状況を生じさせている。
つまりライトスキャナ104から出力される走査パルスが画素アレイ部100に達するまでの距離よりも、ドライブスキャナ105から出力される走査パルスが画素アレイ部100に達するまでの距離の方が長くなる。
このようにライトスキャナ104からの走査線WSLと、ドライブスキャナ105からの走査線DSLの間で、画素アレイ部100に達するまでの配線長の差が存在することから、各走査線の走査パルスに影響を与える配線抵抗、配線容量が異なるという状況を生じさせている。
また、ライトスキャナ104、ドライブスキャナ105の上面側には、画素回路Gの発光素子である有機EL素子を構成するアノード層が形成されている。
図7に表示装置の断面構造例を示す。ガラス基板70の上面に、MOSプロセスによりTFT(薄膜トランジスタ)70が形成される。また画素回路形成のため必要な電極72が設けられる。
有機EL素子は平坦化層73の上層となるアノード層74と、カソード層76の間に有機EL75が封入されて形成される。カソード層76の上面には、順に保護膜77、封止材78、封止ガラス79が積層される。
図7に表示装置の断面構造例を示す。ガラス基板70の上面に、MOSプロセスによりTFT(薄膜トランジスタ)70が形成される。また画素回路形成のため必要な電極72が設けられる。
有機EL素子は平坦化層73の上層となるアノード層74と、カソード層76の間に有機EL75が封入されて形成される。カソード層76の上面には、順に保護膜77、封止材78、封止ガラス79が積層される。
このような層構造において、アノード層74は、図8のようにライトスキャナ104、ドライブスキャナ105、画素アレイ部100、水平セレクタ101の上面側に形成されている。
上述のように走査線DSL、WSLは、画素アレイ部100に達するまでの配線長に差があるが、その場合、走査線DSLの配線とアノード層74の間の容量と、走査線WSLの配線とアノード層74の間の容量とで違いが生ずる。
上述のように走査線DSL、WSLは、画素アレイ部100に達するまでの配線長に差があるが、その場合、走査線DSLの配線とアノード層74の間の容量と、走査線WSLの配線とアノード層74の間の容量とで違いが生ずる。
このようにライトスキャナ104、ドライブスキャナ105からの走査線WSL、DSLの間で、画素アレイ部100に達するまでの配線長の差により、配線抵抗、配線容量、アノード層74との間の容量としての差が存在すると、走査線DSLの走査パルスと走査線WSLの走査パルスとの間で、画素アレイ部100からみてパルス遅延量の差が生ずる。
例えば図9(a)のようなパルスがライトスキャナ104の出力端P1から出力されたとき、画素入力端P2では、P1−P2間の配線抵抗や容量成分で波形が鈍ることから図9(b)のように遅延が生ずる。
一方、図9(c)のようなパルスがドライブスキャナ105の出力端P3から出力されたとき、画素入力端P4では、P3−P4間の配線抵抗や容量成分の影響で図9(d)のように遅延が生ずる。そして配線長の差、つまり配線抵抗及び配線容量の差によって、図9(b)(d)を比較してわかるように、ドライブスキャナ105からのパルスの方が、遅延量が大きくなる。
各画素回路Gから見れば、走査線DSLからのパルスと、走査線WSLからのパルスは、上記の遅延量の差をもって与えられることになる。
例えば図9(a)のようなパルスがライトスキャナ104の出力端P1から出力されたとき、画素入力端P2では、P1−P2間の配線抵抗や容量成分で波形が鈍ることから図9(b)のように遅延が生ずる。
一方、図9(c)のようなパルスがドライブスキャナ105の出力端P3から出力されたとき、画素入力端P4では、P3−P4間の配線抵抗や容量成分の影響で図9(d)のように遅延が生ずる。そして配線長の差、つまり配線抵抗及び配線容量の差によって、図9(b)(d)を比較してわかるように、ドライブスキャナ105からのパルスの方が、遅延量が大きくなる。
各画素回路Gから見れば、走査線DSLからのパルスと、走査線WSLからのパルスは、上記の遅延量の差をもって与えられることになる。
ここで、各画素回路Gにおいては、走査線DSL、WSL、AZL1、AZL2の各パルスによって画素回路内部の各トランジスタがオン/オフされて必要な動作が行われるが、例えば走査線DSL、WSLのパルスの位相差によって或る動作期間が設定されるように発光駆動動作がコントロールされている場合、上記の遅延量の差が、その動作期間に影響し、正確な画素回路動作が実行できなくなる場合がある。
そこで本発明は、上記のライトスキャナ104、ドライブスキャナ105のように、画素アレイの一側方に複数の垂直スキャナ部を配置させる場合に、各垂直スキャナ部の走査パルスの遅延量の差を減少又は解消させ、画素回路の動作が正しく実行されるようにすること目的とする。
本発明の表示装置は、画素回路がマトリクス状に配置されて成る画素アレイと、マトリクス状に配置された上記各画素回路に発光輝度を規定する信号を印加するために上記画素アレイ上で列方向に配設される信号線と、マトリクス状に配置された上記各画素回路の動作を制御するために上記画素アレイ上で行方向に配設される複数種類の走査線と、上記信号線を駆動する信号線駆動部と、上記複数種類の走査線のそれぞれを駆動する複数個の垂直スキャナ部とを備える。そして、上記複数個の垂直スキャナ部のうちで、上記画素アレイの同一の側方に配置される2以上の垂直スキャナ部からの各走査線については、各垂直スキャナ部から上記画素アレイに達するまでの配線長の差に応じて、走査線上の走査パルスに影響を与える抵抗成分又は容量成分が調節された構造を備えるようにする。
例えば、上記画素アレイの同一の側方に配置される2以上の垂直スキャナ部からの各走査線については、各垂直スキャナ部から上記画素アレイに達するまでの配線長の差に応じて、異なる線幅の構造とする。
又は、上記画素アレイの同一の側方に配置される2以上の垂直スキャナ部からの各走査線については、各垂直スキャナ部から上記画素アレイに達するまでの配線長の差に応じて、走査線に対向する電極層の形成面積が異なる構造とする。上記電極層は、例えば上記画素回路の発光素子となる有機エレクトロルミネッセンス素子を形成するアノード電極層である。
例えば、上記画素アレイの同一の側方に配置される2以上の垂直スキャナ部からの各走査線については、各垂直スキャナ部から上記画素アレイに達するまでの配線長の差に応じて、異なる線幅の構造とする。
又は、上記画素アレイの同一の側方に配置される2以上の垂直スキャナ部からの各走査線については、各垂直スキャナ部から上記画素アレイに達するまでの配線長の差に応じて、走査線に対向する電極層の形成面積が異なる構造とする。上記電極層は、例えば上記画素回路の発光素子となる有機エレクトロルミネッセンス素子を形成するアノード電極層である。
このような本発明の表示装置では、画素アレイの同一の側方に配置された2以上の垂直スキャナ部(例えばライトスキャナとドライブスキャナ)からの各走査線について、線幅や電極層との対向面積が異なる構造とされることで、配線抵抗、配線容量、配線と電極層との間の容量が調節される。即ち配線長の差に起因する抵抗成分、容量成分の差による走査パルスへの影響の差を構造的に調整する。走査線上のパルスは、抵抗R×容量Cの値で遅延時間に影響するが、配線長の差による抵抗成分や容量成分の差が低減又は解消されるように抵抗成分又は容量成分を調整すれば、各走査線上のパルスの遅延時間差を低減又は解消できる。
本発明によれば、画素アレイの同一の側方に配置された2以上の垂直スキャナ部から出力される各走査パルスについて、各垂直スキャナ部と画素アレイまでの走査線の配線長の差に起因する遅延時間差を低減又は解消できる。従って、上記各垂直スキャナ部から出力される走査パルスは、遅延時間差のない(又は回路動作に影響がない程度に小さい)状態で各画素回路に供給されることになり、これによって画素回路では、走査パルスに基づく適正な回路動作を実現できるという効果がある。
以下、本発明の表示装置の第1、第2の実施の形態として、有機EL素子を用いた表示装置の例を説明する。
[第1の実施の形態]
図1に実施の形態の表示装置の構成を示す。この表示装置は後述するように、ドライブトランジスタの閾値電圧変動や移動度のバラツキに対する補償機能を備えた画素回路10を含むものである。
図1に示すように、本例の表示装置は、画素回路10がm行×n列のマトリクス状に配列された画素アレイ部20、水平セレクタ11、ドライブスキャナ15、ライトスキャナ14、第1AZスキャナ12、第2AZスキャナ11を備える。
また水平セレクタ11により選択され、輝度情報に応じた映像信号を画素回路10に対する入力信号として供給する信号線DTL1、DTL2・・・が、画素アレイ部20に対して列方向に配されている。信号線DTL1、DTL2・・・は、画素アレイ部20においてマトリクス配置された画素回路10のn列分だけ配される。
図1に実施の形態の表示装置の構成を示す。この表示装置は後述するように、ドライブトランジスタの閾値電圧変動や移動度のバラツキに対する補償機能を備えた画素回路10を含むものである。
図1に示すように、本例の表示装置は、画素回路10がm行×n列のマトリクス状に配列された画素アレイ部20、水平セレクタ11、ドライブスキャナ15、ライトスキャナ14、第1AZスキャナ12、第2AZスキャナ11を備える。
また水平セレクタ11により選択され、輝度情報に応じた映像信号を画素回路10に対する入力信号として供給する信号線DTL1、DTL2・・・が、画素アレイ部20に対して列方向に配されている。信号線DTL1、DTL2・・・は、画素アレイ部20においてマトリクス配置された画素回路10のn列分だけ配される。
また画素アレイ部20に対して、行方向に走査線WSL1,WSL2・・・、走査線DSL1,DSL2・・・、走査線AZL1−1,AZL1−2・・・、走査線AZL2−1,AZL2−2・・・、が配されている。これらの走査線はそれぞれ、画素アレイ部20においてマトリクス配置された画素回路10のm行分だけ配される。
走査線WSL(WSL1,WSL2・・・)はライトスキャナ14により選択駆動される。
走査線DSL(DSL1,DSL2・・・)はドライブスキャナ15により選択駆動される。
走査線AZL1(AZL1−1,AZL1−2・・・)は第1AZスキャナ12により選択駆動される。
走査線AZL2(AZL2−1,AZL2−2・・・)は第2AZスキャナ13により選択駆動される。
ドライブスキャナ15、ライトスキャナ14、第1AZスキャナ12、第2AZスキャナ13は、それぞれ入力されるスタートパルスspとクロックckを基準として、設定された所定のタイミングで各走査線に選択パルスを与える。
走査線WSL(WSL1,WSL2・・・)はライトスキャナ14により選択駆動される。
走査線DSL(DSL1,DSL2・・・)はドライブスキャナ15により選択駆動される。
走査線AZL1(AZL1−1,AZL1−2・・・)は第1AZスキャナ12により選択駆動される。
走査線AZL2(AZL2−1,AZL2−2・・・)は第2AZスキャナ13により選択駆動される。
ドライブスキャナ15、ライトスキャナ14、第1AZスキャナ12、第2AZスキャナ13は、それぞれ入力されるスタートパルスspとクロックckを基準として、設定された所定のタイミングで各走査線に選択パルスを与える。
図2に画素回路10の構成を示している。なお、図2では簡略化のため、信号線DTLと走査線WSL,DSL,AZL1,AZL2が交差する部分に配される1つの画素回路10のみを示している。
この画素回路10は、発光素子である有機EL素子1と、1個の保持容量C1と、サンプリングトランジスタT1、ドライブトランジスタT5、スイッチングトランジスタT3、第1の検知トランジスタT2、第2の検知トランジスタT4からなる5個の薄膜トランジスタ(TFT)とで構成されている。サンプリングトランジスタT1、ドライブトランジスタT5、第1の検知トランジスタT2、第2の検知トランジスタT4はnチャネルTFTとされ、スイッチングトランジスタT3はpチャネルTFTとされている。
この画素回路10は、発光素子である有機EL素子1と、1個の保持容量C1と、サンプリングトランジスタT1、ドライブトランジスタT5、スイッチングトランジスタT3、第1の検知トランジスタT2、第2の検知トランジスタT4からなる5個の薄膜トランジスタ(TFT)とで構成されている。サンプリングトランジスタT1、ドライブトランジスタT5、第1の検知トランジスタT2、第2の検知トランジスタT4はnチャネルTFTとされ、スイッチングトランジスタT3はpチャネルTFTとされている。
保持容量C1は、一方の端子がドライブトランジスタT5のソースに接続され、他方の端子が同じくドライブトランジスタT5のゲートに接続されている。図では、ドライブトランジスタT5のソースノードをB点、ドライブトランジスタT5のゲートノードをA点として示している。従って保持容量C1はA点−B点間に接続されていることになる。
画素回路10の発光素子は例えばダイオード構造の有機EL素子1とされ、アノードとカソードを備えている。有機EL素子1のアノードはドライブトランジスタT5のソース(B点)に接続され、カソードは所定のカソード電位Vcatに接続されている。
画素回路10の発光素子は例えばダイオード構造の有機EL素子1とされ、アノードとカソードを備えている。有機EL素子1のアノードはドライブトランジスタT5のソース(B点)に接続され、カソードは所定のカソード電位Vcatに接続されている。
第1の検知トランジスタT2は、そのソースが第1の固定電位Vss1に接続され、そのドレインがドライブトランジスタT5のゲート(A点)に接続され、そのゲートは走査線AZL1に接続されている。
第2の検知トランジスタT4は、そのソースが第2の固定電位Vss2に接続され、そのドレインがドライブトランジスタT5のソース(B点)に接続され、ゲートが走査線AZL2に接続されている。
サンプリングトランジスタT1は、その一端が信号線DTLに接続され、他端がドライブトランジスタT5のゲート(A点)に接続され、そのゲートが走査線WSLに接続されている。
スイッチングトランジスタT3は、そのドレインが電源電位Vccに接続され、そのソースがドライブトランジスタT5のドレインに接続され、そのゲートが走査線DSLに接続されている。
第2の検知トランジスタT4は、そのソースが第2の固定電位Vss2に接続され、そのドレインがドライブトランジスタT5のソース(B点)に接続され、ゲートが走査線AZL2に接続されている。
サンプリングトランジスタT1は、その一端が信号線DTLに接続され、他端がドライブトランジスタT5のゲート(A点)に接続され、そのゲートが走査線WSLに接続されている。
スイッチングトランジスタT3は、そのドレインが電源電位Vccに接続され、そのソースがドライブトランジスタT5のドレインに接続され、そのゲートが走査線DSLに接続されている。
サンプリングトランジスタT1は走査線WSLによってライトスキャナ14から与えられる走査パルスWSによって選択されたときに動作し、信号線DTLからの入力信号Vsigをサンプリングして保持容量C1に保持させる。
ドライブトランジスタT5は、保持容量C1に保持された信号電位に応じて有機EL素子1を電流駆動する。
スイッチングトランジスタT3は走査線DSLによってドライブスキャナ15から与えられる走査パルスDSによって選択されたときに導通して電源電位VccからドライブトランジスタT5に電流を供給する。
第1の検知トランジスタT2は、走査線AZL1によって第1AZスキャナ12から与えられる走査パルスAZ1によって所定のタイミングで選択され導通される。
第2の検知トランジスタT4は、走査線AZL2によって第2AZスキャナ13から与えられる走査パルスAZ2によって所定のタイミングで選択され導通される。
ドライブトランジスタT5は、保持容量C1に保持された信号電位に応じて有機EL素子1を電流駆動する。
スイッチングトランジスタT3は走査線DSLによってドライブスキャナ15から与えられる走査パルスDSによって選択されたときに導通して電源電位VccからドライブトランジスタT5に電流を供給する。
第1の検知トランジスタT2は、走査線AZL1によって第1AZスキャナ12から与えられる走査パルスAZ1によって所定のタイミングで選択され導通される。
第2の検知トランジスタT4は、走査線AZL2によって第2AZスキャナ13から与えられる走査パルスAZ2によって所定のタイミングで選択され導通される。
第1,第2の検知トランジスタT2,T4の動作により、有機EL素子1の電流駆動に先立ってドライブトランジスタT5の閾値電圧Vthを検知し、あらかじめその影響をキャンセルする為に該検知した閾値電圧を保持容量C1に保持する動作(閾値検出動作)が実行される。
またサンプリングトランジスタT1とスイッチングトランジスタT3が共に導通している期間に、ドライブトランジスタT5の移動度のバラツキに対する補正動作が行われる。
またサンプリングトランジスタT1とスイッチングトランジスタT3が共に導通している期間に、ドライブトランジスタT5の移動度のバラツキに対する補正動作が行われる。
なお固定電位Vss2は、固定電位Vss1からドライブトランジスタT5の閾値電圧Vthを差し引いたレベルよりも低く設定されている。すなわち、Vss2<Vss1−Vthである。
また固定電位Vss2は、有機EL素子1の閾値電圧Velと、カソード電位Vcatの和より小さく設定されている(Vss2<Vthel+Vcat)。
また固定電位Vss2は、有機EL素子1の閾値電圧Velと、カソード電位Vcatの和より小さく設定されている(Vss2<Vthel+Vcat)。
図3により画素回路10の動作を説明する。
図3には走査線DSL、WSL、AZL1、AZL2で与えられる走査パルスDS、WS、AZ1,AZ2のタイミングチャートを示している。これは上記構成からわかるように、それぞれスイッチングトランジスタT3、サンプリングトランジスタT1、検知トランジスタT2、検知トランジスタT4のオン/オフタイミングとなる。
また図3にはA点電位、B点電位の変動も示している。
図3には走査線DSL、WSL、AZL1、AZL2で与えられる走査パルスDS、WS、AZ1,AZ2のタイミングチャートを示している。これは上記構成からわかるように、それぞれスイッチングトランジスタT3、サンプリングトランジスタT1、検知トランジスタT2、検知トランジスタT4のオン/オフタイミングとなる。
また図3にはA点電位、B点電位の変動も示している。
図3のタイミングチャートにおける時点tm0〜tm8は、発光素子である有機EL素子1が発光駆動される1サイクル、例えば画像表示の1フレーム期間となる。1フレーム期間は、有機EL素子1の非発光期間と発光期間から成り、例えば時点tm0が、前回の1フレームの終了タイミング、かつ今回の1フレームの開始タイミングとしている。
図3の時点tm0に至るまでの期間、つまり前のフレームの終了直前の期間では、走査線パルスDS,WS,AZ1,AZ2がローレベルである。従って、pチャネルのスイッチングトランジスタT3がオン状態にある一方、サンプリングトランジスタT1、及び検知トランジスタT2,T4はオフ状態にある。
このときドライブトランジスタT5は保持容量C1に保持されている電位に応じて駆動電流を流し、有機EL素子1を発光させている。このときドライブトランジスタT5のソース電位(B点電位)は所定の動作点に保持されている。
ドライブトランジスタT5のソースは電源Vccに接続されており、常に飽和領域で動作するように設定されているため、ドライブトランジスタT5は定電流源として機能し、有機EL素子1に流れる電流IdsはドライブトランジスタT5のゲート・ソース間電圧Vgsに応じて、
Ids=(1/2)・μ・(W/L)・Cox・(Vgs−Vth)2 ・・・(式1)
となる。但し、Idsは飽和領域で動作するトランジスタのドレイン・ソース間に流れる電流、μは移動度、Wはチャネル幅、Lはチャネル長、Coxはゲート容量、VthはドライブトランジスタT5の閾値電圧を表わしている。
このときドライブトランジスタT5は保持容量C1に保持されている電位に応じて駆動電流を流し、有機EL素子1を発光させている。このときドライブトランジスタT5のソース電位(B点電位)は所定の動作点に保持されている。
ドライブトランジスタT5のソースは電源Vccに接続されており、常に飽和領域で動作するように設定されているため、ドライブトランジスタT5は定電流源として機能し、有機EL素子1に流れる電流IdsはドライブトランジスタT5のゲート・ソース間電圧Vgsに応じて、
Ids=(1/2)・μ・(W/L)・Cox・(Vgs−Vth)2 ・・・(式1)
となる。但し、Idsは飽和領域で動作するトランジスタのドレイン・ソース間に流れる電流、μは移動度、Wはチャネル幅、Lはチャネル長、Coxはゲート容量、VthはドライブトランジスタT5の閾値電圧を表わしている。
時点tm0から1フレーム期間が開始される。このとき、走査パルスDSがハイレベルに立ち上がる。これによってスイッチングトランジスタT3がオフとされ、有機EL素子1への電流供給が停止されて非発光期間となる。
時点tm1で走査パルスAZ2がハイレベルに立ち上がる。これにより検知トランジスタT4が導通され、B点電位が固定電位Vss2まで下がる。
さらに時点tm2で走査パルスAZ1がハイレベルに立ち上がる。これにより検知トランジスタT2が導通され、A点電位は固定電位Vss1まで下がる。
時点tm1で走査パルスAZ2がハイレベルに立ち上がる。これにより検知トランジスタT4が導通され、B点電位が固定電位Vss2まで下がる。
さらに時点tm2で走査パルスAZ1がハイレベルに立ち上がる。これにより検知トランジスタT2が導通され、A点電位は固定電位Vss1まで下がる。
なお上記のように固定電位Vss2は、固定電位Vss1からドライブトランジスタT5の閾値電圧Vthを差し引いたレベルよりも低く設定されているため、ドライブトランジスタT5はオン状態を維持する。
また、有機EL素子1にかかる電圧Vel(=B点電位)が、有機EL素子1の閾値電圧Vthelとカソード電圧Vcatの和より小さくなるように固定電位Vss1、Vss2の電圧値が設定されているため、有機EL素子1には電流は流れず、従って非発光状態を維持する。
また、有機EL素子1にかかる電圧Vel(=B点電位)が、有機EL素子1の閾値電圧Vthelとカソード電圧Vcatの和より小さくなるように固定電位Vss1、Vss2の電圧値が設定されているため、有機EL素子1には電流は流れず、従って非発光状態を維持する。
その後、走査パルスAZ2がローレベルに立ち下げられ、検知トランジスタT4がオフとされた後、時点tm3で走査パルスDSが立ち下げられ、スイッチングトランジスタT3がオンとされる。
このときドライブトランジスタT5を流れるドレイン電流により、B点電位は上昇していき、一定時間経過後、ドライブトランジスタT5のゲート・ソース間電圧Vgsは閾値電圧Vthをとる。このとき有機EL素子1にかかる電圧Vel=Vss1−Vth≦Vcat+Vthelとなっている。
このときに、A点−B点間に現われた電位差Vth(即ちドライブトランジスタT5の閾値電圧)は保持容量C1に保持されることになる。
このように閾値検出動作として、検知トランジスタT2,T4が走査パルスAZ1,AZ2によってそれぞれ適切なタイミングで選択されたて動作することで、ドライブトランジスタT5の閾値電圧Vthを検知し、これを保持容量C1に保持する。
これはドライブトランジスタT5の閾値変動に対する補正のための動作となる。
時点tm4で走査パルスDSがハイレベルとされ、スイッチングトランジスタT3がオフとされて閾値検出期間(Vth補正期間)を終える。その後、走査パルスAZ1もローレベルとされ、検知トランジスタT2がオフとされる。
このときドライブトランジスタT5を流れるドレイン電流により、B点電位は上昇していき、一定時間経過後、ドライブトランジスタT5のゲート・ソース間電圧Vgsは閾値電圧Vthをとる。このとき有機EL素子1にかかる電圧Vel=Vss1−Vth≦Vcat+Vthelとなっている。
このときに、A点−B点間に現われた電位差Vth(即ちドライブトランジスタT5の閾値電圧)は保持容量C1に保持されることになる。
このように閾値検出動作として、検知トランジスタT2,T4が走査パルスAZ1,AZ2によってそれぞれ適切なタイミングで選択されたて動作することで、ドライブトランジスタT5の閾値電圧Vthを検知し、これを保持容量C1に保持する。
これはドライブトランジスタT5の閾値変動に対する補正のための動作となる。
時点tm4で走査パルスDSがハイレベルとされ、スイッチングトランジスタT3がオフとされて閾値検出期間(Vth補正期間)を終える。その後、走査パルスAZ1もローレベルとされ、検知トランジスタT2がオフとされる。
時点tm5では、走査パルスWSがハイレベルとされ、サンプリングトランジスタT1がオンとされて信号線DTLからの信号電圧Vsigの保持容量C1への書込が行われる。これによりドライブトランジスタT5のゲート電圧が信号線DTLからの信号電圧Vsigとされる。
このとき、ドライブトランジスタT5のゲート・ソース間電圧Vgsは保持容量C1、有機EL素子1の寄生容量Cel、ドライブトランジスタT5の寄生容量C2によって式2のように決定される。
Vgs=(Cel/(Cel+C1+C2))・(Vsig−Vss1)+Vth
・・・(式2)
しかし、寄生容量Celは容量C1、C2に比べて大きいために、ドライブトランジスタT5のゲート・ソース間電圧Vgsは、ほぼVsig+Vthとなる。
このとき、ドライブトランジスタT5のゲート・ソース間電圧Vgsは保持容量C1、有機EL素子1の寄生容量Cel、ドライブトランジスタT5の寄生容量C2によって式2のように決定される。
Vgs=(Cel/(Cel+C1+C2))・(Vsig−Vss1)+Vth
・・・(式2)
しかし、寄生容量Celは容量C1、C2に比べて大きいために、ドライブトランジスタT5のゲート・ソース間電圧Vgsは、ほぼVsig+Vthとなる。
信号線DTLからの信号電圧Vsigの書込が終了した時点tm6では、走査パルスWSをハイレベルに維持したまま、走査パルスDSがローレベルとされ、スイッチングトランジスタT3がオンとされる。
その後、時点tm7で走査パルスWSがローレベルとされるが、走査パルスDS,WSによってスイッチングトランジスタT3とサンプリングトランジスタT1が共に導通している期間が、ドライブトランジスタT5の移動度補正期間となる。
このとき、ドライブトランジスタT5の移動度に応じてB点電位が上昇する。即ちドライブトランジスタT5のソース電位は、移動度が大きければ、移動度補正期間におけるソース電位の上昇量が多く、移動度が小さければ、ソース電位の上昇量が小さい。これは結果として発光期間におけるA点−B点間電位差を、移動度に応じて調整する動作となる。
その後、時点tm7で走査パルスWSがローレベルとされるが、走査パルスDS,WSによってスイッチングトランジスタT3とサンプリングトランジスタT1が共に導通している期間が、ドライブトランジスタT5の移動度補正期間となる。
このとき、ドライブトランジスタT5の移動度に応じてB点電位が上昇する。即ちドライブトランジスタT5のソース電位は、移動度が大きければ、移動度補正期間におけるソース電位の上昇量が多く、移動度が小さければ、ソース電位の上昇量が小さい。これは結果として発光期間におけるA点−B点間電位差を、移動度に応じて調整する動作となる。
時点tm7では走査パルスWSがローレベルとされ、発光期間が開始される。
上記の式1から明らかな様に、飽和領域ではドライブトランジスタT5のドレイン電流Idsはゲート・ソース間電圧Vgsによって制御されるが、保持容量C1の作用によりドライブトランジスタT5のゲート・ソース間電圧Vgs(=Vsig+Vth)は一定であるので、ドライブトランジスタT5は一定電流を有機EL素子1に流す定電流源として動作する。
これによりB点の電位は有機EL素子1に電流が流れる電圧まで上昇し、有機EL素子1は発光する。つまり今回のフレームにおける、信号電圧Vsigに応じた輝度での発光期間が開始される。
上記の式1から明らかな様に、飽和領域ではドライブトランジスタT5のドレイン電流Idsはゲート・ソース間電圧Vgsによって制御されるが、保持容量C1の作用によりドライブトランジスタT5のゲート・ソース間電圧Vgs(=Vsig+Vth)は一定であるので、ドライブトランジスタT5は一定電流を有機EL素子1に流す定電流源として動作する。
これによりB点の電位は有機EL素子1に電流が流れる電圧まで上昇し、有機EL素子1は発光する。つまり今回のフレームにおける、信号電圧Vsigに応じた輝度での発光期間が開始される。
以上のように画素回路10は1フレーム期間において有機EL素子1の発光のための動作を行うが、上記のように閾値検出(時点tm3〜tm4のVth補正期間)及び移動度補正(時点tm6〜tm7)が行われる。
各フレーム期間での非発光期間にドライブトランジスタT5の閾値電圧が保持容量C1に保持され、発光期間におけるゲート・ソース間電圧Vgs=Vsig+Vthとされるため、経時変動によるドライブトランジスタT5の閾値変動や、各画素回路10でのドライブトランジスタT5の閾値電圧Vthのバラツキに関わらず、信号電位Vsigに応じた電流を有機EL素子1に与えることができる。つまり閾値電圧Vthの経時変化やバラツキによっても、画面上に輝度ムラ等を発生させずに高画質を維持できる。
また、ドライブトランジスタT5の移動度によってもドレイン電流は変動するため、画素回路10毎のドライブトランジスタT5の移動度のバラツキにより画質が低下するが、非発光期間における移動度補正により、ドライブトランジスタT5の移動度の大小に応じてソース電位が得られ、結果として各画素回路10のドライブトランジスタT5の移動度のバラツキを吸収するようなゲート・ソース間電位に調整されるため、移動度のバラツキによる画質低下も解消される。
各フレーム期間での非発光期間にドライブトランジスタT5の閾値電圧が保持容量C1に保持され、発光期間におけるゲート・ソース間電圧Vgs=Vsig+Vthとされるため、経時変動によるドライブトランジスタT5の閾値変動や、各画素回路10でのドライブトランジスタT5の閾値電圧Vthのバラツキに関わらず、信号電位Vsigに応じた電流を有機EL素子1に与えることができる。つまり閾値電圧Vthの経時変化やバラツキによっても、画面上に輝度ムラ等を発生させずに高画質を維持できる。
また、ドライブトランジスタT5の移動度によってもドレイン電流は変動するため、画素回路10毎のドライブトランジスタT5の移動度のバラツキにより画質が低下するが、非発光期間における移動度補正により、ドライブトランジスタT5の移動度の大小に応じてソース電位が得られ、結果として各画素回路10のドライブトランジスタT5の移動度のバラツキを吸収するようなゲート・ソース間電位に調整されるため、移動度のバラツキによる画質低下も解消される。
ところで本例の表示装置では、上述のように走査パルスWS、DSがオーバーラップしている期間に移動度補正を行う。つまり、移動度補正期間は、2種類の走査パルスDS,WSの位相差によってコントロールされる。よって、各走査パルスWS,DSのタイミングが重要となる。
図1,図2に示したように、走査パルスWSを発生するライトスキャナ14と、走査パルスDSを発生するドライブスキャナ15は、画素アレイ部20の右側の側方に配置されている。そしてライトスキャナ14からの走査線WSLと、ドライブスキャナ15からの走査線DSLについては、画素アレイ部20に達するまでの配線として、配線長の差が生じている。
図9で説明したように、この配線長の差によって走査パルスWSと走査パルスDSに影響する抵抗成分、容量成分が異なることになると、走査パルスWS、DS間で遅延時間の差が生じてしまい、画素回路10における正確な動作コントロールができなくなることがある。
図1,図2に示したように、走査パルスWSを発生するライトスキャナ14と、走査パルスDSを発生するドライブスキャナ15は、画素アレイ部20の右側の側方に配置されている。そしてライトスキャナ14からの走査線WSLと、ドライブスキャナ15からの走査線DSLについては、画素アレイ部20に達するまでの配線として、配線長の差が生じている。
図9で説明したように、この配線長の差によって走査パルスWSと走査パルスDSに影響する抵抗成分、容量成分が異なることになると、走査パルスWS、DS間で遅延時間の差が生じてしまい、画素回路10における正確な動作コントロールができなくなることがある。
例えば上記図3で説明した動作で言えば、走査パルスWSと走査パルスDSの間での遅延時間の差によって、移動度補正期間としての期間長が変動してしまう。
移動度補正期間は、例えば500〜2000nsecの範囲内の期間長として、例えば100nsec単位で調整され、適正な期間長とされるものである。
仮に、ドライブスキャナ15からの走査線DSLとライトスキャナ14からの走査線WSLの配線長の差が1000μm程度であり、また各配線の幅が5μmであるとする。そして配線のシート抵抗値が2.2Ω、ON抵抗値が50kΩ、および、配線容量が500fFである場合、走査パルスDS,WS間の遅延時間差は25nsec程度となる。
つまり、移動度補正期間としては100nsec単位で適切な期間長が設定されることに対して、その約1/4の時間がパルス遅延の影響を受けてしまう。これにより適切な移動度補正動作が実現できないおそれが生ずる。
移動度補正期間は、例えば500〜2000nsecの範囲内の期間長として、例えば100nsec単位で調整され、適正な期間長とされるものである。
仮に、ドライブスキャナ15からの走査線DSLとライトスキャナ14からの走査線WSLの配線長の差が1000μm程度であり、また各配線の幅が5μmであるとする。そして配線のシート抵抗値が2.2Ω、ON抵抗値が50kΩ、および、配線容量が500fFである場合、走査パルスDS,WS間の遅延時間差は25nsec程度となる。
つまり、移動度補正期間としては100nsec単位で適切な期間長が設定されることに対して、その約1/4の時間がパルス遅延の影響を受けてしまう。これにより適切な移動度補正動作が実現できないおそれが生ずる。
そこで本例では、走査線WSL、DSLの配線長の差による抵抗成分、容量成分の差を構造的に調整し、走査パルスWS、DSの遅延時間差を低減するようにしている。
以下、この遅延時間差低減のための構造を説明する。
以下、この遅延時間差低減のための構造を説明する。
図4は、画素アレイ部20の右側方に配置されるライトスキャナ14とドライブスキャナ15の内部構成と走査線WSL、DSLを模式的に示している。
ライトスキャナ14は、シフトレジスタ部21、クロック供給部22、ロジック部23、レベル変換部24、バッファ部25を有する。
ドライブスキャナ15は、シフトレジスタ部31、クロック供給部32、ロジック部33、レベル変換部34、バッファ部35を有する。
ライトスキャナ14は、シフトレジスタ部21、クロック供給部22、ロジック部23、レベル変換部24、バッファ部25を有する。
ドライブスキャナ15は、シフトレジスタ部31、クロック供給部32、ロジック部33、レベル変換部34、バッファ部35を有する。
ライトスキャナ14では、シフトレジスタ部21から出力されたパルスが、ロジック部23の処理に供されることで走査パルスWSに相当する波形が生成される。クロック供給部22は、所定周波数のクロックをシフトレジスタ21に供給する。
ロジック部23ので生成されたパルス波形は、レベル変換部24で、画素回路10での動作制御に適したパルスレベルに変換される。そして当該パルスがバッファ部25で波形整形されて、ライトスキャナ14による走査パルスWSとして走査線WSLに出力される。
ロジック部23ので生成されたパルス波形は、レベル変換部24で、画素回路10での動作制御に適したパルスレベルに変換される。そして当該パルスがバッファ部25で波形整形されて、ライトスキャナ14による走査パルスWSとして走査線WSLに出力される。
ドライブスキャナ15では、シフトレジスタ部31から出力されたパルスが、ロジック部33の処理に供されることで走査パルスDSに相当する波形が生成される。クロック供給部32は、所定周波数のクロックをシフトレジスタ31に供給する。
ロジック部33で生成されたパルス波形は、レベル変換部34で、画素回路10での動作制御に適したパルスレベルに変換される。そして当該パルスがバッファ部35で波形整形されて、ドライブスキャナ15による走査パルスDSとして走査線DSLに出力される。
ロジック部33で生成されたパルス波形は、レベル変換部34で、画素回路10での動作制御に適したパルスレベルに変換される。そして当該パルスがバッファ部35で波形整形されて、ドライブスキャナ15による走査パルスDSとして走査線DSLに出力される。
ライトスキャナ14の出力端P1は、バッファ部25の出力端であり、またドライブスキャナ15の出力端P3は、バッファ部35の出力端である。各走査線WSL、DSLの画素アレイ部20での入力端をP2,P4として示している。
そして図4に示されるように、走査線WSL、DSLの配線としては、走査線WSLのP1−P2間と、走査線DSLのP3−P4間において、その線幅が異なるように形成されている。つまり、配線長が長くなる走査線DSLの方が、線幅が太くなるようにし配線抵抗を小さくしている。
走査線WSLのP1−P2間の距離をL1、P1−P2間での線幅をw1とする。
走査線DSLのP3−P4間の距離をL2、P3−P4間での線幅をw2とする。
この場合、L1:w1=L2:w2となるように線幅を設定する。
例えば走査線WSLの配線としてP1−P2間の距離L1が100μm、線幅w1が5μmであり、走査線DSLのP3−P4間の距離L2が1000μmであったとする。この場合は、走査線DSLのP3−P4間の線幅w2を50μmとする。
そして図4に示されるように、走査線WSL、DSLの配線としては、走査線WSLのP1−P2間と、走査線DSLのP3−P4間において、その線幅が異なるように形成されている。つまり、配線長が長くなる走査線DSLの方が、線幅が太くなるようにし配線抵抗を小さくしている。
走査線WSLのP1−P2間の距離をL1、P1−P2間での線幅をw1とする。
走査線DSLのP3−P4間の距離をL2、P3−P4間での線幅をw2とする。
この場合、L1:w1=L2:w2となるように線幅を設定する。
例えば走査線WSLの配線としてP1−P2間の距離L1が100μm、線幅w1が5μmであり、走査線DSLのP3−P4間の距離L2が1000μmであったとする。この場合は、走査線DSLのP3−P4間の線幅w2を50μmとする。
即ち本例では、画素アレイ部20の同一の側方に配置されるライトスキャナ14、ドライブスキャナ15からの走査線WSL、DSLについては、その配線長の差によって生ずる配線抵抗、配線容量の差を、線幅を異なるようにして調節する。つまり配線抵抗の差を低減又は解消できる構造とする。
これによって走査パルスDS,WSの遅延時間の差も低減又は解消され、結果として、走査パルスWS、DSの位相差によって決定される移動度補正期間がほぼ適切に制御されることになり、画素回路10の動作が的確に行われることになる。
これによって走査パルスDS,WSの遅延時間の差も低減又は解消され、結果として、走査パルスWS、DSの位相差によって決定される移動度補正期間がほぼ適切に制御されることになり、画素回路10の動作が的確に行われることになる。
[第2の実施の形態]
第2の実施の形態を図5で説明する。なお表示装置の全体構成及び動作は図1、図2,図3で説明したとおりである。
図5は、ライトスキャナ14、ドライブスキャナ15、水平セレクタ11、及び画素アレイ部20の上面に形成されるアノード層74を示している。このアノード層74は、図7で説明したように形成される。そして各画素回路10に対しては有機EL素子1のアノード電極となり、図2のB点に電気的に接続される。
第2の実施の形態を図5で説明する。なお表示装置の全体構成及び動作は図1、図2,図3で説明したとおりである。
図5は、ライトスキャナ14、ドライブスキャナ15、水平セレクタ11、及び画素アレイ部20の上面に形成されるアノード層74を示している。このアノード層74は、図7で説明したように形成される。そして各画素回路10に対しては有機EL素子1のアノード電極となり、図2のB点に電気的に接続される。
ドライブスキャナ15からの走査線DSLとライトスキャナ14からの走査線WSLについては上述のように配線長の差があるが、図5からわかるように、アノード層74において走査線DSLに対向する部分に非形成部分74Kを設けるようにしている。つまり平面的に見てアノード層74を切り欠いたような部分である。
走査線DSLに対して、このように非形成部分74Kを形成することで、走査線DSLがアノード層74に対向する面積は、走査線WSLがアノード層74に対向する面積よりも小さくなる。つまり配線−アノード層間の容量は、走査線DSL側の方が小さくなる。
即ち、画素アレイ部20に達するまでの配線長の長い走査線DSLの方が、走査線WSLよりも配線抵抗、配線容量は大きいものとなるが、この走査線DSL側において配線−アノード層間容量を小さくする。或いは走査線DSL側において配線−アノード層間容量を無くす。
走査線DSLに対して、このように非形成部分74Kを形成することで、走査線DSLがアノード層74に対向する面積は、走査線WSLがアノード層74に対向する面積よりも小さくなる。つまり配線−アノード層間の容量は、走査線DSL側の方が小さくなる。
即ち、画素アレイ部20に達するまでの配線長の長い走査線DSLの方が、走査線WSLよりも配線抵抗、配線容量は大きいものとなるが、この走査線DSL側において配線−アノード層間容量を小さくする。或いは走査線DSL側において配線−アノード層間容量を無くす。
P1−P2間の走査線WSLの配線抵抗をRw、容量成分(配線容量+アノード層間容量)をCwとする。
P3−P4間の走査線DSLの配線抵抗をRd、容量成分(配線容量+アノード層間容量)をCdとする。
この場合、Rw・Cw=Rd・Cdとなるように、或いはこれに近くなるように、アノード層74の各走査線DSL、WSLに対する対向面積の差を設定する。
つまり、上記のように走査線DSL側を、走査線WSL側よりも配線−アノード層間容量を小さくするか、或いは走査線DSL側の配線−アノード層間容量を無くすことで、Rw・Cw=Rd・Cd或いはこれに近い状態とし、抵抗成分や容量成分によるパルス遅延への影響を同等とする。
P3−P4間の走査線DSLの配線抵抗をRd、容量成分(配線容量+アノード層間容量)をCdとする。
この場合、Rw・Cw=Rd・Cdとなるように、或いはこれに近くなるように、アノード層74の各走査線DSL、WSLに対する対向面積の差を設定する。
つまり、上記のように走査線DSL側を、走査線WSL側よりも配線−アノード層間容量を小さくするか、或いは走査線DSL側の配線−アノード層間容量を無くすことで、Rw・Cw=Rd・Cd或いはこれに近い状態とし、抵抗成分や容量成分によるパルス遅延への影響を同等とする。
このように構造的に配線−アノード層間容量を調整することで、走査線WSL、DSLの間での抵抗成分×容量成分の差を低減又は解消すれば、走査パルスDS,WSの遅延時間の差も低減又は解消され、結果として、走査パルスWS、DSの位相差によって決定される移動度補正期間がほぼ適切に制御されることになり、画素回路10の動作が的確に行われることになる。
以上、第1、第2の実施の形態を説明してきたが、本発明としてはさらに多様な変形例が考えられる。
第1の実施の形態では走査線WSL、DSLで線幅を異なるようにして配線抵抗を調節する例として、配線長が長い走査線DSL側の線幅を太くしたが、配線長が短い走査線WSL側の線幅を細くするような手法も考えられる。
また第1の実施の形態のように線幅を異なるようにしたうえで、第2の実施の形態のようにアノード層74との対向面積を異なるようにすることも考えられる。つまり配線抵抗と配線−アノード層間容量の両方を調節して、走査パルスの遅延時間差を低減又は解消することもできる。
なお、表示装置の層構造や配線レイアウトによっては、アノード層以外の電極層が走査線に対向し、層間容量を生じさせる場合もある。そのような場合、走査線に対向する電極層の対向面積が調整されればよい。
第1の実施の形態では走査線WSL、DSLで線幅を異なるようにして配線抵抗を調節する例として、配線長が長い走査線DSL側の線幅を太くしたが、配線長が短い走査線WSL側の線幅を細くするような手法も考えられる。
また第1の実施の形態のように線幅を異なるようにしたうえで、第2の実施の形態のようにアノード層74との対向面積を異なるようにすることも考えられる。つまり配線抵抗と配線−アノード層間容量の両方を調節して、走査パルスの遅延時間差を低減又は解消することもできる。
なお、表示装置の層構造や配線レイアウトによっては、アノード層以外の電極層が走査線に対向し、層間容量を生じさせる場合もある。そのような場合、走査線に対向する電極層の対向面積が調整されればよい。
また実施の形態ではドライブスキャナ15が画素アレイ部20より遠い位置に形成される例で述べたが、逆にドライブスキャナ15が画素アレイ部20に近い方に配置され、ライトスキャナ14が画素アレイ部20より遠い方に配置される場合もある。
その場合は、ライトスキャナ14からの走査線WSLの方が配線長が長くなるため、走査線WSL側の配線を太くしたり、或いはアノード層74との対向面積を小さくするようにすればよい。
その場合は、ライトスキャナ14からの走査線WSLの方が配線長が長くなるため、走査線WSL側の配線を太くしたり、或いはアノード層74との対向面積を小さくするようにすればよい。
実施の形態では、画素アレイ部20の同一の側方に配される複数の垂直スキャナ部の例としてライトスキャナ14、ドライブスキャナ15を挙げたが、図1,図2で画素アレイ部20左側方に示した2つの第1AZスキャナ12、第2AZスキャナ13についても、構造的に抵抗成分、容量成分を調整し、パルス遅延時間差を解消するようにしてもよい。
例えば図2の動作例では、走査パルスAZ1がハイレベルで走査パルスAZ2がローレベルの期間内において、走査パルスDSの立ち下がり、立ち上がりで閾値電圧Vthの補正期間が制御される例としたが、走査パルスDSでスイッチングトランジスタT3を導通させた状態で走査パルスAZ2を立ち下げることで閾値電圧Vth補正期間を開始させ、走査パルスAZ1を立ち下げることで閾値電圧Vth補正期間を終了させる動作例も考えられる。すると走査パルスAZ1、AZ2の位相差で閾値電圧Vth補正期間が規定されることになるが、その場合、走査線AZL1,AZL2についての画素アレイ部20に達する配線長の差による走査パルスAZ1、AZ2の遅延時間差が画素回路10の動作に影響する。従って上記第1,第2の実施の形態で説明した手法で、走査パルスAZ1、AZ2の遅延時間差を低減又は解消することは有効である。
例えば図2の動作例では、走査パルスAZ1がハイレベルで走査パルスAZ2がローレベルの期間内において、走査パルスDSの立ち下がり、立ち上がりで閾値電圧Vthの補正期間が制御される例としたが、走査パルスDSでスイッチングトランジスタT3を導通させた状態で走査パルスAZ2を立ち下げることで閾値電圧Vth補正期間を開始させ、走査パルスAZ1を立ち下げることで閾値電圧Vth補正期間を終了させる動作例も考えられる。すると走査パルスAZ1、AZ2の位相差で閾値電圧Vth補正期間が規定されることになるが、その場合、走査線AZL1,AZL2についての画素アレイ部20に達する配線長の差による走査パルスAZ1、AZ2の遅延時間差が画素回路10の動作に影響する。従って上記第1,第2の実施の形態で説明した手法で、走査パルスAZ1、AZ2の遅延時間差を低減又は解消することは有効である。
また、上記例では画素アレイ部20の一側方に2つの垂直スキャナ部(例えばドライブスキャナ15とライトスキャナ14)が配置される例で述べたが、画素アレイ部20の一側方に3以上の垂直スキャナ部が設けられる場合に、それぞれの配線長の差に起因する走査パルスの遅延時間差を減少又は解消するように、各走査線配線の線幅やアノード層74との対向面積が異なるようにすればよい。
1 有機EL素子、10 画素回路、11 水平セレクタ、12 第1AZスキャナ、13 第2AZスキャナ、14 ライトスキャナ、15 ドライブスキャナ、21,31 シフトレジスタ部、22,32 クロック供給部、23,33 ロジック部、24,34 レベル変換部、25,35 バッファ部、74 アノード層、C1 保持容量、T1 サンプリングトランジスタ、T2,T4 検知トランジスタ、T3 スイッチングトランジスタ、T5 ドライブトランジスタ、WSL,DSW,AZL1,AZL2 走査線
Claims (4)
- 画素回路がマトリクス状に配置されて成る画素アレイと、
マトリクス状に配置された上記各画素回路に発光輝度を規定する信号を印加するために、上記画素アレイ上で、列方向に配設される信号線と、
マトリクス状に配置された上記各画素回路の動作を制御するために、上記画素アレイ上で、行方向に配設される複数種類の走査線と、
上記信号線を駆動する信号線駆動部と、
上記複数種類の走査線のそれぞれを駆動する複数個の垂直スキャナ部と、
を備えるとともに、
上記複数個の垂直スキャナ部のうちで、上記画素アレイの同一の側方に配置される2以上の垂直スキャナ部からの各走査線については、各垂直スキャナ部から上記画素アレイに達するまでの配線長の差に応じて、走査線上の走査パルスに影響を与える抵抗成分又は容量成分が調節された構造を備えることを特徴とする表示装置。 - 上記画素アレイの同一の側方に配置される2以上の垂直スキャナ部からの各走査線については、各垂直スキャナ部から上記画素アレイに達するまでの配線長の差に応じて、異なる線幅の構造とすることで、走査線上の走査パルスに影響を与える抵抗成分、容量成分が調節されていることを特徴とする請求項1に記載の表示装置。
- 上記画素アレイの同一の側方に配置される2以上の垂直スキャナ部からの各走査線については、各垂直スキャナ部から上記画素アレイに達するまでの配線長の差に応じて、走査線に対向する電極層の形成面積が異なる構造とすることで、走査線上の走査パルスに影響を与える容量成分が調節されていることを特徴とする請求項1に記載の表示装置。
- 上記電極層は、上記画素回路の発光素子となる有機エレクトロルミネッセンス素子を形成するアノード電極層であることを特徴とする請求項3に記載の表示装置。
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