JP3995492B2 - 液晶駆動回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、液晶駆動回路に関し、特に、LCDパネル上に形成されたポリシリコンTFTによって構成される集積回路の内部遅延量を検出し、最適な映像信号のサンプルホールド信号のタイミングを判定する位相検出回路を備える液晶駆動回路に関する。
【0002】
【従来の技術】
ポリシリコンTFT−LCDモジュールにおいて、LCDパネル上に集積回路を形成できるという利点を生かし、X方向ドライバー、Y方向ドライバー等の集積回路がパネル上に形成され、外付け部品の削減と液晶表示モジュールの小型化が実現されている。
【0003】
図5は、従来のポリシリコンTFT−LCDパネル及び、その駆動回路の構成を示す図である。1はカウンタ回路であって、基準クロック信号CLKを計数し、映像信号の1水平表示期間(1H)に対応して表示開始タイミングを指示する水平スタート信号STH、水平シフトクロック信号CKH、映像信号R、G、Bをサンプルホールドするためのサンプルホールド信号SHR、SHG、SHBが出力される。2はサンプルホールド回路であって、ラッチ21〜25で構成され、サンプルホールド信号SHR、SHG及びSHBに応じて、映像信号R、G、Bが順次サンプリングされるとともに、そのサンプリングされた映像信号が同時に信号ROUT、GOUT及びBOUTとして出力される。3はLCDパネルモジュールであって、水平スタート信号STHを水平シフトクロック信号CKHに応じてシフトするシフトレジスタ回路31がポリシリコンTFTによって構成される。そして、シフトレジスタ回路31では、水平シフトクロック信号CKHに応じて水平スタート信号STHをシフトし、表示部の画素に映像信号ROUT、GOUT及びBOUTを書き込ませる書き込み信号が信号a、b・・・順次出力される。そして、表示部32では、例えば、信号aに対応する画素Ra、Ga及びBaに映像信号ROUT、GOUT及びBOUTが同時に書き込まれる。次に、シフトレジスタ回路31から書き込み信号bが出力されると、表示部32では、画素Ra、Ga及びBaの次の画素位置の画素Rb、Gb及びBbに映像信号ROUT、GOUT及びBOUTが書き込まれる。このようにして、順次水平方向の画素に対して映像信号ROUT、GOUT及びBOUTが書き込まれることにより映像の表示が行なわれる。
【0004】
図6は、サンプルホールド回路2の動作を説明するための図である。サンプルホールド回路2では、図6ア、イ、ウに示すように映像信号R、信号G、信号Bが順次入力される。そして、サンプルホールド信号SHRのHレベルパスルが図6カに示すように入力されると、例えば、信号R1がラッチ21でサンプリングされる。次に、サンプルホールド信号SHGのHレベルパスルが図6キに示すように入力されると、信号G1がラッチ22でサンプリングされる。そして、サンプルホールド信号SHBのHレベルパルスが図6クに示すように入力されると、信号B1がラッチ35でサンプリングされると供に、ラッチ21及び22でサンプリングされた信号R1及びG1がラッチ33及び34にサンプリングされる。これにより、ラッチ33〜35では、サンプリングされた信号R1、G1、及びB1が図6ケ、コ、サに示すように同時に出力信号ROUT、GOUT及びBOUTとして出力される。また、シフトレジスタ回路31では、水平スタート信号STHが信号CKHに応じてシフトされ、例えば、図6のd点において、書き込み信号aが出力されると、表示部32の水平方向のRGB各ドット1組で構成される1画素に対して、例えば、画素Ra、Ga及びBaにd点の映像データR1、G1及びB1である信号ROUT、GOUT及びBOUTが書き込まれる。なお、シフトレジスタ回路31では、図6に示すように信号CKHの立ち上がり及び立ち下がりに応じて水平スタート信号STHが順次シフトされ、シフト量に対応した水平方向の画素に順次信号ROUT、GOUT及びBOUTが書き込まれる。
【0005】
ところで、低温で形成されたポリシリコンTFTの動作周波数は、一般的に、3MHz程度である。そして、液晶パネルの水平方向の画素数は、高解像度化に伴い、520画素以上が要求されている。ここで、TV放送の水平周波数は、周知のようにNTSC方式においては、約15.7KHzであり、その1水平期間の水平同期期間を除いた映像表示領域期間は、50μsec程度より短い期間となる。その映像データの表示を水平画素の520画素以上の液晶パネルに対応するには、映像信号R、G、Bを順次書き込むための画素クロックは、例えば、11MHz以上の周波数となる。なお、画素クロックの周波数は、図3の基準クロック信号CLKの周波数に相当する。そして、X方向の520画素以上の画素数に対する表示を実現するためには、上述のように液晶パネル上で映像信号RGBの3画素を同時に書き込むことで、液晶パネル上に形成されたX方向ドライバーなどの動作速度を1/3の速度に遅くして対応している。この1/3の速度に遅くした周波数は、水平シフトクロック信号CKHの周波数である。これにより、X方向の画素数の解像度を低下させることなく、液晶パネルに入力されるRGB信号を液晶パネルの画素数に合わせて、予めサンプルホールド回路2に映像信号R、G、Bがサンプルホールドされている。
【0006】
【発明が解決しようとする課題】
しかし、ポリシリコンTFT特性において、ポリシリコン内部に存在するグレイン(結晶粒界)が小さく結晶性が悪いことや、絶縁膜界面またはグレイン境界に多くの準位が存在しキャリア障壁が高いことに起因して、TFTの移動度は低く、つまり、動作遅延が大きい。これにより、ポリシリコンTFTによって構成されるシフトレジスタ回路31の動作遅延が大きいと、上述したサンプルホールド回路2から出力される信号ROUT、GOUT及びBOUTが表示部32の画素に伝達されるタイミングに対して、シフトレジスタ回路31から出力されるLCDパネルの画素に書き込むための書き込み信号a、b、・・・の遅延したタイミングが、例えば、図6d点の書き込み信号がd’点まで遅れ、本来書き込むべき画素位置に、その次の画素位置に書き込む映像信号が書き込まれてしまうという問題が発生する。そして、この問題によって、液晶パネルの表示品位が劣化、または、解像度の低下となる。
【0007】
このため、本発明の課題は、ポリシリコンTFTによって構成される映像信号の書き込み信号を発生するシフトレジスタ回路の遅延量を検出し、その検出結果に対応した最適なタイミングでサンプルホールド回路から映像信号が表示部の画素へ出力されるサンプルホールド信号の位相タイミングを判定する位相検出回路を提供することを目的とする。
【0008】
【課題を解決するための手段】
本発明は、上記課題に鑑みてなされたものであり、その特徴とするところは、複数の映像信号をサンプルホールドするサンプルホールド回路と、第1信号を順次シフトし、シフト動作毎に駆動信号を発生するシフト回路と、液晶画面上の画素にサンプルホールドされた映像信号を液晶に表示させる液晶駆動回路において、前記シフト回路の遅延特性によって前記第1信号に生じる位相ずれを検出する位相検出回路と、前記位相検出回路の検出信号に応じて、前記遅延特性を除去するようにサンプルホールド回路のサンプルホールドタイミングを制御する制御回路とを備えることを特徴とする。
【0009】
また、前記制御回路は、複数のサンプルホールド信号の中から、前記位相検出回路の検出信号に基づいて、前記位相ずれを除去するのに適したサンプルホールド選択し、サンプルホールド回路に出力することを特徴とする。
【0010】
更に、前記位相検出回路は、複数の検出期間を設定し、前記シフト回路の出力信号の変化が、どの検出期間に入るか否かによって位相ずれを検出することを特徴とする。
【0011】
また、前記制御回路は、前記位相検出回路の検出信号を複数回検出し、その複数回検出した複数の検出信号に基づいて、前記位相ずれを除去するのに適したサンプルホールド選択し、サンプルホールド回路に出力することを特徴とする。
【0012】
更に、前記位相検出回路は水平周期毎に前記第1信号に生じる位相ずれを検出し、前記制御回路は、液晶駆動回路の電源投入後、映像表示領域以外の領域で複数の連続した水平周期の複数の検出信号に基づいて、前記複数のサンプルホールド信号の中から、前記位相ずれを除去するのに適したサンプルホールド信号を選択し、サンプルホールド回路に出力することを特徴とする。
【0013】
また、前記複数の検出期間は、前記シフト回路のシフト動作に用いるシフトクロック信号を生成する基準クロック信号の立ち上がり及び立ち下がりにそれぞれ同期した基準クロック信号の1クロック幅のパルスの複数の位相から成ることを特徴とする。
【0014】
このように、本発明によれば、LCDパネル上に形成されたポリシリコンTFTによって構成されるシフトレジスタ回路に入力される水平シフトクロック信号CKHとシフトレジスタ回路から出力される信号SHOUTとの位相差を検出することにより、シフトレジスタ回路の動作遅延量を検出し、検出結果に応じてサンプルホールド回路の映像データをサンプルホールドするタイミングを判定出力する位相検出回路を設けたので、サンプルホールド回路では最適なタイミングで映像信号をサンプリングするので、表示部の画素に画素データを書き込むための書き込み信号と画素信号との位相タイミングを確実に最適化できる。
【0015】
【発明の実施の形態】
本発明の実施の形態を図面に従って具体的に説明する。図1は、本発明の位相検出回路の構成を示す図である。図1において、10はカウンタ回路であって、基準クロック信号CLKを計数し、水平スタート信号STH、水平シフトクロック信号CKH信号を発生すると供に、映像信号をサンプルホールドするためのタイミング信号SH1〜SH6を出力する。また、カウンタ回路10では、基準クロック信号CLKの立ち上がり及び立ち下がりに同期した検出タイミング信号TA〜TF信号が、基準クロック信号CLKの3クロック分の周期で基準クロック信号CLKの1クロック幅のパルスが順次出力される。20は制御回路であって、カウンタ回路10から出力されるタイミング信号SH1〜SH6の何れかが後述する判定回路54から出力される判定出力信号に応じて映像信号R、G、Bのサンプルホールド信号SHR、SHG、SHB信号として選択出力される。30はサンプルホールド回路であって、ラッチ31〜35で構成され、制御回路20から出力されるサンプルホールド信号SHR、SHG及びSHBに応じて、映像信号R、G、Bが順次サンプリングされるとともに、そのサンプリングされた映像信号が同時に信号ROUT、GOUT及びBOUTとして出力される。40はポリシリコンTFT−LCDモジュールであって、シフトレジスタ回路41と表示画素で構成される表示部42とを備える。シフトレジスタ回路41では、カウンタ回路10から出力される水平スタート信号STHが水平シフトクロック信号CKHに応じて順次シフトされ、表示部42の画素に対する書き込み信号a、b・・・を順次出力する。また、シフトレジスタ回路41では、水平スタート信号STHが水平シフトクロック信号CKHに応じて順次シフトされ、シフトレジスタ回路41の最終段から信号SHOUTとして出力される。信号SHOUTは、水平シフトクロック信号CKHによりシフトされた水平スタート信号STHがシフトレジスタ回路41の動作遅延を含んだタイミングで出力される。なお、シフトレジスタ回路41のシフト量は、例えば、(188×3+2)CLKに設定されているものとする。また、表示部42では、シフトレジスタ回路41から順次出力される書き込み信号a、b・・・に対して、例えば、信号aが出力されると画素Ra、Ga、Baにサンプルホールド回路30から出力された信号ROUT、GOUT、BOUTが書き込まれ、映像の表示が実行される。
【0016】
50は位相検出回路であって、ラッチ回路51、第1検出回路、第2検出回路及び判定回路54で構成される。ラッチ回路51では、信号SHOUTを基準クロック信号CLKの立ち上がりに同期してラッチするとともに、ラッチした信号が信号SHOUT2として出力される。また、ラッチ回路51では、信号SHOUTが基準クロック信号CLKの立ち下がりに同期してラッチされるとともに、ラッチされた信号が信号SHOUT3として出力される。第1検出回路52では、信号SHOUT2が検出タイミング信号TA、TB、TCの何れかのパルス期間でラッチされたかを検出する。第2検出回路53では、信号SHOUT3が検出タイミング信号TD、TE、TFの何れかのパルス期間でラッチされたかを検出する。判定回路54では、第1及び第2検出回路の検出結果に応じてサンプルホールド信号のタイミング位相条件を示すパターン信号PT1〜PT6の何れかを出力する。
【0017】
次に、図1の動作を図2及び図3のタイムチャートを用いて具体的に説明する。まず、シフトレジスタ回路41の内部遅延が理想的にゼロであると、シフトレジスタ回路51のシフト量は、(188×3+2)CLKであるので、信号SHOUTは図3エに示すa点で立ち上がる。そして、このときのサンプルホールド信号のタイミング位相条件をパターン信号PT1としている。このパターン信号PT1に対応するサンプルホールド信号SHR、SHG及びSHBは、従来の駆動回路で用いているサンプルホールド信号と同一タイミングの、図3オ、キ、ケに示すタイミング信号SH1、SH3及びSH5のタイミングである。
【0018】
次に、シフトレジスタ回路41の動作遅延により、例えば、図3エに示すb点において、基準クロック信号CLKの立ち上がり近傍で出力信号SHOUTが立ち上がる場合の動作を説明するとともに、さらに図2も参照し、その立ち上がりとクロック信号CLKとの関係を参照して、動作を説明する。図2イに示すように基準クロック信号CLKの立ち上がり近傍で信号SHOUTが立ち上がると、ラッチ回路51では、基準クロック信号CLKの立ち上がりに応じて信号SHOUTがラッチされる。そして、図2イのXに示すようにクロック信号CLKの立ち上がりより信号SHOUTの立ち上がりの方が早い場合、図2ウに示すように信号SHOUT2として出力される。すると、第1検出回路52では、信号SHOUT2がタイミング信号TAのパルス期間でラッチ回路51にラッチされたことを示す信号Aが出力される。
【0019】
また、ラッチ回路51では、基準クロック信号CLKの立ち下がりに応じて信号SHOUTがラッチされる。そして、図2イのXに示すようにクロック信号CLKの立ち上がり近傍で信号SHOUTが立ち上がっているので、安定して図2クに示すように信号SHOUT3として出力される。すると、第2検出回路53では、信号SHOUT3がタイミング信号TDのパルス期間でラッチ回路51にラッチされたことを示す信号Dが出力される。
【0020】
そして、判別回路54では、検出タイミング信号TA及びTDのパルス期間において、信号SHOUTがラッチ回路51でラッチされたことを示す信号A及びDにより、信号SHOUT2よりr点〜t点の間、また、信号SHOUT3よりs点〜u点の間であるから、信号SHOUTの立ち上がりが図2のs点〜t点間の期間内で発生したことを判定するとともに、サンプルホールド信号の位相タイミング条件を示す信号PT6が図2シに示すように出力される。
【0021】
信号PT6が出力されると、制御回路20では、図4の表に示すように信号SH6、SH2及びSH4がそれぞれサンプルホールド信号SHR、SHG及びSHBとして選択され、図3ス、セ、ソの実線に示すようにサンプルホールド信号SHR、SHG及びSHBが出力される。
【0022】
このように、ポリシリコンTFTによって構成されるシフトレジスタ回路41の動作遅延量が水平クロック信号CKHと信号SHOUTとの位相差を検出することにより位相検出回路50によって判定され、シフトレジスタ回路41から出力される画素信号書き込み信号a、b・・・が発生するタイミングがサンプルホールド回路30から出力される画素信号ROUT、GOUT、BOUTが安定した状態となるようにしたので、確実に書き込み信号a、b・・・に対応する表示部42の画素位置の画素に画素信号ROUT、GOUT、BOUTが書き込むことができる。
【0023】
一方、図2イのYに示すようにクロック信号CLKの立ち上がりより信号SHOUTの立ち上がりの方が遅い場合、図2エに示すように信号SHOUT2’として出力される。すると、第1検出回路52では、信号SHOUT2’がタイミング信号TBのパルス期間でラッチ回路51にラッチされたことを示す信号Bが出力される。
【0024】
また、ラッチ回路51では、基準クロック信号CLKの立ち下がりに応じて信号SHOUTがラッチされる。そして、図2イのYに示すようにクロック信号CLKの立ち上がり近傍で信号SHOUTが立ち上がっているので、信号SHOUTは安定してラッチされ図2クに示すように信号SHOUT3として出力される。そして、第2検出回路53では、信号SHOUT3が検出タイミング信号TDのパルス期間でラッチ回路51にラッチされたことを示す信号Dが出力される。
【0025】
そして、判別回路54では、検出タイミング信号TB及びTDのパルス期間において、信号SHOUTがラッチ回路51でラッチされたことを示す信号B及びDにより、信号SHOUT2’よりt点〜v点の間、また、信号SHOUT3よりs点〜u点の間であるから、信号SHOUTの立ち上がりが図2のt点〜u点間の期間で発生したことを判定するとともに、サンプルホールド信号の位相タイミング条件を示す信号PT1が図2スの破線に示すように出力される。
【0026】
信号PT1が出力されると、制御回路20では、図4の表に示すように信号SH1、SH3及びSH5がそれぞれサンプルホールド信号SHR、SHG及びSHBとして選択され、図3ス、セ、ソの破線に示すタイミングでサンプルホールド信号SHR、SHG及びSHBが出力される。
【0027】
そして、サンプルホールド回路30では、映像信号R、G、Bがサンプルホールド信号SHR、SHG及びSHBに応じて順次サンプリングされ、そのサンプリングされた映像信号が画素信号ROUT、GOUT、BOUTとして同期化されて同時出力される。
【0028】
また、信号SHOUTの立ち上がりタイミングと、水平シフトクロック信号CKHの立ち上がりのタイミングとが概ね同一タイミングの場合、上述した位相検出動作を、例えば、連続した5水平期間というように複数回実行することにより、シフトレジスタ回路41の動作遅延をより正確に検出することができる。例えば、信号SHOUTの立ち上がりタイミングが図2イに示すt点であると、ラッチ回路51では、クロック信号CLKの立ち上がりで信号SHOUTも立ち上がっているので、信号CLKの立ち上がりで信号SHOUTをラッチするラッチ動作は、データセットアップ時間及びデータホールド時間がゼロであり、ラッチ動作を行う毎に、信号SHOUT2または信号SHOUT2’と、ラッチエラーを起す。よって、第1検出回路52では、検出動作を行う毎に、検出タイミング信号TAまたはTBのパルス期間で信号SHOUTがラッチされたことを示す信号AまたはBが出力される。
【0029】
そして、判別回路54では、検出タイミング信号TAまたはTB、且つ信号TDのパルス期間において、信号SHOUTがラッチ回路51でラッチされたことを示す信号AまたはB、且つ信号Dにより、信号SHOUT2よりr点〜t点の間または、信号SHOUT2’よりt点〜v点の間、また、信号SHOUT3よりs点〜u点の間であるから、信号SHOUTの立ち上がりが図2の概ねt点で発生したことを判定することができる。このように、信号SHOUTの立ち上がりと水平シフトクロック信号CKHの立ち上がりとのタイミングが概ね同時の場合は、サンプルホールド信号の位相タイミング条件は、パターンPT6とすれば良い。これにより、サンプルホールド信号SHR、SHG及びSHBのタイミングと、シフトレジスタ回路41から出力される書き込み信号a、b・・・のタイミングとは、図6に示すような映像信号が確実にサンプルホールドされた状態で画素に書き込まれる位相関係となり、パネル部42の画素に確実に映像信号ROUT、GOUT、BOUTを書き込むことができる。
【0030】
なお、図4に第1及び第2検出回路52および53において検出された条件に対応する、判定結果とサンプルホールド信号のタイミング位相の判定条件を示す。表において、例えば、位相検出結果が安定して、検出タイミング信号TB及びTDのパルス期間で信号SHOUT2及びSHOUT3の立ち上がりが検出されると、図2のs点〜t点間で信号SHOUTが立ち上がるので、サンプルホールド信号SHR、SHG及びSHBの最適なタイミングは図4に示すようにパターンPT1であると判定する。また、位相検出結果において、タイミング信号TBのパルス期間で安定して信号SHOUT2の立ち上がりが検出され、且つ、ラッチエラーにより検出タイミング信号TDまたはTEのパルス期間で信号SHOUT3の立ち上がりが検出されると、信号SHOUTの立ち上がりは概ねu点であるので、サンプルホールド信号SHR、SHG及びSHBの最適なタイミングは図4に示すパターンPT2であると判定する。
【0031】
このように、カウンタ回路10から水平シフトクロック信号CKHの1クロックに対して、基準クロック信号CLKの立ち上がりに同期した3相の検出タイミング信号TA〜TCと基準クロック信号CLKの立ち下がりに同期した3相の検出タイミング信号TD〜TFとの計6相の検出タイミング信号TA〜TFを用いて、第1及び第2検出回路52及び53によって、信号SHOUTと信号CKHとの位相差を検出するようにしたことにより、信号SHOUTの遅延量を確実に検出することができる。これにより、最適なタイミングのサンプルホールド信号SHR、SHG及びSHBが制御回路20から出力され、また、サンプルホールド回路30では、表示部42の画素に画素信号ROUT、GOUT及びBOUTがシフトレジスタ回路41から出力される書き込み信号a、b・・・によって書き込まれるタイミングに好適なタイミングでサンプルホールド出力される。
【0032】
なお、本発明の位相検出回路50の検出信号PT1〜PT6を制御回路で検出する動作は、液晶駆動回路の電源投入後の映像表示領域外の期間において行なわれることで、表示中にサンプルホールド信号のタイミングを切り換えることによる表示部42で表示される映像が乱れることがなく、最適なサンプルホールドタイミングのサンプルホールド信号SHR、SHG及びSHBのタイミングが制御回路20から選択出力される。
【0033】
また、水平シフトクロック信号CKHの1クロック内に基準クロック信号CLKが6クロック含まれる場合で説明したが、特に、6クロックに限定されるものではなく、基準クロック信号CLKの周波数が高く、信号CKHの1クロック内に含まれる基準クロック信号CLKの立ち上がり及び立ち下がりにそれぞれ同期した6位相以上の検出タイミング信号を作成することにより、より精度の高い水平シフトクロック信号CKHと信号SHOUTとの位相差を検出できることは言うまでもない。
【0034】
【発明の効果】
上述の如く、本発明によれば、位相検出回路50を備え、ポリシリコンTFTによって形成されたシフトレジスタ回路41の出力信号SHOUTとシフトクロック信号CKHとの位相差を検出し、サンプルホールド回路30の最適なサンプルホールド動作を行うタイミングを判定し、制御回路20では、その判定結果に応じてサンプルホールド信号SHR、SHG及びSHBが出力されるので、LCDパネルの水平方向の表示画素位置に対応した画素信号が書き込め、画素信号の誤書き込みによる解像度の低下を確実に防止できるという有利な効果が得られる。
【図面の簡単な説明】
【図1】本発明の位相検出回路の構成を示す図である。
【図2】図1の位相検出回路の動作を説明するためのタイミング例を示すタイムチャートである。
【図3】図1の位相検出回路の判定結果とサンプルホールドタイミングを説明するためのタイムチャートである。
【図4】本発明のサンプルホールドの最適タイミング判定を説明するテーブルを示す図である。
【図5】従来のサンプルホールド信号発生回路の構成を示す図である。
【図6】画像データ信号R、G、Bのサンプルホールドさせるタイミングを説明するためのタイムチャートである。
【符号の説明】
10 カウンタ回路
20 制御回路
30 サンプルホールド回路
40 ポリシリコンTFT−LCDモジュール
41 シフトレジスタ回路
50 位相検出回路
51 ラッチ回路
52 第1検出回路
53 第2検出回路
54 判定回路
Claims (5)
- 複数の映像信号をサンプルホールドするサンプルホールド回路と、第1信号を順次シフトし、シフト動作毎に駆動信号を発生するシフト回路と、液晶画面上の画素にサンプルホールドされた映像信号を液晶に表示させる液晶駆動回路において、
前記シフト回路の遅延特性によって前記第1信号に生じる位相ずれを検出する位相検出回路と、前記位相検出回路の検出信号に応じて、前記遅延特性を除去するようにサンプルホールド回路のサンプルホールドタイミングを制御する制御回路とを備え、
前記制御回路は、複数のサンプルホールド信号の中から、前記位相検出回路の検出信号に基づいて、前記位相ずれを除去するのに適したサンプルホールド選択し、サンプルホールド回路に出力することを特徴とする液晶駆動回路。 - 前記位相検出回路は、複数の検出期間を設定し、前記シフト回路の出力信号の変化が、どの検出期間に入るか否かによって位相ずれを検出することを特徴とする請求項1記載の液晶駆動回路。
- 前記制御回路は、前記位相検出回路の検出信号を複数回検出し、その複数回検出した複数の検出信号に基づいて、前記位相ずれを除去するのに適したサンプルホールド選択し、サンプルホールド回路に出力することを特徴とする請求項2記載の液晶駆動回路。
- 前記位相検出回路は水平周期毎に前記第1信号に生じる位相ずれを検出し、前記制御回路は、液晶駆動回路の電源投入後、映像表示領域以外の領域で複数の連続した水平周期の複数の検出信号に基づいて、前記複数のサンプルホールド信号の中から、前記位相ずれを除去するのに適したサンプルホールド信号を選択し、サンプルホールド回路に出力することを特徴とする請求項3記載の液晶駆動回路。
- 前記複数の検出期間は、前記シフト回路のシフト動作に用いるシフトクロック信号を生成する基準クロック信号の立ち上がり及び立ち下がりにそれぞれ同期した基準クロック信号の1クロック幅のパルスの複数の位相から成ることを特徴とする請求項2又は3又は4記載の液晶駆動回路。
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