KR100289937B1

KR100289937B1 - 지터보정회로

Info

Publication number: KR100289937B1
Application number: KR1019980001479A
Authority: KR
Inventors: 겐시 츠치야; 히로후미 가토; 히로요시 무라타
Original assignee: 니시무로 타이죠; 가부시끼가이샤 도시바
Priority date: 1997-01-14
Filing date: 1998-01-14
Publication date: 2001-05-15
Also published as: US6256003B1; JPH10260663A; KR19980070612A; TW384407B

Abstract

본 발명은 지터를 저감하여 보다 적절한 타이밍으로 영상신호를 샘플링하는 것을 가능하게 하는 지터보정회로 및 평면표시장치를 제공하는 것으로서, 이로부터 본 발명은 수평동기신호의 체배에 의해 지터를 포함하여 얻어진 피보정신호(Ckd0)를 수취하여, 이 피보정신호(Ckd0)에서 각각 소정의 시간비율로 지연된 복수의 지연신호(Ckd1-Ckdn)를 작성하는 복수의 지연소자(Fd1-Fdn)와, 이들 복수의 피보정신호(Ckd0) 및 지연신호(Ckd1-Ckdn) 가운데 하나를 기준신호(Vref)에 실질적으로 동기하는 소정의 타이밍 관계에 있는 것을 조건으로 하여 선택적으로 출력하는 출력회로(Ed0-Edn, TM, SEL. DEC)를 구비하는 것을 특징으로 한다.

Description

지터보정회로{JITTER CORRECTION CIRCUIT}

본 발명은 지터(Jitter)를 보정하는 지터보정회로 및 이 지터보정회로를 구비한 평면표시장치에 관한 것이다.

액정디스플레이와 같은 평면표시장치는 박형, 경량, 저소비전력과 같은 특징으로부터 퍼스널 워드 프로세서나 퍼스널 컴퓨터의 화상모니터로서 널리 이용되어 왔다.

대다수의 CRT디스플레이는 아날로그 비디오신호에 대응하여 화상을 표시하도록 구성되어 있다. 이 아날로그 비디오신호는 화소의 휘도레벨을 차례대로 지정하도록 변화하는 영상신호와 이 영상신호에 동기한 수직 및 수평동기신호를 포함한다. 이와 같은 아날로그 비디오 신호를 이용하여 액정디스플레이를 구동하는 경우, 화소데이터의 연속을 이루는 디지털형식으로 영상신호를 변환하는 신호처리를 실행할 필요가 있다.

도 9는 예를 들면 액정디스플레이에 있어서 이 신호처리를 실행하는 신호변환부의 구성을 개략적으로 나타낸다. 영상신호(DATA1)는 통상 0.7Vp-p정도의 아날로그신호이고, 신호변환부의 신호증폭회로(1)에 공급된다. 이 신호증폭회로(1)는 A/D변환회로(2)의 입력레벨에 적합하도록 이 영상신호(DATA1)를 증폭한다. A/D변환회로(2)는 이 신호증폭회로(1)에서 공급된 영상신호(DATA1)를 디지털형식으로 변환한다. 이 변환은 도트 클럭 재생회로(3)에 의해 재생된 재생 도트클럭 신호를 샘플링 클럭신호로서 이용하여 영상신호(DATA1)를 샘플링하고, 각 샘플링 레벨에 대응하는 화소데이터를 생성하는 것에 의해 실행된다. 재생 도트클럭 신호는 영상신호(DATA1)에 의해 각 화소의 휘도가 지정된 타이밍으로 동기하는 신호이고, 예를 들면 도트클럭 재생회로(3)에 있어서 수평동기신호(Hsync)에서 재생된다.

이 도트클럭 재생회로(3)는 일반적으로 PLL(Phase Locked Loop)회로로 구성된다. 이 PLL회로는 위상비교기, 루프 필터, 전압제어 발진기(VCO) 및 디바이더 등으로 구성된다. VCO는 발진기이고, 이 출력주파수와 위상이 PLL회로의 입력신호로서 공급되는 수평동기신호에 동기하도록 제어된다. 디바이더는 VCO출력을 분주하고, 위상비교기는 디바이더출력의 위상과 수평동기신호의 위상을 비교하는 것에 의해 오차성분을 검출한다. 루프 필터는 위상비교기 출력에 포함된 불필요한 성분과 잡음을 제거하고, 동시에 PLL회로의 전체적인 응답특성을 결정하는 역할을 담당한다. VCO는 이 루프 필터의 출력전압에 의해 제어된다. 디바이더의 출력은 수평동기신호에 매우 가까운 신호가 되는데, 이러한 주파수 및 위상이 어긋나는 것은 피할 수 없다. 이 어긋남은 무작위로 발생하고, 이것이 도트클럭 재생회로(3)에서 A/D변환회로(2)에 샘플링 클럭신호로서 공급되는 재생 도트클럭 신호에 악영향을 미친다. 따라서, 영상신호의 샘플 타이밍이 무작위로 어긋나는 지터가 발생한다.

도 10을 참조하여 영상신호의 샘플링에 의해 얻을 수 있는 화소데이터와 샘플링 타이밍과의 관계를 설명한다. 여기에서 영상신호는 n[V]에서 m[V]의 사이에서 변화하고, 화소데이터는 4비트로 나타내는 것으로 한다. 도 10에 있어서 (a)는 샘플링 클럭신호가 영상신호에 대해 이상적인 샘플링 타이밍(TA)으로 시작하는 경우를 나타낸다. 이 샘플링 타이밍은 각 화소에 대응한 영상신호의 갱신주기의 중심에 일치한다. 영상신호의 전압이 이 샘플링 타이밍(TA)에 있어서 m[V]일 때, 이것이 바르게 인식되어 화소데이터 ″1111″로 변환된다.

그런데, 샘플링 클럭신호가 지터로 인해 (b) 또는 (c)에 나타나는 바와 같이, 샘플링 타이밍(TA)에서 어긋나게 시작하는 경우, 영상신호의 전압이 m[V]와는 다른 값으로 잘못 인식된다. (b)는 샘플링 클럭신호가 샘플링 타이밍(TA)보다 늦어진 샘플링 타이밍(TB)에서 시작하는 경우를 나타낸다. 이 경우, 영상신호의 전압이 예를 들면 {n + 7(m-n)/16}[V]라고 하는 m[V]보다도 작은 값으로 인식되어 화소데이터 ″0111″로 변환된다. (c)는 샘플링 클럭신호가 샘플링 타이밍(TA)보다 앞선 샘플링 타이밍(TC)에서 시작하는 경우를 나타낸다. 이 경우, 영상신호의 전압이 예를 들면 {n + 10(m-n)/16}[V]라고 하는 m[V]보다도 작은 값으로 인식되어 화소데이터 ″1010″으로 변환된다.

상술한 지터의 존재는 액정디스플레이 등의 표시화상에 플리커나 웨이빙을 초래하는 원인이 된다.

본 발명은 이와 같은 문제를 감안하여 이루어진 것으로서 지터를 저감하여 보다 적절한 타이밍으로 영상신호를 샘플링하는 것을 가능하게 하는 지터보정회로 및 평면표시장치를 제공하는 것을 목적으로 한다.

도 1은 본 발명의 제 1 실시형태에 관한 액정 디스플레이의 회로구성을 나타내는 도면,

도 2는 도 1에 나타난 액정표시 모듈의 회로구성을 나타내는 도면,

도 3은 도 2에 나타난 액정표시 모듈의 스크린에 설치되는 비표시영역 및 유효표시영역을 설명하기 위한 도면,

도 4는 도 1에 나타난 지터보정회로의 회로구성을 나타내는 도면,

도 5는 도 4에 나타난 지터보정회로의 동작을 설명하기 위한 파형도,

도 6은 도 4에 나타난 지터보정회로의 동작을 설명하기 위한 파형도,

도 7은 본 발명의 제 2 실시형태에 관한 액정 디스플레이의 지터보정회로의 회로구성을 나타내는 도면,

도 8은 도 7에 나타난 지터보정회로의 동작을 설명하기 위한 파형도,

도 9는 종래의 액정 디스플레이의 신호변환부의 회로구성을 나타내는 도면, 및

도 10은 도 9에 나타난 A/D변환회로를 이용하여 영상신호를 샘플링하여 얻어지는 화소데이터와 샘플링 타이밍과의 관계를 설명하기 위한 도면이다.

*도면의 주요부분에 대한 부호의 설명

10: 액정 디스플레이 11: 액정표시 모듈

101: 신호변환부 131: A/D변환부

201: 제어회로부 211: 프레임 메모리

221: 입력제어회로 231: 판독제어회로

271: PLL회로 281: 지터보정회로

Fd1-Fdn: 지연소자 Ed0-Edn: 엣지검출회로

SEL: 셀렉터회로 DEC: 디코더회로

Fd'1-Fd'i: 지연소자 MPX: 멀티플렉서

TM: 엣지검출기간 설정회로 TM': 엣지검출 타이밍 설정회로

청구항 1에 기재한 발명은 상승 또는 하강 엣지를 포함하는 제어신호를 피보정신호로서 수취하고, 상기 피보정신호를 지연시켜 복수의 지연신호를 생성하는 지연신호 생성수단과, 상기 피보정신호 및 상기 복수의 지연신호에서 타이밍 검출신호에 기초하여 하나의 엣지정보를 결정하는 엣지결정수단과, 상기 엣지결정수단에 의해 결정된 상기 하나의 엣지정보에 기초하여 보정된 제어신호를 출력하는 출력수단을 구비한 것을 특징으로 하는 지터보정회로이다.

또, 청구항 9에 기재한 발명은 기준신호의 체배(遞倍)에 의해 지터를 포함하여 얻어진 피보정신호를 수취하고, 이 피보정신호에서 각각 소정의 시간비율로 늦어진 복수의 지연신호를 작성하는 지연신호 생성수단과, 이러한 복수의 지연신호 가운데 하나를 기준신호에 실질적으로 동기하는 소정의 타이밍관계에 있는 것을 조건으로 하여 선택적으로 출력하는 출력수단을 구비하는 것을 특징으로 하는 지터보정회로이다.

이 지터보정회로는 지연신호 생성수단에 의해 생성된 복수의 지연신호에 기초하여 출력신호의 타이밍이 결정되기 때문에 피보정신호의 위상이 지터에 따라 변화되어도 출력신호의 지터는 소정의 범위내로 억제된다.

따라서, 특히 평면표시장치에 이용하는 경우, 지터에 기인한 불안정한 화상표시를 해소할 수 있다.

이하, 도면을 참조하여 본 발명의 제 1 실시형태에 관련된 액정디스플레이를 설명한다.

이 액정디스플레이(10)는 도 1에 나타낸 바와 같이 퍼스널 컴퓨터(PC)에서 공급되는 아날로그 컬러 비디오 신호에 의해 구동된다. 이 컬러 비디오신호는 영상신호(DATA1) 및 수평 및 수직동기신호(H/Vsync)에 의해 구성된다. 액정디스플레이(10)는 신호변환부(101), 제어회로부(201) 및 1024×768개 컬러 도트로 구성된 XGA 사양의 액정모듈(11)을 구비한다. 신호변환부(101)는 영상신호(DATA1)를 홀수번째의 화소에 각각 할당된 화소데이터(DATA-O)의 연속 및 짝수번째의 화소에 각각 할당된 화소데이터(DATA-E)의 연속이 되는 디지털형식으로 변환하는 신호처리를 실행한다. 제어회로부(201)는 이 액정모듈(11)의 사양의 적합한 50㎒의 클럭신호(CK)와 함께 신호변환부(101)에서 얻을 수 있는 화소데이터(DATA-O, DATA-E)를 클럭신호(CK)의 타이밍에 기초하여 액정모듈(11)에 공급한다. 그리고, 액정모듈(11)은 제어회로부(201)에서의 클럭신호(CK)와 함께 화소데이터(DATA-O, DATA-E)에 기초하여 화상표시를 실행한다.

액정모듈(11)은 도 2에 나타낸 바와 같이 액정컨트롤러(21), 제 1 신호선 드라이버회로(31), 제 2 신호선 드라이버 회로(33), 주사선 드라이버 회로(41) 및 액정패널(51)을 포함한다.

액정패널(51)은 어레이기판, 대향기판 및 이 사이에 유지된 액정재료층(71)으로 구성된다. 어레이기판은 유리판상에 각각 형성된 1024×3 개의 신호선(53), 768개의 주사선(55), 768×1024×3(=RGB)개의 박막트랜지스터(TFT)(57), 및 1024×3×768개의 화소전극(59)을 포함한다. 이러한 화소전극(59)은 768행×1024×3열의 매트릭스 어레이로서 형성되고, 768개의 주사선(55)은 이러한 화소전극(59)의 행을 따라 형성되며 1024×3개의 신호선(53)은 이러한 화소전극(59)의 열을 따라 형성된다. 각 TFT(57)는 각각의 대응주사선(55) 및 대응신호선(53)의 교차위치 부근에 배치되고, 이 대응주사선(55)을 통해 선택된 때에 대응신호선(53)의 전압을 대응화소전극(59)에 인가한다. 대향기판은 유리판 상에 각각 형성된 대향전극(61) 및 컬러 필터층을 포함한다. 컬러 필터층은 화소전극(59)의 열방향으로 나열된 적, 녹 및 청의 컬러 스트라이프로 구성된다. 액정재료층(71)은 어레이기판 및 대향기판의 표면을 전체적으로 덮는 배향막에 접합된다. 이렇게 하여 액정패널(51)의 표시스크린은 각각 적, 녹, 및 청의 컬러 스트라이프에 대향하여 열방향으로 나열된 3개의 화소전극(59)을 포함하는 1024×768개의 컬러 도트로 구성되어 대각 21인치의 사이즈로 설정된다.

제 1 신호선 드라이버 회로(31)는 1수평주사기간(H)분의 화소데이터(DATA-O)에 대응하는 신호전압을 출력하는 구동IC를 포함하고, 이러한 신호전압을 액정패널(51)에 있어서 홀수번째의 신호선(53)에 각각 공급한다. 제 2 신호선 드라이버회로(33)는 1수평주사기간(H) 분의 화소데이터(DATA-E)에 대응하는 신호전압을 출력하는 구동IC를 포함하고, 이러한 신호전압을 액정패널(51)에 있어서 짝수번째의 신호선(53)에 각각 공급한다. 주사선 드라이버 회로(41)는 주사펄스를 각 수평주사기간(H)마다 차례대로 대응주사선(55)에 공급한다.

액정 컨트롤러(21)는 도 1에 나타낸 제어회로부(201)로부터의 화소데이터(DATA-O, DATA-E), 클럭신호(CK)에 기초하여 25㎒의 수평클럭신호(CKH), 수평스타트신호(STH), 수직클럭신호(CKV) 및 수직스타트신호(STV)를 생성한다. 화소데이터( DATA-O)는 수평클럭신호(CKH) 및 수평스타트신호(STH)와 함께 제 1 신호선 드라이버 회로(31)에 공급되고 화소데이터(DATA-E)는 수평클럭신호(CKH) 및 수평스타트신호(STH)와 함께 제 2 신호선 드라이버 회로(33)에 공급되어 수직클럭신호(CKV) 및 수직스타트신호(STV)는 주사선 드라이버 회로(41)에 공급된다.

여기에서 신호변환부(101)의 구성을 설명한다. 이 신호변환부(101)는 인터페이스부(111), 신호증폭회로(121), 아날로그/디지털(A/D)변환부(131) 및 DC/DC 컨버터(141)를 포함한다. 인터페이스부(111)는 퍼스널 컴퓨터(PC)에서 공급되는 아날로그 비디오 신호에 포함된 영상신호(DATA1), 수평동기신호(Hsync) 및 수직동기신호(Vsync)를 수취한다. 수평동기신호(Hsync) 및 수직동기신호(Vsync)는 인터페이스부(111)에서 제어회로부(201)로 인도되고, 영상신호(DATA1)는 신호증폭회로(121)를 통해 아날로그/디지털(A/D)변환부(131)에 인도된다. 신호증폭회로(121)는 A/D변환부(131)의 입력레벨에 적합하도록 영상신호(DATA1)를 증폭한다. A/D변환부(131)는 이 신호증폭회로(121)에서 공급되는 영상신호를 디지털형식으로 변환하기 위해 제 1 A/D변환회로(131a) 및 제 2 A/D변환회로(131b)를 구비한다. 제 1 A/D변환회로(131a)는 영상신호(DATA1)를 차례대로 샘플링하는 것에 의해 홀수번째의 화소에 할당되는 8비트의 화소데이터(DATA-O)를 얻는 A/D변환을 실행하고, 제 2 A/D변환회로(131b)는 영상신호(DATA1)를 차례대로 샘플링하는 것에 의해 짝수번째의 화소에 할당되는 8비트의 화소데이터(DATA-E)를 얻는 A/D변환을 실행한다.

예를 들면 영상신호(DATA1)가 640×480도트의 컬러표시용 VGA(60㎐)모드라면 수평동기신호(Hsync)는 주파수가 31.5㎑로 음극에 설정되며 수직동기신호(Vsync)는 주파수가 60㎐로 음극에 설정되어 있다.

이 수평동기신호(Hsync) 및 수직동기신호(Vsync)의 주파수 및 극성에서 예를 들면 영상신호(DATA1)가 VGA(60㎐)모드로 판별되면 제 1 A/D변환회로(131a) 및 제 2 A/D변환회로(131b)는 후술하는 지터보정회로(281)에서 출력된 25.175㎒의 재생 도트클럭 신호(RCK)가 1/2분주회로(283)에 의해 분주된 [(25.175)/2]㎒의 제 1 샘플링신호(RCKS1) 및 그 반전출력인 제 2 샘플링신호(RCKS2)에 기초하여 각각 샘플링동작을 실행한다.

상기 제 1 및 제 2 샘플링신호(RCKS1, RCKS2)는 서로 위상이 180° 다른 신호이다. A/D변환회로(131a, 131b)의 이용은 A/D변환부(131)의 실질적인 저속화를 가져오고, 안정적인 A/D변환을 가능하게 한다.

DC/DC컨버터(141)는 외부전원에서 공급된 12V의 직류전압을 ±5V의 직류전압으로 변환한다. 신호증폭부(121) 및 A/D변환부(131)는 이 DC/DC컨버터(141)에서 공급되는 직류전압에 의해 동작한다.

다음에 제어회로부(201)의 구성을 설명한다. 제어회로부(201)는 프레임 메모리(211), 입력제어회로(221), 판독제어회로(231), CPU(241), 클럭출력회로(251), 표시모드 저장회로(261), PLL회로(271), 지터보정회로(281), 제 1 레귤레이터회로(291) 및 제 2 레귤레이터 회로(301)를 구비한다.

표시모드 저장회로(261)는 여러 가지 표시모드의 수평동기신호(Hsync)의 주파수 및 수직동기신호(Vsync)의 주파수를 나타내는 복수의 표시모드 데이터를 저장하는 ROM으로 구성된다. 그리고, CPU는 수평동기신호(Hsync)의 주파수, 수직동기신호(Vsync)의 주파수 및 극성을 각각 검출하고, 이러한 주파수와 극성에서 표시모드 저장회로(261)에 미리 저장된 모드데이터와 서로 맞추어 보고, 이 대조결과에 기초하여 표시모드를 식별한다. 예를 들면 수평동기신호(Hsync)의 주파수가 31.5㎑이고 음극성이며, 수직동기신호(Vsync)의 주파수가 60㎐이고 음극성이면 이러한 주파수를 나타내는 모드데이터에서 표시모드가 상기한 바와 같이 VGA(60㎐)모드인 것이 식별된다. 또, 수평동기신호(Hsync)의 주파수가 37.88㎑이고 양극성이며, 수직동기신호(Vsync)의 주파수가 60㎐이고 양극성이면 표시모드가 SVGA(56㎐)모드, 수평동기신호(Hsync)의 주파수가 48.36㎑이고 음극성이며, 수직동기신호(Vsync)의 주파수가 60㎐이고 음극성이라면 표시모드가 XGA(60㎐)모드인 것이 각각 검출된다.

CPU(241)는 식별결과에 기초하여 PLL회로(271)에 제어신호를 출력한다. PLL회로(271)는 CPU(241)에서의 제어신호에 의해 표시모드에 적합한 주파수까지 수평동기신호(Hsync)를 체배하여, 이것을 재생용 클럭신호(R'CK)로서 출력한다. 상기한 바와 같이 표시모드가 VGA(60㎐)모드로 식별되는 경우, 수평동기신호(Hsync)는 25.175㎒의 재생용 클럭신호(R'CK)를 얻도록 체배된다. 이 실시예에서는 수평동기신호(Hsync)를 PLL회로(271)에서 체배하는 것에 의해 재생용 클럭신호(R'CK)를 생성했지만 수직동기신호(Vsync)를 체배하거나, 또는 다른 기준신호를 체배하는 것에 의해 재생용 클럭신호(R'CK)를 생성하는 것도 상관없다. 그러나, 수평동기신호(Hsync)를 체배하는 것이 회로규모의 증대없이 높은 정밀도를 얻을 수 있는 것에서 바람직하다. 또, 기준신호를 체배하는 회로로서는 PLL회로(271) 이외에도 DLL회로 등으로 구성해도 상관없고, 또 주파수가 높은 기준신호를 분주하는 것도 상관없다. 여하튼, 재생용 클럭신호(R'CK)는 선간 지터(Line To Line Jitter)를 포함하는 것을 피할 수 없기 때문에 여기에서는 지터보정회로(281)에 의해 수평동기신호(Hsync), 수직동기신호(Vsync)에 기초하여 지터의 보정처리를 실행하고, 이것이 재생 도트클럭 신호(RCK)로서 각 회로에 이용된다.

프레임 메모리(211)는 (1024×768)×3바이트의 메모리영역을 갖고, 신호변환부(101)에서 공급된 화소데이터(DATA-O, DATA-E)를 상술한 재생 도트클럭 신호(RCK)에 기초한 제 1 및 제 2 샘플링신호(RCKS1, RCKS2)가 다시 1/2분주회로(284, 285)에 의해 분주된[(25.175)/4]㎒의 제 1 및 제 2 입력클럭(RCKW1, RCKW2)의 타이밍에 기초하여 차례대로 저장된다. 이러한 화소데이터(DATA-O, DATA-E)의 입력어드레스는 수평 및 수직동기신호(H/Vsync), 재생 도트클럭 신호(RCK) 및 CPU(241)에서의 표시모드에 대응하는 제어신호에 기초하여 입력제어회로(221)에서 생성된 입력 인에이블 신호(ENBW)에 의해 결정된다.

프레임 메모리(211)에서의 화소데이터(DATA-O, DATA-E)의 판독은 XGA사양의 액정표시 모듈(11)에 대응한 50㎒의 클럭신호(CK)를 생성하는 클럭출력회로(251)에서의 클럭신호(CK)가 1/2분주회로(286)에 의해 분주된 25㎒의 제 1 판독 클럭(CKR1) 및 그 반전출력인 제 2 판독 클럭(CKR2)의 타이밍에 기초하여 차례로 판독된다. 또, 이 화소데이터(DATE-O, DATE-E)의 판독 어드레스는 클럭신호(CK) 및 CPU(241)에서의 표시모드에 대응하는 제어신호에 기초하여 판독제어회로(231)에서 생성되는 판독 인에이블 신호(ENBR)에 의해 결정된다. 이 실시예에서는 액정표시 모듈(11)이 XGA사양이기 때문에 클럭출력회로(251)는 이 액정표시 모듈(11)의 사양에 대응하는 50㎒의 클럭신호(CK)를 생성하도록 구성했지만, 65㎒로서도 좋다. 또, 액정표시 모듈(11)이 800×600개의 컬러도트로 구성되는 SVGA 사양이라면, 40㎒의 클럭신호(CK)를, 640×480개의 컬러도트로 구성되는 VGA 사양이라면, 25㎒의 클럭신호(CK)를 각각 출력하도록 구성된다. 또, 각 사양에 대응 가능하게 하는 클럭 출력회로(251)는 미리 복수의 클럭신호(CK)를 출력 가능하게 구성해 두는 것도 가능하다.

더욱 상세하게는 이들 화소데이터(DATE-O, DATE-E)의 판독동작은 판독제어회로(231)에서 공급되는 판독 인에이블 신호(ENBR)가 높은 레벨로 유지되는 기간내에 차례로 대응하는 어드레스의 데이터가 판독된다. 예를 들면, VGA모드(60㎐)의 화상이 확대 또는 축소를 하지 않고서 본 실시형태와 같은 XGA 사양의 액정표시 모듈(11)로 표시되는 경우, 도 3에 나타낸 바와 같이 상하로 각각 144도트, 좌우로 192도트의 비표시 영역을 표시 스크린에 설치할 필요가 있다. 유효표시영역이 이 비표시영역으로 둘러쌓인 부분으로 제한되는 경우, 판독 인에이블 신호(ENBR)는 유효표시 영역에 대응하는 판독 어드레스의 지정기간에 있어서 판독 동작을 허가하기 위해서 높은 레벨로 유지되고, 비표시영역에 대응하는 판독 어드레스의 지정기간에 있어서 판독동작을 금지하기 위해 낮은 레벨로 유지된다. 판독동작이 금지되는 기간에 있어서는 특정데이터 ″00000000″이 비표시 도트의 화소데이터로서 액정표시 모듈(11)에 입력되고, 비표시도트에는 흑표시가 된다. 이에 의해 액정표시 모듈(11)의 유효표시 도트보다도 적은 표시 도트수의 표시 모드의 화상에서도 판독 인에이블 신호(ENBR)의 제어에 의해 스크린 중앙에 표시 가능하다. 이 실시예에서는 비표시 영역에 대응하는 판독 어드레스의 지정기간에 있어서 특정 데이터 ″00000000″이 출력되고, 이에 의해 비표시 도트에는 흑표시가 되는 구성으로 했지만, 다른 특정 데이터가 출력되는 구성으로서 흑 이외의 표시상태로 하여도 상관은 없다.

다음에 이 실시예의 지터보정회로(281)에 대해서 도 4 내지 도 6을 참조하여 더욱 상세하게 설명한다.

지터보정회로(281)는 PLL회로(271)의 출력신호(PLLout)를 버퍼(도시하지 않음)를 통해서 재생용 클럭신호(R'CK)로서 인도하고, 이 재생용 클럭신호(R'CK)를 피보정신호(Ckd0)로 하는 것이다. 그리고, 지터보정회로(281)는 피보정신호(Ckd0)를 지연하기 위해서 직렬로 접속된 n개의 지연소자(Fd1-Fdn), 이 피보정신호(Ckd0) 및 지연소자(Fd1-Fdn)에서 얻어지는 지연신호(Ckd1-Ckdn)의 엣지검출하는 n+1개의 엣지검출회로(Ed0-Edn), 기준신호(Vref)로서 공급되는 수평동기신호(Hsync)에 기초하여 엣지검출기간(Tedj)을 설정하는 엣지검출기간 설정회로(TM), 엣지검출회로(Ed0-Edn)의 출력신호를 디코드하는 디코더(DEC) 및 이 디코더(DEC)의 출력신호에 기초하여 신호(Ckd0-Ckdn) 중의 하나를 선택하는 셀렉터회로(SEL)를 포함한다.

이 실시예에서는 n은 15로 설정되어 있고, 지연소자(Fd1-Fdn)는 각각 피보정신호(Ckd0) 및 지연신호(Ckd1-Ckdn-1)를 1[ns]의 지연시간(Td)으로 차례로 지연시키도록 구성된다. 이 경우, 피보정신호(Ckd0)와 지연신호(Ckd1-Ckdn)와의 위상 어긋남은 각각 1, 2, 3, …, n[ns]가 된다.

엣지검출기간 설정회로(TM)은 기준신호(Vref)로서 공급되는 수평동기신호(Hsync)로 동기한 출력신호(ETMG)를 발생한다. 이 출력신호(ETMG)는 수평동기신호(Hsync)인 기준신호(Vref)의 하강에서 8[ns] 경과후에 상승하여 10[ns] 경과후에 하강하여 상승에서 하강까지의 2[ns]의 기간을 엣지검출기간(Tedj)으로 설정한다. 엣지검출기간 설정회로(TM)는 기준신호(Vref)로서 수평동기신호(Hsync) 이외의 신호 예를 들면, 수직동기신호(Vsync)에 기초하여 엣지검출기간(Tedj)을 설정하는 것이라도 상관없다. 그러나, 수평동기신호(Hsync)에 기초하여 제어하는 쪽이 단기간에서 반복 제어가능하기 때문에, 수평동기신호(Hsync)에 기초하는 것이 바람직하다. 그리고, 엣지검출회로(Ed0-Edn)는 각각 엣지검출기간(Tedj)에 있어서 지연신호(Ckd0-Ckdn)의 엣지를 검출하도록 동작한다.

예를 들면, 도 5에 나타난 예에서는 지연신호(Ckdm, Ckdm+1)에 대응하는 엣지검출회로(Edm, Edm+1)는 ″1″을 출력하고, 다른 엣지검출회로(Ed0, Ed1, …, Edn)은 ″0″을 출력하게 된다.

디코더(DEC)는 엣지검출기간 설정회로(TM)의 출력신호(ETMG)에 의해 설정된 엣지검출기간(Tedj)에 있어서, 엣지검출회로(Ed0-Edn)의 출력신호를 디코드하여, 이 디코드 결과를 유지한다. 그리고, 셀렉터회로(SEL)는 디코더회로(DEC)의 디코드결과에 기초하여 지연신호(Ckd0-Ckdn) 중의 하나를 선택하여 출력한다.

이 실시예에서는 각 지연신호(Ckd1-Ckdn)는 차례로 1[ns]만 지연되고 있으며 또, 엣지검출기간 설정회로(TM)는 2[ns]의 기간을 엣지검출기간(Tedj)으로 하여 설정되어 있기 때문에, 엣지검출회로(Ed0-Edn) 중 2개로부터 ″1″의 출력신호가 검출되는 경우가 있다. 그래서 이 실시예에서는 가장 늦게 ″1″의 출력신호가 검출되는 엣지검출회로(Ed0, Ed1, …, Edn)에 대응한 피보정신호(Ckd0) 및 지연신호(Ckd1-Ckdn) 중 하나가 선택되도록 구성되어 있다. 따라서 도 5에 나타낸 예에서는 가장 늦게 ″1″의 출력신호가 검출되는 엣지검출회로(Edm+1)에 대응하는 지연신호(Ckdm+1)가 셀렉터회로(SEL)에 의해 선택출력된다.

셀렉터회로(SEL)에 의한 선택규칙은 상기 구성에 구애됨이 없이 가장 빠르게 ″1″의 출력신호가 검출되는 엣지검출회로(Ed0, Ed1, …, Edn)에 대응하는 피보정신호(Ckd0) 및 지연신호(Ckd1-Ckdn) 중 하나가 선택되도록 구성되어도 상관없다.

이렇게 하여 피보정신호(Ckd0)의 엣지가 기준신호(Vref)의 하강을 기준으로 하여 -8[ns]∼+10[ns]의 사이에 무작위로 위치하는 지터가 존재하여도 대략 2[ns] 이내의 지터로 억제된 출력신호를 셀렉터회로(SEL)에서 얻을 수 있다.

셀렉터회로(SEL)는 지터가 소정의 범위내에서 보정된 출력신호를 선택출력하지만, 영상신호(DATA1)의 지연 등에 의해, 이 출력신호에는 불가피하게 위상 어긋남이 존재한다. 그래서 이 실시예에서는 이 셀렉터회로(SEL)의 출력신호는 타이밍 조정회로에 공급되어 관찰자에 의해 어긋난 위상이 조정되도록 한다. 즉, 이 타이밍 조정회로는 셀렉터회로(SEL)의 출력신호를 지연시키기 위해서 직렬로 접속되는 i개의 지연소자(Fd'1-Fd'i)를 구비한다.

이 지연소자(Fd'1-Fd'i)는 각각 셀렉터회로(SEL)의 출력신호 및 각 지연소자(Fd'1-Fd'(i-1))의 출력신호를 예를 들면 1[ns]만큼 지연시킨다. 셀렉터회로(SEL)의 출력신호 및 지연소자(Fd'1-Fd'i)의 출력신호는 멀티플렉서(MPX)에 공급된다. 멀티플렉서(MPX)는 외부 설정단자에 관찰자에 의해 선택되는 선택신호에 의해 입력신호 중의 하나를 재생 도트클럭 신호(RCK)로서 선택적으로 출력한다. 여기에서 지연소자(Fd'1-Fd'i)의 수는 1개당 지연시간과 피보정신호의 지터량과 주기 등으로부터 이 실시예에서는 15로 설정된다.

이렇게 하여 지터보정된 셀렉터회로(SEL)의 출력신호는 다시 타이밍 조정회로에 의해 위상 조정되고, 재생 도트클럭 신호(RCK)로서 출력된다.

또한, 본 실시형태에서는 서로 다른 타이밍의 복수의 지연신호(Ckd1-Ckdn)를 작성하기 위해서 동일 지연시간을 갖고 직렬로 배열되는 지연소자(Fd1-Fdn)를 설치했지만, 각각 다른 지연시간을 갖고 병렬로 배열되는 복수의 지연소자를 설치하여도 동일한 효과를 얻을 수 있다.

또, 이 실시예에서는 1[ns]만큼 차례로 지연시키는 지연소자(Fd1-Fdn)의 소자수(n)를 15로 설정하고 엣지검출기간(Tedj)을 2[ns]로 설정했지만, 이 외에도 지연소자수(n) 및 엣지검출기간(Tedj)을 증대시키는 것에 의해 기준신호(Vref)의 하강을 기준으로 하여 보다 넓은 범위에서 무작위로 위치하는 지터를 보정하는 것이 가능하게 된다. 또, 피보정신호(Ckd0) 및 지연신호(Ckd1-Ckdn)의 상승 엣지를 검출하도록 구성하여도 상관없다.

여기에서 이 실시예에서 타이밍의 설정에 대해서 도 6을 참조하여 더욱 상세하게 설명한다. 상기 도 6의 (a)는 PLL회로(271)의 출력신호(PLLout)의 위상이 기준신호(Vref)에 대하여 빠른 경우, 상기 도 6의 (b)는 위상이 늦은 경우를 나타내고 있다.

모든 위상 어긋남에 대응하기 위해서는 엣지검출기간(Tedj) 내에 어떠한 피보정신호(Ckd0) 및 지연신호(Ckd1-Ckdn)의 출력이 검출될 필요가 있다. 그래서, 전체 지연소자(Fd1-Fdn)에 의한 전체 지연시간을 ″∑Td″, PLL회로(271)의 출력신호(PLLout)의 버퍼 등에 의한 지연시간을 ″Tdi″, PLL회로(271)의 출력신호(PLLout)의 위상 어긋남이 가장 빠른 경우의 어긋난 시간을 ″Tjb″, PLL회로(271)의 출력신호(PLLout)의 위상 어긋남이 가장 늦은 경우의 어긋난 시간을 ″Tja″로 하면, 전체 지연시간 ∑Td는 다음 수학식을 만족할 필요가 있다.

∑Td＞(Tjb-Tdi)+(Tja+Tdi)=(Tjb+Tja)

그리고, 이 실시예에서는 PLL회로(271)의 위상 어긋난 시간보다도 전체 지연시간 ∑Td가 충분히 길어지도록 소자수(n)를 15로 설정하고 있다. 이 소자수(n)의 설정은 PLL회로(271)의 성능에 따라서 적절히 변경된다.

또, 엣지검출기간(Tedj) 내에 지연신호(Ckd0-Ckdn) 중의 하나가 선택될 필요에서, 엣지검출기간(Tedj)은 각 엣지검출회로(Ed0-Edn)의 셋업기간을 ″Setup(Ed)″, 홀드기간을 ″Hold(Ed)″, 지연소자(Fd0-Fdn)의 지연시간을 Td로 하면, 다음의 수학식으로 나타낸다.

Tedj＞Setup(Ed)+Hold(Ed)+Td

그리고, 이 실시예에서는 이 조건을 만족하는 2[ns]의 엣지검출기간(Tedj)으로 설정되어 있다.

또한 기준신호(Vref)의 하강에서 출력신호(ETMG)의 상승까지의 기간(TEa)은 다음의 수학식으로 나타낼 수 있다.

TEa＜Tja+Tdi-Setup(Ed)

TEa＞Tja+Tdi+Hold(Ed)-Tedi

그리고, 이 실시예에서는 이 조건을 만족하는 8[ns]의 기간(TEa)으로 설정되어 있다. 또한, 이 기간(TEa)은 이 실시형태에서 하강 엣지를 검출하는 경우이며, 상승엣지를 검출하는 경우 등, 적절히 피보정신호(Ckd0)의 주기에 기초하여 변경되는 것이다.

또, 각 지연소자(Fd1-Fdn)의 지연시간(Td)을 짧게 하여, 엣지검출회로로서 셋업기간(Setup)(Ed), 홀드기간(Hold)(Ed)의 각각 짧은 고속 소자를 이용함으로써 보정정밀도를 향상할 수 있지만, 소비전력을 증대시키는 등의 문제도 야기한다.

그래서 본 발명자들의 실험에 의하면, 지터량은 표시 디스플레이의 사양이 XGA용에서는 3[ns] 이하, 각 지연소자의 지연시간은 2[ns] 이하라면, 충분한 표시품위가 확보되는 것이 확인되었다. 또, 표시 디스플레이의 사양이 SXGA용에서는 1[ns]이하, 각 지연소자의 지연시간은 0.5[ns]이하라면, 충분한 표시품위가 확보되는 것이 확인되었다.

다음에 본 발명의 제 2 실시형태에 관한 액정 디스플레이를 설명한다. 이 액정 디스플레이는 도 6에 나타난 바와 같이 구성되는 지터보정회로(286)를 갖는 것을 제외하고 제 1 실시형태와 동일하게 구성된다. 여기에서는 동일 부분에 공통의 참조부호를 붙이고, 상세한 설명을 생략한다.

도 7에 나타나는 지터보정회로(286)는 제 1 실시형태와 동일하게 PLL회로(271)의 출력신호(PLLout)를 버퍼(도시하지 않음)를 통해서 재생용 클럭신호(R'CK)로서 인도하고, 이 재생용 클럭신호(R'CK)를 피보정신호(Ckd0)로 하는 것이다. 그리고, 지터보정회로(286)는 n개의 지연소자(Fd1-Fdn), n+1개의 엣지검출회로(Ed0-Edn), 셀렉터회로(SEL) 및 타이밍조정회로를 갖는다.

지연소자(Fd1-Fdn)는 피보정신호(Ckd0)를 차례로 지연하기 위해서 직렬로 접속되고 각각 0.5[ns]의 지연시간(Td)을 갖고 차례로 지연되는 지연신호(Ckd1-Ckdn)를 출력한다. 따라서, 피보정신호(Ckd0)와 지연신호(Ckd1-Ckdn)와의 어긋남은 각각 0.5, 1, 1.5, …, n/2[ns]가 된다. 지연소자수는 예를 들면, 192개 정도로 설정된다.

엣지검출 타이밍 설정회로(TM')는 기준신호(Vref)로서 공급되는 수평동기신호(Hsync)에 기초하여 엣지검출 타이밍을 결정하는 출력신호(ETMG)를 출력한다. 여기에서는 엣지검출 타이밍 설정회로(TM')가 기준신호(Vref)의 하강의 3[ns] 후에 상승 엣지를 갖도록 구성된다. 이 실시형태에 있어서도 엣지 검출 타이밍 설정회로(TM')는 기준신호(Vref)로서 수직동기신호(Vsync) 등의 수평동기신호(Hsync) 이외의 신호에 기초하는 것이라도 상관없다.

엣지검출회로(Ed0)는 피보정신호(Ck0)를 제 1 입력신호, 후속의 지연신호(Ckd1, Ckd2)를 각각 제 2 및 제 3 입력신호로서 수취하도록 구성된다. 동일하게 엣지검출회로(Ed0-Edn)도 차례로 지연신호(Ckd1-Ckdn)를 각각 제 1 입력신호로 수취하고, 다시 이 제 1 입력신호를 ″CKdm″으로 하여 후속의 지연신호(Ckd(m+1), Ckd(m+2))를 각각 제 2 및 제 3 입력신호로서 수취하도록 구성된다.

이 엣지검출회로(Ed0-Edn)의 각각은 다음과 같이 동작한다. 예를 들면, 엣지검출회로(Edm+2)를 예로 취하면, 도 8에 나타난 바와 같이 엣지검출 타이밍의 설정회로(TM')에서의 출력 엣지가 지연신호(Cdm+1)가 낮은 레벨이고, 동시에 지연신호(Cdm+2)가 높은 레벨인 때, 즉 지연신호(Ckdm+1)와 지연신호(Ckdm+2)의 사이에 상승 엣지가 있는 때에만 높은 레벨의 출력신호를 생성한다.

이에 의해 셀렉터회로(SEL)는 지연신호(Ckd2-Ckdn) 중 가장 앞선 하강 엣지가 검출되는 지연신호의 하강 타이밍을 선택적으로 출력하도록 구성되어 있다. 예를 들면, 도 8에 나타난 경우 지연신호(Fdm+2)에 대응하는 지연신호(Ckdm+2)의 하강 타이밍에 동기한 신호가 선택적으로 출력된다.

이렇게 하여 제 2 실시형태에 관한 지터보정회로(286)에 의하면, PLL회로(271)에서 피보정신호(Ck0)로서 공급되는 재생용 클럭신호(R'CK)의 상승 엣지가 -3[ns]∼+93[ns] 사이에 무작위로 위치하는 지터가 존재하여도 대략 1[ns] 이내의 지터로 억제할 수 있다.

또한, 이 실시예에서는 0.5[ns]의 지연시간(Td)을 갖는 지연소자(Fd1-Fdn)를 192개 설치했는데, 입력되는 피보정신호(Ckd0) 중 일주기가 가장 길게 되는 피보정신호(Ckd0)의 일주기의 기간을 ″Tcr″로 했을 때, 전체 지연시간(∑Td)이 일주기(Tcr)보다도 길어지도록 설정하면 좋고, 각 지연소자(Fd1-Fdn)의 지연시간(Td)은 짧은 쪽이 보정정밀도는 향상된다. 그러나, 제 1 실시형태와 동일하게 표시 디스플레이의 사양과 소비전력 등에 따라 적절히 선택된다.

그리고 이 셀렉터회로(SEL)의 출력신호는 제 1 실시형태와 동일하게 구성되는 타이밍 조정회로에 공급된다. 이 타이밍 조정회로는 셀렉터(SEL)의 출력신호를 지연시키기 위해서 직렬로 접속되는 i개의 지연소자(Fd'1-Fd'i)를 구비한다. 이 지연소자(Fd'1-Fd'i)는 각각 셀렉터(SEL)의 출력신호 및 지연소자(Fd'1-Fd'(i-1))의 출력신호를 예를 들면, 1[ns]만큼 지연시킨다. 셀렉터회로(SEL)의 출력신호 및 지연소자(Fd'1-Fd'i)의 출력신호는 멀티플렉서(MPX)에 공급된다. 멀티플렉서(MPX)는 외부 설정단자로 공급되는 선택신호에 의해 입력신호 중의 하나를 재생 도트클럭 신호(RCK)로서 선택적으로 출력한다. 여기에서는 지연소자(Fd'1-Fd'i)의 수가 예를 들면 15로 설정된다.

또한, 본 실시형태에서는 서로 다른 타이밍의 복수의 지연신호를 작성하기 위해서 동일 지연시간을 갖고 직렬로 배열되는 지연소자를 설치했지만, 이 경우도 각각 다른 지연시간을 갖고 병렬로 배열되는 복수의 지연소자를 설치하여도 동일 효과를 얻을 수 있다.

종래와 같이 도트클럭 재생회로를 PLL회로만으로 구성하여, 이 PLL회로에서 얻어진 클럭신호를 직접 샘플링 클럭신호로서 이용하면, 스트라이프와 같은 화상을 표시한 때에 플리커나 웨이빙과 같은 표시불량이 현저하게 관찰된다.

이에 대하여 상술한 제 1 및 제 2 실시형태에 의하면, 재생용 클럭신호(R'CK)가 10ns정도 지터를 갖고 있어도 지터보정회로(281)에서 얻어지는 재생 도트클럭 신호(RCK)에 있어서 지터를 1ns정도로 억제할 수 있다. 이렇게 하여 재생용 클럭신호(RCK)의 타이밍을 지터보정회로(281)로 조정하면, 콘트라스트가 높고, 웨이빙 등의 표시얼룩이 없는 양호한 표시를 얻을 수 있었다.

이상과 같이 본 발명의 지터보정회로에서는 복수의 지연신호가 복수의 지연소자에 의해 피보정신호로부터 작성되고, 그 어느 것인가가 기준신호와의 시간적인 특정조건으로 선택된다. 이 때문에 피보정신호의 위상이 지터에 의해 변화하여도, 이 위상변화가 직접적으로 선택 결과에 반영되지 않는다. 이것은 이 선택 결과에 대응하는 신호에 동기하여 영상신호를 샘플링하는 것과 같은 경우에 샘플링 타이밍을 적정화하고, 각 화소마다의 영상신호 전압을 정확하게 화소데이터로 변환하는 것을 가능하게 한다. 따라서, 지터에 기인하는 불안정한 화상표시를 해소할 수 있다.

Claims

상승 또는 하강 엣지를 포함하는 제어신호를 피보정신호로서 수취하고, 상기 피보정신호를 지연시켜서 복수의 지연신호를 생성하는 지연신호 생성수단,

상기 피보정신호 및 상기 복수의 지연신호에서 타이밍 검출신호에 기초하여 하나의 엣지정보를 결정하는 엣지결정수단, 및

상기 엣지결정수단에 의해 결정된 상기 하나의 엣지정보에 기초하여 보정된 제어신호를 출력하는 출력수단을 구비하는 것을 특징으로 하는 지터보정회로.
제 1 항에 있어서,

지연신호 생성수단은 상기 피보정신호를 차례대로 지연시키는 지연회로가 복수단 접속되어 이루어지는 것을 특징으로 하는 지터보정회로.
제 1 항에 있어서,

피보정신호는 수평 도트클럭 신호인 것을 특징으로 하는 지터보정회로.
제 3 항에 있어서,

수평 도트클럭 신호는 수평 또는 수직동기신호가 체배(遞倍)되어 이루어지는 것을 특징으로 하는 지터보정회로.
제 4 항에 있어서,

수평 도트클럭 신호는 PLL회로에 기초하여 체배되어 이루어지는 것을 특징으로 하는 지터보정회로.
제 3 항에 있어서,

타이밍 검출신호는 수평 또는 수직동기신호에 기초하여 설정되는 것을 특징으로 하는 지터보정회로.
제 1 항에 있어서,

상기 지연신호의 지연시간과 상기 타이밍 검출신호의 검출타이밍은 피보정신호의 최대위상이 어긋난 양에 기초하여 결정되는 것을 특징으로 하는 지터보정회로.
제 1 항에 있어서,

상기 타이밍 검출신호는 상기 피보정신호 및 상기 복수의 지연신호에서 적어도 하나의 엣지를 검출할 수 있는 검출기간을 갖는 것을 특징으로 하는 지터보정회로.
기준신호의 체배에 의해 지터를 포함하여 얻은 피보정신호를 수취하고, 이 피보정신호에서 각각 소정의 시간비율로 늦어진 복수의 지연신호를 작성하는 지연신호 생성수단과,

이러한 복수의 지연신호 가운데 하나를 기준신호에 실질적으로 동기하는 소정의 타이밍관계에 있는 것을 조건으로 하여 선택적으로 출력하는 출력수단을 구비하는 것을 특징으로 하는 지터보정회로.
제 9 항에 있어서,

상기 지연신호 생성수단은 상기 복수의 지연신호를 생성하는 복수의 지연소자를 포함하고, 상기 출력수단은 각 상기 지연소자에서 공급된 지연신호를 수취하고 각 상기 지연신호의 엣지를 검출하는 복수의 엣지검출회로와, 상기 기준클럭신호의 엣지에서 일정시간 후에 엣지검출기간을 설정하는 엣지검출 기간설정회로와, 이 검출기간에 있어서 상기 복수의 엣지검출회로에서 얻어진 검출결과에 대응하여 상기 복수의 지연신호의 적어도 하나를 선택하는 선택수단을 포함하는 것을 특징으로 하는 지터보정회로.
제 10 항에 있어서,

상기 선택수단의 출력타이밍을 조정하는 타이밍조정수단을 구비한 것을 특징으로 하는 지터보정회로.
제 9 항에 있어서,

상기 지연신호 생성수단은 상기 복수의 지연신호를 생성하는 복수의 지연소자를 포함하고, 상기 출력수단은 각각 인접하는 2 이상의 상기 지연소자에서 공급된 지연신호를 수취하여 이러한 지연신호의 어느 하나가 나머지 지연신호에 대해 반전된 레벨에 있는 것을 검출하는 복수의 엣지검출회로와, 상기 기준클럭신호의 엣지에서 일정시간 후에 엣지검출타이밍을 설정하는 엣지검출 타이밍설정회로와, 이 엣지검출타이밍으로 상기 복수의 엣지검출회로에서 얻을 수 있는 검출결과에 대응하여 상기 복수의 지연신호 가운데 적어도 하나를 선택하는 선택수단을 포함하는 것을 특징으로 하는 지터보정회로.
제 12 항에 있어서,

상기 선택수단의 출력타이밍을 조정하는 타이밍조정수단을 구비한 것을 특징으로 하는 지터보정회로.