JPH11327517A - 平面表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 各種表示モードに対応して良好な画像表示が
行える平面表示装置を提供する。 【解決手段】 第１ＰＬＬ回路３９１は、所定の範囲内
で変動する水平同期信号の周波数を１倍に逓倍すること
により、略一定の周波数を有する基準信号にして、第２
ＰＬＬ回路２７１に基準信号として出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パーソナルコンピ
ュータ等に適用される平面表示装置に係り、特に液晶表
示パネル等の平面表示パネルが用いられた平面表示装置
に関するものである。

【０００２】

【従来の技術】近年、液晶表示装置に代表される平面表
示装置は、軽量、薄型、低消費電力の特徴を生かしてノ
ートパソコン等の各種分野で利用されるようになってき
た。

【０００３】特に、最近ではスペース効率が高いことか
らＣＲＴに代わるものとして、パーソナルコンピュータ
のモニターとして、平面表示装置が注目されてきた。

【０００４】

【発明が解決しようとする課題】ところで、この平面表
示モニターは、各種入力信号に対応して表示を行う必要
がある。

【０００５】例えば、入力信号としては、６４０×４８
０の表示絵素に対応し、３１ｋＨｚの水平同期信号及び
６０Ｈｚの垂直同期信号を持つＶＧＡモードと、８００
×６００の表示絵素に対応し、３８ｋＨｚの水平同期信
号及び６０Ｈｚの垂直同期信号を持つＳＶＧＡモード
と、１，０２４×７６８の表示絵素に対応し、４８ｋＨ
ｚの水平同期信号及び６０Ｈｚの垂直同期信号を持つＸ
ＧＡモード等の各種表示モードがある。

【０００６】従来のＣＲＴでは、それぞれの表示モード
に対応する同期信号に応答した周期でビームを操作する
ことで、各種表示モードに対応した画像表示を容易に行
うことができる。

【０００７】しかしながら、平面表示モニターの場合
は、平面表示モニターを構成する表示モジュールの動作
周波数が固定されている。このため、入力信号の表示モ
ードを検出し、その表示モードに対応する同期信号に基
づいてクロックを生成し、このクロックに基づいて入力
信号を一度サンプリングした後、表示モジュールの動作
周波数に基づいて再び読み出す必要があり、複雑な制御
が必要となる。

【０００８】特に、表示モードに対応する同期信号に基
づいてクロックを生成する際に、クロックに位相ずれ等
が存在すると、全く良好な画像表示ができないという問
題点がある。

【０００９】このクロックの位相ずれは、同期信号自体
が予めもつジッタと、同期信号を逓倍するＰＬＬ回路が
もつジッタとにより、総合的に生じるジッタに起因す
る。

【００１０】そこで、本発明は上記技術課題に対応して
成されたもので、各種表示モードに対応して良好な画像
表示が行える平面表示装置を提供する。

【００１１】

【課題を解決するための手段】本発明は、同期信号及び
映像信号を含む映像情報を入力とし、前記同期信号から
クロック信号を生成するクロック信号生成手段と、前記
クロック信号生成手段から出力された前記クロック信号
に基づいて前記映像信号を順次サンプリングし、画像デ
ータとして格納するメモリ手段と、前記メモリ手段に格
納された前記画像データを順次読出す読出し手段と、前
記読出し手段から読出された前記画像データを表示する
平面表示モジュールとを備えた平面表示装置であって、
前記クロック信号生成手段は、前記同期信号を略１倍に
逓倍する第１逓倍回路と、前記第１逓倍回路から出力さ
れた基準信号を逓倍し、所定の前記クロック信号を生成
する第２逓倍回路からなることを特徴とする平面表示装
置である。

【００１２】また、この第１逓倍回路は、変動する前記
同期信号の周波数を１倍に逓倍することにより、略一定
の周波数を有する基準信号にするものである。

【００１３】この平面表示装置であると、同期信号に含
まれるジッタを、第１逓倍回路において、その同期信号
を略１倍に逓倍することにより低減し、このジッタの低
減された信号をクロック信号生成のための基準信号とす
る。この基準信号に基づいて第２逓倍回路は所定周波数
のクロック信号を生成するため、生成されるクロック信
号のジッタは十分に抑えられ、これにより良好な画像表
示を行うことができる。

【００１４】この第１逓倍回路としては、変動する同期
信号の周波数を略１倍に逓倍することにより、ジッタを
低減するものであり、従って第１逓倍回路は所定の応答
速度に設定される。即ち、ジッタ量を低減するために応
答速度の劣るもの、換言すればやや感度の悪いＰＬＬ回
路が挙げられる。

【００１５】

【発明の実施の形態】以下、図１の斜視図に示すような
本発明の実施形態に係る液晶ディスプレイ１０を図２か
ら図９に基づいて説明する。

【００１６】液晶ディスプレイ１０の構成 この液晶ディスプレイ１０は、図２に示すようにパーソ
ナルコンピュータＰＣから供給されるアナログカラービ
デオ信号により駆動される。

【００１７】このカラービデオ信号は、映像信号ＤＡＴ
Ａ１及び水平及び垂直同期信号Ｈ／Ｖｓｙｎｃにより構
成される。

【００１８】液晶ディスプレイ１０は、信号変換部１０
１、制御回路部２０１及び１０２４×７６８個のカラー
ドットで構成されるＸＧＡ仕様の液晶モジュール１１を
備える。

【００１９】信号変換部１０１は、映像信号ＤＡＴＡ１
を奇数番目の画素にそれぞれ割当てられる画素データＤ
ＡＴＡ−Ｏの連続及び偶数番目の画素にそれぞれ割当て
られる画素データＤＡＴＡ−Ｅの連続となるデジタル形
式に変換する信号処理を行う。

【００２０】制御回路部２０１は、この液晶モジュール
１１の仕様に適合する５０ＭＨｚのクロック信号ＣＫと
共に、信号変換部１０１から得られる画素データＤＡＴ
Ａ−Ｏ及びＤＡＴＡ−Ｅをクロック信号ＣＫのタイミン
グに基づいて液晶モジュール１１に供給する。

【００２１】そして、液晶モジュール１１は、制御回路
部２０１からのクロック信号ＣＫと共に画素データＤＡ
ＴＡ−Ｏ及びＤＡＴＡ−Ｅに基づいて画像表示を行う。

【００２２】液晶モジュール１１の構成 液晶モジュール１１は、図３に示すように、液晶コント
ローラ２１、第１信号線ドライバ回路３１、第２信号線
ドライバ回路３３、走査線ドライバ回路４１及び液晶パ
ネル５１を含む。

【００２３】液晶パネル５１は、アレイ基板、対向基板
及びこれらの間に保持される液晶材料層７１で構成され
る。

【００２４】アレイ基板は、ガラスプレート上にそれぞ
れ形成される１０２４×３本の信号線５３、７６８本の
走査線５５、７６８×１０２４×３（＝ＲＧＢ）個の薄
膜トランジスタ（ＴＦＴ）５７、及び１０２４×３×７
６８個の画素電極５９を含む。これら画素電極５９は、
７６８行×１０２４×３列のマトリクスアレイとして形
成され、７６８本の走査線５５は、これら画素電極５９
の行に沿って形成され、１０２４×３本の信号線５３
は、これら画素電極５９の列に沿って形成される。各Ｔ
ＦＴ５７は、それぞれの対応走査線５５及び対応信号線
５３の交差位置付近に配置され、この対応走査線５５を
介して選択されたときに対応信号線５３の電圧を対応画
素電極５９に印加する。

【００２５】対向基板は、ガラスプレート上にそれぞれ
形成される対向電極６１及びカラーフィルタ層を含む。
カラーフィルタ層は、画素電極５９の列方向に並べられ
る赤、緑及び青のカラーストライプで構成される。液晶
材料層７１は、アレイ基板及び対向基板の表面を全体的
に覆う配向膜に接合される。こうして、液晶パネル５１
の表示スクリーンは、各々赤、緑、及び青のカラースト
ライプに対向して列方向に並ぶ３個の画素電極５９を含
む１０２４×７６８個のカラードットで構成され、対角
２１インチのサイズに設定される。

【００２６】第１信号線ドライバ回路３１は、１水平走
査期間（Ｈ）分の画素データＤＡＴＡ−Ｏに対応する信
号電圧を出力する駆動ＩＣを含み、これら信号電圧を液
晶パネル５１において奇数番目の信号線５３にそれぞれ
供給する。

【００２７】第２信号線ドライバ回路３３は、１水平走
査期間（Ｈ）分の画素データＤＡＴＡ−Ｅに対応する信
号電圧を出力する駆動ＩＣを含み、これら信号電圧を液
晶パネル５１において偶数番目の信号線５３にそれぞれ
供給する。

【００２８】走査線ドライバ回路４１は、走査パルスを
各水平走査期間（Ｈ）毎に順次対応走査線５５に供給す
る。

【００２９】液晶コントローラ２１は、図２に示す制御
回路部２０１からの画素データＤＡＴＡ−Ｏ及びＤＡＴ
Ａ−Ｅ、クロック信号ＣＫに基づいて２５ＭＨｚの水平
クロック信号ＣＫＨ、水平スタート信号ＳＴＨ、垂直ク
ロック信号ＣＫＶ及び垂直スタート信号ＳＴＶを生成す
る。画素データＤＡＴＡ−Ｏは、水平クロック信号ＣＫ
Ｈ及び水平スタート信号ＳＴＨと共に第１信号線ドライ
バ回路３１に供給され、画素データＤＡＴＡ−Ｅは、水
平クロック信号ＣＫＨ及び水平スタート信号ＳＴＨと共
に第２信号線ドライバ回路３３に供給され、垂直クロッ
ク信号ＣＫＶ及び垂直スタート信号ＳＴＶは、走査線ド
ライバ回路４１に供給される。

【００３０】信号変換部１０１の構成 ここで、信号変換部１０１の構成を説明する。

【００３１】この信号変換部１０１は、インターフェイ
ス部１１１、信号増幅回路１２１、アナログ／ディジタ
ル（Ａ／Ｄ）変換部１３１、及びＤＣ／ＤＣコンバータ
１４１を含む。

【００３２】インターフェイス部１１１は、パーソナル
コンピュータＰＣから供給されるアナログビデオ信号に
含まれる映像信号ＤＡＴＡ１、水平同期信号Ｈｓｙｎｃ
及び垂直同期信号Ｖｓｙｎｃを受取る。水平同期信号Ｈ
ｓｙｎｃ及び垂直同期信号Ｖｓｙｎｃは、インターフェ
イス部１１１から制御回路部２０１に導かれ、映像信号
ＤＡＴＡ１は、信号増幅回路１２１を介してアナログ／
ディジタル（Ａ／Ｄ）変換部１３１に導かれる。

【００３３】信号増幅回路１２１は、Ａ／Ｄ変換部１３
１の入力レベルに適合するように映像信号ＤＡＴＡ１を
増幅する。

【００３４】Ａ／Ｄ変換部１３１は、この信号増幅回路
１２１から供給される映像信号をデジタル形式に変換す
るために第１Ａ／Ｄ変換回路１３１ａ及び第２Ａ／Ｄ変
換回路１３１ｂを備える。

【００３５】第１Ａ／Ｄ変換回路１３１ａは、映像信号
ＤＡＴＡ１を順次サンプリングすることにより奇数番目
の画素に割当てられる８ビットの画素データＤＡＴＡ−
Ｏを得るＡ／Ｄ変換を行い、第２Ａ／Ｄ変換回路１３１
ｂは、映像信号ＤＡＴＡ１を順次サンプリングすること
により偶数番目の画素に割当てられる８ビットの画素デ
ータＤＡＴＡ−Ｅを得るＡ／Ｄ変換を行う。

【００３６】例えば、映像信号ＤＡＴＡ１が６４０×４
８０ドットのカラー表示用のＶＧＡ（６０Ｈｚ）モード
であれば、水平同期信号Ｈｓｙｎｃは、周波数が３１．
５ＫＨｚかつ負極に設定され、垂直同期信号Ｖｓｙｎｃ
は、周波数が６０Ｈｚかつ負極に設定されている。

【００３７】この水平同期信号Ｈｓｙｎｃ及び垂直同期
信号Ｖｓｙｎｃの周波数及び極性から、例えば映像信号
ＤＡＴＡ１がＶＧＡ（６０Ｈｚ）モードであると判別さ
れると、第１Ａ／Ｄ変換回路１３１ａ及び第２Ａ／Ｄ変
換回路１３１ｂは、後述するジッタ補正回路２８１から
出力される２５．１７５ＭＨｚの再生ドットクロック信
号ＲＣＫが１／２分周回路２８３により分周された
［（２５．１７５）／２］ＭＨｚの第１サンプリング信
号ＲＣＫＳ１及びその反転出力である第２サンプリング
信号ＲＣＫＳ２に基づいてそれぞれサンプリング動作を
行う。

【００３８】この第１及び第２サンプリング信号ＲＣＫ
Ｓ１，ＲＣＫＳ２は、互いに位相が１８０°異なる信号
である。Ａ／Ｄ変換回路１３１ａ及び１３１ｂの利用
は、Ａ／Ｄ変換部１３１の実質的な低速化をもたらし、
安定なＡ／Ｄ変換を可能にする。

【００３９】ＤＣ／ＤＣコンバータ１４１は、外部電源
から供給される１２Ｖの直流電圧を±５Ｖの直流電圧に
変換する。信号増幅部１２１及びＡ／Ｄ変換部１３１
は、このＤＣ／ＤＣコンバータ１４１から供給される直
流電圧により動作する。

【００４０】制御回路部２０１の構成 次に、制御回路部２０１の構成を説明する。

【００４１】制御回路部２０１は、フレームメモリ２１
１、書込制御回路２２１、読出制御回路２３１、ＣＰＵ
２４１、クロック出力回路２５１、表示モード格納回路
２６１、第１ＰＬＬ回路３９１、第２ＰＬＬ回路２７
１、ジッタ補正回路２８１、第１レギュレータ回路２９
１、及び第２レギュレータ回路３０１を備える。

【００４２】（表示モード格納回路２６１）表示モード
格納回路２６１は、様々な表示モードの水平同期信号Ｈ
ｓｙｎｃの周波数及び垂直同期信号Ｖｓｙｎｃの周波数
を表す複数の表示モードデータを格納するＲＯＭで構成
される。

【００４３】そして、ＣＰＵ２４１は、水平同期信号Ｈ
ｓｙｎｃの周波数、垂直同期信号Ｖｓｙｎｃの周波数及
び極性をそれぞれ検出し、これら周波数と極性から表示
モード格納回路２６１に予め格納されたモードデータと
照合し、この照合結果に基づいて表示モードを識別す
る。

【００４４】例えば、水平同期信号Ｈｓｙｎｃの周波数
が３１．５ＫＨｚかつ負極性で、垂直同期信号Ｖｓｙｎ
ｃの周波数が６０Ｈｚかつ負極性であれば、これら周波
数を示すモードデータから表示モードが上述したように
ＶＧＡ（６０Ｈｚ）モードであることが識別される。

【００４５】また、水平同期信号Ｈｓｙｎｃの周波数が
３７．８８ＫＨｚかつ正極性で、垂直同期信号Ｖｓｙｎ
ｃの周波数が６０Ｈｚかつ正極性であれば表示モードが
ＳＶＧＡ（５６Ｈｚ）モード、水平同期信号Ｈｓｙｎｃ
の周波数が４８．３６ＫＨｚかつ負極性で、垂直同期信
号Ｖｓｙｎｃの周波数が６０Ｈｚかつ負極性であれば表
示モードがＸＧＡ（６０Ｈｚ）モードであることがそれ
ぞれ検出される。

【００４６】ＣＰＵ２４１は、識別結果に基づいて第２
ＰＬＬ回路２７１に制御信号を出力する。

【００４７】（第１ＰＬＬ回路３９１）図５に、第１Ｐ
ＬＬ回路３９１の一実施例を示す。

【００４８】第１ＰＬＬ回路３９１は、アナログ型であ
り、位相比較部４４２とアナログフィルタ４４４とＶＣ
ＸＯ（電圧制御発振器）４４６を直列に接続すると共
に、この出力を位相比較部４４２に帰還させる。

【００４９】この第１ＰＬＬ回路３９１の動作状態を図
６に基づいて説明する。図６において示されているもの
は、同期信号の波形図と、その周波数分布図である。こ
の周波数分布図は、縦軸が同期信号の強度であり、横軸
がその一周期である。

【００５０】この実施例においては、例えば同期信号Ａ
が第１ＰＬＬ回路３９１に入力する前は、図に示すよう
に、中心の周期が３１．７４μ秒の場合には、１０ｎ秒
の幅を持って入力している。すなわち、±１０ｎ秒の分
だけジッタが発生していることになる。なお、この３
１．７４μ秒は、ＶＧＡの表示モードの周波数を示して
いる。

【００５１】そして、このジッタを有する同期信号Ａが
第１ＰＬＬ回路３９１に入力すると、１倍に逓倍され
る。この１倍に逓倍する場合に、その精度を鈍くしてお
くと、多少の周波数の変動があっても、出力される中心
周波数は３１．７４μ秒であり、その変動幅が２．５ｎ
秒に補正される。すなわち、１倍に逓倍することによっ
て、同期信号Ａに含まれていたジッタが軽減され、これ
を同期信号Ｇとする。

【００５２】このように、第１ＰＬＬ回路３９１では、
ジッタを含む同期信号を１倍に逓倍する過程でジッタを
低減し、これにより第２ＰＬＬ回路２７１において必要
な基準信号を得ることができる。

【００５３】（第２ＰＬＬ回路２７１）第２ＰＬＬ回路
２７１は、ＣＰＵ２４１からの制御信号により表示モー
ドに適合する周波数まで水平同期信号Ｈｓｙｎｃを逓倍
し、これを再生用クロック信号Ｒ’ＣＫとして出力す
る。上記の如く表示モードがＶＧＡ（６０Ｈｚ）モード
であると識別された場合、水平同期信号Ｈｓｙｎｃは、
２５．１７５ＭＨｚの再生用クロック信号Ｒ’ＣＫを得
るように逓倍される。

【００５４】この実施例では、第１ＰＬＬ回路３９１か
ら出力された基準信号（Ｅ）である水平同期信号Ｈｓｙ
ｎｃを第２ＰＬＬ回路２７１で逓倍することにより再生
用クロック信号Ｒ’ＣＫを生成したが、垂直同期信号Ｖ
ｓｙｎｃを逓倍する、あるいは、他の基準信号を逓倍す
ることにより再生用クロック信号Ｒ’ＣＫを生成するも
のであってもかまわない。

【００５５】しかし、水平同期信号Ｈｓｙｎｃを逓倍す
ることが回路規模の増大なく、高い精度が得られること
から好ましい。

【００５６】また、基準信号を逓倍する回路としては、
第２ＰＬＬ回路２７１以外にもＤＬＬ回路等で構成して
もかまわないし、また周波数の高い基準信号を分周する
ものであってもかまわない。

【００５７】そして、再生用クロック信号Ｒ’ＣＫは、
第２ＰＬＬ回路２７１自身のジッタを含むことが避けら
れないため、ここでは、ジッタ補正回路２８１によって
水平同期信号Ｈｓｙｎｃ、垂直同期信号Ｖｓｙｎｃに基
づいてジッタの補正処理を行ない、これが再生ドットク
ロック信号ＲＣＫとして各回路に用いられる。

【００５８】（フレームメモリ２１１）フレームメモリ
２１１は、（１０２４×７６８）×３バイトのメモリ領
域を有し、信号変換部１０１から供給される画素データ
ＤＡＴＡ−Ｏ及びＤＡＴＡ−Ｅを、上述の再生ドットク
ロック信号ＲＣＫに基づく第１及び第２サンプリング信
号ＲＣＫＳ１，ＲＣＫＳ２が更に１／２分周回路２８
４、２８５により分周された［（２５．１７５）／４］
ＭＨｚの第１及び第２書込クロックＲＣＫＷ１、ＲＣＫ
Ｗ２のタイミングに基づいて順次格納される。

【００５９】これら画素データＤＡＴＡ−Ｏ及びＤＡＴ
Ａ−Ｅの書込アドレスは、水平及び垂直同期信号Ｈ／Ｖ
ｓｙｎｃ、再生ドットクロック信号ＲＣＫ及びＣＰＵ２
４１からの表示モードに対応する制御信号に基づいて書
込制御回路２２１で生成される書込イネーブル信号ＥＮ
ＢＷによって決定される。

【００６０】フレームメモリ２１１からの画素データＤ
ＡＴＡ−Ｏ及びＤＡＴＡ−Ｅの読み出しは、ＸＧＡ仕様
の液晶表示モジュール１１に対応した５０ＭＨｚのクロ
ック信号ＣＫを生成するクロック出力回路２５１からの
クロック信号ＣＫが１／２分周回路２８６により分周さ
れた２５ＭＨｚの第１読出クロックＣＫＲ１及びその反
転出力である第２読出クロックＣＫＲ２のタイミングに
基づいて順次読み出される。

【００６１】また、これら画素データＤＡＴＡ−Ｏ及び
ＤＡＴＡ−Ｅの読出しアドレスは、クロック信号ＣＫ及
びＣＰＵ２４１からの表示モードに対応する制御信号に
基づいて読出制御回路２３１で生成される読出イネーブ
ル信号ＥＮＢＲによって決定される。

【００６２】この実施例では、液晶表示モジュール１１
がＸＧＡ仕様であることから、クロック出力回路２５１
は、この液晶表示モジュール１１の仕様に対応する５０
ＭＨｚのクロック信号ＣＫを生成するように構成した
が、６５ＭＨｚとしても良い。また、液晶表示モジュー
ル１１が８００×６００個のカラードットで構成される
ＳＶＧＡ仕様であれば４０ＭＨｚのクロック信号ＣＫ
を、６４０×４８０個のカラードットで構成されるＶＧ
Ａ仕様であれば２５ＭＨｚのクロック信号ＣＫをそれぞ
れ出力するように構成される。また、各仕様に対応可能
にするべくクロック出力回路２５１は、予め複数のクロ
ック信号ＣＫを出力可能に構成しておくこともできる。

【００６３】更に詳しくは、これら画素データＤＡＴＡ
−Ｏ及びＤＡＴＡ−Ｅの読出動作は、読出制御回路２３
１から供給される読出イネーブル信号ＥＮＢＲが高レベ
ルに維持される期間内に順次対応するアドレスのデータ
が読み出される。

【００６４】例えば、ＶＧＡモード（６０Ｈz ）の画像
が拡大あるいは、縮小を行わずに本実施形態のようなＸ
ＧＡ仕様の液晶表示モジュール１１に表示される場合、
図４に示すように上下にそれぞれ１４４ドット、左右に
１９２ドットの非表示領域を表示スクリーンに設ける必
要がある。

【００６５】有効表示領域がこの非表示領域に囲まれた
部分に制限される場合、読出イネーブル信号ＥＮＢＲ
は、有効表示領域に対応する読出アドレスの指定期間に
おいて読出動作を許可するために高レベルに維持され、
非表示領域に対応する読出アドレスの指定期間において
読出動作を禁止するために低レベルに維持される。読出
動作が禁止される期間においては、特定データ“０００
０００００”が非表示ドットの画素データとして液晶表
示モジュール１１に入力され、非表示ドットには、黒表
示が成される。

【００６６】これにより、液晶表示モジュール１１の有
効表示ドットよりも少ない表示ドット数の表示モードの
画像でも読出イネーブル信号ＥＮＢＲの制御によりスク
リーンの中央に表示可能である。

【００６７】この実施例では、非表示領域に対応する読
出アドレスの指定期間において特定データ“０００００
０００”が出力され、これにより非表示ドットには、黒
表示がなされる構成としたが、他の特定データが出力さ
れる構成として黒以外の表示状態としてもかまわない。

【００６８】（ジッタ補正回路２８１）次に、この実施
例のジッタ補正回路２８１について、図７から図９を参
照して更に詳細に説明する。

【００６９】ジッタ補正回路２８１は、第２ＰＬＬ回路
２７１の出力信号ＰＬＬout を、バッファ（図示せず）
を介して再生用クロック信号Ｒ’ＣＫとして導き、この
再生用クロック信号Ｒ’ＣＫを被補正信号Ｃｋｄ０とす
るものである。すなわち、このジッタ補正回路２８１
は、第２ＰＬＬ回路２７１で発生するジッタを補正する
ものである。なぜならば、それ以前の水平同期信号に含
まれているジッタは第１ＰＬＬ回路３９１によって排除
されているからである。そのために、第２ＰＬＬ回路２
７１の性能が高くジッタが発生しない場合には、このジ
ッタ補正回路２８１は不要である。

【００７０】そして、ジッタ補正回路２８１は、被補正
信号Ｃｋｄ０を遅延するために直列に接続されたｎ個の
遅延素子Ｆｄ１−Ｆｄｎ、この被補正信号Ｃｋｄ０及び
遅延素子Ｆｄ１−Ｆｄから得られる遅延信号Ｃｋｄ１−
Ｃｋｄｎのエッジ検出するｎ＋１個のエッジ検出回路Ｅ
ｄ０−Ｅｄｎ、基準信号Ｖｒｅｆとして供給される水平
同期信号Ｈｓｙｎｃに基づいてエッジ検出期間Ｔｅｄｊ
を設定するエッジ検出期間設定回路ＴＭ、エッジ検出回
路Ｅｄ０−Ｅｄｎの出力信号をデコードするデコーダＤ
ＥＣ、及びこのデコーダＤＥＣの出力信号に基づいて信
号Ｃｋｄ０−Ｃｋｄｎのうちの１つを選択するセレクタ
回路ＳＥＬを含む。

【００７１】この実施例では、ｎは、１５に設定されて
おり、遅延素子Ｆｄ１−Ｆｄｎは、それぞれ被補正信号
Ｃｋｄ０及び遅延信号Ｃｋｄ１−Ｃｋｄｎ−１を１［ｎ
ｓ］の遅延時間Ｔｄで順次遅延させるよう構成される。
この場合、被補正信号Ｃｋｄ０と遅延信号Ｃｋｄ１−Ｃ
ｋｄｎ信号との位相ずれは、それぞれ１，２，３，・・
・，ｎ［ｎｓ］となる。

【００７２】エッジ検出期間設定回路ＴＭは、基準信号
Ｖｒｅｆとして供給される水平同期信号Ｈｓｙｎｃに同
期した出力信号ＥＴＭＧを発生する。この出力信号ＥＴ
ＭＧは、水平同期信号Ｈｓｙｎｃである基準信号Ｖｒｅ
ｆの立下がりから８［ｎｓ］経過後に立上がり１０［ｎ
ｓ］経過後に立下がり、この立上がりから立下がりまで
の２［ｎｓ］の期間をエッジ検出期間Ｔｅｄｊとして設
定される。

【００７３】エッジ検出期間設定回路ＴＭは、基準信号
Ｖｒｅｆとして水平同期信号Ｈｓｙｎｃ以外の信号、例
えば垂直同期信号Ｖｓｙｎｃに基づいてエッジ検出期間
Ｔｅｄｊを設定するものであってもかまわない。

【００７４】しかしながら、水平同期信号Ｈｓｙｎｃに
基づいて制御する方が短期間で繰り返し制御可能である
ことから、水平同期信号Ｈｓｙｎｃに基づくことが望ま
しい。そして、エッジ検出回路Ｅｄ０−Ｅｄｎは、それ
ぞれエッジ検出期間Ｔｅｄｊにおいて遅延信号Ｃｋｄ０
−Ｃｋｄｎのエッジを検出するように動作する。

【００７５】例えば、図８に示す例では、遅延信号Ｃｋ
ｄｍ及びＣｋｄｍ＋１に対応するエッジ検出回路Ｅｄｍ
及びＥｄｍ＋１は、“１”を出力し、他のエッジ検出回
路Ｅｄ０，Ｅｄ１，…，Ｅｄｎは、“０”を出力するこ
ととなる。

【００７６】デコーダＤＥＣは、エッジ検出期間設定回
路ＴＭの出力信号ＥＴＭＧによって設定されたエッジ検
出期間Ｔｅｄｊにおいてエッジ検出回路Ｅｄ０−Ｅｄｎ
の出力信号をデコードし、このデコード結果を保持す
る。そして、セレクタ回路ＳＥＬは、デコーダ回路ＤＥ
Ｃのデコード結果に基づいて遅延信号Ｃｋｄ０−Ｃｋｄ
ｎのうちの１つを選択し出力する。

【００７７】この実施例では、各遅延信号Ｃｋｄ１−Ｃ
ｋｄｎは、順次１［ｎｓ］だけ遅延されており、またエ
ッジ検出期間設定回路ＴＭは、２［ｎｓ］の期間をエッ
ジ検出期間Ｔｅｄｊとして設定しているため、エッジ検
出回路Ｅｄ０−Ｅｄｎの内の２つから“１”の出力信号
が検出される場合がある。そこで、この実施例では、最
も遅く“１”の出力信号が検出されるエッジ検出回路Ｅ
ｄ０，Ｅｄ１，…，Ｅｄｎに対応した被補正信号Ｃｋｄ
０及び遅延信号Ｃｋｄ１−Ｃｋｄｎの内の１つが選択さ
れるように構成されている。従って、図８に示す例で
は、最も遅く“１”の出力信号が検出されるエッジ検出
回路Ｅｄｍ＋１に対応する遅延信号Ｃｋｄｍ＋１がセレ
クタ回路ＳＥＬにより選択出力される。

【００７８】セレクタ回路ＳＥＬによる選択規則は、上
記構成にとらわれることなく、最も早く“１”の出力信
号が検出されるエッジ検出回路Ｅｄ０，Ｅｄ１，…，Ｅ
ｄｎに対応する被補正信号Ｃｋｄ０及び遅延信号Ｃｋｄ
１−Ｃｋｄｎの内の１つが選択されるように構成されて
もかまわない。

【００７９】このようにして、被補正信号Ｃｋｄ０のエ
ッジが基準信号Ｖｒｅｆの立下がりを基準にして−８
［ｎｓ］〜＋１０［ｎｓ］の間にランダムに位置するジ
ッタが存在しても、概略２［ｎｓ］以内のジッタに抑え
られた出力信号をセレクタ回路ＳＥＬから得ることがで
きる。

【００８０】セレクタ回路ＳＥＬは、ジッタが所定の範
囲内に補正された出力信号を選択出力するが、映像信号
ＤＡＴＡ１の遅延などにより、この出力信号には、不可
避的に位相ずれが存在する。そこで、この実施例では、
このセレクタ回路ＳＥＬの出力信号は、タイミング調整
回路に供給され、観察者によって位相ずれが調整される
こととなる。即ち、このタイミング調整回路は、セレク
タ回路ＳＥＬの出力信号を遅延させるために直列に接続
されるｉ個の遅延素子Ｆｄ’１−Ｆｄ’ｉを備える。こ
れら、遅延素子Ｆｄ’１−Ｆｄ’ｉは、それぞれセレク
タ回路ＳＥＬの出力信号及び各遅延素子Ｆｄ’１−Ｆ
ｄ’（ｉ−１）の出力信号を例えば１［ｎｓ］だけ遅延
させる。セレクタ回路ＳＥＬの出力信号及び遅延素子Ｆ
ｄ’１−Ｆｄ’ｉの出力信号は、マルチプレクサＭＰＸ
に供給される。マルチプレクサＭＰＸは、外部設定端子
に観察者によって選択される選択信号により入力信号の
うちの一つを再生ドットクロック信号ＲＣＫとして選択
的に出力する。ここでは、遅延素子Ｆｄ’１−Ｆｄ’ｉ
の数は、１個当たりの遅延時間と被補正信号のジッタ量
と周期等から、この実施例では、１５に設定される。

【００８１】このようにして、ジッタ補正されたセレク
タ回路ＳＥＬの出力信号は、更にタイミング調整回路に
よって位相調整され、再生ドットクロック信号ＲＣＫと
して出力されることとなる。

【００８２】なお、本実施形態では、互いに異なるタイ
ミングの複数の遅延信号Ｃｋｄ１−Ｃｋｄｎを作成する
ために同一の遅延時間を持ち直列に配列される遅延素子
Ｆｄ１−Ｆｄｎを設けたが、それぞれ異なる遅延時間を
持ち並列に配列される複数の遅延素子を設けても同様の
効果を得ることができる。

【００８３】また、この実施例では、１［ｎｓ］だけ順
次遅延させる遅延素子Ｆｄ１−Ｆｄｎの素子数ｎを１５
に設定し、エッジ検出期間Ｔｅｄｊを２［ｎｓ］に設定
したが、この他にも遅延素子数ｎ及びエッジ検出期間Ｔ
ｅｄｊを増大させることにより、基準信号Ｖｒｅｆの立
下がりを基準にして、より広い範囲でランダムに位置す
るジッタを補正することが可能となる。また、被補正信
号Ｃｋｄ０及び遅延信号Ｃｋｄ１−Ｃｋｄｎの立上がり
エッジを検出するよう構成してもよい。

【００８４】ここで、この実施例におけるタイミングの
設定について図９を参照して更に詳しく説明する。

【００８５】同図（ａ）は、第２ＰＬＬ回路２７１の出
力信号ＰＬＬout の位相が基準信号Ｖｒｅｆに対して早
い場合、同図（ｂ）は、位相が遅い場合を示している。

【００８６】全ての位相ずれに対応するためには、エッ
ジ検出期間Ｔｅｄｊ内にいずれかの被補正信号Ｃｋｄ０
及び遅延信号Ｃｋｄ１−Ｃｋｄｎの出力が検出される必
要がある。そこで、全遅延素子Ｆｄ１−Ｆｄｎによる全
遅延時間をΣＴｄ、第２ＰＬＬ回路２７１の出力信号Ｐ
ＬＬout のバッファ等による遅延時間をＴｄｉ、第２Ｐ
ＬＬ回路２７１の出力信号ＰＬＬout の位相ずれが最も
早い場合のずれ時間をＴｊｂ、第２ＰＬＬ回路２７１の
出力信号ＰＬＬout の位相ずれが最も遅い場合のずれ時
間をＴｊａとすると、全遅延時間ΣＴｄは、次の式を満
足する必要がある。

【００８７】ΣＴｄ＞（Ｔｊｂ−Ｔｄｉ）＋（Ｔｊａ＋
Ｔｄｉ）＝（Ｔｊｂ＋Ｔｊａ） そして、この実施例では、第２ＰＬＬ回路２７１の位相
ずれ時間よりも全遅延時間ΣＴｄが十分に長くなるよう
素子数ｎを１５に設定している。この素子数ｎの設定
は、第２ＰＬＬ回路２７１の性能に応じて適宜変更され
る。

【００８８】また、エッジ検出期間Ｔｅｄｊ内に遅延信
号Ｃｋｄ０−Ｃｋｄｎの内の１つが選択される必要か
ら、エッジ検出期間Ｔｅｄｊは、各エッジ検出回路Ｅｄ
０−Ｅｄn のセットアップ期間をＳｅｔｕｐ（Ｅｄ）、
ホールド期間をＨｏｌｄ（Ｅｄ）、遅延素子Ｆｄ０−Ｆ
ｄｎの遅延時間Ｔｄとすると、次の式で表される。

【００８９】 Ｔｅｄｊ＞Ｓｅｔｕｐ（Ｅｄ）＋Ｈｏｌｄ（Ｅｄ）＋Ｔ
ｄ そして、この実施例では、この条件を満足する２［ｎ
ｓ］のエッジ検出期間Ｔｅｄｊに設定されている。

【００９０】更に、基準信号Ｖｒｅｆの立下がりから出
力信号ＥＴＭＧの立上がりまでの期間ＴＥａは、次の式
で表すことができる。

【００９１】 ＴＥａ＜Ｔｊａ＋Ｔｄｉ−Ｓｅｔｕｐ（Ｅｄ） ＴＥａ＞Ｔｊａ＋Ｔｄｉ＋Ｈｏｌｄ（Ｅｄ）−Ｔｅｄｉ そして、この実施例では、この条件を満足する８［ｎ
ｓ］の期間ＴＥａに設定されている。なお、この期間Ｔ
Ｅａは、この実施形態における立下がりエッジを検出す
る場合であって、立上がりエッジを検出する場合等、適
宜被補正信号Ｃｋｄ０の周期に基づいて変更されるもの
である。

【００９２】また、各遅延素子Ｆｄ１−Ｆｄｎの遅延時
間Ｔｄを短くし、エッジ検出回路としてセットアップ期
間Ｓｅｔｕｐ（Ｅｄ）、ホールド期間Ｈｏｌｄ（Ｅｄ）
のそれぞれ短い高速な素子を用いることにより補正精度
を向上できるが、消費電力を増大させる等の問題も生じ
てくる。

【００９３】そこで、本発明者等の実験によれば、ジッ
タ量は、表示ディスプレイの仕様がＸＧＡ用では、３
［ｎｓ］以下、各遅延素子の遅延時間は、２［ｎｓ］以
下であれば、十分な表示品位が確保されることが確認さ
れた。また、表示ディスプレイの仕様がＳＸＧＡ用で
は、１［ｎｓ］以下、各遅延素子の遅延時間は、０．５
［ｎｓ］以下であれば、十分な表示品位が確保されるこ
とが確認された。

【００９４】なお、表示モジュールとしては、上記の液
晶表示モジュールに限定されるものでなく、プラズマデ
ィスプレイやＥＬディスプレイ等の各種表示モジュール
であってもよい。

【００９５】

【発明の効果】本発明の平面表示装置によれば、第１逓
倍回路によって同期信号の位相を調整することにより、
再生されるクロック信号のジッタを低減し、これにより
良好な画像表示を行うことができる。

【図面の簡単な説明】

【図１】本発明の実施形態に係る液晶ディスプレイの斜
視図である。

【図２】本発明の実施形態に係る液晶ディスプレイの回
路構成を示す図である。

【図３】図１に示す液晶表示モジュールの回路構成を示
す図である。

【図４】図３に示す液晶表示モジュールのスクリーンに
設けられる非表示領域及び有効表示領域を説明するため
の図である。

【図５】本実施例の第１ＰＬＬ回路の回路図である。

【図６】第１ＰＬＬ回路におけるタイムチャートであ
る。

【図７】図１に示すジッタ補正回路の回路構成を示す図
である。

【図８】図７に示すジッタ補正回路の動作を説明するた
めの波形図である。

【図９】図７に示すジッタ補正回路の動作を説明するた
めの波形図である。

【符号の説明】

１０…液晶ディスプレイ １１…液晶表示モジュール １０１…信号変換部 １３１…Ａ／Ｄ変換部 ２０１…制御回路部 ２１１…フレームメモリ ２２１…書込制御回路 ２３１…読出制御回路 ２７１…第２ＰＬＬ回路 ２８１…ジッタ補正回路 ３９１…第１ＰＬＬ回路 Ｆｄ１−Ｆｄｎ…遅延素子 Ｅｄ０−Ｅｄｎ…エッジ検出回路 ＳＥＬ…セレクタ回路 ＤＥＣ…デコーダ回路 Ｆｄ’１−Ｆｄ’ｉ…遅延素子 ＭＰＸ…マルチプレクサ ＴＭ…エッジ検出期間設定回路 ＴＭ’…エッジ検出タイミング設定回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】同期信号及び映像信号を含む映像情報を入
   力とし、前記同期信号からクロック信号を生成するクロ
   ック信号生成手段と、 前記クロック信号生成手段から出力された前記クロック
   信号に基づいて前記映像信号を順次サンプリングし、画
   像データとして格納するメモリ手段と、 前記メモリ手段に格納された前記画像データを順次読出
   す読出し手段と、 前記読出し手段から読出された前記画像データを表示す
   る平面表示モジュールと、 を備えた平面表示装置において、 前記クロック信号生成手段は、 前記同期信号を略１倍に逓倍する第１逓倍回路と、 前記第１逓倍回路から出力された基準信号を逓倍し、所
   定の前記クロック信号を生成する第２逓倍回路とを備え
   たことを特徴とする平面表示装置。
2. 【請求項２】前記第１逓倍回路は、前記同期信号を１倍
   に逓倍することによりジッタ量を低減する応答速度に設
   定されることを特徴とする請求項１記載の平面表示装
   置。
3. 【請求項３】前記第１逓倍回路が、ＰＬＬ回路であるこ
   とを特徴とする請求項１記載の平面表示装置。
4. 【請求項４】前記第２逓倍回路が、ＰＬＬ回路であるこ
   とを特徴とする請求項１記載の平面表示装置。
5. 【請求項５】前記平面表示モジュールが、液晶表示モジ
   ュールであることを特徴とする請求項１記載の平面表示
   装置。
6. 【請求項６】前記同期信号が、水平同期信号であること
   を特徴とする請求項１記載の平面表示装置。