JPH10187098A - 平面表示モニター - Google Patents
平面表示モニターInfo
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- JPH10187098A JPH10187098A JP34028596A JP34028596A JPH10187098A JP H10187098 A JPH10187098 A JP H10187098A JP 34028596 A JP34028596 A JP 34028596A JP 34028596 A JP34028596 A JP 34028596A JP H10187098 A JPH10187098 A JP H10187098A
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- display
- signal
- image data
- display monitor
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Abstract
(57)【要約】
【課題】 各種表示モードに対応して良好な画像表示が
行える平面表示モニターを提供することを目的としてい
る。 【解決手段】 この発明は、入力される画像表示信号の
仕様を識別し対応するクロック信号を生成するクロック
信号生成手段(271) と、クロック信号に基づいて画像表
示信号を順次サンプリングし画像データとして格納する
メモリ手段(211)と、メモリ手段から所定のタイミング
で格納された画像データを順次読み出す読み出し手段(2
31) と、読み出し手段から読み出された画像データを所
定のタイミングに基づいて表示する平面表示モジュール
(11)とを備え、クロック信号生成手段(271) は独立した
電源(291) で動作する平面表示モニターである。
行える平面表示モニターを提供することを目的としてい
る。 【解決手段】 この発明は、入力される画像表示信号の
仕様を識別し対応するクロック信号を生成するクロック
信号生成手段(271) と、クロック信号に基づいて画像表
示信号を順次サンプリングし画像データとして格納する
メモリ手段(211)と、メモリ手段から所定のタイミング
で格納された画像データを順次読み出す読み出し手段(2
31) と、読み出し手段から読み出された画像データを所
定のタイミングに基づいて表示する平面表示モジュール
(11)とを備え、クロック信号生成手段(271) は独立した
電源(291) で動作する平面表示モニターである。
Description
【０００１】
【発明の属する技術分野】この発明は、パーソナルコン
ピュータ（以下、ＰＣと略称する。）等に適用される表
示装置に係り、特に液晶表示パネル等の平面表示パネル
が用いられた平面表示モニターに関する。
ピュータ（以下、ＰＣと略称する。）等に適用される表
示装置に係り、特に液晶表示パネル等の平面表示パネル
が用いられた平面表示モニターに関する。
【０００２】
【従来の技術】近年、液晶表示装置に代表される平面表
示装置は、軽量、薄型、低消費電力の特徴を生かして各
種分野で利用されるようになってきた。特に、最近で
は、ＰＣの表示装置として、スペース効率が高いことか
ら、平面表示モニターが注目されている。
示装置は、軽量、薄型、低消費電力の特徴を生かして各
種分野で利用されるようになってきた。特に、最近で
は、ＰＣの表示装置として、スペース効率が高いことか
ら、平面表示モニターが注目されている。
【０００３】
【発明が解決しようとする課題】ところで、この平面表
示モニターは、各種入力信号に対応して表示を行う必要
がある。例えば、入力信号としては、６４０×４８０の
表示絵素に対応し３１ｋＨｚの水平同期信号及び６０Ｈ
ｚの垂直同期信号を持つＶＧＡモード、８００×６００
の表示絵素に対応し３８ｋＨｚの水平同期信号及び６０
Ｈｚの垂直同期信号を持つＳＶＧＡモード、１０２４×
７６８の表示絵素に対応し４８ｋＨｚの水平同期信号及
び６０Ｈｚの垂直同期信号を持つＸＧＡモード等の各種
表示モードがある。
示モニターは、各種入力信号に対応して表示を行う必要
がある。例えば、入力信号としては、６４０×４８０の
表示絵素に対応し３１ｋＨｚの水平同期信号及び６０Ｈ
ｚの垂直同期信号を持つＶＧＡモード、８００×６００
の表示絵素に対応し３８ｋＨｚの水平同期信号及び６０
Ｈｚの垂直同期信号を持つＳＶＧＡモード、１０２４×
７６８の表示絵素に対応し４８ｋＨｚの水平同期信号及
び６０Ｈｚの垂直同期信号を持つＸＧＡモード等の各種
表示モードがある。
【０００４】従来のＣＲＴでは、それぞれの表示モード
に対応する同期信号に応答した周期でビームを走査する
ことで、各種表示モードに対応した画像表示を容易に行
うことができる。
に対応する同期信号に応答した周期でビームを走査する
ことで、各種表示モードに対応した画像表示を容易に行
うことができる。
【０００５】しかしながら、平面表示モニターの場合
は、平面表示モニターを構成する表示モジュールの動作
周波数が固定されている。このため、入力信号の表示モ
ードを検出し、その表示モードに対応する同期信号に基
づいてクロックを生成し、このクロックに基づいて入力
信号を一度サンプリングした後、表示モジュールの動作
周波数に基づいて再び読み出す必要があり、複雑な制御
が必要となる。
は、平面表示モニターを構成する表示モジュールの動作
周波数が固定されている。このため、入力信号の表示モ
ードを検出し、その表示モードに対応する同期信号に基
づいてクロックを生成し、このクロックに基づいて入力
信号を一度サンプリングした後、表示モジュールの動作
周波数に基づいて再び読み出す必要があり、複雑な制御
が必要となる。
【０００６】特に、表示モードに対応する同期信号に基
づいてクロックを生成する際、クロックに位相ずれ等が
存在すると、全く良好な画像表示ができないという問題
点がある。
づいてクロックを生成する際、クロックに位相ずれ等が
存在すると、全く良好な画像表示ができないという問題
点がある。
【０００７】この発明は、上記技術課題に対処して成さ
れたもので、各種表示モードに対応して良好な画像表示
が行える平面表示モニターを提供することを目的として
いる。
れたもので、各種表示モードに対応して良好な画像表示
が行える平面表示モニターを提供することを目的として
いる。
【０００８】
【課題を解決するための手段】請求項１に記載される発
明は、入力される画像表示信号の仕様に基づいて対応す
るクロック信号を生成するクロック信号生成手段と、前
記クロック信号に基づいて前記画像表示信号を順次サン
プリングし画像データとして格納するメモリ手段と、前
記メモリ手段から所定のタイミングで格納された前記画
像データを順次読み出す読み出し手段とを備えたメモリ
部と、前記読み出し手段から読み出された前記画像デー
タを前記所定のタイミングに基づいて表示する平面表示
モジュールと、前記メモリ部に電気的に接続される第１
電源部と、前記クロック信号生成手段に電気的に接続さ
れ前記第１電源部と異なる第２電源部とを備えたことを
特徴とする平面表示モニターにある。
明は、入力される画像表示信号の仕様に基づいて対応す
るクロック信号を生成するクロック信号生成手段と、前
記クロック信号に基づいて前記画像表示信号を順次サン
プリングし画像データとして格納するメモリ手段と、前
記メモリ手段から所定のタイミングで格納された前記画
像データを順次読み出す読み出し手段とを備えたメモリ
部と、前記読み出し手段から読み出された前記画像デー
タを前記所定のタイミングに基づいて表示する平面表示
モジュールと、前記メモリ部に電気的に接続される第１
電源部と、前記クロック信号生成手段に電気的に接続さ
れ前記第１電源部と異なる第２電源部とを備えたことを
特徴とする平面表示モニターにある。
【０００９】このようにクロック信号生手段を独立した
電源で動作させることにより、微妙な電圧変動に対して
も敏感な周波数特性を持つクロック信号生成手段を安定
して動作させることができ、これにより平面表示モニタ
ー特有に生じる上記問題点を解決し、各種表示モードに
対応して良好な画像表示を行うことができる。
電源で動作させることにより、微妙な電圧変動に対して
も敏感な周波数特性を持つクロック信号生成手段を安定
して動作させることができ、これにより平面表示モニタ
ー特有に生じる上記問題点を解決し、各種表示モードに
対応して良好な画像表示を行うことができる。
【００１０】
【発明の実施の形態】以下、本発明の実施例の液晶表示
モニターについて図面を参照して詳細に説明する。この
液晶表示モニター(1) は、図１に示すように、ＰＣに接
続されＰＣからのアナログ画像データＤＡＴＡ１、水平
・垂直同期信号Ｈ／Ｖｓｙｎｃを入力とするアナログ／
ディジタル（Ａ／Ｄ）変換部(101) 、Ａ／Ｄ変換部(10
1) からのディジタル画像データＤＡＴＡ−Ｏ，ＤＡＴ
Ａ−Ｅを入力とする制御回路部(201)、制御回路部(201)
からのディジタル画像データＤＡＴＡ−Ｏ，ＤＡＴＡ
−Ｅに基づいて画像表示を行う液晶モジュール(11)とを
備えている。
モニターについて図面を参照して詳細に説明する。この
液晶表示モニター(1) は、図１に示すように、ＰＣに接
続されＰＣからのアナログ画像データＤＡＴＡ１、水平
・垂直同期信号Ｈ／Ｖｓｙｎｃを入力とするアナログ／
ディジタル（Ａ／Ｄ）変換部(101) 、Ａ／Ｄ変換部(10
1) からのディジタル画像データＤＡＴＡ−Ｏ，ＤＡＴ
Ａ−Ｅを入力とする制御回路部(201)、制御回路部(201)
からのディジタル画像データＤＡＴＡ−Ｏ，ＤＡＴＡ
−Ｅに基づいて画像表示を行う液晶モジュール(11)とを
備えている。
【００１１】（液晶モジュールの構成）この液晶モジュ
ール(11)は、図２に示すように、液晶コントローラ(2
1)、第１信号線ドライバ回路(31)、第２信号線ドライバ
回路(33)、走査線ドライバ回路(41)及び液晶パネル(51)
とを含む。液晶パネル(51)は、ガラス基板上に１０２４
×３本の信号線(53)及び７６８本の走査線(55)、信号線
(53)と走査線(55)とに接続される薄膜トランジスタ（以
下、ＴＦＴと略称する。）(57)、ＴＦＴ(57)に接続され
る画素電極(59)とをそれぞれ含むアレイ基板と、ガラス
基板上に対向電極(61)およびカラーフィルタ層がそれぞ
れ形成された対向基板とが、互いに配向膜を介して液晶
材料(71)を挟持するよう対向配置されて成る。
ール(11)は、図２に示すように、液晶コントローラ(2
1)、第１信号線ドライバ回路(31)、第２信号線ドライバ
回路(33)、走査線ドライバ回路(41)及び液晶パネル(51)
とを含む。液晶パネル(51)は、ガラス基板上に１０２４
×３本の信号線(53)及び７６８本の走査線(55)、信号線
(53)と走査線(55)とに接続される薄膜トランジスタ（以
下、ＴＦＴと略称する。）(57)、ＴＦＴ(57)に接続され
る画素電極(59)とをそれぞれ含むアレイ基板と、ガラス
基板上に対向電極(61)およびカラーフィルタ層がそれぞ
れ形成された対向基板とが、互いに配向膜を介して液晶
材料(71)を挟持するよう対向配置されて成る。
【００１２】そして、この液晶パネル(51)の奇数番目の
信号線(53)は映像信号電圧を出力する駆動ＩＣを含む第
１信号線ドライバ回路(31)に電気的に接続され、また偶
数番目の信号線(53)は映像信号電圧を出力する駆動ＩＣ
を含む第２信号線ドライバ回路(33)に電気的に接続され
ており、また各走査線(55)は走査パルスを順次出力する
走査線ドライバ回路(41)に電気的に接続される。
信号線(53)は映像信号電圧を出力する駆動ＩＣを含む第
１信号線ドライバ回路(31)に電気的に接続され、また偶
数番目の信号線(53)は映像信号電圧を出力する駆動ＩＣ
を含む第２信号線ドライバ回路(33)に電気的に接続され
ており、また各走査線(55)は走査パルスを順次出力する
走査線ドライバ回路(41)に電気的に接続される。
【００１３】液晶コントローラ(21)は、制御回路部(20
1) からの５０ＭＨｚのクロック信号ＣＫＲ、ディジタ
ル画像データＤＡＴＡ−Ｏ，ＤＡＴＡ−Ｅに基づいて、
２５ＭＨｚの水平クロック信号ＣＫＨ、水平スタート信
号ＳＴＨ及びディジタル画像データＤＡＴＡ−Ｏ，ＤＡ
ＴＡ−Ｅを信号線ドライバ回路(31)に出力すると共に、
垂直クロック信号ＣＫＶ及び垂直スタート信号ＳＴＶを
走査線ドライバ回路(41)に出力する。
1) からの５０ＭＨｚのクロック信号ＣＫＲ、ディジタ
ル画像データＤＡＴＡ−Ｏ，ＤＡＴＡ−Ｅに基づいて、
２５ＭＨｚの水平クロック信号ＣＫＨ、水平スタート信
号ＳＴＨ及びディジタル画像データＤＡＴＡ−Ｏ，ＤＡ
ＴＡ−Ｅを信号線ドライバ回路(31)に出力すると共に、
垂直クロック信号ＣＫＶ及び垂直スタート信号ＳＴＶを
走査線ドライバ回路(41)に出力する。
【００１４】以上のようにして、１０２４×７６８のカ
ラー表示絵素を備えた対角２１インチサイズの液晶モジ
ュール(11)は構成されている。 （Ａ／Ｄ変換部の構成）次に、この実施例のＡ／Ｄ変換
部(101) について説明する。Ａ／Ｄ変換部(101) は、Ｐ
Ｃからのアナログ画像データＤＡＴＡ１、アナログ画像
データＤＡＴＡ１に対応した水平同期信号Ｈｓｙｎｃ及
び垂直同期信号Ｖｓｙｎｃが入力されるインターフェイ
ス部(111) を含み、この水平同期信号Ｈｓｙｎｃ及び垂
直同期信号Ｖｓｙｎｃは制御回路部(201) に導かれ、ま
たアナログ画像データＤＡＴＡ１はアンプ部(121) を経
てアナログ／ディジタル（Ａ／Ｄ）変換回路(131) に導
かれる。
ラー表示絵素を備えた対角２１インチサイズの液晶モジ
ュール(11)は構成されている。 （Ａ／Ｄ変換部の構成）次に、この実施例のＡ／Ｄ変換
部(101) について説明する。Ａ／Ｄ変換部(101) は、Ｐ
Ｃからのアナログ画像データＤＡＴＡ１、アナログ画像
データＤＡＴＡ１に対応した水平同期信号Ｈｓｙｎｃ及
び垂直同期信号Ｖｓｙｎｃが入力されるインターフェイ
ス部(111) を含み、この水平同期信号Ｈｓｙｎｃ及び垂
直同期信号Ｖｓｙｎｃは制御回路部(201) に導かれ、ま
たアナログ画像データＤＡＴＡ１はアンプ部(121) を経
てアナログ／ディジタル（Ａ／Ｄ）変換回路(131) に導
かれる。
【００１５】Ａ／Ｄ変換回路(131) は、第１Ａ／Ｄ変換
回路(131a)及び第２Ａ／Ｄ変換回路(131b)から構成さ
れ、アンプ部(121) から出力されるアナログ画像データ
ＤＡＴＡ１を順次サンプリングしＡ／Ｄ変換を行うこと
で奇数番目の画像データを８ビットの第１ディジタル画
像信号ＤＡＴＡ−Ｏと成し、奇数番目の画像データを８
ビットの第２ディジタル画像信号ＤＡＴＡ−Ｅと成す。
回路(131a)及び第２Ａ／Ｄ変換回路(131b)から構成さ
れ、アンプ部(121) から出力されるアナログ画像データ
ＤＡＴＡ１を順次サンプリングしＡ／Ｄ変換を行うこと
で奇数番目の画像データを８ビットの第１ディジタル画
像信号ＤＡＴＡ−Ｏと成し、奇数番目の画像データを８
ビットの第２ディジタル画像信号ＤＡＴＡ−Ｅと成す。
【００１６】例えば、ＰＣからのアナログ画像データＤ
ＡＴＡ１がＶＧＡ（６４０×４８０表示絵素に対応し、
３１．５ＫＨｚの水平同期信号Ｈｓｙｎｃ及び６０Ｈｚ
の垂直同期信号Ｖｓｙｎｃする）と判別される場合は、
第１Ａ／Ｄ変換回路(131a)及び第２Ａ／Ｄ変換回路(131
b)はそれぞれ２５．１７５ＭＨｚでそれぞれ動作し、こ
れによりＡ／Ｄ変換回路(131) の実質的な低速化が図
れ、安定したＡ／Ｄ変換が可能となる。
ＡＴＡ１がＶＧＡ（６４０×４８０表示絵素に対応し、
３１．５ＫＨｚの水平同期信号Ｈｓｙｎｃ及び６０Ｈｚ
の垂直同期信号Ｖｓｙｎｃする）と判別される場合は、
第１Ａ／Ｄ変換回路(131a)及び第２Ａ／Ｄ変換回路(131
b)はそれぞれ２５．１７５ＭＨｚでそれぞれ動作し、こ
れによりＡ／Ｄ変換回路(131) の実質的な低速化が図
れ、安定したＡ／Ｄ変換が可能となる。
【００１７】また、Ａ／Ｄ変換部(101) のアンプ部(12
1) 、アナログ／ディジタル（Ａ／Ｄ）変換回路(131)
は、外部電源から入力される１２Ｖの直流電圧が直流−
直流（ＤＣ／ＤＣ）コンバータ(141) により±５Ｖの直
流電圧に変換されて駆動される。
1) 、アナログ／ディジタル（Ａ／Ｄ）変換回路(131)
は、外部電源から入力される１２Ｖの直流電圧が直流−
直流（ＤＣ／ＤＣ）コンバータ(141) により±５Ｖの直
流電圧に変換されて駆動される。
【００１８】（制御回路部の構成）次に、制御回路部(2
01) について説明する。制御回路部(201) は、Ａ／Ｄ変
換部(101) から入力される第１ディジタル画像信号ＤＡ
ＴＡ−Ｅ及び第２ディジタル画像信号ＤＡＴＡ−Ｏを順
次格納する（１０２４×７６８）×３のメモリを持つフ
レームメモリ(211) と、フレームメモリ(211) の書込制
御を行う書込制御回路(221) 及び読み出し制御を行う読
み出し制御回路(231) と、書込制御回路(221) 及び読み
出し制御回路(231) を制御するＣＰＵ(241) と、読み出
し制御回路(231) に５０ＭＨｚの読み出しクロック信号
ＣＫＲを出力する読み出しクロック出力回路(251) と、
各種表示モードを備えたＲＯＭから構成される表示モー
ド格納回路(261) とを備えている。
01) について説明する。制御回路部(201) は、Ａ／Ｄ変
換部(101) から入力される第１ディジタル画像信号ＤＡ
ＴＡ−Ｅ及び第２ディジタル画像信号ＤＡＴＡ−Ｏを順
次格納する（１０２４×７６８）×３のメモリを持つフ
レームメモリ(211) と、フレームメモリ(211) の書込制
御を行う書込制御回路(221) 及び読み出し制御を行う読
み出し制御回路(231) と、書込制御回路(221) 及び読み
出し制御回路(231) を制御するＣＰＵ(241) と、読み出
し制御回路(231) に５０ＭＨｚの読み出しクロック信号
ＣＫＲを出力する読み出しクロック出力回路(251) と、
各種表示モードを備えたＲＯＭから構成される表示モー
ド格納回路(261) とを備えている。
【００１９】例えば、ＰＣからの水平同期信号Ｈｓｙｎ
ｃが３１．５ＫＨｚ、垂直同期信号Ｖｓｙｎｃが６０Ｈ
ｚの場合、これら入力される水平同期信号Ｈｓｙｎｃ及
び垂直同期信号Ｖｓｙｎｃと表示モード格納回路(261)
に予め格納される表示モード別の水平同期信号Ｈｓｙｎ
ｃ及び垂直同期信号ＶｓｙｎｃとをＣＰＵ(241) は対比
し、適合する表示モードを識別し、これに基づいて書込
制御回路(221) はＰＬＬ回路(271) に制御信号を出力す
る。
ｃが３１．５ＫＨｚ、垂直同期信号Ｖｓｙｎｃが６０Ｈ
ｚの場合、これら入力される水平同期信号Ｈｓｙｎｃ及
び垂直同期信号Ｖｓｙｎｃと表示モード格納回路(261)
に予め格納される表示モード別の水平同期信号Ｈｓｙｎ
ｃ及び垂直同期信号ＶｓｙｎｃとをＣＰＵ(241) は対比
し、適合する表示モードを識別し、これに基づいて書込
制御回路(221) はＰＬＬ回路(271) に制御信号を出力す
る。
【００２０】ＰＬＬ回路(271) は、この書込制御回路(2
21) からの制御信号に基づいて水平同期信号Ｈｓｙｎｃ
を逓倍して２５．１７５ＭＨｚの書込クロック信号ＣＫ
Ｗを生成する。
21) からの制御信号に基づいて水平同期信号Ｈｓｙｎｃ
を逓倍して２５．１７５ＭＨｚの書込クロック信号ＣＫ
Ｗを生成する。
【００２１】このようにして生成される書込クロック信
号ＣＫＷは、入力される水平同期信号Ｈｓｙｎｃ及び垂
直同期信号Ｖｓｙｎｃに基づいて更にジッタ補正回路(2
81)によりジッタ補正され出力される。
号ＣＫＷは、入力される水平同期信号Ｈｓｙｎｃ及び垂
直同期信号Ｖｓｙｎｃに基づいて更にジッタ補正回路(2
81)によりジッタ補正され出力される。
【００２２】この書込クロックＣＫＷに基づいて第１Ａ
／Ｄ変換回路(131a)及び第２Ａ／Ｄ変換回路(131b)はア
ナログ画像データＤＡＴＡ１をＡ／Ｄ変換し、更にこの
書込クロックＣＫＷに基づいて第１ディジタル画像信号
ＤＡＴＡ−Ｏと第２ディジタル画像信号ＤＡＴＡ−Ｅは
フレームメモリ(211) の対応する箇所に順次格納され
る。
／Ｄ変換回路(131a)及び第２Ａ／Ｄ変換回路(131b)はア
ナログ画像データＤＡＴＡ１をＡ／Ｄ変換し、更にこの
書込クロックＣＫＷに基づいて第１ディジタル画像信号
ＤＡＴＡ−Ｏと第２ディジタル画像信号ＤＡＴＡ−Ｅは
フレームメモリ(211) の対応する箇所に順次格納され
る。
【００２３】このようにして格納された第１ディジタル
画像信号ＤＡＴＡ−Ｏと第２ディジタル画像信号ＤＡＴ
Ａ−Ｅは、読み出し制御回路(231) の読み出しクロック
信号ＣＫＲに基づいて順番に順次読み出されることとな
るが、特にこの実施例では、読み出し制御信号ＥＮＢＲ
のタイミング制御により読み出し番地が指定される仕組
みとなっている。
画像信号ＤＡＴＡ−Ｏと第２ディジタル画像信号ＤＡＴ
Ａ−Ｅは、読み出し制御回路(231) の読み出しクロック
信号ＣＫＲに基づいて順番に順次読み出されることとな
るが、特にこの実施例では、読み出し制御信号ＥＮＢＲ
のタイミング制御により読み出し番地が指定される仕組
みとなっている。
【００２４】詳しくは、ＸＧＡ仕様の液晶表示モジュー
ル(11)にＶＧＡ仕様の表示画像を表示させる場合、表示
画像の拡大あるいは縮小を行わない場合には、図３に示
す如く、上下にそれぞれ１４４絵素、左右に１９２絵素
の非表示領域を形成する必要がある。
ル(11)にＶＧＡ仕様の表示画像を表示させる場合、表示
画像の拡大あるいは縮小を行わない場合には、図３に示
す如く、上下にそれぞれ１４４絵素、左右に１９２絵素
の非表示領域を形成する必要がある。
【００２５】そこで、この実施例では、読み出し制御信
号ＥＮＢＲのタイミングを、例えば有効表示画像の先頭
の番地の出力タイミングまでずらすことにより、非表示
領域に対応する期間はフレームメモリ(211) からの読み
出しは禁止され、これにより“００００００００”の非
表示データが液晶表示モジュール(11)に入力されること
となる。また、表示領域に対応する期間は読み出し制御
信号ＥＮＢＲに基づいてフレームメモリ(211) から順次
第１ディジタル画像信号ＤＡＴＡ−Ｏ及び第２ディジタ
ル画像信号ＤＡＴＡ−Ｅが液晶表示モジュール(11)に入
力されることとなる。
号ＥＮＢＲのタイミングを、例えば有効表示画像の先頭
の番地の出力タイミングまでずらすことにより、非表示
領域に対応する期間はフレームメモリ(211) からの読み
出しは禁止され、これにより“００００００００”の非
表示データが液晶表示モジュール(11)に入力されること
となる。また、表示領域に対応する期間は読み出し制御
信号ＥＮＢＲに基づいてフレームメモリ(211) から順次
第１ディジタル画像信号ＤＡＴＡ−Ｏ及び第２ディジタ
ル画像信号ＤＡＴＡ−Ｅが液晶表示モジュール(11)に入
力されることとなる。
【００２６】以上のようにして、この実施例では、液晶
表示モジュール(11)の有効表示絵素よりも少ない表示絵
素数の画像表示を画面の中心に容易に表示させることが
できる。
表示モジュール(11)の有効表示絵素よりも少ない表示絵
素数の画像表示を画面の中心に容易に表示させることが
できる。
【００２７】また、この実施例で特徴的なことは、図１
に示すように、ＰＬＬ回路(271) は外部電源から入力さ
れる１２Ｖの直流電圧を＋５Ｖの直流電圧に変換する第
１レギュレータ回路(291) により動作され、ＰＬＬ回路
(271) の他は外部電源から入力される１２Ｖの直流電圧
を＋５Ｖの直流電圧に変換する第２レギュレータ回路(3
01) により動作される点にある。
に示すように、ＰＬＬ回路(271) は外部電源から入力さ
れる１２Ｖの直流電圧を＋５Ｖの直流電圧に変換する第
１レギュレータ回路(291) により動作され、ＰＬＬ回路
(271) の他は外部電源から入力される１２Ｖの直流電圧
を＋５Ｖの直流電圧に変換する第２レギュレータ回路(3
01) により動作される点にある。
【００２８】特にＰＬＬ回路(271) は、微妙な電圧変動
に対しても敏感な周波数特性を持つが、このように独立
したレギュレータ回路(291) により駆動される構成とす
ることにより、表示モードに対応して安定した読み出し
クロック信号ＣＫＲを生成することができ、これにより
各種表示モードに対応して良好な画像表示が行える。
に対しても敏感な周波数特性を持つが、このように独立
したレギュレータ回路(291) により駆動される構成とす
ることにより、表示モードに対応して安定した読み出し
クロック信号ＣＫＲを生成することができ、これにより
各種表示モードに対応して良好な画像表示が行える。
【００２９】このＰＬＬ回路(271) は、ディジタル方式
であってもアナログ方式であってもかまわないし、また
ＤＬＬ回路を利用するものであってもかまわない。この
実施例では、ＰＬＬ回路(271) のみを独立したレギュレ
ータ回路(291) により動作させる構成としたが、ジッタ
補正回路(281) をＰＬＬ回路(271) と共にレギュレータ
回路(291) により動作させてもかまわない。
であってもアナログ方式であってもかまわないし、また
ＤＬＬ回路を利用するものであってもかまわない。この
実施例では、ＰＬＬ回路(271) のみを独立したレギュレ
ータ回路(291) により動作させる構成としたが、ジッタ
補正回路(281) をＰＬＬ回路(271) と共にレギュレータ
回路(291) により動作させてもかまわない。
【００３０】この発明は、表示モジュールとして液晶表
示モジュールに限定されるものではなく、プラズマディ
スプレイ、ＥＬディスプレイ等の各種表示モジュールが
利用できる。
示モジュールに限定されるものではなく、プラズマディ
スプレイ、ＥＬディスプレイ等の各種表示モジュールが
利用できる。
【００３１】また、この実施例では外部からの入力信号
がアナログ信号の場合を例にとり説明したが、ディジタ
ル入力であってもかまわないし、表示モジュールがアナ
ログ入力動作するものであればＡ／Ｄ変換回路は設ける
必要はない。
がアナログ信号の場合を例にとり説明したが、ディジタ
ル入力であってもかまわないし、表示モジュールがアナ
ログ入力動作するものであればＡ／Ｄ変換回路は設ける
必要はない。
【００３２】
【発明の効果】この発明の平面表示モニターによれば、
その特有の構成により各種表示モードに対応して良好な
画像表示が行える。
その特有の構成により各種表示モードに対応して良好な
画像表示が行える。
【図１】図１は、この発明の一実施例の液晶表示モニタ
ーの概略構成図である。
ーの概略構成図である。
【図２】図２は、図１の液晶表示モニータを構成する液
晶モジュールの概略構成図である。
晶モジュールの概略構成図である。
【図３】図３は、図１の液晶表示モニータにおける一表
示例を説明するための図である。
示例を説明するための図である。
(1) …液晶表示モニター (11)…液晶表示モジュール (101) …Ａ／Ｄ変換部 (201) …制御回路部 (211) …フレームメモリ (271) …ＰＬＬ回路 (291) …第１レギュレータ回路 (391) …第２レギュレータ回路
Claims (4)
- 【請求項１】 入力される画像表示信号の仕様に基づい
て対応するクロック信号を生成するクロック信号生成手
段と、 前記クロック信号に基づいて前記画像表示信号を順次サ
ンプリングし画像データとして格納するメモリ手段と、
前記メモリ手段から所定のタイミングで格納された前記
画像データを順次読み出す読み出し手段とを備えたメモ
リ部と、 前記読み出し手段から読み出された前記画像データを前
記所定のタイミングに基づいて表示する平面表示モジュ
ールと、 前記メモリ部に電気的に接続される第１電源部と、 前記クロック信号生成手段に電気的に接続され前記第１
電源部と異なる第２電源部とを備えたことを特徴とする
平面表示モニター。 - 【請求項２】 請求項１記載の平面表示モニターにおい
て、前記クロック信号生成手段からの前記クロック信号
の位相を調整する位相調整手段を備えたことを特徴とす
る平面表示モニター。 - 【請求項３】 前記クロック信号生成手段がＰＬＬ回路
で構成されることを特徴とする請求項１記載の平面表示
モニター。 - 【請求項４】 前記平面表示モジュールは液晶表示モジ
ュールであることを特徴とする請求項１記載の平面表示
モニター。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34028596A JPH10187098A (ja) | 1996-12-20 | 1996-12-20 | 平面表示モニター |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34028596A JPH10187098A (ja) | 1996-12-20 | 1996-12-20 | 平面表示モニター |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10187098A true JPH10187098A (ja) | 1998-07-14 |
Family
ID=18335485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34028596A Pending JPH10187098A (ja) | 1996-12-20 | 1996-12-20 | 平面表示モニター |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10187098A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6703792B2 (en) | 1999-02-25 | 2004-03-09 | Fujitsu Limited | Module for mounting driver IC |
-
1996
- 1996-12-20 JP JP34028596A patent/JPH10187098A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6703792B2 (en) | 1999-02-25 | 2004-03-09 | Fujitsu Limited | Module for mounting driver IC |
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