JP2000221925A - 液晶駆動回路 - Google Patents

液晶駆動回路

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JP2000221925A JP2190899A JP2190899A JP2000221925A JP 2000221925 A JP2000221925 A JP 2000221925A JP 2190899 A JP2190899 A JP 2190899A JP 2190899 A JP2190899 A JP 2190899A JP 2000221925 A JP2000221925 A JP 2000221925A
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Abstract

(57)【要約】 【課題】液晶パネルに映像表示する場合、パネルの交流
駆動の際の正負印加電圧の差により、画面のちらつき、
いわゆるフリッカが発生していた。 【解決手段】 入力映像信号をメモリに記憶し、入力の
２倍の垂直同期周波数２回ずつ読み出し、映像のシリア
ル／パラレル変換を行って２相以上の映像信号に分け液
晶表示素子に並列入力して映像表示することにより、液
晶パネル内部回路の複雑化及び液晶駆動高速化をするこ
となくフリッカを解消する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は液晶投写型表示装置
の液晶駆動回路（国際特許分類 Ｇ０９Ｇ ３／３６）
に関するものである。
【０００２】
【従来の技術】通常の液晶投写型表示装置においては、
液晶の分極による劣化を防止するため、印加する映像信
号入力電圧の極性を一定周期毎に反転させる交流駆動を
行う必要がある。反転周期は１垂直周期毎とするのが従
来は一般的であった。しかし垂直周波数は各放送方式共
に５０〜６０Ｈｚであり、表示画面がちらついて見える
フリッカが発生するという問題がある。
【０００３】そこで、前記フリッカを解決する為の対策
として、前記交流駆動の周期を１水平期間毎に行ない、
垂直１周期毎に液晶パネルの各走査線の印加電圧の極性
を入れ替える、いわゆる１Ｈ１Ｖ反転駆動法がある。し
かし１Ｈ１Ｖ反転駆動法にはラインフリッカの発生とい
う課題があり、それを解決するものとして特開平８−１
１５０５９があった。特開平８−１１５０５９は液晶パ
ネル各画素への駆動を従来の２倍とすることにより、フ
リッカを人間の目が検知できないように解消するもので
あり、液晶パネルの駆動を行なうソースドライバの処理
速度の高速化を回避するために２系統のソースドライバ
の出力を切り替える構成の回路としている。
【０００４】図２に特開平８−１１５０５９の全体構成
を、図３に液晶パネル部の構成を示す。図２は映像信号
源５２、極性反転回路５３、遅延回路５５、反転回路５
６、液晶パネルのソースドライバ５４・５７、ゲートド
ライバ５９、により構成される。動作の概要は、映像信
号源５２の出力を液晶パネルでの交流駆動のための処理
を極性反転回路５３で行い、液晶パネルのソースドライ
バ５４に入力される。一方極性反転回路５３の出力は遅
延回路５５へも入力し、垂直周期の１／２の期間遅延処
理した後、反転回路５６で反転されて、液晶パネルのソ
ースドライバ５７に入力される。
【０００５】液晶パネルは図３に示すように水平方向の
シフトレジスタと映像信号入力のサンプルホールド回路
（以下Ｓ／Ｈ回路）からなるソースドライバ５４・５
７、垂直方向のシフトレジスタ６２からなるゲートドラ
イバ５９、１ラインの映像信号を一斉にメモリするＳ／
Ｈ回路６４・７０、前記Ｓ／Ｈ回路６４・７０の出力を
切り替えるスイッチ６５・７１からなり、ソースドライ
バ５４・５７の１ラインの映像信号出力をＳ／Ｈ回路６
４・７０でメモリし、１水平走査期間の１／２の周期で
スイッチ６５・７１の出力を切り替えることにより、２
倍の速度で各液晶セル６６の交流駆動電圧極性を切り替
えることにより、液晶駆動のソースドライバを高速化す
ることなくフリッカを解消するものである。
【０００６】
【発明が解決しようとする課題】特開平８−１１５０５
９の方式は、液晶パネルのソースドライバの駆動速度を
高速化することなくフリッカを解消することができる有
効な手段であるが、液晶パネル内部にソースドライバ、
１ラインの映像信号電圧のＳ／Ｈ回路及び電圧切換スイ
ッチをそれぞれ２系統内蔵する必要があり、内蔵回路が
多いことによるパネルの発熱、コストアップ等の課題が
ある。それら課題を解決するために液晶パネルの内部構
成をなるべく簡略化して同様のフリッカ対策効果上げる
ことが必要である。
【０００７】また特開平８−１１５０５９の方式は、液
晶パネルのソースドライバの駆動速度によりパネル画素
数の上限が決まってしまい、それ以上の高画素化には対
応できない。また透過型液晶パネルの場合、高画素化に
伴い各液晶セルの補助容量はスペースの関係で小さくせ
ざるを得なくなり、液晶セルに印加される信号電圧の減
衰時定数が小さくなり、フリッカを見えやすくする一要
因となっている。液晶パネル、特に透過型液晶パネルの
高画素化に対応可能な方式が必要である。
【０００８】また、１Ｈ１Ｖ反転駆動方式や特開平８−
１１５０５９の方式のように水平周期の１／２期間で交
流駆動の極性反転すると、動きの非常に早い映像におい
て、ラインフリッカが検知されやすいという問題があ
る。また１Ｈ１Ｖ反転駆動方式や特開平８−１１５０５
９の方式を用いる場合の課題として、パネルの配向方式
が垂直配向方式の液晶パネルの場合、隣接画素に逆方向
の電界が加わっているため、画素内の端の部分では電界
方向が中央部と異なり均等にならない（図１０ａ）参
照）。それによって画素内の端の部分で透過率が低下
し、ひいては液晶パネル全体の透過率の低下をもたらす
というものがあり、透過率低下の対策とフリッカ解消を
両立することが必要である。
【０００９】さらに以下の各ケースにおいてそれぞれ課
題がある。液晶パネルのフリッカ対策のため映像信号を
倍速変換する場合、水平ブランキング期間が原信号の１
／２となり、液晶パネルの水平ブランキング期間での処
理（焼き付き防止の為のプリチャージ、色むら補正な
ど）の高速化が必要になる。水平ブランキング期間を原
信号と同等にすることが必要である。
【００１０】コンピュータ映像信号にはＣＲＴディスプ
レイにおけるフリッカ対策のため垂直周波数７０〜１０
０Ｈｚに上げた信号フォーマットのものがあるが、液晶
パネルに表示する場合、フリッカを完全に解消するため
には、さらに垂直周波数を上げる必要がある。しかし垂
直周波数を単に２倍にすると回路処理の高速化が必要に
なり、液晶材料自体の応答速度の限界も影響して動画ぼ
けを生じる恐れも出てくる。それらの課題を解決する方
式が望まれる。
【００１１】
【課題を解決するための手段】以上の課題を解決するた
め、液晶投写型表示装置における液晶駆動回路を、入力
映像信号を１フレーム以上のメモリに記憶し、入力の２
倍の垂直同期周波数で１フレームの映像信号を２回ずつ
読み出し、映像信号を一定周期毎に反転して液晶表示素
子のコモン電圧に対して一定周期毎に電圧反転して入力
すると共に、映像のシリアル／パラレル変換を行って２
相以上の映像信号に分け、それぞれを液晶表示素子に並
列に入力して映像表示する方式とする。具体的な構成
は、入力映像信号をＡ／Ｄ変換する手段と、入力映像信
号を１フレーム以上記憶するメモリ手段と、前記メモリ
手段より入力の２倍の垂直同期周波数で１フレームの映
像信号を２回ずつ読み出す処理を行うメモリ制御手段
と、映像信号のＤ／Ａ変換手段と、映像のシリアル／パ
ラレル変換を行って２相以上の映像信号に分割する手段
と、映像信号を一定周期毎に反転して液晶表示素子のコ
モン電圧に対して一定周期毎に電圧反転する手段とによ
り構成する。
【００１２】また液晶表示素子が配向方式が垂直配向方
式であり透過型ドットマトリクスパネルである液晶投写
型表示装置においては液晶駆動回路を、入力映像信号を
１フレーム以上のメモリに記憶し、入力の２倍の垂直同
期周波数で１フレームの映像信号を２回ずつ読み出し、
映像信号を１垂直周期毎に反転して液晶表示素子のコモ
ン電圧に対して１垂直周期毎に電圧反転して入力すると
共に、映像のシリアル／パラレル変換を行って２相以上
の映像信号に分け、それぞれを液晶表示素子に並列に入
力して映像表示する方式とする。具体的な構成は、入力
映像信号をＡ／Ｄ変換する手段と、入力映像信号を１フ
レーム以上記憶するメモリ手段と、前記メモリ手段より
入力の２倍の垂直同期周波数で１フレームの映像信号を
２回ずつ読み出す処理を行うメモリ制御手段と、映像信
号のＤ／Ａ変換手段と、映像のシリアル／パラレル変換
を行って２相以上の映像信号に分割する手段と、映像信
号を１垂直周期毎に反転して液晶表示素子のコモン電圧
に対して１垂直周期毎に電圧反転する手段とにより構成
する。
【００１３】また倍速変換により水平ブランキング期間
半減の課題に対しては、液晶駆動回路を入力映像信号を
１フレーム以上のメモリに記憶し、入力の２倍の垂直同
期周波数で１フレームの映像信号を２回ずつ読み出す際
に各水平ブランキング期間にメモリ読み出し停止期間を
設けて読み出し、映像信号を一定周期毎に反転して液晶
表示素子のコモン電圧に対して一定周期毎に電圧反転し
て入力すると共に、映像のシリアル／パラレル変換を行
って２相以上の映像信号に分け、それぞれを液晶表示素
子に並列に入力して映像表示する方式とする。具体的に
は、入力映像信号をＡ／Ｄ変換する手段と、入力映像信
号を１フレーム以上記憶するメモリ手段と、前記メモリ
手段より各水平ブランキング期間にメモリ読み出し停止
期間を設けて読み出すと共に入力の２倍の垂直同期周波
数で１フレームの映像信号を２回ずつ読み出す処理を行
うメモリ制御手段と、映像信号のＤ／Ａ変換手段と、映
像のシリアル／パラレル変換を行って２相以上の映像信
号に分割する手段と、映像信号を一定周期毎に反転して
液晶表示素子のコモン電圧に対して一定周期毎に電圧反
転する手段とにより構成する。
【００１４】さらにコンピュータ映像入力についての課
題に対しては、液晶駆動回路を、入力映像信号を１フレ
ーム以上のメモリに記憶し、入力垂直同期周波数より高
い所定の垂直周波数レートでメモリ入力とは非同期に映
像信号を読み出し、映像信号を一定周期毎に反転して液
晶表示素子のコモン電圧に対して一定周期毎に電圧反転
して入力すると共に、映像のシリアル／パラレル変換を
行って２相以上の映像信号に分け、それぞれを液晶表示
素子に並列に入力して映像表示する方式とする。具体的
には、入力映像信号をＡ／Ｄ変換する手段と、入力映像
信号を１フレーム以上記憶するメモリ手段と、前記メモ
リ手段より入力垂直同期周波数より高い所定の垂直周波
数レートでメモリ入力とは非同期に映像信号を読み出す
処理を行うメモリ制御手段と、映像信号のＤ／Ａ変換手
段と、映像のシリアル／パラレル変換を行って２相以上
の映像信号に分割する手段と、映像信号を一定周期毎に
反転して液晶表示素子のコモン電圧に対して一定周期毎
に電圧反転する手段とにより構成する。
【００１５】
【発明の実施の形態】本発明の請求項１及び請求項２に
記載の液晶駆動回路は、入力映像信号を１フレーム以上
のメモリに記憶し、入力の２倍の垂直同期周波数で１フ
レームの映像信号を２回ずつ読み出し、映像信号を一定
周期毎に反転して液晶表示素子のコモン電圧に対して一
定周期毎に電圧反転して入力すると共に、映像のシリア
ル／パラレル変換を行って２相以上の映像信号に分け、
それぞれを液晶表示素子に並列に入力して映像表示する
ものであり、液晶パネルの映像入力相数を２倍以上に増
やすことにより、液晶パネル内での回路処理を高速化す
ることなく入力の２倍の垂直周期での液晶パネル表示が
可能となり、ラインフリッカが解消される。
【００１６】本発明の請求項５及び請求項６に記載の液
晶駆動回路は、入力映像信号を１フレーム以上のメモリ
に記憶し、入力の２倍の垂直同期周波数で１フレームの
映像信号を２回ずつ読み出し、映像信号を１垂直周期毎
に反転して液晶表示素子のコモン電圧に対して１垂直周
期毎に電圧反転して入力すると共に、映像のシリアル／
パラレル変換を行って２相以上の映像信号に分け、それ
ぞれを液晶表示素子に並列に入力して映像表示するもの
であり、配向方式が垂直配向方式であり透過型ドットマ
トリクスパネルである液晶投写型表示装置において、フ
リッカの解消及び横電界による透過率低下に起因する輝
度低下の解消が可能となる。
【００１７】本発明の請求項９及び請求項１０に記載の
液晶駆動回路は、入力映像信号を１フレーム以上のメモ
リに記憶し、入力の２倍の垂直同期周波数で１フレーム
の映像信号を２回ずつ読み出す際に各水平ブランキング
期間にメモリ読み出し停止期間を設けて読み出し、映像
信号を一定周期毎に反転して液晶表示素子のコモン電圧
に対して一定周期毎に電圧反転して入力すると共に、映
像のシリアル／パラレル変換を行って２相以上の映像信
号に分け、それぞれを液晶表示素子に並列に入力して映
像表示するものであり、倍速変換による水平ブランキン
グ期間の半減が解消され、倍速変換前の水平ブランキン
グ期間と同等となり、液晶パネルでの各種処理が倍速変
換を行わない場合と同等に行うことができる。
【００１８】本発明の請求項１１及び請求項１２に記載
の液晶駆動回路は、入力映像信号を１フレーム以上のメ
モリに記憶し、入力垂直同期周波数より高い所定の垂直
周波数レートでメモリ入力とは非同期に映像信号を読み
出し、映像信号を一定周期毎に反転して液晶表示素子の
コモン電圧に対して一定周期毎に電圧反転して入力する
と共に、映像のシリアル／パラレル変換を行って２相以
上の映像信号に分け、それぞれを液晶表示素子に並列に
入力して映像表示することにより、コンピュータ画像な
どの静止画ソースで垂直周波数７０〜１００Ｈｚのもの
について、さらに垂直周波数を高い値に変換し、ライン
フリッカの解消及び回路動作周波数・液晶駆動周波数の
低速化を両立することができる。
【００１９】（実施の形態１）以下に、本発明の請求項
１及び請求項２に記載された発明の実施の形態について
図１を用いて説明する。図１は映像信号の流れの順にＡ
／Ｄ変換器６、倍速変換メモリ１及び倍速出力制御回路
２、γ補正回路３、映像相展開回路４、Ｄ／Ａ変換器
５、映像アンプ８、反転処理回路９、液晶パネル７によ
り構成される。なおカラー表示のためにはＲＧＢ３原色
の映像を合成する必要があり、ＲＧＢ各映像信号につい
て同等の回路処理が必要である。当実施例ではそのうち
の１色についての回路構成を記述し、同様の回路がさら
に２つあるものとして説明を行う。
【００２０】次に図1の実施形態の動作を説明する。Ｒ
ＧＢ映像信号はＡ／Ｄ変換器６においてｎビットのデジ
タルデータに量子化され、倍速変換メモリ１にメモリさ
れる。倍速変換メモリ及びその制御回路の構成の一例を
図５ａ）に示す。図５ａ）において、倍速メモリ部はＦ
ＩＦＯフィールドメモリ２面（２０・２１）とその周辺
回路により構成され、倍速出力制御部はＰＬＬ１１、書
き込み及び読み出しタイミング発生回路（１２及び１
４）、倍速同期発生回路１３により主に構成される。映
像入力信号の水平及び垂直同期信号（以下、入力ＨＳＹ
ＮＣ及び入力ＶＳＹＮＣ）が倍速出力制御部に入力し、
倍速変換メモリの動作制御に必要な各種信号が作成され
る。以下、その動作を説明する。入力ＨＳＹＮＣはＰＬ
Ｌ回路１１に入力し、水平同期信号と同期したクロック
が出力される。クロックと同期信号によりメモリの書き
込みタイミングが発生され（１２）、入力ＶＳＹＮＣ・
入力ＨＳＹＮＣの２分周パルス（以下、倍速ＶＳＹＮＣ
・倍速ＨＳＹＮＣ）が発生される（倍速同期発生回路１
３）。
【００２１】図５ｂ）に各同期信号のタイミング関係を
示す。倍速ＶＳＹＮＣ・倍速ＨＳＹＮＣ、及びクロック
によりメモリの読み出しタイミングが発生される（１
４）。以上の処理により発生したタイミング信号によ
り、倍速変換メモリ１は映像入力の書き込みの２倍のレ
ートで映像データの読み出しを行う。それにより図５
ｂ）に示すように、入力映像１フィールド周期に１フィ
ールドの映像データを２回読み出す。なおＤフリップフ
ロップ１５は入力ＶＳＹＮＣに同期して１フィールド毎
に反転する信号７０、及びその反転信号７１を出力し、
ＦＩＦＯフィールドメモリ２０・２１の書き込み及び読
み出しバンク切り替えに使用する。信号７０・７１は反
転しているので、書き込みバンクと読み出しバンクは重
複することはない。
【００２２】倍速変換メモリ１の読み出し出力データは
γ補正回路３に入力される。γ補正回路３は表示画像の
階調表示性を改善するために液晶表示素子ではごく一般
的に挿入されているものであり、液晶表示素子のＶ−Ｔ
特性（映像信号レベル×液晶表示素子の光透過特性。以
下、単にＶ−Ｔ特性）の逆関数で映像信号振幅を変調し
ｍビットで出力される。
【００２３】γ補正回路３の出力映像データは映像相展
開回路４に入力され、２相以上の複数相の映像信号デー
タにシリアル／パラレル変換される。４相の映像信号に
展開する場合の構成の一例を図６にしめす。映像信号デ
ータのシリアル／パラレル変換は図６に示すような論理
回路とタイミング信号ＳＩＧ１〜４により可能である。
この回路を挿入する理由は、倍速変換メモリ１の出力デ
ータが入力の２倍に高速化されて出力されるのを低速処
理化するためであり、液晶表示素子の動作速度を高速化
しないことを目的としている。
【００２４】映像相展開回路４の出力データはそれぞれ
Ｄ／Ａ変換器５でアナログ映像信号に変換され、映像ア
ンプで振幅増幅を行い、反転処理回路９に入力される。
Ｄ／Ａ出力から反転処理にかけての回路構成の一例を図
７ａ）に示す。映像信号データは２分配され、一方は符
号反転（３０）を行う。倍速ＨＳＹＮＣに同期して１Ｈ
毎に反転する信号（以下、１Ｈ反転パルス）により１Ｈ
毎にデータのセレクト３１を行い、Ｄ／Ａ変換器５によ
りアナログ映像信号に変換する。Ｄ／Ａ出力段の映像信
号波形は図７ｂ）に示すような１Ｈ毎に反転する波形と
なり、オペアンプ３２を用いた反転アンプに入力され
る。このアンプのゲインはＲ２／Ｒ１である。
【００２５】またオペアンプの＋端子電圧はスイッチ３
３により電圧Ｖ３及びＶ４を切り替える構成となってお
り、１Ｈ反転パルスにより切り替えることにより、図７
ｂ）に示すような液晶パネル映像入力波形が得られ、液
晶パネル７に入力される。透過型ＴＦＴ液晶パネル７内
部の回路構成の一例を図４に示す。液晶パネルは複数の
ソースライン６８とゲートライン６９により正方格子状
に構成され、各格子点部に液晶セル６６に電荷供給する
ためのＴＦＴ６７が設けられている。また、映像入力を
サンプリングして各液晶セルに印可する制御手段として
水平及び垂直シフトレジスタ６０・６２が構成され、水
平及び垂直同期信号に同期したスタートパルスの入力に
よりＴＦＴのＯＮ信号をを順次図内右方向及び下方向に
伝達し、各液晶セルに画像情報に相当する電荷を供給す
る。
【００２６】液晶セルに供給される電荷量により液晶層
に印加される電界強度が変調され、それによって液晶層
の透過率が変調されて画像が形成される。従来例の液晶
パネルは、水平ドライバをさらに１系統、１ラインデー
タのサンプルホールド回路６４、及び切り替えスイッチ
６５を内蔵する必要があったが、本発明の場合それらの
内蔵回路を追加することなく、入力映像信号垂直周期の
１／２のレートで液晶パネル表示が可能であり、ライン
フリッカは解消される。
【００２７】（実施の形態２）本発明の請求項５及び請
求項６に記載された発明の実施の形態について図８を用
いて説明する。図８は映像信号の流れの順にＡ／Ｄ変換
器６、倍速変換メモリ１及び倍速出力制御回路２、γ補
正回路３、Ｄ／Ａ変換器５、映像アンプ８、反転処理回
路９、映像相展開回路４、液晶パネル７により構成され
る。なお映像相展開回路４は、実施の形態１においては
デジタル信号処理として説明したが、実施の形態２にお
いてはアナログ信号処理として説明する。
【００２８】次に図８の実施形態の動作を説明する。Ｒ
ＧＢ映像信号はＡ／Ｄ変換器６においてｎビットのデジ
タルデータに量子化され、倍速変換メモリ１にメモリさ
れる。そして倍速出力制御回路２の制御により倍速変換
メモリ１からは図５ｂ）に示すような入力映像１フィー
ルド周期に１フィールドが映像データを２回読み出され
る。さらにγ補正回路３により振幅変調が行われる。以
上の処理は実施の形態１の場合と同様であり、詳細説明
は割愛する。
【００２９】γ補正回路３の出力映像データはＤ／Ａ変
換器５によりアナログ映像信号に変換され、映像アンプ
８で増幅され、反転処理回路９に入力される。反転処理
回路９の構成の一例を図９ａ）に、映像処理のタイミン
グチャートを図９ｂ）に示す。映像信号３４はＴｒ１に
入力し、エミッタより正転映像信号が、コレクタより反
転映像信号が出力される。コレクタ抵抗Ｒ３とエミッタ
抵抗Ｒ４を等しくすることにより振幅の等しい正転／反
転映像信号が得られる。
【００３０】図９ａ）３５の部分はペデスタルクランプ
回路であり、正転／反転映像信号のベデスタルレベルは
電圧Ｖ２及びＶ１にクランプされ、スイッチ３６にそれ
ぞれ入力される。スイッチ３６の切り替えには倍速ＶＳ
ＹＮＣのタイミングで極性がトグルに反転する信号（以
下、１Ｖ反転パルス）が入力され、正転／反転映像を切
り替えて出力される（出力映像信号波形３７）。
【００３１】映像信号３７は映像相展開回路４に入力
し、１：ｎシリアル／パラレル変換を行った後、液晶パ
ネル７に入力される。液晶パネル７は実施の形態１の場
合と同様に映像表示を行う。
【００３２】実施の形態２の処理により、入力映像信号
垂直周期の１／２のレートで液晶パネル表示を行うこと
により、ラインフリッカは方式上完全に除去されると共
に、垂直同期周波数レートのフリッカも解消される。
【００３３】（実施の形態３）本発明の請求項９及び請
求項１０に記載された発明の実施の形態について図１１
を用いて説明する。図１１はＦＩＦＯフィールドメモリ
２面（２０・２１）とその周辺回路からなる倍速メモリ
部と、ＰＬＬ１１、書き込み及び読み出しタイミング発
生回路（１２及び１４）、倍速同期発生回路１３、水平
ブランキング伸張回路１６等からなる倍速出力制御部と
により構成される。
【００３４】次に図１１の実施形態の動作を説明する。
入力ＨＳＹＮＣ及び入力ＶＳＹＮＣが倍速出力制御部に
入力される。そのうち入力ＨＳＹＮＣはＰＬＬ回路１１
に入力し、水平同期信号と同期したクロックが出力され
る。クロックと同期信号によりメモリの書き込みタイミ
ングが発生され（１２）、入力ＶＳＹＮＣの２分周パル
スすなわち倍速ＶＳＹＮＣが発生される（倍速同期発生
回路１３）。倍速ＶＳＹＮＣとクロックは水平ブランキ
ング伸張回路１６に入力される。水平ブランキング伸張
回路１６は論理回路により構成し、図１１ｃ）に示すタ
イミングの読み出し停止パルス４２及びＨＳＹＮＣ’４
１を出力する。
【００３５】読み出し停止パルスは正論理期間４５が倍
速ＨＳＹＮＣの周期４４と等しく、正論理期間４５と負
論理期間４６の和がＨＳＹＮＣ’４１の周期と等しく出
力する。倍速ＶＳＹＮＣ、ＨＳＹＮＣ’、クロック、及
び読み出し停止パルスによりメモリの読み出しタイミン
グが発生される（１４）。ここでメモリからの読み出し
期間を読み出し停止パルス４２の正論理期間に限定し、
負論理期間４６を単に倍速処理する場合の映像水平ブラ
ンキング幅４９と等しく設定すれば、映像出力データの
水平ブランキング期間４７は映像入力データの水平ブラ
ンキング期間４３と等しくすることができる。また水平
ブランキング伸張回路１６の動作を倍速ＶＳＹＮＣ信号
によりリセットすることにより入力映像とフレームロッ
クして出力することができる（図１１ｂ））。
【００３６】以上の処理により実施の形態１と同様に、
入力映像１フィールド周期に１フィールドの映像データ
を２回読み出すことができ、ラインフリッカが解消され
ると共に、水平ブランキング幅が倍速処理前と同等幅で
あり液晶パネルでの水平ブランキング期間の処理を高速
化することなく動作させることができる。。
【００３７】（実施の形態４）本発明の請求項１１及び
請求項１２に記載された発明の実施の形態について図１
２を用いて説明する。図１２はＦＩＦＯフィールドメモ
リ２面（２０・２１）とその周辺回路からなる倍速メモ
リ部と、ＰＬＬ１１、書き込み及び読み出しタイミング
発生回路（１２及び１４）、クロック発生器３９、分周
回路１７・１８等からなる倍速出力制御部とにより構成
される。
【００３８】次に図１２の実施形態の動作を説明する。
入力ＨＳＹＮＣ及び入力ＶＳＹＮＣが倍速出力制御部に
入力される。そのうち入力ＨＳＹＮＣはＰＬＬ回路１１
に入力し、水平同期信号と同期したクロックが出力され
る。クロックと同期信号によりメモリの書き込みタイミ
ングが発生される（１２）。一方読み出し側のタイミン
グはクロック発生器３９の出力（以下、内部クロック）
と、内部クロックを分周回路１７で分周して得られる水
平同期信号（以下、内部ＨＳＹＮＣ）、及び内部ＨＳＹ
ＮＣを分周回路１８で分周して得られる垂直同期信号
（内部ＶＳＹＣ）を読み出しタイミング発生回路１４に
入力して生成される。
【００３９】書き込みと読み出しのタイミングは非同期
であるが、ＦＩＦＯフィールドメモリはデータ書き込み
とデータ読み出しを同時に行うことが可能であり動作に
支障はない。但し、読み出し側の垂直周波数が高くなる
のでメモリへの書き込み中のバンクを読み出すことの無
いよう、Ｄフリップフロップ１９により読み出しメモリ
領域の制御を行い、図１２ｂ）に示すタイミングで読み
出す。以上の処理により実施の形態１と同様に、入力映
像１フィールド周期に１フィールドの映像データを２回
読み出すことができ、ラインフリッカが解消されると共
に、入力の垂直周波数値に依存せず任意の垂直周波数に
変換して表示することが可能である。
【００４０】実施の形態４の方式によれば、映像信号が
動画ソースの場合は動画の不連続を生じるため不適であ
るが、コンピュータ画像などの静止画ソースで垂直周波
数７０〜１００Ｈｚのものについて、さらに垂直周波数
を高い値に変換し、ラインフリッカの解消及び回路動作
周波数・液晶駆動周波数の低速化を両立することができ
る。
【００４１】
【発明の効果】以上のように、本発明の液晶駆動回路に
よれば以下の効果を奏することができる。 （１）簡単な液晶パネルの内部構成によりフリッカを解
消することができる。 （２）液晶パネル、特に透過型液晶パネルの高画素化に
対応可能なフリッカ対策方式である。 （３）垂直周期１／２毎に液晶パネルの交流駆動を切り
替えることにより、ラインフリッカを完全に除去するこ
とができる。 （４）パネルの配向方式が垂直配向方式の液晶パネルの
場合に、液晶パネル全体の透過率の低下の対策とフリッ
カ解消を両立することができる。 （５）液晶パネルのフリッカ対策のため映像信号を倍速
変換する場合、水平ブランキング期間が原信号と同等に
することが可能となり、液晶パネルの水平ブランキング
期間での処理（焼き付き防止の為のプリチャージ、色む
ら補正など）を原信号と同等速度で行なうことができ
る。 （６）垂直周波数７０〜１００Ｈｚのコンピュータ映像
信号フォーマットのものについて、フリッカ解消及び回
路処理の低速化を両立することができる。
【図面の簡単な説明】
【図１】本発明の実施形態１における液晶駆動回路のブ
ロック図
【図２】従来技術のブロック図
【図３】従来技術の液晶パネル構成図
【図４】本発明の実施形態１における液晶パネル構成図
【図５】本発明の実施形態１における倍速処理回路ブロ
ック図
【図６】本発明の実施形態１における映像相展開回路ブ
ロック図
【図７】本発明の実施形態１における液晶駆動処理回路
ブロック図
【図８】本発明の実施形態２における液晶駆動回路のブ
ロック図
【図９】本発明の実施形態２における反転処理回路ブロ
ック図
【図１０】液晶パネル断面の電界分布図
【図１１】本発明の実施形態３における液晶駆動回路の
ブロック図
【図１２】本発明の実施形態４における液晶駆動回路の
ブロック図
【符号の説明】
１ 倍速変換メモリ ２ 倍速出力制御回路 ３ γ補正 ４ 映像相展開回路 ５ Ｄ／Ａ変換器 ６ Ａ／Ｄ変換器 ７ 液晶パネル ８ 映像アンプ ９ 反転処理回路 １１ ＰＬＬ回路 １２ 書き込みタイミング発生回路 １３ 倍速同期信号発生回路 １４ 読み出しタイミング発生回路 １５・１９ Ｄフリップフロップ １６ 水平ブランキング伸張回路 １７・１８ 分周回路 ２０・２１ ＦＩＦＯフィールドメモリ ６０ 水平シフトレジスタ ６２ 垂直シフトレジスタ ６３・６７ ＴＦＴ ６６ 液晶セル

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 液晶投写型表示装置において、入力映像
    信号を１フレーム以上のメモリに記憶し、入力の２倍の
    垂直同期周波数で１フレームの映像信号を２回ずつ読み
    出し、映像信号を一定周期毎に反転して液晶表示素子の
    コモン電圧に対して一定周期毎に電圧反転して入力する
    と共に、映像のシリアル／パラレル変換を行って２相以
    上の映像信号に分け、それぞれを液晶表示素子に並列に
    入力して映像表示することを特徴とする液晶駆動回路。
  2. 【請求項２】 液晶投写型表示装置において、入力映像
    信号をＡ／Ｄ変換する手段と、入力映像信号を１フレー
    ム以上記憶するメモリ手段と、前記メモリ手段より入力
    の２倍の垂直同期周波数で１フレームの映像信号を２回
    ずつ読み出す処理を行うメモリ制御手段と、映像信号の
    Ｄ／Ａ変換手段と、映像のシリアル／パラレル変換を行
    って２相以上の映像信号に分割する手段と、映像信号を
    一定周期毎に反転して液晶表示素子のコモン電圧に対し
    て一定周期毎に電圧反転する手段とにより構成すること
    を特徴とする液晶駆動回路。
  3. 【請求項３】 液晶表示素子は透過型ドットマトリクス
    パネルであることを特徴とする請求項１記載の液晶駆動
    回路。
  4. 【請求項４】 液晶表示素子は透過型ドットマトリクス
    パネルであることを特徴とする請求項２記載の液晶駆動
    回路。
  5. 【請求項５】 液晶投写型表示装置において、入力映像
    信号を１フレーム以上のメモリに記憶し、入力の２倍の
    垂直同期周波数で１フレームの映像信号を２回ずつ読み
    出し、映像信号を１垂直周期毎に反転して液晶表示素子
    のコモン電圧に対して１垂直周期毎に電圧反転して入力
    すると共に、映像のシリアル／パラレル変換を行って２
    相以上の映像信号に分け、それぞれを液晶表示素子に並
    列に入力して映像表示することを特徴とする液晶駆動回
    路。
  6. 【請求項６】 液晶投写型表示装置において、入力映像
    信号をＡ／Ｄ変換する手段と、入力映像信号を１フレー
    ム以上記憶するメモリ手段と、前記メモリ手段より入力
    の２倍の垂直同期周波数で１フレームの映像信号を２回
    ずつ読み出す処理を行うメモリ制御手段と、映像信号の
    Ｄ／Ａ変換手段と、映像のシリアル／パラレル変換を行
    って２相以上の映像信号に分割する手段と、映像信号を
    １垂直周期毎に反転して液晶表示素子のコモン電圧に対
    して１垂直周期毎に電圧反転する手段とにより構成する
    ことを特徴とする液晶駆動回路。
  7. 【請求項７】 液晶表示素子は、配向方式が垂直配向方
    式であり、透過型ドットマトリクスパネルであることを
    特徴とする請求項５記載の液晶駆動回路。
  8. 【請求項８】 液晶表示素子は、配向方式が垂直配向方
    式であり、透過型ドットマトリクスパネルであることを
    特徴とする請求項６記載の液晶駆動回路。
  9. 【請求項９】 液晶投写型表示装置において、入力映像
    信号を１フレーム以上のメモリに記憶し、入力の２倍の
    垂直同期周波数で１フレームの映像信号を２回ずつ読み
    出す際に各水平ブランキング期間にメモリ読み出し停止
    期間を設けて読み出し、映像信号を一定周期毎に反転し
    て液晶表示素子のコモン電圧に対して一定周期毎に電圧
    反転して入力すると共に、映像のシリアル／パラレル変
    換を行って２相以上の映像信号に分け、それぞれを液晶
    表示素子に並列に入力して映像表示することを特徴とす
    る液晶駆動回路。
  10. 【請求項１０】 液晶投写型表示装置において、入力映
    像信号をＡ／Ｄ変換する手段と、入力映像信号を１フレ
    ーム以上記憶するメモリ手段と、前記メモリ手段より各
    水平ブランキング期間にメモリ読み出し停止期間を設け
    て読み出すと共に入力の２倍の垂直同期周波数で１フレ
    ームの映像信号を２回ずつ読み出す処理を行うメモリ制
    御手段と、映像信号のＤ／Ａ変換手段と、映像のシリア
    ル／パラレル変換を行って２相以上の映像信号に分割す
    る手段と、映像信号を一定周期毎に反転して液晶表示素
    子のコモン電圧に対して一定周期毎に電圧反転する手段
    とにより構成することを特徴とする液晶駆動回路。
  11. 【請求項１１】 液晶投写型表示装置において、入力映
    像信号を１フレーム以上のメモリに記憶し、入力垂直同
    期周波数より高い所定の垂直周波数レートでメモリ入力
    とは非同期に映像信号を読み出し、映像信号を一定周期
    毎に反転して液晶表示素子のコモン電圧に対して一定周
    期毎に電圧反転して入力すると共に、映像のシリアル／
    パラレル変換を行って２相以上の映像信号に分け、それ
    ぞれを液晶表示素子に並列に入力して映像表示すること
    を特徴とする液晶駆動回路。
  12. 【請求項１２】 液晶投写型表示装置において、入力映
    像信号をＡ／Ｄ変換する手段と、入力映像信号を１フレ
    ーム以上記憶するメモリ手段と、前記メモリ手段より入
    力垂直同期周波数より高い所定の垂直周波数レートでメ
    モリ入力とは非同期に映像信号を読み出す処理を行うメ
    モリ制御手段と、映像信号のＤ／Ａ変換手段と、映像の
    シリアル／パラレル変換を行って２相以上の映像信号に
    分割する手段と、映像信号を一定周期毎に反転して液晶
    表示素子のコモン電圧に対して一定周期毎に電圧反転す
    る手段とにより構成することを特徴とする液晶駆動回
    路。
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