WO2007111043A1 - 表示装置、表示パネルおよびその表示方法 - Google Patents

表示装置、表示パネルおよびその表示方法 Download PDF

Info

Publication number
WO2007111043A1
WO2007111043A1 PCT/JP2007/051970 JP2007051970W WO2007111043A1 WO 2007111043 A1 WO2007111043 A1 WO 2007111043A1 JP 2007051970 W JP2007051970 W JP 2007051970W WO 2007111043 A1 WO2007111043 A1 WO 2007111043A1
Authority
WO
WIPO (PCT)
Prior art keywords
image
sub
signal
pixel
pixel forming
Prior art date
Application number
PCT/JP2007/051970
Other languages
English (en)
French (fr)
Inventor
Hidetaka Mizumaki
Original Assignee
Sharp Kabushiki Kaisha
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Kabushiki Kaisha filed Critical Sharp Kabushiki Kaisha
Publication of WO2007111043A1 publication Critical patent/WO2007111043A1/ja

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1335—Structural association of cells with optical devices, e.g. polarisers or reflectors
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G09G3/3666—Control of matrices with row and column drivers using an active matrix with the matrix divided into sections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/06—Adjustment of display parameters
    • G09G2320/068—Adjustment of display parameters for control of viewing angle adjustment
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/001—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes using specific devices not provided for in groups G09G3/02 - G09G3/36, e.g. using an intermediate record carrier such as a film slide; Projection systems; Display of non-alphanumerical information, solely or in combination with alphanumerical information, e.g. digital display on projected diapositive as background

Definitions

  • Display device display panel and display method thereof
  • the present invention relates to a display device for displaying different images for at least two viewpoints. For example, a binocular parallax is generated for one user to display a three-dimensional display.
  • the present invention relates to a liquid crystal display device to be used and a liquid crystal display device to display different images for two users.
  • liquid crystal display devices that provide stereoscopic display by causing binocular parallax to a user have been provided.
  • a parallax barrier is provided on the liquid crystal panel to display different images for two viewpoints corresponding to the left and right eyes.
  • DV liquid crystal display device a liquid crystal display device that displays different images for two users.
  • this DV liquid crystal display device the display image seen from the right side and the display image seen from the left side can be made different. Therefore, this DV liquid crystal display device is installed in a car, for example, to display different images for the driver and passengers in the front passenger seat, or installed at a bank counter to display different images for customers and staff. It becomes possible to do.
  • FIG. 16 (A) is a plan view schematically showing the arrangement of the pixel forming portions (hereinafter referred to as “pixel arrangement”) for forming the pixels of the image to be displayed in the DV liquid crystal display device.
  • Figure 16 (C) is a plan view and a cross-sectional view schematically showing a configuration for dual view display based on the pixel arrangement ( Figure 16 (C) is a cross-sectional view of YY in Figure 16 (B). (It is a sectional view in the line)
  • each pixel constituting an image to be displayed is composed of an R (red) subpixel, a G (green) subpixel, and a B (blue) subpixel.
  • R (red) pixel formation also referred to as “R subpixel”
  • G (green) pixel formation also referred to as “G subpixel”
  • B (blue) The pixel forming portion (also referred to as “B sub-pixel”) is provided. As shown in FIG.
  • the pixel array having a large number of pixel forming portions arranged in a matrix has columns of R subpixels, columns of G subpixels, and An image to be displayed (displayed on a DV liquid crystal display device) by three subpixels consisting of an R subpixel, a B subpixel, and a G subpixel arranged in every other column. There are two images to be formed, and one pixel in one image) is formed.
  • the light emitted from each subpixel 90 is selectively blocked by disposing the parallax barrier 84b as shown in FIGS. 16 (B) and 16 (C).
  • the light exiting from the DV liquid crystal display device is only the light passing through the slit 84s formed in the parallax barrier layer. That is, light is emitted only in the ranges indicated by ⁇ b and ⁇ g in FIG.
  • FIG. 16 (C) the user located in the left DL in front of the display surface of the DV liquid crystal display device is notified to the third B subpixel from the left among the four subpixels shown in the figure.
  • the power to see the pixel The second G subpixel from the left is not visible.
  • the user who is located on the right side DR in front of the display surface of the DV liquid crystal display device can see the second G sub-pixel from the left of the four sub-pixels shown in the figure.
  • the third B subpixel is not visible. Therefore, among the sub-pixels arranged in a matrix in the DV liquid crystal display device, the first sub-pixel group consisting of sub-pixels selected every other column is for the user (viewpoint) located in the left DL.
  • the second pixel group consisting of sub-pixels other than the first sub-pixel group (this is also the sub-pixel force selected every other column) is used on the right DR.
  • An image to be displayed to the person (viewpoint) is formed. That is, in the DV liquid crystal display device, the display image when viewed from the left DL is different from the display image when the right DR force is also viewed.
  • Patent Document 1 Japanese Unexamined Patent Publication No. 2004-206089
  • Patent Document 2 Japanese Unexamined Patent Publication No. 2005-258016
  • the DV liquid crystal display device As described above, different images are displayed for at least two different viewpoints. Since the image is displayed, it is different from a normal display device that displays the same image to a plurality of users in front of the display screen (hereinafter referred to as “SV display device” in order to distinguish it from the DV display device). Data (signal) representing the image to be displayed needs to be input in the format.
  • a dual view display device such as a DV liquid crystal display device
  • two images to be displayed respectively in two regions where viewpoints can be arranged typically shown in FIG. A
  • the input data representing the left image that is displayed when viewed from the left and the right image that is displayed when viewed from the right is usually shown in FIG. A) is given in the format shown below.
  • the input format shown in Fig. 6 (A) is a format in which the left image data DaL and the right image data DaR are input simultaneously as two digital image signals (hereinafter referred to as "DV2 simultaneous input format” or Simply called “two-line simultaneous input format”).
  • DV2 simultaneous input format or Simply called “two-line simultaneous input format”.
  • the pixel values of the R subpixel, G subpixel, and B subpixel (hereinafter also referred to as “subpixel data”) in the X-th row and y-th column forming the left image are represented by the symbol “xRy”.
  • the first sub-pixel force selected every other column is also provided.
  • the sub-pixel group forms an image to be displayed to the user (viewpoint) located in the left DL, and a second pixel group (also 1) that includes sub-pixels other than the first sub-pixel group.
  • the sub-pixels selected in every row) form an image to be displayed to the user (viewpoint) located on the right DR.
  • the data signal line drive circuit of the DV liquid crystal display device has sub-pixel data xRl—L, xGl_R, xBl—L, xRl 1 R, xGl—L, xBl 1 R.
  • the order of the sub-pixel data in the image data input to the DV liquid crystal display device is different from the order of the sub-pixel data in the image signal to be supplied to the data signal line driving circuit. Therefore, in the DV liquid crystal display device, it is necessary to change the order of the sub-pixel data in the input data, that is, to convert the format of the image signal indicating the input data into a signal format corresponding to the sub-pixel arrangement in the liquid crystal panel. . Such conversion of the signal format causes a complicated circuit configuration in the DV liquid crystal display device, and increases the burden on the circuit (design work amount, circuit scale, etc.).
  • the input format shown in FIG. 6 (B) is also conceivable as a format of input data in the DV liquid crystal display device.
  • the input format shown in Fig. 6 (B) is input as a single signal indicating combined image data, which is image data in a format in which left image data DaL and right image data DaR are arranged in the horizontal direction (display line direction).
  • ⁇ DV display mapping input format '' or ⁇ two-line alternate input format '' t a format in which data for one row of the left image and data for one row of the right image are input alternately
  • ⁇ DV display mapping input format '' or ⁇ two-line alternate input format '' t a format in which data for one row of the left image and data for one row of the right image are input alternately
  • an object of the present invention is to provide a matrix type DV display device that can suppress the complexity of the circuit configuration caused by signal format conversion for changing the order of sub-pixel data in input data. .
  • a first aspect of the present invention is a matrix-type display device
  • a plurality of data signal lines extending in the column direction
  • a plurality of scanning signal lines that intersect the plurality of data signal lines and extend in the row direction, and are arranged in a matrix corresponding to the intersections of the plurality of data signal lines and the plurality of scanning signal lines, respectively, A plurality of subpixel formation portions connected to scanning signal lines and data signal lines passing through corresponding intersections;
  • a plurality of data signals representing an image to be formed by the plurality of sub-pixel forming portions are generated.
  • a data signal line driving circuit configured to be applied to the plurality of data signal lines, and a scanning signal for generating a plurality of scanning signals for selectively driving the plurality of scanning signal lines and applying the plurality of scanning signal lines to the plurality of scanning signal lines
  • a line drive circuit ;
  • the first image displayed for the first predetermined area where the viewpoint can be arranged is different from the second image displayed for the second predetermined area where the viewpoint can be arranged.
  • the plurality of sub-pixel forming portions includes a first sub-pixel forming portion group for forming the first image and a second sub-pixel forming portion group for forming the second image,
  • the matrix consisting of the plurality of sub-pixel forming portions includes a first type row that only has a sub-pixel forming portion included in the first sub-pixel forming portion group and a sub-portion included in the second sub-pixel forming portion group. It is composed of a second type row consisting only of pixel forming portions.
  • a second aspect of the present invention is the first aspect of the present invention.
  • the parallax generation unit is allowed to display an image formed by the first sub-pixel formation group with respect to the first predetermined area and is suppressed with respect to the second predetermined area, and
  • the plurality of sub-pixels so that display of an image formed by the second sub-pixel formation group is suppressed for the first predetermined area and allowed for the second predetermined area.
  • the parallax barrier and each sub-pixel forming unit are a relative positional relationship between the sub-pixel forming unit and the parallax barrier constituting the first type row and a sub-pixel forming unit constituting the second type row. And the relative positional relationship between the parallax barrier and the parallax barrier are opposite to each other.
  • a third aspect of the present invention is the first aspect of the present invention.
  • Each pixel of the first and second images is formed by a predetermined number of sub-pixel forming units adjacent in the row direction.
  • a fourth aspect of the present invention provides, in the first aspect of the present invention,
  • the first image signal representing the first image and the second image signal representing the second image are received as two image signals, and the first and second image signals are represented as one image signal.
  • It further comprises a signal format converter for outputting as an image signal,
  • the signal format converter is:
  • a first main input terminal group for receiving the first image signal as a serial signal in units of pixels
  • a first selection input terminal group for receiving the first image signal input via the first main input terminal group, and the second input input via the second main input terminal group.
  • a second selection input terminal group for receiving a plurality of image signals, and an image signal selected from the first and second image signals input via the first and second selection input terminal groups.
  • a connection switching circuit having an output terminal group for outputting as a unit serial signal;
  • the signal format converter is:
  • An input terminal is connected to the first main input terminal group, an output terminal is connected to the first selection input terminal group, and the first image is input via the first main input terminal group.
  • a first line memory that temporarily holds an image signal and outputs it in a first-in first-out manner;
  • An input terminal is connected to the second main input terminal group and an output terminal is connected to the second selection input terminal group, and the second image input via the second main input terminal group.
  • a second line memory that temporarily holds the image signal and outputs it in a first-in first-out manner
  • the first line memory is a period in which the first image signal for one display line held in the first line memory is input and the first image signal for one subsequent display line is input. Output in the first half of
  • the second line memory is held in the second line memory and receives the second image signal for one display line and the second image signal for the subsequent one display line. Output in the latter half of the period.
  • a sixth aspect of the present invention is a matrix type display panel
  • a plurality of data signal lines extending in the column direction
  • a plurality of scanning signal lines that intersect the plurality of data signal lines and extend in the row direction, and are arranged in a matrix corresponding to the intersections of the plurality of data signal lines and the plurality of scanning signal lines, respectively, A plurality of subpixel formation portions connected to scanning signal lines and data signal lines passing through corresponding intersections;
  • the first image displayed for the first predetermined area where the viewpoint can be arranged is different from the second image displayed for the second predetermined area where the viewpoint can be arranged.
  • the plurality of sub-pixel forming portions includes a first sub-pixel forming portion group for forming the first image and a second sub-pixel forming portion group for forming the second image,
  • the matrix consisting of the plurality of sub-pixel forming portions includes a first type row that only has a sub-pixel forming portion included in the first sub-pixel forming portion group and a sub-portion included in the second sub-pixel forming portion group. It is composed of a second type row that has power only in the pixel formation part
  • a seventh aspect of the present invention is the sixth aspect of the present invention.
  • the parallax generation unit is allowed to display an image formed by the first sub-pixel formation group with respect to the first predetermined area and is suppressed with respect to the second predetermined area, and The display of the image formed by the second sub-pixel formation group is the first predetermined area.
  • the parallax barrier and each sub-pixel forming unit are a relative positional relationship between the sub-pixel forming unit and the parallax barrier constituting the first type row and a sub-pixel forming unit constituting the second type row. And the relative positional relationship between the parallax barrier and the parallax barrier are opposite to each other.
  • An eighth aspect of the present invention is the sixth aspect of the present invention.
  • Each pixel of the first and second images is formed by a predetermined number of sub-pixel forming units adjacent in the row direction.
  • a ninth aspect of the present invention is a display method using a matrix type display panel, which represents a first image to be displayed with respect to a first predetermined area where a viewpoint can be arranged.
  • a drive step of driving the display panel based on the image signal of the one system, the display panel comprising:
  • a plurality of data signal lines extending in the column direction
  • a plurality of scanning signal lines that intersect the plurality of data signal lines and extend in the row direction, and are arranged in a matrix corresponding to the intersections of the plurality of data signal lines and the plurality of scanning signal lines, respectively, A plurality of subpixel formation portions connected to scanning signal lines and data signal lines passing through corresponding intersections;
  • a parallax generation unit that generates parallax for images formed by the plurality of sub-pixel forming units so that the first image and the second image are different from each other,
  • the plurality of sub-pixel forming portions includes a first sub-pixel forming portion group for forming the first image and a second sub-pixel forming portion group for forming the second image
  • the matrix consisting of the plurality of sub-pixel forming portions includes a first type row that only has a sub-pixel forming portion included in the first sub-pixel forming portion group and a sub-portion included in the second sub-pixel forming portion group. Only the pixel formation part is composed of the second type of power,
  • the driving step includes
  • a signal to be output as the one-system image signal is alternately switched between the first image signal and the second image signal for each display period of one row of the matrix. It is characterized by that.
  • each row in a matrix (pixel array) serving as a plurality of subpixel forming portions for forming the first and second images forms the first image. Only the sub-pixel forming portion for forming the second image, or only the sub-pixel forming portion for forming the second image. Therefore, the sub-pixel forming unit for forming the first image and the sub-pixel forming unit for forming the second image are not connected to the same scanning signal line. For this reason, a data signal line driving circuit generates a data signal to be supplied to the sub-pixel forming unit for forming the first image and a data signal to be supplied to the sub-pixel forming unit for forming the second image. Need not be output simultaneously.
  • an image signal indicating the input data of the two-system simultaneous input format given from the outside for dual view display (DV display), that is, two image signals representing the first and second images described above can be easily obtained.
  • the data signal line drive circuit can be converted into one system image signal with a configuration, and each data signal line drive circuit is based on the one system image signal without any special configuration (same configuration as before).
  • a data signal to be applied to the data signal line can be generated.
  • the data signal line can be driven by the data signal line driving circuit of the conventional configuration without converting the substantial signal format. In this way, in the input data
  • the complexity of the circuit configuration caused by the signal format conversion to change the order of the subpixel data is suppressed, reducing the circuit burden (design work amount, circuit scale, etc.) necessary to realize DV display. be able to.
  • the parallax barrier and each sub-pixel forming unit are relative to each other between the sub-pixel forming unit and the parallax barrier constituting the first row. And the relative positional relationship between the sub-pixel forming portion and the parallax barrier constituting the second type row are arranged to be opposite to each other.
  • an image formed by the sub-pixel forming unit that constitutes the first type row is displayed on the first predetermined area, the display on the second predetermined area is suppressed, and The image formed by the sub-pixel forming unit that constitutes the second type row is displayed on the second predetermined area and the display on the first predetermined area is suppressed.
  • each pixel of the first and second images is formed by a predetermined number of sub-pixel forming units adjacent in the row direction. In this way, it is possible to realize a uniform DV display while suppressing the complexity of the circuit configuration resulting from the rearrangement of the subpixel data order.
  • the connection switching circuit of the signal format converter every time the first or second image signal for one display line is input to the connection switching circuit, the output An image signal to be output from the terminal group is alternately switched between the first image signal and the second image signal, so that one system of image signals to be supplied to the data signal line driving circuit is generated. In this way, it is possible to change the order of sub-pixel data for realizing DV display with a simple configuration.
  • the first image signal for one display line stored in the first line memory is input and the first image signal for the subsequent one display line is input.
  • the second image signal for one display line that is output in the first half of the display period and stored in the second line memory is input during the period when the second image signal for the subsequent one display line is input. Output in the second half.
  • FIG. 1 is a block diagram showing a configuration of a liquid crystal display device according to an embodiment of the present invention.
  • FIG. 2 is a circuit diagram showing an equivalent circuit of one sub-pixel forming unit in the liquid crystal display device according to the embodiment.
  • FIG. 3 is a cross-sectional view for explaining the structure of a liquid crystal panel in the liquid crystal display device according to the embodiment.
  • FIG. 4 is a plan view schematically showing a configuration for realizing dual view display in the liquid crystal display device according to the embodiment.
  • FIG. 5 is a partial plan view (A), a first sectional view (B), and a second sectional view schematically showing a configuration for realizing dual view display in the liquid crystal display device according to the embodiment. (C).
  • FIG. 6 is a diagram (A, B) showing a format of input data represented by two systems of digital image signals given to the signal format converter in the embodiment.
  • FIG. 7 is a block diagram showing a configuration of a signal format converter in the embodiment.
  • FIG. 8 is a block diagram showing a configuration example of a FIFO memory in the embodiment.
  • FIG. 9 is a timing chart for explaining the operation of the FIFO memory.
  • FIG. 10 is a diagram showing a truth table showing the operation of the selector constituting the signal format converter in the embodiment.
  • FIG. 11 is a block diagram showing a configuration of a data driver in the embodiment.
  • FIG. 12 is a timing chart (A to H) for explaining the operation of the liquid crystal display device according to the embodiment.
  • FIG. 13 is a timing chart (A to E) for explaining the operation of the liquid crystal display device according to the main modification of the embodiment.
  • FIG. 14 is a block diagram showing a configuration of a signal format converter in the main modification example.
  • FIG. 15 is a block diagram showing another configuration example of the FIFO memory constituting the signal format converter in the embodiment.
  • FIG. 16 is a plan view (A), a partial plan view (B), and a sectional view (C) schematically showing the pixel arrangement of a conventional dual view liquid crystal display device.
  • TFT Thin film transistor
  • FIG. 1 is a block diagram showing a configuration of a liquid crystal display device according to an embodiment of the present invention.
  • This liquid crystal display device is a display device that can display different images with respect to two areas where viewpoints can be arranged, that is, when viewing a predetermined angular force tilted left or right toward the display screen.
  • a DV (dual view) liquid crystal display device capable of displaying different images, a display control circuit 200, a data driver 300 as a data signal line driving circuit, and a gate driver 400 as a scanning signal line driving circuit.
  • an active matrix type liquid crystal panel 600 In the following, the image displayed when looking at the left force toward the display screen is called “left image”, and the image displayed when looking at the right force is called “right image” t t.
  • a liquid crystal panel 600 as a display unit in this liquid crystal display device includes image data Dvl for displaying a left image and image data for displaying a right image from a predetermined external video source (such as a CPU). Dv2 and a control signal TS for controlling the operation timing are received. Note that the original image for displaying the left image and the right image on the liquid crystal panel 600 is displayed in the vertical direction so that it can be displayed correctly by being displayed only on the odd or even lines in the display line of the liquid crystal panel 600. It is assumed that it has been compressed (halved) in the (display column direction). For example, when the display screen is composed of 640 columns and 960 rows, the original image for displaying the left image and the right image is composed of 640 columns and 480 rows.
  • MXN lines (2m) provided corresponding to the intersections of N (3n) data signal lines Ls intersecting with each of Lg and the intersections of these M scanning signal lines Lg and N data signal lines Ls X 3n) sub-pixel forming portions Ps (l, l) to Ps (M, N).
  • the liquid crystal panel 600 is provided in common to the pixel electrodes included in the sub-pixel forming portions Ps (l, l) to Ps (M, N) and faces each pixel electrode with the liquid crystal layer interposed therebetween.
  • the common electrodes are arranged as follows.
  • MXN sub-pixel forming portions Ps (l, l) to Ps (M, N) in the liquid crystal panel 600 are R adjacent to the extending direction of the scanning signal line Lg, that is, the row direction.
  • the three sub-pixel forming portions of the sub-pixel, the G sub-pixel, and the B sub-pixel are arranged in a matrix, and each of the color images to be displayed by the liquid crystal panel 600 is arranged by the three sub-pixel forming portions.
  • Each pixel of the left image represented by the image data Dvl and the right image represented by the image data Dv2 is formed (hereinafter, three subpixel forming portions corresponding to one pixel of the image to be displayed are referred to as “pixel formation”. Part ", indicated by the symbol" Pix ").
  • the symbols “R”, “G”, and “B” attached to each sub-pixel forming unit Ps (i, j) indicate that the color displayed by the sub-pixel forming unit Ps (i, j) is “ Indicates red, green, or blue.
  • the display control circuit 200 receives the image data Dvl, Dv2 and the timing control signal TS from the outside, and outputs an image signal corresponding to the image data Dvl, Dv2 as a digital image signal DV in pixel units. , Including data start pulse signal DSP, data clock signal DCK, latch strobe signal LS, gate start pulse signal GSP, and gate clock signal GCK for controlling the timing of displaying an image on LCD panel 600 Output various signals.
  • This display control circuit 200 includes a signal format change 100 shown in FIG. 7 described later, and the serial signal power of two systems indicating the image data Dvl and Dv2 sent from the external camera.
  • the system 100 converts the digital image signal DV to one system and outputs it.
  • the display control circuit 200 generates a polarity switching control signal for AC driving of the liquid crystal panel 600 based on the clock signal and the like, and outputs the polarity switching control signal to the data driver 300 and a common electrode driving circuit (not shown). Supply. Since the polarity switching control signal and the AC drive based on the polarity switching control signal are not directly related to the present invention, the description thereof will be omitted below.
  • the data driver 300 Based on the digital image signal DV, the data clock signal DCK, the data start pulse signal DSP, the latch strobe signal LS, etc., the data driver 300 generates an analog voltage for driving the liquid crystal panel 600 as the data signal Dl, D2,..., DN are generated and applied to N (3n) data signal lines Ls in the liquid crystal panel 600, respectively.
  • the gate dry 400 is applied to each scanning signal line in order to sequentially select the scanning signal lines in the liquid crystal panel 600 by one horizontal scanning period.
  • the horizontal scanning period in the image display on the liquid crystal panel 600 is two systems indicating the image data Dvl and Dv2. It does not necessarily coincide with the horizontal scanning period in the image signal (see FIG. 12 described later).
  • the data signals D 1 to DN based on the digital image signal DV are applied to the data signal line Ls, and the scanning signals G 1 to GM are printed on the scanning signal line Lg. .
  • a common voltage signal is applied to the common electrode by a common electrode driving circuit (not shown).
  • the liquid crystal non-channel 600 changes the light transmittance by applying a voltage corresponding to the digital image signal DV to the liquid crystal layer, and the left image data Dvl, Dv2 represented by the external video source force is received. Display the image and the right image. Depending on the viewing angle of the display screen, one of these images appears bright and the other appears dark or completely invisible.
  • the liquid crystal panel 600 includes N (3n) data signal lines L s connected to the data driver 300 and M (2m) scan signal lines Lg connected to the gate driver 400.
  • the data signal lines Ls and the M scanning signal lines Lg are arranged in a grid so that the data signal lines Ls and the scanning signal lines Lg intersect each other.
  • MXN sub-pixel forming portions Ps (l, l) to Ps (M, N) are provided corresponding to the intersections of the N data signal lines Ls and the M scanning signal lines Lg, respectively. ing.
  • each pixel of the color image to be displayed by the liquid crystal panel 600 is an R subpixel adjacent in the row direction.
  • MXN sub-pixel forming portions Ps (l, l) to Ps (M, N) in the liquid crystal panel 600 are formed by a pixel forming portion Pix including three sub-pixel forming portions of G sub-pixel and B sub-pixel. These three sub-pixel forming portions are arranged in a matrix (see FIG. 1).
  • each sub-pixel forming portion Ps (i, j) has a source terminal connected to the data signal line Ls passing through the corresponding intersection and a scanning signal passing through the corresponding intersection.
  • a thin film transistor (hereinafter abbreviated as “TFT”) 10 having a gate terminal connected to the line Lg, a pixel electrode Ep connected to the drain terminal of the TFT 10, and the above M
  • the common electrode (also referred to as “counter electrode”) Ec provided in common to the XN sub-pixel forming portions Ps (l, l) to Ps (M, N) and the MXN sub-pixel forming portions Ps
  • the liquid crystal layer is commonly provided between (l, l) to Ps (M, N) and sandwiched between the pixel electrode Ep and the common electrode Ec.
  • the substrate on which the signal line, TFT, and pixel electrode Ep connected to it are formed is the TFT substrate, and the common electrode Ec, color filter, and various optical compensation films (polarizers, etc.) are formed or arranged.
  • the substrate that is made is called the CF substrate.
  • the liquid crystal capacitance Clc formed by the pixel electrode Ep, the common electrode Ec, and the liquid crystal layer sandwiched between them constitutes a pixel capacitance for holding a voltage corresponding to sub-pixel data.
  • an auxiliary capacitor is provided in parallel with the liquid crystal capacitor Clc, which should surely hold the voltage in the pixel capacitor.
  • the auxiliary capacitor is not directly related to the present invention, its description and illustration are omitted.
  • FIG. 3 is a cross-sectional view schematically showing the structure of the liquid crystal panel 600 as described above.
  • the liquid crystal panel 600 includes a pair of transparent insulating substrates, a TFT substrate 66 and a CF substrate 56, and a liquid crystal layer 60 sandwiched between the TFT substrate 66 and the CF substrate 56.
  • the viewpoint (eyepoint) should be placed in front ( Display the image represented by the above image data Dvl and Dv2
  • Polarizing plates 68 and 55 are attached to the outer surfaces of the TFT substrate 66 and the CF substrate 56 in the liquid crystal panel 600 (the main surface opposite to the side where the liquid crystal layer 60 is disposed).
  • the data signal lines Ls and the scanning signal lines Lg and the sub-pixel forming portions Ps (l, l) to Ps ( M, N) TFT10 and pixel On the inner surface of the TFT substrate 66 (the main surface on the side where the liquid crystal layer 60 is disposed), the data signal lines Ls and the scanning signal lines Lg and the sub-pixel forming portions Ps (l, l) to Ps ( M, N) TFT10 and pixel
  • a TFT circuit section 64 including the pole Ep is formed, and a color filter 58 configured to correspond to the arrangement shown in FIG. 1 of the R subpixel, the G subpixel, and the B subpixel is formed on the inner surface of the CF substrate 56.
  • a transparent common electrode 59 is formed so as to cover the color filter 58.
  • a transparent parallax barrier substrate 52 is disposed outside the CF substrate 56, and a parallax barrier layer 54 including a parallax barrier 54b is formed on the inner surface of the parallax barrier substrate 52 with a light-shielding metal. Alternatively, it is formed of rosin or the like.
  • the parallax barrier layer 54 has a slit 54s, and selectively blocks light traveling forward from the knock light through the TFT substrate 66, the liquid crystal layer 60, the CF substrate 56, and the like.
  • a parallax is generated with respect to an image formed by the sub-pixel forming portions Ps (l, l) to Ps (M, N) realized by the circuit portion 64, the liquid crystal layer 60, the color filter 58, and the like.
  • the parallax barrier layer 54 provides a parallax to images formed by the sub-pixel forming portions Ps (1, l) to Ps (M, N) so that different images are displayed for at least two viewpoints. It functions as a parallax generator that produces
  • FIG. 4 is a plan view schematically showing the arrangement of pixel forming portions (hereinafter referred to as “pixel arrangement” t) for forming pixels of an image to be displayed in the liquid crystal display device according to the present embodiment.
  • FIG. 5 schematically shows the configuration of the liquid crystal panel 600 in the present embodiment
  • FIG. 5A shows a partial flat view showing the configuration for dual view display (hereinafter abbreviated as “DV display”).
  • FIG. 5 (B) is a first cross-sectional view showing a configuration for DV display and corresponds to the cross-sectional view taken along the line XI—XI of FIG. 5 (A).
  • each subpixel 70 indicates that the subpixel 70 is any of the R subpixel, the G subpixel, and the B subpixel. It is shown whether or not it is a sub-pixel for forming a misaligned image! / Of the left image represented by the image data Dvl and the right image represented by the image data Dv2. That is, For example, a sub-pixel 70 with “Rl” is an R sub-pixel for forming a left image, and a sub-pixel 70 with “Gr” is a G sub-pixel for forming a right image. . In the following, the subpixel with the symbol “Xy” is referred to as “subpixel Xy”.
  • sub-pixel 70 sub-pixel Rr, Gr, Br
  • the slit 54s extends in the column direction (the direction in which the data signal line Ls extends), and one slit 54s is formed for each column of the sub-pixels 70, and the right image is formed.
  • each sub-pixel forming unit (each sub-pixel 70) form the right image and the relative positional relationship (in the row direction) between the sub-pixel XI and the parallax barrier 54b for forming the left image.
  • the parallax barrier 54b and each sub-pixel forming unit (each sub-pixel 70) form the right image and the relative positional relationship (in the row direction) between the sub-pixel XI and the parallax barrier 54b for forming the left image.
  • the relative positional relationship (in the row direction) between the sub-pixel Xr and the difference barrier 54b is opposite to each other.
  • the sub-pixel Xr for forming the right image (sub-pixel 70 constituting the even-numbered row in the present embodiment) is within the range of the viewing angle 0 r from the right side. It can be seen but not from the left side.
  • the first predetermined area where the viewpoint can be placed On the other hand, only the left image represented by the image data Dvl is displayed, and only the right image represented by the image data Dv2 is displayed for the second predetermined area where the viewpoint can be arranged.
  • the interval dl between the parallax barrier 54b and the sub-pixel 70 corresponds to the distance between the color filter 58 and the parallax barrier 54b shown in FIG.
  • Fig. 6 (A) and Fig. 6 (B) show two digital image signals given to the signal format change lOO in the display control circuit 200 as signals representing image data Dvl and Dv2 of external video source power.
  • the format of input data is shown.
  • the left image data DaL and the right image data DaR are simultaneously supplied to the display control circuit 200 as the image data Dvl and Dv2
  • Digital image signal DV1 (first image signal) that is the left image signal represented by data Dvl and digital image signal DV2 (second image signal) that is the right image signal represented by image data Dv2 are simultaneously converted into signal format (As described above, this input format is called “DV2 simultaneous input format” or “2 simultaneous input format”).
  • This combined image data is image data consisting of 2 ⁇ 3 ⁇ m ⁇ n sub-pixel data arranged in a matrix format of m rows 3 ⁇ 2n columns, and the first half of each row is a sub-pixel representing the left image
  • FIG. 7 is a block diagram showing the configuration of the signal format change lOO in the present embodiment.
  • This signal format converter 100 is used so that a display panel of a DV display device such as a liquid crystal display device according to this embodiment can be driven by a data signal line drive circuit (data driver) having a conventional configuration.
  • data driver data driver
  • the image signal DV which is built in the display control circuit 200 and to be supplied to the data driver 300, is converted into a serial signal in units of pixels. Output as.
  • the signal format converter 100 receives the first and second image signals constituting the two systems of image signals given as serial signals in units of pixels, respectively.
  • a first input terminal group and a second input terminal group are provided.
  • Each of the first and second image signals also has three color signals corresponding to the three primary colors for color display: R (red) signal, G (green) signal and B (blue) signal power.
  • the first input terminal group consists of input terminals Tlr, Tig, and Tib forces for receiving the R signal R—Lin, G signal G—Lin, and B signal B—Lin, respectively, constituting the first image signal.
  • the second input terminal group consists of input terminal groups T2r, T2g, and T2b for receiving the R signal R—Rin, G signal G—Rin, and B signal B—Rin, respectively, constituting the second image signal.
  • This signal format change lOO consists of six first-in first-out memories (hereinafter referred to as "FIFO memories"! /,)
  • FIFO memories first-in first-out memories
  • the three FIFO memories 102R1, 102G1, and 102B1 for writing the first image signal constitute a first line memory and for writing the second image signal.
  • the three FIFO memories 102Rr, 102Gr, and 102Br constitute a second line memory.
  • “line memory” refers to a memory that can write and read one line (one display line) of an image to be displayed.
  • Input terminal groups constituting the first and second input terminal groups Tlr, Tig, Tib, T2r,
  • T2g and T2bi are connected to the input terminals of the FIFO memories 102R1, 102G1, 102B1, 102Rr, 102Gr, and 102Br, respectively.
  • the selector 104 includes input terminal groups Al, Bl, CI, Dl, El, F1 (hereinafter referred to as “selected input terminal groups”) connected to the output terminals of the FIFO memories 102R1, 102G1, 102B1, 102Rr, 102Gr, and 102Br, respectively. And three output terminal groups Yl, Y2, and Y3 to be output terminals of the signal format converter 100.
  • the selector 104 receives the control signal S1 from the switching control unit 106, and based on this control signal S1, the connection between the six selection input terminal groups A1 to F1 and the three output terminal groups Y1 to Y3 is shown in FIG. By switching as shown in the truth table shown in, the output signal for each pixel to be output from the output terminal groups ⁇ 1 to ⁇ 3 is switched.
  • the six selected input terminal groups A Among the 1 to F1 the three selected input terminal groups Al, Bl, C1 (shown on the upper side in the figure) are called the first selected input terminal group, and the three selected input terminals group (shown on the lower side in the figure)
  • the selected input terminal group Dl, El, F1 is called the second selected input terminal group.
  • R signal, G signal, and B signal are indicated by "R_L”, "G_L”, and "B_L” respectively).
  • the R signal R-Rin, G signal G-Rin, and B signal B-Rin in the second image signal respectively input via the second input terminal group T2r, T2g, T2b are the FIFO memories 102Rr, 102Gr , 102Br to the second selection input terminal group D1, El, F1 of the selector 104 (hereinafter referred to as the R signal, G signal, B in the second image signal after passing through the FIFO memory) Signals are indicated by the reference signs “R—R”, “G—R”, “B—R”, respectively).
  • the selector 104 selects the first image signal R—L, G—L, B—L and the second image signal R—R, G—R, B—R input in this way.
  • the image signals Rout, Gout, and Bout output from the selector 104 in this way are given to the data driver 300 as the digital image signal DV.
  • FIG. 8 is a block diagram showing a configuration example of each FIFO memory.
  • a signal WD ATAin is a digital image signal given to the input terminal as a serial signal in units of subpixels
  • a signal RDATAin is The digital image signal output from the output terminal as a serial signal in sub-pixel units.
  • each FIFO memory includes a storage unit 120 including first and second memories 121 and 122, which are RAMs (Random Access Memories), and a write control unit 124 that controls data writing to the storage unit 120. And control reading of data from storage unit 120.
  • the read control unit 126 includes a write control unit 124 and a read control unit 126 that constitute a memory control unit for realizing a first-in first-out method capable of asynchronous execution of writing and reading.
  • Each of the first and second memories 121 and 122 has a capacity capable of holding image data corresponding to a sub-pixel unit serial signal for one display line in the present embodiment.
  • the write control unit 124 and the read control unit 126 are also activated each time an image signal for one display line is applied to the first and second input terminal groups Tlr, Tig, Tib, T2r, T2g, and T2b.
  • the write / read reset signal WRA-RST that becomes Eve is given from the outside.
  • the write control unit 124 generates the write address signal WA using the internal counter reset by the write read reset signal WRA-RST, and also generates the write control signal WE. By applying the write address signal WA and the write control signal WE to the first and second memories 121 and 122, data writing to the storage unit 120 is controlled.
  • the read control unit 126 generates the read address signal RA using the internal counter reset by the write / read reset signal WRA-RST, and also generates the read control signal RE, and the read address signal RA and By applying a read control signal RE to the first and second memories 121 and 122, data reading from the storage unit 120 is controlled.
  • These write address signal WA, write control signal WE, read address signal RA, and read control signal RE are the first and second so that writing and reading can be executed asynchronously. Two independent signals are given to the memories 121 and 122.
  • FIG. 9 is a timing chart for explaining the writing and reading operations with respect to the first and second memories 121 and 122 by the writing control unit 124 and the reading control unit 126.
  • the address values indicated by the write address signal WA and the read address signal RA are sequentially changed with a display period of one line, that is, one horizontal scanning period (hereinafter also referred to as “1H period”) by the write read reset signal WRA—RST. .
  • the write control signal WE causes the first memory 121 and the second memory 122 to be alternately written in every 1H period, and the read control signal RE is transmitted from the first memory 121 and the second memory 122.
  • write control signal WE and read control signal RE set one of the first and second memories 121 and 122 to the write state when one is in the read state.
  • the write control unit 124 and the read control unit 126 generate the write and read address signals WA, RA, the write control signal WE, and the read control signal RE, so that the FIFO memory Then, writing and reading as shown in FIG. 9 are performed.
  • each of the first and second memories 121 and 122 does not change the value of the write address signal WA applied to the first and second memories 121 and 122 when the write control signal WE applied thereto is inactive.
  • the control signal RE is inactive, the value of the read address signal RA applied to it is not changed.
  • a write address signal is required.
  • a clock signal that is twice the frequency of the clock signal (dot clock signal, etc.) for generating the signal WA, that is, a double clock signal is required.
  • Such a double clock signal can be generated, for example, by a known method using a PLL (Phase-Locked Loop) circuit based on a dot clock signal.
  • FIG. 11 is a block diagram showing the configuration of the data driver 300 of the liquid crystal display device according to the present embodiment.
  • the data driver 300 has a configuration similar to that of a data driver used in a normal SV liquid crystal display device, that is, a conventional data driver, receives a digital image signal DV as a pixel-unit serial signal from the display control circuit 200, and Three line memories 304R, 304G, 304B that convert to parallel signals every predetermined period corresponding to one line display period (in this embodiment, every 1Z2 period of 1H period in input data), and a latch circuit 306 A DZA conversion circuit 310 and an output buffer 312 are provided.
  • the digital image signal DV given to the data driver 300 is composed of the R signal Rout, the G signal Gout, and the B signal Bout.
  • the R signal Rout is stored in the line memory 304R
  • the G signal Gout is stored in the line memory.
  • the B signal Bout is input to the line memory 304B.
  • the data start pulse signal DSP and the data clock signal DCK are sequentially captured and held, and each time one display line is captured, the retained signal is converted into a parallel signal and output.
  • a latch strobe signal LS that becomes active every predetermined period is supplied from the display control circuit 200 to the latch circuit 306, and the latch circuit 306 receives a signal for one display line in the line memories 304R, 304G, and 304B.
  • the digital image for one display line is simultaneously read as a parallel signal by the latch strobe signal LS and held for the predetermined period.
  • the digital image signals dl to dN for one display line held in the latch circuit 306 are output from the latch circuit 306, converted into an analog voltage by the DZA conversion circuit 310, and then output via the output buffer 312. Output as data signals D1-DN.
  • the data signals D1 to DN output from the data driver 300 in this way are N (3n) data signals in the liquid crystal panel 600. Applied to line Ls.
  • the pixel values (subpixel data) of the R subpixel, the G subpixel, and the B subpixel of the Xth row and the yth column forming the left image are represented by the symbols “xRy—L”, “ xGy_L “,” xBy—L "
  • FIG. 1 Digital signal image signal shown R 1 Lin, G 1 Lin, B 1 Lin, R_Rin, G_Rin, B — Rin, serially via input terminal group Tlr, Tig, Tib, T2r, T2g, T2b (Hereinafter, such a digital image signal given to the signal format converter 100 is referred to as an “input image signal”).
  • the digital image signal corresponding to the third row of the image to be displayed is an input terminal group Tlr, Tig, Tib, Input image signals R—Lin, G—Lin, B—Lin, R—Rin, G_Rin, B—Rin at the time given to T2r, T2g, T2b are shown.
  • FIFO memory 102R1, 102G1 , 102B1, 10 2Rr, 102Gr, 102Br the digital image signal corresponding to the second line of the image to be displayed is read (FIG. 12D).
  • Each RE is generated. That is, in the FIFO memories 102R1, 120G1, and 102B1 to which the first image signals R-Lin, G-Lin, and B-Lin that represent the left image are input, the write control unit 124 is as shown in FIG.
  • the read control unit 126 generates the write control signal WE—L and the read control signal RE—L as shown in FIG.
  • write controller 124 Generates a write control signal WE-R as shown in FIG. 12 (B), and the read control unit 126 generates a read control signal RE-R as shown in FIG. 12 (C).
  • the storage unit 120 to which the write control signals WE-L, WE-R are input is in a writable state
  • the storage unit 120 to which the write control signals WE-L and WE-R are input is assumed to be in an unwritable state.
  • the read control signals RE-L and RE-R are "1"
  • the storage unit 120 to which the read control signals RE-L and RE-R are input is in a readable state
  • the read control signals RE-L When the RE-R force is "0", the storage unit 120 to which the read control signals RE-L and RE-R are input is in a non-readable state.
  • write control unit 124 and the read control unit 126 in each FIFO memory 102Xy are input image signals R—Lin, G—Lin, B—Lin, R—Rin, G—Rin, B—Rin is written to the storage unit 120 at a speed equal to the input speed, and reading from the storage unit 120 is performed at twice the input speed.
  • the write address signal WA and the read address signal RA are generated.
  • the FIFO memories 102R1, 102G1, and 102B1 are input via the first input terminal groups Tlr, Tig, and Tib in each horizontal scanning period.
  • the first image signal R_Lin, G_Lin, B_Lin for one display line, that is, one display line for the left image data DaL, is captured and temporarily stored.
  • the FIFO memories 102Rr, 102Gr, 102Br are the second input terminal group.
  • the second image signal R—Rin, G—Rin, B—Rin for one display line input via T2r, T2g, T2b, that is, one display line for the right image, is captured and temporarily stored. Further, as shown in FIG.
  • the FIFO memory 102R1, 102G1, 102B1 uses the read control signals RE-L, RE-R described above in the first horizontal scanning period in the first half of each horizontal scanning period.
  • the R signal R—Lin, G signal G—Lin, B signal B—Lin for one display line that has been written is sent to the first image signal R—L, G ⁇ L and B ⁇ L are output, and the FIFO memories 102Rr, 102Gr, and 102Br are R signals for one display line written in the immediately preceding horizontal scanning period, R ⁇ Rin, G signal G—Rin, B signal B—Rin are output as second image signals R—R, G—R, B—R at a speed twice the above input speed (writing speed).
  • first image signals R—L, G_L, B—L and the second image signals R—R, G—R, B—R output from the first selection input terminals Al, Bl, C1 and The signal is input to the selector 104 via the second selection input terminal group D1, El, F1.
  • the switching control unit 106 generates a control signal S1 as shown in FIG.
  • the control signal S1 becomes “0” in the first half of each horizontal scanning period and becomes “1” in the first half of each horizontal scanning period.
  • the selector 104 outputs the first image signals R—L, G—L, B—L in the output terminal groups Y1 to Y in the first half of each horizontal scanning period so that the truth table power shown in FIG. Y3 is output as image signals Rout, Gout, Bout, and in the second half of each horizontal scanning period, the second image signals R—R, G—R, B—R are output from the output terminal groups Y1 to Y3 as image signals Rout, Output as Gout and Bout.
  • the image signals Rout, Gout, and Bout output from the signal format converter 100 in the display control circuit 200 in this way are given to the data driver 300 as the digital image signal DV.
  • the latch circuit 306 in the data driver 300 receives the latch strobe signal LS shown in FIG.
  • digital image signals hereinafter referred to as “internal image signals” dl, d2,..., DN shown in FIG.
  • the output buffer 312 outputs data signals D1 to DN corresponding to the internal image signals dl to dN.
  • these data signals D1 to DN are the drive signals corresponding to the DV liquid crystal panel 600 in the liquid crystal display device according to the present embodiment. It has become.
  • the sub-pixel forming portions pixel arrays arranged in a matrix in the DV liquid crystal panel 600
  • only the sub-pixel X1 for forming the left image is a powerful row.
  • rows where only the sub-pixel Xr for forming the right image is powerful (X R, G, B), and the sub-pixel forming section XI for forming the left image
  • the sub-pixel forming part Xr for forming the right image is not connected to the same scanning signal line. For this reason, the data signal to be given to the sub-pixel forming part XI for forming the left image and the data signal to be given to the sub-pixel forming part Xr for forming the right image are data signals.
  • FIG. 7 shows the formats of the image signals DV1 (R-Lin, G-Lin, B-Lin) and DV2 (R_Rin, G-Rin, B-Rin) based on the input data in the two-line simultaneous input format.
  • the digital image signal DV as shown in FIG. 12 (F) can be generated by conversion with the signal format converter 100 having such a simple configuration.
  • the DV liquid crystal panel 600 can be appropriately driven by the data driver 300 having the conventional configuration as shown in FIG.
  • the complexity of the circuit configuration caused by the signal format conversion for changing the order of the sub-pixel data in the input data is suppressed, and the circuit burden (design) required for realizing the DV display is suppressed.
  • the amount of work, circuit scale, etc.) can be reduced.
  • the first and second image signals DV1, DV2 are converted into a single digital image signal DV as shown in FIG.
  • the configuration of the input format change 100 can be simplified by thinning out the input data. Specifically, the first image signal R_Lin, G_Lin indicating the input data as shown in FIG.
  • FIG. 13 (A) and the second image signal B—Lin, R—Rin, G—Rin, B—Rin are 1
  • the configuration of the signal format converter 100 can be configured. This can be simpler than the above embodiment.
  • FIG. 13A shows a timing chart of almost two horizontal scanning periods.
  • the signal format converter 100 does not require a FIFO memory, and the first and second input terminal groups Tlr, Tig, Tib, T2r, T2g, and T2b are selected by the selector 104.
  • the first and second selection input terminal groups Al, Bl, CI, Dl, El, and Fl are directly connected.
  • the switching control unit 106 generates a control signal S1 whose value is alternately switched between “0” and “1” every horizontal scanning period, and the selector 104. According to such a configuration, as shown in the truth table shown in FIG.
  • the first image signals R-Lin, G-Lin, B-Lin are output as image signals Rout, Gout, Bout from the output terminal group Yl to ⁇ 3, and in the even-numbered horizontal scanning period, The two image signals R-Rin, G-Rin, and B-Rin are output as image signals Rout, Gout, and Bout from the output terminal groups Y1 to Y3.
  • the image signals Rout, Gout, and Bout output from the signal format converter 100 in the display control circuit 200 in this way are given to the data driver 300 as the digital image signal DV.
  • the data driver 300 is configured as shown in FIG. 11. From the latch circuit 306 in the data driver 300, the latch strobe signal LS shown in FIG. 13 (D), that is, the latch signal LS that becomes active every horizontal scanning period is shown. , DN shown in FIG. 13 (E) is output.
  • the output buffer 312 outputs data signals D1 to DN corresponding to these internal image signals dl to dN. As shown in FIG. 1 and FIG. 4 and FIG.
  • the configuration of the signal format converter for changing the order of the sub-pixel data in the input data is simplified, so that the circuit necessary for realizing the DV display is achieved.
  • the burden on the surface (design work volume, circuit scale, etc.) can be further reduced.
  • the input data Dvl and Dv2 are given in the two-line simultaneous input format as shown in Fig. 6 (A).
  • DV display mapping input format two-line alternate input format
  • the signal format conversion 100 is substantially unnecessary, and the DV liquid crystal in the above embodiment is simply adjusted by adjusting the period and timing of the latch strobe signal LS etc. given to the data driver 300.
  • the panel (Figs. 1 to 4) can be driven appropriately to achieve DV display.
  • the FIFO memory has a configuration using a RAM as shown in FIG. 8, and has two synchronous shift levels as shown in FIG. A configuration using the registers 131 and 132 may also be used.
  • each of the first and second shift registers 131 and 132 constituting the storage unit 130 has a number of stages corresponding to one display line.
  • clock control is performed.
  • Unit 134 and output control unit 136 are provided.
  • the clock signals CK1 and CK2 respectively supplied to the first and second shift registers 131 and 132 are independently controlled by the clock control unit 134 and output from the first and second shift registers 131 and 132.
  • the output control unit 136 By independently controlling the output by the output control unit 136, the FIFO memory having the configuration shown in FIG. 15 can be operated in the same manner as the FIFO memory in the above embodiment.
  • the liquid crystal display device has been described as an example.
  • the present invention is not limited to this and can be applied to a matrix type display device other than the liquid crystal display device. It is.
  • the signal format change 100 is built in the display control circuit 200 (FIG. 1).
  • the signal format change 100 may be separated from the display control circuit 200, or a data driver may be used.
  • the signal format conversion 100 may be incorporated in the 300, and the two digital image signals DV1 and DV2 representing the image signal to be displayed may be supplied to the data driver 300.
  • the present invention is applied to a matrix type display device such as an active matrix type liquid crystal display device, and is particularly suitable for a matrix type dual view display device.

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

　本発明は、デュアルビュー表示装置において、入力データにおける副画素データの順序を入れ替えるための信号形式変換に起因する回路構成の複雑化を抑えることを目的とする。 　液晶パネルにおいてマトリクス状に配置された複数の副画素形成部では、左画像を形成するための副画素Ｘｌのみからなる行と、右画像を形成するための副画素Ｘｒのみからなる行とが交互に配置されている（Ｘ＝Ｒ，Ｇ，Ｂ）。２系統同時入力形式の入力データに基づく２系統の画像信号を、セレクタを用いた構成または先入れ先出しメモリとセレクタを用いた構成により、上記画素配置に応じた１系統の画像信号に変換して、上記液晶パネルを駆動するためのデータドライバに与える。 　本発明は、マトリクス型のデュアルビュー表示装置に適している。                                                                                 

Description

表示装置、 表示パネルおよびその表示方法
技術分野
[0001] 本発明は、少なくとも 2つの視点に対して異なる画像を表示するための表示装置に 関するものであり、例えば、 1人の使用者に対し両眼視差を生じさせて立体的な表示 を行う液晶表示装置や、 2人の使用者に異なる画像を表示する液晶表示装置に関す る。
背景技術
[0002] 近年、使用者に両眼視差を生じさせて立体的な表示を行う液晶表示装置が提供さ れている。この液晶表示装置では、液晶パネルに視差バリアを設けることによって、 左右の目に相当する 2つの視点に対して異なる画像を表示する構成となっている。こ れと同様の原理により、 2人の使用者に対して異なる画像を表示する液晶表示装置（ 以下「デュアルビュー液晶表示装置」または「DV液晶表示装置」 t 、う）を実現するこ とができる（例えば日本の特開 2004— 206089号公報 (これは米国特許出願公開第 20004Z0119896号に対応し、この内容は引用することによってこの中に含まれる )参照)。この DV液晶表示装置では、右側から見える表示画像と左側から見える表 示画像とを異ならせることができる。したがって、この DV液晶表示装置を例えば車に 搭載して運転者と助手席の搭乗者とに異なる画像を表示したり、銀行等の窓口に設 置して客と係員とに異なる画像を表示したりすることが可能となる。
[0003] 以下、このような DV液晶表示装置の原理につき図面を参照して説明する。図 16 ( A)は、 DV液晶表示装置において表示すべき画像の画素を形成する画素形成部の 配置 (以下「画素配置」 、う）を模式的に示す平面図であり、図 16 (B)および図 16 ( C)は、その画素配置に基づくデュアルビュー表示のための構成を模式的に示す平 面図および断面図である（図 16 (C)は、図 16 (B)の Y—Y線における断面図である）
[0004] 一般に、カラー画像を表示する液晶表示装置では、表示すべき画像を構成する各 画素は、 R (赤）の副画素と G (緑)の副画素と B (青）の副画素からなり、これに対応し て、各画素に対し、 R (赤）の画素形成部（「R副画素」ともいう）と、 G (緑)の画素形成 部（「G副画素」とも 、う）と、 B (青)の画素形成部（「B副画素」とも 、う）とが設けられて いる。図 16 (A)に示すように、 DV液晶表示装置では、マトリクス状に配置された多数 の画素形成部力 なる画素アレイは、 R副画素が並ぶ列、 G副画素が並ぶ列、およ び B副画素が並ぶ列を有しており、 1列おきに配置された R副画素と B副画素と G副 画素とからなる 3つの副画素によって、表示すべき画像 (DV液晶表示装置では表示 すべき画像は 2つあり、そのうちの一方の画像）における 1つの画素が形成される。
[0005] この DV液晶表示装置では、視差バリア 84bが図 16 (B)および図 16 (C)に示すよう に配置されることにより、各副画素 90から出射される光が選択的に遮断され、各副画 素 90から出射される光のうち当該 DV液晶表示装置から出ていく光は、視差バリア層 に形成されたスリット 84sを通過する光だけである。すなわち、図 16 (C)において Θ b および Θ gで示されるような範囲にのみ光が出射される。その結果、図 16 (C)におい て、当該 DV液晶表示装置の表示面前方における左側 DLに位置する使用者には、 図に示した 4個の副画素のうち左から 3つ目の B副画素が見える力 左から 2番目の G副画素は見えない。これに対し、当該 DV液晶表示装置の表示面前方における右 側 DRに位置する使用者には、図に示した 4個の副画素のうち左から 2つ目の G副画 素が見える力 左から 3番目の B副画素は見えない。したがって、 DV液晶表示装置 においてマトリクス状に配置された副画素のうち、 1列おきに選ばれた副画素からなる 第 1の副画素群は、上記左側 DLに位置する使用者 (視点）に対して表示する画像を 形成し、当該第 1の副画素群以外の副画素からなる第 2の画素群 (これも 1列おきに 選ばれた副画素力 なる）は、上記右側 DRに位置する使用者 (視点）に対して表示 する画像を形成する。すなわち、 DV液晶表示装置では、左側 DLから見たときの表 示画像と右側 DR力も見たときに表示画像とが異なる。
特許文献 1 :日本の特開 2004— 206089号公報
特許文献 2 :日本の特開 2005— 258016号公報
発明の開示
発明が解決しょうとする課題
[0006] 上記のような DV液晶表示装置では、少なくとも 2つの異なる視点に対して異なる画 像が表示されるので、表示画面前方の複数の使用者に同一の画像を表示する通常 の表示装置（以下、これを DV表示装置と区別するために「SV表示装置」と呼ぶ）とは 異なる形式で、表示すべき画像を表すデータ (信号)が入力される必要がある。
[0007] また、 DV液晶表示装置等のデュアルビュー表示装置（以下「DV表示装置」と略記 する）では、視点の配置可能な 2つの領域に対してそれぞれ表示すべき 2つの画像、 典型的には、表示画面に向力つて左から見たときに表示される画像である左画像と、 右から見たときに表示される画像である右画像とを表す入力データは、通常、図 6 (A )に示すような形式で与えられる。図 6 (A)に示す入力形式は、左画像データ DaLと 右画像データ DaRとが 2系統のデジタル画像信号として同時に入力される形式であ る（以下、これを「DV2系統同時入力形式」または単に「2系統同時入力形式」という） 。なお図 6 (A)において、左画像を形成する X行目 y列目の R副画素、 G副画素、 B副 画素の画素値 (以下「副画素データ」とも 、う）をそれぞれ記号" xRy— L", "xGy_L ", "xBy— L"で示し、右画像を形成する x行目 y列目の R副画素、 G副画素、 B副画 素の画素値をそれぞれ記号" xRy— R", "xGy_R", "xBy— R"で示す（x= l〜m 、 y= l〜n)。
[0008] 一方、上述のように、 DV液晶表示装置（の液晶パネル）においてマトリクス状に配 置された副画素（画素アレイ）のうち、 1列おきに選ばれた副画素力もなる第 1の副画 素群は、上記左側 DLに位置する使用者 (視点）に対して表示する画像を形成し、当 該第 1の副画素群以外の副画素からなる第 2の画素群 (これも 1列おきに選ばれた副 画素からなる）は、上記右側 DRに位置する使用者 (視点）に対して表示する画像を 形成する。したがって、各水平走査期間（1ライン表示期間）において DV液晶表示装 置のデータ信号線駆動回路は、副画素データ xRl— L, xGl_R, xBl— L, xRl 一 R, xGl— L, xBl一 R, xR2_L, xG2_R, xB2_L, xR2_R, xG2_L, xB2 — R,…… , xRn— R, xGn— L, xBn— Rに相当するデータ信号 Dl, D2, · ··, DN を出力する必要があり（x= l〜m、 N = 3 X 2n)、従来構成のデータ信号線駆動回路 を使用する場合、左画像および右画像を表す画像信号がこの出力に対応した順序 で画素単位のシリアル信号としてデータ信号線駆動回路に供給されなければならな い。 [0009] このように DV液晶表示装置に入力される画像データにおける副画素データの順序 とデータ信号線駆動回路に供給すべき画像信号における副画素データの順序とは 異なる。したがって、 DV液晶表示装置では、入力データにおける副画素データの順 序を入れ替えること、すなわち入力データを示す画像信号の形式を液晶パネルにお ける副画素配置に応じた信号形式に変換する必要がある。このような信号形式の変 換は、 DV液晶表示装置における回路構成の複雑ィ匕を招き、回路面での負担 (設計 作業量、回路規模等)を増大させる。
[0010] DV液晶表示装置における入力データの形式として、上記の 2系統同時入力形式 の他に、図 6 (B)に示す入力形式も考えられる。図 6 (B)に示す入力形式は、左画像 データ DaLと右画像データ DaRとを水平方向（表示ライン方向）に並べた形式の画 像データである結合画像データを示す 1系統の信号として入力される形式、すなわち 、左画像の 1行分のデータと右画像の 1行分のデータとが交互に入力される形式 (以 下「DV表示マッピング入力形式」または「2系統交互入力形式」 t 、う）である。しかし 、この 2系統交互入力形式の場合においても、入力データを示す画像信号の形式を 液晶パネルにおける副画素配置の構成に応じた信号形式に変換することが必要で あり、 DV液晶表示装置における回路構成の複雑化や、回路面での負担 (設計作業 量、回路規模等)の増大という問題は解消されない。
[0011] そこで本発明は、入力データにおける副画素データの順序を入れ替えるための信 号形式変換に起因する回路構成の複雑ィ匕を抑制できるマトリクス型の DV表示装置 を提供することを目的とする。
課題を解決するための手段
[0012] 本発明の第 1の局面は、マトリクス型の表示装置であって、
列方向に延びる複数のデータ信号線と、
前記複数のデータ信号線と交差し行方向に延びる複数の走査信号線と、 前記複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応し てマトリクス状に配置され、それぞれが、対応する交差点を通過する走査信号線およ びデータ信号線に接続された複数の副画素形成部と、
前記複数の副画素形成部によって形成すべき画像を表す複数のデータ信号を生 成し前記複数のデータ信号線に印加するデータ信号線駆動回路と、 前記複数の走査信号線を選択的に駆動するための複数の走査信号を生成し前記 複数の走査信号線に印加する走査信号線駆動回路と、
視点の配置可能な第 1の所定領域に対して表示される第 1の画像と視点の配置可 能な第 2の所定領域に対して表示される第 2の画像とが異なるように、前記複数の副 画素形成部によって形成される画像につき視差を生じさせるための視差生成部とを 備え、
前記複数の副画素形成部は、前記第 1の画像を形成するための第 1の副画素形成 部群と前記第 2の画像を形成するための第 2の副画素形成部群とからなり、
前記複数の副画素形成部力 なるマトリクスは、前記第 1の副画素形成部群に含ま れる副画素形成部のみ力 なる第 1タイプの行と前記第 2の副画素形成部群に含ま れる副画素形成部のみからなる第 2タイプの行とによって構成されることを特徴とする
[0013] 本発明の第 2の局面は、本発明の第 1の局面において、
前記視差生成部は、前記第 1の副画素形成群によって形成される画像の表示が前 記第 1の所定領域に対して許容されると共に前記第 2の所定領域に対して抑制され 、かつ前記第 2の副画素形成群によって形成される画像の表示が前記第 1の所定領 域に対して抑制されると共に前記第 2の所定領域に対して許容されるように、前記複 数の副画素形成部力ゝら出射されるべき光を選択的に遮断するための視差バリアを含 み、
前記視差バリアと各副画素形成部とは、前記第 1タイプの行を構成する副画素形成 部と前記視差バリアとの相対的位置関係と前記第 2タイプの行を構成する副画素形 成部と前記視差バリアとの相対的位置関係とが互いに逆になるように配置されている ことを特徴とする。
[0014] 本発明の第 3の局面は、本発明の第 1の局面において、
前記第 1および第 2の画像の各画素は、行方向に隣接する所定数の副画素形成部 によって形成されることを特徴とする。
[0015] 本発明の第 4の局面は、本発明の第 1の局面において、 前記第 1の画像を表す第 1の画像信号と前記第 2の画像を表す第 2の画像信号と 力もなる 2系統の画像信号を受け取り、当該第 1および第 2の画像信号を 1系統の画 像信号として出力する信号形式変換器を更に備え、
前記信号形式変換器は、
前記第 1の画像信号を画素単位のシリアル信号として受け取るための第 1の主入 力端子群と、
前記第 2の画像信号を画素単位のシリアル信号として受け取るための第 2の主入 力端子群と、
前記第 1の主入力端子群を介して入力される前記第 1の画像信号を受け取るため の第 1の選択入力端子群と、前記第 2の主入力端子群を介して入力される前記第 2 の画像信号を受け取るための第 2の選択入力端子群と、前記第 1および第 2の選択 入力端子群を介して入力される前記第 1および第 2の画像信号から選択された画像 信号を画素単位のシリアル信号として出力するための出力端子群とを有する接続切 替回路と、
前記第 1または第 2の選択入力端子群を介して 1表示ライン分の前記第 1または 第 2の画像信号が前記接続切替回路に入力される毎に、前記出力端子群から出力 すべき画像信号が、前記第 1の選択入力端子群を介して入力される前記第 1の画像 信号と前記第 2の選択入力端子群を介して入力される前記第 2の画像信号との間で 交互に切り替わるように、前記接続切替回路を制御する切替制御部とを含み、 前記データ信号線駆動回路は、前記信号形式変換器から出力される前記 1系統の 画像信号に基づき前記複数のデータ信号を生成することを特徴とする。
本発明の第 5の局面は、本発明の第 4の局面において、
前記信号形式変換器は、
前記第 1の主入力端子群に入力端が接続されると共に前記第 1の選択入力端子 群に出力端が接続され、前記第 1の主入力端子群を介して入力される前記第 1の画 像信号を一時的に保持し先入れ先出し方式で出力する第 1のラインメモリと、
前記第 2の主入力端子群に入力端が接続されると共に前記第 2の選択入力端子 群に出力端が接続され、前記第 2の主入力端子群を介して入力される前記第 2の画 像信号を一時的に保持し先入れ先出し方式で出力する第 2のラインメモリとを更に含 み、
前記第 1のラインメモリは、前記第 1のラインメモリに保持されている 1表示ライン分 の前記第 1の画像信号を、後続の 1表示ライン分の前記第 1の画像信号が入力され る期間の前半に出力し、
前記第 2のラインメモリは、前記第 2のラインメモリに保持されて 、る 1表示ライン分 の前記第 2の画像信号を、後続の 1表示ライン分の前記第 2の画像信号が入力され る期間の後半に出力することを特徴とする。
[0017] 本発明の第 6の局面は、マトリクス型の表示パネルであって、
列方向に延びる複数のデータ信号線と、
前記複数のデータ信号線と交差し行方向に延びる複数の走査信号線と、 前記複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応し てマトリクス状に配置され、それぞれが、対応する交差点を通過する走査信号線およ びデータ信号線に接続された複数の副画素形成部と、
視点の配置可能な第 1の所定領域に対して表示される第 1の画像と視点の配置可 能な第 2の所定領域に対して表示される第 2の画像とが異なるように、前記複数の副 画素形成部によって形成される画像につき視差を生じさせるための視差生成部とを 備え、
前記複数の副画素形成部は、前記第 1の画像を形成するための第 1の副画素形成 部群と前記第 2の画像を形成するための第 2の副画素形成部群とからなり、
前記複数の副画素形成部力 なるマトリクスは、前記第 1の副画素形成部群に含ま れる副画素形成部のみ力 なる第 1タイプの行と前記第 2の副画素形成部群に含ま れる副画素形成部のみ力もなる第 2タイプの行とによって構成されることを特徴とする
[0018] 本発明の第 7の局面は、本発明の第 6の局面において、
前記視差生成部は、前記第 1の副画素形成群によって形成される画像の表示が前 記第 1の所定領域に対して許容されると共に前記第 2の所定領域に対して抑制され 、かつ前記第 2の副画素形成群によって形成される画像の表示が前記第 1の所定領 域に対して抑制されると共に前記第 2の所定領域に対して許容されるように、前記複 数の副画素形成部力ゝら出射されるべき光を選択的に遮断するための視差バリアを含 み、
前記視差バリアと各副画素形成部とは、前記第 1タイプの行を構成する副画素形成 部と前記視差バリアとの相対的位置関係と前記第 2タイプの行を構成する副画素形 成部と前記視差バリアとの相対的位置関係とが互いに逆になるように配置されている ことを特徴とする。
[0019] 本発明の第 8の局面は、本発明の第 6の局面において、
前記第 1および第 2の画像の各画素は、行方向に隣接する所定数の副画素形成部 によって形成されることを特徴とする。
[0020] 本発明の第 9の局面は、マトリクス型の表示パネルを用いた表示方法であって、 視点の配置可能な第 1の所定領域に対して表示されるべき第 1の画像を表す第 1 の画像信号と視点の配置可能な第 2の所定領域に対して表示されるべき第 2の画像 を表す第 2の画像信号とを同時に受け取る画像入力ステップと、
前記第 1および第 2の画像信号からなる 2系統の画像信号を 1系統の画像信号に 変換し出力する信号形式変換ステップと、
前記 1系統の画像信号に基づき前記表示パネルを駆動する駆動ステップとを備え 前記表示パネルは、
列方向に延びる複数のデータ信号線と、
前記複数のデータ信号線と交差し行方向に延びる複数の走査信号線と、 前記複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応し てマトリクス状に配置され、それぞれが、対応する交差点を通過する走査信号線およ びデータ信号線に接続された複数の副画素形成部と、
前記第 1の画像と前記第 2の画像とが異なるように、前記複数の副画素形成部に よって形成される画像につき視差を生じさせる視差生成部とを備え、
前記複数の副画素形成部は、前記第 1の画像を形成するための第 1の副画素形成 部群と前記第 2の画像を形成するための第 2の副画素形成部群とからなり、 前記複数の副画素形成部力 なるマトリクスは、前記第 1の副画素形成部群に含ま れる副画素形成部のみ力 なる第 1タイプの行と前記第 2の副画素形成部群に含ま れる副画素形成部のみ力 なる第 2タイプの行とによって構成され、
前記駆動ステップは、
前記複数の副画素形成部によって形成すべき画像を表す複数のデータ信号を 前記 1系統の画像信号に基づいて生成し前記複数のデータ信号線に印加するステ ップと、
前記複数の走査信号線を選択的に駆動するための複数の走査信号を生成し前 記複数の走査信号線に印加するステップとを含み、
前記信号形式変換ステップでは、前記 1系統の画像信号として出力すべき信号が 、前記第 1の画像信号と前記第 2の画像信号との間で交互に前記マトリクスの 1行の 表示期間毎に切り替わることを特徴とする。
発明の効果
本発明の第 1または第 6の局面によれば、第 1および第 2の画像を形成するための 複数の副画素形成部力 なるマトリクス (画素アレイ）における各行は、第 1の画像を 形成するための副画素形成部のみからなるか、または、第 2の画像を形成するための 副画素形成部のみ力もなる。したがって、第 1の画像を形成するための副画素形成 部と第 2の画像を形成するための副画素形成部とが同一の走査信号線に接続される ことはない。このため、第 1の画像を形成するための副画素形成部に与えるべきデー タ信号と第 2の画像を形成するための副画素形成部に与えるべきデータ信号とをデ ータ信号線駆動回路から同時に出力する必要はない。その結果、デュアルビュー表 示 (DV表示）のために外部から与えられる 2系統同時入力形式の入力データを示す 画像信号、すなわち上記第 1および第 2の画像を表す 2系統の画像信号を簡単な構 成で 1系統の画像信号に変換することができ、データ信号線駆動回路は、特別な構 成を必要とすることなく（従来と同様の構成で)、その 1系統の画像信号に基づき各デ ータ信号線に印加すべきデータ信号を生成することができる。また、 2系統交互入力 形式の場合には、実質的な信号形式の変換をせずに、従来構成のデータ信号線駆 動回路でデータ信号線を駆動することができる。このようにして、入力データにおける 副画素データの順序を入れ替えるための信号形式変換に起因する回路構成の複雑 化が抑制されるので、 DV表示の実現に必要な回路面での負担 (設計作業量、回路 規模等)を低減することができる。
[0022] 本発明の第 2または第 7の局面によれば、視差バリアと各副画素形成部とは、第 1タ イブの行を構成する副画素形成部と視差バリアとの相対的位置関係と第 2タイプの行 を構成する副画素形成部と視差バリアとの相対的位置関係とが互いに逆になるよう に配置されている。この配置によって、第 1タイプの行を構成する副画素形成部によ つて形成される画像は、第 1の所定領域に対して表示されると共に第 2の所定領域に 対する表示を抑制され、かつ、第 2タイプの行を構成する副画素形成部によって形成 される画像は、第 2の所定領域に対して表示されると共に第 1の所定領域に対する表 示を抑制される。このような第 1および第 2タイプの行によって画素アレイが構成され ることで、入力データにおける副画素データの順序を入れ替えるための信号形式変 換に起因する回路構成の複雑ィ匕が抑制される。
[0023] 本発明の第 3または第 8の局面によれば、第 1および第 2の画像の各画素が、行方 向に隣接する所定数の副画素形成部によって形成されることから、入力データにお ける副画素データの順序入れ替えに起因する回路構成の複雑ィ匕を抑制しつつ、カラ 一の DV表示を実現することができる。
[0024] 本発明の第 4の局面によれば、信号形式変換器の接続切替回路において、 1表示 ライン分の第 1または第 2の画像信号が当該接続切替回路に入力される毎に、出力 端子群から出力すべき画像信号が第 1の画像信号と第 2の画像信号との間で交互に 切り替わることで、データ信号線駆動回路に与えるべき 1系統の画像信号が生成され る。このようにして、簡単な構成で DV表示の実現のための副画素データの順序入れ 替えを行うことができる。
[0025] 本発明の第 5の局面によれば、第 1のラインメモリに保持されている 1表示ライン分 の第 1の画像信号が、後続の 1表示ライン分の第 1の画像信号が入力される期間の 前半に出力され、第 2のラインメモリに保持されている 1表示ライン分の第 2の画像信 号が、後続の 1表示ライン分の第 2の画像信号が入力される期間の後半に出力され る。これにより、 2系統同時入力形式の入力データを示す第 1および第 2の画像信号 が与えられる場合において、いずれの副画素データも間引くことなぐかつ、簡単な 構成で、データ信号線駆動回路に与えるべき 1系統の画像信号を得ることができる。 図面の簡単な説明
[図 1]本発明の一実施形態に係る液晶表示装置の構成を示すブロック図である。
[図 2]上記実施形態に係る液晶表示装置における 1つの副画素形成部の等価回路を 示す回路図である。
[図 3]上記実施形態に係る液晶表示装置における液晶パネルの構造を説明するため の断面図である。
[図 4]上記実施形態に係る液晶表示装置においてデュアルビュー表示を実現するた めの構成を模式的に示す平面図である。
[図 5]上記実施形態に係る液晶表示装置においてデュアルビュー表示を実現するた めの構成を模式的に示す部分平面図 (A)ならびに第 1の断面図（B)および第 2の断 面図（C)である。
[図 6]上記実施形態における信号形式変換器に与えられる 2系統のデジタル画像信 号の表す入力データのフォーマットを示す図（A, B)である。
[図 7]上記実施形態における信号形式変換器の構成を示すブロック図である。
[図 8]上記実施形態における FIFOメモリの構成例を示すブロック図である。
[図 9]上記 FIFOメモリの動作を説明するためのタイミングチャートである。
[図 10]上記実施形態における信号形式変換器を構成するセレクタの動作を示す真 理値表を示す図である。
[図 11]上記実施形態におけるデータドライバの構成を示すブロック図である。
[図 12]上記実施形態に係る液晶表示装置の動作を説明するためのタイミングチヤ一 ト（A〜H)である。
[図 13]上記実施形態の主たる変形例に係る液晶表示装置の動作を説明するための タイミングチャート（A〜E)である。
[図 14]上記主たる変形例における信号形式変換器の構成を示すブロック図である。
[図 15]上記実施形態における信号形式変換器を構成する FIFOメモリの他の構成例 を示すブロック図である。 [図 16]従来のデュアルビュー液晶表示装置の画素配置を模式的に示す平面図 (A) 、部分平面図 (B)、断面図 (C)である。
符号の説明
10 …薄膜トランジスタ（TFT)
54 …視差バリア層
54b …視差バリア
54s …スリット
56 〜CF基板
58 …カラーフィルタ
59 …対向電極（共通電極）
60 …揿 tffi層
62 …画素電極
66 〜TFT基板
70 …副画素
100 …信号形式変換器
102Rト -102B1 · · -FIFOメモリ（第 1のラインメモリ）
102Rr- -102Br · · -FIFOメモリ（第 2のラインメモリ）
104 …セレクタ
106 …切替制御部
Figure imgf000014_0001
121 …第 1メモリ
122 …第 2メモリ
124 …書込制御部
126 …読出制御部
200 …表示制御回路
300 …データドライバ (データ信号線駆動回路)
400 …ゲートドライバ（走査信号線駆動回路）
600 …液晶パネル Ps (i, j) …副画素形成部（i= l〜M、 j = l〜N)
Pix …画素形成部
Rl, Gl, Bl …（左画像を形成するための）副画素
Rr, Gr, Br …（右画像を形成するための）副画素
Tlr, Tig, Tib …第 1の入力端子群
T2r, T2g, T2b …第 2の入力端子群
Al, Bl, C1 …第 1の選択入力端子群
Dl, El, F1 …第 2の選択入力端子群
Yl, Y2, Y3 …出力端子群
Gi …走査信号 (i= l〜M)
Dj …データ信号 (j = l〜N)
DaL …左画像データ
DaR …右画像データ
DV1 · · '左画像の信号 (第 1の画像信号）
DV2 · · '右画像の信号 (第 1の画像信号）
DV · ··デジタル画像信号 (信号形式変換器の出力信号)
S1 …制御信号
R_Lin 〜 B_Lin …第 1の画像信号 (入力画像信号）
R_Rin 〜 B_Rin …第 2の画像信号 (入力画像信号）
発明を実施するための最良の形態
以下、本発明の実施形態につき添付図面を参照して説明する。
< 1.全体の構成および概略動作 >
図 1は、本発明における一実施形態に係る液晶表示装置の構成を示すブロック図 である。この液晶表示装置は、視点の配置可能な 2つの領域に対して互いに異なる 画像を表示することができる表示装置、すなわち、表示画面に向かって左または右 へ傾いた所定の角度力 見たときにそれぞれ異なる画像を表示することができる DV (デュアルビュー)液晶表示装置であって、表示制御回路 200と、データ信号線駆動 回路としてのデータドライバ 300と、走査信号線駆動回路としてのゲートドライバ 400 と、アクティブマトリクス型の液晶パネル 600とを備えている。以下では、表示画面に 向かって左力 見たときに表示される画像を「左画像」といい、右力 見たときに表示 される画像を「右画像」 t ヽぅ。
[0029] この液晶表示装置における表示部としての液晶パネル 600は、外部の所定の映像 ソース (CPUなど)から、左画像を表示するための画像データ Dvlと、右画像を表示 するための画像データ Dv2と、動作のタイミングを制御するための制御信号 TSとを 受け取る。なお、この左画像および右画像を液晶パネル 600に表示するための元の 画像は、液晶パネル 600の表示行における奇数行または偶数行のみに表示されるこ とにより正しく表示されるよう、垂直方向（表示列方向）に（半分に)圧縮変形されてい るものとする。例えば、表示画面が 640列 960行で構成される場合、左画像および右 画像を表示するための元画像は 640列 480行で構成される。
[0030] この液晶パネル 600は、上記画像データ Dvl, Dv2の表す画像における水平走査 線数 M ( = 2m)に等 、本数の走査信号線 Lgと、それら M本（2m本)の走査信号線 Lgのそれぞれと交差する N本（3n本)のデータ信号線 Lsと、それら M本の走査信号 線 Lgと N本のデータ信号線 Lsとの交差点にそれぞれ対応して設けられた M X N個（ 2m X 3n個）の副画素形成部 Ps (l, l)〜Ps (M, N)とを含む。また、この液晶パネ ル 600は、各副画素形成部 Ps (l, l)〜Ps (M, N)に含まれる画素電極に共通的に 設けられかつ液晶層を挟んで各画素電極と対向するように配置された共通電極を備 えている。
[0031] 液晶パネル 600における M X N個の副画素形成部 Ps (l, l)〜Ps (M, N)は、図 1 に示すように、走査信号線 Lgの延びる方向すなわち行方向に隣接する R副画素と G 副画素と B副画素の 3つの副画素形成部を単位としてマトリクス状に配置されており、 当該 3つの副画素形成部により、この液晶パネル 600によって表示すべきカラー画 像の各画素、すなわち上記画像データ Dvlの表す左画像および上記画像データ D v2の表す右画像の各画素を形成する（以下、表示すべき画像の 1画素に対応する 3 つの副画素形成部を「画素形成部」といい、符号 "Pix"で示す)。なお、図 1において
、各副画素形成部 Ps (i, j)に付されている" R""G""B"の各符号は、当該副画素形 成部 Ps (i, j)により表示される色が「赤」「緑」「青」のいずれであるかを示す。 [0032] 表示制御回路 200は、外部から上記画像データ Dvl, Dv2とタイミング制御信号 T Sとを受け取り、上記画像データ Dvl, Dv2に相当する画像信号を画素単位でデジ タル画像信号 DVとして出力すると共に、液晶パネル 600に画像を表示するタイミン グを制御するためのデータ用スタートパルス信号 DSP、データ用クロック信号 DCK、 ラッチストローブ信号 LS、ゲート用スタートパルス信号 GSP、およびゲート用クロック 信号 GCKとを含む各種信号を出力する。この表示制御回路 200は、後述の図 7に示 す信号形式変 100を備えており、外部カゝら送られる上記画像データ Dvl, Dv2 を示す 2系統の画素単位のシリアル信号力 この信号形式変換器 100によって 1系 統の上記デジタル画像信号 DVに変換されて出力される。
[0033] このようにして、表示制御回路 200によって生成される信号のうち、デジタル画像信 号 DV、データ用スタートパルス信号 DSP、データ用クロック信号 DCK、およびラッチ ストローブ信号 LSはデータドライバ 300に与えられ、ゲート用スタートパルス信号 GS P、ゲート用クロック信号 GCKはゲートドライバ 400に与えられる。また、表示制御回 路 200は、上記クロック信号等に基づき、液晶パネル 600の交流化駆動のための極 性切替制御信号を生成し、これをデータドライバ 300および図示されな 、共通電極 駆動回路に供給する。なお、この極性切替制御信号とそれに基づく交流化駆動は、 本発明に直接的には関係しないので、以下ではそれらの説明を省略する。
[0034] データドライバ 300は、デジタル画像信号 DV、データ用クロック信号 DCK、データ 用スタートパルス信号 DSP、およびラッチストローブ信号 LS等に基づき、液晶パネル 600を駆動するためのアナログ電圧をデータ信号 Dl, D2, · ··, DNとして生成し、こ れらを液晶パネル 600における N本（3n本）のデータ信号線 Lsにそれぞれ印加する
[0035] ゲートドライノく 400は、ゲート用クロック信号 GCKおよびゲート用スタートパルス信 号 GSPに基づき、液晶パネル 600における走査信号線を 1水平走査期間ずつ順に 選択するために各走査信号線に印加すべき走査信号 Gl, G2, G3, · ··, GMを生成 し、全走査信号線のそれぞれを順に選択するためのアクティブな走査信号の各走査 信号線への印加を 1垂直走査期間を周期として繰り返す。なお、液晶パネル 600で の画像表示における水平走査期間は、上記画像データ Dvl, Dv2を示す 2系統の 画像信号における水平走査期間とは必ずしも一致しない (後述の図 12参照)。
[0036] 上記のようにして液晶パネル 600では、デジタル画像信号 DVに基づくデータ信号 D 1〜DNがデータ信号線 Lsに印加され、走査信号 G 1〜GMが走査信号線 Lgに印 カロされる。また、共通電極には、共通電極駆動回路 (不図示）によって共通電圧信号 が印加される。これにより、液晶ノネル 600は、その液晶層にデジタル画像信号 DV に応じた電圧を印加されることで光の透過率を変化させ、外部の映像ソース力 受け 取った画像データ Dvl, Dv2の表す左画像および右画像を表示する。これらの画像 は表示画面を見る角度に応じて一方がはっきりと明るく見え、他方が暗く見えまたは 全く見えなくなる。次に、このように異なる視点（2人の使用者）に対して異なる画像を 表示する液晶パネル 600の詳細について説明する。
[0037] < 2.液晶パネル >
液晶パネル 600は、データドライバ 300に接続される N本（3n本）のデータ信号線 L sと、ゲートドライバ 400に接続される M本（2m本)の走査信号線 Lgとを備え、当該 N 本のデータ信号線 Lsと当該 M本の走査信号線 Lgとは、各データ信号線 Lsと各走査 信号線 Lgとが交差するように格子状に配設されている。そして、当該 N本のデータ信 号線 Lsと当該 M本の走査信号線 Lgとの交差点に対応して M X N個の副画素形成 部 Ps (l, l)〜Ps (M, N)がそれぞれ設けられている。
[0038] 既述のように、液晶パネル 600によって表示すべきカラー画像の各画素、すなわち 上記画像データ Dvl, Dv2の表す左画像および右画像の各画素は、行方向に隣接 する R副画素と G副画素と B副画素の 3つの副画素形成部からなる画素形成部 Pixに よって形成され、液晶パネル 600における M X N個の副画素形成部 Ps (l, l)〜Ps ( M, N)は、これら 3つの副画素形成部を単位としてマトリクス状に配置されている（図 1参照）。図 2は、このような液晶パネル 600における 1つの副画素形成部 Ps (i, の 等価回路を示す回路図である（i= l, 2, · ··, M ;j = l, 2, · ··, N)。
[0039] 各副画素形成部 Ps (i, j)は、図 2に示すように、対応する交差点を通過するデータ 信号線 Lsにソース端子が接続されるとともに、対応する交差点を通過する走査信号 線 Lgにゲート端子が接続された薄膜トランジスタ (Thin Film Transistor) (以下「TFT 」と略記する） 10と、その TFT10のドレイン端子に接続された画素電極 Epと、上記 M X N個の副画素形成部 Ps (l, l)〜Ps (M, N)に共通的に設けられた共通電極（「対 向電極」ともいう） Ecと、上記 M X N個の副画素形成部 Ps (l, l)〜Ps (M, N)に共 通的に設けられ画素電極 Epと共通電極 Ecとの間に挟持された液晶層とカゝらなる。な お、上記信号線、 TFT、およびそれに接続された画素電極 Epが形成される基板を T FT基板と ヽ、上記共通電極 Ecおよびカラーフィルタや各種光学補償フィルム (偏 光板等）が形成または配置される基板を CF基板という。そして、画素電極 Epと共通 電極 Ecとそれらの間に挟持された液晶層とにより形成される液晶容量 Clcが、副画 素データに相当する電圧を保持するための画素容量を構成する。なお、通常、画素 容量に確実に電圧を保持すベぐ液晶容量 Clcに並列に補助容量が設けられるが、 補助容量は本発明には直接に関係しないのでその説明および図示を省略する。
[0040] 上記構成からわかるように、いずれかの走査信号線 Lgに印加される走査信号 Giが アクティブになると、その走査信号線 Lgが選択されて、その走査信号線 Lgに接続さ れる（各副画素形成部 Ps (i, j)の) TFT10が導通状態となり、その TFT10に接続さ れる画素電極 Epには、データ信号 Djがデータ信号線 Lsを介して印加される (j = 1〜 N)。これにより、その印加されたデータ信号 Djの電圧（共通電極 Ecの電位を基準と する電圧）力 その画素電極 Epを含む副画素形成部 Ps (i, j)に副画素データとして 書き込まれる。
[0041] 図 3は、上記のような液晶パネル 600の構造を模式的に示す断面図である。液晶パ ネル 600は、 1対の透明の絶縁性基板である TFT基板 66および CF基板 56と、それ ら TFT基板 66と CF基板 56との間に挟持された液晶層 60とを備え、 TFT基板 66の 後方（図 3における下方）に配置されるバックライトからの光の透過率を上記画像デー タ Dvl, Dv2に応じて変化させることにより、視点（アイポイント）が配置されるべき前 方（図 3における上方）に対して、上記画像データ Dvl, Dv2の表す画像を表示する
[0042] 液晶パネル 600における TFT基板 66および CF基板 56の外面（液晶層 60の配置 される側の反対側の主面）には偏光板 68, 55がそれぞれ貼付されている。 TFT基 板 66の内面 (液晶層 60の配置される側の主面）には、上記のデータ信号線 Lsおよ び走査信号線 Lgと各副画素形成部 Ps (l, l)〜Ps (M, N)の TFT10および画素電 極 Epとを含む TFT回路部 64が形成され、 CF基板 56の内面には、 R副画素、 G副 画素および B副画素の図 1に示す配置に対応するように構成されたカラーフィルタ 58 が形成され、そのカラーフィルタ 58を覆うように透明の共通電極 59が形成されている 。これに加えて本実施形態では、 CF基板 56の外側に透明の視差バリア基板 52が配 置され、この視差バリア基板 52の内面には、視差バリア 54bを含む視差バリア層 54 が遮光性の金属または榭脂等によって形成されている。この視差バリア層 54は、スリ ット 54sを有しており、ノ ックライトから TFT基板 66、液晶層 60および CF基板 56等を 通過して前方に向かう光を選択的に遮断することで、 TFT回路部 64、液晶層 60およ びカラーフィルタ 58等によって実現される上記副画素形成部 Ps (l, l)〜Ps (M, N) により形成される画像に対して視差を生じさせる。すなわち、この視差バリア層 54は、 少なくとも 2つの視点に対して異なる画像が表示されるように、上記副画素形成部 Ps (1, l)〜Ps (M, N)により形成される画像に視差を生じさせる視差生成部として機 能する。
図 4は、本実施形態に係る液晶表示装置において表示すべき画像の画素を形成 する画素形成部の配置（以下「画素配置」 t 、う）を模式的に示す平面図である。図 5 は、本実施形態における上記液晶パネル 600の構成を模式的に示しており、図 5 (A )は、デュアルビュー表示（以下「DV表示」と略記する）のための構成を示す部分平 面図であり、図 5 (B)は、 DV表示のための構成を示す第 1の断面図であって図 5 (A) の XI— XI線における断面図に相当し、図 5 (C)は、 DV表示のための構成を示す第 2の断面図であって図 5 (A)の X2—X2線における断面図に相当する。以下、図 5 (A )、図 5 (B)および図 5 (C)を参照して、本実施形態に係る液晶表示装置において D V表示を実現するための構成および作用を説明する。なお以下では、 TFT回路部 6 4、液晶層 60およびカラーフィルタ 58等によって実現される上記副画素形成部 Ps (1 , l)〜Ps (M, N)のそれぞれを区別せずに言及する場合には、参照符号" 70"で示 すものとし、副画素形成部を単に「副画素」ともいう。また、各副画素 70に付された符 号" Xy" (X=R, G, B ; y=l, r)は、その副画素 70が R副画素、 G副画素、 B副画素 のいずれである力、および、画像データ Dvlの表す左画像と画像データ Dv2の表す 右画像の!/、ずれの画像を形成するための副画素であるかを示して 、る。すなわち、 例えば" Rl"の付された副画素 70は、左画像を形成するための R副画素であり、 "Gr" の付された副画素 70は、右画像を形成するための G副画素である。なお以下では、 符号" Xy"の付された副画素を「副画素 Xy」と呼ぶ。
[0044] 図 4、および図 5 (A)〜図 5 (C)に示すように、マトリクス状に配置された上記副画素 形成部 Ps (l, l)〜Ps (M, N)において、各行を構成する副画素 70は左画像または 右画像のいずれか一方を形成するための副画素のみ力もなる。そして、左画像を形 成するための副画素のみからなる行と、右画像を形成するための副画素のみからな る行とが、交互に配置されている。本実施形態では、説明の便宜上、奇数番目の行 は、左画像を形成するための副画素 70 (副画素 Rl, Gl、 B1)のみからなり、偶数番目 の行は右画像を形成するための副画素 70 (副画素 Rr, Gr、 Br)のみからなるものと する。視差バリア層 54は、スリット 54sが列方向（データ信号線 Lsの延びる方向）に延 び、かつ、副画素 70の 1列毎に 1つのスリット 54sが形成されると共に、右画像を形成 するための副画素 Xrの右側部分および左画像を形成するための副画素 XIの左側部 分力 スリット 54sによって部分的に露出するように構成されている (X=R, G, B)。 すなわち、視差バリア 54bおよび各副画素形成部（各副画素 70)は、左画像を形成 するための副画素 XIと視差バリア 54bとの (行方向の）相対的位置関係と、右画像を 形成するための副画素 Xrと差バリア 54bとの (行方向の）相対的位置関係とが互いに 逆になるように、配置されている。
[0045] 図 5 (B)に示すように、左画像を形成するための副画素 XI (本実施形態では奇数番 目の行を構成する副画素 70)は、左側からは視野角 θ 1の範囲で見えるが右側から は見えない (X=R、 G、 B)。一方、図 5 (C)に示すように、右画像を形成するための 副画素 Xr (本実施形態では偶数番目の行を構成する副画素 70)は、右側からは視 野角 0 rの範囲で見えるが左側からは見えない。したがって、視差バリア層 54を上記 のような構成とし、スリット 54sの幅 wl、視差バリア 54bと副画素 70との間隔 dl、およ び視差バリア 54bの厚みを適切に設定することにより、表示画面に向力つて左側の所 定領域からは、副画素 X1 (X=R、 G、 B)によって形成される左画像のみが見え、表 示画面に向力つて右側の所定領域からは、副画素 Xr (X=R、 G、 B)によって形成さ れる右画像のみが見えるようになる。すなわち、視点の配置可能な第 1の所定領域に 対しては画像データ Dvlの表す左画像のみが表示され、視点の配置可能な第 2の 所定領域に対しては画像データ Dv2の表す右画像のみが表示される。なお、視差バ リア 54bと副画素 70との間隔 dlは、図 3に示すカラーフィルタ 58と視差バリア 54bと の距離に相当する。
[0046] < 3.表示データの入力形式 >
図 6 (A)および図 6 (B)は、外部の映像ソース力もの画像データ Dvl, Dv2を表す 信号として表示制御回路 200内の信号形式変 lOOに与えられる 2系統のデジタ ル画像信号の表す入力データのフォーマットを示している。図 1に示した液晶表示装 置では、図 6 (A)に示すように、左画像データ DaLと右画像データ DaRとが画像デ ータ Dvl, Dv2として同時に表示制御回路 200に供給され、画像データ Dvlの表す 左画像の信号であるデジタル画像信号 DV1 (第 1の画像信号）と画像データ Dv2の 表す右画像の信号であるデジタル画像信号 DV2 (第 2の画像信号)とが同時に信号 形式変換器 100に入力される（既述のようにこの入力形式を「DV2系統同時入力形 式」または「2系統同時入力形式」と 、う）。
[0047] これに対し、図 6 (B)に示すように、左画像データ DaLと右画像データ DaRとを行 方向（水平方向）に並べた形式の結合画像データを想定し、この結合画像データの 表す画像の信号が表示制御回路 200内の信号形式変換器 100に入力されるという 形式も考えられる (既述のようにこの入力形式を「DV表示マッピング入力形式」また は「2系統交互入力形式」という）。この結合画像データは、 m行 3 X 2n列のマトリクス 形式に配列された 2 X 3 X m X n個の副画素データ力 なる画像データであって、各 行の前半は左画像を表す副画素データからなり後半は右画像を表す副画素データ 力 なる（m=MZ2, n=NZ3)。
[0048] <4.信号形式変換器の構成 >
図 7は、本実施形態における信号形式変 lOOの構成を示すブロック図である。 この信号形式変換器 100は、本実施形態に係る液晶表示装置のような DV表示装置 の表示パネルを従来構成のデータ信号線駆動回路 (データドライバ)で駆動できるよ うにするために使用される。本実施形態では図 1に示すように、表示制御回路 200に 内蔵され、データドライバ 300に供給すべき画像信号 DVを画素単位のシリアル信号 として出力する。
[0049] 図 7に示すように、この信号形式変換器 100は、画素単位のシリアル信号として与 えられる 2系統の画像信号を構成する第 1および第 2の画像信号をそれぞれ受け取 るための第 1および第 2の入力端子群を備えている。第 1および第 2の画像信号のそ れぞれは、カラー表示のための 3原色に対応する 3つの色信号、すなわち R (赤)信 号と G (緑)信号と B (青)信号力も構成され、第 1の入力端子群は、第 1の画像信号を 構成する R信号 R— Linと G信号 G— Linと B信号 B— Linをそれぞれ受け取るための 入力端子群 Tlr, Tig, Tib力 なり、第 2の入力端子群は、第 2の画像信号を構成 する R信号 R— Rinと G信号 G— Rinと B信号 B— Rinをそれぞれ受け取るための入力 端子群 T2r, T2g, T2bからなる。この信号形式変 lOOは、これらの入力端子群 Tlr, Tig, Tib, T2r, T2g, T2bに対応する 6個の先入れ先出し方式のメモリ（以 下「FIFOメモリ」と! /、う） 102R1, 102G1, 102B1, 102Rr, 102Gr, 102Brと、接続 切替回路としてのセレクタ 104と、セレクタ 104を制御する切替制御部 106とを備えて いる。これら 6個の FIFOメモリのうち、上記第 1の画像信号を書き込むための 3個の F IFOメモリ 102R1, 102G1, 102B1は第 1のラインメモリを構成し、上記第 2の画像信 号を書き込むための 3個の FIFOメモリ 102Rr, 102Gr, 102Brは第 2のラインメモリ を構成する。ここで、「ラインメモリ」とは、表示すべき画像の 1行（1表示ライン)分の書 込や読出を行えるメモリを 、う。
[0050] 上記第 1および第 2の入力端子群を構成する入力端子群 Tlr, Tig, Tib, T2r,
T2g, T2biま、上記 FIFOメモリ 102R1, 102G1, 102B1, 102Rr, 102Gr, 102Brの 入力端にそれぞれ接続されている。セレクタ 104は、上記 FIFOメモリ 102R1, 102G1 , 102B1, 102Rr, 102Gr, 102Brの出力端にそれぞれ接続された入力端子群 Al , Bl, CI, Dl, El, F1 (以下「選択入力端子群」という）と、この信号形式変換器 10 0の出力端子となるべき 3個の出力端子群 Yl, Y2, Y3とを有している。セレクタ 104 は、切替制御部 106から制御信号 S1を受け取り、この制御信号 S1に基づき、 6個の 選択入力端子群 A1〜F1と 3個の出力端子群 Y1〜Y3との間の接続を図 10に示す 真理値表に示すように切り換えることにより、出力端子群 Υ1〜Υ3から出力すべき画 素単位の出力信号を切り換える。なお以下において、上記 6個の選択入力端子群 A 1〜F1のうち、（図において上側に示された） 3個の選択入力端子群 Al, Bl, C1を 第 1の選択入力端子群と呼び、（図において下側に示された) 3個の選択入力端子群 Dl, El, F1を第 2の選択入力端子群と呼ぶ。
[0051] このような構成において、第 1の入力端子群 Tlr, Tig, Tibを介してそれぞれ入 力される第 1の画像信号における R信号 R— Linと G信号 G— Linと B信号 B— Linは 、 FIFOメモリ 102R1, 102G1, 102B1をそれぞれ介して、セレクタ 104の第 1の選択 入力端子群 Al, Bl, C1に入力される（以下、 FIFOメモリを通過後の第 1の画像信 号における R信号、 G信号、 B信号をそれぞれ参照符号" R_L"、 "G_L"、 "B_L" で示す)。また、第 2の入力端子群 T2r, T2g, T2bを介してそれぞれ入力される第 2 の画像信号における R信号 R— Rinと G信号 G— Rinと B信号 B— Rinは、 FIFOメモリ 102Rr, 102Gr, 102Brをそれぞれ介して、セレクタ 104の第 2の選択入力端子群 D 1, El, F1に入力される（以下、 FIFOメモリを通過後の第 2の画像信号における R信 号、 G信号、 B信号をそれぞれ参照符号" R— R"、 "G— R"、 "B— R"で示す)。
[0052] セレクタ 104は、このようにして入力される第 1の画像信号 R—L, G— L, B— Lおよ び第 2の画像信号 R— R, G— R, B— Rのうち 3個の出力端子群 Y1〜Y3のそれぞれ から出力すべき画像信号を制御信号 S1に基づき選択する。すなわち、図 10に示す 真理値表より、制御信号 S = 0の場合には、第 1の画像信号 R— L, G— L, B— Lが 出力端子群 Y1〜Y3から画像信号 Rout, Gout, Boutとして出力され、制御信号 S = 1の場合には、第 2の画像信号 R—R, G— R, B— Rが出力端子群 Y1〜Y3から画 像信号 Rout, Gout, Boutとして出力される。このようにしてセレクタ 104から出力さ れる画像信号 Rout, Gout, Boutは、デジタル画像信号 DVとしてデータドライバ 30 0に与えられる。
[0053] 図 8は、各 FIFOメモリの構成例を示すブロック図であり、この図において、信号 WD ATAinは、副画素単位のシリアル信号として入力端に与えられるデジタル画像信号 であり、信号 RDATAinは、副画素単位のシリアル信号として出力端から出力される デジタル画像信号である。この例では、各 FIFOメモリは、 RAM (Random Access Me mory)である第 1および第 2メモリ 121, 122からなる記憶部 120と、記憶部 120への データ書込を制御する書込制御部 124と、記憶部 120からのデータ読出を制御する 読出制御部 126とからなり、書込制御部 124と読出制御部 126は、書込と読出との非 同期実行が可能な先入れ先出し方式を実現するためのメモリ制御部を構成する。第 1および第 2メモリ 121, 122のそれぞれは、本実施形態における 1表示ライン分の副 画素単位のシリアル信号に相当する画像データを保持可能な容量を有している。ま た、書込制御部 124および読出制御部 126には、 1表示ライン分の画像信号が第 1 および第 2の入力端子群 Tlr, Tig, Tib, T2r, T2g, T2bに与えられる毎にァクテ イブとなるライトリードリセット信号 WRA—RSTが外部から与えられる。
[0054] 書込制御部 124は、上記のライトリードリセット信号 WRA—RSTによってリセットさ れる内部カウンタを使用して書込アドレス信号 WAを生成すると共に、書込制御信号 WEを生成し、それらの書込アドレス信号 WAおよび書込制御信号 WEを第 1および 第 2メモリ 121, 122に与えることにより、記憶部 120へのデータ書込を制御する。読 出制御部 126は、上記のライトリードリセット信号 WRA—RSTによってリセットされる 内部カウンタを使用して読出アドレス信号 RAを生成すると共に、読出制御信号 REを 生成し、それらの読出アドレス信号 RAおよび読出制御信号 REを第 1および第 2メモ リ 121, 122に与えることにより、記憶部 120からのデータ読出を制御する。なお、こ れらの書込アドレス信号 WA,書込制御信号 WE、読出アドレス信号 RA、および読 出制御信号 REについては、書込と読出との非同期実行が可能なように、第 1および 第 2メモリ 121, 122に対し互いに独立の信号が与えられる。
[0055] 図 9は、このような書込制御部 124および読出制御部 126による第 1および第 2メモ リ 121, 122に対する書込および読出の動作を説明するためのタイミングチャートで ある。書込アドレス信号 WAおよび読出アドレス信号 RAの示すアドレス値は、ライトリ 一ドリセット信号 WRA— RSTにより、 1ラインの表示期間すなわち 1水平走査期間（ 以下「1H期間」ともいう）を周期として順次変化する。ここで、「1水平走査期間」とは、 入力画像信号 X— Yin (X=R, G, B ;Y=L, R)における 1ライン分 iXl— L〜： iXn— Lまたは iXl— R〜： iXn— R(X=R, G, B ;i= l, 2, · ··, m)の期間をいうものとする（ 以下同様）（後述の図 12 (A)、図 13 (A)参照)。一方、書込制御信号 WEは、第 1メ モリ 121と第 2メモリ 122とを 1H期間毎に交互に書込状態にすると共に、読出制御信 号 REは、第 1メモリ 121と第 2メモリ 122とを 1H期間毎に交互に読出状態とし、かつ、 これらの書込制御信号 WEおよび読出制御信号 REは、第 1および第 2メモリ 121, 1 22のうち一方が読出状態のときには他方を書込状態とする。書込制御部 124および 読出制御部 126が、このような書込用および読出用のアドレス信号 WA, RAと書込 制御信号 WEおよび読出制御信号 REとを生成することにより、 FIFOメモリにお ヽて 図 9に示すような書込および読出が行われる。
[0056] すなわち、或る 1H期間において 0番目の表示ラインのデータが第 1メモリ 121から 読み出され画像信号 RDATA00として出力されているときには、 1番目の表示ライン のデータが第 2メモリ 122に画像信号 WDATA01として書き込まれる。次の 1H期間 では、 1番目の表示ラインのデータが第 2メモリ 122から読み出され画像信号 RDAT A01として出力されると共〖こ、 2番目の表示ラインのデータが第 1メモリ 121に画像信 号 WDATA02として書き込まれる。更に次の 1H期間では、 2番目の表示ラインのデ 一タが第 1メモリ 121から読み出され画像信号 RDATA02として出力されると共に、 3 番目の表示ラインのデータが第 2メモリ 122に画像信号 WDATA03として書き込ま れる。このような動作により、 FIFOメモリの入力端に与えられる画像信号 WDATAin の示すデータが或る 1H期間で 1表示ライン分書き込まれると、次の 1H期間において 当該 1表示ラインのデータが FIFOメモリから読み出され画像信号 RDATAoutとして 出力される。
[0057] 本実施形態では、後述のように、各 FIFOメモリ 102Xy(X=R, G, B ;y=l、 r)から の読出は書込速度 (入力速度）の 2倍の速度で行われる。このため、第 1および第 2メ モリ 121, 122のうちの一方の書込期間と他方の読出期間と完全には一致せず、各 F IFOメモリ 102Xyからの読出は、 1H期間の前半と後半のいずれか一方の期間にお いてのみ行われる。したがって、読出アドレス信号 RAの値は、書込アドレス信号 WA の値に比べて 2倍の速度で変化する。また、第 1および第 2メモリ 121, 122のそれぞ れは、それに与えられる書込制御信号 WEが非アクティブのときにはそれに与えられ る書込アドレス信号 WAの値は変化せず、それに与えられる読出制御信号 REが非 アクティブのときにはそれに与えられる読出アドレス信号 RAの値は変化しないものと する。
[0058] なお、上記のように書込速度の 2倍の速度で読出を行うためには、書込アドレス信 号 WAの生成のためのクロック信号（ドットクロック信号等）の周波数の 2倍の周波数の クロック信号すなわち 2倍クロック信号が必要である。このような 2倍クロック信号は、例 えば、ドットクロック信号に基づき PLL (Phase-Locked Loop)回路を用いた公知の手 法により生成可能である。
[0059] < 5.データドライバの構成 >
図 11は、本実施形態に係る液晶表示装置のデータドライバ 300の構成を示すプロ ック図である。このデータドライバ 300は、通常の SV液晶表示装置で使用されるデー タドライバすなわち従来のデータドライバと同様の構成を有し、表示制御回路 200か らデジタル画像信号 DVを画素単位のシリアル信号として受け取り、 1ライン表示期間 に対応する所定期間毎 (本実施形態では入力データにおける 1H期間の 1Z2の期 間毎）にパラレル信号に変換する 3個のラインメモリ 304R, 304G, 304Bと、ラッチ回 路 306と、 DZA変換回路 310と、出力バッファ 312とを備えている。上述のように、こ のデータドライバ 300に与えられるデジタル画像信号 DVは、 R信号 Routと G信号 G outと B信号 Boutとからなり、 R信号 Routはラインメモリ 304Rに、 G信号 Goutはライ ンメモリ 304Gに、 B信号 Boutはラインメモリ 304Bにそれぞれ入力される。
[0060] 各ラインメモリ 304X(X=R, G, B)は、それに入力される画像信号 (R信号 Routと G信号 Goutと B信号 Boutのうちいずれかの色信号）を、表示制御回路 200からのデ ータ用スタートパルス信号 DSP、データ用クロック信号 DCKに基づき順次取り込ん で保持すると共に、 1表示ライン分だけ取り込まれる毎に保持されている信号をパラレ ル信号に変換して出力する。ラッチ回路 306には、上記所定期間毎にアクティブとな るラッチストローブ信号 LSが表示制御回路 200から与えられ、当該ラッチ回路 306は 、上記ラインメモリ 304R, 304G, 304Bに 1表示ライン分の信号が取り込まれる毎に 、ラッチストローブ信号 LSにより、当該 1表示ライン分のデジタル画像をパラレル信号 として同時に読み込んで上記所定期間だけ保持する。ラッチ回路 306に保持されて いる 1表示ライン分のデジタル画像信号 dl〜dNは、当該ラッチ回路 306から出力さ れ、 DZA変換回路 310でアナログ電圧に変換され、その後、出力バッファ 312を介 してデータ信号 D1〜DNとして出力される。このようにしてデータドライバ 300から出 力されるデータ信号 D1〜DNは、液晶パネル 600における N本（3n本）のデータ信 号線 Lsにそれぞれ印加される。
[0061] < 6.主要部の動作 >
次に、図 12のタイミングチャートを参照して本実施形態に係る液晶表示装置の主要 部の動作を説明する。なお、図 12のタイミングチャートにおいて、左画像を形成する X行目 y列目の R副画素、 G副画素、 B副画素の画素値（副画素データ）をそれぞれ 記号" xRy— L", "xGy_L", "xBy— L"で示し、右画像を形成する x行目 y列目の R 副画素、 G副画素、 B副画素の画素値（副画素データ）をそれぞれ記号" xRy—R", "xGy_R", "xBy_R "で示す（x= l〜m、 y= l〜n) (以下で言及する他のタイミン グチャートにお ヽても同様)。
[0062] 本実施形態では、 2系統同時入力形式で外部から与えられる入力データ Dvl, Dv 2に基づき左画像および右画像を表す 2系統のデジタル画像信号 DVl, DV2が、図 14 (A)に示すデジタノレ画像信号 R一 Lin, G一 Lin, B一 Lin, R_Rin, G_Rin, B — Rinとして、信号形式変翻 100の入力端子群 Tlr, Tig, Tib, T2r, T2g, T2b を介してシリアルに入力される（以下、信号形式変換器 100に与えられるこのようなデ ジタル画像信号を「入力画像信号」という）。
[0063] なお、図 12 (A)は、表示すべき画像 (左画像および右画像)の 3行目に相当するデ ジタル画像信号が信号形式変換器 100の入力端子群 Tlr, Tig, Tib, T2r, T2g , T2bに与えられた時点の入力画像信号 R— Lin, G— Lin, B— Lin, R— Rin, G_ Rin, B— Rinを示しており、この時点では、 FIFOメモリ 102R1, 102G1, 102B1, 10 2Rr, 102Gr, 102Brから、表示すべき画像の 2行目に相当するデジタル画像信号 が読み出される（図 12 (D) )。
[0064] 各 FIFOメモリ 102Xy(X=R, G, B ;y=l, r)内において、書込制御部 124および 読出制御部 126は、次のような書込制御信号 WEおよび読出制御信号 REをそれぞ れ生成する。すなわち、左画像を表す第 1の画像信号 R— Lin, G— Lin, B— Linが 入力される FIFOメモリ 102R1, 120G1, 102B1では、書込制御部 124は図 12 (B)に 示すような書込制御信号 WE— Lを、読出制御部 126は図 12 (C)に示すような読出 制御信号 RE—Lをそれぞれ生成し、右画像を表す第 2の画像信号 R— Rin, G_Ri n, B Rinが入力される FIFOメモリ 102Rr, 120Gr, 102Brでは、書込制御部 124 は図 12 (B)に示すような書込制御信号 WE— Rを、読出制御部 126は図 12 (C)に示 すような読出制御信号 RE—Rをそれぞれ生成する。
[0065] ここで、書込制御信号 WE— L, WE— Rが" 1"のときには、その書込制御信号 WE — L, WE— Rの入力される記憶部 120が書込可能状態となり、書込制御信号 WE— L, WE— Rが" 0"のときには、その書込制御信号 WE— L, WE— Rの入力される記 憶部 120が書込不能状態となるものとする。また、読出制御信号 RE— L, RE— Rが" 1"のときには、その読出制御信号 RE— L, RE—Rの入力される記憶部 120が読出 可能状態となり、読出制御信号 RE— L, RE— R力 '0"のときには、その読出制御信 号 RE— L, RE—Rの入力される記憶部 120が読出不能状態となるものとする。
[0066] なお、各 FIFOメモリ 102Xy(X=R, G, B;y=l, r)における書込制御部 124およ び読出制御部 126は、入力画像信号 R— Lin, G— Lin, B— Lin, R— Rin, G— Rin , B— Rinの入力速度に等しい速度で記憶部 120への書込が行われ、当該入力速度 の 2倍の速度で記憶部 120からの読出が行われるように、書込アドレス信号 WAおよ び読出アドレス信号 RAを生成する。
[0067] 上記の書込制御信号 WE— L, WE— Rにより、 FIFOメモリ 102R1, 102G1, 102B1 は、各水平走査期間において、第 1の入力端子群 Tlr, Tig, Tibを介して入力され る 1表示ライン分の第 1の画像信号 R_Lin, G_Lin, B_Linすなわち左画像デー タ DaLの 1表示ライン分を取り込んで一時的に保持し、 FIFOメモリ 102Rr, 102Gr, 102Brは、第 2の入力端子群 T2r, T2g, T2bを介して入力される 1表示ライン分の 第 2の画像信号 R— Rin, G— Rin, B— Rinすなわち右画像の 1表示ライン分を取り 込んで一時的に保持する。また、上記の読出制御信号 RE— L, RE— Rにより、図 12 (D)に示すように、 FIFOメモリ 102R1, 102G1, 102B1は、各水平走査期間の前半 において、直前の 1水平走査期間に書き込まれた 1表示ライン分の R信号 R— Lin, G信号 G— Lin, B信号 B— Linを、上記入力速度（書込速度）の 2倍の速度で第 1の 画像信号 R— L, G— L, B—Lとして出力し、 FIFOメモリ 102Rr, 102Gr, 102Brは 、各水平走査期間の後半において、直前の 1水平走査期間に書き込まれた 1表示ラ イン分の R信号 R— Rin, G信号 G— Rin, B信号 B— Rinを、上記入力速度（書込速 度）の 2倍の速度で第 2の画像信号 R—R, G— R, B— Rとして出力する。このようにし て出力された第 1の画像信号 R—L, G_L, B— Lおよび第 2の画像信号 R— R, G — R, B— Rは、第 1の選択入力端子群 Al, Bl, C1および第 2の選択入力端子群 D 1, El, F1をそれぞれ介してセレクタ 104に入力される。
[0068] 切替制御部 106は、図 12 (E)に示すような制御信号 S1を生成し、セレクタ 104に 与える。この制御信号 S1は、各水平走査期間の前半で" 0"となり、各水平走査期間 の前半で" 1"となる。これによりセレクタ 104は、図 10に示す真理値表力もわ力るよう に、各水平走査期間の前半では、第 1の画像信号 R— L, G— L, B— Lを出力端子 群 Y1〜Y3から画像信号 Rout, Gout, Boutとして出力し、各水平走査期間の後半 では、第 2の画像信号 R— R, G— R, B— Rを出力端子群 Y1〜Y3から画像信号 Ro ut, Gout, Boutとして出力する。
[0069] このようにして表示制御回路 200内の信号形式変換器 100から出力される画像信 号 Rout, Gout, Boutは、デジタル画像信号 DVとしてデータドライバ 300に与えら れる。既述のように、データドライバ 300は図 11に示すように構成されているので、デ ータドライバ 300内のラッチ回路 306からは、図 12 (G)に示すラッチストローブ信号 L Sすなわち 1Z2水平走査期間毎にアクティブとなるラッチ信号 LSに基づき、図 12 ( H)に示すデジタル画像信号 (以下「内部画像信号」という） dl, d2, · ··, dNが出力さ れる。そして出力バッファ 312からは、これらの内部画像信号 dl〜dNに応じたデー タ信号 D1〜DNが出力される。図 1および図 4と図 12 (H)とを比較すればわ力るよう に、これらのデータ信号 D1〜DNは、本実施形態に係る液晶表示装置における DV 液晶パネル 600に応じた駆動信号となっている。
[0070] < 7.効果 >
以上のように本実施形態によれば、 DV液晶パネル 600においてマトリクス状に配 置された複数の副画素形成部（画素アレイ)では、左画像を形成するための副画素 X 1のみ力 なる行と、右画像を形成するための副画素 Xrのみ力 なる行とが交互に配 置されていることから (X=R, G, B)、左画像を形成するための副画素形成部 XIと右 画像を形成するための副画素形成部 Xrとが同一の走査信号線に接続されることは ない。このため、左画像を形成するための副画素形成部 XIに与えるべきデータ信号 と右画像を形成するための副画素形成部 Xrに与えるべきデータ信号とをデータ信号 線駆動回路から同時に出力する必要はない。その結果、 2系統同時入力形式の入 力データに基づく画像信号 DV1 (R— Lin, G— Lin, B— Lin) , DV2 (R_Rin, G — Rin, B— Rin)の形式を図 7に示すような簡単な構成の信号形式変換器 100で変 換して、図 12 (F)に示すようなデジタル画像信号 DVを生成することができる。そして 、このデジタル画像信号 DVに基づき、図 11に示すような従来構成のデータドライバ 300で、 DV液晶パネル 600を適切に駆動することができる。したがって、 DV液晶表 示装置において、入力データにおける副画素データの順序入れ替えのための信号 形式変換に起因する回路構成の複雑化を抑制し、 DV表示の実現に必要な回路面 での負担 (設計作業量、回路規模等)を低減することができる。
[0071] < 8.変形例 >
< 8. 1 主たる変形例 >
上記実施形態では、図 6 (A)および図 12 (A)に示すように 2系統同時入力形式で 与えられる入力データを示す第 1および第 2の画像信号 DV1, DV2 (R_Lin, G— Lin, B— Lin, R— Rin, G— Rin, B— Rin)が信号形式変換器 100によって図 12 (F )に示すような 1系統のデジタル画像信号 DVに変換される。この入力形式変 10 0は、入力データを間引くことによってその構成を簡略ィ匕することができる。具体的に は、図 13 (A)に示すような入力データを示す第 1の画像信号 R_Lin, G_Linと第 2 の画像信号 B— Lin, R— Rin, G— Rin, B— Rinとを 1水平走査期間毎に交互に選 択し、図 13 (C)に示すような 1系統のデジタル画像信号 DV (Rout, Gout, Bout)と して出力することにより、信号形式変換器 100の構成を上記実施形態よりも簡単にす ることができる。なお、図 13 (A)はほぼ 2水平走査期間のタイミングチャートを示して いる。
[0072] この場合、信号形式変換器 100は、図 14に示すように、 FIFOメモリを必要とせず、 第 1および第 2の入力端子群 Tlr, Tig, Tib, T2r, T2g, T2bがセレクタ 104の第 1および第 2の選択入力端子群 Al, Bl, CI, Dl, El, Flに直接に接続される構成 となる。また、この場合、切替制御部 106は、図 13 (B)に示すように、 1水平走査期間 毎に値が" 0 "ど' 1 "の間で交互に切り替わる制御信号 S1を生成し、セレクタ 104に与 える。このような構成によれば、図 10に示す真理値表からわ力るように、奇数番目の 水平走査期間では、第 1の画像信号 R— Lin, G— Lin, B— Linが出力端子群 Yl〜 Υ3から画像信号 Rout, Gout, Boutとして出力され、偶数番目の水平走査期間で は、第 2の画像信号 R— Rin, G— Rin, B— Rinが出力端子群 Y1〜Y3から画像信 号 Rout, Gout, Boutとして出力される。
[0073] このようにして表示制御回路 200内の信号形式変換器 100から出力される画像信 号 Rout, Gout, Boutは、デジタル画像信号 DVとしてデータドライバ 300に与えら れる。データドライバ 300は図 11に示すように構成されており、データドライバ 300内 のラッチ回路 306から、図 13 (D)に示すラッチストローブ信号 LSすなわち 1水平走 查期間毎にアクティブとなるラッチ信号 LSに基づき、図 13 (E)に示す内部画像信号 dl, d2, · ··, dNが出力される。そして出力バッファ 312からは、これらの内部画像信 号 dl〜dNに応じたデータ信号 D1〜DNが出力される。図 1および図 4と図 13 (H)と を比較すればわ力るように、液晶パネル 600における走査信号線 Lgの数 Mを上記 実施形態の場合の 1Z2とすれば (M=m)、これらのデータ信号 D1〜DNは、本変 形例に係る液晶表示装置における DV液晶パネル 600に応じた駆動信号となってい る。
[0074] このような構成によれば、 DV液晶表示装置において、入力データにおける副画素 データの順序を入れ替えるための信号形式変換器の構成が簡略化されるので、 DV 表示の実現に必要な回路面での負担 (設計作業量、回路規模等)を更に低減するこ とがでさる。
[0075] < 8. 2 他の変形例 >
上記実施形態では、図 6 (A)に示すような 2系統同時入力形式で入力データ Dvl、 Dv2が与えられる力 図 6 (B)に示すような DV表示マッピング入力形式（2系統交互 入力形式)で入力データが与えられる場合には、信号形式変翻100は実質的に 不要となり、データドライバ 300に与えられるラッチストローブ信号 LS等の周期やタイ ミングを調整するのみで、上記実施形態における DV液晶パネル（図 1〜図 4)を適切 に駆動して DV表示を実現することができる。
[0076] 上記実施形態における信号形式変 l00において、 FIFOメモリは、図 8に示す ように RAMを用いた構成となって 、る力 図 15に示すように 2個の同期式のシフトレ ジスタ 131, 132を用いた構成であってもよい。この場合、記憶部 130を構成する第 1 および第 2シフトレジスタ 131, 132のそれぞれは 1表示ラインに対応した段数の構成 であり、書込制御部 124および読出制御部 126に代えて、クロック制御部 134および 出力制御部 136が設けられる。そして、第 1および第 2シフトレジスタ 131, 132にそ れぞれ供給されるクロック信号 CK1 , CK2をクロック制御部 134によって独立に制御 すると共に、第 1および第 2シフトレジスタ 131, 132からの出力を出力制御部 136に よって独立に制御することにより、図 15に示す構成の FIFOメモリについても、上記実 施形態における FIFOメモリと同様の動作を行わせることができる。
[0077] 上記実施形態および変形例の説明では、液晶表示装置を例に挙げたが、本発明 は、これに限定されるものではなぐ液晶表示装置以外のマトリクス型の表示装置に ついても適用可能である。なお上記実施形態では、表示制御回路 200に信号形式 変翻 100が内蔵されていたが（図 1)、信号形式変翻 100が表示制御回路 200と 分離された構成であってよいし、データドライバ 300に信号形式変翻 100が内蔵さ れ、表示すべき画像信号を表す 2系統のデジタル画像信号 DV1, DV2がデータドラ ィバ 300に供給される構成であってもよ 、。
産業上の利用可能性
[0078] 本発明は、アクティブマトリクス型の液晶表示装置等のようなマトリクス型表示装置 に適用されるものであり、特に、マトリクス型のデュアルビュー表示装置に適する。

Claims

請求の範囲
[1] マトリクス型の表示装置であって、
列方向に延びる複数のデータ信号線と、
前記複数のデータ信号線と交差し行方向に延びる複数の走査信号線と、 前記複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応し てマトリクス状に配置され、それぞれが、対応する交差点を通過する走査信号線およ びデータ信号線に接続された複数の副画素形成部と、
前記複数の副画素形成部によって形成すべき画像を表す複数のデータ信号を生 成し前記複数のデータ信号線に印加するデータ信号線駆動回路と、
前記複数の走査信号線を選択的に駆動するための複数の走査信号を生成し前記 複数の走査信号線に印加する走査信号線駆動回路と、
視点の配置可能な第 1の所定領域に対して表示される第 1の画像と視点の配置可 能な第 2の所定領域に対して表示される第 2の画像とが異なるように、前記複数の副 画素形成部によって形成される画像につき視差を生じさせる視差生成部とを備え、 前記複数の副画素形成部は、前記第 1の画像を形成するための第 1の副画素形成 部群と前記第 2の画像を形成するための第 2の副画素形成部群とからなり、
前記複数の副画素形成部力 なるマトリクスは、前記第 1の副画素形成部群に含ま れる副画素形成部のみ力 なる第 1タイプの行と前記第 2の副画素形成部群に含ま れる副画素形成部のみからなる第 2タイプの行とによって構成されることを特徴とする 、表示装置。
[2] 前記視差生成部は、前記第 1の副画素形成群によって形成される画像の表示が前 記第 1の所定領域に対して許容されると共に前記第 2の所定領域に対して抑制され 、かつ前記第 2の副画素形成群によって形成される画像の表示が前記第 1の所定領 域に対して抑制されると共に前記第 2の所定領域に対して許容されるように、前記複 数の副画素形成部力ゝら出射されるべき光を選択的に遮断するための視差バリアを含 み、
前記視差バリアと各副画素形成部とは、前記第 1タイプの行を構成する副画素形成 部と前記視差バリアとの相対的位置関係と前記第 2タイプの行を構成する副画素形 成部と前記視差バリアとの相対的位置関係とが互いに逆になるように配置されている ことを特徴とする、請求項 1に記載の表示装置。
[3] 前記第 1および第 2の画像の各画素は、行方向に隣接する所定数の副画素形成部 によって形成されることを特徴とする、請求項 1に記載の表示装置。
[4] 前記第 1の画像を表す第 1の画像信号と前記第 2の画像を表す第 2の画像信号と 力もなる 2系統の画像信号を受け取り、当該第 1および第 2の画像信号を 1系統の画 像信号として出力する信号形式変換器を更に備え、
前記信号形式変換器は、
前記第 1の画像信号を画素単位のシリアル信号として受け取るための第 1の主入 力端子群と、
前記第 2の画像信号を画素単位のシリアル信号として受け取るための第 2の主入 力端子群と、
前記第 1の主入力端子群を介して入力される前記第 1の画像信号を受け取るため の第 1の選択入力端子群と、前記第 2の主入力端子群を介して入力される前記第 2 の画像信号を受け取るための第 2の選択入力端子群と、前記第 1および第 2の選択 入力端子群を介して入力される前記第 1および第 2の画像信号から選択された画像 信号を画素単位のシリアル信号として出力するための出力端子群とを有する接続切 替回路と、
前記第 1または第 2の選択入力端子群を介して 1表示ライン分の前記第 1または 第 2の画像信号が前記接続切替回路に入力される毎に、前記出力端子群から出力 すべき画像信号が、前記第 1の選択入力端子群を介して入力される前記第 1の画像 信号と前記第 2の選択入力端子群を介して入力される前記第 2の画像信号との間で 交互に切り替わるように、前記接続切替回路を制御する切替制御部とを含み、 前記データ信号線駆動回路は、前記信号形式変換器から出力される前記 1系統の 画像信号に基づき前記複数のデータ信号を生成することを特徴とする、請求項 1〖こ 記載の表示装置。
[5] 前記信号形式変換器は、
前記第 1の主入力端子群に入力端が接続されると共に前記第 1の選択入力端子 群に出力端が接続され、前記第 1の主入力端子群を介して入力される前記第 1の画 像信号を一時的に保持し先入れ先出し方式で出力する第 1のラインメモリと、
前記第 2の主入力端子群に入力端が接続されると共に前記第 2の選択入力端子 群に出力端が接続され、前記第 2の主入力端子群を介して入力される前記第 2の画 像信号を一時的に保持し先入れ先出し方式で出力する第 2のラインメモリとを更に含 み、
前記第 1のラインメモリは、前記第 1のラインメモリに保持されている 1表示ライン分 の前記第 1の画像信号を、後続の 1表示ライン分の前記第 1の画像信号が入力され る期間の前半に出力し、
前記第 2のラインメモリは、前記第 2のラインメモリに保持されて 、る 1表示ライン分 の前記第 2の画像信号を、後続の 1表示ライン分の前記第 2の画像信号が入力され る期間の後半に出力することを特徴とする、請求項 4に記載の表示装置。
[6] マトリクス型の表示パネルであって、
列方向に延びる複数のデータ信号線と、
前記複数のデータ信号線と交差し行方向に延びる複数の走査信号線と、 前記複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応し てマトリクス状に配置され、それぞれが、対応する交差点を通過する走査信号線およ びデータ信号線に接続された複数の副画素形成部と、
視点の配置可能な第 1の所定領域に対して表示される第 1の画像と視点の配置可 能な第 2の所定領域に対して表示される第 2の画像とが異なるように、前記複数の副 画素形成部によって形成される画像につき視差を生じさせる視差生成部とを備え、 前記複数の副画素形成部は、前記第 1の画像を形成するための第 1の副画素形成 部群と前記第 2の画像を形成するための第 2の副画素形成部群とからなり、
前記複数の副画素形成部力 なるマトリクスは、前記第 1の副画素形成部群に含ま れる副画素形成部のみ力 なる第 1タイプの行と前記第 2の副画素形成部群に含ま れる副画素形成部のみ力もなる第 2タイプの行とによって構成されることを特徴とする 、表示パネル。
[7] 前記視差生成部は、前記第 1の副画素形成群によって形成される画像の表示が前 記第 1の所定領域に対して許容されると共に前記第 2の所定領域に対して抑制され 、かつ前記第 2の副画素形成群によって形成される画像の表示が前記第 1の所定領 域に対して抑制されると共に前記第 2の所定領域に対して許容されるように、前記複 数の副画素形成部力ゝら出射されるべき光を選択的に遮断するための視差バリアを含 み、
前記視差バリアと各副画素形成部とは、前記第 1タイプの行を構成する副画素形成 部と前記視差バリアとの相対的位置関係と前記第 2タイプの行を構成する副画素形 成部と前記視差バリアとの相対的位置関係とが互いに逆になるように配置されている ことを特徴とする、請求項 6に記載の表示パネル。
[8] 前記第 1および第 2の画像の各画素は、行方向に隣接する所定数の副画素形成部 によって形成されることを特徴とする、請求項 6に記載の表示パネル。
[9] マトリクス型の表示パネルを用いた表示方法であって、
視点の配置可能な第 1の所定領域に対して表示されるべき第 1の画像を表す第 1 の画像信号と視点の配置可能な第 2の所定領域に対して表示されるべき第 2の画像 を表す第 2の画像信号とを同時に受け取る画像入力ステップと、
前記第 1および第 2の画像信号からなる 2系統の画像信号を 1系統の画像信号に 変換し出力する信号形式変換ステップと、
前記 1系統の画像信号に基づき前記表示パネルを駆動する駆動ステップとを備え 前記表示パネルは、
列方向に延びる複数のデータ信号線と、
前記複数のデータ信号線と交差し行方向に延びる複数の走査信号線と、 前記複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応し てマトリクス状に配置され、それぞれが、対応する交差点を通過する走査信号線およ びデータ信号線に接続された複数の副画素形成部と、
前記第 1の画像と前記第 2の画像とが異なるように、前記複数の副画素形成部に よって形成される画像につき視差を生じさせる視差生成部とを備え、
前記複数の副画素形成部は、前記第 1の画像を形成するための第 1の副画素形成 部群と前記第 2の画像を形成するための第 2の副画素形成部群とからなり、 前記複数の副画素形成部力 なるマトリクスは、前記第 1の副画素形成部群に含ま れる副画素形成部のみ力 なる第 1タイプの行と前記第 2の副画素形成部群に含ま れる副画素形成部のみ力 なる第 2タイプの行とによって構成され、
前記駆動ステップは、
前記複数の副画素形成部によって形成すべき画像を表す複数のデータ信号を 前記 1系統の画像信号に基づいて生成し前記複数のデータ信号線に印加するステ ップと、
前記複数の走査信号線を選択的に駆動するための複数の走査信号を生成し前 記複数の走査信号線に印加するステップとを含み、
前記信号形式変換ステップでは、前記 1系統の画像信号として出力すべき信号が 、前記第 1の画像信号と前記第 2の画像信号との間で交互に前記マトリクスの 1行の 表示期間毎に切り替わることを特徴とする、表示方法。
PCT/JP2007/051970 2006-03-24 2007-02-06 表示装置、表示パネルおよびその表示方法 WO2007111043A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006-084274 2006-03-24
JP2006084274 2006-03-24

Publications (1)

Publication Number Publication Date
WO2007111043A1 true WO2007111043A1 (ja) 2007-10-04

Family

ID=38540977

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2007/051970 WO2007111043A1 (ja) 2006-03-24 2007-02-06 表示装置、表示パネルおよびその表示方法

Country Status (1)

Country Link
WO (1) WO2007111043A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019109353A (ja) * 2017-12-18 2019-07-04 シャープ株式会社 表示制御装置および該表示制御装置を備えた液晶表示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07322305A (ja) * 1994-03-28 1995-12-08 Sanyo Electric Co Ltd 立体映像表示パネル及び立体映像表示装置
JPH0996777A (ja) * 1995-09-29 1997-04-08 Canon Inc 立体ディスプレイ
JP2000221925A (ja) * 1999-01-29 2000-08-11 Matsushita Electric Ind Co Ltd 液晶駆動回路
JP2003158752A (ja) * 2001-09-04 2003-05-30 Sanyo Electric Co Ltd 多眼式立体映像表示装置及び二眼式立体映像表示装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07322305A (ja) * 1994-03-28 1995-12-08 Sanyo Electric Co Ltd 立体映像表示パネル及び立体映像表示装置
JPH0996777A (ja) * 1995-09-29 1997-04-08 Canon Inc 立体ディスプレイ
JP2000221925A (ja) * 1999-01-29 2000-08-11 Matsushita Electric Ind Co Ltd 液晶駆動回路
JP2003158752A (ja) * 2001-09-04 2003-05-30 Sanyo Electric Co Ltd 多眼式立体映像表示装置及び二眼式立体映像表示装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019109353A (ja) * 2017-12-18 2019-07-04 シャープ株式会社 表示制御装置および該表示制御装置を備えた液晶表示装置

Similar Documents

Publication Publication Date Title
JP4572095B2 (ja) 液晶表示装置、携帯機器及び液晶表示装置の駆動方法
US8120629B2 (en) Display device
JP4953227B2 (ja) ゲート駆動部を有する表示装置
US9412316B2 (en) Method, device and system of displaying a more-than-three primary color image
EP2434331B1 (en) Stereoscopic display device
CN101995694B (zh) 液晶显示器及其控制点反转的方法
US9076393B2 (en) Timing controller and liquid crystal display device comprising the same
US20060238472A1 (en) Driver of display device
JP2011076034A (ja) 画像表示装置およびその駆動方法
JP2009217142A (ja) 液晶表示装置
JP5728895B2 (ja) 電気光学装置および電子機器
WO2006100950A1 (ja) 表示装置ならびにその駆動回路および駆動方法
JP2000020015A (ja) 画像表示装置及びその方法
EP0980060A1 (en) Method and apparatus for displaying image
JPH09149434A (ja) カラー立体画像表示装置
CN102142238A (zh) 图像显示系统
WO2007111043A1 (ja) 表示装置、表示パネルおよびその表示方法
JP2009151016A (ja) 液晶表示装置
WO2006100951A1 (ja) 表示装置の駆動回路および駆動方法
WO2010070362A1 (en) Display
WO2007110993A1 (ja) マトリクス型表示装置のための信号形式変換器および信号形式変換方法
JP4111925B2 (ja) ディスプレイ
KR101332033B1 (ko) 액정표시장치 및 구동방법
KR20110130707A (ko) 액정표시장치와 그 도트 인버젼 제어방법
KR20080057924A (ko) 다중 뷰 표시장치

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 07708088

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 07708088

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP