WO2007110993A1

WO2007110993A1 - マトリクス型表示装置のための信号形式変換器および信号形式変換方法

Info

Publication number: WO2007110993A1
Application number: PCT/JP2006/322135
Authority: WO
Inventors: Hidetaka Mizumaki
Original assignee: Sharp Kabushiki Kaisha
Priority date: 2006-03-24
Filing date: 2006-11-07
Publication date: 2007-10-04

Abstract

　本発明は、マトリクス型表示装置において表示データの入力形式や駆動信号の出力形式が異なる場合でも従来構成のデータ信号線駆動回路を使用可能とすることを目的とする。　表示制御回路内の信号形式変換器は、第１および第２の入力端子群（Ｔ１ｒ～Ｔ２ｂ）に与えられる２系統の入力画像信号を書き込むための６個のＦＩＦＯメモリ（１０２Ｒｌ～１０２Ｂｒ）と、３個の出力端子群（Ｙ１～Ｙ３）を介してデータ信号線駆動回路に供給すべき信号を上記ＦＩＦＯメモリから読み出される信号の中から選択するセレクタ（１０４）と、当該セレクタの制御信号Ｓ１～Ｓ４を生成する切替制御部（１０６）とを備える。外部からの動作モード信号Ｓｍに基づく上記制御信号Ｓ１～Ｓ４の生成および上記ＦＩＦＯメモリの制御により、動作モードに応じて入力画像信号の形式が変換される。　本発明は、マトリクス型表示装置のための信号形式変換器に適する。

Description

明細書

マトリクス型表示装置のための信号形式変換器および信号形式変換方法技術分野

[0001] 本発明は、アクティブマトリクス型液晶表示装置等のようなマトリクス型表示装置に関するものであり、更に詳しくは、そのような表示装置で表示すべき画像を表す信号として当該表示装置の駆動回路に供給すべき画像信号を当該表示装置の画素構成に応じた画素単位または副画素単位のシリアル信号として出力するための信号形式変換器に関する。背景技術

[0002] 近年、使用者に両眼視差を生じさせて立体的な表示を行う液晶表示装置が提供されている。この液晶表示装置では、液晶パネルに視差バリアを設けることによって、左右の目に相当する 2つの視点に対して異なる画像を表示する構成となっている。これと同様の原理により、 2人の使用者に対して異なる画像を表示する液晶表示装置（以下「デュアルビュー液晶表示装置」または「DV液晶表示装置」 t 、う）を実現することができる（例えば特許文献 1 (日本の特開 2004— 206089号公報 (これは米国特許出願公開第 20004Z0119896号に対応し、この内容は引用することによってこの中に含まれる））参照)。この DV液晶表示装置では、例えば、右側から見える表示画像と左側力見える表示画像とを異ならせることができる。したがって、この DV液晶表示装置を例えば車に搭載して運転者と助手席の搭乗者とに異なる画像を表示したり、銀行等の窓口に設置して客と係員とに異なる画像を表示したりすることが可能となる。

[0003] 以下、このような DV液晶表示装置の原理につき図面を参照して説明する。図 28 ( A)は、 DV液晶表示装置において表示すべき画像の画素を形成する画素形成部の配置構成 (以下「画素構成」という）を模式的に示す平面図であり、図 28 (B)は、その画素構成を模式的に示す断面図である（図 28 (A)は、図 28 (B)の Y— Y線における断面図である)。

[0004] 一般に、カラー画像を表示する液晶表示装置では、表示すべき画像を構成する各画素は、 R (赤）の副画素と G (緑)の副画素と B (青）の副画素からなり、これに対応して、各画素に対し、 R (赤）の副画素形成部（「R副画素」ともいう）と、 G (緑）の副画素形成部（「G副画素」とも、う）と、 B (青)の副画素形成部（「B副画素」ともヽぅ）とが設けられている。図 28 (A)に示すように、 DV液晶表示装置では、マトリクス状に配置された多数の画素形成部からなる画素アレイは、 R副画素が並ぶ列、 G副画素が並ぶ列、および B副画素が並ぶ列を有しており、 1列おきに配置された R副画素と G副画素と B副画素とからなる 3つの副画素によって、表示すべき画像 (DV液晶表示装置では表示すべき画像は 2つあり、そのうちの一方の画像）における 1つの画素が形成される。

この DV液晶表示装置では、視差バリア 84bが図 28 (B)に示すように配置されることにより、各副画素 90から出射される光が選択的に遮断され、各副画素 90から出射される光のうち当該 DV液晶表示装置から出ていく光は、視差バリア 84bに形成されたスリット 84sを通過する光だけである。すなわち、図 28 (B)において Θ bおよび Θ g で示されるような範囲にのみ光が出射される。その結果、図 28 (B)において、当該 D V液晶表示装置の表示面前方における左側に位置する使用者には、図に示した 4個の副画素のうち左から 3つ目の B副画素が見えるが、左から 2番目の G副画素は見えない。これに対し、当該 DV液晶表示装置の表示面前方における右側に位置する使用者には、図に示した 4個の副画素のうち左から 2つ目の G副画素が見える力左から 3番目の B副画素は見えない。したがって、 DV液晶表示装置においてマトリクス状に配置された副画素のうち、 1列おきに選ばれた副画素からなる第 1の副画素群は、上記左側に位置する使用者 (視点）に対して表示する画像を形成し、当該第 1の副画素群以外の副画素力なる第 2の画素群 (これも 1列おきに選ばれた画素力なる )は、上記右側に位置する使用者 (視点）に対して表示する画像を形成する。すなわち、 DV液晶表示装置では、左側から見たときの表示画像と右側から見たときに表示画像とが異なること〖こなる。

特許文献 1 :日本の特開 2004— 206089号公報

特許文献 2 :日本の特開昭 62— 278591号公報

発明の開示発明が解決しょうとする課題

[0006] 上記のような DV液晶表示装置では、少なくとも 2つの異なる視点に対して異なる画像が表示されるので、表示画面前方の複数の使用者に同一の画像を表示する通常の表示装置（以下、これを DV表示装置と区別するために「SV表示装置」と呼ぶ）とは異なる形式で、表示すべき画像を表すデータ (信号)が入力される必要がある。

[0007] また、 DV液晶表示装置等のデュアルビュー表示装置（以下「DV表示装置」と略記する）では、視点の配置可能な 2つの領域に対してそれぞれ表示すべき 2つの画像、典型的には、表示画面に向力つて左から見たときに表示される画像である左画像と、右から見たときに表示される画像である右画像とを表す入力データの形式として、例えば図 8 (A) (B)に示すような 2種類の入力形式が考えられる。図 8 (A)に示す入力形式は、左画像データ DaLと右画像データ DaRとが 2系統のデジタル画像信号として同時に入力される形式である（以下、これを「DV2系統同時入力形式」または単に「2系統同時入力形式」という）。図 8 (B)に示す入力形式は、左画像データ DaLと右画像データ DaRとを水平方向（表示ライン方向）に並べた形式の画像データである結合画像データを示す 1系統の信号として入力される形式、すなわち、左画像の 1行分のデータと右画像の 1行分のデータとが交互に入力される形式 (以下「DV表示マッビング入力形式」または「2系統交互入力形式」という）である。したがって、例えば D V表示マッピング入力形式に対応可能な DV液晶表示装置の開発に際し、データ信号線駆動回路 (データドライノとして DV2系統同時入力形式のデータドライバ用 IC (Integrated Circuit)のみが入手可能な場合には、 DV表示マッピング入力形式に対応可能とするための専用のインタフェース回路を別途用意する必要がある。

[0008] ところで、図 28 (A)〜図 28 (C)に示したような構成の DV液晶表示装置では、その表示画面を左側から見たときと右側から見たとで異なる画像を良好に表示できるか否力すなわち、左右両側の一方からのみ見えるべき画像が他方から見たときにも見えると、う現象（以下「左右画像の映り込み」 t 、う）を十分に防止できる力否かは、視差ノリア 84bと副画素 90との位置関係に敏感に依存し、左右画像の写り込みを防止するには、視差バリア 84bと副画素 90との間隔（ギャップ) dlを狭くしなければならない。したがって、視差バリア 84bと副画素 90との間隔 dlを小さな値に精度よく設定することが必要であり、 DV液晶表示装置の液晶パネル（以下「DV液晶パネル」 t 、う）の作製には高い加工精度が要求される。この点については、上記のような視差バリアによって両眼視差を生じさせることで立体的な表示を行う 3D液晶表示装置についても同様である。

[0009] これに対し、図 17 (A)に示すように、水平方向（行方向）が長手方向となるように副画素 70を配置し、カラー画像を構成する各画素を垂直方向（列方向）に隣接する R 副画素、 G副画素、 B副画素という 3つの副画素 70で形成するという構成（以下「横長副画素構成」という）も提案されている（例えば特許文献 1 (日本の特開 2004— 2060 89号公報）の図 7 (b)参照）。このような構成によれば、図 7 (A)、図 28 (A)に示したように垂直方向が長手方向となるように副画素を配置する上記構成 (以下「縦長副画素構成」という）に比べ、視差バリア 54bと副画素 70との間隔 d2を比較的大きくすることができるので、高い加工精度を必要することなく左右画像の映り込みを防止することがでさる。

[0010] しかし、横長副画素構成の DV液晶表示装置では、その画素構成に応じた形式で駆動信号を出力するデータドライバが必要となり、縦長副画素構成の DV液晶表示装置で使用されるデータドライバをそのまま使用することはできない。一方、横長副画素構成に対応したデータドライバ用 ICを開発した場合には、その ICは横長副画素構成の DV液晶表示装置に専用のものとなり、縦長副画素構成の DV液晶表示装置や SV液晶表示装置では使用することができな、。

[0011] 本発明は、上記問題を解決すべくなされたものであって、マトリクス型表示装置において表示データの入力形式および Zまたは駆動信号の出力形式が異なる場合であつても従来構成のデータ信号線駆動回路を使用可能とする信号形式変換器を提供することを目的とする。

課題を解決するための手段

[0012] 本発明の第 1の局面は、複数の動作モードを有し、マトリクス型の表示装置で表示すべき画像を表す信号として当該表示装置の駆動回路に供給すべき画像信号を当該表示装置の画素構成に応じた画素単位または副画素単位のシリアル信号として出力するための信号形式変換器であって、前記画像を表す第 1の画像信号を画素単位のシリアル信号として受け取るための第 1の主入力端子群と、

前記画像を表す第 2の画像信号を画素単位のシリアル信号として受け取るための第 2の主入力端子群と、

前記第 1の主入力端子群を介して入力される第 1の画像信号につき先入れ先出し方式で書込および読出が行われる第 1のラインメモリと、

前記第 2の主入力端子群を介して入力される第 2の画像信号につき先入れ先出し方式で書込および読出が行われる第 2のラインメモリと、

前記第 1のラインメモリから読み出される第 1の画像信号を受け取るための第 1の選択入力端子群と、前記第 2のラインメモリから読み出される第 2の画像信号を受け取るための第 2の選択入力端子群と、画素単位または副画素単位のシリアル信号として前記駆動回路に供給すべき画像信号を出力するための出力端子群とを有し、前記第 1および第 2のラインメモリからそれぞれ読み出される第 1および第 2の画像信号を構成する画素単位または副画素単位のシリアル信号カゝら選択された信号を前記出力端子群から出力する接続切替回路と、

前記第 1および第 2のラインメモリからそれぞれ読み出される第 1および第 2の画像信号を構成する画素単位または副画素単位のシリアル信号の間で前記出力端子群力も出力すべき画像信号が切り替わる出力動作と、前記第 1のラインメモリから出力される第 1の画像信号のみが前記出力端子群力出力される出力動作とが、動作モードに応じて択一的に実行されるように、前記接続切替回路を制御する切替制御部とを備えることを特徴とする。

本発明の第 2の局面は、本発明の第 1の局面において、

前記第 1および第 2の画像信号のそれぞれは、並列に入力される第 1、第 2および第 3の色信号からなり、

前記第 1のラインメモリは、

第 1の記憶部と、

前記第 1の主入力端子群を介して入力される第 1の画像信号を前記第 1の記憶部に書き込み、かつ、前記第 1の記憶部に書き込まれた第 1の画像信号を先入れ先出し方式で読み出すための第 1のメモリ制御部とを含み、

前記第 2のラインメモリは、

第 2の記憶部と、

前記第 2の主入力端子群を介して入力される第 2の画像信号を前記第 2の記憶部に書き込み、かつ、前記第 2の記憶部に書き込まれた第 2の画像信号を先入れ先出し方式で読み出すための第 2のメモリ制御部とを含み、

前記第 1および第 2のメモリ制御部は、

第 1の動作モードでは、前記第 1および第 2の画像信号を前記第 1および第 2の記憶部にそれぞれ書き込むと共に、前記第 1および第 2の記憶部に書き込まれた前記第 1および第 2の画像信号を読み出して前記第 1および第 2のラインメモリから出力し第 2の動作モードでは、前記第 1の画像信号を前記第 1の記憶部に書き込むと共に、前記第 1の記憶部に書き込まれた前記第 1の画像信号を読み出して前記第 1のラインメモリから出力し、

前記切替制御部は、

前記第 1の動作モードでは、前記第 1のラインメモリから出力される第 1の画像信号における第 1、第 2および第 3の色信号と前記第 2のラインメモリから出力される第 2 の画像信号における第 1、第 2および第 3の色信号とからなる 6つの色信号のうち前記出力端子群から出力される信号が、所定の 3つの色信号と他の 3つの色信号との間で交互に切り換わるように、前記接続切替回路を制御し、

前記第 2の動作モードでは、前記第 1のラインメモリから出力される第 1の画像信号が前記出力端子群力出力されるように前記接続切替回路を制御することを特徴とする。

本発明の第 3の局面は、本発明の第 2の局面において、

前記第 1および第 2のメモリ制御部は、第 3の動作モードでは、

1表示ライン分の前記第 1の画像信号の前記第 1の記憶部への書込と 1表示ライン分の前記第 2の画像信号の前記第 2の記憶部への書込とを交互に行うと共に、前記第 1および第 2の画像信号を前記書込の速度の 1Z2の速度で前記第 1および第 2の記憶部力もそれぞれ読み出して前記第 1および第 2のラインメモリから出力し前記切替制御部は、前記第 3の動作モードでは、前記第 1のラインメモリから出力される第 1の画像信号における第 1、第 2および第 3の色信号と前記第 2のラインメモリ力出力される第 2の画像信号における第 1、第 2および第 3の色信号とからなる 6つの色信号のうち前記出力端子群から出力される信号が、所定の 3つの色信号と他の 3つの色信号との間で交互に切り換わるように、前記接続切替回路を制御することを特徴とする。

本発明の第 4の局面は、本発明の第 1の局面において、

前記第 1のラインメモリは、

第 1の記憶部と、

前記第 2のラインメモリは、

第 2の記憶部と、

前記第 1および第 2のメモリ制御部は、第 4の動作モードでは、

前記第 1および第 2の画像信号を前記第 1および第 2の記憶部にそれぞれ書き込むと共に、

1表示ライン分の前記第 1および第 2の画像信号の前記第 1および第 2の記憶部への書き込みに要する期間において、前記第 1および第 2の画像信号のそれぞれにつき、前記第 1の色信号の 1表示ライン分の読み出しと前記第 2の色信号の 1表示ライン分の読み出しと前記第 3の色信号の 1表示ライン分の読み出しとが逐次的に実行されるように、前記第 1および第 2の記憶部に書き込まれた前記第 1および第 2の画像信号を読み出して前記第 1および第 2のラインメモリから出力し、

前記切替制御部は、前記第 4の動作モードでは、前記第 1のラインメモリから出力される第 1、第 2または第 3の色信号と前記第 2のラインメモリから出力される第 1、第 2または第 3の色信号とが交互に前記出力端子群から出力されるように、前記接続切替回路を制御することを特徴とする。

[0016] 本発明の第 5の局面は、本発明の第 4の局面において、

前記第 1および第 2のメモリ制御部は、第 5の動作モードでは、

1表示ライン分の前記第 1の画像信号の前記第 1の記憶部への書込と 1表示ライン分の前記第 2の画像信号の前記第 2の記憶部への書込とを交互に行うと共に、

前記切替制御部は、前記第 5の動作モードでは、前記第 1のラインメモリから出力される第 1、第 2または第 3の色信号と前記第 2のラインメモリから出力される第 1、第 2または第 3の色信号とが交互に前記出力端子群から出力されるように、前記接続切替回路を制御することを特徴とする。

[0017] 本発明の第 6の局面は、マトリクス型の表示装置で表示すべき画像を表す表示データを画素単位のシリアル信号として当該表示装置の駆動回路に供給する表示制御回路であって、

本発明の第 1から第 5の局面のいずれかに係る信号形式変を備えること特徴とする。

[0018] 本発明の第 7の局面は、表示装置であって、

本発明の第 1から第 5の局面のいずれかに係る信号形式変を備えること特徴とする。 [0019] 本発明の第 8の局面は、複数の動作モードを有し、マトリクス型の表示装置で表示すべき画像を表す信号として当該表示装置の駆動回路に供給すべき画像信号を当該表示装置の画素構成に応じた画素単位または副画素単位のシリアル信号として出力するための信号形式変換方法であって、

前記画像を表す第 1の画像信号を画素単位のシリアル信号として受け取る第 1入力ステップと、

前記画像を表す第 2の画像信号を画素単位のシリアル信号として受け取る第 2入力ステップと、

前記第 1入力ステップにて受け取られる第 1の画像信号につき先入れ先出し方式で第 1のラインメモリに対し書込および読出を行う第 1FIFOステップと、

前記第 2入力ステップにて受け取られる第 2の画像信号につき先入れ先出し方式で第 2のラインメモリに対し書込および読出を行う第 2FIFOステップと、

前記第 1および第 2のラインメモリからそれぞれ読み出される第 1および前記第 2の画像信号を構成する画素単位または副画素単位のシリアル信号から選択された信号を出力する選択出力ステップとを備え、

前記選択出力ステップでは、前記第 1および第 2のラインメモリからそれぞれ読み出される第 1および第 2の画像信号を構成する画素単位または副画素単位のシリアル信号の間で出力すべき画像信号が切り替わる第 1出力ステップと、前記第 1のラインメモリからの読み出される第 1の画像信号のみが出力される第 2出力ステップとが動作モードに応じて択一的に実行されることを特徴とする。

[0020] 本発明の他の局面については、本発明の上記局面および下記実施形態についての説明から明ら力となるので、説明を省略する。

発明の効果

[0021] 本発明の第 1または第 8の局面によれば、表示すべき画像を表す入力画像信号である第 1の画像信号および/または第 2の画像信号が画素単位のシリアル信号として受け取られ、先入れ先出し方式の第 1のラインメモリおよび Zまたは第 2のラインメモリに書き込まれた後に読み出される。そして、第 1および第 2のラインメモリからそれぞれ読み出される第 1および第 2の画像信号を構成する画素単位または副画素単位のシリアル信号の間で出力すべき画像信号が切り替わる出力動作と、第 1のラインメモリから出力される第 1の画像信号のみが出力される出力動作とが、動作モードに応じて択一的に実行される。したがって、表示すべき画像を表す表示データの入力形式

(例えば DV表示用の 2系統同時入力形式力 SV表示用のノーマル入力形式力 )および表示パネルの構造 (もしくは駆動信号の出力形式）（例えば DV表示パネル力 SV 表示パネル力に応じて、第 1および Zまたは第 2のラインメモリからの読出の速度やタイミング、出力すべき信号の選択を切り替えることにより、すなわち動作モードを変更することにより、入力画像信号の形式が表示パネルの構造 (駆動信号の出力形式) に応じた形式に変換され、データ信号線駆動回路に供給すべき画像信号が生成される。これにより、入力形式や表示パネルの構造の異なる複数の表示装置において従来構成のデータ信号線駆動回路を使用可能とすることができる。

[0022] 本発明の第 2の局面によれば、第 1の動作モードでは、第 1のラインメモリから出力される第 1の画像信号における第 1、第 2および第 3の色信号と第 2のラインメモリから出力される第 2の画像信号における第 1、第 2および第 3の色信号とからなる 6つの色信号のうち信号形式変換器から出力される信号が、所定の 3つの色信号と他の 3つの色信号との間で交互に切り換わり、第 2の動作モードでは、第 1のラインメモリから出力される第 1の画像信号が信号形式変 ^ ^力出力される。したがって、 2系統同時入力形式の縦長副画素構成の DV表示装置にお、ては、第 1の動作モードで信号形式変換器を動作させることにより、従来構成のデータ信号線駆動回路で表示パネルを適切に駆動することができ、ノーマル入力形式の縦長副画素構成の SV表示装置においては、第 2の動作モードで信号形式変を動作させることにより、従来構成のデータ信号線駆動回路で SV表示パネルを適切に駆動することができる。

[0023] 本発明の第 3の局面によれば、第 3の動作モードでは、 1表示ライン分の第 1の画像信号の第 1のラインメモリへの書込と 1表示ライン分の第 2の画像信号の第 2のラインメモリへの書込とが交互に行われると共に、第 1および第 2の画像信号が書込速度の 1 /2の速度で第 1および第 2のラインメモリからそれぞれ読み出される。したがって、 2 系統交互入力形式 (DV表示マッピング入力形式)の場合には、入力画像信号を第 1 の主入力端子群と第 2の主入力端子群とで 1Z2水平走査期間（1ライン表示期間の 1Z2の期間）毎に交互に受け取ることにより、第 1および第 2のラインメモリからは 2系統同時入力形式と同様の形式の画像信号が得られる。そして、第 1のラインメモリから読み出される第 1の画像信号における第 1、第 2および第 3の色信号と第 2のラインメモリから読み出される第 2の画像信号における第 1、第 2および第 3の色信号とからなる 6つの色信号のうち信号形式変力出力される信号が、所定の 3つの色信号と他の 3つの色信号との間で交互に切り換わる。よって、 2系統交互入力形式の縦長副画素構成の DV表示装置においては、第 3の動作モードで信号形式変換器を動作させることにより、従来構成のデータ信号線駆動回路で表示パネルを適切に駆動することができる。

[0024] 本発明の第 4の局面によれば、第 4の動作モードでは、 1表示ライン分の第 1および第 2の画像信号の第 1および第 2のラインメモリへの書き込みに要する期間において、第 1および第 2の画像信号のそれぞれにっき、第 1の色信号の 1表示ライン分の読み出しと第 2の色信号の 1表示ライン分の読み出しと第 3の色信号の 1表示ライン分の読み出しとが逐次的に実行されるように、第 1および第 2の画像信号が第 1および第 2 のラインメモリから読み出され、第 1のラインメモリから読み出される第 1、第 2または第 3の色信号と第 2のラインメモリから読み出される第 1、第 2または第 3の色信号とが交互に信号形式変力出力される。したがって、 2系統同時入力形式の横長副画素構成の DV表示装置においては、第 4の動作モードで信号形式変換器を動作させることにより、従来構成のデータ信号線駆動回路で表示パネルを適切に駆動することができる。

[0025] 本発明の第 5の局面によれば、第 5の動作モードでは、 1表示ライン分の第 1の画像信号の第 1のラインメモリへの書込と 1表示ライン分の第 2の画像信号の第 2のラインメモリへの書込とが交互に行われる共に、 1表示ライン分の第 1および第 2の画像信号の第 1および第 2のラインメモリへの書き込みに要する期間において、第 1および第 2 の画像信号のそれぞれにっき、第 1の色信号の 1表示ライン分の読み出しと第 2の色信号の 1表示ライン分の読み出しと第 3の色信号の 1表示ライン分の読み出しとが逐次的に実行されるように、第 1および第 2の画像信号が第 1および第 2のラインメモリ力も読み出される。そして、第 1のラインメモリから読み出される第 1、第 2または第 3の色信号と第 2のラインメモリから読み出される第 1、第 2または第 3の色信号とが交互に信号形式変換器から出力される。したがって、 2系統交互入力形式の横長副画素構成の DV表示装置においては、第 5の動作モードで信号形式変を動作させると共に、入力画像信号を第 1の主入力端子群と第 2の主入力端子群とで 1Z2水平走查期間毎に交互に受け取ることにより、従来構成のデータ信号線駆動回路で表示パネルを適切に駆動することができる。

[0026] 本発明の第 6の局面によれば、本発明の第 1から第 5の局面に係る信号形式変換器と同様の効果を奏する表示制御回路を提供することができる。

[0027] 本発明の第 7の局面によれば、本発明の第 1から第 5の局面に係る信号形式変換器から出力される画像信号がデータ信号線駆動回路に供給されるので、 DV表示パネルや横長副画素構成の表示パネルが使用される表示装置においても従来構成のデータ信号線駆動回路を使用することができる。

[0028] 本発明の他の局面の効果については、本発明の上記局面の効果および下記実施形態についての説明から明らかであるので、説明を省略する。

図面の簡単な説明

[0029] [図 1]本発明の一実施形態に係る信号形式変換器の構成を示すブロック図である。

[図 2]上記実施形態における FIFOメモリの構成例を示すブロック図である。

[図 3]上記 FIFOメモリの動作を説明するためのタイミングチャートである。

圆 4]上記実施形態に係る信号形式変翻を使用した第 1の液晶表示装置 (縦長副画素構成の DV液晶表示装置）の構成を示すブロック図である。

[図 5]上記第 1の液晶表示装置における 1つの副画素形成部の等価回路を示す回路図である。

[図 6]上記第 1の液晶表示装置における液晶パネルの構造を説明するための断面図である。

[図 7]上記第 1の液晶表示装置においてデュアルビュー表示を実現するための構成を模式的に示す平面図 (A)および断面図（B)である。

[図 8]上記第 1の液晶表示装置におけるデータドライバに供給すべき画像信号の表す入力データのフォーマットを示す図（A, B)である。 [図 9]上記第 1の液晶表示装置におけるデータドライバの構成例を示すブロック図である。

圆 10]上記実施形態に係る信号形式変翻におけるセレクタの動作を示す真理値表を示す図である。

[図 11]上記第 1の液晶表示装置における信号形式変換器の 2系統同時入力形式の場合の動作 (動作例 1)を説明するためのタイミングチャート (A〜F)である。

圆 12]上記第 1の液晶表示装置における信号形式変翻の表示マッピング入力形式の場合の動作 (動作例 2)を説明するためのタイミングチャート (A〜H)である。圆 13]上記実施形態に係る信号形式変翻を縦長副画素構成の SV液晶表示装置に使用した場合における信号形式変換器の動作 (動作例 3)を説明するためのタイミングチャート（A〜F)である。

圆 14]上記実施形態に係る信号形式変翻を使用した第 2の液晶表示装置 (横長副画素構成の DV液晶表示装置）の構成を示すブロック図である。

圆 15]上記第 2の液晶表示装置における 1つの副画素形成部の等価回路を示す回路図である。

[図 16]上記第 2の液晶表示装置におけるデータドライバの構成例を示すブロック図である。

[図 17]上記第 2の液晶表示装置においてデュアルビュー表示を実現するための構成を模式的に示す平面図 (A)および断面図（B)である。

[図 18]上記第 2の液晶表示装置における信号形式変換器の 2系統同時入力形式の場合の動作 (動作例 4)を説明するためのタイミングチャート (A〜F)である。

圆 19]上記第 2の液晶表示装置におけるデータドライバの動作を説明するためのタイミングチャート（A〜F)である。

圆 20]上記第 2の液晶表示装置における信号形式変翻の表示マッピング入力形式の場合の動作 (動作例 5)を説明するためのタイミングチャート (A〜F)である。

[図 21]上記実施形態に係る信号形式変換器を横長副画素構成の SV液晶表示装置に使用した場合における当該信号形式変換器の動作 (動作例 6)を説明するためのタイミングチャート（A〜F)である。 [図 22]上記実施形態に係る信号形式変換器を横長副画素構成の SV液晶表示装置に使用した場合におけるデータドライバの動作を説明するためのタイミングチヤ一ト（ A〜F)である。

圆 23]上記実施形態に係る信号形式変翻の第 1の変形例を示すブロック図である

[図 24]上記実施形態に係る信号形式変換器における FIFOメモリの他の構成例を示すブロック図である。

圆 25]上記実施形態に係る信号形式変翻の第 2の変形例を示すブロック図である圆 26]上記第 2の変形例における入力側セレクタの動作を示す真理値表を示す図（ A)および出力側セレクタの動作を示す真理値表を示す図（B)である。

圆 27]上記第 2の変形例における入力側セレクタの動作を説明するためのタイミングチャート（A〜C)である。

[図 28]従来のデュアルビュー液晶表示装置の画素構成を模式的に示す平面図 (A) 、部分平面図 (B)、断面図 (C)である。

符号の説明

10 …薄膜トランジスタ (TFT)

54 …視差バリア層

54b …視差バリア

54s …スリット

56 〜CF基板

58 …カラーフィルタ

59 …対向電極（共通電極）

60 …揿晶層

62 …画素電極

66 〜TFT基板

70 …副画素

100 …信号形式変換器 102R1〜102B1 ' "FIFOメモリ（第 1のラインメモリ）

102Rr〜102Br ' "FIFOメモリ（第 2のラインメモリ）

103 …入力側セレクタ

104 …セレクタ

106 …切替制御部

120 …記憶部

121 …第 1メモリ

122 …第 2メモリ

124 …書込制御部

126 …読出制御部

200 …表示制御回路

300 · "データドライバ (データ信号線駆動回路)

400 …ゲートドライバ（走査信号線駆動回路）

610、 620· ··液晶ノネル

Ps (i, j)…副画素形成部（i= 1〜M、 j = 1〜N)

Pix …画素形成部

Tlr, Tig, Tib …第 1の入力端子群

T2r, T2g, T2b …第 2の入力端子群

R— L, G— L, B— L …第 1の選択入力端子群

R— R, G— R, B— R …第 2の選択入力端子群

Yl, Y2, Y3 …出力端子群

Gi …走査信号 (i= l〜M)

Dj …データ信号 (j = l〜N)

G (i) …走査信号 (i= l〜3m)

D (j) …データ信号 (j = l〜2n)

DaL …左画像データ

DaR …右画像データ

DV1 …左画像の信号 DV2 …右画像の信号

DV · ··デジタル画像信号 (信号形式変換器の出力信号）

S1〜S4 …制御信号

R_Lin 〜 B_Rin …入力画像信号

発明を実施するための最良の形態

[0031] 以下、本発明の実施形態につき添付図面を参照して説明する。

< 1.信号形式変換器の構成 >

図 1は、本発明の一実施形態に係る信号形式変換器の構成を示すブロック図である。この信号形式変換器は、 DV表示装置や SV表示装置等のように表示パネルの構造や入力形式の異なる表示装置を従来のデータ信号線駆動回路で駆動できるようにするために使用される。例えば、図 4に示すような縦長副画素構成の DV液晶表示装置の表示制御回路 200において使用され、データドライバ 300に供給すべき画像信号 DVを画素単位のシリアル信号として出力する。

[0032] 図 1に示すように、本実施形態に係る信号形式変換回路は、画素単位のシリアル信号として与えられる 2系統の画像信号を構成する第 1および第 2の画像信号をそれぞれ受け取るための第 1および第 2の入力端子群を備えている。第 1および第 2の画像信号のそれぞれは、カラー表示のための 3原色に対応する 3つの色信号、すなわち R (赤)信号と G (緑)信号と B (青)信号力も構成され、第 1の入力端子群は、第 1の画像信号を構成する R信号と G信号と B信号をそれぞれ受け取るための入力端子群 Tlr, Tig, Tibからなり、第 2の入力端子群は、第 2の画像信号を構成する R信号と G信号と B信号をそれぞれ受け取るための入力端子群 T2r, T2g, T2bからなる。この信号形式変換器は、これらの入力端子群 Tlr, Tig, Tib, T2r, T2g, T2bに対応する 6個の先入れ先出し方式のメモリ（以下「FIFOメモリ」という） 102R1, 102G1, 102 Bl, 102Rr, 102Gr, 102Brと、接続切替回路としてのセレクタ 104と、セレクタ 104 を制御する切替制御部 106とを備えている。これら 6個の FIFOメモリのうち、上記第 1 の画像信号を書き込むための 3個の FIFOメモリ 102R1, 102G1, 102B1は第 1のラインメモリを構成し、上記第 2の画像信号を書き込むための 3個の FIFOメモリ 102Rr, 102Gr, 102Brは第 2のラインメモリを構成する。ここで、「ラインメモリ」とは、表示すべき画像の 1行（1表示ライン)分の書込や読出を行えるメモリを、う。

[0033] また、本実施形態に係る信号形式変換器は、その動作モードを示す動作モード信号 Smを外部から受け取るためのモード入力端子 Tmを有しており、このモード入力端子 Tmを介して受け取られるモード信号 Smは、切替制御部 106および各 FIFOメモリ 102Xy(X=R, G, B ;y=l, r)に与えられる。この信号形式変 ^^は、それが使用される表示装置における表示データの入力形式や表示パネルの構造 (画素構成等）に応じたモード信号 Smが与えられると、表示データの入力形式や表示パネルの構造が従来と異なる場合においても従来構成のデータドライバが使用可能となるように、表示すべき画像を表す信号の形式を変換する。すなわち、各 FIFOメモリ 102Xy は、動作モード信号 Smに応じて読出動作等を行い、切替制御部 106は、セレクタ 1 04の制御信号 S1〜S4を動作モード信号 Smに応じて生成する（詳細は後述)。以下では、本実施形態に係る信号形式変換器の使用される表示装置における表示データの入力形式や表示パネルの構造に応じて異なる値を有する動作モード信号 Smが、当該信号形式変^^の外部力与えられるものとして説明する。

[0034] 上記第 1および第 2の入力端子群を構成する入力端子群 Tlr, Tig, Tib, T2r,

T2g, T2biま、上記 FIFOメモリ 102R1, 102G1, 102B1, 102Rr, 102Gr, 102Brの入力端にそれぞれ接続されている。セレクタ 104は、上記 FIFOメモリ 102R1, 102G1 , 102B1, 102Rr, 102Gr, 102Brの出力端にそれぞれ接続された入力端子群 R— L, G_L, B_L, R_R, G_R, B_R (以下「選択入力端子群」という）と、この信号形式変^^の出力端子となるべき 3個の出力端子群 Yl, Y2, Y3とを有しており、切替制御部 106から制御信号 SI, S2, S3, S4を受け取る。セレクタ 104は、これらの制御信号 S1〜S4に基づき、 6個の選択入力端子群 R—L, G— L, B— L, R— R, G — R, B—Rと 3個の出力端子群 Y1〜Y3との間の接続を後述の図 10に示す真理値表に示すように切り換えることにより、出力端子群 Υ1〜Υ3から出力すべき画素単位の出力信号を切り換える。なお以下において、上記 6個の選択入力端子群のうち、（図において上側に示された） 3個の選択入力端子群 R—L, G— L, B— Lを第 1の選択入力端子群と呼び、（図において下側に示された） 3個の選択入力端子群 R—R, G— R, B—Rを第 2の選択入力端子群と呼ぶ。 [0035] このような構成において、第 1の入力端子群 Tlr, Tig, Tibを介してそれぞれ入力される第 1の画像信号における R信号、 G信号、 B信号は、 FIFOメモリ 102R1, 10 2G1, 102B1をそれぞれ介して、セレクタ 104の第 1の選択入力端子群 R—L, G— L , B— Lに入力され、第 2の入力端子群 T2r, T2g, T2bを介してそれぞれ入力される第 2の画像信号における R信号、 G信号、 B信号は、 FIFOメモリ 102Rr, 102Gr, 10 2Brをそれぞれ介して、セレクタ 104の第 2の選択入力端子群 R—R, G— R, B— R に入力される。セレクタ 104は、このようにして入力される第 1および第 2の画像信号における R信号、 G信号、 B信号の中から、 3個の出力端子群 Y1〜Y3のそれぞれから出力すべき色信号を制御信号 S1〜S4に基づき選択する。

[0036] 図 2は、各 FIFOメモリの構成例を示すブロック図であり、この図において、信号 WD ATAinは、副画素単位のシリアル信号として入力端に与えられるデジタル画像信号であり、信号 RDATAinは、副画素単位のシリアル信号として出力端から出力されるデジタル画像信号である。この例では、各 FIFOメモリは、 RAM (Random Access Me mory)である第 1および第 2メモリ 121, 122からなる記憶部 120と、記憶部 120へのデータ書込を制御する書込制御部 124と、記憶部 120からのデータ読出を制御する読出制御部 126とからなり、書込制御部 124と読出制御部 126は、書込と読出との非同期実行が可能な先入れ先出し方式を実現するためのメモリ制御部を構成する。第 1および第 2メモリ 121, 122のそれぞれは、この信号形式変翻が使用される表示装置における 1表示ライン分の副画素単位のシリアル信号に相当する画像データを保持可能な容量を有している。また、書込制御部 124および読出制御部 126には、 1 表示ライン分の画像信号が第 1および第 2の入力端子群 Tlr, Tig, Tib, T2r, T2 g, T2bに与えられる毎にアクティブとなるライトリードリセット信号 WRA—RSTが外部力与えられる。

[0037] 書込制御部 124は、上記動作モード信号 Smに基づき、上記のライトリードリセット信号 WRA—RSTによってリセットされる内部カウンタを使用して書込アドレス信号 W Aを生成すると共に、書込制御信号 WEを生成し、それらの書込アドレス信号 WAおよび書込制御信号 WEを第 1および第 2メモリ 121, 122に与えることにより、記憶部 1 20へのデータ書込を制御する。読出制御部 126は、上記動作モード信号 Smに基づき、上記のライトリードリセット信号 WRA—RSTによってリセットされる内部カウンタを使用して読出アドレス信号 RAを生成すると共に、読出制御信号 REを生成し、それらの読出アドレス信号 RAおよび読出制御信号 REを第 1および第 2メモリ 121, 122に与えることにより、記憶部 120からのデータ読出を制御する。なお、これらの書込アドレス信号 WA,書込制御信号 WE、読出アドレス信号 RA、および読出制御信号 RE については、書込と読出との非同期実行が可能なように、第 1および第 2メモリ 121, 122に対し互いに独立の信号が与えられる。

[0038] 図 3は、このような書込制御部 124および読出制御部 126による第 1および第 2メモリ 121, 122に対する書込および読出の動作を説明するためのタイミングチャートである。書込アドレス信号 WAおよび読出アドレス信号 RAの示すアドレス値は、ライトリ一ドリセット信号 WRA— RSTにより、 1ラインの表示期間すなわち 1水平走査期間（以下「1H期間」ともいう）を周期として順次変化する。一方、書込制御信号 WEは、第 1メモリ 121と第 2メモリ 122とを 1H期間毎に交互に書込状態にすると共に、読出制御信号 REは、第 1メモリ 121と第 2メモリ 122とを 1H期間毎に交互に読出状態とし、かつ、これらの書込制御信号 WEおよび読出制御信号 REは、第 1および第 2メモリ 1 21, 122のうち一方が読出状態のときには他方を書込状態とする。書込制御部 124 および読出制御部 126が、このような書込用および読出用のアドレス信号 WA, RAと書込制御信号 WEおよび読出制御信号 REとを生成することにより、 FIFOメモリにおいて図 3に示すような書込および読出が行われる。

[0039] すなわち、或る 1H期間において 0番目の表示ラインのデータが第 1メモリ 121から読み出され画像信号 RDATA00として出力されているときには、 1番目の表示ラインのデータが第 2メモリ 122に画像信号 WDATA01として書き込まれる。次の 1H期間では、 1番目の表示ラインのデータが第 2メモリ 122から読み出され画像信号 RDAT A01として出力されると共〖こ、 2番目の表示ラインのデータが第 1メモリ 121に画像信号 WDATA02として書き込まれる。更に次の 1H期間では、 2番目の表示ラインのデ一タが第 1メモリ 121から読み出され画像信号 RDATA02として出力されると共に、 3 番目の表示ラインのデータが第 2メモリ 122に画像信号 WDATA03として書き込まれる。このような動作により、 FIFOメモリの入力端に与えられる画像信号 WDATAin の示すデータが或る 1H期間で 1表示ライン分書き込まれると、次の 1H期間において当該 1表示ラインのデータが FIFOメモリから読み出され画像信号 RDATAoutとして出力される。

[0040] なお、後述のように動作モードによって読出速度等を変化させるベぐ上記動作モード信号 Smに基づきアドレス値の変化速度が変わり、また、第 1および第 2メモリ 121 , 122のそれぞれは、それに与えられる書込制御信号 WEが非アクティブのときにはそれに与えられる書込アドレス信号 WAの値は変化せず、それに与えられる読出制御信号 REが非アクティブのときにはそれに与えられる読出アドレス信号 RAの値は変化しない。したがって、図 3に示した動作例では FIFOメモリに対する書込速度と読出速度とは同一であるが、両者が異なるように動作させること（書込と読出との非同期実行)も可能である（ただし平均的には書込速度と読出速度は同一となる)。例えば、後述の横長副画素構成の液晶表示装置では、書込は 1H期間で一定速度で行われるのに対し、読出は、書込速度の 3倍の速度で 1H期間のうちの 1Z3の期間においてのみ行われる（例えば図 18参照）。この場合、書込アドレス信号 WAの生成のためのクロック信号 (ドットクロック信号等）の周波数の 3倍の周波数のクロック信号すなわち 3 倍クロック信号が必要である力このような 3倍クロック信号は、例えば、ドットクロック信号に基づき PLL (Phase-Locked Loop)回路を用いた公知の手法により生成可能である。また、この場合、後述のようにセレクタ 104では 3倍の速度で接続を切り替える必要がある力このための制御信号 S1〜S4は、その 3倍クロック信号に基づいて生成することができる。

[0041] 以下、上記のように構成された本実施形態に係る信号形式変換器の各種液晶表示装置における使用例について説明する。

[0042] < 2.第 1の使用例 >

まず、本実施形態に係る信号形式変換器を縦長副画素構成の DV液晶表示装置に使用した場合を第 1の使用例として説明する。

[0043] < 2. 1 DV液晶表示装置の構成および動作 >

図 4は、第 1の使用例における液晶表示装置 (以下「第 1の液晶表示装置」という）の構成を示すブロック図である。第 1の液晶表示装置は、視点の配置可能な 2つの領域に対して互いに異なる画像を表示することができる表示装置、すなわち、表示画面に向力つて左または右へ傾いた所定の角度から見たときにそれぞれ異なる画像を表示することができる DV (デュアルビュー)液晶表示装置であって、表示制御回路 200 と、データ信号線駆動回路としてのデータドライバ 300と、走査信号線駆動回路としてのゲートドライノく 400と、アクティブマトリクス型の液晶パネル 610とを備えている。以下では、表示画面に向力つて左力も見たときに表示される画像を「左画像」といい、右から見たときに表示される画像を「右画像」 t 、う（他の使用例にお、ても同様)。

[0044] 第 1の液晶表示装置は、外部の所定映像ソース (CPUなど)から、左画像を表示するための画像データ Dvlと、右画像を表示するための画像データ Dv2と、動作のタイミングを制御するための制御信号 TSとを受け取る。なお、この左画像および右画像を液晶パネル 610に表示するための元の画像は、液晶パネル 610の表示列における奇数列または偶数列のみに表示されることにより正しく表示されるよう、水平方向（表示ライン方向）に（半分に)圧縮変形されているものとする。例えば、表示画面が 64 0列 480行で構成される場合、左画像および右画像を表示するための元画像は 320 列 480行で構成される。

[0045] この液晶パネル 610は、上記画像データ Dvl, Dv2の表す画像における水平走査線数 Mに等ヽ本数の走査信号線 Lgと、それら M本の走査信号線 Lgのそれぞれと交差する N = 3 X 2n本のデータ信号線 Lsと、それら M本の走査信号線 Lgと N本（3 X 2n本）のデータ信号線 Lsとの交差点にそれぞれ対応して設けられた M X 3 X 2n 個の副画素形成部 p_s (l, l)〜p_s (M, 3 X 2n)とを含む。また、この液晶パネル 610 は、各副画素形成部 Ps (l, l)〜Ps (M, 3 X 2n)に含まれる画素電極に共通的に設けられかつ液晶層を挟んで各画素電極と対向するように配置された共通電極を備えている。

[0046] 液晶パネル 610における M X 3 X 2n個の副画素形成部 Ps (l, l)〜Ps (M, 3 X 2 n)は、図 4に示すように、走査信号線 Lgの延びる方向すなわち行方向に隣接する R 副画素と G副画素と B副画素の 3つの副画素形成部を単位としてマトリクス状に配置されており、当該 3つの副画素形成部により、この液晶パネル 610によって表示すベきカラー画像の各画素、すなわち上記画像データ Dvlの表す左画像および上記画像データ Dv2の表す右画像の各画素を形成する（以下、表示すべき画像の 1画素に対応する 3つの副画素形成部を「画素形成部」といい、符号" Pix"で示す)。なお、図 4において、各副画素形成部 Ps (i, j)に付されている" R""G""B"の各符号は、当該副画素形成部 Ps (i, j)により表示される色が「赤」「緑」「青」のいずれであるかを示すものである。

[0047] 表示制御回路 200は、外部から上記画像データ Dvl, Dv2とタイミング制御信号 T Sとを受け取り、上記画像データ Dvl, Dv2に相当する画像信号を画素単位でデジタル画像信号 DVとして出力すると共に、液晶パネル 610に画像を表示するタイミングを制御するためのデータ用スタートパルス信号 DSP、データ用クロック信号 DCK、ラッチストローブ信号 LS、ゲート用スタートパルス信号 GSP、およびゲート用クロック信号 GCKとを含む各種信号を出力する。この表示制御回路 200は、図 1に示した本実施形態に係る信号形式変 lOOを備えており、外部力送られる上記画像データ Dvl, Dv2を示す 2系統の画素単位のシリアル信号力この信号形式変換器 100 によって 1系統の上記デジタル画像信号 DVに変換されて出力される。

[0048] このようにして、表示制御回路 200によって生成される信号のうち、デジタル画像信号 DV、データ用スタートパルス信号 DSP、データ用クロック信号 DCK、およびラッチストローブ信号 LSはデータドライバ 300に与えられ、ゲート用スタートパルス信号 GS P、ゲート用クロック信号 GCKはゲートドライバ 400に与えられる。また、表示制御回路 200は、上記クロック信号等に基づき、液晶パネル 610の交流化駆動のための極性切替制御信号を生成し、これをデータドライバ 300および図示されな、共通電極駆動回路に供給する。なお、この極性切替信号とそれに基づく交流化駆動は、本発明に直接的には関係しないので、以下ではそれらの説明を省略する。

[0049] データドライバ 300は、デジタル画像信号 DV、データ用クロック信号 DCK、データ用スタートパルス信号 DSP、およびラッチストローブ信号 LS等に基づき、液晶パネル 610を駆動するためのアナログ電圧をデータ信号 Dl, D2, · ··, DNとして生成し、これらを液晶パネル 610における N本 (3 X 2n本）のデータ信号線 Lsにそれぞれ印加する。

[0050] ゲートドライノく 400は、ゲート用クロック信号 GCKおよびゲート用スタートパルス信号 GSPに基づき、液晶パネル 610における走査信号線を 1水平走査期間ずつ順に選択するために各走査信号線に印加すべき走査信号 Gl, G2, G3, · ··, GMを生成し、全走査信号線のそれぞれを順に選択するためのアクティブな走査信号の各走査信号線への印加を 1垂直走査期間を周期として繰り返す。

[0051] 上記のようにして液晶パネル 610では、デジタル画像信号 DVに基づくデータ信号 D 1〜DNがデータ信号線 Lsに印加され、走査信号 G 1〜GMが走査信号線 Lgに印カロされる。また、共通電極には、共通電極駆動回路 (不図示）によって共通電圧信号が印加される。これにより、液晶パネル 610は、その液晶層にデジタル画像信号 DV に応じた電圧を印加されることで光の透過率を変化させ、外部の映像ソース力受け取った画像データ Dvl, Dv2の表す左画像および右画像を表示する。これらの画像は表示画面を見る角度に応じて一方がはっきりと明るく見え、他方が暗く見えまたは全く見えなくなる。次に、このように異なる視点（2人の使用者）に対して異なる画像を表示する液晶パネル 610の詳細について説明する。

[0052] < 2. 2 液晶パネル >

液晶パネル 610は、データドライバ 300に接続される N本（3 X 2n本）のデータ信号線 Lsと、ゲートドライバ 400に接続される M本の走査信号線 Lgとを備え、当該 3 X 2n 本のデータ信号線 Lsと当該 M本の走査信号線 Lgとは、各データ信号線 Lsと各走査信号線 Lgとが交差するように格子状に配設されている。そして、当該 3 X 2n本のデータ信号線 Lsと当該 M本の走査信号線 Lgとの交差点に対応して M X 3 X 2n個の副画素形成部 Ps (l, l)〜Ps (M, 3 X 2n)がそれぞれ設けられている。

[0053] 既述のように、液晶パネル 610によって表示すべきカラー画像の各画素、すなわち上記画像データ Dvl, Dv2の表す左画像および右画像の各画素は、行方向に隣接する R副画素と G副画素と B副画素の 3つの副画素形成部からなる画素形成部 Pixによって形成され、液晶パネル 610における M X 3 X 2n個の副画素形成部 Ps (l, 1) 〜Ps (M, 3 X 2n)は、これら 3つの副画素形成部を単位としてマトリクス状に配置されている（図 4参照）。図 5は、このような液晶パネル 610における 1つの副画素形成部 Ps (i, j)の等価回路を示す回路図である (i= l, 2, · ··, M ;j = l, 2, · ··, 3 X 2n)。

[0054] 各副画素形成部 Ps (i, j)は、図 5に示すように、対応する交差点を通過するデータ信号線 Lsにソース端子が接続されるとともに、対応する交差点を通過する走査信号線 Lgにゲート端子が接続された薄膜トランジスタ (Thin Film Transistor) (以下「TFT 」と略記する） 10と、その TFT10のドレイン端子に接続された画素電極 Epと、上記 M X 3 X 2n個の副画素形成部 Ps (l, l)〜Ps (M, 3 X 2n)に共通的に設けられた共通電極（「対向電極」ともいう） Ecと、上記 M X 3 X 2n個の副画素形成部 Ps (l, 1)〜 Ps (M, 3 X 2n)に共通的に設けられ画素電極 Epと共通電極 Ecとの間に挟持された液晶層とからなる。なお、上記信号線、 TFT、およびそれに接続された画素電極 Ep を含む基板を TFT基板と!/、、、上記共通電極 Ecおよび図示されな!、カラーフィルタや各種光学補償フィルム (偏光板等)を含む基板を CF基板という。そして、画素電極 Epと共通電極 Ecとそれらの間に挟持された液晶層とにより形成される液晶容量 Clc 力副画素データに相当する電圧を保持するための画素容量を構成する。なお、通常、画素容量に確実に電圧を保持すベぐ液晶容量 Clcに並列に補助容量が設けられるが、補助容量は本発明には直接に関係しないのでその説明および図示を省略する。

[0055] 上記構成からわかるように、いずれかの走査信号線 Lgに印加される走査信号 Giがアクティブになると、その走査信号線 Lgが選択されて、その走査信号線 Lgに接続される（各副画素形成部 Ps (i, j)の) TFT10が導通状態となり、その TFT10に接続される画素電極 Epには、データ信号 Djがデータ信号線 Lsを介して印加される (j = 1〜 3 X 2n)。これにより、その印加されたデータ信号 Djの電圧（共通電極 Ecの電位を基準とする電圧）力その画素電極 Epを含む副画素形成部 Ps (i, j)に副画素データとして書き込まれる。

[0056] 図 6は、上記のような液晶パネル 610の構造を模式的に示す断面図である。液晶パネル 610は、 1対の透明の絶縁性基板である TFT基板 66および CF基板 56と、それら TFT基板 66と CF基板 56との間に挟持された液晶層 60とを備え、 TFT基板 66の後方（図 6における下方）に配置されるバックライトからの光の透過率を上記画像データ Dvl, Dv2に応じて変化させることにより、視点（アイポイント）が配置されるべき前方（図 6における上方）に対して、上記画像データ Dvl, Dv2の表す画像を表示する [0057] 液晶パネル 610における TFT基板 66および CF基板 56の外面（液晶層 60の配置される側の反対側の主面）には偏光板 68, 55がそれぞれ貼付されている。 TFT基板 66の内面 (液晶層 60の配置される側の主面）には、上記のデータ信号線 Lsおよび走査信号線 Lgと各副画素形成部 Ps (l, l)〜Ps (M, 3 X 2n)の TFT10および画素電極 Epとを含む TFT回路部 64が形成され、 CF基板 56の内面には、 R副画素、 G副画素および B副画素の図 4に示す配置に対応するように構成されたカラーフィルタ 58が形成され、そのカラーフィルタ 58を覆うように透明の共通電極 59が形成されている。これに加えて本実施形態では、 CF基板 56の外側に透明の視差バリア基板 52が配置され、この視差バリア基板 52の内面には、視差バリア 54bを含む視差バリァ層 54が遮光性の金属または榭脂等によって形成されている。この視差バリア層 54 は、スリット 54sを有しており、ノックライトから TFT基板 66、液晶層 60および CF基板 56等を通過して前方に向かう光を選択的に遮断することで、 TFT回路部 64、液晶層 60およびカラーフィルタ 58等によって実現される上記副画素形成部 Ps (1, 1)〜P s (M, 3 X 2n)により形成される画像に対して視差を生じさせる。すなわち、この視差ノリア層 54は、少なくとも 2つの視点に対して異なる画像が表示されるように、上記副画素形成部 Ps (1, 1)〜Ps (M, 3 X 2n)により形成される画像に視差を生じさせる視差生成部として機能する。

[0058] 図 7は、上記のような液晶パネル 610の構成を模式的に示しており、 07 (A)は、デユアルビユ一表示（以下「DV表示」と略記する）のための構成を示す平面図であり、図 7 (B)は、 DV表示のための構成を示す断面図であって、図 7 (A)の Y—Y線における断面図に相当する。以下、図 7 (A) (B)を参照して、第 1の液晶表示装置において DV表示を実現するための構成および作用を説明する。なお以下では、 TFT回路部 64、液晶層 60およびカラーフィルタ 58等によって実現される上記副画素形成部 P s (l, l)〜Ps (M, N)のそれぞれを区別せずに言及する場合には、参照符号" 70" で示すものとし、副画素形成部を単に「副画素」ともいう。また、各副画素 70に付された符号" Xy" (X=R, G, B; y=l, r)は、その副画素 70が R副画素、 G副画素、 B副画素のいずれである力、および、画像データ Dvlの表す左画像と画像データ Dvlの表す右画像の、ずれの画像を形成するための副画素であるかを示してヽる。すなわち、例えば" Rl"の付された副画素 70は、左画像を形成するための R副画素であり、 " Gr"の付された副画素 70は、右画像を形成するための G副画素である。なお以下では、符号" Xy"の付された副画素 70を「副画素 Xy」と呼ぶ。

[0059] 図 7 (A)および図 7 (B)に示すように、各副画素 70は、その長手方向が列方向（データ信号線 Lsの延びる方向）となるように配置されており、上記副画素形成部 Ps (l, 1)〜Ps (M, 3 X 2n)にお、て、各列を構成する副画素 70は左画像または右画像のいずれか一方を形成するための副画素のみからなる。そして、左画像を形成するための副画素のみからなる列と、右画像を形成するための副画素のみ力なる列とが、交互に配置されている。視差バリア層 54は、スリット 54sが列方向（データ信号線 Ls の延びる方向）に延び、かつ、副画素 70の 2列毎に 1つのスリット 54sが形成されると共に、右画像を形成するための副画素 Xrの右側部分および左画像を形成するための副画素 XIの左側部分力スリット 54sによって部分的に露出するように構成されている。

[0060] 視差バリア層 54を上記のような構成とし、スリット 54sの幅 wlおよび視差バリア 54b と副画素 70との間隔 dlを適切に設定することにより、図 7 (B)に示すように、表示画面に向力つて左側の所定領域 DLからは、 XI副画素 (X=R、 G、 B)から形成される左画像のみが見え、表示画面に向力つて右側の所定領域 DRからは、 Xr副画素 (X =R、 G、 B)から形成される右画像のみが見えるようになる。すなわち、視点の配置可能な第 1の所定領域 DLに対しては画像データ Dvlの表す左画像のみが表示され、視点の配置可能な第 2の所定領域 DRに対しては画像データ Dv2の表す右画像のみが表示される。なお、視差バリア 54bと副画素 70との間隔 dlは、図 6に示すカラーフィルタ 58と視差バリア 54bとの距離に相当する。

[0061] < 2. 3 表示データの入力形式 >

図 8 (A)および図 8 (B)は、外部の映像ソース力もの画像データ Dvl, Dv2を表す信号として信号形式変 100に与えられる 2系統のデジタル画像信号の表す入力データのフォーマットを示している。図 4に示した第 1の液晶表示装置では、図 8 (A) に示すよう〖こ、左画像データ DaLと右画像データ DaRとが画像データ Dvl, Dv2として同時に表示制御回路 200に供給され、画像データ Dvlの表す左画像の信号であるデジタル画像信号 DV1 (第 1の画像信号）と画像データ Dv2の表す右画像の信号であるデジタル画像信号 DV2 (第 2の画像信号）とが同時に信号形式変 100〖こ入力される（以下、この入力形式を「DV2系統同時入力形式」または「2系統同時入力形式」という）。

[0062] これに対し、図 8 (B)に示すように、左画像データ DaLと右画像データ DaRとを行方向（水平方向）に並べた形式の画像データ（以下「結合画像データ」という）を想定し、この結合画像データの表す画像の信号が表示制御回路 200および信号形式変翻100に入力されるという形式も考えられる（以下、この入力形式を「DV表示マツビング入力形式」または「2系統交互入力形式」という）。この結合画像データは、 m行 3 X 2n列のマトリクス形式に配列された 2 X 3 X m X n個の副画素データからなる画像データであって（M=m, N = 3 X 2n)、各行の前半は左画像を表す副画素データからなり後半は右画像を表す副画素データ力もなる。

[0063] < 2. 4 データドライバの構成 >

図 9は、第 1の液晶表示装置のデータドライバ 300の構成を示すブロック図である。このデータドライバ 300は、縦長副画素構成の通常の SV液晶表示装置で使用されるデータドライバすなわち従来のデータドライバと同様の構成を有し、表示制御回路 200からデジタル画像信号 DVを画素単位のシリアル信号として受け取り、 1ライン表示期間に対応する所定期間毎 (通常は 1H期間毎）にパラレル信号に変換する 3個のラインメモリ 304R, 304G, 304Bと、ラッチ回路 306と、 D/ A変換回路 310と、出力バッファ 312とを備えている。このデジタルドライバ 300が通常の SV液晶表示装置において使用される場合には、デジタル画像信号 DVは、 R信号と G信号と B信号とからなり、 R信号はラインメモリ 304Rに、 G信号はラインメモリ 304Gに、 B信号はラインメモリ 304Bにそれぞれ入力される。

[0064] 本実施形態では、表示制御回路 200内の信号形式変換器 100の出力端子群 Y1, Y2, Y3から出力される信号 Ylout, Y2out, Y3outが、ラインメモリ 304R, 304G, 304Bにそれぞれ入力される。各ラインメモリ 304X(X=R, G, B)は、それに入力される画像信号 (R信号と G信号と B信号のうちいずれかの色信号)を、表示制御回路 2 00からのデータ用スタートパルス信号 DSP、データ用クロック信号 DCKに基づき順次取り込んで保持すると共に、 1表示ライン分だけ取り込まれる毎に保持されている信号をパラレル信号に変換して出力する。ラッチ回路 306には、上記所定期間毎 (通常は 1H期間毎）にアクティブとなるラッチストローブ信号 LSが表示制御回路 200から与えられ、当該ラッチ回路 306は、上記ラインメモリ 304R, 304G, 304Bに 1表示ライン分の信号が取り込まれる毎に、ラッチストローブ信号 LSにより、当該 1表示ライン分のデジタル画像をパラレル信号として同時に読み込んで上記所定期間だけ保持する。ラッチ回路 306に保持されている 1表示ライン分のデジタル画像信号 dl〜dN は、当該ラッチ回路 306から出力され、 DZA変換回路 310でアナログ電圧に変換され、その後、出カノッファ 312を介してデータ信号 D1〜DNとして出力される。このようにしてデータドライバ 300から出力されるデータ信号 D1〜DNは、液晶パネル 610 における N本（3 X 2n本)のデータ信号線 Lsにそれぞれ印加される。

[0065] < 2. 5 信号形式変換器の動作例 1 >

次に、図 10および図 11を図 1および図 9と共に参照しつつ、上記第 1の使用例において 2系統同時入力形式で入力データが与えられる場合の信号形式変換器 100 の動作を本実施形態における動作例 1として説明する。なお、図 11のタイミングチヤートにおいて、左画像を形成する X行目 y列目の R副画素、 G副画素、 B副画素の画素値をそれぞれ記号" xRy_L", "xGy_L", "xBy_L "で示し、右画像を形成する X行目 y列目の Rgii画素、 G副画素、 B副画素の画素値をそれぞれ記号" xRy— R", ' xGy― R", "xBy― R，，で示す、 x= l〜m、 y= l〜n)で示す (x= l〜m、 y= l〜n) (以下で言及する他のタイミングチャートにお!/、ても同様)。

[0066] 2系統同時入力形式の場合、左画像および右画像を表す 2系統のデジタル画像信号 DV1, DV2が、図 11 (A)に示すデジタル画像信号 R_Lin, G_Lin, B_Lin, R— Rin, G— Rin, B— Rinとして、信号形式変 100の入力端子群 Tlr, Tig, Tib, T2r, T2g, T2bを介してシリアルに入力される（以下、信号形式変換器 100に与えられるこのようなデジタル画像信号を「入力画像信号」という）。この場合、信号形式変翻 100内において、切替制御部 106は、動作モード信号 Smに基づき、図 11 (C)に示すような制御信号 S1〜S4を生成し、セレクタ 104に与える。

[0067] なお、図 11 (A)は、表示すべき画像 (左画像および右画像)の 3行目に相当するデジタル画像信号が信号形式変換器 100の入力端子群 Tlr, Tig, Tib, T2r, T2g , T2bに与えられた時点の入力画像信号 R— Lin, G— Lin, B— Lin, R— Rin, G_ Rin, B— Rinを示しており、この時点では、 FIFOメモリ 102R1, 102G1, 102B1, 10 2Rr, 102Gr, 102Brから、表示すべき画像の 2行目に相当するデジタル画像信号が読み出される（図 11 (B) )。

[0068] この動作例 1では、各 FIFOメモリ 102Xy(X=R, G, B ;y=l, r)内の書込制御部 1 24および読出制御部 126は、動作モード信号 Smに基づき、記憶部 120への書込および記憶部 120からの読出が常に可能となるように書込制御信号 WEおよび読出制御信号 REを生成する（図 2)。この場合、既述のように、記憶部 120を構成する第 1および第 2メモリ 121, 122のうち一方が書込状態のときには他方は読出状態となる（図 3)。また、書込制御部 124および読出制御部 126は、入力画像信号 R— Lin, G_L in, B— Lin, R— Rin, G— Rin, B— Rinの入力速度に等しい速度で記憶部 120への書込および記憶部 120からの読出が行われるように、書込アドレス信号 WAおよび読出アドレス信号 RAを生成する。

[0069] このような各 FIFOメモリ 102Xy(X=R, G, B ;y=l, r)の動作により、各 FIFOメモリ 102Xyを経てセレクタ 104の選択入力端子群 R— L, G— L, B— L, R— R, G— R , B—Rに与えられる信号は、図 11 (B)に示すような信号となる（以下では、各選択入力端子群の名称とそれに与えられる信号の名称とを便宜上同一とする)。

[0070] セレクタ 104は、 011 (C)に示すような制御信号 S1〜S4に基づき、 6個の選択入力端子群 R— L, G— L, B— L, R— R, G— R, B— Rと 3個の出力端子群 Y1〜Y3との間の接続を図 10の真理値表に示すように切り換えることにより、出力端子群 Yl〜 Υ3から出力すべき画素単位の出力信号を切り換える。これにより、図 11 (D)に示すように、左画像を示す信号 X— Lと右画像を示す信号 X— Rとが (X=R, G, B)、図 4 および図 7に示す副画素構成に応じた順序で出力端子群 Y1〜Y3を介して時分割的に出力される。したがって、信号形式変 lOOからは、各 FIFOメモリ 102Xy(X =R, G, B ;y=l, r)からの読出速度の 2倍の速度で信号 Ylout, Y2out, Y3outが出力される。

[0071] このようにして表示制御回路 200内の信号形式変換器 100から出力される信号 Y1 out, Y2out, Y3outは、デジタル画像信号 DVとしてデータドライバ 300に与えられる。既述のように、データドライバ 300は図 9に示すように構成されているので、データドライバ 300内のラッチ回路 306からは、図 11 (E)に示すラッチストローブ信号 LSに基づき、図 11 (F)に示すデジタル画像信号 (以下「内部画像信号」という） dl, d2, · ··, dNが出力される。そして出力バッファ 312からは、これらの内部画像信号 dl〜d Nに応じたデータ信号 D1〜DNが出力される。図 7と図 11 (F)とを比較すればわ力るように、これらのデータ信号 D1〜DNは、第 1の液晶表示装置における縦長副画素構成の DV液晶パネルに応じた駆動信号となっている。

[0072] 以上のように本実施形態に係る信号形式変換器によれば、 2系統同時入力形式の画像データの信号形式を変換して、データドライバに供給すべき画像信号を生成することにより、縦長画素構成の DV液晶パネルを従来構成のデータドライバによって適切に駆動することができる。

[0073] < 2. 6 信号形式変換器の動作例 2 >

次に、図 12を図 1、図 9および図 10と共に参照しつつ、上記第 1の使用例において 2系統交互入力形式 (DV表示マッピング入力形式)で入力データが与えられる場合の信号形式変翻 100の動作を本実施形態における動作例 2として説明する。

[0074] 2系統交互入力形式の場合、図 8 (B)に示すように左画像データ DaLと右画像データ DaRとを行方向に並べた形式の結合画像データに対応する 1系統のデジタル画像信号 DVが、第 1の入力端子群 Tlr, Tig, Tibと第 2の入力端子群 T2r, T2g, T2bとに交互に与えられ、副画素単位の 3つのシリアル信号として信号形式変 00に入力される。このとき、図 12 (A)に示すように、各水平走査期間の前半では、左画像を表すデジタル画像信号 xRy— L, xGy_L, xBy— L (x= l〜m、 y= l〜n) がデジタル画像信号 R— Lin, G— Lin, B— Linとして第 1の入力端子群 Tlr, Tig, Tibを介して入力され、各水平走査期間の後半では、右画像を表すデジタル画像信号 xRy— R, xGy_R, xBy— R(x= l〜m、 y= l〜n)がデジタル画像信号 R— Rin , G— Rin, B— Rinとして第 2の入力端子群 T2r, T2g, T2bを介して入力される。なお、図 12 (A)において、 "X"は出力される信号が不定または無効であることを示して V、る（他の図に示すタイミングチャートにお、ても同様)。 [0075] この動作例 2では、信号形式変換器 100内において、切替制御部 106は、動作モード信号 Smに基づき、図 12 (E)に示すような制御信号 S1〜S4を生成し、セレクタ 1 04に与える。各？ 0メモリ102 ( =!^, G, B;y=l, r)内において、書込制御部 124および読出制御部 126は、動作モード信号 Smに基づき、次のような書込制御信号 WEおよび読出制御信号 REをそれぞれ生成する。すなわち、左画像を表すデジタル画像信号 xRy— L, xGy_L, xBy— L (x= l〜m、 y= l〜n)が入力される FI FOメモリ 102R1, 120G1, 102B1で ίま、書込 ff¾御咅 124ίま図 12 (B)に示すような書込制御信号 WE— Lを、読出制御部 126は図 12 (C)に示すような読出制御信号 RE _Lをそれぞれ生成し、右画像を表すデジタル画像信号 xRy_R, xGy_R, xBy_ R (x= l〜m、y= l〜n)が入力される FIFOメモリ 102Rr, 120Gr, 102Brでは、書込制御部 124は図 12 (B)に示すような書込制御信号 WE— Rを、読出制御部 126は図 12 (C)に示すような読出制御信号 RE—Rをそれぞれ生成する。

[0076] ここで、書込制御信号 WE— L, WE— Rが" 1"のときには、その書込制御信号 WE — L, WE— Rの入力される記憶部 120が書込可能状態となり、書込制御信号 WE— L, WE— Rが" 0"のときには、その書込制御信号 WE— L, WE— Rの入力される記憶部 120が書込不能状態となるものとする。また、読出制御信号 RE— L, RE— Rが" 1"のときには、その読出制御信号 RE— L, RE—Rの入力される記憶部 120が読出可能状態となり、読出制御信号 RE— L, RE— R力 '0"のときには、その読出制御信号 RE— L, RE—Rの入力される記憶部 120が読出不能状態となるものとする（他の図に示すタイミングチャートにおヽても同様)。

[0077] なお、各 FIFOメモリ 102Xy(X=R, G, B;y=l, r)における書込制御部 124および読出制御部 126は、入力画像信号 R— Lin, G— Lin, B— Lin, R— Rin, G— Rin , B— Rinの入力速度に等しい速度で記憶部 120への書込が行われ、当該入力速度の 1Z2の速度で記憶部 120からの読出が行われるように、書込アドレス信号 WAおよび読出アドレス信号 RAを生成する。

[0078] 上記の書込制御信号 WE— L, WE— Rにより、 FIFOメモリ 102R1, 102G1, 102B1 は、各水平走査期間の前半に第 1の入力端子群 Tlr, Tig, Tibを介して入力されるデジタル画像信号すなわち左画像データ DaLの 1表示ライン分の画像信号を取り込んで保持し、 FIFOメモリ 102Rr, 102Gr, 102Brは、各水平走査期間の後半に第 2の入力端子群 T2r, T2g, T2bを介して入力されるデジタル画像信号すなわち右画像の 1表示ライン分の画像信号を取り込んで保持する。また、上記の読出制御信号 RE— L, RE— R〖こより、各水平走査期間において、図 12 (D)〖こ示すよう〖こ、 FIF Oメモリ 102R1, 102G1, 102B1, 102Rr, 102Gr, 102Br力らは同じタイミング力つ同じ速度 (上記入力速度の 1Z2の速度)で、表示すべき画像の 1表示ライン分のデジタル画像信号が読み出される。

[0079] なお、図 12 (A)は、表示すべき画像の 3行目に相当するデジタル画像信号が入力端子群 Tlr, Tig, Tib, T2r, T2g, T2bに与えられた時点の入力画像信号 R— Li n, G— Lin, B— Lin, R— Rin, G— Rin, B— Rinを示しており、この時点では、 FIF Oメモリ 102R1, 102G1, 102B1, 102Rr, 102Gr, 102Br力ら、表示すべき画像の 2 行目に相当するデジタル画像信号が読み出される。

[0080] ここで、図 12 (D)を図 11 (B)と比較すればわ力るように、動作例 2においても、動作例 1と同一の画像信号が FIFOメモリ 102R1, 102G1, 102B1, 102Rr, 102Gr, 10 2Br力読み出されてセレクタ 104に入力される。また、図 12 (E)を図 11 (C)と比較すればわ力るように、動作例 2においても、動作例 1と同一の制御信号 S1〜S4がセレクタ 104に入力される。したがって、信号形式変 lOOからは、動作例 1と同様のデジタル画像信号 DV (信号 Ylout, Y2out, Y3out)が出力され、データドライバ 3 00に入力される。よって、動作例 2においても、従来構成のデータドライバ 300から出力されるデータ信号 D1〜DNは、第 1の液晶表示装置における縦長副画素構成の DV液晶パネルに応じた駆動信号となっている。

[0081] 以上のように本実施形態に係る信号形式変換器によれば、 2系統交互入力形式（ DV表示マッピング入力形式)の画像データの信号形式を変換して、データドライバに供給すべき画像信号を生成することにより、縦長画素構成の DV液晶パネルを従来構成のデータドライバによって適切に駆動することができる。

[0082] < 3.第 2の使用例 >

次に、本実施形態に係る信号形式変換器を縦長副画素構成の SV液晶表示装置に使用した場合を第 2の使用例として説明する。このような SV液晶表示装置は、周知であり、また、外部力送られる画像データが 1系統のみである点や、図 6に示すような視差バリア層 54からなる視差生成部を備えていない点を除けば、縦長副画素構成の DV液晶表示装置である第 1の液晶表示装置（図 4)と構成において実質的に同一である。したがって、この SV液晶表示装置についての詳しい説明は省略し、同一または対応する部分には同一の参照符号を付すものとする。

[0083] < 3. 1 信号形式変換器の動作例 3 >

以下、図 13を図 1、図 9および図 10と共に参照しつつ、第 2の使用例における信号形式変翻100の動作を本実施形態における動作例 3として説明する。第 2の使用例では信号形式変翻100が SV液晶表示装置にぉ、て使用されるので、表示すべき画像を表す入力画像信号が信号形式変換器 100の第 1の入力端子群 Tlr, T1 g, Tibと第 2の入力端子群 T2r, T2g, T2bのいずれか一方に与えられる（以下、 S V表示装置におけるこのような入力形式を「ノーマル入力形式」という）。以下では、入力画像信号が第 1の入力端子群 Tlr, Tig, Tibに与えられるものとして説明を進める。

[0084] この動作例 3では、表示すべき画像を表す 1系統のデジタル画像信号 DVが、図 13

(A)に示すデジタル画像信号 R_Lin, G_Lin, B_Linとして、信号形式変翻 1 00の第 1の入力端子群 Tlr, Tig, Tibを介してシリアルに入力される。この場合、信号形式変翻 100内において、切替制御部 106は、動作モード信号 Smに基づき、図 13 (C)に示すように制御信号 S4の値を" 1"に固定する（他の制御信号 S1〜S3 の値は任意)。

[0085] なお、図 13 (A)は、表示すべき画像の 3行目に相当するデジタル画像信号が信号形式変翻 100の第 1の入力端子群 Tlr, Tig, Tibに与えられた時点の入力画像信号 R— Lin, G— Lin, B— Lin, R— Rin, G— Rin, B— Rinを示しており、この時点では、 FIFOメモリ 102R1, 102G1, 102B1力ら、表示すべき画像の 2行目に相当するデジタル画像信号が読み出される（図 13 (B)参照)。

[0086] この動作例 3では、少なくとも第 1の入力端子群 Tlr, Tig, Tibに接続される FIF Oメモリ 102R1, 102G1, 102B1については、書込制御部 124および読出制御部 12 6は、動作モード信号 Smに基づき、記憶部 120への書込および記憶部 120からの読出が常に可能となるように書込制御信号 WEおよび読出制御信号 REを生成する（図 2)。また、書込制御部 124および読出制御部 126は、入力画像信号 R_Lin, G —Lin, B— Linの入力速度に等 U、速度で記憶部 120への書込および記憶部 120 力もの読出が行われるように、書込アドレス信号 WAおよび読出アドレス信号 RAを生成する。

[0087] このような FIFOメモリ 102R1, 102G1, 102B1の動作により、これらの FIFOメモリを経てセレクタ 104の第 1の選択入力端子群 R—L, G— L, B—Lに与えられる信号は、図 13 (B)に示すような信号となる。セレクタ 104は、制御信号 S4 = "l"であるので、第 1の選択入力端子群 R— L, G— L, B—Lに与えられる信号は、図 13 (D)に示すように、そのまま、出力端子群 Yl, Y2, Y3を介して、副画素単位のシリアル信号 Y1 out, Y2out, Y3outからなるデジタル画像信号 DVとして出力される（図 10参照）。なお、図 10の真理値表において" X"はドントケア（don't care)を示している。

[0088] このようにして表示制御回路 200内の信号形式変換器 100から出力されるデジタル画像信号 DVは、データドライバ 300に入力される。既述のように、データドライバ 3 00は図 9に示すように構成されているので、データドライバ 300内のラッチ回路 306 力らは、図 13 (E)に示すラッチストローブ信号 LSに基づき、図 13 (F)に示すデジタル画像信号（内部画像信号) dl, d2, · ··, dNが出力される。そして出力バッファ 312 力もは、これらの内部画像信号 dl〜dNに応じたデータ信号 D1〜DNが出力される。図 13 (F)からわ力るように、これらのデータ信号 D1〜DNは、 SV液晶表示装置における縦長副画素構成の液晶パネルに応じた駆動信号となっている。

[0089] 以上のように本実施形態に係る信号形式変換器を SV液晶表示装置に使用した場合においても、縦長画素構成の液晶パネルを従来構成のデータドライバによって適切に駆動することができる。

[0090] <4.第 3の使用例 >

次に、本実施形態に係る信号形式変換器を横長副画素構成の DV液晶表示装置に使用した場合を第 3の使用例として説明する。

[0091] <4. 1 DV液晶表示装置の構成および動作 >

図 14は、第 3の使用例における液晶表示装置 (以下「第 2の液晶表示装置」という）の構成を示すブロック図である。第 2の液晶表示装置は、第 1の液晶表示装置と同様、 DV液晶表示装置であって、表示制御回路 200と、データ信号線駆動回路としてのデータドライバ 300と、走査信号線駆動回路としてのゲートドライバ 400と、アクティブマトリクス型の液晶パネル 620とを備えている。この第 2の液晶表示装置は、液晶パネル 620以外については、第 1の液晶表示装置と基本的に同様の構成であるので、以下では、同一または対応する部分に同一の参照符号を付して適宜説明を省略する。

[0092] 第 2の液晶表示装置は、外部の所定映像ソースから、左画像を表示するための画像データ Dvlと、右画像を表示するための画像データ Dv2と、動作のタイミングを制御するための制御信号 TSとを受け取る。

[0093] 液晶パネル 620は、上記画像データ Dvl, Dv2の表す画像における水平走査線数 mの 3倍の本数（3m本）の走査信号線 Lgと、それら 3m本の走査信号線 Lgのそれぞれと交差する 2n本のデータ信号線 Lsと、それら 3m本の走査信号線 Lgと 2n本のデータ信号線 Lsとの交差点にそれぞれ対応して設けられた 3m X 2n個の副画素形成部 Ps (l, l)〜Ps (3m, 2n)とを含む。また、この液晶パネル 620は、各副画素形成部 Ps (l, l)〜Ps (3m, 2n)に含まれる画素電極に共通的に設けられかつ液晶層を挟んで各画素電極と対向するように配置された共通電極を備えて！/、る。

[0094] 液晶パネル 620における 3m X 2n個の副画素形成部 Ps (l, l)〜Ps (3m, 2n)は、図 14に示すように、データ信号線 Lsの延びる方向すなわち列方向に隣接する R副画素と G副画素と B副画素の 3つの副画素形成部を単位としてマトリクス状に配置されており、当該 3つの副画素形成部により、この液晶パネル 620によって表示すべきカラー画像の各画素、すなわち上記画像データ Dvlの表す左画像および上記画像データ Dv2の表す右画像の各画素を形成する（第 1の液晶表示装置と同様、表示すべき画像の 1画素に対応する 3つの副画素形成部を「画素形成部」 t 、、符号 "Pix "で示す)。したがって、 1つの表示ラインにつき 3本の走査信号線が対応する。

[0095] 表示制御回路 200は、外部から送られる上記画像データ Dvl, Dv2とタイミング制御信号 TSとを受け取り、上記画像データ Dvl, Dv2に相当する画像信号を画素単位でデジタル画像信号 DVとして出力すると共に、液晶パネル 620に画像を表示するタイミングを制御するためのデータ用スタートパルス信号 DSP、データ用クロック信号 DCK、ラッチストローブ信号 LS、ゲート用スタートパルス信号 GSP、およびゲート用クロック信号 GCKとを含む各種信号を出力する。この表示制御回路 200は、図 1 に示した本実施形態に係る信号形式変換器 100を備えており、外部から送られる上記画像データ Dvl, Dv2を示す 2系統の画素単位のシリアル信号力この信号形式変 lOOによって 1系統の上記デジタル画像信号 DVに変換されて出力される。

[0096] このようにして、表示制御回路 200によって生成される信号のうち、デジタル画像信号 DV、データ用スタートパルス信号 DSP、データ用クロック信号 DCK、およびラッチストローブ信号 LSはデータドライバ 300に与えられ、ゲート用スタートパルス信号 GS P、ゲート用クロック信号 GCKはゲートドライノく 400に与えられる。

[0097] データドライバ 300は、デジタル画像信号 DV、データ用クロック信号 DCK、データ用スタートパルス信号 DSP、およびラッチストローブ信号 LS等に基づき、液晶パネル 620を駆動するためのアナログ電圧をデータ信号 D (l) , D (2) , · ··, D (2n)として生成し、これらを液晶パネル 620における 2n本のデータ信号線 Lsにそれぞれ印加する

[0098] ゲートドライノく 400は、ゲート用クロック信号 GCKおよびゲート用スタートパルス信号 GSPに基づき、液晶パネル 620における走査信号線を 1Z3水平走査期間ずつ順に選択するために各走査信号線に印加すべき走査信号 G (l) , G (2) , G (3) ,… , G (3m)を生成し、全走査信号線のそれぞれを順に選択するためのアクティブな走查信号の各走査信号線への印加を 1垂直走査期間を周期として繰り返す。

[0099] 上記のようにして液晶パネル 620では、デジタル画像信号 DVに基づくデータ信号 D (1)〜D (2n)がデータ信号線 Lsに印加され、走査信号 G (1)〜G (3m)が走査信号線 Lgに印加される。また、共通電極には、共通電極駆動回路 (不図示）によって共通電圧信号が印加される。これにより、液晶パネル 620は、その液晶層にデジタル画像信号 DVに応じた電圧を印加されることで光の透過率を変化させ、外部の映像ソースカも受け取った画像データ Dvl, Dv2の表す左画像および右画像を表示する。これらの画像は表示画面を見る角度に応じて一方がはっきりと明るく見え、他方が暗く見えまたは全く見えなくなる。次に、このように異なる視点（2人の使用者）に対して異なる画像を表示する液晶パネル 620の詳細について説明する。 [0100] <4. 2 液晶パネル >

液晶パネル 620は、データドライバ 300に接続される 2n本のデータ信号線 Lsと、ゲートドライバ 400に接続される 3m本の走査信号線 Lgとを備え、当該 2n本のデータ信号線 Lsと当該 3m本の走査信号線 Lgとは、各データ信号線 Lsと各走査信号線 Lgとが交差するように格子状に配設されている。そして、当該 2n本のデータ信号線と当該 3m本の走査信号線 Lgとの交差点に対応して 3mX 2n個の副画素形成部 Ps (1 , l)〜Ps (3m, 2n)がそれぞれ設けられている。

[0101] 既述のように、液晶パネル 620によって表示すべきカラー画像の各画素、すなわち上記画像データ Dvl, Dv2の表す左画像および右画像の各画素は、列方向（データ信号線の延びる方向）に隣接する R副画素と G副画素と B副画素の 3つの副画素形成部からなる画素形成部 Pixによって形成され、液晶パネル 620における 3m X 2n 個の副画素形成部 Ps (l, l)〜Ps (3m, 2n)は、これら 3つの副画素形成部を単位としてマトリクス状に配置されている（図 14参照）。図 15は、このような液晶パネル 620 における 1つの副画素形成部 Ps (i, j)の等価回路を示す回路図である（i= l, 2,… , 3m;j = l, 2, · ··, 2n)。この等価回路は、第 1の液晶表示装置における 1つの副画素形成部 Ps (i, j)の等価回路（図 5)と実質的に同一である。

[0102] 図 15に示した構成からわ力るように、いずれかの走査信号線 Lgに印加される走査信号 G (i)がアクティブになると、その走査信号線 Lgが選択されて、その走査信号線 Lgに接続される（各副画素形成部 Ps (i, j)の) TFT10が導通状態となり、その TFT1 0に接続される画素電極 Epには、データ信号 D (j)がデータ信号線 Lsを介して印加される (j = l〜2n)。これにより、その印加されたデータ信号 D (j)の電圧（共通電極 E cの電位を基準とする電圧）力その画素電極 Epを含む副画素形成部 Ps (i, j)に副画素データとして書き込まれる。

[0103] 液晶パネル 620の断面構造は、副画素が横長構成となっている点を除けば、第 1 の液晶表示装置における液晶パネル 610の断面構造（図 6)と同様であるので、同一または対応する部分に同一の参照符号が付されるものとし説明を省略する。

[0104] 図 17は、上記のような液晶パネル 620の構成を模式的に示しており、図 17 (A)は、 DV表示のための構成を示す平面図であり、図 17 (B)は、 DV表示のための構成を示す断面図であって、図 17 (A)の Z—Z線における断面図に相当する。以下、図 17 (A)および図 17 (B)を参照して、第 2の液晶表示装置において DV表示を実現するための構成および作用を説明する。なお以下では、 TFT回路部 64、液晶層 60およびカラーフィルタ 58等によって実現される上記副画素形成部 Ps (l, l)〜Ps (3m, 2 n)のそれぞれを区別せずに言及する場合には、参照符号" 70"で示すものとし、副画素形成部を単に「副画素」ともいう。また、各副画素 70に付された符号" Xy" (X= R, G, B ; y=l, r)は、その副画素 70が R副画素、 G副画素、 B副画素のいずれであるか、および、画像データ Dvlの表す左画像と画像データ Dvlの表す右画像のいずれの画像を形成するための副画素であるかを示している。

[0105] 図 17 (A)および図 17 (B)に示すように、各副画素 70は、その長手方向が行方向（走査信号線 Lgの延びる方向）となるように配置されており、上記副画素形成部 Ps (l , l)〜Ps (3m, 2n)において、各列を構成する副画素 70は左画像または右画像のいずれか一方を形成するための副画素のみからなる。そして、左画像を形成するための副画素のみからなる列と、右画像を形成するための副画素のみ力なる列とが、交互に配置されている。視差バリア層 54は、スリット 54sが各副画素 70の長手方向に垂直な方向すなわち列方向（データ信号線 Lsの延びる方向）に延び、かつ、副画素 70の 2列毎に 1つのスリット 54sが形成されると共に、右画像を形成するための副画素 Xrの右側部分および左画像を形成するための副画素 XIの左側部分が、スリット 54 sによって部分的に露出するように構成されている (X=R, G, B)。

[0106] 視差バリア層 54を上記のような構成とし、スリット 54sの幅 w2および視差バリア 54b と副画素 70との間隔 d2を適切に設定することにより、図 17 (B)に示すように、表示画面に向力つて左側の所定領域 DLからは、 XI副画素 (X=R、 G、 B)から形成される左画像のみが見え、表示画面に向力つて右側の所定領域 DRからは、 Xr副画素 (X =R、 G、 B)から形成される右画像のみが見えるようになる。すなわち、視点の配置可能な第 1の所定領域 DLに対しては画像データ Dvlの表す左画像のみが表示され、視点の配置可能な第 2の所定領域 DRに対しては画像データ Dv2の表す右画像のみが表示される。なお、視差バリア 54bと副画素 70との間隔 d2は、図 6に示すカラーフィルタ 58と視差バリア 54bとの距離に相当する。 [0107] 上記のような構成において、視点の配置される領域によっては、表示画面に向かつて左側の領域において左画像のみならず右画像も見えたり、表示画面に向力つて右側の領域において右画像のみならず左画像も見えたりすることがある。すなわち、左右画像の映り込みが生じることがある。し力第 2の液晶表示装置では、各副画素 70 はその長手方向が行方向となるように配置されており（横長副画素構成）、視差バリア層 54におけるスリット 54sは各副画素の長手方向に垂直な方向に延びているので、視差バリア 54bと副画素 70との間隔 d2を大きくしても、各副画素 90の長手方向に平行にスリット 84sが延びる縦長副画素構成（図 7、図 28)に比べ、左右画像の映り込みが生じにくい。したがって、上記構成によれば、高い加工精度を必要することなく左右画像の映り込みを防止することができる。例えば、図 28に示したような縦長副画素構成の場合、視差バリア 84bと副画素 90との距離 dlは 50 程度であるのに対して C F基板 56としてガラスの厚みは 700 μ程度であることから、従来の DV液晶パネルの作製の際には、ガラス基板に対する研磨等の特殊な加工が必要となる。これに対して第 2の液晶表示装置における上記構成によれば、従来ほど高い加工高精度を必要としないことに加えて、そのような特殊な作業が不要また軽減されるので、製造コストを抑制することができる。

[0108] <4. 3 データドライバの構成 >

図 16は、第 2の液晶表示装置のデータドライバ 300の構成を示すブロック図である。このデータドライバ 300は、通常の SV液晶表示装置で使用されるデータドライバ（図 9参照）と同様の構成を有している。ただし、第 3の使用例においては、データドラィバから出力されるデータ信号 D1〜DNのうち 1Z3のデータ信号線のみを使用する (N = 3 X 2n)。すなわち、データドライバの出力端子にっき隣接する 3個の出力端子を 1組としてグループィ匕した場合において、各組の 3個の出力端子のうち 1個の出力端子のみが液晶パネル 620のデータ信号線 Lsに接続される。

[0109] <4. 4 信号形式変換器の動作例 4 >

次に、図 18および図 19を図 10、図 14および図 16と共に参照しつつ、上記第 3の使用例において 2系統同時入力形式で入力データが与えられる場合の信号形式変 lOOの動作を本実施形態における動作例 4として説明する。 [0110] 2系統同時入力形式の場合、左画像および右画像を表す 2系統のデジタル画像信号 DV1, DV2が、図 18 (A)に示すデジタル画像信号 R— Lin, G— Lin, B— Lin, R— Rin, G— Rin, B— Rinとして、信号形式変 100の入力端子群 Tlr, Tig, Tib, T2r, T2g, T2bを介してシリアルに入力される。

[0111] この動作例 4では、全ての FIFOメモリ 102R1, 102G1, 102B1, 102Rr, 102Gr, 1 02Brにおいて、書込制御部 124は、動作モード信号 Smに基づき、図 18 (B)に示すように、記憶部 120への書込が常に可能となるように書込制御信号 WE— L, WE— R を生成する。一方、読出制御部 126は、動作モード信号 Smに基づき、各水平走査期間において、図 18 (C)に示すように、入力画像信号のうち R信号 R_Lin, R_Rin が書き込まれる FIFOメモリ 102R1, 102Rrからの読出が行われる期間と、 G信号 G —Lin, G— Rinが書き込まれる FIFOメモリ 102G1, 102Grからの読出が行われる期間と、 B信号 B— Lin, B— Rinが書き込まれる FIFOメモリ 102B1, 102Brからの読出が行われる期間とが、 1水平走査期間の 1Z3の期間毎に切り換わるように、読出制御信号 REr, REg, REbを生成する。

[0112] ここで、読出制御信号 RErは、 R信号 R— Linが書き込まれるべき FIFOメモリ 102R 1, 102Rrにおいて読出制御部 126が生成する読出制御信号 REであり、読出制御信号 REgは、 G信号 G— Linが書き込まれるべき FIFOメモリ 102G1, 102Grにおいて読出制御部 126が生成する読出制御信号 REであり、読出制御信号 REbは、 B信号 B— Linが書き込まれるべき FIFOメモリ 102B1, 102Brにおいて読出制御部 126力 S 生成する読出制御信号 REである (他の図に示すタイミングチャートにおいても同様）

[0113] また、各 FIFOメモリ 102Xy(X=R, G, B ;y=l, r)において、書込制御部 124は、入力画像信号 R— Lin, G— Lin, B— Lin, R— Rin, G— Rin, B— Rinの入力速度に等ヽ速度で記憶部 120への書込が行われるように書込アドレス信号 WAを生成し、読出制御部 126は、当該入力速度の 3倍の速度で記憶部 120からの読出が行われるように読出アドレス信号 RAを生成する。

[0114] このような FIFOメモリ 102R1, 102G1, 102B1, 102Rr, 102Gr, 102Brの動作により、これらの FIFOメモリを経てセレクタ 104の第 1および第 2の選択入力端子群 R— L, G_L, B_L, R_R, G_R, B—Rに与えられる信号は、図 18 (D)に示すような信号となる。すなわち、各水平走査期間のうち最初の 1Z3の期間では、 FIFOメモリ 102R1, 102Rrのそれぞれから 1表示ライン分の R信号が 3倍の速度で読み出され、次の 1Z3の期間では、 FIFOメモリ 102G1, 102Grのそれぞれから 1表示ライン分の G信号が 3倍の速度で読み出され、最後の 1Z3の期間では、 FIFOメモリ 102B1, 10 2Brのそれぞれから 1表示ライン分の B信号が 3倍の速度で読み出され、このように読み出された画像信号がセレクタ 104の第 1および第 2の選択入力端子群 R—L, G— L, B— L, R— R, G— R, B— Rに与えられる。

[0115] この動作例 4では、切替制御部 106は、動作モード信号 Smに基づき、図 18 (E)に示すような制御信号 S1〜S4を生成する。セレクタ 104は、このような制御信号 Sl〜 S4に基づき、 6個の選択入力端子群 R—L, G— L, B— L, R— R, G— R, B— Rと 3 個の出力端子群 Y1〜Y3との間の接続を図 10の真理値表に示すように切り換えることにより、出力端子群 Υ1〜Υ3から出力すべき画素単位の出力信号を切り換える。すなわち、セレクタ 104の各出力端子群 Yj (j = l, 2, 3)から出力される信号は、各水平走査期間のうち最初の 1Z3の期間では、選択入力端子群 R— L, R— Rに与えられる左画像の R信号と右画像の R信号との間で読出速度の 2倍の速度で切り換わり、次の 1Z3の期間では、選択入力端子群 G— L, G—Rに与えられる左画像の G信号と右画像の G信号との間で読出速度の 2倍の速度で切り換わり、最後の 1Z3の期間では、選択入力端子群 B— L, B—Rに与えられる左画像の B信号と右画像の B信号との間で読出速度の 2倍の速度で切り換わる。これにより、図 18 (F)に示すように、左画像を示す信号 X_Lと右画像を示す信号 X_Rとが (X=R, G, B)、図 17に示す副画素構成に応じた順序で出力端子群 Υ1〜Υ3を介して時分割的に出力される。したがって、信号形式変換器 100からは、各 FIFOメモリ 102Xy(X=R, G, B :y=l, r )での読出速度の 2倍の速度で信号 Ylout, Y2out, Y3outが出力される。

[0116] このようにして表示制御回路 200内の信号形式変換器 100から出力される信号 Y1 out, Y2out, Y3outは、デジタル画像信号 DVとしてデータドライバ 300に入力される。既述のように、データドライバ 300は図 16に示すように構成されているので、データドライバ 300内のラッチ回路 306からは、図 19 (E)に示すラッチストローブ信号 LS に基づき、図 19 (F)に示すデジタル画像信号（内部画像信号) dl, d2, · ··, dNが出力される。そして出力バッファ 312からは、これらの内部画像信号 dl〜dNに応じたデータ信号 D1〜DNが出力され、これらのデータ信号 D1〜DNから 2つおきに選ばれたデータ信号 Dl, D4, D7, · ··, DN— 2が、駆動用のデータ信号 D (l) , D (2) , D (3) , · ··, D (2n)として液晶パネル 620のデータ信号線 Lsに印加される。図 17と図 19 (F)とを比較すればわ力るように、これらの駆動用データ信号 D (l)〜D (2n)は、第 2の液晶表示装置における横長副画素構成の液晶パネル 620に応じた駆動信号となっている。

[0117] 以上のように本実施形態に係る信号形式変換器によれば、 2系統同時入力形式の画像データの信号形式を変換して、データドライバに供給すべき画像信号を生成することにより、横長画素構成の DV液晶パネルを従来構成のデータドライバによって適切に駆動することができる。

[0118] <4. 5 信号形式変換器の動作例 5 >

次に、図 20および図 21を図 10、図 14および図 16と共に参照しつつ、上記第 3の使用例において 2系統交互入力形式で入力データが与えられる場合の信号形式変 lOOの動作を本実施形態における動作例 5として説明する。

[0119] 2系統交互入力形式の場合、図 8 (B)に示すように左画像データ DaLと右画像データ DaRとを行方向に並べた形式の結合画像データに対応する 1系統のデジタル画像信号 DVが、第 1の入力端子群 Tlr, Tig, Tibと第 2の入力端子群 T2r, T2g, T2bとに交互に与えられ、副画素単位の 3つのシリアル信号として信号形式変 00に入力される。このとき、図 20 (A)に示すように、各水平走査期間の前半では、左画像を表すデジタル画像信号 xRy— L, xGy_L, xBy— L (x= l〜3m、 y= l〜n) がデジタル画像信号 R— Lin, G— Lin, B— Linとして第 1の入力端子群 Tlr, Tig, Tibを介して入力され、各水平走査期間の後半では、右画像を表すデジタル画像信号 xRy— R, xGy_R, xBy— R(x= l〜3m、 y= l〜n)がデジタル画像信号 R— Ri n, G— Rin, B— Rinとして第 2の入力端子群 T2r, T2g, T2bを介して入力される。

[0120] なお、図 20 (A)は、表示すべき画像の 3行目に相当するデジタル画像信号が入力端子群 Tlr, Tig, Tib, T2r, T2g, T2bに与えられた時点の入力画像信号 R— Li n, G— Lin, B— Lin, R— Rin, G— Rin, B— Rinを示しており、この時点では、 FIF Oメモリ 102R1, 102G1, 102B1, 102Rr, 102Gr, 102Br力ら、表示すべき画像の 2 行目に相当するデジタル画像信号が読み出される（図 20 (D) )。

[0121] この動作例 5では、左画像を表すデジタル画像信号 xRy— L, xGy_L, xBy_L が入力される FIFOメモリ 102R1, 120G1, 102B1において、書込制御部 124は、動作モード信号 Smに基づき図 20 (B)に示すような書込制御信号 WE— Lを生成し、右画像を表すデジタル画像信号 xRy— R, xGy_R, xBy— Rが入力される FIFOメモリ 102Rr, 120Gr, 102Brにおいて、書込制御部 124は、動作モード信号 Smに基づき図 20 (B)に示すような書込制御信号 WE— Rを生成する（x= l〜3m、 y= l〜n)。一方、読出制御部 126は、動作モード信号 Smに基づき、各水平走査期間において、図 20 (C)に示すように、入力画像信号のうち R信号 R— Lin, R— Rinが書き込まれる FIFOメモリ 102R1, 102Rrからの読出が行われる期間と、 G信号 G— Lin, G_Ri nが書き込まれる FIFOメモリ 102G1, 102Grからの読出が行われる期間と、 B信号 B —Lin, B— Rinが書き込まれる FIFOメモリ 102B1, 102Brからの読出が行われる期間とが、 1水平走査期間の 1Z3の期間毎に切り換わるように、読出制御信号 REr, R Eg, REbを生成する。

[0122] また、各 FIFOメモリ 102Xy(X=R, G, B ;y=l, r)において、書込制御部 124は、入力画像信号 R— Lin, G— Lin, B— Lin, R— Rin, G— Rin, B— Rinの入力速度に等ヽ速度で記憶部 120への書込が行われるように書込アドレス信号 WAを生成し、読出制御部 126は、当該入力速度の 3Z2倍の速度で記憶部 120からの読出が行われるように読出アドレス信号 RAを生成する。

[0123] 上記の書込制御信号 WE— L, WE— Rおよび書込アドレス信号 WAにより、 FIFO メモリ 102R1, 102G1, 102B1は、各水平走査期間の前半に第 1の入力端子群 Tlr, Tig, Tibを介して入力されるデジタル画像信号すなわち左画像データ DaLの 1表示ライン分の画像信号を取り込んで保持し、 FIFOメモリ 102Rr, 102Gr, 102Brは、各水平走査期間の後半に第 2の入力端子群 T2r, T2g, T2bを介して入力されるデジタル画像信号すなわち右画像データ DaRの 1表示ライン分の画像信号を取り込んで保持する。 [0124] また、上記の読出制御信号 REr, REg, REbおよび読出アドレス RAにより、 FIFO メモリ 102R1, 102G1, 102B1, 102Rr, 102Gr, 102Br力ら読み出されてセレクタ 1 04の選択入力端子群 R—L, G— L, B— L, R— R, G— R, B— Rに与えられる信号は、図 20 (D)に示すような信号となる。すなわち、各水平走査期間のうち最初の 1Z 3の期間では、 FIFOメモリ 102R1, 102Rrのそれぞれから 1表示ライン分の R信号が上記入力速度の 3Z2倍の速度で読み出され、次の 1Z3の期間では、 FIFOメモリ 1 02G1, 102Grのそれぞれから 1表示ライン分の G信号が上記入力速度の 3Z2倍の速度で読み出され、最後の 1Z3の期間では、 FIFOメモリ 102B1, 102Brのそれぞれから 1表示ライン分の B信号が上記入力速度の 3Z2倍の速度で読み出され、このように読み出された画像信号がセレクタ 104の選択入力端子群 R—L, G— L, B— L , R— R, G— R, B— Rに与えられる。

[0125] ここで、図 20 (D)を図 18 (D)と比較すればわ力るように、動作例 5においても、動作例 4と同一の画像信号が同一のタイミングで FIFOメモリ 102R1, 102G1, 102B1, 102Rr, 102Gr, 102Brから読み出されてセレクタ 104に入力される。また、切替制御部 106は、動作モード信号 Smに基づき、セレクタ 104の制御のために図 20 (E)に示すような制御信号 S 1〜S4を生成する。この図 20 (E)を図 18 (E)と比較すればわかるように、動作例 5においても、動作例 4と同一の制御信号 S1〜S4がセレクタ 104 に入力される。したがって、信号形式変換器 100からは、動作例 4と同様のデジタル画像信号 DV (出力信号が Ylout, Y2out, Y3out)出力され、データドライバ 300 に入力される。よって、従来と同様の構成のデータドライバ 300のデータ信号 D1〜D Nから 2つおきに選ばれたデータ信号 Dl, D4, D7, · ··, DN— 2を駆動用のデータ信号 D (l) , D (2) , D (3) , · ··, D (2n)とすれば、この駆動用データ信号 D (1)〜D ( 2n)は、第 2の液晶表示装置における横長副画素構成の液晶パネルに応じた駆動信号となっている。

[0126] 以上のように本実施形態に係る信号形式変換器によれば、 2系統交互入力形式（ DV表示マッピング入力形式)の画像データの信号形式を変換して、データドライバに供給すべき画像信号を生成することにより、横長画素構成の DV液晶パネルを従来構成のデータドライバによって適切に駆動することができる。 [0127] < 5.第 4の使用例 >

次に、本実施形態に係る信号形式変換器を横長副画素構成の SV液晶表示装置に使用した場合を第 4の使用例として説明する。このような SV液晶表示装置は、外部から送られる画像データが 1系統のみである点や、図 6に示すような視差バリア層 5 4からなる視差生成部を備えて、な、点を除けば、横長副画素構成の DV液晶表示装置である第 2の液晶表示装置（図 14)と構成において実質的に同一である。したがつて、この SV液晶表示装置についての詳しい説明は省略し、同一または対応する部分には同一の参照符号を付すものとする。

[0128] < 5. 1 信号形式変換器の動作例 6 >

以下、図 21および図 22を図 10、図 14および図 16と共に参照しつつ、第 4の使用例における信号形式変換器 100の動作を本実施形態における動作例 6として説明する。なお、この動作例 6の入力形式はノーマル入力形式であり、以下では、表示すべき画像を表す入力画像信号が信号形式変換器 100の第 1の入力端子群 Tlr, T1 g, Tibに与えられるものとして説明を進める力これに代えて、入力画像信号が第 2 の入力端子群 T2r, T2g, T2bに与えられてもよい。

[0129] この動作例 6では、表示すべき画像を表す 1系統のデジタル画像信号 DVが、図 21

(A)に示すデジタル画像信号 R_Lin, G_Lin, B_Linとして、信号形式変翻 1 00の第 1の入力端子群 Tlr, Tig, Tibを介してシリアルに入力される。なお、図 21 (A)は、表示すべき画像の 3行目に相当するデジタル画像信号が信号形式変換器 1 00の第 1の入力端子群 Tlr, Tig, Tibに与えられた時点の入力画像信号 R— Lin , G— Lin, B— Lin, R— Rin, G— Rin, B— Rinを示しており、この時点では、 FIFO メモリ 102R1, 102G1, 102B1力ら、表示すべき画像の 2行目に相当するデジタル画像信号が読み出される（図 21 (C) )。

[0130] この動作例 6では、少なくとも第 1の入力端子群 Tlr, Tig, Tibに接続される FIF Oメモリ 102R1, 102G1, 102B1については、書込制御部 124および読出制御部 12 6は、動作モード信号 Smに基づき、記憶部 120への書込が常に可能となるように書込制御信号 WEを生成する（図 2、図 3)。一方、読出制御部 126は、動作モード信号 Smに基づき、各水平走査期間において、図 21 (B)に示すように、 R信号 R— Lin, R —Rinが書き込まれる FIFOメモリ 102R1, 102Rrからの読出が行われる期間と、 G信号 G— Lin, G— Rinが書き込まれる FIFOメモリ 102G1, 102Grからの読出が行われる期間と、 B信号 B— Lin, B— Rinが書き込まれる FIFOメモリ 102B1, 102Brからの読出が行われる期間とが、 1水平走査期間の 1Z3の期間毎に切り換わるように、読出制御信号 REr, REg, REbを生成する。なお、この動作例 6では入力画像信号が第 1の入力端子群 Tlr, Tig, Tibにのみ与えられるので、 FIFOメモリ 102Rr, 102 Gr, 102Brにつ、ては常に読出不能となるように読出制御信号 REを生成してもよヽ

[0131] また、少なくとも第 1の入力端子群 Tlr, Tig, Tibに接続される FIFOメモリ 102R1 , 102G1, 102B1については、書込制御部 124は、入力画像信号 R— Lin, G— Lin , B— Linの入力速度に等しい速度で記憶部 120への書込が行われるように書込ァドレス信号 WAを生成し、読出制御部 126は、当該入力速度の 3倍の速度で記憶部 120からの読出が行われるように読出アドレス信号 RAを生成する。

[0132] このような FIFOメモリ 102R1, 102G1, 102B1の動作により、これらの FIFOメモリを経てセレクタ 104の選択入力端子群 R—L, G— L, B—Lに与えられる信号は、図 21 (C)に示すような信号となる。すなわち、各水平走査期間のうち最初の 1Z3の期間では、 FIFOメモリ 102R1から 1表示ライン分の R信号が 3倍の速度で読み出され、次の 1Z3の期間では、 FIFOメモリ 102G1から 1表示ライン分の G信号が 3倍の速度で読み出され、最後の 1Z3の期間では、 FIFOメモリ 102B1から 1表示ライン分の B信号が 3倍の速度で読み出され、このように読み出された画像信号がセレクタ 104の第 1の選択入力端子群 R— L, G— L, B— Lに与えられる。

[0133] この動作例 6では、切替制御部 106は、動作モード信号 Smに基づき、図 21 (E)に示すような制御信号 S1〜S4を生成する。セレクタ 104は、このような制御信号 Sl〜 S4に基づき、 3個の選択入力端子群 R—L, G— L, B— Lと 3個の出力端子群 Yl〜 Υ3との間の接続を図 10の真理値表に示すように切り換えることにより、出力端子群 Υ 1〜Υ3から出力すべき画素単位の出力信号を切り換える。すなわち、セレクタ 104の各出力端子群 Yj (j = l, 2, 3)から出力される信号は、各水平走査期間のうち最初の 1Z3の期間では、選択入力端子群 R—Lに与えられる画像信号 xRyであり、次の 1 Z3の期間では、選択入力端子群 G—Lに与えられる画像信号 xGyであり、最後の 1 Z3の期間では、選択入力端子群 B—Lに与えられる画像信号 xByである (x= 1〜3 m、 y= l〜n)。これらの画像信号 xRy, xGy, xByは、 FIFOメモリ 102R1, 102G1, 102B1の読出速度に等しい速度すなわち上記入力速度の 3倍の速度で信号 Ylout , Y2out, Y3outとして信号形式変翻 100から出力される。

[0134] このようにして表示制御回路 200内の信号形式変換器 100から出力される信号 Y1 out, Y2out, Y3outは、デジタル画像信号 DVとしてデータドライバ 300に入力される。既述のように、データドライバ 300は図 16に示すように構成されているので、データドライバ 300内のラッチ回路 306からは、図 22 (E)に示すラッチストローブ信号 LS に基づき、図 22 (F)に示すデジタル画像信号（内部画像信号) dl, d2, · ··, dNが出力される。そして出力バッファ 312からは、これらの内部画像信号 dl〜dNに応じたデータ信号 D1〜DNが出力され、これらのデータ信号 D1〜DNから 2つおきに選ばれたデータ信号 Dl, D4, D7, · ··, DN— 2が、駆動用のデータ信号 D (l) , D (2) , D (3) , · ··, D (n)として液晶パネル 620のデータ信号線 Lsに印加される。図 14と図 2 2 (F)とを比較すればわ力るように、これらの駆動用データ信号 D (l)〜D (n)は、第 2 の液晶表示装置における横長副画素構成の液晶パネル 620に応じた駆動信号となつている。なお、 DV表示用の横長副画素構成の液晶パネル 620は 2n本のデータ信号線 Lsを有している力 SV表示用の横長副画素構成の液晶パネルにおけるデータ信号線 Lsの数は nとなる。

[0135] 以上のように本実施形態に係る信号形式変換器を横長副画素構成の SV液晶表示装置に使用した場合においても、その液晶パネルを従来構成のデータドライバによって適切に駆動することができる。

[0136] < 6.効果 >

以上説明したように、本実施形態に係る信号形式変換器では、外部からの動作モード信号 Smに基づき、表示データの入力形式 (DV2系統同時入力形式、 DV表示マッピング入力形式、ノーマル入力形式)および液晶パネルの構造 (縦長副画素構成、横長副画素構成横長、 DV表示パネル、 SV表示パネル）に応じて、 FIFOメモリ 102R1, 102G1, 102B1, 102Rr, 102Gr, 102Brにおける書込制御信号 WE,読出制御信号 RE、書込アドレス信号 WA,読出アドレス信号 RAが変更されると共に、セレクタ 104の制御信号 S1〜S4が変更される。これにより、使用される液晶パネルの構造に応じた適切な駆動信号が従来構成のデータドライバから出力されるように、表示データの入力形式および液晶パネルの構造に応じて入力画像信号の形式が変換され、データドライバに供給すべき画像信号が生成される。このようにして、信号形式変^^の動作モードを、使用される表示装置に応じて変更することにより、表示データの入力形式が DV2系統同時入力形式、 DV表示マッピング入力形式、ノーマル表示用の入力形式の!/、ずれであっても、縦長副画素構成または横長副画素構成の DV液晶パネルまたは SV液晶パネルなどの各種の液晶パネルを従来構成のデータドライバによって適切に駆動することができる。

[0137] < 7.変形例 >

上記第実施形態につき図 1および図 2に示した構成は一例であり、対応可能な入力形式または液晶パネルの構造が上記動作例よりも制限されるものであっても、対応可能な入力形式または液晶パネルの構造につき必要な範囲で自由度を確保できるものであればよい。例えば、入力形式に自由度を確保しつつ、対応可能な液晶パネルを横長副画素構成の DV液晶パネルに限定するようにしてもよ!、。このようにすれば、対応可能な液晶パネルの構造についての自由度が低下するが、信号形式変換器の構成は簡素化される。また例えば、対応可能な液晶パネルを縦長副画素構成の DV液晶パネルおよび SV液晶パネルに限定し、かつ、入力形式を DV2系統同時入力形式およびノーマル入力形式に限定した場合には、上記実施形態における FI FOメモリ 102R1, 102G1, 102B1, 102Rr, 102Gr, 102Brの書込速度と読出速度は同一となるので（図 11、図 13)、図 23に示すように FIFOメモリを省略した構成としてもよい。なお図 23では、図 1に示した信号形式変^^と同一の部分には同一の参照符号が付されている。

[0138] 上記実施形態に係る信号形式変では、 FIFOメモリは、図 2に示すように RAM を用いた構成となって、るが、図 24に示すようにラインメモリとしての 2個の同期式のシフトレジスタ 131, 132を用いた構成であってもよい。この場合、記憶部 130を構成する第 1および第 2シフトレジスタ 131, 132のそれぞれは 1表示ラインに対応した段数の構成であり、書込制御部 124および読出制御部 126に代えて、クロック制御部 1 34および出力制御部 136が設けられている。そして、第 1および第 2シフトレジスタ 1 31, 132にそれぞれ供給されるクロック信号 CK1, CK2をクロック制御部 134によつて独立に制御すると共に、第 1および第 2シフトレジスタ 131, 132からの出力を出力制御部 136によって独立に制御することにより、図 24に示す構成の FIFOメモリについても、上記実施形態における FIFOメモリと同様の動作を行わせることができる。この場合、クロック制御部 134と出力制御部 136とが、書込と読出との非同期実行が可能な先入れ先出し方式を実現するためのメモリ制御部を構成する。

[0139] 上記実施形態に係る信号形式変換器では、 FIFOメモリ 102R1, 102G1, 102B1, 102Rr, 102Gr, 102Brの出力側にのみセレクタ 104が設けられている力図 25に示すように、それらの入力側にもセレクタ 103を設けてもよい。なお図 25では、図 1に示した信号形式変^^と同一の部分には同一の参照符号が付されている。図 25に示す構成では、入力側セレクタ 103は、信号形式変換器の 6個の入力端子群 Tlr, Tig, Tib, T2r, T2g, T2bに接続される 6個の入力端子群 Al, Bl, CI, Dl, El , F1と、 6個の FIFOメモリ 102R1, 102G1, 102B1, 102Rr, 102Gr, 102Brの人力端に接続される 6個の出力端子群 1Y1, 1Y2, 1Y3, 1Y4, 1Y5, 1Y6とを備えており、切替制御部 107から与えられる制御信号 SOに基づき、図 26 (A)の真理値表に示すように動作する。 FIFOメモリ 102R1, 102G1, 102B1, 102Rr, 102Gr, 102Br および出力側のセレクタ 104の動作は上記実施形態と同様である（図 26 (B)等参照

) o

[0140] 図 25に示す構成の信号形式変換器では、動作例 2および動作例 5のように 2系統交互入力形式が採用されている場合には、図 8 (B)に示す結合画像データに対応する 1系統のデジタル画像信号 DVが、図 27 (B)に示すデジタル画像信号 R— Lin, G —Lin, B— Linとして、第 1の入力端子群 Tlr, Tig, Tibにのみ与えられ、図 27 (A )に示す制御信号 SOに基づき、図 27 (C)に示すデジタル画像信号力FIFOメモリ 10 2R1, 102G1, 102B1, 102Rr, 102Gr, 102Brに与えられる。した力つて、このような構成の信号形式変換器は、 2系統交互入力形式の場合に有利であり、また、 2系統同時入力形式やノーマル入力形式の場合には、入力側セレクタ 103の制御信号 S 0を" 0"に固定することにより、上記実施形態と同様に動作し、同様の効果を奏する。

[0141] 上記使用例では、液晶表示装置における使用を例に挙げて説明したが、本発明は、これに限定されるものではなぐ液晶表示装置以外のマトリクス型の表示装置において使用される信号形式変についても適用可能である。なお、上記使用例では、本実施形態に係る信号形式変 lOOが表示制御回路 200内に配置されている力表示制御回路 200とは分離された構成であってもよい。

産業上の利用可能性

[0142] 本発明は、アクティブマトリクス型の液晶表示装置等のようなマトリクス型表示装置において使用される信号形式変^^に適用することができる。

Claims

請求の範囲

[1] 複数の動作モードを有し、マトリクス型の表示装置で表示すべき画像を表す信号として当該表示装置の駆動回路に供給すべき画像信号を当該表示装置の画素構成に応じた画素単位または副画素単位のシリアル信号として出力するための信号形式変換器であって、

前記画像を表す第 1の画像信号を画素単位のシリアル信号として受け取るための第 1の主入力端子群と、

前記第 1および第 2のラインメモリからそれぞれ読み出される第 1および第 2の画像信号を構成する画素単位または副画素単位のシリアル信号の間で前記出力端子群力も出力すべき画像信号が切り替わる出力動作と、前記第 1のラインメモリから出力される第 1の画像信号のみが前記出力端子群力出力される出力動作とが、動作モードに応じて択一的に実行されるように、前記接続切替回路を制御する切替制御部とを備えることを特徴とする、信号形式変換器。

[2] 前記第 1および第 2の画像信号のそれぞれは、並列に入力される第 1、第 2および第 3の色信号からなり、前記第 1のラインメモリは、

第 1の記憶部と、

前記第 2のラインメモリは、

第 2の記憶部と、

前記第 1および第 2のメモリ制御部は、

前記切替制御部は、

前記第 2の動作モードでは、前記第 1のラインメモリから出力される第 1の画像信号が前記出力端子群力出力されるように前記接続切替回路を制御することを特徴とする、請求項 1に記載の信号形式変換器。

前記第 1および第 2のメモリ制御部は、第 3の動作モードでは、 1表示ライン分の前記第 1の画像信号の前記第 1の記憶部への書込と 1表示ライン分の前記第 2の画像信号の前記第 2の記憶部への書込とを交互に行うと共に、前記第 1および第 2の画像信号を前記書込の速度の 1Z2の速度で前記第 1および第 2の記憶部力もそれぞれ読み出して前記第 1および第 2のラインメモリから出力し前記切替制御部は、前記第 3の動作モードでは、前記第 1のラインメモリから出力される第 1の画像信号における第 1、第 2および第 3の色信号と前記第 2のラインメモリから出力される第 2の画像信号における第 1、第 2および第 3の色信号とからなる 6つの色信号のうち前記出力端子群から出力される信号が、所定の 3つの色信号と他の 3つの色信号との間で交互に切り換わるように、前記接続切替回路を制御することを特徴とする、請求項 2に記載の信号形式変換器。

前記第 1のラインメモリは、

第 1の記憶部と、

前記第 2のラインメモリは、

第 2の記憶部と、

前記切替制御部は、前記第 4の動作モードでは、前記第 1のラインメモリから出力される第 1、第 2または第 3の色信号と前記第 2のラインメモリから出力される第 1、第 2または第 3の色信号とが交互に前記出力端子群から出力されるように、前記接続切替回路を制御することを特徴とする、請求項 1に記載の信号形式変^^。

[5] 前記第 1および第 2のメモリ制御部は、第 5の動作モードでは、

前記切替制御部は、前記第 5の動作モードでは、前記第 1のラインメモリから出力される第 1、第 2または第 3の色信号と前記第 2のラインメモリから出力される第 1、第 2または第 3の色信号とが交互に前記出力端子群から出力されるように、前記接続切替回路を制御することを特徴とする、請求項 4に記載の信号形式変^^。

[6] マトリクス型の表示装置で表示すべき画像を表す表示データを画素単位のシリアル信号として当該表示装置の駆動回路に供給する表示制御回路であって、

請求項 1から 5までのいずれか 1項に記載の信号形式変を備えること特徴とする表示制御回路。

[7] 請求項 1から 5までのいずれか 1項に記載の信号形式変を備えること特徴とするマトリクス型の表示装置。

[8] 複数の動作モードを有し、マトリクス型の表示装置で表示すべき画像を表す信号として当該表示装置の駆動回路に供給すべき画像信号を当該表示装置の画素構成に応じた画素単位または副画素単位のシリアル信号として出力するための信号形式変換方法であって、

前記選択出力ステップでは、前記第 1および第 2のラインメモリからそれぞれ読み出される第 1および第 2の画像信号を構成する画素単位または副画素単位のシリアル信号の間で出力すべき画像信号が切り替わる第 1出力ステップと、前記第 1のラインメモリからの読み出される第 1の画像信号のみが出力される第 2出力ステップとが動作モードに応じて択一的に実行されることを特徴とする、信号形式変換方法。

前記第 1のラインメモリは、

第 1の記憶部と、

前記第 1入力ステップにて受け取られる第 1の画像信号を前記第 1の記憶部に書き込み、かつ、前記第 1の記憶部に書き込まれた第 1の画像信号を先入れ先出し方式で読み出すための第 1のメモリ制御部とを含み、

前記第 2のラインメモリは、

第 2の記憶部と、前記第 2入力ステップにて受け取られる第 2の画像信号を前記第 2の記憶部に書き込み、かつ、前記第 2の記憶部に書き込まれた第 2の画像信号を先入れ先出し方式で読み出すための第 2のメモリ制御部とを含み、

前記第 1FIFOステップでは、第 1および第 2の動作モードにおいて、前記第 1のメモリ制御部により、前記第 1の画像信号が前記第 1の記憶部に書き込まれると共に、前記第 1記憶部に書き込まれた前記第 1の画像信号が読み出されて前記第 1のラインメモリから出力され、

前記第 2FIFOステップは、前記第 1の動作モードにおいて、前記第 2のメモリ制御部により、前記第 2の画像信号が前記第 2の記憶部に書き込まれると共に、前記第 2 記憶部に書き込まれた前記第 2の画像信号が読み出されて前記第 2のラインメモリから出力され、

前記選択出力ステップでは、前記第 1の動作モードにおいて前記第 1出力ステップが実行され、前記第 2の動作モードにおいて前記第 2出力ステップが実行され、前記第 1出力ステップでは、前記第 1の動作モードにおいて、前記第 1のラインメモリから読み出される第 1の画像信号における第 1、第 2および第 3の色信号と前記第 2 のラインメモリから読み出される第 2の画像信号における第 1、第 2および第 3の色信号とからなる 6つの色信号のうち出力すべき信号力所定の 3つの色信号と他の 3つの色信号との間で交互に切り換わり、

前記第 2出力ステップでは前記第 2の動作モードにおいて、前記第 1のラインメモリから読み出される第 1の画像信号が出力されることを特徴とする、請求項 8に記載の信号形式変換方法。

前記第 1FIFOステップでは、第 3の動作モードにおいて、前記第 1のメモリ制御部により、前記第 1の画像信号が前記第 1の記憶部に書き込まれると共に、前記第 1の画像信号の前記第 1の記憶部への書込速度の 1Z2の速度で前記第 1の記憶部から読み出されて前記第 1のラインメモリから出力され、

前記第 2FIFOステップでは、前記第 3の動作モードにおいて、前記第 2のメモリ制御部により、前記第 2の画像信号が前記第 2の記憶部に書き込まれると共に、前記第 2の画像信号の前記第 2の記憶部への書込速度の 1Z2の速度で前記第 2の記憶部から読み出されて前記第 2のラインメモリから出力され、

前記第 1FIFOステップにおける 1表示ライン分の前記第 1の画像信号の前記第 1 の記憶部への書込と前記第 2FIFOステップにおける 1表示ライン分の前記第 2の画像信号の前記第 2の記憶部への書込とは、交互に行われ、

前記選択出力ステップでは、前記第 3の動作モードにぉ、て前記第 1出力ステップが実行され、

前記第 1出力ステップでは、前記第 3の動作モードにおいて、前記第 1のラインメモリから読み出される第 1の画像信号における第 1、第 2および第 3の色信号と前記第 2 のラインメモリから読み出される第 2の画像信号における第 1、第 2および第 3の色信号とからなる 6つの色信号のうち出力すべき信号力所定の 3つの色信号と他の 3つの色信号との間で交互に切り換わることを特徴とする、請求項 9に記載の信号形式変換方法。

前記第 1のラインメモリは、

第 1の記憶部と、

前記第 2のラインメモリは、

第 2の記憶部と、

前記第 2入力ステップにて受け取られる第 2の画像信号を前記第 2の記憶部に書き込み、かつ、前記第 2の記憶部に書き込まれた第 2の画像信号を先入れ先出し方式で読み出すための第 2のメモリ制御部とを含み、

前記第 1FIFOステップでは、第 4の動作モードにおいて、前記第 1のメモリ制御部により、前記第 1の画像信号が前記第 1の記憶部に書き込まれると共に、 1表示ライン分の前記第 1の画像信号の前記第 1の記憶部への書き込みに要する期間に、前記第 1の画像信号につき、前記第 1の色信号の 1表示ライン分の読み出しと前記第 2の色信号の 1表示ライン分の読み出しと前記第 3の色信号の 1表示ライン分の読み出しとが逐次的に実行されるように、前記第 1の記憶部に書き込まれた前記第 1の画像信号が読み出されて前記第 1のラインメモリから出力され、

前記第 2FIFOステップでは、前記第 4の動作モードにおいて、前記第 2のメモリ制御部により、前記第 2の画像信号が前記第 2の記憶部に書き込まれると共に、 1表示ライン分の前記第 2の画像信号の前記第 2の記憶部への書き込みに要する期間に、前記第 2の画像信号につき、前記第 1の色信号の 1表示ライン分の読み出しと前記第 2の色信号の 1表示ライン分の読み出しと前記第 3の色信号の 1表示ライン分の読み出しとが逐次的に実行されるように、前記第 2の記憶部に書き込まれた前記第 2の画像信号が読み出されて前記第 2のラインメモリから出力され、

前記選択出力ステップでは、前記第 4の動作モードにぉ、て前記第 1出力ステップが実行され、

前記第 1出力ステップでは、前記第 4の動作モードにおいて、前記第 1のラインメモリから読み出される第 1、第 2または第 3の色信号と前記第 2のラインメモリから読み出される第 1、第 2または第 3の色信号とが交互に出力されることを特徴とする、請求項 8 に記載の信号形式変換方法。

前記第 1FIFOステップでは、第 5の動作モードにおいて、前記第 1のメモリ制御部により、前記第 1の画像信号が前記第 1の記憶部に書き込まれると共に、 1表示ライン分の前記第 1の画像信号の前記第 1の記憶部への書き込みに要する期間に、前記第 1の画像信号につき、前記第 1の色信号の 1表示ライン分の読み出しと前記第 2の色信号の 1表示ライン分の読み出しと前記第 3の色信号の 1表示ライン分の読み出しとが逐次的に実行されるように、前記第 1の記憶部に書き込まれた前記第 1の画像信号が読み出され、

前記第 2FIFOステップでは、前記第 5の動作モードにおいて、前記第 2のメモリ制御部により、前記第 2の画像信号が前記第 2の記憶部に書き込まれると共に、 1表示ライン分の前記第 2の画像信号の前記第 2の記憶部への書き込みに要する期間に、前記第 2の画像信号につき、前記第 1の色信号の 1表示ライン分の読み出しと前記第 2の色信号の 1表示ライン分の読み出しと前記第 3の色信号の 1表示ライン分の読み出しとが逐次的に実行されるように、前記第 2の記憶部に書き込まれた前記第 2の画像信号が読み出され、

前記選択出力ステップでは、前記第 5の動作モードにぉ、て前記第 1出力ステップが実行され、

前記第 1出力ステップでは、前記第 5の動作モードにおいて、前記第 1のラインメモリから読み出される第 1、第 2または第 3の色信号と前記第 2のラインメモリから読み出される第 1、第 2または第 3の色信号とが交互に出力されることを特徴とする、請求項 1 1に記載の信号形式変換方法。