本発明を実施するための最良の一形態について説明する。
[画像処理装置]
まず、本発明の一実施の形態である画像処理装置1について説明する。この画像処理装置1は、画像に所定の画像処理を施す装置であり、この例では画像処理の内容として解像度変換の例で説明する。
図1は、画像処理装置1の構成を説明するブロック図である。この画像処理装置1では、1つの動画又は静止画の画像を画面上で複数、例えば4つに分割したそれぞれの分割画像a〜dが入力される画像入力部11a〜11dを備えている。1枚の画像を複数に分割するには、例えば、1枚の画像を副走査方向に複数に分割することが考えられる(例えば、副走査方向に4分割)。また、1枚の画像を副走査方向、主走査方向のいずれにも複数に分割することも考えられる(例えば、副走査方向に2分割、主走査方向に2分割)。
この分割画像a〜dが入力される画像入力部11a〜11dの出力先の各部も、分割画像a〜dにそれぞれ対応して分割画像a〜dごとに用意されているが、図1では便宜上、分割画像a〜dのうち分割画像aを処理する画像入力部11a以下のブロックのみを図示する。図1には、例えばフレームバッファ13aのみが図示されているが、画像処理装置1では、分割画像a〜dに対応してフレームバッファ13a〜13dが用意されている(他の機能ブロックについても同様である)。
本実施の形態では、1枚の画像を例えば4画面に分割し、それぞれの分割画像a〜dを並列に画像処理する。ここでは、1つの分割画像a〜dの解像度は、例えば、SXGA(1280×1024)とする(全体ではQSXGA(2560×2048)となる)。本実施の形態で実行する画像処理は、ある画素(注目画素)に画像処理を行なう際に、その注目画素の周囲の画素の情報を用いて処理するような画像処理である。そして、各分割画像a〜dにそれぞれ画像処理を行なう際、分割前の元画像における各画素の座標情報を用いて画像処理を行なうものである。元画像を分割する前の各画素の座標情報を使用することで、画像が分割されても各画素は全体としての位置が変化しないため、分割画像a〜d毎に画像処理を行っても、出力画像の画素は全体の画像を再現した際に連続した画像データとして出力されることになる。
以下、画像処理装置1の構成、動作を具体的に説明する。以下の説明では、画像入力部11a以下の各部について主に説明するが、画像入力部11b〜11d以下についても同様である。画像入力部11aには、元画像を4分割した1つである分割画像aが入力される。
ここでは入力される信号については様々な信号を用いてよく、その種類は限定されない。例えば、コンピュータ等で一般に使用されているアナログRGB信号は、A/Dコンバータで画像信号のデジタル化をおこない、水平同期(HD)、垂直同期信号(VD)からクロック信号(CK)を再生する同期クロックの再生回路を使用することで、後段で使用するデジタル化された画像信号と画像信号を制御するためにHD,VD,CKを得ることができる(アナログRGB信号についての処理回路は、図1において図示を省略している)。
入力信号としては、この他、差動信号を使用することができる。例えば、LVDS(Low Voltage Differential Signaling)、TMDS(Transition Minimized Display Signaling)等の差動信号を使用した伝送を使用することができる。特にTMDSはVESA(Video Electronics Standards Association)が提唱するFPDI−2(Flat Panel Display Interface-2)が採用した伝送方式である。TMDSの信号に対してはHV、VD,CK、画像信号が有効であることを示すデータイネーブル(DE)と、画像信号を入力することでTMDS信号を出力するトランスミッタ、TMDS信号を入力することで、HD,VD,CK,DEおよび画像信号を出力するレシーバが市販されている。本実施例ではTMDS信号については市販のレシーバを使用することができる。TMDS信号はレシーバへ入力され、HD,VD,CK,DE及びデジタル信号の画像信号が出力される(以下、HD,VD,CKときによってはDEを含んで、同期信号とする)。
画像入力部11aから同期信号により、解像度検出部12aは入力された画像の解像度を検出する。この解像度検出部12aの構成については後に詳細を説明する。
フレームバッファ13aは、入力された画像信号と以降の処理のタイミングを調整するために、画像信号を記憶する。例えば、メモリ素子としてSDRAMを用い、書き込み、読み出し及びリフレッシュ動作を制御して、書き込みと読み出し動作を非同期で実現するメモリコントローラを組み合わせてフレームバッファ13aに使用できる。
フレームバッファ13aとしては、このSDRAMとメモリコントローラの組み合わせの他に、FIFO(first-in first-out)メモリ、デュアルポートRAM等を使用することができる。この場合は、FIFOメモリ、デュアルポートRAMを使用することで、書き込みと読み出しを非同期で行なうことができ、両者のタイミング調整が不要となるのはもちろん、メモリコントローラが不要なことから、制御に必要な回路が小型化することができる。
一度フレームバッファ13aに記憶された画像信号は画像処理部14aで画像処理される。各分割画像b〜dも、それぞれ画像処理回路となる画像処理部14b〜14d(図示せず)でそれぞれ並列に処理される。
このとき画像処理部14a〜14dで用いる分割画像b〜dの各画素に対応した座標情報は、前記同期信号(HV,VD,CK,DE)に基づいて座標情報生成部15a〜15dで生成される。
また、各分割画像b〜dの境界部分の処理に必要な画像信号について、画像処理部14b〜14d間で情報の入出力を行なう。この境界部分については、HD中のCKを計数することなどにより検出することができる(その詳細は後述する)。検出された境界部分の画素の情報は、該検出された境界部分を含まない隣接する分割画像b〜dへ、隣接する境界部分の画素として転送される。
さらに、VD中のHDを計数することで、画像の境界部分を検出することができる。検出された境界部分の画素は、該検出された境界部分を含まない隣接する分割画像b〜dへ、隣接する境界部分の画素として転送される。
これらの機能により、互いに隣接する分割画像b〜dの画素について境界部分を超えた画素情報を使用して、画像処理部14a〜14dにおいては境界部分で連続性を維持した画像処理を実現することができる。
画像処理部14a〜14dでは、入力された画素信号と画素の座標情報を用いて画像処理を行なうが、本実施の形態では分割画像a〜dを並列に処理することで、高速処理を実現する。この例では画像処理部14a〜14dは、画像処理としては座標情報を使用して画素密度変換を行なう。ここで示した画素密度変換は、画面全体を固定した比率で変換した場合、解像度変換を実現することができる。この画素密度変換とは、画像を構成する画素間の密度を変換することで、全画面同じ比率で変換することにより画角・画面サイズを変換することができる(例えば、同じ画角・画面サイズで解像度800×600と解像度1024×768では、画素間隔は、前者に対して後者の方は1/1.28である)。
このとき、変換前後で画素が一致しない部分については、補間を行なうことで、解像度変換を行なうことができる(解像度変換処理)。
極端に前述の画素密度変換の比率が大きい場合には、入力した画像の一部分を部分拡大した画像を得ることができる(部分拡大処理)。
さらに、画面の一端から、他の一端の間で、画素密度の比率を変化させることで、キーストン補正を実現することができる(キーストン処理)。
画像処理部14a〜14dの画像処理については、必要な演算機能を実現したASIC(Application Specific IC)、FPGA(Field Programmable Gate Array)、C−PLD(Complex PLD)、PLD(Programmable Logic Device)等を設けて実現することができる。MPU(Micro Processing Unit)、DSP(Digital Signal Processing)によるソフトウエア処理においても実現することができる。
次に、解像度検出部12a〜12dについて説明する。図2、図3は、解像度検出部12a〜12dを実現する回路の構成例を示すブロック図である。この回路の基本構成は、少なくとも2回の垂直同期信号間に含まれる水平同期信号数と、少なくとも2回の水平同期信号間に含まれるクロック信号を計数することで、解像度を判断するものである。
すなわち、垂直同期信号でリセットされるカウンタ21で、水平同期信号を計数する。最大値検出部22では、カウンタ21がリセットされるまでの期間で最大値αを検出する。また、同様に、水平同期信号でリセットされるカウンタ23でクロック信号を計数する。最大値検出部24では、カウンタ21がリセットされるまでの期間で最大値βを検出する。
最大値αから走査線数、最大値βからは信号線数がそれぞれ特定できる。
この検出した最大値α,βは、図3に示す回路に入力される。この入力された最大値α(水平信号数)、最大値β(クロック信号数)は、それぞれ比較器31,32に入力される。最大値α,βの比較対照として、VESAが推奨する解像度を示す走査線数、信号線数に、垂直・水平同期信号が有効である(一般的にアクティブローである)期間を除いた各信号数を加えた数値で比較を行なう。この比較データは、比較データ出力部33,34から出力される。表1には、画素数640×480である場合の各期間の画素数を示す。なお、比較器31,32自体は、一般的なインバータ、AND、OR、NOR等の論理素子を組み合わせることで、構成することができる。
表1に記載の例では、水平704(=640+160−96)画素、垂直523(=480+45−2)画素と比較して同じであれば、この画像信号の解像度は640×480と判断される。本例では、この最大値α,βの比較対象の信号に一定の幅をもたせる。すなわち、ブランク期間、同期信号幅は、それぞれVESAが推奨される数値として提唱しているが、すべての信号が準拠しているとは限らない。そこで、本例では、比較器31,32は、本来比較を行なう数値より低いある値と、同じく本来比較を行なう数値より高いある値の範囲内に、各最大値が入れば、最大値α,βと比較対照の値は同じと判断し、この範囲内の数値からはずれたときに同じでないと判断する。この数値範囲については、予め必要な範囲を解像度別に、又は一律に設定することができる。また、外部からこの数値範囲を調節する手段を設ければ、適応範囲を必要に応じて調整することができる。
解像度判断回路35は、比較データ出力部33,34を使用して、比較器31,32に比較を行なうべき数値を順次出力する。また、ある数値範囲と最大値α,βとの比較器31,32における大小判定の結果を入力して解像度を判定する。
表2には、一般に使用される解像度(ブランク期間を含まない表示期間)の例を示す。尚、解像度の名称は、一般に広く認められているものを使用した(厳密の意味では、例えば、XGAは1024×768を示す名称ではなく、XGAで規定された最大解像度が1024×768であり、640×480、800×600表示もXGAで規定された解像度であるが、ここでは広く一般に認知されている最大の解像度を示す名称としている)。すなわち、解像度判断回路35は、画像が表2に例示されるようないずれかの解像度であると判定する。
画像の水平方向を例に、解像度検出部12aの更に具体的な動作例を説明する。ここでは、説明のために、比較を行なう数値を、“640+ブランク期間−垂直同期信号のLow期間±10”により算出し、640との比較の際には694〜714の範囲と比較する。比較データ出力部33は、694という値を比較器31のB入力へ出力する。その比較結果が“A<B”ならばVGA以下の画像が入力されたことがわかる。直接、解像度変換にVGA以下であることが画像処理部14a〜14dに連絡され、対応するルーチンが起動される。“A=B”ならば解像度判断回路35で、水平方向はVGAと判断される。“A>B”ならば、比較データ出力部33から694に対する比較結果であることと合わせて比較器31から比較結果の“A>B”が入力される。
また、比較データ出力部33から714という値が比較器31のB入力に入力される。“A<B”又は“A=B”ならば、解像度判断回路35で、水平方向はVGAと判断される。“A>B”ならば、比較データ出力部33から714という値に対する比較結果であることと合わせて比較器31から比較結果の“A>B”が入力される。このとき、先に入力された694の値との比較結果は破棄するようにすれば、解像度判断回路35の回路規模を小さくすることができる。続いて、800の値との比較を行なう。ここでも、比較のために、比較を行なう数値を“800+ブランク期間−垂直同期信号のLow期間±10”により算出し、800との比較の際には1004〜1024までの値と比較することになる。そして、上記手順と同じく、1004の値との比較により、“A<B”では、この結果を受けて、解像度判断回路35では、最大値1が先の714と1004のどちらに近いかを判断し、より近い方の解像度と判断する。
以下、同様に解像度が決定されるまで比較器31で比較を行なう。ここで、水平方向に800ラインの場合は、垂直方向のライン数により、解像度はVGA−WかSVGAかを判断することになる。
比較データ出力部33,34による比較データ出力は、比較を行なうための数値を所定のROMなどに保持しておいて、必要に応じて比較するための数字を比較器31,32に出力することができる。この場合に、ROMなどに記憶する数値は、非表示部分を含んだ直接比較が可能な数値を記憶することで、演算処理を簡略化して回路規模を縮小することができる。
また、冗長性を持たせるための範囲(上記説明では±10とした)を、外部からEEPROM、フラッシュROM等の書き換え型のROMに外部または内部処理により書き込む手段と、この数値による和、または差を演算する手段を設けることで、比較データの数値に冗長性を持たせることができ、VESA等の推奨する範囲外の信号についても追従できる柔軟性を与えることができる。さらに、比較データ自体をEEPROM、フラッシュROM等の書き換え型のROMに保持するようにすれば、必要に応じて判断基準を見直し、修正することができるので、望ましいといえる。
解像度判断回路35は、以上のようにして判断された解像度として、解像度を確定することで、予め記憶手段に記憶した各画素の座標情報から対応した座標情報を読み出して実行する座標情報の計算を行わずに、また複数の解像度から対応するものを選択して画像処理を行なうことができる。これにより、座標情報を演算する回路が不要となり、回路規模の縮小と処理時間の短縮、および製造コストの低減を実現できる。
次に、座標情報生成部15a〜15dについて説明する。図4は、座標情報生成部15a〜15dの構成を説明するブロック図である。座標情報生成部15a〜15dでの処理に必要なデータは、前述のようにして求めた画像の解像度と、前述の同期信号(CK,VD,HD,DE)である。ここでは、解像度検出部12a〜12dで得た解像度の情報と同期信号とにより、画像処理部14a〜14dでの画像処理に必要な座標情報を求めるものである。
まず、画像処理部14a〜14dでの画像処理後に出力される画像(出力画像)又は出力画像の元となる画素部分の画素ピッチは予め決まっている(ここでは、レンズ等の光学部品を使用することで拡大するか、又は投射して使用する場合の元となる画像を形成する部分の画素部分の画素ピッチをさす)。画素数についても予め使用する範囲を設定することで、予め決定または変更することができる。この例では、例として入力画像と出力画像の画像サイズを一致させた場合、入力画像の1画素ピッチを1として、出力画像の各位置を計算する。
検出した入力画像の解像度は(X、Y)とし、出力画像の解像度は既知で(x、y)とする。座標情報は、入力画像の1画素ピッチを1として出力画素の位置を示す。
水平方向において、全体の長さは、“1×(X−1)”、出力画像の1画素ピッチは、“1×(X−1)/(x―1)”、各出力画素の座標の値は、“(X−1)/(x−1)×n (但し、n=0〜(x−1))”である。座標の値の計算結果から整数部分をNとすると、計算結果は“N〜N+1”の間に含まれる画素を示し、計算結果からNを除いた小数点以下の数値は、前述の区間内でのNからの距離を示す。
同様に垂直方向についても、各出力画素の座標情報は、“(Y−1)/(y−1)×m (但し、m=0〜(y−1))”である。この計算結果から整数部分をMとすると計算結果は、“M〜M+1”の間に含まれる画素を示し、計算結果からMを除いた小数点以下の数値は、前述区間内でのMからの距離を示す。
画像信号は、前記同期信号(CK,HD,VD,DE)と同期して入力される。入力された同期信号から、演算回路41では入力画素数と予め決定されている出力画素数から入力画素の1画素ピッチを1とした出力画素のピッチを計算する。具体的には水平方向は“1×(X−1)/(x―1)”、垂直方向は“1×(Y―1)/(y―1)”を計算することで水平、垂直ピッチを算出する。
演算回路42では、入力された画素が最初の画素から何番目かを計数することで、水平方向の計数結果n(但し、n=0〜(x−1))、垂直方向の計数結果m(但し、m=0〜(y−1))を計数して、それぞれ演算回路1で算出した各ピッチに積算する。ここでは、演算回路41で画素の計数を行い、結果を演算回路42へ入力してもよい。
演算回路42の演算結果は、抽出回路43へ出力され、整数部と小数点部分に分離される。分離された整数部により、入力画素のピッチを1として、水平方向の演算結果の整数部をNとすると“N〜(N+1)”に含まれ、残りの小数部分はNからの距離を示す。同じく垂直方向の演算結果の整数部をMとすると“M〜(M+1)”に含まれ、残りの小数部分はMからの距離を示す。ここでは、説明のために整数部と小数部に分けてそれぞれの数値の意味を示したが、実際の演算においてはそれぞれ整数部と小数部の値を使用して演算を行えばよく、実際に小数を使用して計算することに限定されるものではない。
これらの計算は、論理回路でFPGA(Field Programmable Gate Array)、C−PLD(Complex Programmable Logic Device)等を使用して作成することができ、また、プログラムに基づくMPU(Micro Processing Unit),DSP(Digital Signal Processor)の処理により演算を行なうこともできる。
画像処理装置1は、以上の構成により、1つの画像を複数に分解した分割画像a〜dを並列に処理することができる。表示容量が大きな画像は、このように画像を分割して処理する方式が主流である。この方式に対応することで、回路構成が簡易になり、製造コストを低減することができる。
そして、画像処理部14a〜14dにおいて実行する画像処理、この例では、解像度変換は、前述のように、各出力画素の座標の値は、“(X−1)/(x−1)×n (但し、n=0〜(x−1))”、“(Y−1)/(y−1)×m (但し、m=0〜(y−1))”である。よって、n=0〜(x−1)、m=0〜(y−1)という元画像の座標情報を用い、画像処理を実行している。よって、各分割画像a〜dに固有の座標情報ではなく、元画像の座標情報を用いて並列的に画像処理を実行することにより、この処理後の各分割画像a〜dを合わせて1枚の画像として表示装置に表示させようとしたときに、処理後の各分割画像a〜dは最初から1枚の連続した画像の座標情報を維持しているので、各分割画像a〜d間の境界部分に画像のひずみが発生するのを防止することができる。また、このような画像のひずみが発生するのを防止するために、各分割画像a〜dに固有の座標情報を、再度、分割画像a〜dを合わせた1枚の画像の座標情報に変換する手段を不要とできるので、回路構成を簡易にして、製造コストの低減、装置のコンパクト化を図ることができる。
別の実施の形態について説明する。
図5は、この実施の形態の画像処理装置1の構成を説明するブロック図である。図5において、図1〜図4と同一符号の構成要素は前述の実施の形態の画像処理装置1と同様の構成要素であり、詳細な説明は省略する。
この実施の形態では、分割前の元画像の全体が入力される単一の画像入力部11と、この入力画像の解像度を検出する前述の解像度検出部12aと同様の単一の解像度検出部12、この解像度検出部12からの同期信号と解像度の情報から画像処理に必要な座標情報を求める座標情報生成部15aと同様の単一の座標情報生成部15とを備えている。
さらに、この画像処理装置1では、元画像を振り分けて分割画像a〜dに分割するデマルチプレクサ(DeMUX)51、解像度検出部12で検出した解像度情報に基づいて、分割画像a〜dの水平、垂直画素数を算出する演算部(この例では、前記のように検出した水平、垂直画素数をそれぞれ1/2にする)52、および、振り分けられた分割画像a〜dをそれぞれ記憶するフレームバッファ13a〜13dを備えている。また、演算部52は、DeMUX51が画像処理を行なうために各画像信号の必要な振り分けを実行するように、各フレームバッファ14a〜14dへ切り替え信号を出力する。分割画像a〜dの画像処理は、前述の実施の形態と同様に画像処理部14a〜14dでそれぞれ行なう(なお、図5において画像処理部14b〜14dの図示を省略している)。
各分割画像a〜d間の境界部分において、ある分割画像a〜dの画像処理に必要な隣接する他の分割画像a〜dの画像信号は、DeMUX51を複数段並列に使用することで、必要に応じて同じデータを複数のフレームバッファ13a〜13dに入力することができる。この画像の境界部分については、HD中のCKを計数することで検出することができる。検出された境界部分の画素の情報は、検出された境界部分を含まない隣接する分割画像a〜dのフレームバッファ13a〜13dへ、隣接する境界部分の画素の情報として転送される。また、VD中のHDを計数することで、画像の境界部分を検出することができる。検出された境界部分の画素の情報は、検出された境界部分を含まない隣接する分割画像a〜dのフレームバッファ13a〜13dへ、隣接する境界部分の画素の情報として転送される。この機能により、互いに隣接する分割画像a〜d間で境界部分を超えた画素情報を使用して境界部分で連続性を維持した画像処理(解像度変換)を実現することができる。境界部分を含めて必要な画像信号は画像処理部14a〜14dへ出力され、画像処理部14a〜14dでは、座標情報生成部15からの座標情報により、画像処理を行い、表示制御部へ画像信号を出力する。
この画像処理装置1では、1つの元画像を入力することで、元画像の複数の分割画像a〜dへの分割から画像処理までを全て画像処理装置1で実現することができ、画像処理装置1に1つの元画像を分割するための他の装置、回路を付加する必要がなく、画像も単一の元画像をそのまま入力することができるため、汎用性が向上し、量産効果による製造コストの削減を図ることができる。
前述の各実施の形態では、画像処理部14a〜14dで必要な座標情報は、座標情報生成部15a〜15d,15において生成したものを用いている。これに対し、画像処理部14a〜14dでの画像処理に必要な画素の座標情報を記憶装置に記憶し、必要なときにこれを参照して画像処理を行なうようにしてもよい。使用する記憶装置は、ROM(Read Only Memory)、RAM(Random Access Memory)、EEPROM(Electronically Erasable and Programmable Read Only Memory)、EPROM(Erasable Programmable Read Only Memory)等を使用することができる。この場合、記憶装置には、電源のON/OFFにかかわらず記憶内容を保持するROM、EEPROM、EPROMを使用することが望ましい。より望ましくは、EEPROMを使用することで、書き換えの必要に応じて電気的に消去、書き換えが可能となる。
また、他の望ましい構成例としては、図6に示すように、制御回路63の制御により、電池等でバックアップした揮発性の記憶装置61に不揮発性の記憶装置62から必要な座標情報の内容をコピーし、必要に応じて揮発性の記憶装置で編集を行なうことで電源のON/OFFに関わらず、データの保存と書き換えを両立することができる。
記憶装置の動作速度については、高速な記憶装置を使用することで、座標情報の迅速な読み出しが可能となる。また、必要とする座標情報を高速な記憶装置にコピーし、実際に使用する部分は、この高速な記憶装置から読み出して使用することで、高速な座標情報の読み出しが可能となる。
すなわち、画像処理部14a〜14dからの画素の座標情報の要求に対して、制御回路63は要求された座標情報を含むデータ(望ましくは以降に要求される一連の座標情報を含む)を、例えばEEPROMを使用した記憶装置62から例えばSRAMを使用した記憶装置61へ移動させる。移動の手段は、記憶装置62への読み出しと記憶装置61への書き込みで行なう。このため、制御回路63には、アドレスの発生用のカウンタ、使用する記憶装置の制御回路を含んでいる。
記憶装置61に記憶された座標情報は、高速アクセス可能な記憶装置61を使用することで、記憶装置62単体で使用するより高速に座標情報を読み出すことができる。また、本例は記憶装置62に電気的消去書き込みROMであるEEPROMを使用しており、制御回路63は必要に応じて記憶装置62の内容の消去、書き換えの制御機能もつ。つまり更新が必要になった場合、データ書き換え要求により、EEPROMに対して内部データの消去と書き換え用データによる書き込みを行なう。これにより、座標情報の高速アクセスを可能とし、また、必要に応じて座標情報の更新を可能とする。
前述の図5の実施の形態に前述の図6の構成を適用して、図7に示すように実施してもよい。すなわち、元画像は画像入力部11に入力され、画像信号(デジタル信号)と同期信号(HD,VD,CK,DE)として出力される。解像度検出部12では解像度を検出する。画像信号は演算部52によるDeMUX51の制御により、それぞれのフレームバッファ13a〜13dに分割画像a〜dとして分解して記憶される。
座標情報生成部15における座標情報の計算方法は、図1以下の実施の形態で説明した手段によっている。この計算により求められた座標情報は、制御回路63によりにより記憶装置62に書き込まれる。フレームバッファ13a〜13dからの画像データの画像処理に必要な座標情報は、制御回路63に要求することで、制御回路63からの指示により記憶装置62から記憶装置61へ必要なデータのコピー、記憶装置62からの座標情報の出力が行われる。
このように、座標情報生成部15で演算した結果を記憶装置62,61で記憶することで、一度演算した結果は記憶装置62,61に記憶して、以後、演算することなく記憶装置62,61から演算結果を読み出すことが可能となり、毎回演算を行なう場合に比べて、演算回路42の回路を小型化して、製造コストを低減することができる。
次に、各分割画像a〜dの境界部分の検出について説明する。
すなわち、前記した同期信号を使用して、水平方向、垂直方向の境界部分の画素を検出するものである。すなわち、垂直同期信号(VD)でリセットされるカウンタ71と水平同期信号(HD)でリセットされるカウンタ72を使用して、各分割画像a〜dの境界部分の画素を境界画素検出部73で検出する。
ここでは、例として、4分割された各解像度1024×768の分割画像a〜dについて説明する。分割画像aでは各走査線とも水平方向1024番目の画素と、768本目の走査線上の全ての画素が境界部分の画素に相当する。この部分については、通常の分割画像a内の画像処理に使用すると同時に分割画像bとの境界部分と、分割画像cとの境界部分の画像処理に使用する。同様に分割画像bについては、各走査線1番目の画素は分割画像aとの境界部分、768本面の走査線上の全ての画素は分割画像dとの境界部分の画像処理に使用できる。分割画像a〜d毎の境界部分として使用できる画素について、表3に示す。
境界画素検出部73で境界画素として検出した画素の情報は、記憶部74に記憶することで、必要に応じて画像処理部14a〜14b(図8においては画像処理部14aのみを図示)で参照できるようにして、画像処理部14a〜14bで画像処理を行なうことができる。
すなわち、境界部分を含んで、画像処理を行なうデータとして画素情報を配列し、各分割画像a〜dを処理する画像処理部14a〜14bで処理を行ってよい。具体的には、分割画像aは、境界部分である分割画像b、分割画像c、分割画像dそれぞれが含む、分割画像aとの境界部分の画素情報を含んだ分割画像aとして配列し、1枚の画像として画像処理部14aで画像処理を行なう。同じく、分割画像b,c,dについてもそれぞれ境界部分の画素情報を含む画像として配列を行い、それぞれ1枚の画像として14b〜14bで画像処理を行なう。このとき、処理結果でそれぞれの分割画像a〜dから出力された境界部分の出力画像は、互いに平均を算出することでそれぞれの計算結果を使用することができる。
これら境界部分の画素の情報は、他の一例をあげると、境界部分用の処理回路(図示せず)を使用して処理することもできる。この場合、表3に示した境界部分に含まれる出力画素は、専用の画像処理部(図示せず)で画像処理を行い、画像処理装置1から出力される前に他の画像処理部14a〜14bからの結果と合成することで1枚の画像を作製することができる。
また、異なる方法としては、各分割画像a〜dの境界部分の計算は、いずれか一方に含まれる計算を少なくとも1回行い、その結果を使用することもできる(そのための回路については図示せず)。
境界部分の画素情報については記憶部74に記憶され、記憶された内容の更新は、新規にフレームバッファ13a〜13dの分割画像a〜dが記憶されるまで行わず、記憶されている画素情報を使用して画像処理を行なうものである。
通常、画像の入力方法は線順次と呼ばれる方法で行われる。例として一例をあげると、画面の上から下へ水平方向に走査線と呼ばれるライン単位で順次データが転送され、同様に走査線内は左から右に順次データが転送されるものである。このため、画面のデータの転送が開始されてから、同一画面内の各画素が転送される時間は、画素の位置により特定できる。
本実施の形態は、この画面内の位置により転送される各画素のデータの転送時間が異なっていることによる、各分割画像a〜dの境界部分の画素情報が転送される時間と、該画素について画像処理される時間との差異を解消するものである。
例として、分割画像aの1本目の走査線の1024番目の画素は、分割画像bの同じ走査線の1番目の画素と境界部分の演算に用いられる。しかし、各分割画像a〜dは画像処理部14a〜14dに並列に入力されるため、上記境界部分の画素間には分割画像の走査線一本分の転送時間に相当する時間差が生じる。そのため、元画像の同じフレームの画像情報を使用するためには、記憶装置に記憶し、画像処理部14a〜14bでの画像処理後に再び配列する等の処理が必要となる。
これについて図9を参照して説明する。図9は、分割画像a〜dが並列に入力され、それぞれ走査線の1本目が入力される部分を示す。並列入力のため、順次1〜1024までが同じ時間で入力される。しかし、同じフレーム内のデータを使用して画像処理を行なうためには、異なる時間に入力される図9で図示したデータが同時に必要となる。
検討の結果、境界部分の画素情報と他の部分との画素情報に、分割画像1フレームの差異があっても実際に視認できる差異は生じないことがわかった。そこで、本実施の形態は、境界部分の画素情報について、記憶した後、次に更新されるまで同じ画素情報を維持し、必要に応じて該境界部分の画像情報を使用して画像処理を行なうものである。
本実施の形態により、分割画像a〜dの境界部分での画素の情報を記憶して、新規に更新されるまでこの情報を保持することで、画像処理装置1は、処理を行なう際に、必要に応じて分割画像a〜dの境界部分の画素の情報を使用して画像処理を行なうことができるため、画像処理に境界部分の画素の情報とのタイミング調整が不要となり、部品コストの低減による低コスト化を実現できる。
なお、前述の各実施の形態では、画像処理部15a〜15dで行なう画像処理の例として解像度変換を示したが、本発明はこれに限定されるものではなく、処理対象となる注目画素を処理するために、その注目画素の周囲の画素の情報を参照する必要のある様々な画像処理に本発明を適用することができる。以下では、このような画像処理の例について説明する。
(1)まず、このような画像処理としてエッジ強調が挙げられる。一例を示すと、周辺画素の情報を判断して文字情報などを判別しやすくするために文字本体と背景との境界部分の明るさを調整することで、より境界都分をはっきり視認できるよう強調したり、輪郭部分の色を調整(濃度を高めるなど)して強調するなどである。これは、周辺画素の情報を用いて差異の大きい部分を輪郭部分として検出し、この検出部分の色の濃さ、明るさを算出することで行なう。なお、医療用画像の視覚装置などでは、エッジ強調による境界部分の強調は正常個所と異常個所の視認に有効な場合が多い。
(2)また、画像の部分的な拡大・縮小の処理も挙げられる。これは解像度変換を全画面について行なうのではなく、指定定した範囲について行なうことで、使用者が指定する任意の部分について画像の拡大表示や、画像全体を見るために縮小表示を行なうものである(縮小表示の場合、もともと入力された画像の範囲外の画像を表示することはできないため、極端な縮小表示を行なうと、表示された画像範囲以外に黒、自などで示されて、画像が表示されない部分が発生する)。
(3)そのほかに、階調表示において、低い階調表現の表示装置を使用して、高い階調教を表現するための誤差拡散を挙げることもできる。これは、元画像の明るさと表示する明るさの差異を周辺の画素に分配することを全ての画素について行なうことで、低い階調数の表示装置で高い階調表現を行なうものである。
空間フィルタ処理等を挙げることもできる。空間フィルタ処理では、各画素に処理を行い新しい画素の変換を行なうため、周囲画素との影響を考慮した処理が必要となる。
[表示装置]
次に、前述の画像処理装置1を搭載した表示装置101について説明する。
図10は、表示装置101の構成を示す説明図である。光変調素子102は、画像フィールド(あるいは、画像フィールドを時間的に更に細分割した複数個の画像サブフィールド)ごとに照明光を画像情報に基づいて空間光変調して画像光として出射する素子である。光変調素子102としては、例えば、液晶パネルを用いることができる。このような光変調素子102の一例として、ここでは、反射型のLCOS(Liquid Crystal On Silicon)を使用している。このように、光変調素子102から出射される画像光を光変調素子102の解像度以上の高解像度で表示するため、表示装置101では、光変調素子102からの画像光を光偏向素子103により時間分割で偏向し、この偏向に応じた画像を表示するピクセルシフトを実行している。すなわち、光偏向素子103は光変調素子102と同期し、画像フィールド(あるいは、画像フィールドを時間的に更に細分割した複数個の画像サブフィールド)ごとに駆動される光変調素子102の各画素から入射されてくる画像光の光路を偏向して光変調素子102の見かけ上の画素数を増倍して表示するものである。
図10において、符号104は光源である超高圧水銀灯であり、この光源の光はインテグレータ105で均一化され、偏光変換素子106で偏光を一方向に揃えられる。インテグレータ105、偏光変換素子106を通過した光は、ミラー109、PBS(偏光ビームスプリッタ)107で反射されて光変調素子102へ入射する
光変調素子102で空間光変調されて反射した光で、投射レンズ108を通して図示しないスクリーンに到達する光は、光変調素子102で偏光方向が90度変えられて、今度はPBS107を透過して光偏向素子103へ入射される。光偏向素子103では、透光性の平行平板111と電磁石と磁石112を組み合わせて電圧によって可動する機構(図11参照)で光軸を時分割で偏向して、画像の見かけ上の解像度を倍増させてスクリーンに表示する。なお、光の方向は図10中、矢印で示している。
この電磁石と磁石112の電磁石を制御することで、それぞれ平行平板111が傾き、光変調素子102からの光は偏向される。そして、それぞれの位置に対応する画像を光変調素子102に表示することで、高解像度を実現することができる。図11は、光偏向素子103の概略構成を示すものであるが、電磁石と磁石112の電磁石により透光性の平行平板111が傾斜し、図11のように入射光、出射光間にずれが生じる(なお、図11においては、このずれを強調して作図している)。
図10において、符号109は表示装置101の全体を制御する制御装置であるが、この制御装置109では前述の画像処理装置1を備えていて、光変調素子102に表示しようとする画像を前述のように複数に分割し、この分割した分割画像a〜dを前述のように処理し、この処理後の画像を光変調素子102に表示している。
このような表示装置101によれば、画像処理装置1により高画質の画像処理を行い、光偏向素子103を使用した偏向に対応して時分割で光変調素子102に表示を行なうことで、光変調素子102の画素数より多い画素数の画像を表示することができる。
また、光変調素子102を3枚用いて、カラー画像を表示するようにしてもよい。図12は、このような表示装置101の構成を説明する説明図である。図12において図10と同一符号の部材は、前述の実施の形態と共通であり、詳細な説明は省略する。
図1の表示装置101では、ミラー109の反射光を青反射ダイクロイックミラー121、緑反射ダイクロイックミラー122で複数色、ここではR(赤),G(緑),B(青)の3色の光に分解し、所定の光学系、ここでは3つのPBS107、ミラー123、リレーレンズ124を介して、それぞれの色の光を複数、ここでは3枚の光変調素子102に入力する。3枚の光変調素子102には、それぞれカラー画像である元画像を構成するR,G,Bの画像情報に基づいて駆動され、画像フィールド(あるいは、画像フィールドを時間的に更に細分割した複数個の画像サブフィールド)ごとに照明光を画像情報に基づいて空間光変調して画像光として出射する。そして、出射された3つの色の画像光は所定の光学系、ここでは3つのPBS107、ダイクロイックプリズム125を介して1つのカラー画像の画像光に重ね合わされ、光偏向素子103に入射される。なお、R,G,B各色の光は図12中に矢印で示している。また、図中のリレーレンズ124は、R,Gを示す光路に対して、Bのみ光路長が異なるため、これを調整するための素子である。
図13は、この表示装置101の制御装置109において、各光変調素子102に各色の画像信号を出力する回路構成について説明する説明図である。
まず、元画像は、画像入力部11で赤、緑、青の各画像信号に分けて赤画像処理部131R、緑画像処理部131G、青画像処理部131Bにそれぞれ出力される。赤画像処理部131R、緑画像処理部131G、青画像処理部131Bのそれぞれの構成は共通であるため、ここでは、赤画像処理部131Rについて説明する。すなわち、赤画像処理部131Rは、前述の解像度検出部12、座標情報生成部15、演算部52、DeMUX51、フレームバッファ13a〜13dを備えた画像分割部132と、前述の画像処理部14a〜14dとを備えていて、赤画像信号に画像処理を施して赤画像を表示する光変調素子102に画像信号を出力する。同様に、緑画像処理部131G、青画像処理部131Bも、それぞれ、赤画像、青画像を表示する光変調素子102に画像信号を出力する。
本構成では、各色について同じ回路構成を使用して、各色につき4つの画像処理部14a〜14dの並列処理を行っている。各色の回路とも、並列化の方法と処理に必要な情報は互いに共通とした。その結果、それぞれ異なる色を、異なる入力データで処理しているが、処理に必要な座標情報は同じデータを使用する3つの回路を一組としてそれぞれの組は別の座標情報を使用していて、各組の中は3回路が同じ座標情報で演算を行なう組が4組動作していることになる。
光偏向素子103は、光変調素子102による画像を時間分割で異なる位置に表示し、該表示位置に対応した画像を光変調素子102に表示することで1枚の画像を形成するが、本実施の形態では画像処理装置1からの画像信号の出力が、時分割による光変調素子102の表示に対応するように行われる。
光変調素子102の表示内容は光偏向素子103の偏向方向により決定されるため、例として変更方向を図14に示す方向に、画素1→画素2→画素3→画素4→画素1…のように偏向するものとする。画像信号に対応する光変調素子102の各画素位置は決まっているため、光偏向素子103により時分割表示で実現される画像(本例では、光変調素子103の画素数×4の画素を持つ画像)で、ある偏向状態で表示される画素は一義的に決定される。図15には光偏向素子103と時分割表示により実現される画像を示す。●は図14の画素1で表示されることを示し、以下画素2,3,4の○に順次表示される。そして、画素1〜4において、光変調素子102は同じ画素が表示される。
本実施の形態では、画像処理部14a〜14dによる画像処理は、処理結果として出力される画素を処理するための入力された画素を選択することから開始される。出力される画素が決まるとこれを処理するために必要な入力された画素が選択される。そして、選択された画素とその元画像における座標情報から先の出力画素が画像処理の結果として出力され、光変調素子102に出力される。
画像処理装置1からの出力を使用して、光偏向素子103による偏向に対応した時分割の表示を行なうための画像を作成する方法について説明する。この構成は、画像処理装置1の出力を記憶するメモリを用いることである。メモリを使用することで画像処理装置1から出力されるタイミングと光変調素子102間のタイミング調整に時間的な猶予が発生する。
具体例として、光偏向素子103により前述のように4つの偏向方向による時分割表示を行なう場合について説明する。並列処理により各時分割表示に対応する画像が出力された場合、本例により直ちに表示しない内容でもメモリに記憶することで、順次表示を行なうことができる。メモリとしては、SRAM(static random access memory)、DRAM(dynamic random access memory)等を使用することができる。
ここでは、記憶装置A,Bの2組について交互に書き込み、読み出しを切り替えることで、フレーム毎に順次切り替えて表示を行なうことができる。そのタイミングチャートを図16に示す。
図16のタイミングチャートに示すように、記憶装置A、記憶装置Bに画像処理装置1からのデータを書き込み、光変調素子102の読み出しを切り替えることで、光変調素子102は1フレーム期間内に表示を行えばよく、タイミングの調整の余裕を確保することができる。
本実施例では、画像処理装置1からの1フレーム分の書き込みと光変調素子102による時分割表示の結果、1フレーム分の読み出しの遅い方が律速となる。異なる場合は早いほうを停止させる等のタイミング調整が必要となる。
回路構成としては、前記2組の記憶装置A,Bで交互に書き込み読み出しを制御することで実現できる。例としては、WE(Write Enable:例としてLレベルで書き込み、Hレベルで読み出し)信号で制御することができる。その他、出力については、OE(Output Enable:例としてLレベルで出力が取り出せるが、Hレベルにすると出力はハイインピーダンスとなる)信号をもつゲートを組み合わせて信号の出力方向を制御することができる。2組の記憶装置A,Bの切り替えは、セレクタを使用することで実現できる。
記憶容量については、画像処理装置1から光偏向素子103の偏向と、時分割表示の順序で画像の出力が可能の場合、表示を完了した記憶装置AまたはBに新規の表示用の画像を記憶することで、記憶容量を削減することが可能である。
図17に具体的な回路構成を示す。図17において、画像処理装置1からは画像処理後の画像が出力される。出力された画像が有効であることを示す信号、または出力された画像数(光変調素子102の画素数は予め決まっているため、計数で1サブフレームのデータは決定できる)を計数部145で数えることでも、有効な1フレームのデータは検出される。ここでは有効なフレーム毎にトグル動作を行なうsel信号を定義する。この単位に2組の記憶装置A,Bの読み出し、書込みの制御(直接sel信号で制御)、入力端子へのデータの向きを入出力制御部141,142で制御する。入出力制御はそれぞれ逆の動作を行い、一方が記憶装置Aに書込む時は、もう一方は記憶装置Bから読み出す。同じくsel信号によりセレクタ143から画像が読み込み動作を行っている入出力制御部141をへて記憶装置Aに書きこまれる。なお、入出力制御部141、142のバッファ段で、データを有効に通さない方向はハイインピーダンスとすることで、セレクタ143、144は省略が可能である。
このように、本実施の形態では、画像処理装置1からの出力画像信号を記憶装置A,Bに書き込み、光変調素子102が表示を行なうために記憶装置A,Bから出力画像信号を読み出すものである。
本実施の形態では、読み出しと書き込みを非同期に行なうことができる記憶装置A,Bを使用する。使用できる記憶素子としては、具体的にはFIFO(First-In First-Out)、Dual Port DRAM、Dual Port RAM、Multi Port DRAM、Multi Port RAMと呼ばれる記憶素子を使用することができる。機能からは、前述の読み出しと書き込みが非同期に行えることを満たしている記憶素子により実現することができる。
具体的なタイミング例をタイミングチャートを使用して説明する。図18に、このタイミングチャートを示す。図18はそれぞれ時分割で表示するための光変調素子102の画像をサブフレーム1〜4で示している。また、各サブフレームには専用のバンクを設けた。
タイミングチャートでは、画像処理装置1からの書込み動作であるサブフレーム1〜4を示す位置と、読み出し動作のサブフレーム1〜4を示す位置がずれている。
この状態では、例えば、サブフレーム1は前半1/5の部分が1フレーム前の(更新される前の)サブフレーム1が読み込まれている。画像の表示について検討の結果、光変調素子102のサブフレーム内に2つの異なるフレームの画像が混在しても、完成した画像には、差異の検出が大変に困難であることがわかった(通常使用する画像では、感知されなかった)。
光変調素子102の制御には複数の手順が必要なもの(リセット、極性制御、残余電圧のクリア等)があり、これらの手順によっても読み出しの制御は煩雑になる。このように、非同期で書込みと読み出しをおこなうことで、タイミングの自由度は大きくなる。
また、画像処理装置1から、画像処理が終わった結果が出力される。この出力された結果は本実施の形態の書込み側に入力され、一方、光変調素子102へは読み出し側から出力される。
本実施の形態では、それぞれ計算結果が表示時に順次読み出されるようにそれぞれ対応したバンクもしくは記憶素子に書き込まれれば、書き込み方は特に限定するものではない。
本実施の形態では、光変調素子102は読み出しと書き込みを非同期に行なうことで、画像処理装置1からの出力画像のタイミングとは非同期で、必要なタイミングで表示を行なうことができ、タイミング調整に必要な部品コストを低減することができ、低コスト化を実現できる。
前述した光偏向素子103は、透光性の平行平板111を傾斜させて、ピエゾ素子、電磁石と磁石112等で動作させるもので、光の向きを変更することができる。しかし、このような構成の光偏向素子103では、光を偏向するためにピエゾ素子、電磁石等の動作を伴うため、動作音が発生してしまう。
そこで、光偏向素子103は、液晶パネルにより光を偏向するようにしてもよい。これは、具体的には複屈折板と液晶の組合せで実現できる。すなわち、複屈折板は入射する光の偏光方向により屈折方向が変化する。そこで、複屈折板と液晶を組み合わせることで、液晶により偏光方向を変化させることで光を偏向するようにする。液晶による光の偏向を行なうことで、動作音は発生せず、静粛で高画質、高解像度の表示装置101を実現することができる。
次に、このような液晶を用いた光偏向素子103の一例の概略構成について説明する。
ここでは、強誘電性液晶を使用して垂直配向させた光偏向素子103について説明する。この素子の構造を図19に示す。図19の光偏向素子103は、紙面水平方向の光軸を偏向する。すなわち、電極154に電圧を印加することで、ガラス基板153に液晶層151が挟持されてなるパネルの液晶層151の液晶分子の状態が遷移して、基板153に対して垂直方向(紙面水平方向)の入射光が、液晶分子の状態に応じて偏向する。出射光は入射光に平行である。
この光偏向素子103は強誘電性液晶、具体的には、ホメオトロピック配向をなすキラルスメクチックC相よりなる液晶を使用しているため、応答速度が速い。また、基板153に対して垂直に配向した液晶の状態で偏向するため、偏向量の制御性が良好で、必要な位置に偏向させることが可能となる。もちろん、液晶を使用することで可動部品がないため、静粛性を実現することができる。なお、図19中の符号154は電圧を印加するための電極、152は配向膜である。入射光は液晶の状態により第1、第2の射出光にシフトされる。
図20は液晶の配向状態を示している。この配向状態に応じて図19に示す2方向のシフトを実現する。図19に示すように、1素子で水平または垂直の1方向のシフトを実現する。また、前述のように画素1〜4の4方向に偏向するには、シフト方向が互いに直交する2つの光偏向素子103を使用する。
このように、光偏向素子103に垂直配向させた強誘電性液晶を使用することで、偏向量と、電気信号による制御性が良好で、動作音が発生しない光の偏向を実現することができ、良好な画像を得ることができる。その他、液晶を用いた光偏向素子103の構成の詳細については、例えば、特開2002−328402公報等を参照されたい。