JP4111925B2

JP4111925B2 - ディスプレイ

Info

Publication number: JP4111925B2
Application number: JP2004060472A
Authority: JP
Inventors: 直江藤; 一義今江
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2004-03-04
Filing date: 2004-03-04
Publication date: 2008-07-02
Anticipated expiration: 2024-03-04
Also published as: JP2005250108A

Description

本発明は、情報表示手段であるディスプレイに関するものであり、特に、異なる方向から見た場合に異なる映像が現れるデュアル・ビュー・ディスプレイに関する。

従来より、単一のディスプレイを複数の視聴者で共有すべく、ディスプレイの回転角度に応じて表示する映像信号を切り換える技術（特許文献１を参照）や、車載用ディスプレイを自動車フロントガラスの中央付近に天井から吊り下げることでいずれの座席からも高い視認性を確保する技術（特許文献２を参照）が種々開示・提案されている。

しかしながら、上記文献に記載されているディスプレイでは、複数視聴者の要求する情報が各自に異なる場合、各々に対して同時に情報提供を行うことができなかった。

そこで、従来より、カーナビゲーションシステム等に用いられる車載用ディスプレイ等においては、運転席側の視聴者と助手席側の視聴者が１つのディスプレイを異なる方向から見ることに鑑み、第１視覚方向用の映像光を出力する第１画素と第２視覚方向用の映像光を出力する第２画素とから成る表示パネルと、該表示パネルの前面に配置されて第１、第２画素から出力される映像光を各々第１、第２視覚方向に対応して分離する光学分離部と、を有して成り、複数視聴者に対して各々異なる映像を同時表示することが可能なデュアル・ビュー・ディスプレイが開示・提案されている（例えば、特許文献３を参照）。

なお、上記に関連する従来技術としては、左眼用と右眼用の映像光を交互に出力する映像表示手段と、各映像光を左右の眼に対応して分離する光学分離手段と、を有して成る立体映像表示装置が種々開示・提案されている（例えば、特許文献４を参照）。
特開平２−１４４２４２号公報登録実用新案第３０４５４４３号特開２００３−７６２８９号公報特開２００３−２９５１１３号公報

確かに、上記構成から成るデュアル・ビュー・ディスプレイであれば、複数視聴者に対して各々異なる映像を同時表示することができるので、単一ディスプレイの共有性を高めることが可能である。

しかしながら、従来のデュアル・ビュー・ディスプレイは、表示パネルの駆動制御に際して、複数方向に映像を出力する必要があるか否かを考慮することなく、常に、第１視覚方向用の映像光を出力する第１画素と第２視覚方向用の映像光を出力する第２画素とを駆動する構成とされていた。そのため、当該ディスプレイを一方向からしか見ない場合には電力が浪費される、という課題があった。

また、従来のデュアル・ビュー・ディスプレイにおいて、一般的に用いられるアクティブマトリクス型の表示パネルは、図６に示す通り、ｎ個（ｎ≧２）の第１画素から成る第１画素列（ａ₁₁〜ａ_1n、…、ａ_m1〜ａ_mn）と、ｎ個の第２画素から成る第２画素列（ｂ₁₁〜ｂ_1n、…、ｂ_m1〜ｂ_mn）と、を交互にｍ列（ｍ≧２）ずつ有して成り、第１、第２画素が各々連続して並ぶ列方向（紙面縦方向）について、各列毎共通にソース線（映像信号線）が接続され、第１、第２画素が交互に並ぶ行方向（紙面横方向）について、各行毎共通にゲート線（走査信号線）が接続されて成る構成とされていた。

このように、従来のデュアル・ビュー・ディスプレイは、同一行に配列された第１、第２画素を共通して走査する構成であるため、第１、第２視覚方向に各々出力すべき画像の表示周波数（表示品位を維持するために必要となる映像信号の入力頻度）が異なる場合でも、第１、第２画素の走査周波数（各アクティブ素子をオン状態とする頻度）を個別に設定することはできず、両画素の走査周波数は、より表示周波数の高い映像信号が供給される画素の必要走査周波数に合わせて一律とされていた。

例えば、第１視覚方向に対して動画表示を行い、第２視覚方向に対して静止画表示を行う場合、第２画素については、複数フレーム期間に１回の映像信号供給でも十分に静止画表示の品位を維持可能であるにも拘わらず、そのアクティブ素子は、動画表示の品位を維持すべく第１画素のアクティブ素子が毎フレーム期間にオン状態とされるのに合わせて、毎フレーム期間にオン状態とされていた。

そのため、従来のデュアル・ビュー・ディスプレイでは、より表示周波数の低い画素に対する映像信号供給がオーバースペックとなり、ソース線駆動回路２０での電力浪費が招かれる、という課題があった。

本発明は、上記の問題点に鑑み、電力の浪費を抑えつつ、複数視聴者に対して各々異なる映像を同時表示することが可能なディスプレイを提供することを目的とする。

上記目的を達成すべく、本発明に係るディスプレイは、複数のソース線と、該ソース線と交差する複数のゲート線と、第１視覚方向用の映像光を出力する第１画素と、第２視覚方向用の映像光を出力する第２画素と、を有して成り、第１、第２画素はいずれも、ソースが前記ソース線に接続され、ゲートが前記ゲート線に接続され、ドレインが絵素電極に接続されたアクティブ素子を有して成るアクティブマトリクス型の表示パネルと；前記ソース線に映像信号を供給するソース線駆動回路と；前記ゲート線に走査信号を供給するゲート線駆動回路と；前記表示パネルの前面に配置されて第１、第２画素から出力される映像光を各々第１、第２視覚方向に対応して分離する光学分離部と；を有して成るディスプレイにおいて、前記表示パネルは、複数の第１画素から成る第１画素列と、複数の第２画素から成る第２画素列と、を複数列ずつ有して成り、第１、第２画素が各々連続して並ぶ列方向について、各列毎共通に前記ゲート線が接続され、第１、第２画素列が並ぶ行方向について、各行毎共通に前記ソース線が接続されて成るものであり、前記ゲート線駆動回路は、第１、第２画素列に対する前記走査信号の供給を個別に停止する機能部を具備して成るものである構成としている。

このような構成とすることにより、ゲート線駆動回路では、第１、第２画素の走査周波数を個別に設定することが可能となる。従って、ディスプレイを一方向からしか見ない場合、いずれの方向からも見ない場合、或いは第１、第２視覚方向に各々出力すべき画像の表示周波数が異なる場合には、表示内容の更新を要しない画素に対する映像信号の生成を停止させることが可能となるので、ソース線駆動回路における電力の浪費を抑えつつ、複数視聴者に対して各々異なる映像を同時表示することが可能となる。

なお、上記構成から成るディスプレイにて、前記ゲート線駆動回路は、スタートパルスをクロック信号でシフトさせて第１、第２走査信号を生成するシフトレジスタと、第１、第２走査信号と各２値の第１、第２切換信号との論理積演算を行うことで第１、第２論理積信号を生成する論理ゲート回路と、を有して成り、前記走査信号として、第１画素列には第１論理積信号を供給し、第２画素列には第２論理積信号を供給する構成にするとよい。

このような構成とすることにより、ゲート線駆動回路３の規模を不要に増大することなく、簡易な構成で、第１、第２画素に対する走査信号の供給を個別に停止することが可能となる。

または、前記ゲート線駆動回路は、第１スタートパルスを第１クロック信号でシフトさせて第１走査信号を生成する第１シフトレジスタと、第２スタートパルスを第２クロック信号でシフトさせて第２走査信号を生成する第２シフトレジスタと、を有するほか、第１切換信号に応じて第１シフトレジスタに対する第１クロック信号若しくは第１スタートパルスの入力可否を制御する第１スイッチと、第２切換信号に応じて第２シフトレジスタに対する第２クロック信号若しくは第２スタートパルスの入力可否を制御する第２スイッチと、を有して成り、前記走査信号として、第１画素列には第１走査信号を供給し、第２画素列には第２走査信号を供給する構成にするとよい。

このような構成とすることにより、第１、第２画素に対する走査信号の供給停止に際して、第１、第２シフトレジスタの動作自体を停止させることができるので、ゲート線駆動回路３における電力の浪費を抑えることも可能となる。

また、上記構成から成るディスプレイにおいて、第１、第２画素は、各々複数の絵素に分割されており、前記ソース線駆動回路は、分割された複数の絵素に対応して複数の映像信号を第１、第２画素に送出する構成にするとよい。このような構成とすることにより、表示パネルの精細度を向上し、ディスプレイ画面の表現力を高めることが可能となる。

上記したように、本発明に係るディスプレイであれば、電力の浪費を抑えつつ、複数視聴者に対して各々異なる映像を同時表示することが可能となる。

図１は本発明に係るデュアル・ビュー・ディスプレイの概略構成図である。本図に示す通り、本発明に係るディスプレイは、第１視覚方向用の映像光（視聴者Ｖ１用の映像光）を出力する第１画素ａと第２視覚方向用の映像光（視聴者Ｖ２用の映像光）を出力する第２画素ｂとから成る表示パネル１と、第１、第２画素ａ、ｂに映像信号を供給するソース線駆動回路２と、同じく第１、第２画素ａ、ｂに走査信号を供給するゲート線駆動回路３と、表示パネル１の前面に配置されて第１、第２画素ａ、ｂから出力される映像光を各々第１、第２視覚方向に対応して分離する光学分離部４（本実施形態ではスリット）と、を有して成る。

上記構成から成るディスプレイにおいて、第１視覚方向（視聴者Ｖ１の存在する方向）には、第１画素ａから出力された映像光のみが透過され、第２画素ｂから出力された映像光は遮断される。一方、第２視覚方向（視聴者Ｖ２が存在する方向）には、第２画素ｂから出力された映像光のみが透過され、第１画素ａから出力された映像光は遮断される。従って、視聴者Ｖ１、Ｖ２は、各々異なる映像を同時に見ることが可能となる。

ここで、上記構成から成るディスプレイは、表示パネル１及びゲート線駆動回路３の内部構成に特徴部分（従来構成との差違点）を有して成る。そこで、以下では、図２〜図５を参照しながら、上記特徴部分についての詳細な説明を行うことにする。

まず、本発明に係るディスプレイの第１実施形態について、図２を参照しながら、詳細に説明する。

本図に示す通り、本実施形態のディスプレイでは、表示パネル１として、アクティブマトリクス型パネル（例えばＴＦＴ［Thin Film Transistor］液晶パネル）を用いている。

具体的に述べると、表示パネル１は、ゲート線駆動回路３からの走査信号が供給される各ｍ本（ｍ≧２）の第１、第２ゲート線Ｘａ１〜Ｘａｍ、Ｘｂ１〜Ｘｂｍと、ソース線駆動回路２からの映像信号が供給されるｎ本のソース線Ｙ１〜Ｙｍと、を有して成る。第１ゲート線Ｘａ１〜Ｘａｍとソース線Ｙ１〜Ｙｎの各交点近傍には、（ｍ×ｎ）個の第１画素ａ₁₁〜ａ_mnが形成されており、第２ゲート線Ｘｂ１〜Ｘｂｍとソース線Ｙ１〜Ｙｎの各交点近傍には、（ｍ×ｎ）個の第２画素ｂ₁₁〜ｂ_mnが形成されている。第１画素ａ₁₁〜ａ_mnは、ゲートが第１ゲート線Ｘａ１〜Ｘａｍに接続され、ソースがソース線Ｙ１〜Ｙｎに接続され、ドレインが絵素電極に接続されたアクティブ素子を各々有して成る。また、第２画素ｂ₁₁〜ｂ_mnは、ゲートが第２ゲート線Ｘｂ１〜Ｘｂｍに接続され、ソースがソース線Ｙ１〜Ｙｎに接続され、ドレインが絵素電極に接続されたアクティブ素子を各々有して成る。

このように、表示パネル１としてアクティブマトリクス型パネルを用いることにより、単純マトリクス型を用いた場合に比べて、個々の画素を確実に点灯させることができ、クリアで応答速度の高いディスプレイ画面を実現することが可能となる。

また、上記から分かる通り、本実施形態の表示パネル１は、ｎ個（ｎ≧２）の第１画素から成る第１画素列（ａ₁₁〜ａ_1n、…、ａ_m1〜ａ_mn）と、ｎ個の第２画素から成る第２画素列（ｂ₁₁〜ｂ_1n、…、ｂ_m1〜ｂ_mn）と、を交互にｍ列（ｍ≧２）ずつ有して成り、第１、第２画素が各々連続して並ぶ列方向（紙面縦方向）について、各列毎共通に第１、第２ゲート線Ｘａ１〜Ｘａｍ、Ｘｂ１〜Ｘｂｍが接続され、第１、第２画素が交互に並ぶ行方向（紙面横方向）について、各行毎共通にソース線Ｙ１〜Ｙｎが接続されて成る。

すなわち、本実施形態の表示パネル１は、第１、第２画素が各々連続して並ぶ列方向について、各列毎共通に接続されるのがソース線（映像信号線）ではなくゲート線（走査信号線）であり、第１、第２画素が交互に並ぶ行方向について、各行毎共通に接続されるのがゲート線ではなくソース線である点において、従来構成と異なるものであり、その点に特徴部分を有して成る。

このような構成とすることにより、ゲート線駆動回路３では、第１、第２画素に対する走査信号の供給を個別に停止することが可能となる。言い換えれば、ゲート線駆動回路３では、第１、第２画素の走査周波数を個別に設定することが可能となる。

従って、ディスプレイを一方向からしか見ない場合、いずれの方向からも見ない場合、或いは第１、第２視覚方向に各々出力すべき画像の表示周波数が異なる場合には、表示内容の更新を要しない画素（非表示画素、或いは、より表示周波数の低い画素）に対する走査信号の供給を停止し、当該画素について、新たな映像信号を供給することなく、前回書き込まれた映像信号を維持させることが可能となる。

これにより、ソース線駆動回路２における不要な映像信号の生成（表示内容の更新を要しない画素に対する映像信号の生成）を停止させることができるので、電力の浪費を抑えつつ、複数視聴者に対して各々異なる映像を同時表示することが可能となる。

なお、上記のソース線駆動回路２については、既存の構成により実現すればよいため、その内部構成及び動作に関する詳細な説明は割愛する。ただし、前述したように、本実施形態のディスプレイでは、第１、第２画素に対するソース線とゲート線の接続形態が従来構成とは逆転されているため、上記構成から成る表示パネル１で正常な表示結果を得るためには、第１、第２画素に供給される映像信号の順序を事前に配列し直しておく必要がある。そこで、ソース線駆動回路２は、このような映像信号の再配列を実現すべく、入力された映像信号を一旦記憶するメモリを有し、その格納内容を再配列してから送出する構成とすればよい。

一方、本実施形態のゲート線駆動回路３は、スタートパルスＸＳＰをクロック信号ＸＳＣでシフトさせて第１、第２走査信号Ｐａ１〜Ｐａｍ、Ｐｂ１〜Ｐｂｍを生成するシフトレジスタ３１と、上記した第１、第２走査信号Ｐａ１〜Ｐａｍ、Ｐｂ１〜Ｐｂｍと各２値（ハイ／ロー）の第１、第２切換信号ＳＬＴａ、ＳＬＴｂとの論理積演算を行うことで第１、第２論理積信号Ｑａ１〜Ｑａｍ、Ｑｂ１〜Ｑｂｍを生成する論理ゲート回路３２と、を有して成り、表示パネル１への走査信号として、第１画素列（ａ₁₁〜ａ_1n、…、ａ_m1〜ａ_mn）には第１論理積信号Ｑａ１〜Ｑａｍを供給し、第２画素列（ｂ₁₁〜ｂ_1n、…、ｂ_m1〜ｂ_mn）には第２論理積信号Ｑｂ１〜Ｑｂｍを供給する構成としている。

なお、論理ゲート回路３２は、一入力端に第１走査信号Ｐａ１〜Ｐａｍが供給され、他入力端に第１切換信号ＳＬＴａが供給されるｍ個の第１論理積回路Ａａ１〜Ａａｍと、一入力端に第２走査信号Ｐｂ１〜Ｐｂｍが供給され、他入力端に第２切換信号ＳＬＴｂが供給されるｍ個の第２論理積回路Ａｂ１〜Ａｂｍと、から構成されている。また、本図には示していないが、第１、第２論理積回路Ａａ１〜Ａａｍ、Ａｂ１〜Ａｂｍの出力段には、アンプや波形整形回路等を設けても構わない。

このような構成から成るゲート線駆動回路３であれば、回路規模を不要に増大することなく、簡易な構成で、第１、第２画素に対する走査信号の供給を個別に停止することが可能となる。

上記構成から成るゲート線駆動回路３の動作について、まず、第１画素ａ₁₁〜ａ_mnの表示内容のみを更新し、第２画素ｂ₁₁〜ｂ_mnの表示内容については更新を行わない場合について詳細に説明する。

この場合、第１切換信号ＳＬＴａの信号レベルはハイレベルに変遷され、第２切換信号ＳＬＴｂの信号レベルはローレベルに変遷される。これにより、第１論理積回路Ａａ１〜Ａａｍで得られる第１論理積信号Ｑａ１〜Ｑａｍは、シフトレジスタ３１で得られた第１走査信号Ｐａ１〜Ｐａｍそのものとなる。一方、第２論理積回路Ａｂ１〜Ａｂｍで得られる第２論理積信号Ｑｂ１〜Ｑｂｍは、シフトレジスタ３１で得られた第２走査信号Ｐｂ１〜Ｐｂｍに依らず、常にローレベルとなる。

従って、第１ゲート線Ｘａ１〜Ｘａｎには、第１画素ａ₁₁〜ａ_mnに入力される映像信号の水平同期信号に同期した第１論理積信号Ｑａ１〜Ｑａｍ（すなわち、第１走査信号Ｐａ１〜Ｐａｍ）が供給され、同一ゲート線に接続される第１画素列（ａ₁₁〜ａ_1n、…、ａ_m1〜ａ_mn）が線単位で導通状態とされる一方、表示内容の更新を要しない第２画素列（ｂ₁₁〜ｂ_1n、…、ｂ_m1〜ｂ_mn）については、第２ゲート線Ｘｂ１〜Ｘｂｍに供給されるローレベルの第２論理積信号Ｑｂ１〜Ｑｂｍにより、非駆動状態とされることになる。

一方、ソース線駆動回路２では、第１画素ａ₁₁〜ａ_mnに入力すべき映像信号の生成のみが行われ、当該映像信号がソース線Ｙ１〜Ｙｎに供給される。

上記の動作により、表示パネル１では、第１画素ａ₁₁〜ａ_mnの表示内容のみが更新され、第２画素ｂ₁₁〜ｂ_mnについては、新たな映像信号の供給を要することなく、前回の表示内容が維持されることになる。

次に、第２画素ｂ₁₁〜ｂ_mnの表示内容のみを更新し、第１画素ａ₁₁〜ａ_mnの表示内容については更新を行わない場合について詳細に説明する。

この場合、第１切換信号ＳＬＴａの信号レベルはローレベルに変遷され、第２切換信号ＳＬＴｂの信号レベルはハイレベルに変遷される。これにより、第２論理積回路Ａｂ１〜Ａｂｍで得られる第２論理積信号Ｑｂ１〜Ｑｂｍは、シフトレジスタ３１で得られた第２走査信号Ｐｂ１〜Ｐｂｍそのものとなる。一方、第１論理積回路Ａａ１〜Ａａｍで得られる第１論理積信号Ｑａ１〜Ｑａｍは、シフトレジスタ３１で得られた第１走査信号Ｐａ１〜Ｐａｍに依らず、常にローレベルとなる。

従って、第２ゲート線Ｘｂ１〜Ｘｂｎには、第２画素ｂ₁₁〜ｂ_mnに入力される映像信号の水平同期信号に同期した第２論理積信号Ｑｂ１〜Ｑｂｍ（すなわち、第２走査信号Ｐｂ１〜Ｐｂｍ）が供給され、同一ゲート線に接続される第２画素列（ｂ₁₁〜ｂ_1n、…、ｂ_m1〜ｂ_mn）が線単位で導通状態とされる一方、表示内容の更新を要しない第１画素列（ａ₁₁〜ａ_1n、…、ａ_m1〜ａ_mn）については、第１ゲート線Ｘａ１〜Ｘａｍに供給されるローレベルの第１論理積信号Ｑａ１〜Ｑａｍにより、非駆動状態とされることになる。

一方、ソース線駆動回路２では、第２画素ｂ₁₁〜ｂ_mnに入力すべき映像信号の生成のみが行われ、当該映像信号がソース線Ｙ１〜Ｙｎに供給される。

上記の動作により、表示パネル１では、第２画素ｂ₁₁〜ｂ_mnの表示内容のみが更新され、第１画素ａ₁₁〜ａ_mnについては、新たな映像信号の供給を要することなく、前回の表示内容が維持されることになる。

続いて、本発明に係るディスプレイの第２実施形態について、図３を参照しながら、詳細に説明する。本実施形態のディスプレイは、上記した第１実施形態のディスプレイとほぼ同様の構成から成り、ゲート線駆動回路３の内部構成に特徴部分を有するものである。そこで、第１実施形態と同様の部分については、図２と同一符号を付すことで説明を省略し、以下では、ゲート線駆動回路３の内部構成について重点的な説明を行うことにする。

本図に示すように、本実施形態のゲート線駆動回路３は、第１スタートパルスＸＳＰａを第１クロック信号ＸＳＣａでシフトさせて第１走査信号Ｐａ１〜Ｐａｍを生成する第１シフトレジスタ３１ａと、第２スタートパルスＸＳＰｂを第２クロック信号ＸＳＣｂでシフトさせて第２走査信号Ｐｂ１〜Ｐｂｍを生成する第２シフトレジスタ３１ｂと、第１切換信号ＳＬＴａに応じて第１シフトレジスタ３１ａに対する第１クロック信号ＸＳＣａの入力可否を制御する第１スイッチ３３ａと、第２切換信号ＳＬＴｂに応じて第２シフトレジスタ３１ｂに対する第２クロック信号ＸＳＣｂの入力可否を制御する第２スイッチ３３ｂと、を有して成り、走査信号として、第１画素列（ａ₁₁〜ａ_1n、…、ａ_m1〜ａ_mn）には第１走査信号Ｐａ１〜Ｐａｍを供給し、第２画素列（ｂ₁₁〜ｂ_1n、…、ｂ_m1〜ｂ_mn）には第２走査信号Ｐｂ１〜Ｐｂｍを供給する構成とされている。なお、本図には示していないが、第１、第２シフトレジスタ３１ａ、３１ｂの出力段にアンプや昇圧回路、波形整形回路等を設けても構わない。

このような構成から成るゲート線駆動回路３であれば、第１、第２画素に対する走査信号の供給停止に際して、第１、第２シフトレジスタ３１ａ、３１ｂの動作自体を停止させることができるので、ゲート線駆動回路３における電力浪費を抑えることも可能となる。

この場合、第１スイッチ３３ａは、第１切換信号ＳＬＴａに応じて閉結され、第１シフトレジスタ３１ａに対する第１クロック信号ＸＳＣａの入力が許可される。一方、第２スイッチ３３ｂは、第２切換信号ＳＬＴｂに応じて開放され、第２シフトレジスタ３１ｂに対する第２クロック信号ＸＳＣｂの入力が非許可とされる。

従って、第１ゲート線Ｘａ１〜Ｘａｎには、第１画素ａ₁₁〜ａ_mnに入力される映像信号の水平同期信号に同期した第１走査信号Ｐａ１〜Ｐａｍが供給されて、同一ゲート線に接続される第１画素列（ａ₁₁〜ａ_1n、…、ａ_m1〜ａ_mn）が線単位で導通状態とされる一方、表示内容の更新を必要としない第２画素列（ｂ₁₁〜ｂ_1n、…、ｂ_m1〜ｂ_mn）については、第２ゲート線Ｘｂ１〜Ｘｂｍに供給されるローレベルの第２走査信号Ｐｂ１〜Ｐｂｍにより、非駆動状態とされることになる。

この場合、第１スイッチ３３ａは、第１切換信号ＳＬＴａに応じて開放され、第１シフトレジスタ３１ａに対する第１クロック信号ＸＳＣａの入力が非許可とされる。一方、第２スイッチ３３ｂは、第２切換信号ＳＬＴｂに応じて閉結され、第２シフトレジスタ３１ｂに対する第２クロック信号ＸＳＣｂの入力が許可される。

従って、第２ゲート線Ｘｂ１〜Ｘｂｎには、第２画素ｂ₁₁〜ｂ_mnに入力される映像信号の水平同期信号に同期した第２走査信号Ｐｂ１〜Ｐｂｍが供給されて、同一ゲート線に接続される第２画素列（ｂ₁₁〜ｂ_1n、…、ｂ_m1〜ｂ_mn）が線単位で導通状態とされる一方、表示内容の更新を必要としない第１画素列（ａ₁₁〜ａ_1n、…、ａ_m1〜ａ_mn）については、第１ゲート線Ｘａ１〜Ｘａｍに供給されるローレベルの第１走査信号Ｐａ１〜Ｐａｍにより、非駆動状態とされることになる。

なお、上記した第２実施形態では、第１、第２切換信号ＳＬＴａ、ＳＬＴｂに応じて第１、第２シフトレジスタ３１ａ、３１ｂに対する第１、第２クロック信号ＸＳＣａ、ＸＳＣｂの入力可否を制御する第１、第２スイッチ３３ａ、３３ｂを設けた構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、図４に示すように、第１、第２切換信号ＳＬＴａ、ＳＬＴｂに応じて第１、第２シフトレジスタ３１ａ、３１ｂに対する第１、第２スタートパルスＸＳＰａ、ＸＳＰｂの入力可否を制御する第１、第２スイッチ３４ａ、３４ｂを設けた構成としても、同様の効果を奏することが可能である。

また、上記の各実施形態では、第１、第２画素ａ₁₁〜ａ_mn、ｂ₁₁〜ｂ_mnが各々１絵素で構成されている場合を例示して説明を行ったが、本発明の構成はこれに限定されるものではなく、図５に示すように、第１、第２画素ａ₁₁〜ａ_mn、ｂ₁₁〜ｂ_mnは、各々複数の絵素に分割（例えば、絵素ａ_11-1〜ａ_11-3、絵素ｂ_11-1〜ｂ_11-3といった具合に３分割）されており、ソース線駆動回路２は、分割された複数の絵素に対応して複数の映像信号を第１、第２画素ａ₁₁〜ａ_mn、ｂ₁₁〜ｂ_mnに送出する構成としてもよい。このような構成とすることにより、表示パネル１の精細度を向上し、ディスプレイ画面の表現力を高めることが可能となる。もちろん、第１、第２画素ａ₁₁〜ａ_mn、ｂ₁₁〜ｂ_mnの分割数は任意であり、２絵素や４絵素以上に分割しても構わない。

また、上記の各実施形態では、第１画素列（ａ₁₁〜ａ_1n、…、ａ_m1〜ａ_mn）と第２画素列（ｂ₁₁〜ｂ_1n、…、ｂ_m1〜ｂ_mn）が１列毎に交互に並ぶ場合を例示して説明を行ったが、本発明の構成はこれに限定されるものではなく、表示パネルのある部分または全ての部分は、第１画素列または第２画素列が複数列連続して並んでいる構成としてもよい。

本発明は、１つのディスプレイを異なる方向から見ると異なる映像が現れるデュアル・ビュー・ディスプレイ等に好適に用いることができる。

は、本発明に係るデュアル・ビュー・ディスプレイの概略構成図である。は、本発明に係るディスプレイの第１実施形態を示す回路図である。は、本発明に係るディスプレイの第２実施形態を示す回路図である。は、本発明に係るディスプレイの第３実施形態を示す回路図である。は、本発明に係るディスプレイの第４実施形態を示す回路図である。は、従来における第１、第２画素の配列パターンを示す模式図である。

符号の説明

１表示パネル
２ソース線駆動回路
３ゲート線駆動回路
４光学分離部（スリット）
Ｖ１、Ｖ２視聴者
３１（３１ａ、３１ｂ）（第１、第２）シフトレジスタ
３２論理ゲート回路
３３ａ、３４ａ第１スイッチ
３３ｂ、３４ｂ第２スイッチ
Ａａ１〜Ａａｍ、Ａｂ１〜Ａｂｍ第１、第２論理積回路
ａ₁₁〜ａ_mn 第１画素（第１視覚方向用）
ｂ₁₁〜ｂ_mn 第２画素（第２視覚方向用）
Ｘａ１〜Ｘａｍ第１ゲート線（第１視覚方向用）
Ｘｂ１〜Ｘｂｍ第２ゲート線（第２視覚方向用）
Ｙ１〜Ｙｎソース線
ＸＳＣ（ＸＳＣａ、ＸＳＣｂ）（第１、第２）クロック信号
ＸＳＰ（ＸＳＰａ、ＸＳＰｂ）（第１、第２）スタートパルス
Ｐａ１〜Ｐａｍ、Ｐｂ１〜Ｐｂｍ第１、第２走査信号
Ｑａ１〜Ｑａｍ、Ｑｂ１〜Ｑｂｍ第１、第２論理積信号
ＳＬＴａ、ＳＬＴｂ第１、第２切換信号

Claims

複数のソース線と、該ソース線と交差する複数のゲート線と、第１視覚方向用の映像光を出力する第１画素と、第２視覚方向用の映像光を出力する第２画素と、を有して成り、第１、第２画素はいずれも、ソースが前記ソース線に接続され、ゲートが前記ゲート線に接続され、ドレインが絵素電極に接続されたアクティブ素子を有して成るアクティブマトリクス型の表示パネルと；前記ソース線に映像信号を供給するソース線駆動回路と；前記ゲート線に走査信号を供給するゲート線駆動回路と；前記表示パネルの前面に配置されて第１、第２画素から出力される映像光を各々第１、第２視覚方向に対応して分離する光学分離部と；を有して成るディスプレイにおいて、
前記表示パネルは、複数の第１画素から成る第１画素列と、複数の第２画素から成る第２画素列と、を複数列ずつ有して成り、第１、第２画素が各々連続して並ぶ列方向について、各列毎共通に前記ゲート線が接続され、第１、第２画素列が並ぶ行方向について、各行毎共通に前記ソース線が接続されて成るものであり、
前記ゲート線駆動回路は、第１、第２画素列に対する前記走査信号の供給を個別に停止する機能部を具備して成るものであることを特徴とするディスプレイ。
前記ゲート線駆動回路は、スタートパルスをクロック信号でシフトさせて第１、第２走査信号を生成するシフトレジスタと、第１、第２走査信号と各２値の第１、第２切換信号との論理積演算を行うことで第１、第２論理積信号を生成する論理ゲート回路と、を有して成り、前記走査信号として、第１画素列には第１論理積信号を供給し、第２画素列には第２論理積信号を供給することを特徴とする請求項１に記載のディスプレイ。
前記ゲート線駆動回路は、第１スタートパルスを第１クロック信号でシフトさせて第１走査信号を生成する第１シフトレジスタと、第２スタートパルスを第２クロック信号でシフトさせて第２走査信号を生成する第２シフトレジスタと、第１切換信号に応じて第１シフトレジスタに対する第１クロック信号の入力可否を制御する第１スイッチと、第２切換信号に応じて第２シフトレジスタに対する第２クロック信号の入力可否を制御する第２スイッチと、を有して成り、前記走査信号として、第１画素列には第１走査信号を供給し、第２画素列には第２走査信号を供給することを特徴とする請求項１に記載のディスプレイ。
前記ゲート線駆動回路は、第１スタートパルスを第１クロック信号でシフトさせて第１走査信号を生成する第１シフトレジスタと、第２スタートパルスを第２クロック信号でシフトさせて第２走査信号を生成する第２シフトレジスタと、第１切換信号に応じて第１シフトレジスタに対する第１スタートパルスの入力可否を制御する第１スイッチと、第２切換信号に応じて第２シフトレジスタに対する第２スタートパルスの入力可否を制御する第２スイッチと、を有して成り、前記走査信号として、第１画素列には第１走査信号を供給し、第２画素列には第２走査信号を供給することを特徴とする請求項１に記載のディスプレイ。
第１、第２画素は、各々複数の絵素に分割されており、前記ソース線駆動回路は、分割された複数の絵素に対応して複数の映像信号を第１、第２画素に送出することを特徴とする請求項１〜４のいずれかに記載のディスプレイ。