WO2000045364A1

WO2000045364A1 - Procede d'attaque de cristaux liquides et circuit d'attaque de cristaux liquides

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Publication number: WO2000045364A1
Application number: PCT/JP2000/000433
Authority: WO
Inventors: Hiroaki Satou
Original assignee: Matsushita Electric Industrial Co., Ltd.
Priority date: 1999-01-29
Filing date: 2000-01-27
Publication date: 2000-08-03
Also published as: JP2000221925A

Description

明細書液晶駆動方法及び液晶駆動回路技術分野

本発明は、液晶投写型表示装置のための液晶駆動方法及び液晶駆動回路に関する。背景技術

通常の液晶投写型表示装置においては、液晶の分極による劣化を防止するため、印加する映像信号入力電圧の極性を一定周期毎に反転させる交流駆動を行う必要がある。反転周期は 1垂直周期毎とするのが、従来は一般的であった。しかし垂直周波数は各放送方式共に 5 0〜 6 0 H z であり、表示画面がちらついて見えるフリッ力が発生するという問題があった。

そこで、フリツ力を解決する為の対策として、交流駆動の周期を 1水平期間毎とし、さらに垂直 1周期毎に液晶パネルの各走査線の印加電圧の極性を入れ替える、いわゆる 1 H 1 V反転駆動法がある。しかし 1 H 1 V反転駆動法にはラインフリッ力の発生という課題がある。それを解決する方法として、特開平 8 - 1 1 5 0 5 9号公報に記載されているものがある。特開平 8— 1 1 5 0 5 9号公報に記載の方法は、液晶パネル各画素の駆動切り換えの速度を従来の 2倍とすることにより、フリツ力を人間の目が検知できない早さにして影響を解消するものである。その際、液晶パネルの駆動を行なうソースドライバの処理速度の高速化を回避するために、 2系統のソースドライバの出力を切り替える構成の回路を用いている。図 1 1に、特開平 8— 1 1 50 5 9号公報に記載の回路の全体構成を、図 1 2に液晶パネル部の構成を示す。図 1 1の回路は、映像信号源 52、極性反転回路 5 3、遅延回路 55、反転回路 5 6、液晶パネルのソースドライバ 54、 5 7、制御部 58、ゲートドライバ 5 9により構成される。 5 1はアクティブマトリクス方式の表示パネルであり、 G 1 i、 G 1 k等は、各画素を示す。 V SA、 V S B、 P A S , H S、 S D I、 SD2、 S L l S L S L k, GL i、 GL i、 G L k, G i i、 Gi 2、 Gi i、及び G i kは、各回路の出力を示す。

動作の概要は次のとおりである。すなわち、映像信号源 52の出力は、液晶パネルでの交流駆動のための処理を極性反転回路 5 3で施され、その出力 V S Aは一方でソースドライバ 54に入力される。極性反転回路 53の出カ¥3 は、他方で遅延回路 5 5へも入力され、垂直周期の 1 /2の期間の遅延処理を施された後、反転回路 5 6で反転されて、その出力 V S Bがソースドライバ 5 7に入力される。

図 1 2に示すように、ソースドライバ 54、 5 7は、 Hシフトレジス夕 60、 6 1と、映像信号入力のサンプルホールド回路（以下 SZH回路と略す） 6 3からなる。 Vシフトレジス夕 6 2は、図 1 1におけるゲ一トドライバ 5 9を構成する。ソースドライバ 54、 5 7にはそれぞれ、 1ラインの映像信号を一斉にメモリする SZH回路 64、 70が接続されている。 3 11回路64、 70の出力は、それぞれ、スィッチ 6 5、 7 1により切り替えられ、 TFT 6 7に印加される。

ソースドライバ 54、 5 7からの 1ラインの映像信号出力を、 SZH 回路 64、 7 0でメモリし、 1水平走査期間の 1 Z 2の周期でスィッチ 6 5、 7 1を切り替えることにより、通常の 2倍の速度で、各液晶セル 6 6の交流駆動電圧極性を切り替える。それにより、ソースドライバ 5 4, 5 7を高速化することなくフリッカを解消することができる。上記の方式は、液晶パネルのソースドライバの駆動速度を高速化することなくフリッカを解消することができる有効な手段である。しかしながら、液晶パネル内部に、ソースドライバ、 1ラインの映像信号電圧の S Z H回路、及び電圧切換スィツチをそれぞれ 2系統内蔵する必要がある。従って、内蔵回路が多いことによるパネルの発熱、コストアップ等の課題がある。それら課題を解決するために、液晶パネルの内部構成をなるべく簡略化して、同様のフリッカ対策効果を上げることが望まれている。

また上記の方式は、ソースドライバの駆動速度によりパネル画素数の上限が決まってしまい、それ以上の高画素化には対応できない。また透過型液晶パネルの場合、高画素化に伴い各液晶セルの補助容量はスぺースの関係で小さくせざるを得なくなる。従って、液晶セルに印加される信号電圧の減衰時定数が小さくなり、フリッカを見えやすくする一要因となっている。液晶パネル、特に透過型液晶パネルの高画素化に対応可能な方式が必要である。

また、 1 H 1 V反転駆動方式や、特開平 8 - 1 1 5 0 5 9号公報に記載の方式のように、水平周期の 1 2期間で交流駆動の極性を反転すると、動きの非常に早い映像において、ラインフリツ力が検知されやすいという問題がある。また 1 H 1 V反転駆動方式ゃ特開平 8— 1 1 5 0 5 9号公報に記載の方式を用いる場合、次のような課題もある。すなわち、パネルの配向方式が垂直配向方式の液晶パネルの場合、隣接画素に逆方向の電界が加わっているため、図 8 ( a ) に示すように、画素内の端の部分 4 0では、電界方向が中央部と異なり均等にならない。そのため画素内の端の部分 4 0で透過率が低下し、ひいては液晶パネル全体の透過率の低下をもたらす。従って、透過率低下の対策とフリツ力解消を両立させることが望まれる。さらに、以下の各ケースにおいてそれぞれ課題がある。

液晶パネルのフリッカ対策のために映像信号を倍速変換した場合、水平ブランキング期間が原信号の 1ノ 2となる。そのため、液晶パネルの水平ブランキング期間での処理、すなわち、焼き付き防止の為のプリチャ一ジ、色むら補正、などの高速化が必要になる。従って、水平ブランキング期間を、原信号と同等にすることが望ましい。

また、コンピュータ映像信号には、 C R Tディスプレイにおけるフリッカ対策のため、垂直周波数を 7 0〜 1 0 0 H zに上げた信号フォーマットのものがある。液晶パネルに表示する場合、フリツ力を完全に解消するためには、さらに垂直周波数を上げる必要がある。しかし垂直周波数を単純に 2倍にすると、回路処理の高速化が必要になり、液晶材料自体の応答速度の限界も影響して、動画ぼけを生じる恐れも出てくる。それらの課題を解決する方式が望まれる。発明の開示

本発明の液晶駆動方法は、液晶投写型表示装置の駆動方法であって、上記の課題を解決するため、以下の基本構成を有する。すなわち、入力映像信号を 1フレーム以上のメモリに記憶し、前記メモリから入力時の 2倍の垂直同期周波数で 1フレームの映像信号を 2回ずつ読出して倍速映像信号を構成する。その倍速映像信号を、液晶表示素子のコモン電圧に対して一定周期毎に電圧反転させると共に、映像信号のシリアルパラレル変換を行って 2相以上の映像信号に分け、それぞれの相の映像信号を液晶表示素子に並列に入力して映像表示する。

上記構成の駆動方法を実施するための本発明の液晶駆動回路は、以下の基本構成を有する。すなわち、入力映像信号を A Z D変換する A Z D 変換手段と、前記 AZ D変換手段の出力の映像信号を 1フレーム以上記憶するメモリ手段と、前記メモリ手段から入力時の 2倍の垂直同期周波数で 1フレームの映像信号を 2回ずつ読出す処理を行い倍速映像信号を出力するメモリ制御手段と、前記倍速映像信号を D Z A変換する D / A 変換手段と、前記倍速映像信号に対してシリアルパラレル変換を行つて 2相以上の映像信号に分割する映像相展開手段と、前記倍速映像信号を一定周期毎に液晶表示素子のコモン電圧に対して電圧反転する反転処理手段とを備える。

上記構成のように、液晶パネルの映像入力相数を 2倍以上に増やすことにより、液晶パネル内での回路処理を高速化することなく、入力の 2 倍の垂直周期での液晶パネル表示が可能となり、ラインフリツ力が解消される。なお、上記の液晶駆動方法において、 D Z A変換、映像相展開、および反転処理の順序は任意に構成することができる。また、上記の液晶駆動回路において、 D ZA変換手段、映像相展開手段、および反転処理手段は、任意の順序に配置することができる。

上記の構成において、液晶表示素子は、透過型ドットマトリクスパネルとすることができる。

上記の基本構成の液晶駆動方法において、電圧反転させる一定周期を 1垂直周期とすることができる。また、上記の基本構成の液晶駆動回路において、前記反転処理手段は、倍速映像信号を 1垂直周期毎に電圧反転させるように構成することができる。

これらの構成は、特に、配向方式が垂直配向方式であって透過型ドットマトリクスパネルである液晶投写型表示装置の駆動に好適である。その様な方式においては、フリッ力の解消及び横電界による透過率低下に起因する輝度低下の解消が可能となる。

倍速変換により水平ブランキング期間が半減することによる課題を解決するために、本発明は、以下の構成をとる。液晶駆動方法は、上記の基本構成において、前記メモリ手段から映像信号を読出す際に、各水平ブランキング期間にメモリ読出し停止期間を設けて読出す構成とする。また、液晶駆動回路は、上記の基本構成において、前記メモリ制御手段を、各水平ブランキング期間にメモリ読出し停止期間を設けてメモリ手段から映像信号を読出す処理を行うように構成される。

これらの構成によれば、倍速変換による水平ブランキング期間の半減が解消され、倍速変換前の水平ブランキング期間と同等となり、液晶パネルでの各種処理が倍速変換を行わない場合と同等に行うことができる ₍ さらにコンピュータ映像入力についての課題を解決するために、本発明は、以下の構成をとる。

液晶駆動方法は、上記の基本構成において、前記メモリ手段から映像信号を読出す際に、入力垂直同期周波数より高い所定の垂直周波数レー卜で、かつメモリ手段への入力とは非同期に映像信号を読出すように構成される。また、液晶駆動回路は、上記の基本構成において、前記メモリ制御手段が、入力垂直同期周波数より高い所定の垂直周波数レートで、かつメモリ手段への入力とは非同期に、前記メモリ手段から映像信号を読出す処理を行うように構成される。

これらの構成によれば、コンピュータ画像などの静止画ソースで垂直周波数 7 0〜 1 0 0 H zのものについて、さらに垂直周波数を高い値に変換し、ラインフリッ力の解消及び回路動作周波数 ·液晶駆動周波数の低速化を両立することができる。図面の簡単な説明

図 1は本発明の実施形態 1における液晶駆動回路のブロック図、図 2 は図 1における倍速処理回路部分の詳細を示すブロック図、図 3は図 1 における映像相展開回路の詳細を示すプロック図、図 4は図 1における液晶駆動処理に係る部分の詳細を示すプロック図、図 5は本発明の実施形態における液晶パネルの構成を示す図、図 6は本発明の実施形態 2における液晶駆動回路のブロック図、図 7は図 6における反転処理回路の動作を説明するための図、図 8は液晶パネル断面の電界分布を示す図、図 9は本発明の実施形態 3における液晶駆動回路の一部を示すブロック図、図 1 0は本発明の実施形態 4における液晶駆動回路の一部を示すブロック図、図 1 1は従来例の液晶駆動回路のブロック図、図 1 2は従来例の液晶パネルの構成を示す図である。発明を実施するための最良の形態

(実施の形態 1 )

本発明の実施の形態 1における液晶駆動回路ついて、図 1を参照して説明する。実施の形態 1は、請求項 1及び請求項 2に記載された発明に対応する。

図 1の回路は、映像信号の流れの順に配置された、 A Z D変換器 6、倍速変換メモリ 1及び倍速出力制御回路 2 A、ァ補正回路 3、映像相展開回路 4 A、 D Z A変換器 5、映像アンプ 8、反転処理回路 9、および液晶パネル 7により構成される。

なおカラー表示のためには R G B 3原色の映像を合成する必要があり， R G B各映像信号について同等の回路処理が必要である。本実施の形態の説明では、そのうちの 1色についての回路構成を記述するが、実際には、同様の回路がさらに 2つあるものとして説明を行う。

次に図 1の実施形態の動作を説明する。 R G B映像信号は、 A Z D変換器 6により nビッ卜のデジタルデ一夕に量子化され、倍速変換メモリ 1にメモリされる。倍速変換メモリ 1及び倍速出力制御回路 2 Aの構成の一例を図 2 (a) に示す。

図 2 (a) における倍速変換メモリ 1は、 2面の F I FOフィールドメモリ 20、 2 1と、その周辺回路により構成される。倍速出力制御回路 2 Aは、 P LL 1 1、書込みタイミング発生回路 1 2、読出し夕イミング発生回路 14、倍速同期発生回路 1 3、及び Dフリップフロップ 1 5により構成される。映像入力信号の水平及び垂直同期信号（以下、各々入力 HS YNC及び入力 VS YNCと称する）が、倍速出力制御回路 2 Aに入力され、倍速変換メモリ 1の動作制御に必要な各種信号が作成される。

以下、その動作を説明する。入力 HSYNCは、 P L L回路 1 1に入力され、 P L L回路 1 1から入力 HS YNCと同期したクロックが出力される。クロック、入力 HSYNC、及び入力 VS YNCが、書込み夕ィミング発生回路 1 2に入力され、メモリの書込みタイミング信号が発生される。またクロック、入力 HSYNC、及び入力 VSYNCは、倍速同期発生回路 1 3にも入力され、入力 VS YNC、及び入力 HS YN Cの 2分周パルス（以下、各々倍速 VSYNC、倍速 HS YNCと称する）が発生される。図 2 (b) に各信号のタイミング関係を示す。

倍速 VSYNC、倍速 HSYNC、及びクロックは、読出しタイミング発生回路 14に入力され、メモリの読出しタイミング信号が発生される。以上の処理により発生したタイミング信号により、倍速変換メモリ 1は、映像入力データの書込みの 2倍のレー卜で映像データの読出しを行う。それにより図 2 (b) に示すように、入力映像の 1フィ一ルド周期毎に、 1フィ一ルドの映像データを 2回読出す。

なお Dフリップフロップ 1 5は、入力 V S YN Cに同期して 1フィ一ルド毎に反転する信号 7 0、及びその反転信号 7 1を出力する。それらの信号 70、 7 1は、 F I F〇フィールドメモリ 2 0、 2 1の書込み及び読出しバンク切り替えに使用される。信号 7 0、 7 1は反転しているので、書込みバンクと読出しバンクは重複することはない。

図 1に示すように、倍速変換メモリ 1の読出し出力データは、ァ補正回路 3に入力される。 7補正回路 3は、表示画像の階調表示性を改善するために液晶表示素子において一般的に揷入されているものである。 Ύ 補正回路 3は、液晶表示素子の V— T特性（映像信号レベル X液晶表示素子の光透過特性。以下、単に V— T特性と称する）の逆関数で映像信号振幅を変調し、 mビットで出力する。

ァ補正回路 3の出力映像データは映像相展開回路 4 Aに入力され、 2 相以上の複数相の映像信号データにシリアルパラレル変換される。 4 相の映像信号に展開する場合の映像相展開回路 4 Aの構成の一例を、図 3 (a) に示す。この回路は、論理回路とタイミング信号 S i g 1〜4 により、映像信号デ一夕のシリアルパラレル変換を行うものである。図 3 (a) の回路の各部における信号波形を図 3 (b) に示す。この回路を挿入する理由は、入力の 2倍に高速化されて出力される倍速変換メモリ 1の出力デ一夕を、低速処理化するためである。液晶表示素子の動作速度を高速化しないことを目的としている。

映像相展開回路 4 Aの出力データはそれぞれ、 DZ A変換器 5でアナログ映像信号に変換され、映像アンプ 8で振幅増幅を行い、反転処理回路 9に入力される。 DZA出力から反転処理にかけての回路構成の一例を、図 4 (a) に示す。映像信号デ一夕は 2分配され、一方は符号反転部 3 0で符号反転を行う。次に、倍速 HS YNCに同期して 1 H毎に反転する信号（以下、 1 H反転パルスと称する）により、セレクト部 3 1 で 1 H毎にデータのセレクトを行い、そのデータを DZA変換器 5によりアナログ映像信号に変換する。 DZA変換器 5の出力段の映像信号波形は、図 4 (b) に示すような 1 H毎に反転する波形となり、オペアンプ 3 2を用いた反転アンプに入力される。このアンプのゲインは R 2 / R 1である。またオペアンプの +端子電圧は、スィッチ 3 3により電圧 V 3及び V 4を切り替える構成となっており、 1 H反転パルスにより切り替える。それにより、図 4 ( b ) に示すような液晶パネル映像入力波形が得られ、液晶パネル 7に入力される。

透過型 T F T液晶パネル 7の内部の回路構成の一例を図 5に示す。液晶パネルは、複数のソースライン 6 8とゲ一トライン 6 9により正方格子状に構成され、各格子点部に液晶セル 6 6に電荷供給するための T F T 6 7が設けられている。また、映像入力をサンプリングして各液晶セル 6 6に印加する制御手段が、水平及び垂直シフトレジスタ 6 0 、 6 2 を用いて構成されている。水平及び垂直同期信号に同期した H及び Vス夕一トパルスの入力により、 T F T 6 7の O N信号が順次右方向及び下方向に伝達され、各液晶セル 6 6に画像情報に相当する電荷が供給される。

映像信号は、図 1に示したように多相展開されて液晶パネル 7に入力される。図 5は、映像信号が K相に展開される場合を示す。並列に印加される K相の映像信号は、それぞれ T F T 6 3のスィツチングによりソ —スラインに取り込まれる。水平シフトレジス夕 6 0の 1クロックレート当たり K個の T F T 6 3がオンし、従って、 K相の映像信号に対応した K個の画素デ一夕が同時にソースラインに取り込まれる。取り込まれた画素デ一夕は、ゲートライン上の T F T 6 7のオン時に液晶セル 6 6 に印加される。以上の動作により、液晶パネル 7の駆動は映像信号ドットクロックレートの 1 Z K倍に低速化することができる。

液晶セルに供給される電荷量により液晶層に印加される電界強度が変調され、それによつて液晶層の透過率が変調されて画像が形成される。図 1 2に示した従来例の液晶パネルは、さらに 1系統の、水平（ソース）ドライバ、 1ラインデ一夕のサンプルホールド回路 6 4、及び切り替えスィッチ 6 5を内蔵する必要があった。一方、本実施の形態の場合、それらの内蔵回路を追加することなく、入力映像信号垂直周期の 1 2のレー卜で液晶パネル表示が可能であり、ラインフリッカは解消される。

(実施の形態 2 )

本発明の実施の形態 2における液晶駆動回路ついて、図 6を参照して説明する。実施の形態 2は、請求項 5及び請求項 6に記載された発明に対応する。

図 6の回路は、映像信号の流れの順に配置された、 A Z D変換器 6、倍速変換メモリ 1及び倍速出力制御回路 2 A、ァ補正回路 3、 D Z A変換器 5、映像アンプ 8、反転処理回路 1 0、映像相展開回路 4 B、及び液晶パネル 7により構成される。なお、実施の形態 1における映像相展開回路 4 Aはデジタル信号処理の例を説明したが、実施の形態 2における映像相展開回路 4 Bは、アナログ信号処理の例を説明する。

次に図 6の実施形態の動作を説明する。 R G B映像信号は A Z D変換器 6において nビッ卜のデジタルデ一夕に量子化され、倍速変換メモリ 1にメモリされる。そして倍速出力制御回路 2 Aの制御により、倍速変換メモリ 1からは、図 2 ( b ) に示すように、入力映像 1フィールド周期毎に 1フィ一ルドの映像デ一夕が 2回読み出される。さらにァ補正回路 3により振幅変調が行われる。以上の処理は実施の形態 1の場合と同様であり、詳細説明は割愛する。

ァ補正回路 3の出力映像デ一夕は、 A変換器 5によりアナログ映像信号に変換され、映像アンプ 8で増幅され、反転処理回路 1 0に入力される。反転処理回路 1 0の構成の一例を図 7 ( a ) に、映像処理の夕イミングチャートを図 7 ( b ) に示す。映像信号 3 4は T r 1に入力され、ェミッタより正転映像信号が、コレクタより反転映像信号が出力さ O

れる。コレクタ抵抗 R 3とエミッ夕抵抗 R 4を等しくすることにより振幅の等しい正転 Z反転映像信号が得られる。

図 7 ( a ) における 3 5の部分はペデスタルクランプ回路であり、正転 Z反転映像信号のべデス夕ルレベルは電圧 V 2及び V 1にクランプされ、スィッチ 3 6にそれぞれ入力される。スィッチ 3 6の切り替えには、倍速 V S Y N Cのタイミングで極性が交互に反転する信号（以下、 I V 反転パルス）が入力され、正転 Z反転映像を切り替えて出力される（出力映像信号波形 3 7 )。

映像信号 3 7は映像相展開回路 4 Bに入力され、 1 ： nのシリアル/ パラレル変換が施される。シリアルパラレル変換が施された映像信号は、液晶パネル 7に入力される。液晶パネル 7は実施の形態 1の場合と同様に映像表示を行う。

実施の形態 2の処理により、入力映像信号垂直周期の 1 2のレートで液晶パネル表示を行うことにより、ラインフリッカは方式上完全に除去されると共に、垂直同期周波数レートのフリツ力も解消される。

実施の形態 2の方式は、パネルの配向方式が垂直配向方式であり透過型ドットマトリクスパネルである液晶投写型表示装置の駆動に特に好適である。そのような方式において、 1 Hごとに極性が反転する電圧を液晶パネルに印加すると、背景技術の項において説明したとおりの問題が発生する。つまり、図 8 ( a ) に示すように、隣接画素に逆方向の電界が加わるため、画素内の端の部分では電界方向が中央部と異なり均等にならない。それによつて画素内の端の部分で透過率が低下し、ひいては液晶パネル全体の透過率の低下をもたらす。一方実施の形態 2のようにすれば、図 8 ( b ) に示すとおり、電界は全体に均等になり、横電界による透過率低下に起因する輝度低下が解消される。

(実施の形態 3 ) 本発明の実施の形態 3における液晶駆動回路ついて、図 9を参照して説明する。実施の形態 3は、請求項 9及び請求項 1 0に記載された発明に対応する。

図 9 (a) の回路は倍速処理部のみを示したものであり、倍速変換メモリ 1と、倍速出力制御回路 2 Bを含む。倍速変換メモリ 1は、 F I F Oフィールドメモリ 2面（20、 2 1 ) とその周辺回路からなる。倍速出力制御回路 2 Bは、 PLL 1 1、書込みタイミング発生回路 1 2、読出しタイミング発生回路 14、倍速同期発生回路 1 3、 Dフリップフロップ 1 5、及び水平ブランキング伸張回路 1 6から構成される。図 9 (b) 及び（c ) は、上記回路における各信号のタイミング関係を示す。

次に図 9の実施形態の動作を説明する。倍速出力制御部 2 Bには、入力 H S YNC及び入力 V S YN Cが入力される。そのうち入力 HSYN Cは P L L回路 1 1に入力され、 P L L回路 1 1からは水平同期信号と同期したクロックが出力される。クロックと同期信号を入力として書込みタイミング発生回路 1 2によりメモリの書込みタイミング信号が発生される。また、倍速同期発生回路 1 3からは、入力 VSYNCの 2分周パルス、すなわち倍速 V S YNCが発生される。倍速 VSYNCとクロックは、水平ブランキング伸張回路 1 6に入力される。水平ブランキング伸張回路 1 6は論理回路により構成され、図 9 (c) に示すタイミングの読出し停止パルス 42、及び H S YNC' 4 1を出力する。

読出し停止パルス 42は、正論理期間 4 5が倍速 H SYNCの周期 4 4と等しく、正論理期間 45と負論理期間 46の和が HSYNC' 4 1 の周期と等しく形成される。倍速 VS YNC、 HS YNC'、クロック、及び読出し停止パルスから、読出しタイミング発生回路 1 4により、メモリの読出しタイミング信号が発生される。ここでメモリからの読出し期間を読出し停止パルス 42の正論理期間 4 5に限定し、負論理期間 4 6を単に倍速処理する場合の映像水平ブランキング幅 49と等しく設定すれば、映像出力データの水平ブランキング期間 47は、映像入力デー夕の水平ブランキング期間 43と等しくすることができる。また水平ブランキング伸張回路 1 6の動作を、倍速 V S YNC信号によりリセットすることにより、図 9 (b) に示すように、入力映像とフレームロックして出力することができる。

以上の処理により実施の形態 1と同様に、入力映像の 1フィールド周期毎に、 1フィールドの映像デ一夕を 2回読出すことができ、ラインフリツ力が解消される。それと共に、水平ブランキング幅が倍速処理前と同等幅となり、液晶パネルでの水平ブランキング期間の処理を高速化することなく動作させることができる。すなわち、焼き付き防止の為のプリチャージ、色むら補正などの処理を原信号と同等速度で行なうことができる。

(実施の形態 4)

本発明の実施の形態 4における液晶駆動回路ついて、図 1 0を参照して説明する。実施の形態 4は、請求項 1 1及び請求項 1 2に記載された発明に対応する。

図 1 0 (a) の回路は倍速処理部のみを示したものであり、倍速変換メモリ 1と、倍速出力制御回路 2 Cを含む。倍速変換メモリ 1は、 F I FOフィールドメモリ 2面（2 0、 2 1 ) とその周辺回路からなる。倍速出力制御部 2 Cは、 P L L 1 1、書込みタイミング発生回路 1 2、読出しタイミング発生回路 14、クロック発生器 3 9、分周回路 1 7、 1 8、及び Dフリップフロップ 1 5、 1 9から構成される。図 1 0 (b) は、上記回路における各信号のタイミング関係を示す。

次に図 1 0の実施形態の動作を説明する。入力 HSYNCは P L L回路 1 1に入力され、水平同期信号と同期したクロックが出力される。クロックと、入力 VS YNC及び入力 HS YNCを用いて、書込み夕イミング発生回路 1 2によりメモリの書込みタイミング信号が発生される。一方、クロック発生器 3 9の出力である内部クロックは、分周回路 1 7 で分周され、内部 HS YNCが得られる。更に、内部 HS YNCが分周回路 1 8で分周され、内部 VSYCが得られる。内部クロック、内部 H S YNC, 及び内部 VSYCは読出しタイミング発生回路 14に入力され、読出しタイミング信号が発生される。

書込みと読出しのタイミングは非同期であるが、 F I FOフィールドメモリはデータ書込みとデータ読出しを同時に行うことが可能であり動作に支障はない。但し、読出し側の垂直周波数が高くなるので、メモリへの書込み中のバンクを読出すことの無いよう、 Dフリップフロップ 1 9により読出しメモリ領域の制御を行い、図 1 0 (b) に示すタイミングで読出す。以上の処理により、実施の形態 1と同様に、入力映像 1フィ一ルド周期に 1フィ一ルドの映像データを 2回読出すことができる。それにより、ラインフリツ力が解消されると共に、入力の垂直周波数値に依存せず、任意の垂直周波数に変換して表示することが可能である。実施の形態 4の方式の場合、映像信号が動画ソースの場合は動画の不連続を生じるため不適であるが、コンピュータ画像などの静止画ソースで垂直周波数 70〜 1 00H zのものについて、さらに垂直周波数を高い値に変換し、ラインフリツ力の解消と、回路動作周波数及び液晶駆動周波数の低速化を両立することができる。産業上の利用の可能性

本発明の液晶駆動回路によれば以下の効果を奏することができる。 ( 1 ) 簡単な液晶パネルの内部構成により、フリツ力を解消することができる。 (2) 液晶パネル、特に透過型液晶パネルの高画素化に対応可能なフリッカ対策方式である。

(3) 垂直周期 1 Z2毎に液晶パネルの交流駆動の極性を切り替えることにより、ラインフリッカを完全に除去することができる。

(4) パネルの配向方式が垂直配向方式の液晶パネルの場合に、液晶パネル全体の透過率の低下の対策とフリッカ解消を両立することができる < (5) 映像信号を倍速変換しても、水平ブランキング期間を原信号と同等にすることが可能となり、液晶パネルの水平ブランキング期間での処理を原信号と同等速度で行なうことができる。

(6) 垂直周波数 7 0〜 1 00H zのコンピュータ映像信号フォーマツトの信号について、フリッカ解消及び回路処理の低速化を両立することができる。

Claims

請求の範囲

1 . 液晶投写型表示装置の駆動方法であって、入力映像信号を 1フレ —ム以上のメモリに記憶し、前記メモリから入力時の 2倍の垂直同期周波数で 1フレームの映像信号を 2回ずつ読出して倍速映像信号を構成し, 前記倍速映像信号を、液晶表示素子のコモン電圧に対して一定周期毎に電圧反転させると共に、シリアルノパラレル変換を行って 2相以上の映像信号に分け、それぞれの相の映像信号を液晶表示素子に並列に入力して映像表示することを特徴とする液晶駆動方法。

2 . 液晶投写型表示装置の駆動回路であって、入力映像信号を A Z D 変換する AZ D変換手段と、前記 AZ D変換手段の出力の映像信号を 1 フレーム以上記憶するメモリ手段と、前記メモリ手段から入力時の 2倍の垂直同期周波数で 1フレームの映像信号を 2回ずつ読出す処理を行い倍速映像信号を出力するメモリ制御手段と、前記倍速映像信号を D Z A 変換する D ZA変換手段と、前記倍速映像信号に対してシリアルパラレル変換を行って 2相以上の映像信号に分割する映像相展開手段と、前記倍速映像信号を一定周期毎に液晶表示素子のコモン電圧に対して電圧反転する反転処理手段とを備えた液晶駆動回路。

3 . 前記液晶表示素子は透過型ドットマトリクスパネルである請求項 1記載の液晶駆動方法。

4 . 前記液晶表示素子は透過型ドットマトリクスパネルである請求項 2記載の液晶駆動回路。

5 . 前記電圧反転させる一定周期が 1垂直周期である請求項 1記載の液晶駆動方法。

6 . 前記反転処理手段は、倍速映像信号を 1垂直周期毎に電圧反転させる請求項 2記載の液晶駆動回路。

7 . 前記液晶表示素子は、配向方式が垂直配向方式で構成された透過型ドットマトリクスパネルである請求項 5記載の液晶駆動方法。

8 . 前記液晶表示素子は、配向方式が垂直配向方式で構成された透過型ドットマトリクスパネルである請求項 6記載の液晶駆動回路。

9 . 前記メモリ手段から映像信号を読出す際に、各水平ブランキング期間にメモリ読出し停止期間を設けて読出すことを特徴とする請求項 1 記載の液晶駆動方法。

1 0 . 前記メモリ制御手段は、各水平ブランキング期間にメモリ読出し停止期間を設けてメモリ手段から映像信号を読出す処理を行うように構成されたことを特徴とする請求項 2記載の液晶駆動回路。

1 1 . 前記メモリ手段から映像信号を読出す際に、入力垂直同期周波数より高い所定の垂直周波数レー卜で、かつメモリ手段への入力とは非同期に映像信号を読出すことを特徴とする請求項 1記載の液晶駆動方法 1 2 . 前記メモリ制御手段は、入力垂直同期周波数より高い所定の垂直周波数レートで、かつメモリ手段への入力とは非同期に、前記メモリ手段から映像信号を読出す処理を行うように構成されたことを特徴とする請求項 2記載の液晶駆動回路。