JP4044961B2 - 画像表示装置及びそれを用いた電子機器 - Google Patents

Description

【技術分野】
本発明は、アクティブマトリクス液晶表示装置等の画像表示装置、画像表示方法及び表示駆動装置並びにそれを用いた電子機器に関する。さらに詳しくは、ゴースト現象を低減できるデータ書き込み動作の改良に関する。
【背景技術】
例えば、アクティブマトリクス型の液晶表示装置では、一走査信号ラインに複数接続されたＴＦＴ（薄膜トランジスタ）等のスイッチング素子を介して、各画素の液晶層にデータを書き込む動作を、点順次駆動により実施している。
ところで、近年のマルチメディア対応の要求に答えるため、例えばパーソナルコンピュータ（ＰＣ）またはエンジニアリング・ワークステーション（ＥＷＳ）にて、ビデオ信号などの自然画を表示する場合には、例えば２５６階調などの多階調化への対応が望まれている。
この多階調化への対応を、従来のディジタルドライバにて実現しようとすると、入力信号数がビット数倍だけ多く必要となる。例えば、２５６階調のカラー表示の場合には、３本（Ｒ，Ｇ，Ｂ）×８ビット＝２４本の入力信号数となる。
一方、アナログドライバであれば、カラー表示の場合でも３本、白黒表示の場合では１本の入力信号数で済む。さらに、ディジタルドライバは階調特性が離散的であるのに対して、アナログドライバでは階調特性が連続的であり、通常の映像信号に基づく表示に適する利点もある。
ところで、アクティブマトリクス型液晶表示装置では、上述の点順次駆動のために、画像信号中のデータをＴＦＴスイッチなどによりサンプルホールドする必要がある。このとき、ＴＦＴなどのスイッチング特性が入力画像信号の周波数に対して十分に追従できないという問題が生ずる。ドライバ内蔵の表示装置の場合は、外付けドライバを用いた表示装置の場合に比べて、サンプルホールド用ＴＦＴの能力が低く、その問題がより顕著となる。また、多数の画素を有する高精細な表示装置の場合は、入力画像信号の周波数が高くなることから、上記問題がより顕著となる。
このため、図３２に示すように、入力画像信号を例えば６つのパラレル信号に相展開し、１画素あたりのデータ長を長くして、液晶パネルに入力される信号周波数を低くする技術が提案されている（特願平６−３１６９８８号）。
この相展開により、例えばサンプルホールドスイッチとしてのＴＦＴの周波数特性が十分でなくても、１画素あたりのデータ長を長くして、解像度を高くできる。
図３２に示すように、６相展開されてそれぞれ並列出力される各々の相展開信号のデータ長は、基準クロックの６周期分の長さとなっている。
これをＴＦＴなどのサンプルホールドスイッチにてサンプリングする際に、例えばＴＦＴのゲートに入力されるサンプリング信号のサンプリング期間を、当初は図３２に示すように、基準クロックの８周期分の長さに設定することを試みた。
ＴＦＴのスイッチングの追従性を考慮して、相展開信号中のデータ長に対して十分なサンプリング期間を設定したからである。また、このサンプリング期間を有するサンプリング信号は、シフトレジスタのみを用いることで容易に生成できたからである。
しかしながら、本発明者の実験によれば、図３３に模式的に示すように、例えば矢印１を画面２に表示しようしたとき、この矢印１の走査方向後段に、破線で示すゴースト３が生ずる場合があることが判明した。
そこで、本発明の目的とするところは、入力画像信号を相展開しながらも、ゴーストが低減又は防止できる画像表示装置、画像表示方法及表示駆動装置並びにそれを用いた電子機器を提供することにある。
本発明の他の目的は、ドットクロックの高速化に伴い点順次駆動ではサンプルホールド動作に追従できない場合でも、ゴーストを低減又は防止しながら表示駆動できる画像表示装置、画像表示方法及表示駆動装置並びにそれを用いた電子機器を提供することにある。
【発明の開示】
【発明が解決しようとする課題】
本発明に係る画像表示装置は、マトリクス状に配置される複数のデータ信号線と複数の走査信号線の交差により形成される画素位置に、画素を配置して成る画像表示部を有する。走査信号線選択手段は、走査信号を順次前記走査信号線に供給する。相展開手段は、各々の前記画素位置に対応するデータを時系列的に有する画像信号をサンプリングして、そのサンプリング周期よりも長いデータ長に変換された複数の相展開信号を並列に出力する。各々の前記データ信号線にそれぞれ接続された複数のサンプリング手段は、前記複数の相展開信号の一つをそれぞれ入力とし、前記相展開信号中の前記データをサンプリングして、前記データ信号線にデータ信号として供給する。サンプリング信号生成手段は、前記相展開信号のデータ長に相当する期間よりも短いサンプリング期間のサンプリング信号を生成して、前記サンプリング手段に供給する。
【課題を解決するための手段】
本発明は、本発明の課題であるゴーストの低減又は防止のために、以下のように機能する。
まず、本発明者は、ゴーストの発生原因が、図３４の通り、サンプリング手段を介して画素に供給される波形に不要な成分が混入することにあると解析した。この波形中への不要な成分の混入は、図３２に示す通り、相展開信号のデータ長がドットクロックの６周期であるのに対して、サンプリング期間がドットクロックの８周期と長くなっていることに起因している。
このため、図３２にて例えばビデオｎの信号線を例に挙げると、サンプリング信号Ｓ／Ｈ（ｎ）、Ｓ／Ｈ（ｎ＋６）、Ｓ／Ｈ（ｎ＋１２）は、それぞれオーバーラップ期間を有しながらサンプリングするので、例えばＳ／Ｈ（ｎ＋６）のサンプリング期間の初期では、Ｓ／Ｈ（ｎ）が、サンプリングするデータまでも、Ｓ／Ｈ（ｎ＋６）のサンプリング信号がサンプリングしていた。
この場合の現象を、液晶層に供給される電位波形で観察して見た。この結果、サンプリング手段の書き込み能力に依存して、図３４のように、矢印１のデータが一旦書き込まれることの影響を受けて、波形中に不要な成分が混入し、本来低くなるべきレベルの領域が、同図のゴースト３と対応する位置でレベルが高くなることが分かった。
図８、図１１、図１４及び図１７に象徴的に示すように、相展開信号のデータ長よりも、サンプリング信号のサンプリング期間を必ず短く設定できるため、本来のデータでない他のデータの影響が少なくなり、ゴーストを低減又は防止できる。
前記相展開手段は、各々の前記相展開信号の画素データの先頭位置を、基準クロックに基づき順次ずらして、各々の前記相展開信号を並列に出力することができる。このとき、前記サンプリング信号生成手段は、各々の前記サンプリング手段に出力される前記サンプリング信号のサンプリング期間の開始時期を順次ずらして設定している。これにより、一本の前記走査信号に接続された前記画素を点順次で駆動することができる。
このサンプリング信号生成手段は、シフトレジスタと論理積回路とを有する。
シフトレジスタは、入力信号を順次シフトする複数段構成を有し、各段の出力信号が、次段の出力信号と一部位相が重なるタイミングで出力される。より具体的には、シフトレジスタは、前記基準クロックの一周期の２Ｎ（Ｎは自然数）倍のパルス幅を持つ入力信号を前記基準クロックの一周期ずつ順次シフトして送出する。図７（Ａ）の例では、Ｎ＝４で、入力信号ＤＸのパルス幅はドットクロックＤＣの一周期の８倍である。図１０の例では、Ｎ＝３で、入が信号ＤＸのパルス幅はドットクロックＤＣの一周期の６倍である。図１３の例では、Ｎ＝２で、入力信号ＤＸのパルス幅はドットクロックＤＣの一周期の４倍である。
さらに、各々の前記サンプリング手段に接続された前記論理積回路は、前記シフトレジスタからのシフト量の異なる２つの出力が入力され、その論理積を前記サンプリング信号として前記サンプリング手段に出力している。
これにより、ｎ（１≦ｎ≦一本の走査信号線上の総画素数）番目の前記サンプリング手段に接続された前記論理積回路には、１水平期間内のｎ番目と（ｎ＋Ｎ）番目の前記シフトレジスタ出力が入力され、それらの論理積となる前記サンプリング信号のサンプリング期間は、前記基準クロックの一周期のＮ倍となる。
Ｎ＝４の参考例を示す図６では、例えばｎ＝１とすると、１番目と５番目のシフトレジスタ出力が論理積回路１６０ａに入力され、図７の通りサンプリング期間は、ドットクロックＤＣの一周期の４（＝Ｎ）倍である。
Ｎ＝３の参考例である図９では、例えばｎ＝１とすると、１番目と４番目のシフトレジスタ出力が論理積回路１６０ａに入力され、図１０の通りサンプリング期間は、ドットクロックＤＣの一周期の３（＝Ｎ）倍である。
Ｎ＝２の参考例である図１２では、例えばｎ＝１とすると、１番目と３番目のシフトレジスタ出力が論理積回路１６０ａに入力され、図１３の通りサンプリング期間は、ドットクロックＤＣの一周期の２（＝Ｎ）倍である。
前記相展開手段は、前記画素データの先頭を一致させて各々の前記相展開信号を並列に出力することができる。このとき、前記サンプリング信号生成手段は、前記相展開信号線の総数と同数の前記データ信号線と接続された複数の前記サンプリング手段に対して、サンプリング期間の開始時期を一致させた前記サンプリング信号を供給している。これにより、図１７に象徴的に示すように、一本の前記走査信号に接続された複数の前記画素を、前記相展開信号線の総数ずつに同時駆動することができる。
このサンプリング信号生成手段は、入力信号を前記基準クロックの一周期ずつ順次シフトして送出するシフトレジスタを有する。より具体的には、シフトレジスタは、前記基準クロックの一周期の２Ｎ（Ｎは自然数）倍のパルス幅を持つ入力信号を、前記基準クロックの一周期ずつ順次シフトして送出する。
図１６の例では、Ｎ＝４で、入力信号ＤＸのパルス幅はドットクロックＤＣの一周期の８倍である。
こうすると、ｍ（１≦ｍ≦一本の走査信号線上の総画素数／前記相展開信号線の総数）番目の同時駆動時には、１水平期間内の（３ｍ−２）番目の前記シフトレジスタ出力が前記複数のサンプリング手段に入力され、前記サンプリング手段の前記サンプリング期間は、前記基準クロックの一周期のＮ倍となる。
図１５の例では、例えばｍ＝１番目の同時駆動では、３ｍ−２＝１番目のシフトレジスタ出力が、６個のサンプリング手段１０６に入力されている。同様に、ｍ＝２番目の同時駆動では、３ｍ−２＝４番目のシフトレジスタ出力が、次の６個のサンプリング手段１０６に入力され、ｍ＝３番目の同時駆動では、３ｍ−２＝７番目のシフトレジスタ出力が、次の６個のサンプリング手段１０６に入力されている。
前記画像表示部は、一対の基板間に液晶を介在させた液晶パネルであり、
複数の前記サンプリング手段は、一方の前記基板上に形成された複数の薄膜トランジスタ（ＴＦＴ）で構成され、
前記サンプリング信号生成手段からの前記サンプリング信号は、各々の前記薄膜トランジスタのゲートに供給される構成とすることができる。
ＴＦＴは書き込み能力に限界があるが、データ長の長い画素データを持つ相展開信号が入力されることで十分なサンプリング期間を確保でき、しかもサンプリング期間中に前回の画素データが書き込まれることがないので、波形中に不要な成分が混入することが低減し、ゴーストの発生を有効に防止できる。
前記画像表示部は、前記データ信号線を介して前記画素の一端に印加される電圧と該画素の他端に印加される電圧との差電圧を前記画素位置の液晶に印加し、かつ前記液晶に印加される電界の極性を反転して駆動するものとすることができる。
この場合、前記相展開手段の前段に、入力される画像信号から、極性反転基準電位に対して第１の極性で前記画素を駆動する第１極性画像信号と、前記第１の極性とは逆極性の第２の極性で前記画素を駆動する第２極性画像信号とを生成して、前記第１、第２極性信号のいずれか一方を前記相展開手段に出力する極性反転手段をさらに設けることができる。このとき、前記相展開手段は、前記第１、第２極性画像信号に基づいて、第１、第２極性相展開信号を出力する。
さらに、前記極性反転手段は、前記第１、第２極性画像信号の一方を出力する第１の極性反転手段と、前記第１、第２極性画像信号の他方を出力する第２の極性反転手段と、を有することができる。
複数の極性反転手段を、前記相展開手段の後段に設けることもできる。この場合、前記複数の極性反転手段は、前記複数の相展開信号の一つから、極性反転基準電位に対して第１の極性で前記画素を駆動する第１極性相展開信号と、前記第１の極性とは逆極性の第２の極性で前記画素を駆動する第２極性相展開信号とを生成して、前記第１、第２極性相展開信号のいずれか一方をそれぞれ前記複数のサンプリング手段に出力する。
これら各々の極性反転手段は、前記第１、第２極性相展開信号の一方を出力する第１の極性反転手段と、前記第１、第２極性相展開信号の他方を出力する第２の極性反転手段と、を有することができる。
前記複数の相展開信号（又は第１、第２極性相展開信号）を切り換えて前記複数のサンプリング手段に供給する切換手段と、
前記相展開手段での展開順序を変更制御し、かつ前記展開順序に対応させて前記切換手段にて前記複数の相展開信号（又は第１、第２極性相展開信号）の供給先を変更制御する変更制御手段と、
をさらに有することができる。
こうすると、相展開信号毎に生ずる例えばＤＣオフセット成分のばらつきが、画面の縦ラインにて強調されることを防止できる。
また、画像表示部を駆動する表示駆動装置を、画像表示部に対して外付け回路とすることもできる。
【発明を実施するための最良の形態】
以下、本発明をアクティブマトリクス型液晶表示装置に適用した実施例または参考例を、図面を用いて具体的に説明する。
（１）第１参考例
（装置の概略構成）
図１に、第１参考例に係る液晶表示装置の全体概要が示されている。同図に示すように、この液晶表示装置は、電子機器例えば液晶プロジェクタのライトバルブとして用いる小型液晶表示装置であり、液晶パネルブロック１０と、タイミング回路ブロック２０と、データ処理ブロック３０とに大別される。
タイミング回路ブロック２０は、クロック信号ＣＬＫと同期信号ＳＹＮＣとが入力され、所定のタイミング信号を出力するものである。
データ処理回路ブロック３０は、相展開回路３２と、増幅・反転回路３４を有する。相展開回路３２は、一本の画像信号（本参考例では白黒の濃淡表示であり、画像信号は一本である）Ｄａｔａが入力され、画素情報をｎ相展開（図１ではｎ＝６相としてある）したｎ相の相展開信号を並列に出力するものである。なお、液晶パネルブロック１０中の液晶パネル１００が３原色のカラーフィルタを有するカラー液晶パネルの場合には、前記相展開回路３２には、Ｒ，Ｇ，Ｂの３本の画像信号が入力され、この３本の画像信号から例えば６本の相展開信号を生成することができる。このｎ相展開については後述する。
増幅・反転回路３４は、ｎ本の相展開信号を、液晶パネルの駆動に必要な電圧に増幅し、必要に応じて、極性反転基準電位を基準として極性反転するものである。なお、図１に示す増幅・反転回路３４と相展開回路３２との位置を逆転させても良い。すなわち、画像信号を増幅・反転回路３４にて増幅・極性反転させた後に、相展開回路３２にて相展開しても良い。
本参考例のデータ処理回路ブロック３０の出力ラインは、６相展開を実施していることから、図１に示すとおり、Ｄａｔａ１〜Ｄａｔａ６の６本に分岐されている。
液晶パネルブロック１０は、液晶パネル１００と、走査側駆動回路１０２と、データ側駆動回路１０４とを、同一回路基板上に備えている。なお、これら駆動回路は、液晶パネル基板とは分離して、外付けＩＣとして構成しても良い。
液晶パネル１００上には、例えば図１の行方向に沿って伸びる複数の走査信号ライン１１０と、例えば列方向に沿って伸びる複数のデータ信号ライン１１２とが形成されている。なお、本参考例では、走査信号ライン１１０の総数を４９２本とし、データ信号ライン１１２の総数を６５２本としている。この各ライン１１０，１１２の交差によって形成される画素位置には、スイッチング素子１１４と液晶層１１６とが直列に接続されて表示要素が構成され、これが画素を形成している。このスイッチング素子１１４がオンする期間を選択期間と称し、オフする期間を非選択期間と称する。選択期間にスイッチング素子１１４を介して液晶層１１６に供給された電圧を、非選択期間にて保持する保持容量（図示せず）が液晶層１１６に接続されている。本参考例では、スイッチング素子１１４を、例えば３端子型スイッチング素子としており、例えばＴＦＴにて構成している。これに限らず、２端子型スイッチング素子例えばＭＩＭ（金属−絶縁層−金属）素子、ＭＩＳ（金属−絶縁層−半導体層）素子などを用いることができる。なお、本参考例の液晶パネル１００は、２端子型または３端子型のスイッチングを用いたアクティブマトリクス型の液晶表示パネルに限らず、単純マトリクス型の液晶表示パネルなど、他の種々の液晶パネルであってもよい。本参考例の液晶パネル１００は、走査信号ライン１１０、データ信号ライン１１２及びそれに接続されるＴＦＴが形成された第１の基板を有する。この第１の基板にはさらに、ＴＦＴに接続された画素電極と、この画素電極を片側電極とする保持容量とが形成されている。液晶パネル１００はさらに、第１の基板と対向して配置され、共通電極が形成された第２の基板を有する。そして、第１，第２の基板間に液晶が封入されて、液晶パネル１００が構成される。各画素位置の液晶層は、一端を画素電極、他端を共通電極として、両極の電極により電界が印加される。
走査側駆動回路１０２は、複数の走査信号ライン１１０ａ，１１０ｂ…の中から、走査信号ライン１１０を順次選択するための選択期間が設定された走査信号を出力するものである。
データ側駆動回路１０４は、データ処理回路ブロック３０の出力線である６本の相展開信号ラインＤａｔａ１〜Ｄａｔａ６と、液晶パネル１００のデータ信号ライン１１２ａ，１１２ｂ…との間に配置されたサンプルホールドスイッチ１０６に対して、液晶パネル１００を点順次時駆動するためのサンプリング信号を出力するものである。
なお、第１の相展開信号ラインＤａｔａ１は、サンプルホールドスイッチ１０６ａを介して、第１のデータ信号ライン１１２ａと接続されている。同様にして第２〜第６の相展開信号ラインＤａｔａ２〜Ｄａｔａ６は、各々のサンプルホールドスイッチ１０６ｂ〜１０６ｆを介して、第２〜第６のデータ信号ライン１１２ｂ〜１１２ｆにそれぞれ接続されている。また、第１の相展開信号ラインＤａｔａ１は、サンプルホールドスイッチ１０６ｇを介して、第７のデータ信号ライン１１２ｇにも接続されている。以下同様にして、第１の相展開信号ラインＤａｔａ１は、６本先のデータ信号ライン１１２に接続されている。第２〜第６の相展開信号ラインＤａｔａ２〜Ｄａｔａ６も同様に、第２〜第６のデータ信号ライン１１２ｂ〜１１２ｆよりも６の整数倍目となる各々のデータ信号ラインに順次接続されている。
（ｎ相展開の動作について）
次に、図２を参照して、データ処理回路ブロック３０における相展開回路３２での、ｎ相展開例えば６相展開の動作について説明する。
図２に示すとおり、データ処理回路ブロック３０に入力される画像信号は、液晶パネル１００の各画素に対応するデータを時系列的に有するアナログ信号となっている。６相展開を実施する相展開回路３２は、この画像信号を基準クロック例えばドットクロックＤＣにてサンプリングしている。そして、この画像信号をサンプリングして、そのサンプリング周期よりも長いデータ長に変換された６つの相展開信号を生成している。本参考例では、ドットクロックＤＣの一周期の整数倍のデータ長に伸張して、６本の並列な相展開信号に展開している。この意味で、この相展開回路３２は、データ長を伸張する機能と、シリアルな画像信号をパラレルな画像信号にシリアル−パラレル変換する機能とを有する。例えば、第１の相展開信号ラインＤａｔａ１に出力される第１の相展開信号は、画像信号の例えば第１、第７、第１３画素目のデータが、それぞれドットクロックＤＣの一周期の６倍のデータ長に伸張される。同様にして、６画素先のデータが前記データ長に順次伸張される。
第２の相展開信号ラインＤａｔａ２に出力される第２の相展開信号も同様に、第２，第８，第１４画素目などのデータが、前記データ長に伸張されて出力されている。
本参考例では、この伸張及び展開動作を、アナログインターフェースＩＣを用いて行っており、アナログの画像信号を６相展開している。
なお、第１参考例においては、第１〜第６の相展開信号ラインＤａｔａ１〜Ｄａｔａ６に出力される第１〜第６の相展開信号は、各々の画素データの先頭位置がドットクロックＤＣの一周期だけ順次ずれた状態で出力される。
（６相展開回路及び極性反転回路の具体例の説明）
図３および図４（Ａ）、（Ｂ）に、６相展開回路及び極性反転回路の具体例が示されている。図３において、相展開回路３２は、スイッチ５００ａ〜５００ｆと、コンデンサ５０２ａ〜５０２ｆと、バッファ５０４ａ〜５０４ｆとで構成される。そして、スイッチ５００ａ〜５００ｆには、例えば図５に示すように位相がずれたサンプリングクロックＳＣＬＫ１〜ＳＣＬＫ６が、それぞれ一対一に対応して入力される。各スイッチ５００ａ〜５００ｆは、そのクロックによりオンされた時に、データをサンプリングして、その後段のコンデンサ５０２ａ〜５０２ｆにデータの電荷をチャージさせる。各スイッチ５００ａ〜５００ｆは、そのクロックによりオフされている間に、データ電位を保持する。これにより、図５に示すように、バッファ５０４ａ〜５０４ｆを介して６相展開信号が得られる。
各バッファ５０４ａ〜５０４ｆの後段には、増幅回路５０６ａ〜５０６ｆと、極性反転回路５０８ａ〜５０８ｆとが設けられている。この増幅回路と極性反転回路の一例が図４（Ａ）、（Ｂ）に示されている。
図４（Ａ）に示すとおり、増幅回路は例えばビデオアンプ（オペアンプでもよい）５１０にて構成されている。極性反転回路は、抵抗Ｒ１，Ｒ２及び第１トランジスタＴＲ１で構成された極性反転部５２０と、抵抗Ｒ３と第２トランジスタＴＲ２とで構成されたバッファ５３０と、抵抗Ｒ４と第３トランジスタＴＲ３とで構成されたバッファ５４０と、バッファ５３０、５４０の出力を択一的に選択するスイッチＳＷ１とを有する。
説明の便宜上、ビデオアンプ５１０の出力が図４（Ａ）の通りの矩形波である場合について説明する。ここで、図４（Ａ）の抵抗Ｒ１とＲ２との抵抗値がほぼ等しく、Ｖｄｄを１２Ｖとする。この場合、図４（Ａ）の点Ａと点Ｂの各電位は、例えば図４（Ａ）に示す通り、中間の電位例えば６Ｖを境にほぼ線対称の電位となる。点Ａの電位は、例えば黒レベルが１１Ｖ、白レベルが７Ｖであり、点Ｂの電位は、例えば黒レベルが１Ｖ、白レベルが５Ｖである。このように、点Ａ及び点Ｂに現れる２つの画像信号は、両信号の黒レベルの間の極性反転基準電位を基準として極性が反転している。本参考例では、点Ｂに現れる信号を負極性の画像信号とし、点Ａに現れる信号を正極性の画像信号とする。なお、極性反転の基準となる電位は、電源電位Ｖｄｄとグランド電位ＧＮＤの中心電位、つまりアナログ画像信号の振幅中心電位Ｖｒｅｆとなる。
点Ｂに現れる負極性の信号は、バッファ５４０を介して端子Ｃに出力され、点Ａに現れる正極性の信号は、バッファ５３０を介して端子Ｄに現れる。そして、これら正極性、負極性の相展開信号の一方が、極性反転タイミング信号に基づいて切り換えられるスイッチＳＷ１により選択されて出力される。
図４（Ｂ）は、図３に示す増幅回路５０６ａ〜５０６ｆと、極性反転回路５０８ａ〜５０８ｆの他の例を示している。図４（Ｂ）では、増幅回路５１０、差動増幅回路５５０、５６０を設けている。増幅回路５１０を介して差動増幅回路５５０に入力される画像信号のレベルは、前述の振幅中心電位Ｖｒｅｆに対して正極性の電位とされて、差動増幅回路５５０より端子Ｃに出力される。同様に、増幅回路５１０を介して差動増幅回路５６０に入力される画像信号のレベルは、前述の振幅中心電位Ｖｒｅｆに対して負極性の電位とされて、差動増幅回路５６０より端子Ｄに出力される。各端子Ｃ，Ｄの電位は、極性反転タイミング信号に基づいてスイッチＳＷ１を切り換えることで、選択して出力される。
なお、図３の例では、相展開後に増幅及び極性反転を実施しているため、６系統の増幅回路５０６ａ〜５０６ｆと、６系統の極性反転回路５０８ａ〜５０８ｆが必要となる。ただし、信号増幅前の信号振幅が小さい段階で、コンデンサ５０２ａ〜５０２ｆにその信号の電荷をチャージできるため、チャージ時間が速く、高速化に対応できる利点がある。
（データサンプリングの構成について）
次に、本参考例の特徴的構成であるデータ側駆動回路１０４の詳細について、図６の回路図及び図７のタイミングチャートを用いて説明する。
このデータ側駆動回路１０４は、図６に示すとおり、第１〜第４列のシフトレジスタ１２０〜１５０を有している。これら各シフトレジスタ１２０〜１５０は、図７（Ａ）に示す共通のシフトデータとなる入力信号ＤＸを入力する。この入力信号ＤＸは、図７（Ａ）に示すとおり、ドットクロック信号ＤＣの８周期に亘ってＨＩＧＨとなる信号とされている。また、第１列のシフトレジスタ１２０には、図６に示す第１クロック信号ＣＬＸ１とその第１反転クロック信号とが入力される。第１クロック信号ＣＬＸ１は、図７（Ａ）に示すとおり、入力信号ＤＸの半パルス幅のパルスが、入力信号ＤＸのパルス幅の周期で繰り返し出力される。同様に、第２列から第４列のシフトレジスタ１３０〜１５０には、第２〜第４クロック信号ＣＬＸ２〜ＣＬＸ４及びその反転クロック信号がそれぞれ入力される。第２〜第４のクロック信号ＣＬＸ２〜ＣＬＸ４は、その立ち上がり時期が、第１のクロック信号ＣＬＸ１の立ち上がり時期よりも、ドットクロックＤＣの１周期毎に順次ずれたものである。
各列のシフトレジスタ１２０〜１５０は、それぞれ多段のマスタースレイブ型クロックドインバータを含んで構成されている。第１のシフトレジスタ１２０の第１段について説明すれば、マスターとなる第１のクロックドインバータ１２１ａと、インバータ１２１ｂとが直接に接続され、このインバータ１２１ｂの入出力線を結ぶ帰還線に、スレイブとなる第２のクロックドインバータ１２１ｃが接続されている。マスターとなるクロックドインバータ１２１ａは、第１クロック信号ＣＬＸ１がＨＩＧＨである時に、入力クロック信号ＤＸを反転して出力する。スレイブとなる第２のクロックドインバータ１２１ｃも同様に、第１反転クロック信号／ＣＬＸ１がＨＩＧＨであるときに、インバータ１２１ｂの出力信号を反転して出力する。
この第１列のシフトレジスタ１２０における第１段目の動作を、図７（Ａ）のタイミングチャートを参照して説明する。なお、参考までに、走査側駆動回路１０２により出力される各種信号波形を、図７（Ｂ）に示した。
入力クロック信号ＤＸがＨＩＧＨとなる前半部分（ドットクロックＤＣの４周期分）においては、第１クロック信号ＣＬＸ１がＨＩＧＨとなり、第１のクロックドインバータ１２１ａの出力として、入力信号ＤＸを反転したＬＯＷが出力される。このＬＯＷ信号は、インバータ１２１ｂにて反転され、第１列シフトレジスタ１２０の第１段目の出力としてまず、図７（Ａ）のＳＲ１−ＯＵＴ１に示すとおり、入力クロック信号ＤＸの前半部分だけＨＩＧＨが出力される。
入力クロック信号ＤＸの後半部分については、クロック信号ＣＬＸ１がＬＯＷになるのに対して、スレイブの第２のクロックドインバータ１２１ｃに入力される第１反転クロック信号／ＣＬＸ１がＨＩＧＨとなる。この第２クロックドインバータ１２１ｃに入力される信号は、インバータ１２１ｂからのＨＩＧＨ信号であり、結果として、第２のクロックドインバータ１２１ｃからの出力は、この入力ＨＩＧＨ信号を反転したＬＯＷ信号となる。このＬＯＷ信号は、インバータ１２１ｂにて反転される。したがって、第１列のシフトレジスタ１２０における第１段目の出力である第１の出力信号ＳＲ１−ＯＵＴ１の後半部分もＨＩＧＨ信号が出力される。
なお、第７（Ａ）のＳＲ１−ＯＵＴ１、…ＳＲ４−ＯＵＴ１、…ＳＲ３−ＯＵＴ２は、第１〜第４列のシフトレジスタ１２０〜１５０の出力を示す。符号のＳＲ１〜ＳＲ４はシフトレジスタの第１列〜第４列を示し、符号のＯＵＴ１、ＯＵＴ２…は、各シフトレジスタの第１段番目、第２段目…の出力を示す。
第２〜第３の出力信号ＳＲ２−ＯＵＴ１〜ＳＲ４−ＯＵＴ１は、第２列から第４列のシフトレジスタ１３０〜１５０の第１段目の動作により、図７（Ａ）に示すとおり、第１の出力信号ＳＲ１−ＯＵＴ１の立ち上がりから、ドットクロックＤＣの１周期分だけ順次ずれた状態で出力される。
第５番目の出力信号ＳＲ１−ＯＵＴ２は、第１列のシフトレジスタ１２０の第２段目のマスタースレイブ型クロックドインバータを用いて生成される。
この第１列〜第４列のシフトレジスタ１２０〜１５０の出力信号を、そのままサンプルホールドスイッチ１０６ａ，１０６ｂ…に出力すると、図３２〜図３４にて説明した従来のゴースト現象が生じてしまう。
そこで、この第１参考例においては、第１列〜第４列のシフトレジスタ１２０〜１５０と、サンプルホールドスイッチ１０６ａ，１０６ｂ…との間に、ナンド回路１６０ａ，１６０ｂ…と、インバータ１６２ａ，１６２ｂ…とを設けている。
このナンド回路とインバータとは、シフトレジスタから出力された２つのタイミング信号の論理積をとる回路として機能する。
第１のデータ信号ライン１１２ａに接続されたサンプルホールドスイッチ１０６ａの前段に設けられるナンド回路１６０ａには、第１列のシフトレジスタ１２０の第１段目からの第１の出力信号ＳＲ１−ＯＵＴ１と、第２段目からの第５の出力信号ＳＲ１−ＯＯＴ２とが入力される。従って、このナンド回路１６０ａ及びその後段のインバータ１６２ａを経由して得られるサンプリング信号ＳＬ１−Ｄａｔａ１は、第１の出力信号ＳＲ１−ＯＵＴ１と、第５の出力信号ＳＲ１−ＯＵＴ２との論理積となり、図７（Ａ）に示すとおり、ドットクロックＤＣの４周期の期間がサンプリング期間として設定されることになる。
図７（Ａ）のＳＬ１−Ｄａｔａ１、…ＳＬ４−Ｄａｔａ４、…は、サンプルホールドスイッチ１０６ａ、…１０６ｄ、…のＴＦＴのゲートに印加され、ＨｉｇｈレベルのときにそのＴＦＴをオンさせる。その信号をＳＬ（ｎ）−Ｄａｔａ（ｍ）で表わしたとき、符号Ｄａｔａ（ｍ）のｍ（ｍ＝１〜６）は、その信号によりサンプリングされる相展開信号ラインＤａｔａ１〜６の番号を示す。符号ＳＬ（ｎ）のｎは、サンプリング信号の順番を示す。
第２のデータ信号ライン１１２ｂに接続されたサンプルホールドスイッチ１０６ｂの前段では、ナンド回路１６０ｂに対して、第２列のシフトレジスタ１３０の第１段目からの信号ＳＲ２−ＯＵＴ１と、第２段目からの信号ＳＲ２−ＯＵＴ２とが入力される。従って、このナンド回路１６０ｂ及びその後段のインバータ１６２ｂを経由して得られる第２番目のサンプリング信号ＳＬ２−Ｄａｔａ２は、第１番目のサンプリング信号ＳＬ１−Ｄａｔａ１よりも、ドットクロックＤＣの１周期だけ立ち上がりが遅れるが、サンプリング期間は同様にドットクロックＤＣの４周期の期間となる。なお、第３のデータ信号ライン以降のデータ信号ラインの場合も同様である。
（データサンプリング動作について）
図８は、各々のサンプルホールドスイッチ１０６に入力される相展開信号Ｄａｔａ１〜Ｄａｔａ６と、サンプリング信号ＳＬ（ｎ）−Ｄａｔａ（ｍ）との関係を示している。図８では、相展開信号Ｄａｔａ１をサンプリングするサンプリング信号ＳＬ１−Ｄａｔａ１、ＳＬ７−Ｄａｔａ１及びＳＬ１３−Ｄａｔａ１を示している。第１のサンプルホールドスイッチ１０６ａには、図８に示すとおり、ドットクロックＤＣの６周期分のデータ長を有する情報が、このサンプルホールドスイッチ１０６ａを構成するＴＦＴのソースラインに入力される。一方、サンプルホールドスイッチ１０６ａを構成するＴＦＴのゲートには、ナンド回路１６０ａ、インバータ１６２ａを経由したサンプリング信号ＳＬ１−Ｄａｔａ１が入力されている。このサンプリング信号Ｓｌ−Ｄａｔａ１は、相展開信号のデータ長がドットクロック信号の６周期分であるのに対して、その前後で１周期分が除去された４周期分のサンプリング期間（Ｈｉｇｈの期間）に設定されている。
このようなサンプリング期間を設定することで、たとえサンプルホールドスイッチ１０６をＴＦＴにて構成し、このＴＦＴの書き込み能力に限界があったとしても、液晶表示上、前回のデータに影響されない、換言すればゴーストのない液晶表示を行うことができる。
この理由は、サンプルホールドスイッチ１０６を構成するＴＦＴのゲートは、相展開信号線上の画像データが安定した後に、サンプリング信号のＨｉｇｈレベルにより開かれることになるからである。しかも、この相展開信号線上のデータが変化しないうちに、ＴＦＴのゲートが閉じられるからである。さらに、同じ相展開信号線Ｄａｔａ１に接続されるサンプルホールドスイッチ１０６ａ、１０６ｇ、１０６ｎ…は、ＳＬ１−Ｄａｔａ１、ＳＬ７−Ｄａｔａ１、ＳＬ１３−Ｄａｔａ１のＨｉｇｈレベルの期間のずれから明らかなように、ゲートの開閉タイミングをずらして駆動され、複数のゲートが同時に開となることはない。このように、相展開信号のデータ長の中の安定したデータ領域についてのみサンプリング期間を設定することで、前回のデータに影響を受けない安定したデータのみを、データ信号ライン１１２に送出することができる。このデータは、走査側駆動回路１０２からの走査信号によりＯＮするスイッチング素子１１４を介して、液晶層１１６及び保持容量に書き込まれることになる。
以下、同様にして、サンプリングスイッチ１０６ｂ，１０６ｃ…を介して、安定したデータが、順次対応するデータ信号ライン１１２ｂ，１１２ｃ…に送出され、第１番目の走査信号ライン１１０ａにスイッチング素子１１４を介して接続された液晶層１１６への書き込みが点順次駆動により実施される。その後は、走査側駆動回路１０２からの走査信号により、第２番目以降の走査信号ライン１１０に接続されたスイッチング素子１１４を順次ＯＮさせながら、上述のデータの書き込みを繰り返し実施することになる。
（２）第２参考例
この第２参考例は、ドットクロックの６周期分のデータ長を持つ相展開信号と、ドットクロックの３周期分のサンプリング期間を持つサンプリング信号とを用いて、液晶表示駆動を実施するものである。
第１参考例と異なる点は、図６に示すデータ側駆動回路などを、図９に示すものに変更した点である。
図９に示す通り、データ側駆動回路１０４は、第１〜第３列のシフトレジスタ２００〜２２０を有している。これら各シフトレジスタ２００〜２２０は、図１０に示す通り共通のシフトデータとなる入力信号ＤＸを入力する。この入力信号ＤＸは、図１０に示すとおり、ドットクロック信号ＤＣの６周期に亘ってＨＩＧＨとなる信号とされている。また、第１列のシフトレジスタ２００には、図１０に示す第１クロック信号ＣＬＫ１とその第１反転クロツク信号／ＣＫＬ１とが入力される。第１クロック信号ＣＬＫ１は、図１０に示すとおり、入力信号ＤＸの半パルス幅のパルスが、入力信号ＤＸのパルス幅の周期で繰り返し出力される。同様に、第２列、第３列のシフトレジスタ２１０，２２０には、第２、第３クロック信号ＣＬＫ２、ＣＬＫ３及びその反転クロック信号／ＣＬＫ２、／ＣＬＫ３がそれぞれ入力される。第２、第３のクロック信号ＣＬＫ２、ＣＬＫ３は、その立ち上がり時期が、第１のクロック信号ＣＬＫ１の立ち上がり時期よりも、ドットクロックＤＣの１周期毎に順次ずれたものである。
各列のシフトレジスタ２００〜２２０は、それぞれ多段のマスタースレイブ型クロックドインバータを含んで構成されている。
この第１列〜第３列のシフトレジスタ２００〜２２０の出力信号ＳＲ１−ＯＵＴ１、…ＳＲ３−ＯＵＴ２は、図１０に示す通りとなる。
第１のデータ信号ライン１１２ａに接続されたサンプルホールドスイッチ１０６ａの前段に設けられるナンド回路１６０ａには、第１列のシフトレジスタ２００の第１段目からの第１の出力信号ＳＲ１−ＯＵＴ１と、第２段目からの第４の出力信号ＳＲ１−ＯＵＴ２とが入力される。従って、このナンド回路１６０ａ及びその後段のインバータ１６２ａを経由して得られるサンプリング信号ＳＬ１−Ｄａｔａ１は、第１の出力信号ＳＲ１−ＯＵＴ１と、第４の出力信号ＳＲ４−ＯＵＴ２との論理積となり、図１０に示すとおり、ドットクロックＤＣの３周期のＨｉｇｈ期間がサンプリング期間として設定されることになる。
同様に、第２のデータ信号ライン１１２ｂに接続されたサンプルホールドスイッチ１０６ｂの前段では、ナンド回路１６０ｂに対して、第２列のシフトレジスタ２１０の第１段目からの信号ＳＲ２−ＯＵＴ１と、第２段目からの信号ＳＲ２−ＯＵＴ２とが入力される。従って、このナンド回路１６０ｂ及びその後段のインバータ１６２ｂを経由して得られる第２番目のサンプリング信号ＳＬ２−Ｄａｔａ２は、第１番目のサンプリング信号ＳＬ１−Ｄａｔａ１よりも、ドットクロックＤＣの１周期だけ立ち上がりが遅れるが、サンプリング期間は同様にドットクロックＤＣの３周期のＨｉｇｈ期間となる。なお、第３のデータ信号ライン以降のデータ信号ラインの場合も同様である。
なお、図１０の７番目のサンプリング信号ＳＬ７−Ｄａｔａ１は、第１番目のサンプリング信号ＳＬ１−Ｄａｔａ１と同一の相展開信号ラインＤａｔａ１をサンプリングする信号である。図１０から明らかなように、両者のサンプリング期間はずらして設定される。
（データサンプリング動作について）
図１１は、各々のサンプリングスイッチ１０２に入力される相展開信号Ｄａｔａ１〜Ｄａｔａ６と、サンプリング信号ＳＬ（ｎ）−Ｄａｔａ（ｍ）との関係を示している。この図１１は図８と同様の波形を示している。例えば、第１のサンプルホールドスイッチ１０６ａには、図１１に示すとおり、ドットクロックＤＣの６周期のデータ長を有する情報が、このサンプルホールドスイッチ１０６ａを構成するＴＦＴのソースラインに入力される。一方、サンプルホールドスイッチ１０６ａを構成するＴＦＴのゲートには、ナンド回路１６０ａ、インバータ１６２ａを経由したサンプリング信号ＳＬ１−Ｄａｔａ１が入力されている。このサンプリング信号ＳＬ１−Ｄａｔａ１は、図１１に示す通り、相展開信号のデータ長がドットクロック信号の６周期分であるのに対して、その前後で１．５周期分が除去された３周期分のサンプリング期間に設定されている。従って、第１参考例と同様にして、前回のデータの影響を受けない安定したデータを書き込むことが可能となる。
（３）第３参考例
この第３参考例は、ドットクロックの６周期分のデータ長を持つ層展開信号と、ドットクロックの２周期分のサンプリング期間を持りサンプリング信号とを用いて、液晶表示駆動を実施するものである。
第１参考例と異なる点は、図２に示すデータ側駆動回路などを、図１２に示すものに変更した点である。
図１２に示す通り、データ側駆動回路１０４は、第１、第２列のシフトレジスタ３００、３１０を有している。これら各シフトレジスタ３００、３１０に共通に入力されるシフトデータとなる入力信号ＤＸは、図１３に示すとおり、ドットクロック信号ＤＣの４周期に亘ってＨＩＧＨとなる信号とされている。また、第１列のシフトレジスタ３００には、図１２に示す第１クロック信号ＣＬＫ１とその第１反転クロック信号とが入力される。第１クロック信号ＣＬＫ１は、図１３に示すとおり、入力信号ＤＸの半パルス幅のパルスが、入力信号ＤＸのパルス幅の周期で繰り返し出力される。同様に、第２列のシフトレジスタ３１０には、第２のクロック信号ＣＬＫ２及びその反転クロック信号がそれぞれ入力される。第２のクロック信号ＣＬＫ２は、その立ち上がり時期が、第１のクロック信号ＣＬＫ１の立ち上がり時期よりも、ドットクロックＤＣの１周期だけずれたものである。
各列のシフトレジスタ３００、３１０は、それぞれ多段のマスタースレイブ型クロックドインバータを含んで構成されている。
この第１列｀第２列のシフトレジスタ３００、３１０の出力信号ＳＲ１−ＯＵＴ１、…ＳＲ１−ＯＵＴ４は、図１３に示す通りとなる。
第１のデータ信号ライン１１２ａに接続されたサンプルホールドスイッチ１０６ａの前段に設けられるナンド回路１６０ａには、第１列のシフトレジスタ３００の第１段目からの第１の出力信号ＳＲ１−ＯＵＴ１と、第２段目からの第３の出力信号ＳＲ１−ＯＵＴ２とが入力される。従って、このナンド回路１６０ａ及びその後段のインバータ１６２ａを経由して得られるサンプリング信号ＳＬ１−Ｄａｔａ１は、第１の出力信号ＳＲ１−ＯＵＴ１と、第３の出力信号ＳＲ１−ＯＵＴ２との論理積となり、図１３に示すとおり、ドットクロックＤＣの２周期の期間がサンプリング期間として設定されることになる。
同様に、第２のデータ信号ライン１１２ｂに接続されたサンプルホールドスイッチ１０６ｂの前段では、ナンド回路１６０ｂに対して、第２列のシフトレジスタ３１０の第１段目からの信号ＳＲ２−ＯＵＴ１と、第２段目からの信号ＳＲ２−ＯＵＴ２とが入力される。従って、このナンド回路１６０ｂ及びその後段のインバータ１６２ｂを経由して得られる第２番目のサンプリング信号ＳＬ２−Ｄａｔａ２は、第１番目のサンプリング信号ＳＬ１−Ｄａｔａ１よりも、ドットブロックＤＣの１周期だけ立ち上がりが遅れるが、サンプリング期間は同様にドットクロックＤＣの２周期の期間となる。なお、第３のデータ信号ライン以降のデータ信号ラインの場合も同様である。
（データサンプリング動作について）
図１４は、各々のサンプリングスイッチ１０２に入力される相展開信号Ｄａｔａ１〜Ｄａｔａ６と、サンプリング信号ＳＬ（ｎ）−Ｄａｔａ（ｍ）との関係を示している。この図１４は図８と同様の信号の波形を示している。例えば、第１のサンプルホールドスイッチ１０６ａには、同図に示すとおり、ドットクロックＤＣの６周期分のデータ長を有する情報が、このサンプルホールドスイッチ１０６ａを構成するＴＦＴのソースラインに入力される。一方、サンプルホールドスイッチ１０６ａを構成するＴＦＴのゲートには、ナンド回路１６０ａ、インバータ１６２ａを経由したサンプリング信号ＳＬ１−Ｄａｔａ１が入力されている。このサンプリング信号ＳＬ１−Ｄａｔａ１は、相展開信号のデータ長がドットクロック信号ＤＣの６周期分であるのに対して、その前後で２周期分が除去された２周期分のサンプリング期間に設定されている。従って、第１、第２参考例と同様にして、前回のデータの影響を受けない安定したデータを書き込むことが可能となる。
（４）第４参考例
この第４参考例は、第１及び第３参考例の点順次駆動を、相展開数と同数の例えば６画素同時駆動に変更したものである。例えばエンジニアリング・ワークステーション（ＥＷＳ）であると、ドットクロックが高周波数化（例えば１３０ＭＨｚ）され、点順次駆動のための位相差は１０ｎｓｅｃ以下となる。この場合、サンプルホールドスイッチをＴＦＴとすると、到底スイッチングが追従できない。従って、このような場合に複数同時駆動が有効である。以下、この第４参考例を図１５〜図１７を参照して説明する。
（データ処理回路ブロックの構成及び相展開信号について）
第４参考例においては、第１〜第６の相展開信号ラインＤａｔａ１〜Ｄａｔａ６に出力される第１〜第６の相展開信号は、６画素同時書き込みを実現するために、各々の画素データの切り換わりの先頭位置が、図１７に示すように一致している。
このために、この第４参考例では、図１５に示すデータ処理ブロック３０は、相展開回路３２と増幅・反転回路３４との間に、サンプルホールド回路３６を増設している。相展開回路３２にて第１回目のサンプルホールド動作により、図２の通り、各相展開信号の各々の画素データの先頭位置は、ドットクロックＤＣの１周期ずつずれることになる。しかし、その後段のサンプルホールド回路３６にて一括して再度サンプルホールドすることで、図１７に示す通り、第１〜第６の相展開信号ラインＤａｔａ１〜Ｄａｔａ６に出力される第１〜第６の相展開信号は、各々の画素データの先頭位置が一致する。なお、後段のサンプルホールド回路３６として、バッファメモリを用いることができる。また、相展開回路３２の前段に、増幅・反転回路３４を配置しても良い。
（データ側駆動回路の構成及びその動作について）
図１５に示す通り、データ側駆動回路１０４は、第１列のシフトレジスタ４００を有している。このシフトレジスタ４００に入力されるシフトデータとなる入力信号ＤＸ、クロック信号ＣＬＫ及びその反転クロック信号は、図７に示す第１参考例の入力信号ＤＸ、第１クロック信号ＣＬＸ及びその反転クロック信号と同一である。すなわち、入力信号ＤＸは、図１６に示す通り、ドットクロック信号ＤＣの８周期に亘ってＨＩＧＨとなる信号とされている。また、クロック信号ＣＬＫは、図１６に示すとおり、入力信号ＤＸの半パルス幅のパルスが、入力信号ＤＸのパルス幅の周期で繰り返し出力される。
シフトレジスタ４００は、多段のマスタースレイブ型クロックドインバータを含んで構成されている。このシフトレジスタ４００の各段の出力信号ＳＬ１、…ＳＬ８は、図１６に示す通りとなる。
そして、この第４参考例では、第１〜第６のデータ信号ライン１１２ａ〜１１２ｆに接続されたサンプルホールドスイッチ１０６ａ〜１０６ｆのゲートには、シフトレジスタ４００の第１段目からの第１の出力信号ＳＬ１が共通して入力される。
同様にして、第７〜第１２のデータ信号ライン１１２ｇ〜１１２ｌに接続されたサンプルホールドスイッチ１０６ｇ〜１０６ｌのゲートには、シフトレジスタ４００の第４段目からの第４の出力信号ＳＬ４が共通して入力される。なお、第１３のデータ信号ライン以降のデータ信号ラインの場合も同様である。
この結果、図１７に示すように、ドットクロックＤＣの６周期のデータ長の相展開信号に対して、ドットクロックＤＣの４周期の期間がサンプリング期間として共通に設定されることになる。従って、第１〜第３参考例と同様にして、前回のデータの影響を受けない安定したデータを書き込むことが可能となる。
なお、この第４参考例では、第１参考例と同じ入力信号ＤＸ、クロック信号ＣＬＸ及びその反転クロック信号を用いたが、第２、第３参考例の対応する信号を用いることができる。第２参考例の信号を用いると、ドットクロックＤＣの３周期の期間がサンプリング期間として共通に設定される。同様に、第３参考例の信号を用いると、ドットクロックＤＣの２周期の期間がサンプリング期間として共通に設定される。
（５）第５参考例
この第５参考例は、第１〜第３参考例の変形例であり、図１８に示すとおり、データ処理回路ブロック３０にて、まず増幅及び極性反転を行い、その後に６相展開を実施している。この場合、図１８に示す通り、増幅・極性反転回路３４は一系統だけで済む。従って、図３の場合と比較して回路規模が縮小し、６本の相展開信号ライン間の信号電位のばらつきは、６系統のサンプルホールド回路のＤＣオフセット分のみとなり少なくなる。なお、図３の場合の６本の相展開信号ライン間の信号電位のばらつきは、６個のビデオアンプでのゲインのばらつきが上乗せされてより大きくなる。図１８の増幅・極性反転回路３４は図４（Ｂ）の構成を用いても良く、下記にて説明する第６参考例以降についても同様である。
（６）第６参考例
この第６参考例は、第４参考例の変形例であり、第５参考例と同様に、図１９に示すとおり、データ処理回路ブロック３０にてまず増幅及び極性反転を行い、その後に６相展開を実施している。この場合、図１９に示す通り、増幅・極性反転回路３４は一系統だけで済む。従って、図３の場合と比較して回路規模が縮小し、６本の画像信号ラインの信号電位のばらつきもすくなくなる。
図２０は、図１９の回路の動作を説明するタイミングチャートである。図１９の相展開回路３２の出力が、図２０に示す１回目のサンプルホールド出力に対応し、６相展開された信号となるのは上述の通りである。図１９のサンプルホールド回路３６に設けられたスイッチ５５０ａ〜５５０ｆは、図２０の第２のサンプルホールドクロックＳＣＬＫ７に基づいて同時にオン・オフ駆動される。この結果、図１９のバッファ５５４ａ〜５５４ｆの出力は、図２０の２回目のサンプルホールド出力として示すように、各々の画素データの先頭位置が一致する。
（７）第１実施例
この第１実施例は、図１９の変形例を示し、図２１に示す通り、相展開回路３２の後段に、２つのサンプルホールド回路３６、３８を設けている。図２２は、図２１の回路の動作を説明するタイミングチャートである。図２１の相展開回路３２の出力が、図２２に示す１回目のサンプルホールド出力に対応し、６相展開された信号となる。図２１のサンプルホールド回路３６に設けられたスイッチ５５０ａ〜５５０ｃは、図２２のサンプリングクロックＳＣＬＫ７に基づいて同時にオン・オフ駆動される。この結果、図２１のバッファ５５４ａ〜５５４ｃ出力は、図２２の２回目のサンプルホールド出力として示すように、各々の画素データの先頭位置が一致する。図２１のサンプルホールド回路３６に設けられたスイッチ５５０ｄ〜５５０ｆは、図２２のサンプリングクロックＳＣＬＫ８に基づいて同時にオン・オフ駆動される。この結果、図２１のバッファ５５４ａ〜５５４ｃ出力は、図２２の２回目のサンプルホールド出力として示すように、各々の画素データの先頭位置が一致する。図２１の最終段のサンプルホールド回路３８に設けられたスイッチ５６０ａ〜５６０ｆは、図２２のサンプリングクロックＳＣＬＫ９に基づいて同時にオン・オフ駆動される。この結果、図２１のバッファ５６４ａ〜５６４ｆの出力は、図２２の３回目のサンプルホールド出力として示すように、各々の画素データの先頭位置が一致する。
こうすると、各回のデータサンプリングにおいて、６相展開されたデータ長のデータ領域の端部でない部分を常にサンプリングできる。従って、液晶パネルの表示要素に供給される波形に不要な成分が混入することが防止され、画質が向上する。
（８）第７参考例
上述の第１参考例から第６参考例および第１実施例では、画像信号を１ライン毎あるいは１フレーム毎に極性反転を行うことで、液晶パネルの１ライン毎あるいは１フレーム毎の極性反転駆動が可能である。
この第７参考例は、液晶パネルの１ドット毎の極性反転駆動を可能とし、かつ、６本の相展開信号ライン間での信号のばらつきの偏りを低減するものである。
図２３に示すとおり、ビデオアンプ５１０の出力を入力する第１、第２の極性反転回路６００、６１０が設けられている。この第１、第２の極性反転回路６００、６１０の回路構成は図４と同じであり、最終段のスイッチをそれぞれ第１のスイッチＳＷ１、第２のスイッチＳＷ２とする。この第１、第２のスイッチＳＷ１，２は、ドット反転駆動の場合に、互いに異なる極性を選択するように駆動される。ライン反転、フレーム反転を行う場合には、この第１、第２のスイッチＳＷ１，２は互いに同一極性を選択するように駆動される。
第１のスイッチＳＷ１の出力は、相展開回路３２の１、３、５番自のスイッチ５００ａ，５００ｃ，５００ｅに入力される。第２のスイッチＳＷ２の出力は、相展開回路３２の２、４、６番目のスイッチ５００ｂ，５００ｄ，５００ｆに入力される。
１番目から６番目のスイッチ５００ａ〜５００ｆを駆動するサンプリングクロックＳＨＣＬ１〜ＳＨＣＬ６は、図２４に示すように６種類用意され、セレクト信号Ｓ１〜Ｓ６に基づいてタイミング発生回路ブロック２０にて発生される。この装置では、液晶パネル１０の駆動の水平同期と垂直同期に基づいて、６種類のサンプリングクロックＳＨＣＬ１〜ＳＨＣＬ６の供給を、Ｓ１〜Ｓ６のパターンの中から選択して切り換えている。このために、タイミング発生回路２０内には水平同期信号をカウントする６進カウンタが設けられている。６進カウンタがカウントする毎に、換言すれば、図１の走査信号線１１０が新たに選択される一水平走査（１Ｈ）毎に、セレクト信号Ｓ１〜Ｓ６を順に切り換えて出力する。
ここで、相展開回路３２の出力となるバッファ５０４ａ〜５０４ｆの相展開信号出力をそれぞれＶ１〜Ｖ６と略称する。この出力Ｖ１〜Ｖ６を、画素位置に並べ替えした場合に、図２５に示す駆動法が考えられる。
図２５は、１ライン目はセレクト信号Ｓ１、２ライン目はセレクト信号Ｓ２、３ライン目はセレクト信号Ｓ３、…６ライン目はセレクト信号Ｓ６に従ってサンプリング順序を切り換え、以降のラインではこれを繰り返している。図２５中の＋，−はデータの極性を示し、第１，第２のスイッチＳＷ１，ＳＷ２を、タイミング発生回路ブロック２０からの信号により切り換えることで、図２５の通りのいわゆるドット反転駆動が可能となる。図２５の駆動出力は、シリアル画素データａ１，ａ２…（１ライン目）、ｂ１，ｂ２…（２ライン目）で表すと、図２６の通りに各画素に供給されなければならない。
この第７参考例では、図２５の出力を図２６の通りに各画素に供給されるように、６本の相展開信号出力ライン５０５ａ〜５０５ｆと、６本の相展開信号供給ラインＤａｔａ１〜Ｄａｔａ６との接続を切り換える接続切換回路（ローテーション回路）７００を設けている。この切換は、上述の相展開回路３２での相展開順序の切換と同期して行う必要があり、タイミング発生回路ブロック２０からの信号に基づいて、図２４に示す６通りの中から選ばれる。この切換により、図２６に示すドット反転駆動を実現できる。
ここで、この第７参考例によれば、６本の相展開信号ライン途中の例えばアンプのゲインのばらつきがあったとしても、例えばある一つのアンプのゲインが高くても、従来のように明るい画素が液晶パネル１００の縦方向に連続することがなく、斜め方向にちらばるため、視覚上目立たなくすることができる。
（９）第８参考例
上述の各参考例または実施例の画像表示装置を用いて構成される電子機器は、図２７に示す表示情報出力源１０００、表示情報処理回路１００２、表示駆動回路１００４、液晶パネルなどの表示パネル１００６、クロック発生回路１００８及び電源回路１０１０を含んで構成される。表示情報出力源１０００は、ＲＯＭ、ＲＡＭなどのメモリ、テレビ信号を同調して出力する同調回路などを含んで構成され、上述のタイミング回路ブロック２０に相当するクロック発生回路１００８からのクロックに基づいて、ビデオ信号などの表示情報を出力する。表示情報処理回路１００２は、上述の各参考例または実施例のデータ処理回路ブロック３０に相当し、クロック発生回路１００８からのクロックに基づいて表示情報を処理して出力する。この表示情報処理回路１００２は、上述の増幅・極性反転回路、相展開回路、ローテーション回路等の他、公知のガンマ補正回路及びクランプ回路等を含むことができる。駆動回路１００４は、上述の走査側駆動回路１０２及びデータ側駆動回路１０４を含んで構成され、液晶パネル１００６を表示駆動する。電源回路１０１０は、上述の各回路に電力を供給する。
このような構成の電子機器として、図２８に示す液晶プロジェクタ、図２９に示すマルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、図３０に示すページャ、あるいは携帯電話、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置などを挙げることができる。
図２８に示す液晶プロジェクタは、透過型液晶パネルをライトバルブとして用いた投写型プロジェクタであり、例えば３板プリズム方式の光学系を用いている。
図２８において、プロジェクタ１１００では、白色光源のランプユニット１１０２から射出された投写光がライトガイド１１０４の内部で、複数のミラー１１０６および２枚のダイクロイックミラー１１０８によってＲ、Ｇ、Ｂの３原色に分けられ、それぞれの色の画像を表示する３枚のアクティブマトリクス型液晶パネル１１１０Ｒ、１１１０Ｇおよび１１１０Ｂに導かれる。そして、それぞれの液晶パネル１１１０Ｒ、１１１０Ｇおよび１１１０Ｂによって変調された光は、ダイクロイックプリズム１１１２に３方向から入射される。ダイクロイックプリズム１１１２では、レッドＲおよびブルーＢの光が９０°曲げられ、グリーンＧの光が直進するので各色の画像が合成され、投写レンズ１１１４を通してスクリーンなどにカラー画像が投写される。
図２９に示すパーソナルコンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、液晶表示画面１２０６とを有する。
図３０に示すページャ１３００は、金属製フレーム１３０２内に、液晶表示基板１３０４、バックライト１３０６ａを備えたライトガイド１３０６、回路基板１３０８、第１，第２のシールド板１３１０，１３１２、２つの弾性導電体１３１４，１３１６、及びフィルムキャリアテープ１３１８を有する。２つの弾性導電体１３１４，１３１６、及びフィルムキャリアテープ１３１８は、液晶表示基板１３０４と回路基板１３０８とを接続するものである。
ここで、液晶表示基板１３０４は、２枚の透明基板１３０４ａ，１３０４ｂの間に液晶を封入したもので、これにより少なくとも液晶表示パネルが構成される。一方の透明基板に、図２７に示す駆動回路１００４、あるいはこれに加えて表示情報処理回路１００２を形成することができる。液晶表示基板１３０４に搭載されない回路は、液晶表示基板の外付け回路とされ、図２３の場合には回路基板１３０８に搭載できる。
図３０はページャの構成を示すものであるから回路基板１３０８が必要となる。しかし、電子機器用の一部品として液晶表示装置が使用される場合であって、透明基板に表示駆動回路などが搭載される場合には、その液晶表示装置の最小単位は液晶表示基板１３０４である。あるいは、液晶表示基板１３０４を筺体としての金属フレーム１３０２に固定したものを、電子機器用の一部品である液晶表示装置として使用することもできる。さらに、バックライト式の場合には、金属製フレーム１３０２内に、液晶表示基板１３０４と、バックライト１３０６ａを備えたライトガイド１３０６とを組み込んで、液晶表示装置を構成することができる。これらに代えて、図３１に示すように、液晶表示基板１３０４を構成する２枚の透明基板１３０４ａ，１３０４ｂの一方に、金属の導電膜が形成されたポリイミドテープ１３２２にＩＣチップ１３２４を実装したＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）１３２０を接続して、電子機器用の一部品である液晶表示装置として使用することもできる。
なお、本発明は上記実施例に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の各種の液晶パネルの駆動に適用されるものに限らず、エレクトロルミネッセンス、プラズマディスプレー装置、ＣＲＴ等を用いた画像表示装置にも適用可能である。また、相展開数、相展開信号のデータ長及びそれに対するサンプリング期間の長さ等は、上記実施例以外の各種の変形が可能である。
また、上記実施例においては、アナログ画像信号を相展開してサンプルホールドする例に基づいて説明したが、実施例における相展開やサンプリングのための容量をデジタルメモリとすることができる。この場合、デジタル画像信号を、並列な４ビットのデータとしてＤａｔａ１−１〜１−４、…Ｄａｔａ６−１〜６−４の相展開信号に変換し、Ｄａｔａ１−１〜１−４を同一サンプリング信号によりラッチ回路にてサンプリングする。ラッチ回路の出力は、Ｄ／Ａ変換やパルス幅変調されて、データ信号線に出力され、スイッチング素子１１４を介して液晶層１１６に供給される。
また、上記実施例においては、ＴＦＴを画素のスイッチング素子として用いた例を説明したが、スイッチング素子はＭＩＭ等の２端子素子でもよい。この場合、走査信号線とデータ信号線との間に２端子素子と液晶層とが直列接続されて画素が構成されるので、両信号線の差電圧が画素に供給される。
また、上記実施例においては、ＴＦＴをスイッチング素子として用い、液晶パネルの素子が形成された基板をガラスや石英の基板としたが、これに代えて半導体基板を用いることもできる。この場合、ＴＦＴではなく、ＭＯＳトランジスタがスイッチング素子となる。
【図面の簡単な説明】
【図１】本発明の第１参考例に係るアクティブマトリクス型液晶表示装置の概略説明図である。
【図２】６相展開駆動を説明するための概略説明図である。
【図３】図１のデータ処理回路ブロックの回路構成例を示す回路図である。
【図４】図４（Ａ）、（Ｂ）はそれぞれ、図３に示す増幅・極性反転回路の具体例を示す回路図である。
【図５】図３の相展開回路の動作を示すタイミングチャートである。
【図６】第１参考例のデータ側駆動回路の詳細を示す回路図である。
【図７】図７（Ａ）は図６に示すデータ側駆動回路のタイミングチャート、図７（Ｂ）は走査側駆動回路のタイミングチャートである。
【図８】第１参考例の相展開信号のデータ長と、サンプリング期間の関係を示す特性図である。
【図９】本発明の第２参考例のデータ側駆動回路の詳細を示す回路図である。
【図１０】図９に示すデータ側処理回路のタイミングチャートである。
【図１１】第２参考例の相展開信号のデータ長と、サンプリング期間の関係を示す特性図である。
【図１２】本発明の第３参考例のデータ側駆動回路の詳細を示す回路図である。
【図１３】図１２に示すデータ側駆動回路のタイミングチャートである。
【図１４】第３参考例の相展開信号のデータ長と、サンプリング期間の関係を示す特性図である。
【図１５】本発明の第４参考例のデータ側駆動回路及びデータ処理回路ブロックの詳細を示す回路図である。
【図１６】図１５に示すデータ側駆動回路のタイミングチャートである。
【図１７】第４参考例の相展開信号のデータ長と、サンプリング期間の関係を示す特性図である。
【図１８】本発明の第５参考例のデータ処理回路ブロックの構成例を示す回路図である。
【図１９】本発明の第６参考例のデータ処理回路ブロックの構成例を示す回路図である。
【図２０】図１９の回路での相展開動作を示すタイミングチャートである。
【図２１】本発明の第１実施例のデータ処理回路ブロックの構成例を示す回路図である。
【図２２】図２１の回路での相展開動作を示すタイミングチャートである。
【図２３】本発明の第７参考例のデータ処理回路ブロックの構成例を示す回路図である。
【図２４】図２３に示す相展開回路に入力されるサンプリング信号の種類と、それに対応して接続切換回路にて切り換えられるライン接続状態を説明するための概略説明図である。
【図２５】ドット毎の極性反転駆動の際の図２３に示すバッファ出力を画素位置に並び替えた概略説明図である。
【図２６】図２５の駆動により達成されるドット毎の極性反転駆動の際の画素データの極性を示す概略説明図である。
【図２７】本発明の第８参考例に係る電子機器のブロック図である。
【図２８】本発明が適用されるプロジェクタの概略説明図である。
【図２９】本発明が適用されるパーソナルコンピュータの外観図である。
【図３０】本発明が適用されるページャの分解斜視図である。
【図３１】外付け回路を備えた液晶表示装置の一例を示す概略斜視図である。
【図３２】相展開したときの問題点を説明するための概略説明図である。
【図３３】図３２の相展開信号を用いて画像表示したときのゴーストの発生を説明するための概略説明図である。
【図３４】図３３のゴーストが生ずる波形であって、液晶層に供給される電圧波形を模式的に示す波形図である。

Claims (3)

1. マトリクス状に配置される複数のデータ信号線と複数の走査信号線の交差により形成される画素位置に、画素を配置して成る画像表示部と、
   走査信号を順次前記走査信号線に供給する走査信号線選択手段と、
   各々の前記画素位置に対応するデータを時系列的に有する画像信号をサンプリングして、そのサンプリング周期よりも長い時間長に変換された複数の相展開信号を並列に出力する相展開手段と、
   各々の前記データ信号線にそれぞれ接続され、前記複数の相展開信号の一つをそれぞれ入力とし、前記相展開信号中の前記画素データをサンプリングして、前記データ信号線にデータ信号として供給する複数のサンプリング手段と、
   前記相展開信号の時間長に相当する期間よりも短いサンプリング期間のサンプリング信号を生成して、前記サンプリング手段に供給するサンプリング信号生成手段とを有し、
   前記画像表示部は、一対の基板間に液晶を介在させた液晶パネルであり、
   前記画像表示部は、前記データ信号線を介して前記画素の一端に印加される電圧と、該画素の他端に印加される電圧との差電圧を前記画素位置の前記液晶に印加し、かつ前記液晶に印加される電界の極性を反転して駆動されるものであり、
   前記相展開手段の前段に、入力される画像信号から、極性反転基準電位に対して第１の極性で前記画素を駆動する第１極性画像信号と、前記第１の極性とは逆極性の第２の極性で前記画素を駆動する第２極性画像信号とを生成して、前記第１、第２極性画像信号のいずれか一方を前記相展開手段に出力する極性反転手段がさらに設けられ、
   前記相展開手段は、
   第１の信号により前記第１または第２の極性画像信号を順次サンプルホールドする相展開回路と、
   前記相展開回路の出力を２つに分け、２つに分けられた前記相展開回路の出力をそれぞれ、位相のずれたクロックである第２の信号により順次サンプルホールドする第１のサンプルホールド回路と、
   前記第１のサンプルホールド回路の全出力を第３の信号により同時にサンプルホールドして、前記複数のサンプリング手段に供給する第２のサンプルホールド回路と、
   を有することを特徴とする画像表示装置。
2. 請求項１において、
   前記極性反転手段は、前記第１、第２極性画像信号の一方を出力する第１の極性反転手段と、前記第１、第２極性画像信号の他方を出力する第２の極性反転手段と、を有することを特徴とする画像表示装置。
3. 請求項１または２に記載の画像表示装置を有することを特徴とする電子機器。

Images