JP3613942B2 - 画像表示装置、画像表示方法及びそれを用いた電子機器並びに投写型表示装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、画像表示装置、画像表示方法およびそれを用いた電子機器に関するものであり、特に、相展開駆動を行う高精細の画像表示装置に関する。
【０００２】
【背景技術】
例えば、アクティブマトリクス型の液晶表示装置では、一走査信号ラインに複数接続されたＴＦＴ（薄膜トランジスタ）等のスイッチング素子（画素スイッチ）を介して、各画素の液晶セルにデータを書き込む動作を、点順次駆動及び線順次駆動により実施している。
【０００３】
また、液晶にかかる電圧の偏りによる表示むらをなくし、液晶にかかる直流電流による液晶の劣化などを防ぐために、液晶に印加される電圧の極性を所定のタイミングで反転させる極性反転駆動が行われている。
【０００４】
極性反転駆動とは、液晶セルの一端に、他端に印加される電位を基準として、異なる極性（正または負）の電圧を印加する駆動である。尚、本明細書における「極性」とは、液晶セルの一端の電位を基準とした時の液晶セルの他端の電位の極性を意味する。極性反転駆動するには、ＴＦＴを用いたアクティブマトリクス型では、液晶を挟んで画素電極と対向する共通電極に印加する電位を変化させるか、あるいは画素電極に印加される画素信号の電圧振幅の中間電位を基準として画素信号の電位レベルを変化させている。
【０００５】
ここで、前記極性反転においては、走査信号ラインを選択するごとに極性反転を行ういわゆるライン反転方式が知られている。
【０００６】
図１３に、極性反転駆動方式について説明するための模式図を示す。従来のアクティブマトリクス型の液晶表示装置では、点順次駆動かつ線順次駆動方式を採用し、また、データ信号ラインのプリチャージは直前のブランキング期間に一括して行う方式を採用している。
【０００７】
図１３において、記載されている「＋」，「−」は、駆動およびプリチャージの極性を示し、線順次駆動においては、隣接する走査信号ラインと接続された画素に異なる極性にて電圧が印加されるようになっている。また、すべての画素は、図に示すように、ＴＦＴおよび液晶セルによりそれぞれ構成されている。
【０００８】
また、走査信号ライン反転駆動方式においては、隣接する走査信号ラインと接続された画素に異なる極性にて電圧が印加されるようになっている。例えば、データ信号ラインＳ１に共通に接続された走査信号ラインＨ１，Ｈ２においては、前記走査信号ラインＨ１には正の極性側の電圧が印加され、前記走査信号ラインＨ２には負の極性側の電圧が印加される。
【０００９】
この場合、同一データ信号ラインに接続され、かつ異なる走査信号ラインに接続された２つの画素に、順次表示上で例えば同じ黒を書き込み場合でも、極性反転駆動方式であるため、各々の黒表示データの信号レベルは異なっている。このとき、データ信号ライン自体が寄生容量を持つため、データ信号ラインの電位を、正極性側の黒レベル電位から負極性側の黒レベル電位に変化させるのに通常のシリアルデータ転送を行うと時間を要する。
【００１０】
ところで、画像表示装置の近年のマルチメディアへの対応の要求に応えるため、例えば、パーソナルコンピュータ（ＰＣ）またはエンジニアリング・ワークステーション（ＥＷＳ）にて、ビデオ信号などの自然画を表示する場合には、例えば、２５６階調などの多階調化への対応が望まれている。
【００１１】
この多階調化への対応を、従来のディジタル系の駆動用ＩＣおよびディジタル系の画像信号にて実現しようとすると、入力信号数がビット数倍だけ多く必要となる。例えば、２５６階調のカラー表示の場合には、３本（Ｒ，Ｇ，Ｂ）×８ビット＝２４本の入力信号数となる。
【００１２】
このため、図１３に示すように、画像信号を例えば６相展開し、１画素あたりのデータの時間を、シリアル入力する場合に比較して長くし、データ信号ラインに供給する信号の周波数を低くする技術が提案されている。（特願平７−２４５４１６号）。
【００１３】
この相展開により、例えばサンプルホールドスイッチとしてのＴＦＴの周波数特性が充分でなくても、相展開された画素データにおいて、安定したデータ領域についてのみサンプリング期間を設定することにより、前回のサンプリング期間における画素データによる影響を受けずに、安定した電位を有する画素データのみをデータ信号ラインに送出することができる。
【００１４】
しかしながら、画像表示装置においては、画素数の増大により高速駆動の必要性が生じている一方、画素データに対するサンプリング期間が長くなってきており、これが新たな問題となっている。
【００１５】
【発明が解決しようとする課題】
本発明の目的は、駆動用ＩＣを用いて画像信号をｎ相展開（ｎは２以上の整数）しながらも、画像むらやゴーストを低減又は防止できる画像表示装置，画像表示方法およびそれを具備した電子機器を提供することにある。
【００１６】
【課題を解決するための手段】
請求項１の画像表示装置は、
複数のデータ信号線と、前記複数のデータ信号線と交差する複数の走査信号線との、前記複数のデータ信号線及び走査信号線に接続された表示要素をマトリクス状に配置してなる画像表示部と、
前記走査信号線を順次選択する走査信号を、前記走査信号線に供給する走査信号選択手段と、
前記画像表示部に表示すべき画像のシリアルデータとしての画像信号を、基準クロックに基づいて設定されたサンプリング期間信号の入力によりサンプルホールドし、かつ、一定の画素ごとに前記シリアルデータを展開して、１画素あたりのデータの時間が前記基準クロックのｎ（ｎ≧２）整数倍に変換された複数の画素データを、パラレル出力する相展開手段と、
各々の前記データ信号線にそれぞれ接続され、前記複数の画素データをサンプリング期間にわたってサンプリングして、それと対応する前記各データ信号線に供給する複数のサンプリング手段と、
前記複数の画素データのサンプルホールド期間前に生成されるとともに、前記各サンプルホールド期間の終了よりも前に前記生成が終了され、かつ、前記基準クロックのｎ倍よりも長いサンプリング期間を有する、複数のサンプリング期間信号を、前記サンプリング手段にそれぞれ供給するサンプリング期間信号生成手段と、
前記サンプリング期間信号生成手段に、それぞれの前記サンプリング期間を含む期間に信号を供給して、前記複数のデータ信号線をそれぞれ選択するデータ信号線駆動手段と、
を設けたことを特徴とする。
【００１７】
したがって、請求項１に記載の画像表示装置によれば、１画素あたりのデータの時間が基準クロックのＮ倍に変換された複数の画素データをパラレル出力し、その基準クロックのｎ倍よりも長いサンプリング期間にてサンプリングすることで、各画素データを指定された画素に確実に書き込むことができ、かつ書き込みブロックごとのラインむら、ゴーストを防止することができる。
【００１８】
請求項２の画像表示装置によれば、請求項１に記載の特徴点に加え、
前記サンプリング手段は、複数のスイッチング素子にて形成された複数のサンプルホールドスイッチブロックを含むものであり、各々の前記サンプルホールドスイッチブロックは、パラレル出力される前記複数の画素データを、共通のサンプリング期間にわたって同時にサンプリングすることを特徴とする。
【００１９】
したがって、請求項２記載の画像表示装置によれば、前記サンプルホールドスイッチブロックごとに画素データのブロック転送を行うことができる。
【００２０】
請求項３の画像表示装置は、請求項２に記載の特徴点に加え、
前記画像表示部は、基板上に形成された液晶表示部であり、
複数の前記スイッチング素子は、前記基板上に形成された複数のＴＦＴで構成され、
前記サンプリング期間信号生成手段からの前記サンプリング期間信号は、前記各サンプルホールドスイッチブロックごとに、各々の前記ＴＦＴのゲートに供給されると共に、前記各々のＴＦＴのソースには、それぞれ画素データが供給されていることを特徴とする。
【００２１】
したがって、請求項３に記載の画像表示装置によれば、前記スイッチング素子のスイッチング特性が良くなくても、充分な画素データのサンプリング期間を設けてあるために、前記画素データを画素に確実に書き込むことが可能となる。
【００２２】
請求項４の画像表示装置は、請求項２または３に記載の特徴点に加え、
前記サンプリング期間の開始時には、ダミーの画素データが、前記サンプルホールドスイッチブロックに供給されることを特徴とする。
【００２３】
したがって、請求項４記載の画像表示装置によれば、サンプルホールドスイッチブロックへ供給されている正規の画素データではない画素データを、ダミーの画素データとして、前記各サンプルホールドスイッチブロックに対応するサンプリングにおける初期の電圧供給に利用することで、前記サンプルホールドスイッチブロックを形成しているＴＦＴのスイッチング特性の欠点をカバーすることが可能となり、正規の画素データが供給されるまでの期間に、ダミー画素データの有する電位にて、前記サンプルホールドスイッチブロックと対応するデータ信号線の電位を上昇させることができる。
【００２４】
請求項５の画像表示装置は、請求項３に記載の特徴点に加え、
前記サンプリング信号生成手段は、隣り合った第１／第２のサンプルホールドスイッチブロックへ前記第１／第２のサンプリング期間信号をそれぞれ供給し、第１のサンプルホールドスイッチブロックへの第１のサンプリング期間信号の供給が開始された後であって、それと対応する第１の画素データのサンプリング期間中に、第２のサンプルホールドスイッチブロックへの第２のサンプリング期間信号の供給を開始することを特徴とする。
【００２５】
したがって、請求項５記載の画像表示装置によれば、隣り合ったサンプルホールドスイッチブロックへ第１の画素データを供給している間に、前記第２のサンプルホールドスイッチに対応するサンプリングにおける初期に、前記第２のサンプルホールドスイッチブロックをオン状態とすることで、前記サンプルホールドスイッチブロックを形成しているＴＦＴのスイッチング特性の欠点をカバーすることが可能となる。
【００２６】
請求項６の画像表示装置は、請求項５に記載の特徴点に加え、
前記第２のサンプルホールドスイッチブロックにおいて、前記サンプリング期間の開始時に前記第１の画素データをサンプリングすることで、前記第１の画素データがプリチャージ電圧として前記データ信号線に供給されることを特徴とする。
【００２７】
したがって、請求項６記載の画像表示装置によれば、隣り合ったサンプルホールドスイッチブロックへ供給されている第１の画素データの有する電圧を、プリチャージ電圧として、前記第２のサンプルホールドスイッチに対応するサンプリングにおける初期の電圧供給に利用することで、前記サンプルホールドスイッチブロックを形成しているＴＦＴのスイッチング特性の欠点をカバーすることが可能となる。
【００２８】
請求項７の画像表示装置は、請求項３乃至６のいずれかに記載の特徴点に加え、
複数のイネーブル回路と、第１／第２のイネーブル信号ラインとを含み、
前記複数のイネーブル回路は、前記複数のサンプルホールドスイッチブロックと対応して設けられた前記複数のサンプリング手段と、前記データ信号線駆動手段との間に形成されているものであって、奇数番目に位置するイネーブル回路の入力線は、前記第１のイネーブル信号線と接続されているとともに、偶数番目に位置するイネーブル回路の入力線は、前記第２のイネーブル信号線と接続されていることを特徴とする。
【００２９】
したがって、請求項７記載の画像表示装置によれば、前記イネーブル回路によって、前記複数のサンプルホールドスイッチブロックへの電圧の供給を制御でき、よって、サンプリング期間信号の生成／非生成を制御することができる。
【００３０】
請求項８の画像表示装置は、請求項７に記載の特徴点に加え、
前記複数のイネーブル回路は、前記複数のサンプルホールドスイッチブロックおよび前記複数のイネーブル回路と対応して設けられており、前記各イネーブル回路の出力信号が、サンプリング期間信号として、前記各サンプルホールドスイッチブロックに供給されていることを特徴とする。
【００３１】
したがって、請求項８に記載の画像表示装置によれば、前記複数のイネーブル回路のそれぞれの出力信号によって、前記サンプルホールドスイッチブロックごとの制御を行うことが可能となる。
【００３２】
請求項９の画像表示装置は、請求項８に記載の特徴点に加え、
前記複数のイネーブル回路は、
それぞれ、一方の入力端子には、第１または第２のイネーブル信号が供給され、他方の入力端子には、前記データ信号線駆動回路からの出力信号が供給される論理積回路を有することを特徴とする。
【００３３】
したがって、請求項９に記載の画像表示装置によれば、前記複数のイネーブル回路の出力、すなわち、サンプリング期間信号の供給による前記サンプルホールドスイッチブロックのオン時間を基準クロックに基づいて設定することができる。
【００３４】
請求項１０の画像表示装置は、請求項９に記載の特徴点に加え、
前記第１および第２のイネーブル信号のデューティーが、それぞれ５０％以上であることを特徴とする。
【００３５】
したがって、請求項１０に記載の画像表示装置によれば、前記第１のイネーブル信号と前記第２のイネーブル信号とを交互に使用して、隣り合った前記各サンプルホールドスイッチブロックをオン状態とすることができる。
【００３６】
請求項１１の画像表示装置は、請求項１０に記載の特徴点に加え、
前記基準クロックは、ドットクロック信号であって、前記ドットクロック信号単位にて、前記第１／第２のイネーブル信号のデューティー及び位相のうち少なくとも一方を各々変化させる可変手段をさらに有することを特徴とする。
【００３７】
したがって、請求項１１に記載の画像表示装置によれば、前記ドットクロック信号を基準として、出荷段階の調整またはユーザーにおける調整にて、任意に前記第１／第２のイネーブル信号のデューティー及び位相のうち少なくとも一方を変更することが可能となる。
【００３８】
請求項１２の画像表示装置は、請求項１１に記載の特徴点に加え、
前記データ信号線駆動手段は、前記複数のサンプルホールドスイッチブロックおよび複数のイネーブル回路とそれぞれ対応して設けられた複数のシフトレジスタにより構成されてなることを特徴とする。
【００３９】
したがって、請求項１２に記載の画像表示装置によれば、それぞれ、前記サンプルホールドスイッチブロック，イネーブル回路，シフトレジスタを組として動作させることが可能となり、画素データのブロック転送を容易に行うことができる。
【００４０】
請求項１３の画像表示装置は、請求項１２に記載の特徴点に加え、
前記データ信号線駆動手段は、前記基準クロックの一周期の２Ｎ（Ｎは自然数）倍のパルス幅を持つ入力信号を、前記基準クロックの一周期のＮ倍ずつ順次シフトして送出するものであることを特徴とする。
【００４１】
したがって、請求項１３に記載の画像表示装置によれば、高周波の前記基準クロックを画像表示装置におけるそれぞれのデータの転送の基準クロックとして使用することができる。
【００４２】
請求項１４の画像表示装置は、請求項１３に記載の特徴点に加え、
前記相展開手段において、前記シリアルデータとしての画像信号の１画素あたりのデータの時間が、前記基準クロックの１２倍に変換されることを特徴とする。
【００４３】
したがって、請求項１４に記載の画像表示装置によれば、多くの画素数を有する画像表示装置において、高速に動作を行うことができるだけでなく、ゴーストを防止することができる。
【００４４】
請求項１５の画像表示装置は、請求項１４に記載の特徴点に加え、
前記サンプリング期間信号のデューティーが、略６６．７％以下に設定されたものであることを特徴とする。
【００４５】
したがって、請求項１５に記載の画像表示装置によれば、書き込み画素の電位レベルに影響を与えることなく、多くの画素数を有する画像表示装置において、高速に動作を行うことができるだけでなく、ラインむら、ゴーストを防止することができる。
【００４６】
請求項１６の画像表示方法は、
複数のデータ信号線と、前記複数のデータ信号線と交差する複数の走査信号線と、前記複数のデータ信号線及び走査信号線に接続された表示要素を駆動する画像表示方法において、
前記画像表示部に表示すべき画像のシリアルデータとしての画像信号を、ドットクロック信号に基づいて一定の画素ごとに展開して、１画素あたりのデータの時間が前記ドットクロック信号の１周期のｎ（ｎ≧２）倍に変換されたデータ長をそれぞれ有する複数の画素データをパラレルに出力する工程と、
サンプルホールドスイッチ起動信号を、前記画素データのサンプルホールド期間前に生成する工程と、
複数の前記画素データを、前記ドットクロック信号の１周期のｎ倍よりも長いサンプリング期間にてそれぞれサンプリングする工程と、
前記走査信号線を順次選択しながら、その選択された走査信号線に接続された前記表示要素に、サンプリングされた前記画素データを前記データ信号線を介して供給する工程と、
取り込んだ画素データのサンプルホールド期間の終了よりも前に、前記サンプルホールドスイッチ起動信号の生成を終了する工程と、
を有することを特徴とする。
【００４７】
したがって、請求項１６に記載の画像表示方法によれば、複数の画素データを一括に書き込むことができるため、サンプリング期間を長くすることができ、各画素データを指定された画素に確実に書き込むことができ、かつ書き込みブロックごとのラインむら、ゴーストを防止することができる。
【００４８】
請求項１７の画像表示方法は、請求項１６に記載の特徴点に加え、
前記サンプリング期間は、前記ドットクロック信号を基準として調整可能であることを特徴とする。
【００４９】
したがって、請求項１７に記載の画像表示方法によれば、前記ドットクロック信号を基準として、出荷段階の調整またはユーザーにおける調整にて、任意に前記第１／第２のイネーブル信号のデューティー及び位相のうち少なくとも一方を変更することが可能となる。
【００５０】
請求項１８の画像表示方法は、請求項１７に記載の特徴点に加え、
前記サンプリング期間は、前記サンプリング期間信号のデューティーが５０％以上となるように調整されることを特徴とする。
【００５１】
したがって、請求項１８に記載の画像表示方法によれば、画素データを充分サンプリングすることができる程度のサンプリング期間に設定することが可能である。
【００５２】
請求項１９の電子機器は、請求項１乃至１５のいずれかに記載の画像表示装置と、前記画像表示装置に前記基準クロックを供給するクロック発生回路と、前記画像表示部及び前記クロック発生回路に電力を供給する電源回路と、を有することを特徴とする。
【００５３】
したがって、請求項１９に記載の電子機器によれば、高精細な画像表示装置を有する電子機器に適用でき、かつ、ラインむら、ゴースト等のない電子機器を実現することができる。
【００５４】
請求項２０の投写型表示装置は、請求項１乃至１５のいずれかに記載の画像表示装置と、前記画像表示部の画像を拡大投影する投写レンズと、を有することを特徴とする。
【００５５】
したがって、請求項２０に記載の投写型表示装置によれば、高精細な画像表示装置を有する投写型表示装置に適用でき、かつ、ラインむら、ゴースト等のない投写型表示装置を実現することができる。
【００５６】
【発明の実施の形態】
＜発明の原理説明＞
本願発明に先立って、本願発明者が検討した画像表示方法について図１３を用いて詳細に説明する。
【００５７】
図１４に示されるように、前述したように、６相展開されてそれぞれパラレル出力される各々の相展開信号のデータ長（１画素あたりのデータの時間）、すなわち、相展開信号ラインＶＩＤ１〜ＶＩＤ６上の電位は、基準クロックの６周期分の長さとなっている。
【００５８】
これらの相展開信号をＴＦＴなどにより形成されたサンプルホールドスイッチにてサンプリングする際に、例えばＴＦＴのゲートに入力されるサンプリング期間信号Ｓ／Ｈ（ｎ），Ｓ／Ｈ（ｎ＋６），Ｓ／Ｈ（ｎ＋１２）のサンプリング期間を、当初は図１４に示すように、それぞれ基準クロックの４周期分の長さに設定することを試みた。ここで、前記基準クロックとしては、ドットクロック信号ＣＬＫを使用しているものである。
【００５９】
回路については特に図示しないが、この画像表示方法によれば、前記ドットクロック信号ＣＬＫの６周期分のデータ長を有する相展開および極性反転後の画素データ（相展開信号）が、複数のサンプルホールドスイッチを構成する複数のＴＦＴのソース側に供給される。その一方で、前記複数のサンプルホールドスイッチを構成する複数のＴＦＴのゲートには、サンプリング期間信号Ｓ／Ｈ（ｎ）が入力されており、前記相展開信号のデータ長が前記ドットクロック信号ＣＬＫの６周期分であるのに対して、前記サンプリング期間信号Ｓ／Ｈ（ｎ）は前記ドットクロック信号ＣＬＫの１つ目と６つ目のパルスにおいて、それぞれ１周期分が除去された４周期分のサンプリング期間に設定されている。
【００６０】
すなわち、前記各サンプルホールドスイッチを構成する各ＴＦＴのゲートは、前記相展開信号が安定した後にオンされるだけでなく、しかも、前記相展開信号の電圧レベル、すなわち、画素データが変化しないうちに、前記ＴＦＴのゲートがオフされるものである。このように、例えば、ＶＧＡ程度の画素数を有する画像表示装置においては、前記相展開信号におけるデータ長に対して、電位の安定したデータ領域についてのみをサンプリングする、サンプリング期間を設定することで、前回のサンプリング期間における保持状態である画素データの影響を受けない、安定した書き込みデータのみをデータ信号ラインに送出することができた。
【００６１】
しかしながら、前述したように、画像表示装置は、多角的に用いられるようになってきており、たとえば、液晶モニタ，ノート・パソコン（ＰＣ），民生機器に用いられている。したがって、高精細化，携帯性強化という観点からの開発が進められており、例えば、高精細化においては、ＶＧＡ（６４０×４８０画素）からＸＧＡ（１０２４×７６８画素）、ＸＧＡからＳＸＧＡ（１２８０×１０２４画素）、ＳＸＧＡからＵＸＧＡ（１６００×１２００画素）へと、画素数の多い画像表示装置の開発が進展している。
【００６２】
このような画像表示装置における画素数の増加に伴い、液晶パネルの大型化が進展し、それに伴って画像表示装置における画像むらが目立つようになってきており、液晶セルやバックライトの均一性を向上し、輝度むらや色むらを低減するという手法により、前記画像むらに対処している。
【００６３】
また、前述したように、画像表示装置においては、複数のデータ信号ラインを同時選択駆動する、相展開方式が採用されているために、応答速度の高速化および動画対応が優れているという点で優位である一方、前記画素数の増加に伴うドットクロック信号の高周波化への対応、多階調化への対応、ゴーストの低減への対応という問題の解決が迫られている。
【００６４】
このゴーストは、図１５に模式的に示すように、例えば矢印１を画面２に表示しようとしたとき、この矢印１の走査方向後段に、破線で示すゴースト３が生じるものである。
【００６５】
前述したような理由で、本願発明者が、画像表示装置の画素数の増加への対応を検討した。すなわち、画素数の増加により、走査信号ライン数，データ信号ライン数も増加するため、特に、横方向の画素数の増加に対応すべく、Ｘシフトレジスタに含まれる単位シフトレジスタ数の増加及びそのシフトスピードを考慮して、単位シフトレジスタを大幅に増加させないようにしつつサンプルホールドスイッチの応答性を向上させるために、本願発明者は画像データの１２相展開を検討した。
【００６６】
この場合、１２本ずつデータ信号ラインをシフトして、各画素データを、同一の走査信号ラインと接続されかつ隣り合った１２本のデータ信号ラインと接続された各画素に対して同時に書き込むという、各画素データの各画素への書き込みの際のブロック転送が必要となる。そして、この画素データのブロック転送により、１２本のデータ信号ラインによる各画素へのブロックごとの切れ目、境目が目視できるようになり、例えば、前記ブロック間の境目において、グラデーションや薄い線等のいわゆるラインむらが存在するように見えるようになることが確認された。
【００６７】
このラインむらの原因としては次のように考えられる。すなわち、前記ブロック間の境目に存在しない複数のデータ信号ラインにおいて、隣接する各データ信号ラインに対して同時にデータの書き込み動作が行われているために、データ信号ライン間の容量結合による電圧変化が生じないのに対し、前記ブロック間の境目に存在するデータ信号ラインにおいては、隣接するデータ信号ラインに対するデータの書き込みタイミングが異なるので、前記データ信号線間の容量結合によって、書き込み電圧に変化が生じたためであると考えられる。
【００６８】
つまり、前記転送ブロック間の境目における画素において、例えば、正極性駆動では、黒を書くべき電圧が容量結合の関係で、中途半端な電圧となってしまっており、グレーのパターンになってしまうことにより、前述した問題点が発生してしまっていたものである。
【００６９】
＜実施の形態１＞
（装置の概略構成）
図２に、実施の形態１にかかる液晶表示装置の駆動用ＩＣの概要が示されている。同図に示すように、この駆動用ＩＣは主として、シリアルパラレル変換回路３２、極性反転回路３４、ディジタルアナログ変換回路３５、アドレスセットコントローラ３７、タイミングジェネレータ２０からなる。また、説明を省略するが、この駆動用ＩＣは、前記各々の回路および外部信号入力用端子を備えているだけでなく、ディジタル系／アナログ系電源用端子ＡＶＤＤ，ＤＶＤＤ，ＧＮＤをも備えている。
【００７０】
以下それぞれの回路の機能について図２を用いて説明する。
【００７１】
前記アドレスセットコントローラ３７は、マイコンインターフェース端子ＡＤＤＳＥＴ，ＭＣＣＯＮＴを介して、外付けされたマイクロコンピュータからの命令をフェッチし、前記命令を解読して、前記タイミングジェネレータ２０の起動をセットする回路である。
【００７２】
前記タイミングジェネレータ２０は、前記アドレスセットコントローラ３７により出力された信号を受けて起動し、水平走査信号入力用端子を介して水平走査信号ＨＳＹＮＣを、垂直走査信号入力用端子を介して垂直走査信号ＶＳＹＮＣを、クロック入力用端子を介してドットクロック信号ＣＬＫを取り込むものである。ところで、本実施の形態においては、このドットクロック信号ＣＬＫが前記基準クロックとして使用されているものである。
【００７３】
そして、前記タイミングジェネレータ２０は、デューティー及び位相を可変とする可変回路を含み、前記各種信号を基準として、各信号のデューティー及びタイミングを設定し、シフトレジスタ起動信号ＤＸ，クロック信号ＣＬＸ，第１／第２のイネーブル信号ＥＮＢ１，ＥＮＢ２を生成すると共に、シリアルパラレル変換回路３７，極性反転回路３４，ディジタルアナログ変換回路３５に供給し、画像信号，相展開信号，極性反転された相展開信号である画素データの前記各回路への取り込みタイミングをそれぞれ規定している。そして、前記各信号出力用の各出力端子を介して、駆動用ＩＣにて生成された前記各信号を液晶基板上に形成された液晶パネルブロック側へ出力している。
【００７４】
前記シリアルパラレル変換回路３２は、前記タイミングジェネレータ２０により生成された第１のタイミング信号に基づいて起動され、画像信号ＶＤを、画像信号用入力端子を介して取り込み、前記画像信号ＶＤを、例えば、１２相展開する回路である。
【００７５】
前記極性反転回路３４は、前記タイミングジェネレータ２０により形成された第２のタイミング信号に基づいて起動され、前記シリアルパラレル変換回路３２にて生成された、１２相展開された相展開信号を取り込み、各画素の極性に応じて、正極性側あるいは負極性側の電圧に変換することにより画素データを生成する回路である。前記シリアルパラレル変換回路３２および前記極性反転回路３４の動作の詳細については、図１を用いて、各画素への画素データの書き込みを例に挙げて、後に詳しく説明する。
【００７６】
前記ディジタルアナログ変換回路３５は、前記タイミングジェネレータ２０により形成された第３のタイミング信号に基づいて起動され、各画素の極性に見合うように前記極性反転回路３４にて電圧変換されて生成された、１２相展開されたディジタル系の画素データを、アナログ系の画素データに変換する回路である。そして、このデジタルアナログ変換回路による出力信号は、出力端子ＡＯＵＴ１〜ＡＯＵＴ１２を介して、それぞれ駆動用ＩＣから液晶パネルブロックへ出力される。
【００７７】
次に、実施の形態１にかかる液晶表示装置の全体構成について説明する。
【００７８】
図１に、実施の形態１に係る液晶表示装置の全体概要が示されている。図１の液晶表示装置の全体概略図においては、図２に示したタイミングジェネレータ２０，シリアルパラレル変換回路３２，極性反転回路３４も含んで示されているが、図２において極性反転回路３４の後段に接続されていたディジタルアナログ変換回路３５については簡単のため省略して示しており、前記アドレスセットコントローラ３７についても同様に省略して示している。
【００７９】
図１に示すように、この液晶表示装置は、電子機器例えば液晶プロジェクタのライトバルブとして用いる小型液晶表示装置であり、液晶パネルブロック１０と、タイミングジェネレータ２０と、データ処理ブロック３０とに大別される。
【００８０】
タイミングジェネレータ２０についての説明は前述したために省略するが、データ処理回路ブロック３０は、前述したシリアルパラレル変換回路３２と、前記極性反転回路３４を含むものである。ここで、本実施の形態では、前記データ処理回路３０において、画像信号ＶＤを１２相に展開するものとして説明する。
【００８１】
前記シリアルパラレル変換回路３２には、前述したようにディジタル系の画像信号ＶＤが入力され、画像信号ＶＤを１２相展開した１２相の相展開信号を生成・出力するものである。なお、液晶パネルブロック１０における液晶パネル１００が３原色のカラーフィルタを有するカラー液晶パネルの場合には、前記シリアルパラレル変換回路３２には、Ｒ，Ｇ，Ｂの３本の画像信号が入力され、この３本の画像信号ＶＤから例えば１２画素分の相展開信号を生成することができる。この１２相展開の方法については後述する。
【００８２】
前記極性反転回路３４は、前述したように、１２本のデータ信号ライン上の１２画素分に対応する相展開信号を、液晶パネルブロックの駆動に必要な電圧に増幅し、必要に応じて極性反転するものである。なお、図１及び図２に示す極性反転回路３４とシリアルパラレル変換回路３２との位置については逆転させて設けることもでき、画像信号ＶＤを前記極性反転回路３４にて極性反転させた後に、シリアルパラレル変換回路３２にて相展開することもできる。
【００８３】
本実施の形態のデータ処理回路ブロック３０の出力ラインは、１２相展開を実施していることから、図１に示す通り、１２本の相展開信号ラインＶＩＤ１〜ＶＩＤ１２に分岐されている。
【００８４】
液晶パネルブロック１０は、液晶パネル１００と、走査側駆動回路１０２と、Ｘシフトレジスタ１０４と、イネーブル回路１０５とを、同一回路基板上に備えている。
【００８５】
液晶パネル１００上には、例えば、図１の行方向に沿って延びる複数の走査信号ライン１１０と、例えば列方向に沿って延びる複数のデータ信号ライン１１２とが形成されている。なお、本実施の形態では、ＸＧＡのような画素数の多い画像表示装置を対象としているため、走査信号ライン１１０の総数を７６８本とし、データ信号ライン１１２の総数を１０２４本として説明する。
【００８６】
この走査信号ライン１１０，データ信号ライン１１２のそれぞれの交差点付近には、図１３に示されるように、スイッチング素子としてたとえばＴＦＴ１１４と液晶セル１１６とが直列に接続されて表示要素が構成され、これが画素を形成している。ここで、前記データ信号ライン１１２は複数設けられているが、その中には数本のダミーデータ信号ラインも含まれている。
【００８７】
本実施の形態では、前記スイッチング素子を、たとえば３端子型スイッチング素子としており、例えばＴＦＴにて構成している。これに限らず、２端子型スイッチング素子例えばＭＩＭ（金属−絶縁層−金属）素子、ＭＩＳ（金属−絶縁層−半導体層）素子などを用いることができる。
【００８８】
尚、本実施の形態の液晶パネル１００は、２端子型または３端子型のスイッチング素子を用いたアクティブマトリクス型の液晶表示パネルに限らず、単純マトリクス型の液晶表示パネルなど、他の種々の液晶パネルであっても良い。
【００８９】
走査側駆動回路１０２は、例えば、７６９本の走査信号ライン１１０ａ，１１０ｂ，・・・・の中から、一本の走査信号ライン１１０を順次選択するための選択期間が設定された走査信号を出力するものである。
【００９０】
Ｘシフトレジスタ１０４は、タイミングジェネレータ２０により、ドットクロック信号ＣＬＫの２４周期を１周期とし、デューティーを５０％として形成されたクロック信号ＣＬＸおよびシフトレジスタ起動信号ＤＸとをそれぞれ取り込むものである。そして、後述する複数のイネーブル回路１０５をそれぞれ介して、サンプリング期間を設定するためのサンプリング期間信号ＰＳ１０，ＰＳ８７０を、データ転送ブロックごと、すなわち１２本のデータ信号ライン１１２のサンプリング期間ごとに生成する回路である。そして、このＸシフトレジスタ１０４は、後述する複数のイネーブル回路１０５と対応して設けられた、図示しない単位シフトレジスタを含み、前記各単位シフトレジスタの出力信号Ｐ１〜Ｐ８７が、前記単位シフトレジスタと対応して設けられた前記各イネーブル回路に入力されている。
【００９１】
そして、このＸシフトレジスタ１０４は、データ処理回路ブロック３０の出力線である１２本の相展開信号ラインＶＩＤ１〜ＶＩＤ１２と、液晶パネル１００におけるデータ信号ライン１１２ａ，１１２ｂ，・・・との間に配置された複数のサンプルホールドスイッチ１０６それぞれに対して、液晶パネル１００を点順次駆動するための前記サンプリング期間信号ＰＳ１０〜ＰＳ８７０を生成するための基準信号を、生成し出力するものである。
【００９２】
サンプルホールドスイッチ１０６は、データ信号ライン１１２と対応して複数設けられており、例えば、ＴＦＴのようなスイッチング素子により形成されている。そして、１２相展開を行うために、１２個のサンプルホールドスイッチにおいて、それぞれゲートが共通に接続され（図３）、サンプリング期間信号により制御されることにより、サンプルホールドスイッチブロックＳＨＷ１〜ＳＨＷ８７が構成されている。つまり、例えば、本実施の形態は、例えば、ＸＧＡを対象としているため、１０２４本分のデータ信号ライン１１２を１２相展開駆動するために、８７個のサンプルホールドスイッチブロックＳＨＷ１，ＳＨＷ２，・・・・，ＳＨＷ８７が設けられている。更に、前記各サンプルホールドスイッチ１０６においては、その各ソース側が、それぞれ第１〜第１２の相展開信号ラインＶＩＤ１〜ＶＩＤ１２と接続されており、各ドレイン側が、それぞれデータ信号ラインと接続されている。
【００９３】
イネーブル回路１０５は、前記複数のサンプルホールドスイッチブロックＳＨＷ１〜ＳＨＷ８７と対応して設けられており、１２相展開された画素データの各画素へのサンプリングを行うための前記サンプリングスイッチ１０６の制御によるサンプリング期間信号の生成、すなわち、サンプリング期間の設定を行う回路である。よって、例えば、本実施の形態のようなＸＧＡにおいては、１０２４本分のデータ信号ライン１１２を１２相展開駆動するために、前記サンプルホールドスイッチブロックＳＨＷ１〜ＳＨＷ８７と同数、すなわち、８７個のイネーブル回路ＥＮ１，ＥＮ２，・・・・，ＥＮ８７がそれぞれ設けられている。
【００９４】
そして、このイネーブル回路１０５の入力線は、前記Ｘシフトレジスタ１０４からの出力線および、第１／第２のイネーブル信号ライン１１，１２のいずれかと接続され、前記第１／第２のイネーブル信号ライン１１，１２により伝送された第１／第２のイネーブル信号ＥＮＢ１，ＥＮＢ２のうちのいずれかが入力されている。そして、前記各イネーブル回路１０５によるサンプリング期間信号の出力により、前記サンプルホールドスイッチ１０６の各ゲートへ印加する電圧を制御して、前記サンプルホールドスイッチのオン／オフを制御している。
【００９５】
すなわち、前記イネーブル回路１０５においては、図１に示されるように、奇数番目に設けられたイネーブル回路ＥＮ１，ＥＮ３，・・・・，ＥＮ８７と、偶数番目に設けられたイネーブル回路ＥＮ２，ＥＮ４，・・・，ＥＮｎ，・・・，ＥＮ８６（ｎ＝偶数）においては、前記第１／第２のイネーブル信号ライン１１，１２との接続が異なるものである。
【００９６】
つまり、奇数番目に設けられたイネーブル回路ＥＮ１，・・・，ＥＮ８７においては、入力側が前記第１のイネーブル信号ライン１１と接続されている。よって、前記奇数番目に設けられたイネーブル回路には、前記Ｘシフトレジスタ１０４における各単位シフトレジスタの出力信号Ｐ１，Ｐ３，・・・，Ｐ８７と、前記第１のイネーブル信号ＥＮＢ１が入力されている。
【００９７】
また、偶数番目に設けられたイネーブル回路ＥＮ２，・・・，ＥＮｎ，・・・，ＥＮ８７においては、入力側が前記第２のイネーブル信号ライン１２と接続されている。よって、前記偶数番目に設けられたイネーブル回路には、前記Ｘシフトレジスタ１０４における各単位シフトレジスタの出力信号Ｐ２，・・・，Ｐｎ，・・・，Ｐ８６と、前記第２のイネーブル信号ＥＮＢ２が入力されている。
【００９８】
次に、このイネーブル回路１０５によるサンプルホールドスイッチブロックの制御方法について詳細に説明する。本実施の形態では、前記イネーブル回路１０５は、前記したように８７個設けられており、サンプルホールドスイッチは、サンプルホールドスイッチブロックごとにオン状態とされて、各画素への画素データのブロック転送を行うものである。
【００９９】
図３に、サンプルホールドスイッチ１０６とイネーブル回路１０５の回路構成について示す。尚、図３には、一例として第１のイネーブル回路ＥＮ１および第１のサンプルホールドスイッチブロックＳＨＷ１のみを示すが、前述したように、サンプルホールドスイッチブロックＳＨＷ１〜ＳＨＷ８７は、同様の回路構成および同様の相展開信号ラインＶＩＤ１〜１２との接続がなされているものである。
【０１００】
まず、図３に示される第１のサンプルホールドスイッチブロックＳＨＷ１について説明する。
【０１０１】
前記第１のサンプルホールドスイッチブロックＳＨＷ１は、ＴＦＴにより形成された１２個のサンプルホールドスイッチＱ１〜Ｑ１２により構成されており、前記サンプルホールドスイッチＱ１〜Ｑ１２のゲートは共通に接続されている。
【０１０２】
そして、前記共通接続されたサンプルホールドスイッチＱ１〜Ｑ１２の各ゲートには、第１のイネーブル回路ＥＮ１の出力信号である第１のサンプリング期間信号ＰＳ１０が供給されることにより、前記サンプルホールドスイッチＱ１〜Ｑ１２のオン／オフが制御される。また、前記第１のサンプルホールドスイッチＱ１のソース側には第１の相展開信号ラインＶＩＤ１が、前記第２のサンプルホールドＱ２のソース側には第２の相展開信号ラインＶＩＤ２が、前記第３のサンプルホールドスイッチＱ３のソース側には第３の相展開信号ラインＶＩＤ３が接続されており、同様にして前記第４〜第１２の各サンプルホールドスイッチＱ４〜Ｑ１２に対してそれぞれ相展開信号ラインＶＩＤ４〜ＶＩＤ１２が接続されている。
【０１０３】
したがって、第１のサンプルホールドスイッチブロックＳＨＷ１を構成する各サンプルホールドスイッチＱ１〜Ｑ１２がオン状態とされることによって、データ信号ライン１１０ａ〜１１０ｌには、それぞれの画素に対応した画素データが同時に書き込まれる。
【０１０４】
次に、図３に示される第１のイネーブル回路ＥＮ１について説明する。
【０１０５】
前記イネーブル回路ＥＮ１〜ＥＮ８７は、それぞれ奇数個のインバータが出力段に接続されたナンド回路により構成されている。つまり、前記第１のイネーブル回路ＥＮ１は、例えば、図３に示されているとおり、第１のインバータ回路ＩＮＶ１が出力段に接続された第１のナンド回路ＮＡＮＤ１により構成されている。ここで、図３にはインバータ回路を１つ設けている例を示しているが、これに限定されることなく、信号伝搬速度や遅延を考慮して、前記インバータ回路を奇数段設けることももちろん可能である。また、同一の論理出力を行う回路であれば、これに限定されることなく使用できると共に、前記サンプルホールドスイッチ１０６がｐ型のトランジスタにより構成されている場合は、前記インバータ回路を偶数段設けるようにすれば良い。
【０１０６】
そして、前記第１のナンド回路ＮＡＮＤ１とＸシフトレジスタ１０４との間には、第１のイネーブル信号ＥＮＢ１が伝送される第１のイネーブル信号ライン１１と、第２のイネーブル信号ＥＮＢ２が伝送される第２のイネーブル信号ライン１２とが形成されている。
【０１０７】
そして、前述したように、前記複数設けられたナンド回路ＮＡＮＤ１〜ＮＡＮＤ８７の一方の入力ノードは、Ｘシフトレジスタ１０４の出力ラインに、他方の入力ノードは前記第１／第２のイネーブル信号ライン１１，１２のいずれかに固定されているものである。すなわち、図３の第１のイネーブル回路においては、奇数番目に設けられた第１のイネーブル回路ＥＮ１の入力ラインは、第１のイネーブル信号ライン１１と接続され、前記第１のイネーブル回路ＥＮ１の一方の入力ノードに第１のイネーブル信号ＥＮＢ１が供給されている。
【０１０８】
（１２相展開の動作について）
次に、図１および図４を参照して、データ処理回路ブロック３０におけるシリアルパラレル変換回路３２におけるｎ相展開例えば１２相展開の動作について説明する。
【０１０９】
データ処理回路ブロック３０に入力されるディジタル系の画像信号ＶＤは、液晶パネル１００の各画素に対応するデータがシリアルに並んでいるディジタル信号である。
【０１１０】
１２相展開を実施するシリアルパラレル変換回路３２は、この画像信号ＶＤを基準クロック、例えばドットクロック信号ＣＬＫの一周期の１２倍のデータ長を有する相展開信号に展開し、１２本の相展開信号ラインＶＩＤ１〜ＶＩＤ１２において、パラレルな画素データに変換している。例えば、第１の相展開信号ラインＶＩＤ１に出力される第１の相展開信号においては、第１３、第２５画素目のデータを、それぞれドットクロック信号ＣＬＫの一周期の１２倍のデータ長を有する画素データに展開している。同様にして、１２画素先のデータが前記データ長に順次展開している。
【０１１１】
第２の相展開信号ラインＶＩＤ２に出力される第２の相展開信号も同様に、第２，第１４，第２６画素目などのデータが、前記データ長を有する画素データに展開されて出力されている。本実施の形態では、この展開動作において、図２に示すデジタルアナログ変換回路３５を使用して最終的にアナログ系の画素データに変換している。
【０１１２】
なお、実施の形態１においては、前記データ処理回路３０から、第１〜第１２の相展開信号ラインＶＩＤ１〜ＶＩＤ１２に出力される第１〜第１２の画素データは、図４に示されるようにパラレル出力される。
【０１１３】
（データサンプリングの構成について）
次に、本実施の形態の特徴的構成であるサンプルホールドスイッチ１０６，イネーブル回路１０５，Ｘシフトレジスタ１０４の動作の詳細について、図１，３の回路図及び図４，図６のタイミングチャートを用いて説明する。
【０１１４】
Ｘシフトレジスタ１０４は、前述したとおり、イネーブル回路ＥＮ１〜ＥＮ８７と対応して設けられている単位シフトレジスタを含んでいる。すなわち、この単位シフトレジスタは、ＸＧＡにおいては８７個設けられており、それぞれ隣り合う単位シフトレジスタ同志が接続され、クロック信号ＣＬＸの授受が前記単位シフトレジスタごとに行われる。つまり、前記単位シフトレジスタは、ラッチ回路を含む回路であって、シフトが開始される最端の単位シフトレジスタには、駆動用ＩＣから供給されたクロック信号ＣＬＸおよびシフトレジスタ起動信号ＤＸが入力される。
【０１１５】
前記シフトレジスタ起動信号ＤＸは、Ｘシフトレジスタ１０４の起動を指示する信号であるとともに、前記クロック信号ＣＬＸは、デューティー５０％であり、かつドットクロック信号ＣＬＫの２４周期分を１周期としたクロック信号である。また、前記単位シフトレジスタは、クロック信号ＣＬＸを１周期間ラッチすることで時間のカウントを行い、その間、継続してハイレベルの信号を生成して、それと対応する前記イネーブル回路１０５へ出力する回路である。
【０１１６】
すなわち、例えば、図１のＸシフトレジスタ１０４において右から左方向にシフトを行う場合には、第１の単位シフトレジスタへのシフトレジスタ起動信号ＤＸの供給にともなって、前記第１の単位シフトレジスタが起動し、クロック信号ＣＬＸを内部に取り込む。そして、前記第１のシフトレジスタにて前記クロック信号ＣＬＸを１周期間ラッチすることで時間をカウントして、ハイレベルの出力信号Ｐ１を生成し、その間、第１のイネーブル回路ＥＮ１に前記ハイレベルの出力信号Ｐ１を継続的に供給する。
【０１１７】
そして、前記クロック信号ＣＬＸのカウント終了後、次段の第２の単位シフトレジスタを起動させる。そして、同様に第２の単位シフトレジスタによって、前記クロック信号ＣＬＸをラッチして、１周期分の時間を同様にカウントし、ハイレベルの出力信号Ｐ２を生成し、その間、第２のイネーブル回路ＥＮ２にハイレベルの信号Ｐ２を継続的に供給する。
【０１１８】
同様にして、第８７の単位シフトレジスタに前記クロック信号ＣＬＸが伝送されるまで、前記クロック信号ＣＬＸのラッチおよび１周期分の前記クロック信号ＣＬＸのラッチおよびカウントが繰り返され、第１の単位イネーブル回路ＥＮ１から第８７の単位イネーブル回路ＥＮ８７まで、前記Ｘシフトレジスタ１０４からハイレベルの出力信号Ｐ１〜Ｐ８７が順次シフトされるごとに供給される。
【０１１９】
そして、前記イネーブル回路ＥＮ１〜ＥＮ８７は、順次一定期間ごとに前記Ｘシフトレジスタ１０４から出力されるハイレベルの前記出力信号Ｐ１〜Ｐ８７と、第１または第２のイネーブル信号ＥＮＢ１，ＥＮＢ２を受けて、ハイレベルのサンプリング期間信号ＰＳ１０〜ＰＳ８７０を生成し、サンプルホールドスイッチブロックＳＨＷ１〜ＳＨＷ８７へそれぞれこれらの信号を供給する。
【０１２０】
すなわち、例えば、図３に示される第１のイネーブル回路ＥＮ１を例として用いて説明すると、ハイレベルの出力信号Ｐ１がＸシフトレジスタ１０４から前記第１のイネーブル回路ＥＮ１に入力されているとともに、前記第１のイネーブル回路ＥＮ１には第１のイネーブル信号ＥＮＢ１が供給されている。つまり、共にハイレベルである、出力信号Ｐ１および前記第１のイネーブル信号ＥＮＢ１とが第１のナンド回路ＮＡＮＤ１に入力されることにより、第１のナンド回路ＮＡＮＤ１は、ロウレベルの信号を形成する。
【０１２１】
その後、次段の第１のインバータ回路ＩＮＶ１がこのロウレベルの信号を受けて、第１のイネーブル回路ＥＮ１出力としてハイレベルの第１のサンプリング期間信号ＰＳ１０を出力し、これが第１のサンプルホールドスイッチブロックＳＨＷ１に供給される。
【０１２２】
よって、前記第１のサンプルホールドスイッチブロックＳＨＷ１を構成するサンプルホールドスイッチＱ１〜Ｑ１２のそれぞれのゲートに、ハイレベルの第１のサンプリング期間信号ＰＳ１０が供給される。したがって、前記サンプルホールドスイッチＱ１〜Ｑ１２が一斉にオン状態とされ、前記サンプルホールドスイッチＱ１〜Ｑ１２におけるソース側の相展開信号ラインＶＩＤ１〜ＶＩＤ１２と、ドレイン側のデータ信号ライン１１２ａ〜１１２ｌが電気的に接続される。
【０１２３】
このことによって、前記サンプリングホールドスイッチＱ１〜Ｑ１２および前記データ信号ライン１１２ａ〜１１２ｌを介してそれぞれの画素に画素データが一括で書き込まれる。
【０１２４】
（データサンプリング期間の設定について）
以下に、前述した本発明の液晶表示装置における画素データのサンプルホールド期間の設定方法について説明する。
【０１２５】
このサンプルホールド期間については、前記サンプルホールドスイッチＳＨＷ１〜ＳＨＷ８７のゲートに供給されるサンプリング期間信号ＰＳ１０〜ＰＳ８７０の供給時間によって設定される。
【０１２６】
すなわち、駆動用ＩＣは、基準クロックを基準として、クロック信号ＣＬＸ，Ｘシフトレジスタ起動信号ＤＸ等を生成しているので、ドットクロック信号ＣＬＫの周波数を基準としてこのサンプリング期間信号の生成ならびにサンプリング期間の設定を行うことができる。また、この設定は、画像表示装置の出荷前の検査工程またはユーザ側で設定することができる。
【０１２７】
例えば、第１のサンプルホールドスイッチブロックＳＨＷ１には、図４に示すとおり、ドットクロック信号ＣＬＫの１２周期分のデータ長を有する各画素データが、サンプルホールドスイッチＱ１〜Ｑ１２の各ソースラインに供給される。
【０１２８】
一方、前記第１のサンプルホールドスイッチブロックＳＨＷ１を構成するサンプルホールドスイッチＱ１〜Ｑ１２のゲートには、前述したように、第１のナンド回路ＮＡＮＤ１，第１のインバータ回路ＩＮＶ１により形成された第１のサンプリング期間信号ＰＳ１０が入力されている。この第１のサンプリング期間信号ＰＳ１０は、相展開された画素データのデータ長がドットクロック信号ＣＬＫの１２周期分であるのに対して、例えば、その前で３周期分が追加され、かつその後で１周期分が除去された１４周期分のサンプリング期間に設定されている。ここで、特に説明しないが、前記第１〜第８７のサンプリング期間信号におけるサンプリング期間は、すべて同一である。
【０１２９】
図５にサンプルホールドスイッチブロックごとの画素データの書き込みを説明するための模式図を示し、図４のタイミングチャートを使用して、この画素データの書き込みについて説明する。ここでは、一例として、第１のサンプルホールドスイッチブロックＳＨＷ１と接続されたデータ信号ラインＳＡ１上の画素Ａ１１における画素データ保持中に、第２のサンプルホールドスイッチブロックＳＨＷ２と接続されたデータ信号ラインＳＢ１上の画素Ｂ１１への画素データを書き込む場合について説明する。尚、前記画素Ａ１１および前記画素Ｂ１１は、共通の走査信号ラインＨ１に接続されているものである。
【０１３０】
画像表示装置においては、同一水平走査期間において、同一の走査信号ラインと接続されたすべての画素についての画素データの書き込みを行うが、本実施の形態の画像表示装置においては１２相展開されているため、前記サンプルホールドスイッチごとのブロック書き込みが行われる。
【０１３１】
画素Ｂ１１へ画素データを書き込む前の段階で、前記第１のサンプルホールドスイッチブロックＳＨＷ１を介して、前記データ信号ラインＳＡ１上の画素Ａ１１に画素データＡＤが供給されている。
【０１３２】
そして、図４に示すように、前記第１のサンプルホールドスイッチブロックＳＨＷ１をオン状態にさせる第１のサンプリング期間信号ＰＳ１０が供給されている期間に、前記第２のサンプリング期間信号ＰＳ２０が前記第２のサンプルホールドスイッチブロックＳＨＷ２に供給される。つまり、画素Ａ１１と接続されたデータ信号ラインＳＡ１１は、第１のサンプルホールドスイッチブロックＳＨＷ１を介して第１の相展開信号ラインＶＩＤ１と接続されており、同様に、画素Ｂ１１の接続されたデータ信号ラインＳＢ１１も、第２のサンプルホールドスイッチブロックＳＨＷ２を介して前記第１の相展開信号ラインＶＩＤ１と接続されている。
【０１３３】
よって、画素Ｂ１１へ書き込みべき相展開された画素データＢＤが供給される前の３ドットクロックＣＬＫ期間は、前記第２のサンプルホールドスイッチブロックＳＨＷ２を構成する各サンプルホールドスイッチの各ソースラインへは、第１のサンプルホールドスイッチＳＨＷ１を構成する各サンプルホールドスイッチの各ソースラインと同様に、画素Ａ１１に対応する画素データＡＤが供給されている。
【０１３４】
したがって、前記第２のサンプルホールドスイッチブロックＳＨＷ２を構成する各サンプルホールドスイッチの各ゲートにハイレベルの第２のサンプリング期間信号ＰＳ２０が供給されて、前記第２のサンプルホールドスイッチブロックＳＨＷ２がオン状態とされることにより、第２にサンプルホールドスイッチブロックＳＨＷ２を介して前記画素Ａ１１に対応する画素データＡＤが、前記データ信号ラインＳＢ１を介して画素Ｂ１１に供給される。
【０１３５】
例えば、前記走査信号ラインＨ１および前記データ信号ラインＳＡ１との交点に位置する画素Ａ１１において、正極性駆動黒の表示（１１Ｖ）を行っている場合に、前記第１のサンプルホールドスイッチＳＨＷ１にて画素のサンプルホールドを行っている状態で、前述したように、前記第２のサンプルホールドスイッチブロックＳＨＷ２がオンしたとする。
【０１３６】
このことにより、前記画素Ａ１１への書き込みデータ（１１Ｖ）が、前記第２のサンプルホールドスイッチＳＨＷ２を介し、さらにデータ信号ラインＳＢ１を介して、前記走査信号ラインＨ１および前記データ信号ラインＳＢ１と接続された画素Ｂ１１へ供給され、前記画素Ｂ１１における液晶セルへの電荷のチャージが開始される。このことによって、ドットクロック信号ＣＬＫの３周期の期間中、データ信号ラインＳＢ１上の電位が正極性側の黒表示電圧へ向かってチャージされる。言い換えれば、このとき、正規の画素データの書き込み前に、データ信号ラインがプリチャージされている。
【０１３７】
そして、前記ドットクロック信号ＣＬＫの３周期の期間終了後、前記データ信号ラインＳＢ１および画素Ｂ１１への正規の画素データＢＤの供給が開始されることで、前記第２のサンプルホールドスイッチブロックＳＨＷ２のソースに供給される相展開された画素データＢＤが供給される。この画素データは前記画素Ａ１１に対応した前記画素データＡＤと同一極性であり、前記画素データＢＤとして、黒表示電圧（１１Ｖ）または白表示電圧（９Ｖ）が供給され、このうちのいずれかの電圧が前記画素Ｂ１１に書き込まれる。
【０１３８】
すなわち、前記データ信号ラインＳＢ１上の電位を上昇させるのには時間がかかるため、すでに相展開信号ライン上に現れた、隣接したサンプルホールドスイッチブロックに供給中の画素データをダミー画素データとして、サンプリング期間のごく最初の期間のみに供給することで、画像表示装置におけるサンプリング期間を長く設定することができるため、正確な画素データのサンプリングを行うことができる。
【０１３９】
ここで、本実施の形態の説明としては、データ信号ラインＳＡ１と接続された画素Ａ１１，データ信号ラインＳＢ１と接続された画素Ｂ１１のみを例として挙げたが、図３に示されているサンプルホールドスイッチと同様に、同一のサンプルホールドスイッチブロックと接続されている限り、１２個のサンプルホールドスイッチＱ１〜Ｑ１２のオンタイミングはほぼ同時となる。よって、同一の第１／第２のサンプルホールドスイッチブロックＳＨＷ１，ＳＨＷ２と接続された各々１２本のデータ信号ラインに対しても、それぞれ、それらと接続された各画素への画素データの書き込みがサンプルホールドスイッチブロックごとに同時に行われている。
【０１４０】
さらに、同一の相展開信号ラインに接続されているデータ信号ライン上の各画素について、前記相展開信号ラインにおける前回のサンプリング期間における画素データを、今回の画素データの書き込みにおける、ダミー画素データとして取り込むことで、それぞれの画素データのサンプリング期間を長くすることができる。
【０１４１】
したがって、特に説明を省略したが、同時に、たとえば、画素Ｂ１２への画素データのサンプリング期間の初期には、画素Ａ１２と対応した画素データをダミー画素データとして利用し、画素Ｂ１１２への画素データのサンプリング期間への初期には、画素Ａ１１２と対応した画素データをダミー画素データとして利用することができる。
【０１４２】
ところで、本発明の画像表示装置において、前記第１のサンプルホールドスイッチブロックＳＨＷ１のオン状態からオフ状態への切り換えは、第２のサンプルホールドスイッチブロックと接続されたそれぞれのデータ信号ライン１１２への画素データのサンプルホールド期間中に行われている。
【０１４３】
つまり、次のサンプルホールドスイッチブロックをオンさせる前かつ正規画素データのサンプルホールド期間中に、画素データのサンプリング動作を終了しているので、次のサンプリングデータに影響を与えないようにすることが可能となる。つまり、次回の画素データに影響を与える前に、この相展開信号ラインＶＩＤ１〜ＶＩＤ１２上の画素データが変化しないうちに、前記サンプルホールドスイッチ１０６を構成するＴＦＴは、オフされるものである。
【０１４４】
よって、このようなサンプリング期間を設定することで、たとえ、サンプルホールドスイッチ１０６がＴＦＴにて形成された場合に、このＴＦＴのスイッチングスピードに限界があったとしても、液晶表示上、隣接した画素データに影響を与えることなく、換言すればゴースト，シャドウイングのない液晶表示を行うことができる。
【０１４５】
前述したＸシフトレジスタ１０４は、左方向から右方向（第８７の単位シフトレジスタ→第１の単位シフトレジスタ）にシフトさせる方式、または、右方向から左方向（第１の単位シフトレジスタ→第８７の単位シフトレジスタ）にシフト方式のいずれも採用することができる。以下にそれぞれの場合における、本発明の画像表示装置の画素データのサンプリング期間の設定方法について図４，図６，図７を用いて説明する。
【０１４６】
図６は、前記Ｘシフトレジスタのシフト方向を、左方向から右方向（第８７の単位シフトレジスタ→第１の単位シフトレジスタ）に設定した場合の、各々のサンプルホールドスイッチに入力されるサンプリング期間信号，クロック信号，Ｘシフトレジスタ出力信号の関係を示している。
【０１４７】
シフトレジスタ起動信号ＤＸがＸシフトレジスタ１０４に供給されることによってＸシフトレジスタ１０４が起動され、前記Ｘシフトレジスタ１０４における最左端の第８７の単位シフトレジスタにてクロック信号ＣＬＸを取り込んで、前記クロック信号ＣＬＸの１周期の間、出力信号Ｐ８７を生成し、第８７のイネーブル回路ＥＮ８７に供給する。
【０１４８】
前述したように、第８７のイネーブル回路ＥＮ８７には、第１のイネーブル信号ライン１１を介して、デューティー５８．３％の第１のイネーブル信号ＥＮＢ１が供給される。前述したように、前記第８７のイネーブル回路ＥＮ８７の入力段には第８７のナンド回路ＮＡＮＤ８７が設けられているため、前記第１のイネーブル信号ＥＮＢ１と前記出力信号Ｐ８７とが共にハイレベルとされることにより、前記第８７のイネーブル回路ＥＮ８７の出力段に設けられた第８７のインバータ回路ＩＮＶ８７を介してハイレベルの第８７のサンプリング期間信号ＰＳ８７０が生成される。
【０１４９】
前記クロック信号ＣＬＸの１周期のカウント後、前記Ｘシフトレジスタ１０４内において、単位シフトレジスタの右方向へのシフトを行うことにより、第８６の単位シフトレジスタにて前記クロック信号ＣＬＸが１周期間保持され、前記クロック信号ＣＬＸの１周期の間、出力信号Ｐ８７を生成し、第８７のイネーブル回路ＥＮ８７に供給する。第８６のイネーブル回路ＥＮ８６には、第２のイネーブル信号ライン１２を介して、デューティー５８．３％の第２のイネーブル信号ＥＮＢ２が供給される。前述したように、前記第８６のイネーブル回路ＥＮ８６の入力段には第８６のナンド回路ＮＡＮＤ８６が設けられているため、前記第２のイネーブル信号ＥＮＢ２と前記出力信号Ｐ８６とが共にハイレベルとされることにより、前記第８６のイネーブル回路ＥＮ８６の出力段に設けられた第８６のインバータ回路ＩＮＶ８６を介してハイレベルの第８６のサンプリング期間信号ＰＳ８６０が生成される。
【０１５０】
同様にして、前記Ｘシフトレジスタ１０４における前記単位シフトレジスタの次段の単位レジスタから最右段の単位シフトレジスタへ、前記クロック信号ＣＬＸの１周期ごとに、順にシフトしながら出力信号をＰ８６からＰ１まで生成し、それぞれ対応するイネーブル回路ＥＮ８６〜ＥＮ１に順次供給する。
【０１５１】
このとき、前述した第８７／第８６のイネーブル回路における動作と同様にして、サンプリング期間信号ＰＳ８７０〜ＰＳ１０が生成され、これがクロック信号ＣＬＸの１周期ごとに順に生成される。このことによって、サンプルホールドスイッチブロックＳＨＷ８７，ＳＨＷ８６，・・・，ＳＨＷ１を構成するサンプルホールドスイッチの各ゲートにそれぞれ１周期遅れで順にハイレベルの信号が供給され、各画素データが順にブロック転送されて、各画素への各画素データの書き込みが行われる。
【０１５２】
図７は、前記Ｘシフトレジスタ１０４のシフト方向を、右方向から左方向（第１の単位シフトレジスタ→第８７の単位シフトレジスタ）に設定した場合の、各々のサンプルホールドスイッチに入力されるサンプリング期間信号，クロック信号，Ｘシフトレジスタ出力信号の関係を示している。
【０１５３】
シフトレジスタ起動信号ＤＸがＸシフトレジスタ１０４に供給されることによってＸシフトレジスタ１０４が起動され、前記Ｘシフトレジスタ１０４における最右端の第１の単位シフトレジスタにてクロック信号ＣＬＸを取り込んで、前記クロック信号ＣＬＸの１周期の間、出力信号Ｐ１を生成し、継続的にこれを第１のイネーブル回路ＥＮ１に供給する。
【０１５４】
前述したように、第１のイネーブル回路ＥＮ１には、第１のイネーブル信号ライン１１を介して、デューティー５８．３％の第１のイネーブル信号ＥＮＢ１が供給される。前述したように、前記第１のイネーブル回路ＥＮ１の入力段には第１のナンド回路ＮＡＮＤ１が設けられているため、前記第１のイネーブル信号ＥＮＢ１と前記出力信号Ｐ１とが共にハイレベルとされることにより、前記第１の第１のイネーブル回路ＥＮ１の出力段に設けられた第１のインバータ回路ＩＮＶ１を介してハイレベルの第１のサンプリング期間信号ＰＳ１０が生成される。
【０１５５】
前記クロック信号ＣＬＸの１周期間のカウント後、前記Ｘシフトレジスタ１０４内において、単位シフトレジスタの左方向へのシフトを行うことにより、第２の単位シフトレジスタにて前記クロック信号ＣＬＸが１周期間保持され、前記クロック信号ＣＬＸの１周期の間、出力信号Ｐ２を生成し、第２のイネーブル回路ＥＮ２に供給する。第１のイネーブル回路ＥＮ２には、第２のイネーブル信号ライン１２を介して、デューティー５８．３％の第２のイネーブル信号ＥＮＢ２が供給される。前述したように、前記第２のイネーブル回路ＥＮ２の入力段には第２のナンド回路ＮＡＮＤ２が設けられているため、前記第２のイネーブル信号ＥＮＢ２と前記出力信号Ｐ２とが共にハイレベルとされることにより、前記第２の第２のイネーブル回路ＥＮ２の出力段に設けられた第２のインバータ回路ＩＮＶ２を介してハイレベルの第２のサンプリング期間信号ＰＳ２０が生成される。
【０１５６】
同様にして、前記Ｘシフトレジスタ１０４における前記単位シフトレジスタの次段の単位レジスタから最左段の単位シフトレジスタへ、前記クロック信号ＣＬＸの１周期ごとに、順にシフトしながら出力信号をＰ３からＰ８７まで生成し、それぞれ対応するイネーブル回路ＥＮ３〜ＥＮ８７に順次供給する。
【０１５７】
このとき、前述した第１／第２のイネーブル回路における動作と同様にして、サンプリング期間信号ＰＳ３０〜ＰＳ８７０が生成され、これがクロック信号ＣＬＸの１周期ごとに順に生成される。このことによって、サンプルホールドスイッチブロックＳＨＷ１，ＳＨＷ２，・・・，ＳＨＷ８７を構成するサンプルホールドスイッチの各ゲートにそれぞれ１周期遅れで順にハイレベルの信号が供給され、画素データが順にブロック転送されて、各画素への各画素データの書き込みが行われる。
【０１５８】
以上、本実施の形態の画像表示装置について述べてきたが、本実施の形態の画像表示装置は、前記サンプルホールドスイッチがオンするサンプリング期間を、ドットクロック信号の１４周期分に設定していたが、１３周期から１６周期のいずれに設定することもできる。この場合、前記第１／第２のイネーブル信号ＥＮＢ１，ＥＮＢ２のデューティーを共に５４．２％から６６．７％（ドットクロック信号の１３周期から１６周期に相当）のいずれかに設定すれば良い。
【０１５９】
また、本実施の形態においては、画像表示装置内の前記１２本の相展開信号ラインＶＩＤ１〜ＶＩＤ２の配線抵抗と寄生容量による前記相展開信号の遅延、及び前記第１／第２のイネーブル信号ライン１１，１２の配線抵抗と寄生容量、前記第１〜第８７のイネーブル回路ＥＮ１〜ＥＮ８７の特性と寄生容量、前記サンプルホールドスイッチブロックＳＨＷ１〜ＳＨＷ８７の特性と寄生容量によるサンプルホールドスイッチブロックＳＨＷ１〜ＳＨＷ８７を構成する前記サンプルホールドスイッチＱ１〜Ｑ１２のオン／オフ タイミングの遅延は無視して説明を行った。しかし実際の画像表示装置においてはこうした相展開信号の遅延、サンプルホールドスイッチＱ１〜Ｑ１２のオン／オフ タイミングの遅延が必ず発生し、これによるゴーストが発生することがある。
【０１６０】
この場合は、相展開信号に対する前記第１／第２のイネーブル信号ＥＮＢ１，ＥＮＢ２の位相、結果として相展開信号に対するサンプルホールドスイッチＱ１〜Ｑ１２のオン／オフ タイミングを調整することにより、ゴーストの発生を防ぐことができる。
【０１６１】
また、相展開を１２相展開として説明したが、これに限定されることなく、各画像表示装置の特性に合わせて、ｎ相展開（ｎ≧２）することができる。また、本実施の形態においては、前回のサンプリング期間の最後の３ドットクロック前に前記サンプリング期間信号を形成し、画素データのサンプリングが終了する１ドットクロックの１周期分前に前記サンプリング期間信号の供給を停止しているが、これに限定されず、種々の方法を採用することができる。つまり、前回のサンプリング期間（走査信号ラインｎ上）において、今回のサンプリング期間（走査信号ラインｎ＋１上）の画素データの書き込みに影響を与えない程度の時点で、サンプリング期間信号の供給を開始し、次回のサンプリング期間（走査信号ラインｎ＋２上）の画素データの書き込みに影響を与えない程度の時点でサンプリング期間信号の供給を停止すればよい。
【０１６２】
また、本実施の形態においては、前記サンプルホールドスイッチを構成するＴＦＴがｎ型トランジスタであることを前提として説明したが、前記ＴＦＴは、ｐ型トランジスタにて形成することもできる。この場合は、前記サンプルホールドスイッチをオンさせるときに、ロウレベルの電圧を印加する、イネーブル回路の構成にして容易に実現することができる。
【０１６３】
＜実施の形態２＞
前述の実施の形態１の画像表示装置を用いて構成される電子機器は、図８に示す表示情報出力源１０００、表示情報処理回路１００２、表示駆動回路１００４、液晶パネルなどの表示パネル１００６、クロック発生回路１００８および電源回路１０１０を含んで構成される。表示情報出力源１０００は、ＲＯＭ、ＲＡＭ、などのメモリ、テレビ信号を同調して出力する同調回路などを含んで構成され、上述のタイミングジェネレータ２０に相当するクロック発生回路１００８からのクロックに基づいて、ビデオ信号などの表示情報を出力する。表示情報処理回路１００２は、上述の各実施の形態のデータ処理回路ブロック３０に相当し、クロック発生回路１００８からのクロックに基づいて表示情報を処理して出力する。この表示情報処理回路１００２は、上述の増幅・極性反転回路、相展開回路、ローテーション回路等の他、ガンマ補正回路およびクランプ回路等を含むことができる。駆動回路１００４は、上述の走査側駆動回路１０２、Ｘシフトレジスタ１０４およびプリチャージ駆動回路１６０、あるいはＸシフトレジスタ１０４を含んで構成され、液晶パネル１００６を表示駆動する。電源回路１０１０は、前述の各回路に電力を供給する。
【０１６４】
このような構成の電子機器として、図９に示す液晶プロジェクタ、図１０に示すマルチメディア対応のパーソナルコンピュータ（ＰＣ）およびエンジニアリング・ワークステーション（ＥＷＳ）、図１１に示すページャ、あるいは携帯電話、ワードプロセッサ、テレビ、ビューファインダー型またはモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置などを挙げることができる。
【０１６５】
図９に示す液晶プロジェクタは、透過型液晶パネルをライトバルブとして用いた投写型プロジェクタであり、例えば、３板プリズム方式の光学系を用いている。図９において、プロジェクタ１１００では、白色光源のランプユニット１１０２から射出された投写光がライトガイド１１０４の内部で、複数のミラー１１０６および２枚のダイクロイックミラー１１０８によってＲ、Ｇ、Ｂの３原色に分けられ、それぞれの色の画像を表示する３枚のアクティブマトリクス型液晶パネル１１１０Ｒ、１１１０Ｇおよび１１１０Ｂによって変調された光は、ダイクロイックプリズム１１１２に３方向から入射される。ダイクロイックプリズム１１１２では、レッドＲおよびブルーＢの光が９０°曲げられ、グリーンＧの光が直進するので各色の画像が合成され、投写レンズ１１１４を通してスクリーンなどにカラー画像が投写される。
【０１６６】
図１０に示すパーソナルコンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、液晶表示画面１２０６とを有する。
【０１６７】
図１１に示すページャ１３００は、金属製フレーム１３０２内に、液晶表示基板１３０４、バックライト１３０６ａを備えたライトガイド１３０６、回路基板１３０８、第１，第２のシールド板１３１０，１３１２、２つの弾性導電体１３１４，１３１６、およびフィルムキャリアテープ１３１８を有する。２つの弾性導電体１３１４，１３１６、およびフィルムキャリアテープ１３１８は、液晶表示基板１３０４と回路基板１３０８とを接続するものである。
【０１６８】
ここで、液晶表示基板１３０４は、２枚の透明基板１３０４ａ，１３０４ｂの間に液晶を封入したもので、これにより少なくとも液晶表示パネルが構成される。一方の透明基板に、図８に示す駆動回路１００４，あるいはこれに加えて表示情報処理回路１００２を形成することができる。液晶表示基板１３０４に搭載されない回路は、液晶表示基板の外付け回路とされる。
【０１６９】
図１１はページャの構成を示すものであるから回路基板１３０８が必要となる。しかし、電子機器用の一部品として液晶表示装置が使用される場合であって、透明基板に表示駆動回路などが搭載される場合には、その液晶表示装置の最小単位は液晶表示基板１３０４である。あるいは、液晶表示基板１３０４を筐体としての金属フレーム１３０２に固定したものを、電子機器用の一部品である液晶表示装置として使用することもできる。さらに、バックライト１３０６ａを備えたライトガイド１３０６とを組み込んで、液晶表示装置を構成することができる。これらに代えて、図１２に示すように、液晶表示基板１３０４を構成する２枚の透明基板１３０４ａ，１３０４ｂの一方に、金属の導電膜が形成されたポリイミドテープ１３２２にＩＣチップ１３２４を実装したＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）１３２０を接続して、電子機器用の一部品である液晶表示装置として使用することもできる。
【０１７０】
なお、本発明は上記実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の各種の液晶パネルの駆動に適用されるものに限らず、エレクトロルミネッセンス、プラズマディスプレー装置、ＣＲＴ等を用いた画像表示装置にも適用可能である。また、相展開数信号のデータ長およびそれに対するサンプリング期間の長さ、あるいはプリチャージ期間の設定位置および長さ等は、上記実施の形態以外の各種の変形が可能である。
【０１７１】
【図面の簡単な説明】
【図１】本発明を適用したアクティブマトリクス型液晶表示装置の概略図である。
【図２】本発明を適用した液晶駆動回路の全体概略図である。
【図３】本発明によるイネーブル回路およびサンプルホールドスイッチブロックの概略図である。
【図４】本発明による実施の形態１の１２相展開信号のデータ長と、サンプリング期間の関係を表わす特性図である。
【図５】本発明による実施の形態１の画像表示装置において画素データのサンプリングを説明するための模式図である。
【図６】本発明による実施の形態１におけるＸシフトレジスタにおいて、クロック信号の左シフトを行うサンプリング期間と、イネーブル信号との関係を表わすタイミングチャートである。
【図７】本発明による実施の形態１におけるＸシフトレジスタにおいて、クロック信号の右シフトを行うサンプリング期間と、イネーブル信号との関係を表わすタイミングチャートである。
【図８】本発明が適用される電子機器のブロック図である。
【図９】本発明が適用されるプロジェクタの概略図である。
【図１０】本発明が適用されるパーソナルコンピュータの外観図である。
【図１１】本発明が適用されるページャの分解斜視図である。
【図１２】本発明が適用される外付け回路を備えた液晶表示装置の一例を示す概略斜視図である。
【図１３】液晶表示装置における極性反転駆動を説明するための図である。
【図１４】従来の６相展開信号のデータ長と、サンプリング期間の関係を表わす特性図である。
【図１５】従来の相展開信号を用いて画像表示したときのゴーストの発生を説明するための概略説明図である。
【符号の説明】
１０ 液晶パネルブロック
１１ 第１のイネーブル信号ライン
１２ 第２のイネーブル信号ライン
２０ タイミングジェネレータ
３０ データ処理ブロック
３２ シリアルパラレル変換回路
３４ 極性反転回路
３５ ディジタルアナログ変換回路
３６ サンプルホールド回路
３７ アドレスセットコントローラー
１００ 画像表示部（液晶パネル）
１０２ 走査側駆動回路
１０４ Ｘシフトレジスタ
１０５ イネーブル回路
１０６ サンプルホールドスイッチ
１１０ 走査信号ライン
１１２ データ信号ライン
１１４ スイッチング素子
１１６ 液晶セル
ＩＮＶ インバータ回路
ＮＡＮＤ ナンド回路
ＳＨＷ サンプルホールドスイッチブロック
ＥＮ イネーブル回路

Claims (19)

1. 複数のデータ信号線と、前記複数のデータ信号線と交差する複数の走査信号線と、前記複数のデータ信号線及び走査信号線に接続された表示要素をマトリクス状に配置してなる画像表示部と、
   前記走査信号線を順次選択する走査信号を、前記走査信号線に供給する走査信号選択手段と、
   前記画像表示部に表示すべき画像のシリアルデータとしての画像信号を、基準クロックに基づいて一定の画素ごとに前記シリアルデータを展開して、１画素あたりのデータの時間が前記基準クロックのｎ（ｎ≧２）倍に変換された複数の画素データを、パラレル出力する相展開手段と、
   各々の前記データ信号線にそれぞれ接続されるとともに、前記複数の画素データが供給され、前記供給された複数の画素データをサンプリング期間にわたってサンプリングして、対応する前記各データ信号線に供給する複数のサンプリング手段と、
   前記複数の画素データの前記サンプリング手段への供給期間前に生成されるとともに、前記複数の画素データの前記サンプリング手段への供給期間の終了よりも前に前記生成が終了され、かつ、前記基準クロックのｎ倍よりも長いサンプリング期間を有する、複数のサンプリング期間信号を、前記サンプリング手段にそれぞれ供給するサンプリング期間信号生成手段と、
   が設けられ、
   前記複数のサンプリング手段は前記複数のサンプリング期間信号に基づいて前記供給された複数の画素データをサンプリングすることを特徴とする画像表示装置。
2. 請求項１において、
   前記サンプリング手段は、複数のスイッチング素子にて形成された複数のサンプルホールドスイッチブロックを含むものであり、各々の前記サンプルホールドスイッチブロックは、パラレル出力される前記複数の画素データを、共通のサンプリング期間にわたって同時にサンプリングすることを特徴とする画像表示装置。
3. 請求項２において、
   前記画像表示部は、基板上に形成された液晶表示部であり、
   複数の前記スイッチング素子は、前記基板上に形成された複数のＴＦＴで構成され、
   前記サンプリング期間信号生成手段からの前記サンプリング期間信号は、前記各サンプルホールドスイッチブロックごとに、各々の前記ＴＦＴのゲートに供給されると共に、前記各々のＴＦＴのソースには、それぞれ画素データが供給されていることを特徴とする画像表示装置。
4. 請求項２または３において、
   前記サンプリング期間の開始時には、ダミーの画素データが、前記サンプルホールドスイッチブロックに供給されることを特徴とする画像表示装置。
5. 請求項３において、
   前記サンプリング信号生成手段は、隣り合った第１／第２のサンプルホールドスイッチブロックへ第１／第２のサンプリング期間信号をそれぞれ供給し、
   第１のサンプルホールドスイッチブロックへの第１のサンプリング期間信号の供給が開始された後であって、それと対応する第１の画素データのサンプリング期間中に、第２のサンプルホールドスイッチブロックへの第２のサンプリング期間信号の供給を開始することを特徴とする画像表示装置。
6. 請求項５において、
   前記第２のサンプルホールドスイッチブロックにおいて、前記サンプリング期間の開始時に前記第１の画素データをサンプリングすることで、前記第１の画素データがプリチャージ電圧として前記データ信号線に供給されることを特徴とする画像表示装置。
7. 請求項３乃至６のいずれかにおいて、
   複数のイネーブル回路と、第１／第２のイネーブル信号ラインとを含み、
   前記複数のイネーブル回路は、前記複数のサンプルホールドスイッチブロックと対応して設けられた前記複数のサンプリング手段と、前記データ信号線駆動手段との間に形成されているものであって、奇数番目に位置するイネーブル回路の入力線は、前記第１のイネーブル信号線と接続されているとともに、偶数番目に位置するイネーブル回路の入力線は、前記第２のイネーブル信号線と接続されていることを特徴とする画像表示装置。
8. 請求項７において、
   前記複数のイネーブル回路は、前記複数のサンプルホールドスイッチブロックと対応して設けられており、前記各イネーブル回路の出力信号が、サンプリング期間信号として、前記各サンプルホールドスイッチブロックに供給されていることを特徴とする画像表示装置。
9. 請求項８において、
   前記複数のイネーブル回路は、
   それぞれ、一方の入力端子には、第１または第２のイネーブル信号が供給され、他方の入力端子には、前記データ信号線駆動回路からの出力信号が供給される論理積回路を有することを特徴とする画像表示装置。
10. 請求項９において、
    前記第１および第２のイネーブル信号のデューティーが、それぞれ５０％以上であることを特徴とする画像表示装置。
11. 請求項１０において、
    前記基準クロックは、ドットクロック信号であって、前記ドットクロック信号単位にて、前記第１／第２のイネーブル信号のデューティー及び位相のうち少なくとも一方を各々変化させる可変手段をさらに有することを特徴とする画像表示装置。
12. 請求項１１において、
    前記データ信号線駆動手段は、前記複数のサンプルホールドスイッチブロックおよび複数のイネーブル回路とそれぞれ対応して設けられた複数のシフトレジスタにより構成されてなることを特徴とする画像表示装置。
13. 請求項１２において、
    前記データ信号線駆動手段は、前記基準クロックの一周期の２Ｎ（Ｎは自然数）倍のパルス幅を持つ入力信号を、前記基準クロックの一周期のＮ倍ずつ順次シフトして送出するものであることを特徴とする画像表示装置。
14. 請求項１３において、 前記相展開手段において、前記シリアルデータとしての１画素あたりのデータの時間が、前記基準クロックの１２倍に変換されることを特徴とする画像表示装置。
15. 請求項１４において、
    前記第１および第２のイネーブル信号のデューティーが、それぞれ６６．７％以下に設定されたものであることを特徴とする画像表示装置。
16. 複数のデータ信号線と、前記複数のデータ信号線と交差する複数の走査信号線と、前記複数のデータ信号線及び走査信号線に接続された表示要素を駆動する画像表示方法において、
    画像表示部に表示すべき画像のシリアルデータとしての画像信号を、ドットクロック信号に基づいて一定の画素ごとに展開して、１画素あたりのデータの時間が前記ドットクロック信号の１周期のｎ（ｎ≧２）倍に変換された複数の画素データをパラレルに出力し、サンプリング手段に供給する工程と、
    前記サンプリング手段に前記複数の画素データをサンプリングさせる起動信号を、前記複数の画素データの前記サンプリング手段への供給期間前に生成する工程と、
    前記サンプリング手段において、前記起動信号に基づいて複数の前記画素データを、前記ドットクロック信号の１周期のｎ倍よりも長いサンプリング期間にてそれぞれサンプリングする工程と、
    前記走査信号線を順次選択しながら、その選択された走査信号線に接続された前記表示要素に、サンプリングされた前記画素データを前記データ信号線を介して供給する工程と、
    取り込んだ前記複数の画素データの前記サンプリング手段への供給期間の終了よりも前に、前記起動信号の生成を終了する工程と、
    を有することを特徴とする画像表示方法。
17. 請求項１６において、
    前記サンプリング期間は、前記ドットクロック信号を基準として調整可能であることを特徴とする画像表示方法。
18. 請求項１乃至１５のいずれかに記載の画像表示装置と、前記画像表示装置に前記基準クロックを供給するクロック発生回路と、前記画像表示部及び前記クロック発生回路に電力を供給する電源回路と、を有することを特徴とする電子機器。
19. 請求項１乃至１５のいずれかに記載の画像表示装置と、前記画像表示部の画像を拡大投影する投写レンズと、を有することを特徴とする投写型表示装置。

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