JP2613370B2 - カラー液晶装置 - Google Patents
カラー液晶装置Info
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- JP2613370B2 JP2613370B2 JP60181356A JP18135685A JP2613370B2 JP 2613370 B2 JP2613370 B2 JP 2613370B2 JP 60181356 A JP60181356 A JP 60181356A JP 18135685 A JP18135685 A JP 18135685A JP 2613370 B2 JP2613370 B2 JP 2613370B2
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- Japan
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- color
- liquid crystal
- color signals
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- crystal device
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明のカラー液晶装置に関する。
［従来の技術］ 従来のカラー液晶装置は、ドットマトリクスで構成し
た画素を１ラインごとに時分割して駆動する方式であっ
た。また階調表示に関しては、パルス幅変調によるもの
が多い。
た画素を１ラインごとに時分割して駆動する方式であっ
た。また階調表示に関しては、パルス幅変調によるもの
が多い。
また、薄膜トランジスタアレイを集積した液晶パネル
（以下、TFTパネルと称する。）においても、原色信号
のある一定時間の情報を画素に書き込む方式が採られて
いる。
（以下、TFTパネルと称する。）においても、原色信号
のある一定時間の情報を画素に書き込む方式が採られて
いる。
［発明が解決しようとする問題点］ しかし、前述の従来技術では、時分割駆動する方式に
おいては時分解比を大きくすると視覚特性が悪化し、ま
た、線順次で駆動するためラインメモリ等を必要とする
といった欠点を有する。
おいては時分解比を大きくすると視覚特性が悪化し、ま
た、線順次で駆動するためラインメモリ等を必要とする
といった欠点を有する。
さらに、従来のTFTパネルでは、原色信号のある一定
時間の積分値を画素に書き込むことになり、書き込む時
間内に原色信号が急変すると不確実な情報を表示するの
で輪郭部が不鮮明になり、画質が低下するといった欠点
を有する。
時間の積分値を画素に書き込むことになり、書き込む時
間内に原色信号が急変すると不確実な情報を表示するの
で輪郭部が不鮮明になり、画質が低下するといった欠点
を有する。
そこで、本発明はこのような問題点に鑑みてなされて
おり、簡単に回路を付加するだけで鮮明な画像を得るこ
とができるカラー液晶装置を提供するものである。
おり、簡単に回路を付加するだけで鮮明な画像を得るこ
とができるカラー液晶装置を提供するものである。
［問題点を解決するための手段］ 本発明は、マトリクス状に形成された複数の画素を有
し、該各画素の液晶には薄膜トランジスタを介して色信
号が印加されるカラー液晶装置において、 アナログ値の３原色の色信号を切り替えて供給する切
り替え手段と、 該切り替え手段から供給されるアナログ値の３原色に
色信号をサンプリングしてデジタル値化する第１の変換
手段と、 デジタル値化された各色信号毎に設けられ、前記第１
の変換手段によりデジタル値化された各色信号を、互い
に異なるタイミングで順次記憶するｎ個（ｎは複数の自
然数）の第１の記憶手段と、 該ｎ個の第１の記録手段と対をなして設けられ、該ｎ
個の第１の記憶手段に記憶された前記デジタル値化され
た各色信号が同時に転送されこれを記憶するｎ個の第２
の記憶手段と、 該第２の記憶手段に記憶された前記デジタル値化され
た各色信号を同時にアナログ値化するｎ個の第２の変換
手段とを備え、 該第２の変換手段によりアナログ値化された（ｎ×
３）個の色信号を、（ｎ×３）個の前記画素に同時に印
加する ことを特徴とする。
し、該各画素の液晶には薄膜トランジスタを介して色信
号が印加されるカラー液晶装置において、 アナログ値の３原色の色信号を切り替えて供給する切
り替え手段と、 該切り替え手段から供給されるアナログ値の３原色に
色信号をサンプリングしてデジタル値化する第１の変換
手段と、 デジタル値化された各色信号毎に設けられ、前記第１
の変換手段によりデジタル値化された各色信号を、互い
に異なるタイミングで順次記憶するｎ個（ｎは複数の自
然数）の第１の記憶手段と、 該ｎ個の第１の記録手段と対をなして設けられ、該ｎ
個の第１の記憶手段に記憶された前記デジタル値化され
た各色信号が同時に転送されこれを記憶するｎ個の第２
の記憶手段と、 該第２の記憶手段に記憶された前記デジタル値化され
た各色信号を同時にアナログ値化するｎ個の第２の変換
手段とを備え、 該第２の変換手段によりアナログ値化された（ｎ×
３）個の色信号を、（ｎ×３）個の前記画素に同時に印
加する ことを特徴とする。
［作用］ 前記の構成により、安定な書き込み操作を行うことが
でき、鮮明な画像を得ることが可能となる。
でき、鮮明な画像を得ることが可能となる。
［実施例］ 以下、本発明による一実施例を図面を用いて説明す
る。
る。
第１図は、TFTパネルの等価回路図である。この回路
の動作原理は次に説明するとおりである。
の動作原理は次に説明するとおりである。
複数のゲート電極配線１のいずれか１本を選択するこ
とにより、選択されたゲート電極配線１に接続された薄
膜トランジスタ（以下TFTと称する。）４が導通状態と
なる。このときソース電極配線２に画像データを供給す
ると、画像データはTFT4を介して画素電極５及び共通電
極３にて構成される容量に書き込まれる。画像データが
書き込まれた後ゲート電極配線１を非選択すればTFT4は
非導通状態となり、次にゲート電極１が選択されるまで
画像データは保持される。共通電極３と画素電極５との
間には液晶６が封入されており、書き込まれた画像デー
タに液晶が応答して表示を行う。
とにより、選択されたゲート電極配線１に接続された薄
膜トランジスタ（以下TFTと称する。）４が導通状態と
なる。このときソース電極配線２に画像データを供給す
ると、画像データはTFT4を介して画素電極５及び共通電
極３にて構成される容量に書き込まれる。画像データが
書き込まれた後ゲート電極配線１を非選択すればTFT4は
非導通状態となり、次にゲート電極１が選択されるまで
画像データは保持される。共通電極３と画素電極５との
間には液晶６が封入されており、書き込まれた画像デー
タに液晶が応答して表示を行う。
ここで、本実施例ではTFT4は各画素に対して２個が直
列に作られているが、これはTFT4が非導通時の漏れ電流
を低減するためであり、１個でも構わない。
列に作られているが、これはTFT4が非導通時の漏れ電流
を低減するためであり、１個でも構わない。
また、フルカラー表示を行うため各画素にカラーフィ
ルターを形成するが、本実施例ではカラーフィルター
を、１ライン目では左より赤（Ｒ）、緑（Ｇ）、青
（Ｂ）の順、２ライン目ではＧ、Ｂ、Ｒの順、３ライン
目ではＢ、Ｒ、Ｇの順に構成し、以下これの繰り返しと
した。
ルターを形成するが、本実施例ではカラーフィルター
を、１ライン目では左より赤（Ｒ）、緑（Ｇ）、青
（Ｂ）の順、２ライン目ではＧ、Ｂ、Ｒの順、３ライン
目ではＢ、Ｒ、Ｇの順に構成し、以下これの繰り返しと
した。
第２図は、信号処理の回路ブロック図であり、原色信
号の処理をしてTFTパネルに書き込む原色信号を得るま
での図である。
号の処理をしてTFTパネルに書き込む原色信号を得るま
での図である。
図において、RGB切替回路11は10−Ｒ、10−Ｇ、10−
Ｂで示される赤、緑、青の原色信号を切替えるもので、
第１図にて説明したようにカラーフィルターの色順番が
１ラインごとに異なるため、カラーフィルターと原色信
号との整合をとるためのものである。
Ｂで示される赤、緑、青の原色信号を切替えるもので、
第１図にて説明したようにカラーフィルターの色順番が
１ラインごとに異なるため、カラーフィルターと原色信
号との整合をとるためのものである。
RGB切替回路11を通ったアナログ量により表現された
アナログ値の原色信号10は、A/D変換装置12に入り、サ
ンプリングクロック18の立ち上がりエッジにてサンプリ
ングを行いデジタル値に変換される。A/D変換装置12の
出力は、本実施例においては16階調表示としているため
4bit出力である。
アナログ値の原色信号10は、A/D変換装置12に入り、サ
ンプリングクロック18の立ち上がりエッジにてサンプリ
ングを行いデジタル値に変換される。A/D変換装置12の
出力は、本実施例においては16階調表示としているため
4bit出力である。
A/D変換装置12の4bit出力は２組の第１のラッチ13−
１および13−２に入り、それぞれ19−１、19−２の第１
のラッチクロックにより一時記憶される。
１および13−２に入り、それぞれ19−１、19−２の第１
のラッチクロックにより一時記憶される。
第１のラッチ13が２組ある理由は、本実施例によるTF
Tパネルのゲート電極配線が320本であり、書き込みに必
要な時間が約１μｓ必要なためである。すなわち、テレ
ビジョン信号を表示する場合を考えると、１水平走査期
間は63.5μｓであり、そのうち有効表示期間はその85％
程度である。赤、緑、青の３原色を同時にサンプリング
するとすれば、１水平走査期間に必要なサンプリング回
数は、 320/3≒107 （回） となり、サンプリング周期は0.5μｓ程度となる。した
がって、１μｓの書き込み時間を確保するためには、第
１のラッチが２組必要となる。TFTパネルの画素構成の
変化、書き込み時間等の条件の変化、あるいは階調数の
変更等により第１のラッチ13の個数が変わることは当然
である。
Tパネルのゲート電極配線が320本であり、書き込みに必
要な時間が約１μｓ必要なためである。すなわち、テレ
ビジョン信号を表示する場合を考えると、１水平走査期
間は63.5μｓであり、そのうち有効表示期間はその85％
程度である。赤、緑、青の３原色を同時にサンプリング
するとすれば、１水平走査期間に必要なサンプリング回
数は、 320/3≒107 （回） となり、サンプリング周期は0.5μｓ程度となる。した
がって、１μｓの書き込み時間を確保するためには、第
１のラッチが２組必要となる。TFTパネルの画素構成の
変化、書き込み時間等の条件の変化、あるいは階調数の
変更等により第１のラッチ13の個数が変わることは当然
である。
13−１および13−２の第１のラッチに順次記憶された
データは、次に第１のラッチ13−１および13−２に新し
いデータが記憶されると同時または直前に、第２のラッ
チ14に第２のラッチクロック20により記憶され、第２の
ラッチ14の出力はD/A変換装置15に入りアナログ量に変
換される。D/A変換装置15の出力は第２のラッチ14の出
力が変化するまで同一レベルの電圧値を保持するので、
TFTパネルに対し安定した書き込みを行うことができ
る。
データは、次に第１のラッチ13−１および13−２に新し
いデータが記憶されると同時または直前に、第２のラッ
チ14に第２のラッチクロック20により記憶され、第２の
ラッチ14の出力はD/A変換装置15に入りアナログ量に変
換される。D/A変換装置15の出力は第２のラッチ14の出
力が変化するまで同一レベルの電圧値を保持するので、
TFTパネルに対し安定した書き込みを行うことができ
る。
極性反転回路16はTFTパネルが交流駆動を必要とする
ため、１フィールド時間ごとに極性を反転するためのも
のである。
ため、１フィールド時間ごとに極性を反転するためのも
のである。
以上の回路動作にて、TFTパネルに書き込む原色信号1
7−１から17−６を得ることができる。
7−１から17−６を得ることができる。
第３図は、パネル駆動部のブロック図であり、Ｙ側駆
動回路31はＹ側スタートパルス34とＹ側クロック35にて
動作し、TFTパネル30のゲート電極配線１を選択し駆動
する。Ｙ側スタートパルス34はゲート電極配線１の第１
ライン目を決定するもので、以降はＹ側クロック35にて
順次選択を行う。テレビジョン画像表示において、Ｙ側
クロック35は水平同期信号である。
動回路31はＹ側スタートパルス34とＹ側クロック35にて
動作し、TFTパネル30のゲート電極配線１を選択し駆動
する。Ｙ側スタートパルス34はゲート電極配線１の第１
ライン目を決定するもので、以降はＹ側クロック35にて
順次選択を行う。テレビジョン画像表示において、Ｙ側
クロック35は水平同期信号である。
Ｘ側シフトレジスタ32はその出力にてトランスファー
ゲート33を制御し、原色信号17を書き込む画素を選択す
るもので、Ｘ側スタートパルス36およびＸ側クロック37
にて動作を行う。
ゲート33を制御し、原色信号17を書き込む画素を選択す
るもので、Ｘ側スタートパルス36およびＸ側クロック37
にて動作を行う。
Ｘ側スタートパルス36とＸ側クロック37にてＸ側シフ
トレジスタ32の第１ビットが選択されるとその出力はセ
レクト信号38にてトレンスファーゲート33を導通状態と
し、原色信号17をTFTパネル30のソース電極配線に供給
し、書き込みを行う。以降、Ｘ側クロック37によりセレ
クト信号38は順次移動して、６画素分が一組となったト
ランスファーゲート33を選択して書き込みを行う。な
お、第３図におけるパネル駆動部の回路は、液晶パネル
のガラス基板上に、TFT素子にて構成することも可能で
ある。
トレジスタ32の第１ビットが選択されるとその出力はセ
レクト信号38にてトレンスファーゲート33を導通状態と
し、原色信号17をTFTパネル30のソース電極配線に供給
し、書き込みを行う。以降、Ｘ側クロック37によりセレ
クト信号38は順次移動して、６画素分が一組となったト
ランスファーゲート33を選択して書き込みを行う。な
お、第３図におけるパネル駆動部の回路は、液晶パネル
のガラス基板上に、TFT素子にて構成することも可能で
ある。
第４図は第２図および第３図で説明した動作のタイミ
ングチャート図であり、テレビジョン画像表示の例であ
る。図において、原色信号10はサンプリング周期がおお
むね0.5μｓのサンプリングクロック18の立ち上がりエ
ッジでサンプリングされ、その出力は第１のラッチ13−
１、13−２に第１のラッチクロック19−１および19−２
の立ち上がりエッジで記憶される。第２のラッチ14には
第２のラッチクロック20のタイミングで記憶され、おお
むね１μｓの期間記憶されてTFTに書き込む原色信号17
を得る。
ングチャート図であり、テレビジョン画像表示の例であ
る。図において、原色信号10はサンプリング周期がおお
むね0.5μｓのサンプリングクロック18の立ち上がりエ
ッジでサンプリングされ、その出力は第１のラッチ13−
１、13−２に第１のラッチクロック19−１および19−２
の立ち上がりエッジで記憶される。第２のラッチ14には
第２のラッチクロック20のタイミングで記憶され、おお
むね１μｓの期間記憶されてTFTに書き込む原色信号17
を得る。
Ｘ側クロック37は第２のラッチクロック20と同一であ
り、立ち上がりエッジでＸ側シフトレジスタ32を転送す
る。Ｘ側スタートパルス36はＸ側クロック37の最初のク
ロックのときに図に示すタイミングで入力される。セレ
クト信号38は38−１から38−３で示すように順次出力さ
れる。
り、立ち上がりエッジでＸ側シフトレジスタ32を転送す
る。Ｘ側スタートパルス36はＸ側クロック37の最初のク
ロックのときに図に示すタイミングで入力される。セレ
クト信号38は38−１から38−３で示すように順次出力さ
れる。
［発明の効果］ 以上述べたように、本発明によれば、マトリクス状に
形成された複数の画素を有し、該各画素の液晶には薄膜
トランジスタを介して色信号が印加されるカラー液晶装
置において、アナログ値の３原色の色信号を切り替えて
供給する切り替え手段と、該切り替え手段から供給され
るアナログ値の３原色を色信号をサンプリングしてデジ
タル値化する第１の変換手段と、デジタル値化された各
色信号毎に設けられ、前記第１の変換手段によりデジタ
ル値化された各色信号を、互いに異なるタイミングで順
次記憶するｎ個（ｎは複数の自然数）の第１の記憶手段
と、該ｎ個の第１の記憶手段と対をなして設けられ、該
ｎ個の第１の記憶手段に記憶された前記デジタル値化さ
れた各色信号が同時に転送されこれを記憶するｎ個の第
２の記憶手段と、該第２の記憶手段に記憶された前記デ
ジタル値化された各色信号を同時にアナログ値化するｎ
個の第２の変換手段とを備え、該第２の変換手段により
アナログ値化された（ｎ×３）個の色信号を、（ｎ×
３）個の前記画素に同時に印加することにより、画素へ
の色信号の印加（書き込み）時間を十分に確保すること
ができ、安定した信号の印加が可能となる。従って、画
面の全域にわたって均一で、コントラストが高く、鮮明
なカラー画像を得ることができる。
形成された複数の画素を有し、該各画素の液晶には薄膜
トランジスタを介して色信号が印加されるカラー液晶装
置において、アナログ値の３原色の色信号を切り替えて
供給する切り替え手段と、該切り替え手段から供給され
るアナログ値の３原色を色信号をサンプリングしてデジ
タル値化する第１の変換手段と、デジタル値化された各
色信号毎に設けられ、前記第１の変換手段によりデジタ
ル値化された各色信号を、互いに異なるタイミングで順
次記憶するｎ個（ｎは複数の自然数）の第１の記憶手段
と、該ｎ個の第１の記憶手段と対をなして設けられ、該
ｎ個の第１の記憶手段に記憶された前記デジタル値化さ
れた各色信号が同時に転送されこれを記憶するｎ個の第
２の記憶手段と、該第２の記憶手段に記憶された前記デ
ジタル値化された各色信号を同時にアナログ値化するｎ
個の第２の変換手段とを備え、該第２の変換手段により
アナログ値化された（ｎ×３）個の色信号を、（ｎ×
３）個の前記画素に同時に印加することにより、画素へ
の色信号の印加（書き込み）時間を十分に確保すること
ができ、安定した信号の印加が可能となる。従って、画
面の全域にわたって均一で、コントラストが高く、鮮明
なカラー画像を得ることができる。
また、A/D変換により原色信号のサンプリングを行う
ので、輪郭部がシャープになり、画質が向上する効果を
有する。
ので、輪郭部がシャープになり、画質が向上する効果を
有する。
さらに、周辺回路の構成が簡単となると共に、液晶装
置の画素構成、書き込み時間を変更する場合にも、記憶
手段の個数を変更することにより対応することができる
ので、拡張性が良く、設計変更が容易であるという効果
を有する。
置の画素構成、書き込み時間を変更する場合にも、記憶
手段の個数を変更することにより対応することができる
ので、拡張性が良く、設計変更が容易であるという効果
を有する。
第１図は本発明のカラー液晶装置に用いるTFTパネルの
等価回路図。 第２図は信号処理の回路ブロック図。 第３図はパネル駆動部のブロック図。 第４図は第２図、および第３図による回路のタイミング
チャート図。
等価回路図。 第２図は信号処理の回路ブロック図。 第３図はパネル駆動部のブロック図。 第４図は第２図、および第３図による回路のタイミング
チャート図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 旬一 諏訪市大和３丁目３番５号 株式会社諏 訪精工舎内 (72)発明者 矢島 章隆 諏訪市大和３丁目３番５号 株式会社諏 訪精工舎内 (72)発明者 曽根原 富雄 諏訪市大和３丁目３番５号 株式会社諏 訪精工舎内 (72)発明者 有賀 修二 諏訪市大和３丁目３番５号 株式会社諏 訪精工舎内 (56)参考文献 特開 昭59−208587（ＪＰ，Ａ) 特開 昭59−45494（ＪＰ，Ａ) 特開 昭59−46686（ＪＰ，Ａ)
Claims (1)
- 【請求項１】マトリクス状に形成された複数の画素を有
し、該各画素の液晶には薄膜トランジスタを介して色信
号が印加されるカラー液晶装置において、 アナログ値の３原色の色信号を切り替えて供給する切り
替え手段と、 該切り替え手段から供給されるアナログ値の３原色の色
信号をサンプリングしてデジタル値化する第１の変換手
段と、 デジタル値化された各色信号毎に設けられ、前記第１の
変換手段によりデジタル値化された各色信号を、互いに
異なるタイミングで順次記憶するｎ個（ｎは複数の自然
数）の第１の記憶手段と、 該ｎ個の第１の記憶手段と対をなして設けられ、該ｎ個
の第１の記憶手段に記憶された前記デジタル値化された
各色信号が同時に転送されこれを記憶するｎ個の第２の
記憶手段と、 該第２の記憶手段に記憶された前記デジタル値化された
各色信号を同時にアナログ値化するｎ個の第２の変換手
段とを備え、 該第２の変換手段によりアナログ値化された（ｎ×３）
個の色信号を、（ｎ×３）個の前記画素に同時に印加す
る ことを特徴とするカラー液晶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60181356A JP2613370B2 (ja) | 1985-08-19 | 1985-08-19 | カラー液晶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60181356A JP2613370B2 (ja) | 1985-08-19 | 1985-08-19 | カラー液晶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8225645A Division JP2822991B2 (ja) | 1996-08-27 | 1996-08-27 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6240493A JPS6240493A (ja) | 1987-02-21 |
| JP2613370B2 true JP2613370B2 (ja) | 1997-05-28 |
Family
ID=16099283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60181356A Expired - Lifetime JP2613370B2 (ja) | 1985-08-19 | 1985-08-19 | カラー液晶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2613370B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4044961B2 (ja) * | 1995-08-30 | 2008-02-06 | セイコーエプソン株式会社 | 画像表示装置及びそれを用いた電子機器 |
| US6806862B1 (en) | 1998-10-27 | 2004-10-19 | Fujitsu Display Technologies Corporation | Liquid crystal display device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5945494A (ja) * | 1982-09-07 | 1984-03-14 | 塩尻工業株式会社 | 液晶表示装置 |
| JPS59208587A (ja) * | 1983-05-12 | 1984-11-26 | 東芝ライテック株式会社 | 表示装置 |
-
1985
- 1985-08-19 JP JP60181356A patent/JP2613370B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6240493A (ja) | 1987-02-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |