JP3585749B2 - 半導体装置のシステム構成及びこの半導体装置のシステム構成を用いた液晶表示装置モジュール - Google Patents
半導体装置のシステム構成及びこの半導体装置のシステム構成を用いた液晶表示装置モジュール Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、複数の同一の半導体装置を縦続接続してなる半導体装置のシステム構成及びこの半導体装置のシステム構成を用いた液晶表示装置モジュールに関するものである。
【０００２】
【従来の技術】
従来の液晶表示装置モジュールにおける半導体装置のシステム構成は、図１０に示すように、半導体装置としてのソースドライバＬＳＩチップ５１…及びゲートドライバＬＳＩチップ５２…が、各ＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）５３…に搭載され、これらソースドライバＬＳＩチップ５１…及びゲートドライバＬＳＩチップ５２…の出力端子側は液晶パネル５４上の図示しないＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ：インジウムすず酸化物）からなる端子に、例えば、ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ：異方性導電膜）を介して、熱圧着され電気的に接続されている。
【０００３】
また、ＴＣＰ５３…とフレキシブル基板５５とについても、上記ソースドライバＬＳＩチップ５１…及びゲートドライバＬＳＩチップ５２…の出力端子側と同様に、電気的に接続されている。これによって、上記ソースドライバＬＳＩチップ５１…ヘのカラーの映像データ信号（Ｒ・Ｇ・Ｂの３種の信号）、並びにソースドライバＬＳＩチップ５１…及びゲートドライバＬＳＩチップ５２…への各種制御信号及び電源ライン等は、コントローラ回路５６からフレキシブル基板５５上の配線を通して各ソースドライバＬＳＩチップ５１…又はゲートドライバＬＳＩチップ５２…に供給されるようになっている。
【０００４】
上記ソースドライバＬＳＩチップ５１を搭載するＴＣＰ５３は、ここでは８個設けられており、それぞれ第１ソースドライバ〜第８ソースドライバとなっている。すなわち、８個の同一のソースドライバＬＳＩチップ５１…が縦続接続されたものとなっている。なお、ゲートドライバＬＳＩチップ５２・５２については、ここでは、２個が縦続接続されたものとなっている。
【０００５】
上記液晶パネル５４の画素数は、８００画素×３（ＲＧＢ）〔ソース側〕×６００画素〔ゲート側〕である。
【０００６】
上記第１ソースドライバ〜第８ソースドライバは、それぞれ６４階調の表示を行うと共に、それぞれ１００画素×３（ＲＧＢ）を駆動するものとなっている。各ソースドライバのソースドライバＬＳＩチップ５１は、図１１に示すように、シフトレジスタ回路６１、データラッチ回路６２、サンプリングメモリ回路６３、ホールドメモリ回路６４、基準電源発生回路６５、ＤＡコンバータ回路６６及び出力回路６７から構成されている。
【０００７】
上記シフトレジスタ回路６１は、前記コントローラ回路５６のＳＳＰＩ端子から出力されて該ソースドライバＬＳＩチップ５１の端子ＳＰｉｎに入力され、かつ映像データ信号Ｒ・Ｇ・Ｂ（信号）の水平同期信号と同期を取ったスタートパルス入力信号ＳＰＩ（信号）をスタートパルスとする一方、その後、コントローラ回路５６のＳＣＫ端子から出力されるクロック信号ＣＫ（基準信号）にて、このスタートパルス入力信号ＳＰＩをシフトする。
【０００８】
このシフトレジスタ回路６１にてシフトされたスタートパルス入力信号ＳＰＩは、最終段の出力をスタートパルス出力信号ＳＰＯとして該ソースドライバＬＳＩチップ５１の端子ＳＰｏｕｔ から出力され、次のソースドライバＬＳＩチップ５１のＳＰｉｎ端子に入力される。また、前記クロック信号ＣＫも、入力端子ＣＫｉｎに入力され、出力端子ＣＫｏｕｔ から出力されて、次のソースドライバＬＳＩチップ１の端子ＣＫｉｎに入力される。
【０００９】
上記スタートパルス入力信号ＳＰＩは、図１０に示す第８ソースドライバにおけるソースドライバＬＳＩチップ５１のシフトレジスタ回路６１の最終段まで同様にシフトされる。
【００１０】
一方、コントローラ回路５６の各Ｒ・Ｇ・Ｂ端子から出力される映像データ信号Ｒ・Ｇ・Ｂは、Ｒ・Ｇ・Ｂ各々６ビットにて構成され、図１１に示すように、ソースドライバＬＳＩチップ５１の端子Ｒ１−６ｉｎ 、端子Ｇ１−６ｉｎ 、端子Ｂ１−６ｉｎ からそれぞれパラレルに入力され、データラッチ回路６２にて一時的にラッチされた後、サンプリングメモリ回路６３に送られる。
【００１１】
サンプリングメモリ回路６３は、前記シフトレジスタ回路６１の各段の出力信号によって時分割で送られてくるＲＧＢ各６ビット、計１８ビットの映像信号データをサンプリングし、コントローラ回路５６のＬＳ端子（本発明の説明図である図３参照）から出力される後述するラッチ信号ＬＳが入力されるまで記憶する。
【００１２】
これら映像信号データは、次いで、ホールドメモリ回路６４に入力され、映像データ信号Ｒ・Ｇ・Ｂの１水平期間のデータがホールドメモリ回路６４に入力された時点で、ラッチ信号ＬＳにてラッチされる。そして、ホールドメモリ回路６４は、次の水平期間のデータがサンプリングメモリ回路６３からホールドメモリ回路６４に入力されるまでの間、データを保持し、その間に、これら映像信号データが出力される。
【００１３】
基準電源発生回路６５は、前記コントローラ回路５６の端子Ｖｒｅｆ １−９ （本発明の説明図である図３参照）から出力されてソースドライバＬＳＩチップ５１の端子Ｖｒｅｆ １−９ に入力される基準電圧を基に、例えば、抵抗分割により階調表示に用いる６４レベルの電圧を発生させる。
【００１４】
ＤＡコンバータ回路６６は、デジタルＲ・Ｇ・Ｂ各々６ビットの映像信号データをアナログ信号に変換する。そして、出力回路６７は、前記コントローラ回路５６から出力されてソースドライバＬＳＩチップ５１の端子ＶＬＳに入力される電圧によって６４レベルのアナログ信号を増幅し、出力端子ＸＯ１−１００、ＹＯ１−１００、ＺＯ１−１００から前記液晶パネル５４の図示しない端子へ出力する。
【００１５】
上記出力端子ＸＯ１−１００、ＹＯ１−１００、ＺＯ１−１００は、各々映像データ信号Ｒ・Ｇ・Ｂに対応するもので、各々１００端子となっている。また、ソースドライバＬＳＩチップ５１の端子Ｖｃｃ及び端子ＧＮＤは、該ソースドライバＬＳＩチップ５１に供給される電源用端子である。なお、図１１においては、バッファ回路の記載を省略している。
【００１６】
以上が、６４階調のソースドライバについての構成と動作の説明である。
なお、ゲートドライバＬＳＩチップ５２については、基本的にはソースドライバＬＳＩチップ５１と同様の構成であるので、ここでは説明を省略する。
【００１７】
このような液晶表示装置モジュールにおける半導体装置のシステム構成においては、液晶表示装置の高画素数化、及び高分解能化が進んでいる。このような高画素数化により、ソースドライバＬＳＩチップ５１…及びゲートドライバＬＳＩチップ５２…は映像データ信号Ｒ・Ｇ・Ｂの転送の高速化、つまり高周波数クロックによる動作が要求されることになる。これは、ゲートドライバＬＳＩチップ５２・５２側よりも、特にソースドライバＬＳＩチップ５１…側で顕著となる。
【００１８】
例えば、ソース側が８００画素、ゲート側が６００画素の場合、クロック信号ＣＫは、約６５ＭＨｚになる。
【００１９】
上記の高周波数のクロック信号ＣＫをフレキシブル基板５５を介して、各ソースドライバＬＳＩチップ５１…に供給したのでは、浮遊容量が大きくなりクロック波形が鈍って誤動作を生じてしまう。このため、図１０に示す半導体装置のシステム構成では、隣接するＴＣＰ５３…を一部重ね合わせて配線を電気的に接続すると共に、クロック信号ＣＫはソースドライバＬＳＩチップ５１内で図示しないバッファ回路を介して出力し、次のソースドライバＬＳＩチップ５１に入力させている。そして、第１ソースドライバから第８ソースドライバまでの縦続接続されたソースドライバＬＳＩチップ５１…全てを上記の方法にて、順次、クロック信号ＣＫを通している。
【００２０】
これら隣接するＴＣＰ５３…を重ね合わせて配線を接続していく手法は、本出願人による特開平６−３６８４号公報に開示されている。この場合、ソースドライバＬＳＩチップ５１…間の浮遊容量は微小であるため、波形鈍りは軽減されている。
【００２１】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体装置のシステム構成及びこの半導体装置のシステム構成を用いた液晶表示装置モジュールでは、クロック信号ＣＫの高周波数化のため、及び同じ特性のＩＣチップを縦続接続するためから、次のような問題が生じる。
【００２２】
一般的に、クロック信号ＣＫの立ち上がり時間（１０％レベルから９０％レベルになる時間）による遅延時間ｔｄ１、及び立ち下がり時間（９０％レベルから１０％レベルになる時間）による遅延時間ｔｄ２は同じになるよう設計する。
【００２３】
例えば、ＰチャネルＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）とＮチャネルＭＯＳとによって構成されるクロックバッファ回路では、ＰチャネルＭＯＳのゲート幅を広くし、駆動能力を増す等の対策を行ってはいる。
【００２４】
しかし、クロック信号ＣＫの立ち上がり時の遅延時間ｔｄ１と立ち下がり時の遅延時間ｔｄ２とを全く同じにはできず、製造後、例えば１ｎｓｅｃ． 程度特性の違いが生じるのが普通である。また、プロセス条件の変動によるＬＳＩのスレッシュホールド電圧Ｖｔｈが個別のＬＳＩ毎に若干変わることも、これに加味する。実際には、例えば、立ち上がり時の遅延時間が約２ｎｓｅｃ． 程度になる一方、立ち下がり時の遅延時間が約３ｎｓｅｃ． 程度になることがある。このＬＳＩを複数個縦続接続し、信号を伝搬させると、図１２に示すタイミングチャートのようになる。
【００２５】
すなわち、ＬＳＩチップ１個当たり１ｎｓｅｃ． の違いは、同特性のＬＳＩチップをＮ個縦続に接続することから、違いが累積され、遅延時間の違い（１ｎｓｅｃ． ）×Ｎになる。したがって、図１２に示すように、ローレベル期間が狭くなってしまう。
【００２６】
前述したように、クロック信号ＣＫが、約６５ＭＨｚとすれば、１周期は約１５ｎｓｅｃ． であり、デューティ比を５０％とすれば、ローレベルは約８ｎｓｅｃ． となる。
【００２７】
ここで、先の特性のソースドライバＬＳＩチップ５１…が８個縦続接続（Ｎ＝８）されれば、最終段のソースドライバＬＳＩチップ５１内のクロック信号ＣＫのローレベルは１ｎｓｅｃ． を切り、ソースドライバＬＳＩチップ５１を駆動させるためにクロック信号ＣＫに要求されるローレベル時間の最小許容時間となることができない。その結果、ソースドライバＬＳＩチップ１…が誤動作したり、安定性を失い信頼性を損なう事態となる。
【００２８】
さらに、図１２においては、第１ソースドライバへのクロック信号ＣＫの入力は、デューティ比５０％の波形を想定しているが、実際のシステム設計では、コントローラ回路５６からフレキシブル基板５５の配線を経由して第１ソースドライバに入力するラインの浮遊容量が最も大きい。また、このコントローラ回路５６からフレキシブル基板５５の配線を経由して第１ソースドライバに入力するラインは、ＬＳＩの実装の形状等、設計による浮遊容量の変動が大きい箇所である。
【００２９】
この波形鈍りやばらつきを、前述したソースドライバＬＳＩチップ５１・５１間の累積に加味することになるので、ソースドライバＬＳＩチップ５１…の最終段まで信頼性を保証することは、極度に難しくなっている。
今後、さらに高画素が追及されることから、当問題は深刻である。
【００３０】
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、複数の同一の半導体装置を縦続接続する場合に、システムの誤動作や動作停止等の状況を回避でき、信頼性の高いシステムを構築し得る半導体装置のシステム構成及びこの半導体装置のシステム構成を用いた液晶表示装置モジュールを提供することにある。
【００３１】
【課題を解決するための手段】
請求項１に係る発明の半導体装置のシステム構成は、上記課題を解決するために、複数の同一の半導体装置が縦続接続されると共に、これら半導体装置に縦続して伝搬される例えばスタートパルス信号や映像データ信号等の信号及びクロック信号等の基準信号が、各半導体装置において遅延を生じ、かつその遅延時間が信号の立ち上がり時と立ち下がり時とで異なる半導体装置のシステム構成において、上記複数の縦続接続してなる半導体装置に縦続して伝搬される信号及び基準信号を、これら各入力信号に対して基準信号の半周期分を遅延させて出力させる半周期遅延手段が各半導体装置に設けられており、奇数番目の半導体装置と偶数番目の半導体装置とにおいて、信号及び基準信号の立ち上がり時と立ち下がり時とを入れ替えることを特徴としている。
【００３２】
すなわち、複数の同一の半導体装置を縦続接続し、これら半導体装置に対して例えばスタートパルス信号や映像データ信号等の信号、及びクロック信号等の基準信号を縦続して伝搬すると、各半導体装置において遅延を生じる。この遅延は本来、信号及び基準信号の立ち上がり時と立ち下がり時とで同じになるようにすべきものであるが、実際にはこれら遅延時間が異なる。この結果、末端の半導体装置においては、遅延時間の違いの累積により、信号及び基準信号の各ローレベル期間が短くなり、システムが誤動作や動作停止等を生じるおそれがある。
【００３３】
しかし、本発明では、各半導体装置には半周期遅延手段が設けられており、この半周期遅延手段によって、複数の縦続接続してなる半導体装置に縦続して伝搬される信号及び基準信号が、これら各入力信号に対して基準信号の半周期分を遅延させて出力される。
【００３４】
すなわち、信号及び基準信号を、入力信号に対して基準信号の半周期分だけ遅延させることにより、奇数番目の半導体装置と偶数番目の半導体装置とにおいて、信号及び基準信号の立ち上がり時と立ち下がり時とを入れ替えることが可能となる。そのため、各半導体装置において信号及び基準信号の遅延時間が信号の立ち上がり時と立ち下がり時とで異なっていても、それらを相殺して遅延時間の違いの累積を生じさせないようにすることができる。この結果、基準信号が高速化されても、つまり例えばクロックが高速化し、かつ半導体装置の縦続接続数が増加しても、適切なクロックを最末端の半導体装置まで伝搬でき、誤動作の原因を排除することができる。
【００３５】
したがって、複数の同一の半導体装置を縦続接続する場合に、システムの誤動作や動作停止等の状況を回避でき、信頼性の高いシステムを構築し得る半導体装置のシステム構成を提供することができる。
【００３６】
請求項２に係る発明の半導体装置のシステム構成は、上記課題を解決するために、複数の同一の半導体装置が縦続接続されると共に、これら半導体装置に縦続して伝搬される信号及び基準信号が、各半導体装置において遅延を生じ、かつその遅延時間が信号の立ち上がり時と立ち下がり時とで異なる半導体装置のシステム構成において、上記複数の縦続接続してなる半導体装置に縦続して伝搬される信号及び基準信号を、これら各入力信号に対して基準信号の半周期分を遅延させて出力させる半周期遅延手段が各半導体装置に設けられると共に、上記半周期遅延手段は、上記半導体装置に縦続して伝搬される基準信号を、入力信号に対して反転させる反転手段を備えており、奇数番目の半導体装置と偶数番目の半導体装置とにおいて、信号及び基準信号の立ち上がり時と立ち下がり時とを入れ替えることを特徴としている。
【００３７】
すなわち、複数の同一の半導体装置を縦続接続し、これら半導体装置に対して例えばスタートパルス信号や映像データ信号等の信号、及びクロック信号等の基準信号を縦続して伝搬すると、各半導体装置において遅延を生じる。この遅延は本来、信号及び基準信号の立ち上がり時と立ち下がり時とで同じになるようにすべきものであるが、実際にはこれら遅延時間が異なる。この結果、末端の半導体装置においては、遅延時間の違いの累積により、信号及び基準信号の各ローレベル期間が短くなり、システムが誤動作や動作停止等を生じるおそれがある。
【００３８】
しかし、本発明では、各半導体装置には半周期遅延手段が設けられており、この半周期遅延手段によって、複数の縦続接続してなる半導体装置に縦続して伝搬される信号及び基準信号が、これら各入力信号に対して基準信号の半周期分を遅延させて出力される。また、上記半周期遅延手段は、上記半導体装置に縦続して伝搬される基準信号を、入力信号に対して反転させる反転手段を備えているので、基準信号については、反転手段が入力信号に対して反転させることにより、入力信号に対して基準信号の半周期分を遅延させる。すなわち、基準信号を反転することによっても基準信号の半周期分を遅延させることができ、最終的には基準信号の半周期分を遅延させることと同じ効果を得ることができる。
【００３９】
したがって、半周期遅延手段には、信号に対して純粋に基準信号の半周期分を遅延させる場合と、基準信号に対して反転手段による基準信号の反転によって基準信号の半周期分を遅延させる場合とがある。
【００４０】
そして、これによって、信号及び基準信号を、入力信号に対して基準信号の半周期分だけ遅延させることにより、奇数番目の半導体装置と偶数番目の半導体装置とにおいて、信号及び基準信号の立ち上がり時と立ち下がり時とを入れ替えることが可能となる。そのため、各半導体装置において信号及び基準信号の遅延時間が信号の立ち上がり時と立ち下がり時とで異なっていても、それらを相殺して遅延時間の違いの累積を生じさせないようにすることができる。この結果、基準信号が高速化しても、つまり例えばクロックが高速化し、かつ半導体装置の縦続接続数が増加しても、適切なクロックを最末端の半導体装置まで伝搬でき、誤動作の原因を排除することができる。
【００４１】
また、反転手段は、基準信号を反転させるだけであるので、装置構成も簡単である。
【００４２】
したがって、複数の同一の半導体装置を縦続接続する場合に、システムの誤動作や動作停止等の状況を簡単な構成にて回避でき、信頼性の高いシステムを構築し得る半導体装置のシステム構成を提供することができる。
【００４３】
請求項３に係る発明の半導体装置のシステム構成は、上記課題を解決するために、請求項１又は請求項２記載の半導体装置のシステム構成において、縦続接続された複数の同一の半導体装置に対して縦続伝搬される信号は、各半導体装置における入出力の位相が同じであることを特徴としている。
【００４４】
上記発明によれば、縦続接続された複数の同一の半導体装置に対して縦続伝搬される信号は、各半導体装置における入出力の位相が同じである。
【００４５】
この結果、各半導体装置毎に、縦続伝搬される信号の入出力の位相が揃うので、確実にシステムの誤動作や動作停止等の状況を回避でき、信頼性の高いシステムを構築し得る半導体装置のシステム構成を提供することができる。
【００４６】
請求項４に係る発明の半導体装置のシステム構成は、上記課題を解決するために、請求項１、２又は３記載の半導体装置のシステム構成において、縦続接続された複数の同一の半導体装置は、表示装置駆動回路を構成するものであることを特徴としている。
【００４７】
上記発明によれば、縦続接続された複数の同一の半導体装置は、表示装置駆動回路を構成するものである。
【００４８】
この結果、表示装置駆動回路において、各請求項１、２又は３記載の半導体装置のシステム構成において得られる作用効果を有することが可能となる。
【００４９】
請求項５に係る発明の半導体装置のシステム構成は、上記課題を解決するために、請求項４記載の半導体装置のシステム構成において、前記表示装置駆動回路は、液晶表示装置駆動回路であることを特徴としている。
【００５０】
上記発明によれば、表示装置駆動回路は、液晶表示装置駆動回路である。
【００５１】
この結果、表示装置駆動回路としての液晶表示装置駆動回路において、各請求項１、２又は３記載の半導体装置のシステム構成において得られる作用効果を有することが可能となる。
【００５２】
請求項６に係る発明の半導体装置のシステム構成は、上記課題を解決するために、請求項５記載の半導体装置のシステム構成において、前記液晶表示装置駆動回路は、ソースドライバであることを特徴としている。
【００５３】
上記発明によれば、前記液晶表示装置駆動回路は、ソースドライバである。
【００５４】
すなわち、ソースドライバにおいては、映像データ信号の転送の高速化のため基準信号の高速度化が要求されるので、特に、末端の半導体装置においては、遅延時間の違いの累積により、信号及び基準信号の各ローレベル期間が短くなり、システムが誤動作や動作停止等を生じ易い。
【００５５】
したがって、ソースドライバに本半導体装置のシステム構成を採用することによって、液晶表示装置駆動回路としてのソースドライバにおいて、複数の同一のソースドライバを縦続接続する場合に、映像データ信号の高速転送を可能とし、システムの誤動作や動作停止等の状況を回避でき、信頼性の高いシステムを構築し得る半導体装置のシステム構成を提供することができる。
【００５６】
請求項８に係る発明の半導体装置のシステム構成を用いた液晶表示装置モジュールは、上記課題を解決するために、請求項４又は請求項５に記載の半導体装置のシステム構成を用いたことを特徴としている。
【００５７】
上記発明によれば、液晶表示装置モジュールは、請求項４又は請求項５に記載の半導体装置のシステム構成、すなわち、縦続接続された複数の同一の半導体装置は、表示装置駆動回路を構成するものであるか又はその表示装置駆動回路が液晶表示装置駆動回路である半導体装置のシステム構成からなっている。
【００５８】
この結果、複数の同一の半導体装置を縦続接続する場合に、システムの誤動作や動作停止等の状況を回避でき、信頼性の高いシステムを構築し得る半導体装置のシステム構成を用いた液晶表示装置モジュールを提供することができる。
【００５９】
【発明の実施の形態】
本発明の実施の一形態について図１ないし図９に基づいて説明すれば、以下の通りである。
【００６０】
本実施の形態の液晶表示装置モジュールにおける半導体装置のシステム構成は、図２に示すように、半導体装置としてのソースドライバＬＳＩチップ１…及びゲートドライバＬＳＩチップ２…が各ＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）３…に搭載されている。ここで、ＴＣＰとは、テープ・フィルムにＬＳＩチップを張り付けた薄型のパッケージをいう。
【００６１】
ＴＣＰ３…の出力端子側は、後述する図７に示すように、液晶パネル４の液晶ガラス基板４ａの上に設けられたＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ：インジウムすず酸化物）からなる端子４ｂに、例えば、ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ：異方性導電膜）４ｃを介して、熱圧着され電気的に接続されている。
【００６２】
一方、各ソースドライバＬＳＩチップ１…及びゲートドライバＬＳＩチップ２・２への入力側信号のやり取りは、図２に示すように、ＴＣＰ配線及びフレキシブル基板５の配線を通して行われる。
【００６３】
これによって、上記ソースドライバＬＳＩチップ１…ヘのカラーの映像データ信号Ｒ・Ｇ・Ｂ（各々６ビットからなるＲ・Ｇ・Ｂの３種の信号）、並びにソースドライバＬＳＩチップ１…及びゲートドライバＬＳＩチップ２…への各種制御信号及び電源ライン等は、コントローラ回路６からフレキシブル基板５上の配線を通じて各ソースドライバＬＳＩチップ１…及びゲートドライバＬＳＩチップ２…に供給されるようになっている。ただし、クロック信号ＣＫは、フレキシブル基板５を介しても勿論良いが、特に高速であるため、本実施の形態では、フレキシブル基板５を介さないで配線している。
【００６４】
上記ソースドライバＬＳＩチップ１…を搭載するＴＣＰ３…は、本実施の形態では、８個設けられており、それぞれ第１ソースドライバ〜第８ソースドライバとなっている。この結果、８個の同一のソースドライバＬＳＩチップ１…が縦続接続されたものとなっている。また、ゲートドライバＬＳＩチップ２・２については、本実施の形態では、２個が縦続接続されたものとなっている。
【００６５】
上記液晶パネル４の画素数は、８００画素×３（ＲＧＢ）〔ソース側〕×６００画素〔ゲート側〕である。なお、これらは、従来技術に記載のものと同じである。
【００６６】
上記構成の液晶表示装置モジュールにおける各種信号及びその流通経路について説明する。
【００６７】
先ず、図２及び図３に示すように、ソースドライバＬＳＩチップ１…への各々６ビットからなる映像データ信号Ｒ・Ｇ・Ｂ、クロック信号ＣＫ及びスタートパルス信号入力ＳＰＩが、コントローラ回路６から出力され、フレキシブル基板５上の配線及びＴＣＰ３…の配線を通して、第１ソースドライバのソースドライバＬＳＩチップ１に入力される。
【００６８】
第１ソースドライバにおけるソースドライバＬＳＩチップ１から出力された映像データ信号Ｒ・Ｇ・Ｂは、図１に示す端子Ｒ１−６ｏｕｔ・Ｇ１−６ｏｕｔ・Ｂ１−６ｏｕｔから再びフレキシブル基板５を介して次段の第２ソースドライバにおけるソースドライバＬＳＩチップ１に入力される。また、同様にして、第１ソースドライバにおけるソースドライバＬＳＩチップ１から出力されたスタートパルス出力信号ＳＰＯについても端子ＳＰｏｕｔ から、次段の第２ソースドライバにおけるソースドライバＬＳＩチップ１に入力される。
【００６９】
また、クロック信号ＣＫは、第１ソースドライバにおけるソースドライバＬＳＩチップ１の端子ＣＫｏｕｔ から出力され、図２に示すように、フレキシブル基板５を介さずに次の第２ソースドライバのソースドライバＬＳＩチップ１へ送られる。
【００７０】
以下、同様にして順次、第３ソースドライバから第８ソースドライバに至るまで接続される。
【００７１】
第８ソースドライバからのスタートパルス出力信号ＳＰＯは、フレキシブル基板５の配線を通り、コントローラ回路６の端子ＳＳＰＯに入力される。
【００７２】
また、ソースドライバＬＳＩチップ１における電源端子Ｖｃｃと端子ＧＮＤライン、６４ビツト階調表示用の電圧Ｖｒｅｆ １〜９、液晶パネル４ヘの印加電圧調整用電圧ＶＬＳ及びラッチ信号ＬＳが共通信号として、コントローラ回路６から第１ソースドライバ〜第８ソースドライバの各ソースドライバＬＳＩチップ１…に供給されている。
【００７３】
一方、ゲートドライバＬＳＩチップ２・２についても、同様にＴＣＰ３…に搭載され、液晶パネル４の端子及びフレキシブル基板５に電気的に接続されている。
【００７４】
また、コントローラ回路６から、ゲートドライバ用クロック信号ＧＣＫ及びゲートドライバ用スタートパルス信号ＧＳＰＩが、第１ゲートドライバのゲートドライバＬＳＩチップ２に入力されている。
【００７５】
そして、第１ゲートドライバからのゲートドライバ用クロック信号ＧＣＫが、後述する図９に示すように、端子ＧＣＫｏｕｔ から出力されると共に、ゲートドライバ用スタートパルス信号ＧＳＰＯが端子ＧＳＰｏｕｔ から出力され、次段の第２ゲートドライバに入力されている。最終段の第２ゲートドライバのゲートドライバＬＳＩチップ２からのゲートドライバ用スタートパルス信号ＧＳＰＯは、コントローラ回路６に入力される。また、ゲートドライバＬＳＩチップ２の電源端子Ｖｃｃ、ＧＮＤライン、及び液晶パネル印加用の電圧Ｖｒｅｆ １・２が共通信号として、コントローラ回路６から各ゲートドライバＬＳＩチップ２・２に供給されている。
【００７６】
このように、本実施の形態では、ソースドライバＬＳＩチップ１…においては、コントローラ回路６からのクロック信号ＣＫ及びスタートパルス入力信号ＳＰＩは、各第１ソースドライバ〜第８ソースドライバへ縦続して入出力されると共に、映像データ信号Ｒ・Ｇ・Ｂについても、各第１ソースドライバ〜第８ソースドライバへ縦続して入出力されるようになっている。
【００７７】
また、ゲートドライバＬＳＩチップ２・２においては、コントローラ回路６からのゲートドライバ用クロック信号ＧＣＫ及びゲートドライバ用スタートパルス信号ＧＳＰＩは、各第１ゲートドライバ及び第２ゲートドライバに縦続して入出力されるようになっている。
【００７８】
したがって、上記コントローラ回路６からのソースドライバへのスタートパルス入力信号ＳＰＩ及び映像データ信号Ｒ・Ｇ・Ｂ、並びにコントローラ回路６からのゲートドライバへのゲートドライバ用スタートパルス信号ＧＳＰＩは、本発明の半導体装置へ縦続して伝搬される信号となっている。また、コントローラ回路６からのソースドライバへのクロック信号ＣＫ、及びコントローラ回路６からのゲートドライバへのゲートドライバ用クロック信号ＧＣＫは、本発明の半導体装置へ縦続して伝搬される基準信号となっている。
【００７９】
次に、ソースドライバＬＳＩチップ１の回路について、図１に基づいて詳細にに説明する。
【００８０】
上記ソースドライバＬＳＩチップ１は、６４階調表示を行うものであり、１００画素×３（ＲＧＢ）を駆動するものである。なお、これは、従来技術に記載のものと同じである。
【００８１】
ソースドライバＬＳＩチップ１の回路構成は、図１に示すように、シフトレジスタ回路１１、半周期遅延手段及び反転手段としての入力反転バッファ回路１２、半周期遅延手段としてのクロック半周期遅延回路１３、データラッチ回路１４、サンプリングメモリ回路１５、半周期遅延手段としてのクロック半周期遅延回路１６、ホールドメモリ回路１７、基準電源発生回路１８、ＤＡコンバータ回路１９、及び出力回路２０を有している。
【００８２】
なお、従来のソースドライバＬＳＩチップとの相違点は、クロック信号ＣＫが、端子ＣＫｉｎから入力された後、入力反転バッファ回路１２を通り、反転してシフトレジスタ回路１１のクロックになること、スタートパルスＳＰＩ信号が、シフトレジスタ回路１１にてシフトされ、端子ＳＰｏｕｔ から出力される前に、クロックを半周期遅延させるクロック半周期遅延回路１３を介して出力されること、及び各６ビットの映像データ信号Ｒ・Ｇ・Ｂにおける、入力された後であってデータラッチ回路１４に入る前の信号を、先と同様にクロックを半周期遅延させるクロック半周期遅延回路１６に導き、このクロック半周期遅延回路１６を介して、端子Ｒ１−６ｏｕｔ・Ｇ１−６ｏｕｔ・Ｂ１−６ｏｕｔから出力させることである。
【００８３】
上記構成のソースドライバＬＳＩチップ１では、図１に示すように、先ず、クロック信号ＣＫが、端子ＣＫｉｎから入力されると、入力反転バッファ回路１２にてクロックが反転され、クロック反転信号／ＣＫとなる。そして、映像データ信号Ｒ・Ｇ・Ｂの水平同期信号に同期を取ったスタートパルス信号ＳＰＩが端子ＳＰｉｎから入力されると、このスタートパルス信号ＳＰＩのハイレベル期間に入力された最初のクロック反転信号／ＣＫの立ち下がりから、シフトを開始する。
【００８４】
シフトレジスタ回路１１をシフトしたスタートパルス入力信号ＳＰＩは、最終段からクロックを半周期遅延させるクロック半周期遅延回路１３によってクロックを半周期遅延し、スタートパルス出力信号ＳＰＯとして、端子ＳＰｏｕｔ から出力され、次の第２ソースドライバにおけるソースドライバＬＳＩチップ１の端子ＳＰｉｎに入力される。
【００８５】
映像データ信号Ｒ・Ｇ・Ｂは、ＲＧＢ各々６ビットで構成され、クロック信号ＣＫの立ち下がりに同期を取り、コントローラ回路６から第１ソースドライバのにおけるソースドライバＬＳＩチップ１の端子Ｒ１−６ｉｎ ・Ｇ１−６ｉｎ ・Ｂ１−６ｉｎ に入力される。これら映像データ信号Ｒ・Ｇ・Ｂは、データラッチ回路１４にて一時的にラッチされた後、サンプリングメモリ回路１５に送られる。
【００８６】
上記各６ビットの映像データ信号Ｒ・Ｇ・Ｂは、データラッチ回路１４に入力されると共に、クロックを半周期遅延させるクロック半周期遅延回路１６にも入力され、このクロック半周期遅延回路１６を介して、端子Ｒ１−６ｏｕｔ・Ｇ１−６ｏｕｔ・Ｂ１−６ｏｕｔから出力され、次の第２ソースドライバにおけるソースドライバＬＳＩチップ１の端子Ｒ１−６ｉｎ ・Ｇ１−６ｉｎ ・Ｂ１−６ｉｎ に各々入力される。
【００８７】
このクロック信号ＣＫとスタートパルス入力信号ＳＰＩと映像データ信号Ｒ・Ｇ・Ｂとの関係を、図４（ａ）〜（ｆ）に基づいて説明する。
【００８８】
先ず、クロック信号ＣＫが入力されると（図４（ａ））、入力反転バッファ回路１２にて反転し、クロック反転信号／ＣＫとなる（図４（ｄ））。次いで、スタートパルス入力信号ＳＰＩのハイレベル期間のクロック反転信号／ＣＫの最初の立ち下がりからシフトレジスタ回路１１でのスタートパルスＳＰＩ信号のシフトを開始し、１個のソースドライバが対応する１００画素分のデータ（ＲＧＢの各６ビットがパラレルに送られている。）が送られるとスタートパルス出力信号ＳＰＯが出力される。ただし、この信号は、１００画素分のデータの最終段からクロックを半周期遅延させるクロック半周期遅延回路１３によってクロックが半周期遅延している（図４（ｅ））。
【００８９】
一方、映像データ信号Ｒ・Ｇ・Ｂもまた、クロック半周期遅延回路１６にて遅延されて出力される（図４（ｆ））。
【００９０】
この結果、第２ソースドライバへの入力時のタイミングにおいては、図５に示すように、クロックについてクロック反転信号／ＣＫが入力されるが、第２ソースドライバにおけるソースドライバＬＳＩチップ１の端子ＳＰｉｎへの入力されるスタートパルス出力信号ＳＰＯ、及び映像データ信号Ｒ・Ｇ・Ｂは、第１ソースドライバのクロック半周期遅延回路１３及びクロック半周期遅延回路１６にてクロックに関して半周期遅延をかけているため、クロック反転信号／ＣＫの立ち下がりに同期されて第２ソースドライバにおけるソースドライバＬＳＩチップ１に入力される。このため、クロック反転信号／ＣＫ、スタートパルス出力信号ＳＰＯ及び映像データ信号Ｒ・Ｇ・Ｂの位相は、第１ソースドライバ１と同じになる。
【００９１】
以上のように、奇数番目の第１ソースドライバ・第３ソースドライバ・第５ソースドライバ・第７ソースドライバ、及び偶数番目の第２ソースドライバ・第４ソースドライバ・第６ソースドライバ・第８ソースドライバの信号の各ソースドライバＬＳＩチップ１の入力端子での位相関係が同じとなるため、位相については第１ソースドライバにおけるソースドライバＬＳＩチップ１の動作で考えれば良い。
【００９２】
上述したクロック反転信号／ＣＫ又はクロック信号ＣＫ、スタートパルス入力信号ＳＰＩ及び映像データ信号Ｒ・Ｇ・Ｂが各ソースドライバＬＳＩチップ１…に入力されることによって、図１に示すように、サンプリングメモリ回路１５は、シフトレジスタ回路１１のスタートパルス入力信号ＳＰＩにおける図示しない各段のシフト出力信号により、時分割で送られてくる映像データ信号Ｒ・Ｇ・Ｂ各６ビットの計１８ビットをサンプリングし、ラッチ信号ＬＳが入力されるまで記憶する。
【００９３】
これら映像信号データは、次にホールドメモリ回路１７に入力され、映像データ信号Ｒ・Ｇ・Ｂの１水平期間のデータがホールドメモリ回路１７に入力された時点で、ラッチ信号ＬＳの立ち下がりにてラッチされる。そして、ホールドメモリ回路１７は、次の水平期間のデータがサンプリングメモリ回路１５からホールドメモリ回路１７に入力されるまでの間、データを保持し、その間に、これら映像信号データは次のＤＡコンバータ回路１９に出力される。
【００９４】
このとき、シフトレジスタ回路１１及びサンプリングメモリ回路１５は、次の水平期間の新たな映像データ信号Ｒ・Ｇ・Ｂの取り込みを行っている。
【００９５】
次に、基準電源発生回路１８は、前記コントローラ回路６の端子Ｖｒｅｆ１−９から出力されてソースドライバＬＳＩチップ１…の端子Ｖｒｅｆ１−９に入力される基準電圧を基に、例えば、抵抗分割により階調表示に用いる６４レベルの電圧を発生させる。
【００９６】
ＤＡコンバータ回路１９は、デジタルＲ・Ｇ・Ｂ各々６ビットで送られてきた映像データ信号Ｒ・Ｇ・Ｂをアナログ信号に変換する。そして、出力回路２０は、ソースドライバＬＳＩチップ１…の印加電圧調整用端子ＶＬＳから入力される液晶パネル４ヘの電圧により、６４レベルのアナログ信号を増幅し、Ｒ・Ｇ・Ｂにそれぞれ対応した出力端子Ｘｏ１−１００・Ｙｏ１−１００・Ｚｏ１−１００から液晶パネル４の図示しない端子へ出力する。
【００９７】
また、図１において、ソースドライバＬＳＩチップ１…の端子Ｖｃｃ及び端子ＧＮＤは、該ソースドライバＬＳＩチップ１…に供給される電源用端子である。
【００９８】
次に、本システム構成におけるクロック信号ＣＫの動作を、図６（ａ）〜（ｅ）に示すタイミングチャートにて説明する。なお、この説明において、縦続接続された第１ソースドライバ〜第８ソースドライバは、略同じ特性のソースドライバＬＳＩチップ１…であり、立ち上がり時の遅延時間をｔｄ１とし、立ち下がり時の遅延時間をｔｄ２とする。
【００９９】
前記コントローラ回路６から第１ソースドライバにクロック信号ＣＫが入力される。このクロック信号ＣＫは、第１ソースドライバ内にて反転され、クロック反転信号／ＣＫとして第２ソースドライバに入力される。以下、奇数番目の第１ソースドライバ・第３ソースドライバ・第５ソースドライバ・第７ソースドライバには、クロック信号ＣＫが入力され、偶数番目の第２ソースドライバ・第４ソースドライバ・第６ソースドライバ・第８ソースドライバには、反転したクロック反転信号／ＣＫが入力される。
【０１００】
ここで、例えば、図６（ｃ）に示す第３ソースドライバへの入力段階で見ると、コントローラ回路６からの出力（図６（ａ））に対して、立ち上がりはｔｄ２＋ｔｄ１の遅延となる一方、立ち下がりはｔｄ１＋ｔｄ２の遅延であることが分かる。つまり、ｔｄ１とｔｄ２とが異なっていても、奇数番目の第１ソースドライバ・第３ソースドライバ・第５ソースドライバ・第７ソースドライバに入力されるクロック波形は補正されて、コントーラ出力波形と同等になっていることが分かる。
【０１０１】
したがって、縦続接続においての遅延時間の違いの累積がないことから、本実施の形態によれば、クロックが高速化し、ソースドライバの縦続接続が増加しても、適切なクロックを最終ソースドライバである第８ソースドライバまで伝搬でき、誤動作の原因を排除することができる。
【０１０２】
ここで、前記入力反転バッファ回路１２は、例えば、通常、インバータとして使用されているＰチャネルＭＯＳとｎチャネルＭＯＳとの構成で実現できる。
【０１０３】
また、クロック半周期遅延回路１３・１６は、例えば、Ｄフリップフロップを用い、入力としてはシフトレジスタ回路１１の最終段からの出力やソースドライバＬＳＩチップ１…に入力された映像データ信号Ｒ・Ｇ・Ｂを入力し、ＤフリップフロップのクロックとしてはソースドライバＬＳＩチップ１…に入力されたクロック又は入力反転バッファ出力をさらに反転させた信号を入力することで、所望の出力が得られる。
【０１０４】
そして、これらをソースドライバＬＳＩチップ１…の出力端子から出力すれば良いので、入力反転バッファ回路１２及びクロック半周期遅延回路１３・１６を簡単な回路で実現でき、回路数を大幅に増やすことはない。
【０１０５】
ここで、本実施の形態の液晶表示装置モジュールの構造について説明する。
【０１０６】
本実施の形態の液晶表示装置モジュールでは、一部既に説明したように、ＴＣＰ３…の出力端子側は、図７に示すように、液晶パネル４の液晶ガラス基板４ａの上に設けられたＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ：インジウムすず酸化物）からなる端子４ｂに、例えば、ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ：異方性導電膜）４ｃを介して、熱圧着され電気的に接続されている。
【０１０７】
そして、クロック信号ＣＫについては、図２に示したように、フレキシブル基板５を介さないで配線している。このようにしたのは、従来技術でも説明したように、隣接したＴＣＰ配線を端部で重ね合わせて接続することにより、電気的に接続するためである。
【０１０８】
また、このソースドライバＬＳＩチップ１・１における側面方向に配されたクロック信号ＣＫのＴＣＰ配線３ａ・３ａを接続するために、図８に示すように、液晶パネル４の下ガラスである液晶ガラス基板４ａ上に画素用端子と同じＩＴＯからなるソースドライバ接続用配線（図８は、２本の場合を示す）４ｄを配置し、液晶ガラス基板４ａへ前記ＡＣＦ４ｃを介してＴＣＰ３・３を熱圧着する。これによって、電気的接続が同時に行われる。
【０１０９】
なお、今後、さらに信号が高速化したり、又はシステムの小型化の要求からのソースドライバの実装領域の縮小化のために、他の信号線もフレキシブル基板５を介さず上記方法にて配線することもあり得る。さらに、共通線である電源関係、電圧Ｖｒｅｆ 関係、ラッチ信号ＬＳ等の全ての信号を上記のようにＴＣＰ配線３ａからＴＣＰ配線３ａへ伝達させ、フレキシブル基板５を無くしても良い。この場合の共通信号及び電源関係の配線は、例えば、ソースドライバＬＳＩチップ１…内のデータ配線を使用して、チップの端子→チップ内のデータ配線→チップの端子→ＴＣＰ配線→次のチップの端子と通していけば良い。
【０１１０】
以上、ソースドライバＬＳＩチップ１…について述べてきたが、ゲートドライバＬＳＩチップ２・２へも本手法の適用は可能である。
【０１１１】
すなわち、ゲートドライバ側は、現在、特に高速ではないが、将来、高画素数化等で高速化された場合、図９に示すようにすれば良い。
【０１１２】
図９に示すゲートドライバＬＳＩチップ２は、シフトレジスタ回路３１、入力反転バッファ回路３２、クロック半周期遅延回路３３、レベルシフタ回路３４、出力回路３５からなっている。
【０１１３】
上記シフトレジスタ回路３１は、映像データ信号Ｒ・Ｇ・Ｂの水平同期信号に基づくスタートパルスをゲートドライバ用クロック信号ＧＣＫの反転信号であるゲートドライバ用クロック反転信号／ＧＣＫによりシフトし、前記液晶パネル４の画素を選択するための選択パルスを出力する。
【０１１４】
レベルシフタ回路３４は、上記選択パルスを液晶パネル４のＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）のＯＮ／ＯＦＦに必要な電圧レベルに変換を行うものである。出力回路３５は、上記信号を内蔵された図示しない出力バッファ回路にて増幅し、出力端子ＯＧ１ 〜ＯＧｎ から液晶パネル４ヘ出力するものである。
【０１１５】
このゲートドライバＬＳＩチップ２では、前記ソースドライバＬＳＩチップ１と手法は同じであるので詳述はしないが、先と同じようにゲートドライバ用クロック信号ＧＣＫをゲートドライバＬＳＩチップ２内部で半周期遅延手段及び反転手段としての入力反転バッファ回路３２により反転させ、シフトレジスタ回路３１のクロックとする。
【０１１６】
また、ゲートドライバ用スタートパルス入力信号ＧＳＰＩは、シフトレジスタ回路３１にてシフトした後、半周期遅延手段としてのクロック半周期遅延回路３３にて遅延を行い、端子ＧＳＰｏｕｔ からゲートドライバ用スタートパルス出力信号ＧＳＰＯとして、次の第２ゲートドライバにおけるゲートドライバＬＳＩチップ２のＧＳＰｉｎ端子に入力するものである。
【０１１７】
入力反転バッファ回路３２やクロック半周期遅延回路３３の実現手法や、各種配線の配線方法等は、先のソースドライバでの説明と同じである。
【０１１８】
なお、これまで説明してきた入力反転バッファ回路１２及び入力反転バッファ回路３２は、クロック信号ＣＫ又はゲートドライバ用クロック信号ＧＣＫを反転してクロック反転信号／ＣＫ又はゲートドライバ用クロック反転信号／ＧＣＫとするものであるが、これによって、結果的にクロック信号ＣＫを半周期遅延させたものとなっている。したがって、入力反転バッファ回路１２及び入力反転バッファ回路３２は、本発明の反転手段としての機能を有するものであるが、同時に半周期遅延手段としての機能を有していることにもなっている。
【０１１９】
また、これまで説明してきたクロック半周期遅延は、以下の場合でも良い。
クロック半周期遅延×（２ｎ＋１） （ｎ＝０、１、２、…）
さらに、クロック半周期遅延回路１３及びクロック半周期遅延回路１６並びにクロック半周期遅延回路３３の設置箇所についても、各縦続接続された各ソースドライバＬＳＩチップ１…及び各ゲートドライバＬＳＩチップ２・２の入力段階で同じ位相になればよく、これまでに説明した箇所に限定されるものではない。
【０１２０】
また、これまでの説明は、１相クロックを例示して説明してきたが、必ずしもこれに限らず、２相等の多相クロックでも容易に適用できる。
【０１２１】
さらに、上述の説明では、液晶表示装置モジュールを例に説明したが、本実施の形態のドライバは、複数の同一のドライバを縦続接続して、縦続されて伝搬される信号を転送するような装置に有効であり、液晶表示装置に限らず、例えば、プラズマディスプレイ等の他の表示装置における表示装置駆動回路にも適用可能である。
【０１２２】
以上、説明したように本実施の形態によれば、複数の同一の半導体装置を縦続接続してなるシステム構成において、縦続されて転送される信号波形を比較的簡単な回路の追加で、自動的に補正することになるため、システムの誤動作や動作停止等の状況を回避でき、信頼性の高いシステムを構築できる。
【０１２３】
そして、今後予想される高画素数、高分解能な表示装置において、信号の高速化及び縦続する半導体装置の増加に、大きな効果を発揮する。
【０１２４】
また、先述の最小許容時間等、仕様が厳しくなった時に効果を発揮することから、低電圧駆動や使用温度範囲の拡大にも効果があると共に、液晶パネル４周辺の小型化を実現するためのシステム設計や実装設計も容易になる。
【０１２５】
このように、本実施の形態の半導体装置のシステム構成、つまりソースドライバ又はゲートドライバでは、複数の同一のソースドライバＬＳＩチップ１…又はゲートドライバＬＳＩチップ２・２を縦続接続している。
【０１２６】
そして、これらソースドライバＬＳＩチップ１…に対してはスタートパルス入力信号ＳＰＩや映像データ信号Ｒ・Ｇ・Ｂからなる信号及びクロック信号ＣＫからなる基準信号を縦続して伝搬している。また、ゲートドライバＬＳＩチップ２・２に対してはゲートドライバ用スタートパルス信号ＧＳＰＩからなる信号やゲートドライバ用クロック信号ＧＣＫからなる基準信号を縦続して伝搬している。
【０１２７】
これらスタートパルス入力信号ＳＰＩや映像データ信号Ｒ・Ｇ・Ｂ及びクロック信号ＣＫは、各ソースドライバＬＳＩチップ１…において遅延を生じる。また、ゲートドライバ用スタートパルス信号ＧＳＰＩ及びゲートドライバ用クロック信号ＧＣＫは、各ゲートドライバＬＳＩチップ２・２において遅延を生じる。
【０１２８】
これらの遅延は本来、信号及び基準信号の立ち上がり時と立ち下がり時とで同じになるようにすべきものであるが、実際にはこれら遅延時間が異なる。この結果、末端の第８ソースドライバのソースドライバＬＳＩチップ１や第２ゲートドライバのゲートドライバＬＳＩチップ２においては、遅延時間の違いの累積により、信号及び基準信号の各ローレベル期間が短くなり、システムが誤動作や動作停止等を生じるおそれがある。
【０１２９】
しかし、本実施の形態では、各ソースドライバＬＳＩチップ１…には、入力反転バッファ回路１２及びクロック半周期遅延回路１３・１６が設けられており、これら入力反転バッファ回路１２及びクロック半周期遅延回路１３・１６によって、複数の縦続接続してなるソースドライバＬＳＩチップ１…に縦続して伝搬される信号及び基準信号が、これら各入力信号に対してクロック信号ＣＫの半周期分を遅延させて出力される。
【０１３０】
すなわち、スタートパルス入力信号ＳＰＩや映像データ信号Ｒ・Ｇ・Ｂからなる信号及びクロック信号ＣＫからなる基準信号を、入力信号に対してクロック信号ＣＫの半周期分だけ遅延させることにより、奇数番目のソースドライバＬＳＩチップ１…と偶数番目のソースドライバＬＳＩチップ１…とにおいて、信号及び基準信号の立ち上がり時と立ち下がり時とを入れ替えることが可能となる。そのため、各ソースドライバＬＳＩチップ１…において信号及び基準信号の遅延時間が信号の立ち上がり時と立ち下がり時とで異なっていても、それらを相殺して遅延時間の違いの累積を生じさせないようにすることができる。
【０１３１】
この結果、クロック信号ＣＫが高速化され、かつソースドライバＬＳＩチップ１…の縦続接続数が増加しても、適切なクロックを最末端の第８ソースドライバのソースドライバＬＳＩチップ１まで伝搬でき、誤動作の原因を排除することができる。
【０１３２】
また、これは、ゲートドライバＬＳＩチップ２・２についても同様である。
【０１３３】
したがって、複数の同一のソースドライバＬＳＩチップ１…又はゲートドライバＬＳＩチップ２・２を縦続接続する場合に、システムの誤動作や動作停止等の状況を回避でき、信頼性の高いシステムを構築し得るソースドライバＬＳＩチップ１…及びゲートドライバＬＳＩチップ２・２のシステム構成を提供することができる。
【０１３４】
また、本実施の形態の半導体装置のシステム構成では、ソースドライバＬＳＩチップ１…に縦続して伝搬されるクロック信号ＣＫを、入力信号に対して反転させる入力反転バッファ回路１２を備えているので、クロック信号ＣＫについては、入力反転バッファ回路１２が入力信号に対して反転させることにより、入力信号に対してクロック信号ＣＫの半周期分を遅延させる。すなわち、クロック信号ＣＫを反転することによってもクロック信号ＣＫの半周期分を遅延させることができ、最終的には基準信号の半周期分を遅延させることと同じ効果を得ることができる。
【０１３５】
したがって、半周期遅延手段には、スタートパルス入力信号ＳＰＩや映像データ信号Ｒ・Ｇ・Ｂ等の信号に対して純粋に基準信号の半周期分を遅延させる場合と、入力反転バッファ回路１２によるクロック信号ＣＫの反転によってクロック信号ＣＫの半周期分を遅延させる場合とがある。
【０１３６】
そして、これによって、スタートパルス入力信号ＳＰＩ及び映像データ信号Ｒ・Ｇ・Ｂ並びにクロック信号ＣＫを、入力信号に対してクロック信号ＣＫの半周期分だけ遅延させることにより、奇数番目のソースドライバＬＳＩチップ１…とと偶数番目のソースドライバＬＳＩチップ１…とにおいて、スタートパルス入力信号ＳＰＩ及び映像データ信号Ｒ・Ｇ・Ｂ並びにクロック信号ＣＫの立ち上がり時と立ち下がり時とを入れ替えることが可能となる。そのため、各ソースドライバＬＳＩチップ１…においてスタートパルス入力信号ＳＰＩ及び映像データ信号Ｒ・Ｇ・Ｂ並びにクロック信号ＣＫの遅延時間が信号の立ち上がり時と立ち下がり時とで異なっていても、それらを相殺して遅延時間の違いの累積を生じさせないようにすることができる。この結果、クロック信号ＣＫが高速化し、かつソースドライバＬＳＩチップ１…の縦続接続数が増加しても、適切なクロックを最末端の第８ソースドライバのソースドライバＬＳＩチップ１まで伝搬でき、誤動作の原因を排除することができる。
【０１３７】
また、上記のことは、ゲートドライバＬＳＩチップ２・２においても同様であり、半周期遅延手段は、ゲートドライバ用スタートパルス信号ＧＳＰＩを遅延させるクロック半周期遅延回路３３と、ゲートドライバ用クロック信号ＧＣＫを反転させる入力反転バッファ回路３２からなっている。これによって、ゲートドライバ用クロック信号ＧＣＫが高速化し、かつゲートドライバＬＳＩチップ２…の縦続接続数が増加しても、適切なクロックを最末端の第２ゲートドライバのゲートドライバＬＳＩチップ２まで伝搬でき、誤動作の原因を排除することができる。
【０１３８】
また、入力反転バッファ回路１２はクロック信号ＣＫを反転させるだけである一方、入力反転バッファ回路３２もゲートドライバ用クロック信号ＧＣＫを反転させるだけである。したがって、これら入力反転バッファ回路１２及び入力反転バッファ回路３２は、装置構成も簡単である。
【０１３９】
したがって、複数の同一のソースドライバＬＳＩチップ１…及びゲートドライバＬＳＩチップ２・２を縦続接続する場合に、システムの誤動作や動作停止等の状況を簡単な構成にて回避でき、信頼性の高いシステムを構築し得る半導体装置のシステム構成を提供することができる。
【０１４０】
また、本実施の形態の半導体装置のシステム構成では、縦続接続された複数の同一のソースドライバＬＳＩチップ１…に対して縦続伝搬されるスタートパルス入力信号ＳＰＩ及び映像データ信号Ｒ・Ｇ・Ｂ等の信号は、各第１ソースドライバ〜第８ソースドライバのソースドライバＬＳＩチップ１…における入出力の位相が同じである。
【０１４１】
この結果、各ソースドライバＬＳＩチップ１…毎に、縦続伝搬されるスタートパルス入力信号ＳＰＩ及び映像データ信号Ｒ・Ｇ・Ｂ等の信号の入出力の位相が揃うので、確実にシステムの誤動作や動作停止等の状況を回避でき、信頼性の高いシステムを構築し得る半導体装置のシステム構成を提供することができる。
【０１４２】
また、本実施の形態の半導体装置のシステム構成では、縦続接続された複数の同一のソースドライバＬＳＩチップ１…及びゲートドライバＬＳＩチップ２・２は、表示装置駆動回路を構成するものである。
【０１４３】
この結果、表示装置駆動回路において、複数の同一のソースドライバＬＳＩチップ１…及びゲートドライバＬＳＩチップ２・２を縦続接続する場合に、システムの誤動作や動作停止等の状況を回避でき、信頼性の高いシステムを構築し得る半導体装置のシステム構成を提供することができる。
【０１４４】
また、本実施の形態の半導体装置のシステム構成では、表示装置駆動回路は、液晶表示装置駆動回路となっている。
【０１４５】
この結果、表示装置駆動回路としての液晶表示装置駆動回路において、複数の同一のソースドライバＬＳＩチップ１…及びゲートドライバＬＳＩチップ２・２を縦続接続する場合に、システムの誤動作や動作停止等の状況を回避でき、信頼性の高いシステムを構築し得る半導体装置のシステム構成を提供することができる。
【０１４６】
また、本実施の形態の半導体装置のシステム構成では、液晶表示装置駆動回路は、ソースドライバとなっている。
【０１４７】
すなわち、第１ソースドライバ〜第８ソースドライバにおいては、映像データ信号Ｒ・Ｇ・Ｂの転送の高速化のためクロック信号ＣＫの高速度化が要求されるので、特に、末端の第８ソースドライバにおけるソースドライバＬＳＩチップ１においては、遅延時間の違いの累積により、スタートパルス入力信号ＳＰＩ及び映像データ信号Ｒ・Ｇ・Ｂ等の信号及びクロック信号ＣＫからなる基準信号の各ローレベル期間が短くなり、システムが誤動作や動作停止等を生じ易い。
【０１４８】
したがって、第１ソースドライバ〜第８ソースドライバに本半導体装置のシステム構成を採用することによって、液晶表示装置駆動回路としてのソースドライバにおいて、複数の同一のソースドライバＬＳＩチップ１…を縦続接続する場合に、映像データ信号Ｒ・Ｇ・Ｂの高速転送を可能とし、システムの誤動作や動作停止等の状況を回避でき、信頼性の高いシステムを構築し得る半導体装置のシステム構成を提供することができる。
【０１４９】
また、本実施の形態の半導体装置のシステム構成を用いた液晶表示装置モジュールは、表示装置駆動回路を構成するものであるか又はその表示装置駆動回路が液晶表示装置駆動回路である半導体装置のシステム構成からなっている。
【０１５０】
この結果、複数の同一のソースドライバＬＳＩチップ１…及びゲートドライバＬＳＩチップ２・２を縦続接続する場合に、システムの誤動作や動作停止等の状況を回避でき、信頼性の高いシステムを構築し得る半導体装置のシステム構成を用いた液晶表示装置モジュールを提供することができる。
【０１５１】
【発明の効果】
請求項１に係る発明の半導体装置のシステム構成は、以上のように、複数の縦続接続してなる半導体装置に縦続して伝搬される信号及び基準信号を、これら各入力信号に対して基準信号の半周期分を遅延させて出力させる半周期遅延手段が各半導体装置に設けられており、奇数番目の半導体装置と偶数番目の半導体装置とにおいて、信号及び基準信号の立ち上がり時と立ち下がり時とを入れ替えるものである。
【０１５２】
それゆえ、信号及び基準信号を、入力信号に対して基準信号の半周期分だけ遅延させることにより、奇数番目の半導体装置と偶数番目の半導体装置とにおいて、信号及び基準信号の立ち上がり時と立ち下がり時とを入れ替えることが可能となる。そのため、各半導体装置において信号及び基準信号の遅延時間が信号の立ち上がり時と立ち下がり時とで異なっていても、それらを相殺して遅延時間の違いの累積を生じさせないようにすることができる。この結果、基準信号が高速化され、かつ半導体装置の縦続接続数が増加しても、適切な基準信号を最末端の半導体装置まで伝搬でき、誤動作の原因を排除することができる。
【０１５３】
したがって、複数の同一の半導体装置を縦続接続する場合に、システムの誤動作や動作停止等の状況を回避でき、信頼性の高いシステムを構築し得る半導体装置のシステム構成を提供することができるという効果を奏する。
【０１５４】
請求項２に係る発明の半導体装置のシステム構成は、以上のように、複数の縦続接続してなる半導体装置に縦続して伝搬される信号及び基準信号を、これら各入力信号に対して基準信号の半周期分を遅延させて出力させる半周期遅延手段が各半導体装置に設けられると共に、上記半周期遅延手段は、上記半導体装置に縦続して伝搬される基準信号を、入力信号に対して反転させる反転手段を備えており、奇数番目の半導体装置と偶数番目の半導体装置とにおいて、信号及び基準信号の立ち上がり時と立ち下がり時とを入れ替えるものである。
【０１５５】
それゆえ、半周期遅延手段は、上記半導体装置に縦続して伝搬される基準信号を、入力信号に対して反転させる反転手段を備えているので、基準信号については、反転手段が入力信号に対して反転させることにより、入力信号に対して基準信号の半周期分を遅延させる。すなわち、基準信号を反転することによっても基準信号の半周期分を遅延させることができ、最終的には基準信号の半周期分を遅延させることと同じ効果を得ることができる。
【０１５６】
したがって、信号及び基準信号を、入力信号に対して基準信号の半周期分だけ遅延させることにより、奇数番目の半導体装置と偶数番目の半導体装置とにおいて、信号及び基準信号の立ち上がり時と立ち下がり時とを入れ替えることが可能となる。そのため、各半導体装置において信号及び基準信号の遅延時間が信号の立ち上がり時と立ち下がり時とで異なっていても、それらを相殺して遅延時間の違いの累積を生じさせないようにすることができる。この結果、基準信号が高速化し、かつ半導体装置の縦続接続数が増加しても、適切な基準信号を最末端の半導体装置まで伝搬でき、誤動作の原因を排除することができる。
【０１５７】
また、反転手段は、基準信号を反転させるだけであるので、装置構成も簡単である。
【０１５８】
したがって、複数の同一の半導体装置を縦続接続する場合に、システムの誤動作や動作停止等の状況を簡単な構成にて回避でき、信頼性の高いシステムを構築し得る半導体装置のシステム構成を提供することができるという効果を奏する。請求項３に係る発明の半導体装置のシステム構成は、以上のように、請求項１又は請求項２記載の半導体装置のシステム構成において、縦続接続された複数の同一の半導体装置に対して縦続伝搬される信号は、各半導体装置における入出力の位相が同じであるものである。
【０１５９】
それゆえ、各半導体装置毎に、縦続伝搬される信号の入出力の位相が揃うので、確実にシステムの誤動作や動作停止等の状況を回避でき、信頼性の高いシステムを構築し得る半導体装置のシステム構成を提供することができるという効果を奏する。
【０１６０】
請求項４に係る発明の半導体装置のシステム構成は、以上のように、請求項１、２又は３記載の半導体装置のシステム構成において、縦続接続された複数の同一の半導体装置は、表示装置駆動回路を構成するものである。
【０１６１】
それゆえ、表示装置駆動回路において、各請求項１、２又は３記載の半導体装置のシステム構成において得られる作用効果を有することが可能となるという効果を奏する。
【０１６２】
請求項５に係る発明の半導体装置のシステム構成は、以上のように、請求項４記載の半導体装置のシステム構成において、前記表示装置駆動回路は、液晶表示装置駆動回路である。
【０１６３】
それゆえ、表示装置駆動回路としての液晶表示装置駆動回路において、各請求項１、２又は３記載の半導体装置のシステム構成において得られる作用効果を有することが可能となるという効果を奏する。
【０１６４】
請求項６に係る発明の半導体装置のシステム構成は、以上のように、請求項５記載の半導体装置のシステム構成において、前記液晶表示装置駆動回路は、ソースドライバである。
【０１６５】
すなわち、ソースドライバにおいては、映像データ信号の転送の高速化のため基準信号の高速度化が要求されるので、特に、末端の半導体装置においては、遅延時間の違いの累積により、信号及び基準信号の各ローレベル期間が短くなり、システムが誤動作や動作停止等を生じ易い。
【０１６６】
したがって、ソースドライバに本半導体装置のシステム構成を採用することによって、液晶表示装置駆動回路としてのソースドライバにおいて、複数の同一のソースドライバを縦続接続する場合に、映像データ信号の高速転送を可能とし、システムの誤動作や動作停止等の状況を回避でき、信頼性の高いシステムを構築し得る半導体装置のシステム構成を提供することができるという効果を奏する。
【０１６７】
請求項８に係る発明の半導体装置のシステム構成を用いた液晶表示装置モジュールは、以上のように、請求項４又は請求項５に記載の半導体装置のシステム構成を用いたものである。
【０１６８】
それゆえ、複数の同一の半導体装置を縦続接続する場合に、システムの誤動作や動作停止等の状況を回避でき、信頼性の高いシステムを構築し得る半導体装置のシステム構成を用いた液晶表示装置モジュールを提供することができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明における半導体装置のシステム構成及びこの半導体装置のシステム構成を用いた液晶表示装置モジュールの実施の一形態を示すものであり、ソースドライバＬＳＩチップの構成を示すブロック図である。
【図２】上記液晶表示装置モジュールにおける半導体装置のシステム構成を示す平面図である。
【図３】上記ソースドライバＬＳＩチップにおけるコントローラ回路の各端子を示す説明図である。
【図４】上記奇数番目のソースドライバにおけるソースドライバＬＳＩチップの各種信号を示すタイミングチャートである。
【図５】上記各ソースドライバにおける入出力信号を示すタイミングチャートである。
【図６】上記各ソースドライバにおけるクロック信号の立ち上がり時及び立ち下がり時における遅延状況を示すタイミングチャートである。
【図７】上記液晶表示装置モジュールにおける液晶パネルのＴＣＰへの搭載状態を示す断面図である。
【図８】上記液晶表示装置モジュールにおける液晶パネルのＴＣＰ間の接続状態を示す平面図である。
【図９】上記液晶表示装置モジュールにおけるゲートドライバＬＳＩチップの構成を示すブロック図である。
【図１０】従来の半導体装置のシステム構成及びこの半導体装置のシステム構成を用いた液晶表示装置モジュールを示すものであり、液晶表示装置モジュールにおける半導体装置のシステム構成を示す平面図である。
【図１１】上記液晶表示装置モジュールにおけるソースドライバＬＳＩチップの構成を示すブロック図である。
【図１２】上記各ソースドライバにおけるクロック信号の立ち上がり時及び立ち下がり時における遅延状況を示すタイミングチャートである。
【符号の説明】
１ ソースドライバＬＳＩチップ（半導体装置）
２ ゲートドライバＬＳＩチップ（半導体装置）
３ ＴＣＰ
４ 液晶パネル
５ フレキシブル基板
６ コントローラ回路
１２ 入力反転バッファ回路（半周期遅延手段、反転手段）
１３ クロック半周期遅延回路（半周期遅延手段）
３２ 入力反転バッファ回路（半周期遅延手段、反転手段）
３３ クロック半周期遅延回路（半周期遅延手段）
Ｒ・Ｇ・Ｂ 映像データ信号（信号）
ＣＫ クロック信号（基準信号）
／ＣＫ クロック反転信号（基準信号）
ＳＰＩ スタートパルス入力信号（信号）
ＧＣＫ ゲートドライバ用クロック信号（基準信号）
／ＧＣＫ ゲートドライバ用クロック反転信号（基準信号）
ＧＳＰＩ ゲートドライバ用スタートパルス入力信号（信号）
【発明の属する技術分野】
本発明は、複数の同一の半導体装置を縦続接続してなる半導体装置のシステム構成及びこの半導体装置のシステム構成を用いた液晶表示装置モジュールに関するものである。
【０００２】
【従来の技術】
従来の液晶表示装置モジュールにおける半導体装置のシステム構成は、図１０に示すように、半導体装置としてのソースドライバＬＳＩチップ５１…及びゲートドライバＬＳＩチップ５２…が、各ＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）５３…に搭載され、これらソースドライバＬＳＩチップ５１…及びゲートドライバＬＳＩチップ５２…の出力端子側は液晶パネル５４上の図示しないＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ：インジウムすず酸化物）からなる端子に、例えば、ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ：異方性導電膜）を介して、熱圧着され電気的に接続されている。
【０００３】
また、ＴＣＰ５３…とフレキシブル基板５５とについても、上記ソースドライバＬＳＩチップ５１…及びゲートドライバＬＳＩチップ５２…の出力端子側と同様に、電気的に接続されている。これによって、上記ソースドライバＬＳＩチップ５１…ヘのカラーの映像データ信号（Ｒ・Ｇ・Ｂの３種の信号）、並びにソースドライバＬＳＩチップ５１…及びゲートドライバＬＳＩチップ５２…への各種制御信号及び電源ライン等は、コントローラ回路５６からフレキシブル基板５５上の配線を通して各ソースドライバＬＳＩチップ５１…又はゲートドライバＬＳＩチップ５２…に供給されるようになっている。
【０００４】
上記ソースドライバＬＳＩチップ５１を搭載するＴＣＰ５３は、ここでは８個設けられており、それぞれ第１ソースドライバ〜第８ソースドライバとなっている。すなわち、８個の同一のソースドライバＬＳＩチップ５１…が縦続接続されたものとなっている。なお、ゲートドライバＬＳＩチップ５２・５２については、ここでは、２個が縦続接続されたものとなっている。
【０００５】
上記液晶パネル５４の画素数は、８００画素×３（ＲＧＢ）〔ソース側〕×６００画素〔ゲート側〕である。
【０００６】
上記第１ソースドライバ〜第８ソースドライバは、それぞれ６４階調の表示を行うと共に、それぞれ１００画素×３（ＲＧＢ）を駆動するものとなっている。各ソースドライバのソースドライバＬＳＩチップ５１は、図１１に示すように、シフトレジスタ回路６１、データラッチ回路６２、サンプリングメモリ回路６３、ホールドメモリ回路６４、基準電源発生回路６５、ＤＡコンバータ回路６６及び出力回路６７から構成されている。
【０００７】
上記シフトレジスタ回路６１は、前記コントローラ回路５６のＳＳＰＩ端子から出力されて該ソースドライバＬＳＩチップ５１の端子ＳＰｉｎに入力され、かつ映像データ信号Ｒ・Ｇ・Ｂ（信号）の水平同期信号と同期を取ったスタートパルス入力信号ＳＰＩ（信号）をスタートパルスとする一方、その後、コントローラ回路５６のＳＣＫ端子から出力されるクロック信号ＣＫ（基準信号）にて、このスタートパルス入力信号ＳＰＩをシフトする。
【０００８】
このシフトレジスタ回路６１にてシフトされたスタートパルス入力信号ＳＰＩは、最終段の出力をスタートパルス出力信号ＳＰＯとして該ソースドライバＬＳＩチップ５１の端子ＳＰｏｕｔ から出力され、次のソースドライバＬＳＩチップ５１のＳＰｉｎ端子に入力される。また、前記クロック信号ＣＫも、入力端子ＣＫｉｎに入力され、出力端子ＣＫｏｕｔ から出力されて、次のソースドライバＬＳＩチップ１の端子ＣＫｉｎに入力される。
【０００９】
上記スタートパルス入力信号ＳＰＩは、図１０に示す第８ソースドライバにおけるソースドライバＬＳＩチップ５１のシフトレジスタ回路６１の最終段まで同様にシフトされる。
【００１０】
一方、コントローラ回路５６の各Ｒ・Ｇ・Ｂ端子から出力される映像データ信号Ｒ・Ｇ・Ｂは、Ｒ・Ｇ・Ｂ各々６ビットにて構成され、図１１に示すように、ソースドライバＬＳＩチップ５１の端子Ｒ１−６ｉｎ 、端子Ｇ１−６ｉｎ 、端子Ｂ１−６ｉｎ からそれぞれパラレルに入力され、データラッチ回路６２にて一時的にラッチされた後、サンプリングメモリ回路６３に送られる。
【００１１】
サンプリングメモリ回路６３は、前記シフトレジスタ回路６１の各段の出力信号によって時分割で送られてくるＲＧＢ各６ビット、計１８ビットの映像信号データをサンプリングし、コントローラ回路５６のＬＳ端子（本発明の説明図である図３参照）から出力される後述するラッチ信号ＬＳが入力されるまで記憶する。
【００１２】
これら映像信号データは、次いで、ホールドメモリ回路６４に入力され、映像データ信号Ｒ・Ｇ・Ｂの１水平期間のデータがホールドメモリ回路６４に入力された時点で、ラッチ信号ＬＳにてラッチされる。そして、ホールドメモリ回路６４は、次の水平期間のデータがサンプリングメモリ回路６３からホールドメモリ回路６４に入力されるまでの間、データを保持し、その間に、これら映像信号データが出力される。
【００１３】
基準電源発生回路６５は、前記コントローラ回路５６の端子Ｖｒｅｆ １−９ （本発明の説明図である図３参照）から出力されてソースドライバＬＳＩチップ５１の端子Ｖｒｅｆ １−９ に入力される基準電圧を基に、例えば、抵抗分割により階調表示に用いる６４レベルの電圧を発生させる。
【００１４】
ＤＡコンバータ回路６６は、デジタルＲ・Ｇ・Ｂ各々６ビットの映像信号データをアナログ信号に変換する。そして、出力回路６７は、前記コントローラ回路５６から出力されてソースドライバＬＳＩチップ５１の端子ＶＬＳに入力される電圧によって６４レベルのアナログ信号を増幅し、出力端子ＸＯ１−１００、ＹＯ１−１００、ＺＯ１−１００から前記液晶パネル５４の図示しない端子へ出力する。
【００１５】
上記出力端子ＸＯ１−１００、ＹＯ１−１００、ＺＯ１−１００は、各々映像データ信号Ｒ・Ｇ・Ｂに対応するもので、各々１００端子となっている。また、ソースドライバＬＳＩチップ５１の端子Ｖｃｃ及び端子ＧＮＤは、該ソースドライバＬＳＩチップ５１に供給される電源用端子である。なお、図１１においては、バッファ回路の記載を省略している。
【００１６】
以上が、６４階調のソースドライバについての構成と動作の説明である。
なお、ゲートドライバＬＳＩチップ５２については、基本的にはソースドライバＬＳＩチップ５１と同様の構成であるので、ここでは説明を省略する。
【００１７】
このような液晶表示装置モジュールにおける半導体装置のシステム構成においては、液晶表示装置の高画素数化、及び高分解能化が進んでいる。このような高画素数化により、ソースドライバＬＳＩチップ５１…及びゲートドライバＬＳＩチップ５２…は映像データ信号Ｒ・Ｇ・Ｂの転送の高速化、つまり高周波数クロックによる動作が要求されることになる。これは、ゲートドライバＬＳＩチップ５２・５２側よりも、特にソースドライバＬＳＩチップ５１…側で顕著となる。
【００１８】
例えば、ソース側が８００画素、ゲート側が６００画素の場合、クロック信号ＣＫは、約６５ＭＨｚになる。
【００１９】
上記の高周波数のクロック信号ＣＫをフレキシブル基板５５を介して、各ソースドライバＬＳＩチップ５１…に供給したのでは、浮遊容量が大きくなりクロック波形が鈍って誤動作を生じてしまう。このため、図１０に示す半導体装置のシステム構成では、隣接するＴＣＰ５３…を一部重ね合わせて配線を電気的に接続すると共に、クロック信号ＣＫはソースドライバＬＳＩチップ５１内で図示しないバッファ回路を介して出力し、次のソースドライバＬＳＩチップ５１に入力させている。そして、第１ソースドライバから第８ソースドライバまでの縦続接続されたソースドライバＬＳＩチップ５１…全てを上記の方法にて、順次、クロック信号ＣＫを通している。
【００２０】
これら隣接するＴＣＰ５３…を重ね合わせて配線を接続していく手法は、本出願人による特開平６−３６８４号公報に開示されている。この場合、ソースドライバＬＳＩチップ５１…間の浮遊容量は微小であるため、波形鈍りは軽減されている。
【００２１】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体装置のシステム構成及びこの半導体装置のシステム構成を用いた液晶表示装置モジュールでは、クロック信号ＣＫの高周波数化のため、及び同じ特性のＩＣチップを縦続接続するためから、次のような問題が生じる。
【００２２】
一般的に、クロック信号ＣＫの立ち上がり時間（１０％レベルから９０％レベルになる時間）による遅延時間ｔｄ１、及び立ち下がり時間（９０％レベルから１０％レベルになる時間）による遅延時間ｔｄ２は同じになるよう設計する。
【００２３】
例えば、ＰチャネルＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）とＮチャネルＭＯＳとによって構成されるクロックバッファ回路では、ＰチャネルＭＯＳのゲート幅を広くし、駆動能力を増す等の対策を行ってはいる。
【００２４】
しかし、クロック信号ＣＫの立ち上がり時の遅延時間ｔｄ１と立ち下がり時の遅延時間ｔｄ２とを全く同じにはできず、製造後、例えば１ｎｓｅｃ． 程度特性の違いが生じるのが普通である。また、プロセス条件の変動によるＬＳＩのスレッシュホールド電圧Ｖｔｈが個別のＬＳＩ毎に若干変わることも、これに加味する。実際には、例えば、立ち上がり時の遅延時間が約２ｎｓｅｃ． 程度になる一方、立ち下がり時の遅延時間が約３ｎｓｅｃ． 程度になることがある。このＬＳＩを複数個縦続接続し、信号を伝搬させると、図１２に示すタイミングチャートのようになる。
【００２５】
すなわち、ＬＳＩチップ１個当たり１ｎｓｅｃ． の違いは、同特性のＬＳＩチップをＮ個縦続に接続することから、違いが累積され、遅延時間の違い（１ｎｓｅｃ． ）×Ｎになる。したがって、図１２に示すように、ローレベル期間が狭くなってしまう。
【００２６】
前述したように、クロック信号ＣＫが、約６５ＭＨｚとすれば、１周期は約１５ｎｓｅｃ． であり、デューティ比を５０％とすれば、ローレベルは約８ｎｓｅｃ． となる。
【００２７】
ここで、先の特性のソースドライバＬＳＩチップ５１…が８個縦続接続（Ｎ＝８）されれば、最終段のソースドライバＬＳＩチップ５１内のクロック信号ＣＫのローレベルは１ｎｓｅｃ． を切り、ソースドライバＬＳＩチップ５１を駆動させるためにクロック信号ＣＫに要求されるローレベル時間の最小許容時間となることができない。その結果、ソースドライバＬＳＩチップ１…が誤動作したり、安定性を失い信頼性を損なう事態となる。
【００２８】
さらに、図１２においては、第１ソースドライバへのクロック信号ＣＫの入力は、デューティ比５０％の波形を想定しているが、実際のシステム設計では、コントローラ回路５６からフレキシブル基板５５の配線を経由して第１ソースドライバに入力するラインの浮遊容量が最も大きい。また、このコントローラ回路５６からフレキシブル基板５５の配線を経由して第１ソースドライバに入力するラインは、ＬＳＩの実装の形状等、設計による浮遊容量の変動が大きい箇所である。
【００２９】
この波形鈍りやばらつきを、前述したソースドライバＬＳＩチップ５１・５１間の累積に加味することになるので、ソースドライバＬＳＩチップ５１…の最終段まで信頼性を保証することは、極度に難しくなっている。
今後、さらに高画素が追及されることから、当問題は深刻である。
【００３０】
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、複数の同一の半導体装置を縦続接続する場合に、システムの誤動作や動作停止等の状況を回避でき、信頼性の高いシステムを構築し得る半導体装置のシステム構成及びこの半導体装置のシステム構成を用いた液晶表示装置モジュールを提供することにある。
【００３１】
【課題を解決するための手段】
請求項１に係る発明の半導体装置のシステム構成は、上記課題を解決するために、複数の同一の半導体装置が縦続接続されると共に、これら半導体装置に縦続して伝搬される例えばスタートパルス信号や映像データ信号等の信号及びクロック信号等の基準信号が、各半導体装置において遅延を生じ、かつその遅延時間が信号の立ち上がり時と立ち下がり時とで異なる半導体装置のシステム構成において、上記複数の縦続接続してなる半導体装置に縦続して伝搬される信号及び基準信号を、これら各入力信号に対して基準信号の半周期分を遅延させて出力させる半周期遅延手段が各半導体装置に設けられており、奇数番目の半導体装置と偶数番目の半導体装置とにおいて、信号及び基準信号の立ち上がり時と立ち下がり時とを入れ替えることを特徴としている。
【００３２】
すなわち、複数の同一の半導体装置を縦続接続し、これら半導体装置に対して例えばスタートパルス信号や映像データ信号等の信号、及びクロック信号等の基準信号を縦続して伝搬すると、各半導体装置において遅延を生じる。この遅延は本来、信号及び基準信号の立ち上がり時と立ち下がり時とで同じになるようにすべきものであるが、実際にはこれら遅延時間が異なる。この結果、末端の半導体装置においては、遅延時間の違いの累積により、信号及び基準信号の各ローレベル期間が短くなり、システムが誤動作や動作停止等を生じるおそれがある。
【００３３】
しかし、本発明では、各半導体装置には半周期遅延手段が設けられており、この半周期遅延手段によって、複数の縦続接続してなる半導体装置に縦続して伝搬される信号及び基準信号が、これら各入力信号に対して基準信号の半周期分を遅延させて出力される。
【００３４】
すなわち、信号及び基準信号を、入力信号に対して基準信号の半周期分だけ遅延させることにより、奇数番目の半導体装置と偶数番目の半導体装置とにおいて、信号及び基準信号の立ち上がり時と立ち下がり時とを入れ替えることが可能となる。そのため、各半導体装置において信号及び基準信号の遅延時間が信号の立ち上がり時と立ち下がり時とで異なっていても、それらを相殺して遅延時間の違いの累積を生じさせないようにすることができる。この結果、基準信号が高速化されても、つまり例えばクロックが高速化し、かつ半導体装置の縦続接続数が増加しても、適切なクロックを最末端の半導体装置まで伝搬でき、誤動作の原因を排除することができる。
【００３５】
したがって、複数の同一の半導体装置を縦続接続する場合に、システムの誤動作や動作停止等の状況を回避でき、信頼性の高いシステムを構築し得る半導体装置のシステム構成を提供することができる。
【００３６】
請求項２に係る発明の半導体装置のシステム構成は、上記課題を解決するために、複数の同一の半導体装置が縦続接続されると共に、これら半導体装置に縦続して伝搬される信号及び基準信号が、各半導体装置において遅延を生じ、かつその遅延時間が信号の立ち上がり時と立ち下がり時とで異なる半導体装置のシステム構成において、上記複数の縦続接続してなる半導体装置に縦続して伝搬される信号及び基準信号を、これら各入力信号に対して基準信号の半周期分を遅延させて出力させる半周期遅延手段が各半導体装置に設けられると共に、上記半周期遅延手段は、上記半導体装置に縦続して伝搬される基準信号を、入力信号に対して反転させる反転手段を備えており、奇数番目の半導体装置と偶数番目の半導体装置とにおいて、信号及び基準信号の立ち上がり時と立ち下がり時とを入れ替えることを特徴としている。
【００３７】
すなわち、複数の同一の半導体装置を縦続接続し、これら半導体装置に対して例えばスタートパルス信号や映像データ信号等の信号、及びクロック信号等の基準信号を縦続して伝搬すると、各半導体装置において遅延を生じる。この遅延は本来、信号及び基準信号の立ち上がり時と立ち下がり時とで同じになるようにすべきものであるが、実際にはこれら遅延時間が異なる。この結果、末端の半導体装置においては、遅延時間の違いの累積により、信号及び基準信号の各ローレベル期間が短くなり、システムが誤動作や動作停止等を生じるおそれがある。
【００３８】
しかし、本発明では、各半導体装置には半周期遅延手段が設けられており、この半周期遅延手段によって、複数の縦続接続してなる半導体装置に縦続して伝搬される信号及び基準信号が、これら各入力信号に対して基準信号の半周期分を遅延させて出力される。また、上記半周期遅延手段は、上記半導体装置に縦続して伝搬される基準信号を、入力信号に対して反転させる反転手段を備えているので、基準信号については、反転手段が入力信号に対して反転させることにより、入力信号に対して基準信号の半周期分を遅延させる。すなわち、基準信号を反転することによっても基準信号の半周期分を遅延させることができ、最終的には基準信号の半周期分を遅延させることと同じ効果を得ることができる。
【００３９】
したがって、半周期遅延手段には、信号に対して純粋に基準信号の半周期分を遅延させる場合と、基準信号に対して反転手段による基準信号の反転によって基準信号の半周期分を遅延させる場合とがある。
【００４０】
そして、これによって、信号及び基準信号を、入力信号に対して基準信号の半周期分だけ遅延させることにより、奇数番目の半導体装置と偶数番目の半導体装置とにおいて、信号及び基準信号の立ち上がり時と立ち下がり時とを入れ替えることが可能となる。そのため、各半導体装置において信号及び基準信号の遅延時間が信号の立ち上がり時と立ち下がり時とで異なっていても、それらを相殺して遅延時間の違いの累積を生じさせないようにすることができる。この結果、基準信号が高速化しても、つまり例えばクロックが高速化し、かつ半導体装置の縦続接続数が増加しても、適切なクロックを最末端の半導体装置まで伝搬でき、誤動作の原因を排除することができる。
【００４１】
また、反転手段は、基準信号を反転させるだけであるので、装置構成も簡単である。
【００４２】
したがって、複数の同一の半導体装置を縦続接続する場合に、システムの誤動作や動作停止等の状況を簡単な構成にて回避でき、信頼性の高いシステムを構築し得る半導体装置のシステム構成を提供することができる。
【００４３】
請求項３に係る発明の半導体装置のシステム構成は、上記課題を解決するために、請求項１又は請求項２記載の半導体装置のシステム構成において、縦続接続された複数の同一の半導体装置に対して縦続伝搬される信号は、各半導体装置における入出力の位相が同じであることを特徴としている。
【００４４】
上記発明によれば、縦続接続された複数の同一の半導体装置に対して縦続伝搬される信号は、各半導体装置における入出力の位相が同じである。
【００４５】
この結果、各半導体装置毎に、縦続伝搬される信号の入出力の位相が揃うので、確実にシステムの誤動作や動作停止等の状況を回避でき、信頼性の高いシステムを構築し得る半導体装置のシステム構成を提供することができる。
【００４６】
請求項４に係る発明の半導体装置のシステム構成は、上記課題を解決するために、請求項１、２又は３記載の半導体装置のシステム構成において、縦続接続された複数の同一の半導体装置は、表示装置駆動回路を構成するものであることを特徴としている。
【００４７】
上記発明によれば、縦続接続された複数の同一の半導体装置は、表示装置駆動回路を構成するものである。
【００４８】
この結果、表示装置駆動回路において、各請求項１、２又は３記載の半導体装置のシステム構成において得られる作用効果を有することが可能となる。
【００４９】
請求項５に係る発明の半導体装置のシステム構成は、上記課題を解決するために、請求項４記載の半導体装置のシステム構成において、前記表示装置駆動回路は、液晶表示装置駆動回路であることを特徴としている。
【００５０】
上記発明によれば、表示装置駆動回路は、液晶表示装置駆動回路である。
【００５１】
この結果、表示装置駆動回路としての液晶表示装置駆動回路において、各請求項１、２又は３記載の半導体装置のシステム構成において得られる作用効果を有することが可能となる。
【００５２】
請求項６に係る発明の半導体装置のシステム構成は、上記課題を解決するために、請求項５記載の半導体装置のシステム構成において、前記液晶表示装置駆動回路は、ソースドライバであることを特徴としている。
【００５３】
上記発明によれば、前記液晶表示装置駆動回路は、ソースドライバである。
【００５４】
すなわち、ソースドライバにおいては、映像データ信号の転送の高速化のため基準信号の高速度化が要求されるので、特に、末端の半導体装置においては、遅延時間の違いの累積により、信号及び基準信号の各ローレベル期間が短くなり、システムが誤動作や動作停止等を生じ易い。
【００５５】
したがって、ソースドライバに本半導体装置のシステム構成を採用することによって、液晶表示装置駆動回路としてのソースドライバにおいて、複数の同一のソースドライバを縦続接続する場合に、映像データ信号の高速転送を可能とし、システムの誤動作や動作停止等の状況を回避でき、信頼性の高いシステムを構築し得る半導体装置のシステム構成を提供することができる。
【００５６】
請求項８に係る発明の半導体装置のシステム構成を用いた液晶表示装置モジュールは、上記課題を解決するために、請求項４又は請求項５に記載の半導体装置のシステム構成を用いたことを特徴としている。
【００５７】
上記発明によれば、液晶表示装置モジュールは、請求項４又は請求項５に記載の半導体装置のシステム構成、すなわち、縦続接続された複数の同一の半導体装置は、表示装置駆動回路を構成するものであるか又はその表示装置駆動回路が液晶表示装置駆動回路である半導体装置のシステム構成からなっている。
【００５８】
この結果、複数の同一の半導体装置を縦続接続する場合に、システムの誤動作や動作停止等の状況を回避でき、信頼性の高いシステムを構築し得る半導体装置のシステム構成を用いた液晶表示装置モジュールを提供することができる。
【００５９】
【発明の実施の形態】
本発明の実施の一形態について図１ないし図９に基づいて説明すれば、以下の通りである。
【００６０】
本実施の形態の液晶表示装置モジュールにおける半導体装置のシステム構成は、図２に示すように、半導体装置としてのソースドライバＬＳＩチップ１…及びゲートドライバＬＳＩチップ２…が各ＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）３…に搭載されている。ここで、ＴＣＰとは、テープ・フィルムにＬＳＩチップを張り付けた薄型のパッケージをいう。
【００６１】
ＴＣＰ３…の出力端子側は、後述する図７に示すように、液晶パネル４の液晶ガラス基板４ａの上に設けられたＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ：インジウムすず酸化物）からなる端子４ｂに、例えば、ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ：異方性導電膜）４ｃを介して、熱圧着され電気的に接続されている。
【００６２】
一方、各ソースドライバＬＳＩチップ１…及びゲートドライバＬＳＩチップ２・２への入力側信号のやり取りは、図２に示すように、ＴＣＰ配線及びフレキシブル基板５の配線を通して行われる。
【００６３】
これによって、上記ソースドライバＬＳＩチップ１…ヘのカラーの映像データ信号Ｒ・Ｇ・Ｂ（各々６ビットからなるＲ・Ｇ・Ｂの３種の信号）、並びにソースドライバＬＳＩチップ１…及びゲートドライバＬＳＩチップ２…への各種制御信号及び電源ライン等は、コントローラ回路６からフレキシブル基板５上の配線を通じて各ソースドライバＬＳＩチップ１…及びゲートドライバＬＳＩチップ２…に供給されるようになっている。ただし、クロック信号ＣＫは、フレキシブル基板５を介しても勿論良いが、特に高速であるため、本実施の形態では、フレキシブル基板５を介さないで配線している。
【００６４】
上記ソースドライバＬＳＩチップ１…を搭載するＴＣＰ３…は、本実施の形態では、８個設けられており、それぞれ第１ソースドライバ〜第８ソースドライバとなっている。この結果、８個の同一のソースドライバＬＳＩチップ１…が縦続接続されたものとなっている。また、ゲートドライバＬＳＩチップ２・２については、本実施の形態では、２個が縦続接続されたものとなっている。
【００６５】
上記液晶パネル４の画素数は、８００画素×３（ＲＧＢ）〔ソース側〕×６００画素〔ゲート側〕である。なお、これらは、従来技術に記載のものと同じである。
【００６６】
上記構成の液晶表示装置モジュールにおける各種信号及びその流通経路について説明する。
【００６７】
先ず、図２及び図３に示すように、ソースドライバＬＳＩチップ１…への各々６ビットからなる映像データ信号Ｒ・Ｇ・Ｂ、クロック信号ＣＫ及びスタートパルス信号入力ＳＰＩが、コントローラ回路６から出力され、フレキシブル基板５上の配線及びＴＣＰ３…の配線を通して、第１ソースドライバのソースドライバＬＳＩチップ１に入力される。
【００６８】
第１ソースドライバにおけるソースドライバＬＳＩチップ１から出力された映像データ信号Ｒ・Ｇ・Ｂは、図１に示す端子Ｒ１−６ｏｕｔ・Ｇ１−６ｏｕｔ・Ｂ１−６ｏｕｔから再びフレキシブル基板５を介して次段の第２ソースドライバにおけるソースドライバＬＳＩチップ１に入力される。また、同様にして、第１ソースドライバにおけるソースドライバＬＳＩチップ１から出力されたスタートパルス出力信号ＳＰＯについても端子ＳＰｏｕｔ から、次段の第２ソースドライバにおけるソースドライバＬＳＩチップ１に入力される。
【００６９】
また、クロック信号ＣＫは、第１ソースドライバにおけるソースドライバＬＳＩチップ１の端子ＣＫｏｕｔ から出力され、図２に示すように、フレキシブル基板５を介さずに次の第２ソースドライバのソースドライバＬＳＩチップ１へ送られる。
【００７０】
以下、同様にして順次、第３ソースドライバから第８ソースドライバに至るまで接続される。
【００７１】
第８ソースドライバからのスタートパルス出力信号ＳＰＯは、フレキシブル基板５の配線を通り、コントローラ回路６の端子ＳＳＰＯに入力される。
【００７２】
また、ソースドライバＬＳＩチップ１における電源端子Ｖｃｃと端子ＧＮＤライン、６４ビツト階調表示用の電圧Ｖｒｅｆ １〜９、液晶パネル４ヘの印加電圧調整用電圧ＶＬＳ及びラッチ信号ＬＳが共通信号として、コントローラ回路６から第１ソースドライバ〜第８ソースドライバの各ソースドライバＬＳＩチップ１…に供給されている。
【００７３】
一方、ゲートドライバＬＳＩチップ２・２についても、同様にＴＣＰ３…に搭載され、液晶パネル４の端子及びフレキシブル基板５に電気的に接続されている。
【００７４】
また、コントローラ回路６から、ゲートドライバ用クロック信号ＧＣＫ及びゲートドライバ用スタートパルス信号ＧＳＰＩが、第１ゲートドライバのゲートドライバＬＳＩチップ２に入力されている。
【００７５】
そして、第１ゲートドライバからのゲートドライバ用クロック信号ＧＣＫが、後述する図９に示すように、端子ＧＣＫｏｕｔ から出力されると共に、ゲートドライバ用スタートパルス信号ＧＳＰＯが端子ＧＳＰｏｕｔ から出力され、次段の第２ゲートドライバに入力されている。最終段の第２ゲートドライバのゲートドライバＬＳＩチップ２からのゲートドライバ用スタートパルス信号ＧＳＰＯは、コントローラ回路６に入力される。また、ゲートドライバＬＳＩチップ２の電源端子Ｖｃｃ、ＧＮＤライン、及び液晶パネル印加用の電圧Ｖｒｅｆ １・２が共通信号として、コントローラ回路６から各ゲートドライバＬＳＩチップ２・２に供給されている。
【００７６】
このように、本実施の形態では、ソースドライバＬＳＩチップ１…においては、コントローラ回路６からのクロック信号ＣＫ及びスタートパルス入力信号ＳＰＩは、各第１ソースドライバ〜第８ソースドライバへ縦続して入出力されると共に、映像データ信号Ｒ・Ｇ・Ｂについても、各第１ソースドライバ〜第８ソースドライバへ縦続して入出力されるようになっている。
【００７７】
また、ゲートドライバＬＳＩチップ２・２においては、コントローラ回路６からのゲートドライバ用クロック信号ＧＣＫ及びゲートドライバ用スタートパルス信号ＧＳＰＩは、各第１ゲートドライバ及び第２ゲートドライバに縦続して入出力されるようになっている。
【００７８】
したがって、上記コントローラ回路６からのソースドライバへのスタートパルス入力信号ＳＰＩ及び映像データ信号Ｒ・Ｇ・Ｂ、並びにコントローラ回路６からのゲートドライバへのゲートドライバ用スタートパルス信号ＧＳＰＩは、本発明の半導体装置へ縦続して伝搬される信号となっている。また、コントローラ回路６からのソースドライバへのクロック信号ＣＫ、及びコントローラ回路６からのゲートドライバへのゲートドライバ用クロック信号ＧＣＫは、本発明の半導体装置へ縦続して伝搬される基準信号となっている。
【００７９】
次に、ソースドライバＬＳＩチップ１の回路について、図１に基づいて詳細にに説明する。
【００８０】
上記ソースドライバＬＳＩチップ１は、６４階調表示を行うものであり、１００画素×３（ＲＧＢ）を駆動するものである。なお、これは、従来技術に記載のものと同じである。
【００８１】
ソースドライバＬＳＩチップ１の回路構成は、図１に示すように、シフトレジスタ回路１１、半周期遅延手段及び反転手段としての入力反転バッファ回路１２、半周期遅延手段としてのクロック半周期遅延回路１３、データラッチ回路１４、サンプリングメモリ回路１５、半周期遅延手段としてのクロック半周期遅延回路１６、ホールドメモリ回路１７、基準電源発生回路１８、ＤＡコンバータ回路１９、及び出力回路２０を有している。
【００８２】
なお、従来のソースドライバＬＳＩチップとの相違点は、クロック信号ＣＫが、端子ＣＫｉｎから入力された後、入力反転バッファ回路１２を通り、反転してシフトレジスタ回路１１のクロックになること、スタートパルスＳＰＩ信号が、シフトレジスタ回路１１にてシフトされ、端子ＳＰｏｕｔ から出力される前に、クロックを半周期遅延させるクロック半周期遅延回路１３を介して出力されること、及び各６ビットの映像データ信号Ｒ・Ｇ・Ｂにおける、入力された後であってデータラッチ回路１４に入る前の信号を、先と同様にクロックを半周期遅延させるクロック半周期遅延回路１６に導き、このクロック半周期遅延回路１６を介して、端子Ｒ１−６ｏｕｔ・Ｇ１−６ｏｕｔ・Ｂ１−６ｏｕｔから出力させることである。
【００８３】
上記構成のソースドライバＬＳＩチップ１では、図１に示すように、先ず、クロック信号ＣＫが、端子ＣＫｉｎから入力されると、入力反転バッファ回路１２にてクロックが反転され、クロック反転信号／ＣＫとなる。そして、映像データ信号Ｒ・Ｇ・Ｂの水平同期信号に同期を取ったスタートパルス信号ＳＰＩが端子ＳＰｉｎから入力されると、このスタートパルス信号ＳＰＩのハイレベル期間に入力された最初のクロック反転信号／ＣＫの立ち下がりから、シフトを開始する。
【００８４】
シフトレジスタ回路１１をシフトしたスタートパルス入力信号ＳＰＩは、最終段からクロックを半周期遅延させるクロック半周期遅延回路１３によってクロックを半周期遅延し、スタートパルス出力信号ＳＰＯとして、端子ＳＰｏｕｔ から出力され、次の第２ソースドライバにおけるソースドライバＬＳＩチップ１の端子ＳＰｉｎに入力される。
【００８５】
映像データ信号Ｒ・Ｇ・Ｂは、ＲＧＢ各々６ビットで構成され、クロック信号ＣＫの立ち下がりに同期を取り、コントローラ回路６から第１ソースドライバのにおけるソースドライバＬＳＩチップ１の端子Ｒ１−６ｉｎ ・Ｇ１−６ｉｎ ・Ｂ１−６ｉｎ に入力される。これら映像データ信号Ｒ・Ｇ・Ｂは、データラッチ回路１４にて一時的にラッチされた後、サンプリングメモリ回路１５に送られる。
【００８６】
上記各６ビットの映像データ信号Ｒ・Ｇ・Ｂは、データラッチ回路１４に入力されると共に、クロックを半周期遅延させるクロック半周期遅延回路１６にも入力され、このクロック半周期遅延回路１６を介して、端子Ｒ１−６ｏｕｔ・Ｇ１−６ｏｕｔ・Ｂ１−６ｏｕｔから出力され、次の第２ソースドライバにおけるソースドライバＬＳＩチップ１の端子Ｒ１−６ｉｎ ・Ｇ１−６ｉｎ ・Ｂ１−６ｉｎ に各々入力される。
【００８７】
このクロック信号ＣＫとスタートパルス入力信号ＳＰＩと映像データ信号Ｒ・Ｇ・Ｂとの関係を、図４（ａ）〜（ｆ）に基づいて説明する。
【００８８】
先ず、クロック信号ＣＫが入力されると（図４（ａ））、入力反転バッファ回路１２にて反転し、クロック反転信号／ＣＫとなる（図４（ｄ））。次いで、スタートパルス入力信号ＳＰＩのハイレベル期間のクロック反転信号／ＣＫの最初の立ち下がりからシフトレジスタ回路１１でのスタートパルスＳＰＩ信号のシフトを開始し、１個のソースドライバが対応する１００画素分のデータ（ＲＧＢの各６ビットがパラレルに送られている。）が送られるとスタートパルス出力信号ＳＰＯが出力される。ただし、この信号は、１００画素分のデータの最終段からクロックを半周期遅延させるクロック半周期遅延回路１３によってクロックが半周期遅延している（図４（ｅ））。
【００８９】
一方、映像データ信号Ｒ・Ｇ・Ｂもまた、クロック半周期遅延回路１６にて遅延されて出力される（図４（ｆ））。
【００９０】
この結果、第２ソースドライバへの入力時のタイミングにおいては、図５に示すように、クロックについてクロック反転信号／ＣＫが入力されるが、第２ソースドライバにおけるソースドライバＬＳＩチップ１の端子ＳＰｉｎへの入力されるスタートパルス出力信号ＳＰＯ、及び映像データ信号Ｒ・Ｇ・Ｂは、第１ソースドライバのクロック半周期遅延回路１３及びクロック半周期遅延回路１６にてクロックに関して半周期遅延をかけているため、クロック反転信号／ＣＫの立ち下がりに同期されて第２ソースドライバにおけるソースドライバＬＳＩチップ１に入力される。このため、クロック反転信号／ＣＫ、スタートパルス出力信号ＳＰＯ及び映像データ信号Ｒ・Ｇ・Ｂの位相は、第１ソースドライバ１と同じになる。
【００９１】
以上のように、奇数番目の第１ソースドライバ・第３ソースドライバ・第５ソースドライバ・第７ソースドライバ、及び偶数番目の第２ソースドライバ・第４ソースドライバ・第６ソースドライバ・第８ソースドライバの信号の各ソースドライバＬＳＩチップ１の入力端子での位相関係が同じとなるため、位相については第１ソースドライバにおけるソースドライバＬＳＩチップ１の動作で考えれば良い。
【００９２】
上述したクロック反転信号／ＣＫ又はクロック信号ＣＫ、スタートパルス入力信号ＳＰＩ及び映像データ信号Ｒ・Ｇ・Ｂが各ソースドライバＬＳＩチップ１…に入力されることによって、図１に示すように、サンプリングメモリ回路１５は、シフトレジスタ回路１１のスタートパルス入力信号ＳＰＩにおける図示しない各段のシフト出力信号により、時分割で送られてくる映像データ信号Ｒ・Ｇ・Ｂ各６ビットの計１８ビットをサンプリングし、ラッチ信号ＬＳが入力されるまで記憶する。
【００９３】
これら映像信号データは、次にホールドメモリ回路１７に入力され、映像データ信号Ｒ・Ｇ・Ｂの１水平期間のデータがホールドメモリ回路１７に入力された時点で、ラッチ信号ＬＳの立ち下がりにてラッチされる。そして、ホールドメモリ回路１７は、次の水平期間のデータがサンプリングメモリ回路１５からホールドメモリ回路１７に入力されるまでの間、データを保持し、その間に、これら映像信号データは次のＤＡコンバータ回路１９に出力される。
【００９４】
このとき、シフトレジスタ回路１１及びサンプリングメモリ回路１５は、次の水平期間の新たな映像データ信号Ｒ・Ｇ・Ｂの取り込みを行っている。
【００９５】
次に、基準電源発生回路１８は、前記コントローラ回路６の端子Ｖｒｅｆ１−９から出力されてソースドライバＬＳＩチップ１…の端子Ｖｒｅｆ１−９に入力される基準電圧を基に、例えば、抵抗分割により階調表示に用いる６４レベルの電圧を発生させる。
【００９６】
ＤＡコンバータ回路１９は、デジタルＲ・Ｇ・Ｂ各々６ビットで送られてきた映像データ信号Ｒ・Ｇ・Ｂをアナログ信号に変換する。そして、出力回路２０は、ソースドライバＬＳＩチップ１…の印加電圧調整用端子ＶＬＳから入力される液晶パネル４ヘの電圧により、６４レベルのアナログ信号を増幅し、Ｒ・Ｇ・Ｂにそれぞれ対応した出力端子Ｘｏ１−１００・Ｙｏ１−１００・Ｚｏ１−１００から液晶パネル４の図示しない端子へ出力する。
【００９７】
また、図１において、ソースドライバＬＳＩチップ１…の端子Ｖｃｃ及び端子ＧＮＤは、該ソースドライバＬＳＩチップ１…に供給される電源用端子である。
【００９８】
次に、本システム構成におけるクロック信号ＣＫの動作を、図６（ａ）〜（ｅ）に示すタイミングチャートにて説明する。なお、この説明において、縦続接続された第１ソースドライバ〜第８ソースドライバは、略同じ特性のソースドライバＬＳＩチップ１…であり、立ち上がり時の遅延時間をｔｄ１とし、立ち下がり時の遅延時間をｔｄ２とする。
【００９９】
前記コントローラ回路６から第１ソースドライバにクロック信号ＣＫが入力される。このクロック信号ＣＫは、第１ソースドライバ内にて反転され、クロック反転信号／ＣＫとして第２ソースドライバに入力される。以下、奇数番目の第１ソースドライバ・第３ソースドライバ・第５ソースドライバ・第７ソースドライバには、クロック信号ＣＫが入力され、偶数番目の第２ソースドライバ・第４ソースドライバ・第６ソースドライバ・第８ソースドライバには、反転したクロック反転信号／ＣＫが入力される。
【０１００】
ここで、例えば、図６（ｃ）に示す第３ソースドライバへの入力段階で見ると、コントローラ回路６からの出力（図６（ａ））に対して、立ち上がりはｔｄ２＋ｔｄ１の遅延となる一方、立ち下がりはｔｄ１＋ｔｄ２の遅延であることが分かる。つまり、ｔｄ１とｔｄ２とが異なっていても、奇数番目の第１ソースドライバ・第３ソースドライバ・第５ソースドライバ・第７ソースドライバに入力されるクロック波形は補正されて、コントーラ出力波形と同等になっていることが分かる。
【０１０１】
したがって、縦続接続においての遅延時間の違いの累積がないことから、本実施の形態によれば、クロックが高速化し、ソースドライバの縦続接続が増加しても、適切なクロックを最終ソースドライバである第８ソースドライバまで伝搬でき、誤動作の原因を排除することができる。
【０１０２】
ここで、前記入力反転バッファ回路１２は、例えば、通常、インバータとして使用されているＰチャネルＭＯＳとｎチャネルＭＯＳとの構成で実現できる。
【０１０３】
また、クロック半周期遅延回路１３・１６は、例えば、Ｄフリップフロップを用い、入力としてはシフトレジスタ回路１１の最終段からの出力やソースドライバＬＳＩチップ１…に入力された映像データ信号Ｒ・Ｇ・Ｂを入力し、ＤフリップフロップのクロックとしてはソースドライバＬＳＩチップ１…に入力されたクロック又は入力反転バッファ出力をさらに反転させた信号を入力することで、所望の出力が得られる。
【０１０４】
そして、これらをソースドライバＬＳＩチップ１…の出力端子から出力すれば良いので、入力反転バッファ回路１２及びクロック半周期遅延回路１３・１６を簡単な回路で実現でき、回路数を大幅に増やすことはない。
【０１０５】
ここで、本実施の形態の液晶表示装置モジュールの構造について説明する。
【０１０６】
本実施の形態の液晶表示装置モジュールでは、一部既に説明したように、ＴＣＰ３…の出力端子側は、図７に示すように、液晶パネル４の液晶ガラス基板４ａの上に設けられたＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ：インジウムすず酸化物）からなる端子４ｂに、例えば、ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ：異方性導電膜）４ｃを介して、熱圧着され電気的に接続されている。
【０１０７】
そして、クロック信号ＣＫについては、図２に示したように、フレキシブル基板５を介さないで配線している。このようにしたのは、従来技術でも説明したように、隣接したＴＣＰ配線を端部で重ね合わせて接続することにより、電気的に接続するためである。
【０１０８】
また、このソースドライバＬＳＩチップ１・１における側面方向に配されたクロック信号ＣＫのＴＣＰ配線３ａ・３ａを接続するために、図８に示すように、液晶パネル４の下ガラスである液晶ガラス基板４ａ上に画素用端子と同じＩＴＯからなるソースドライバ接続用配線（図８は、２本の場合を示す）４ｄを配置し、液晶ガラス基板４ａへ前記ＡＣＦ４ｃを介してＴＣＰ３・３を熱圧着する。これによって、電気的接続が同時に行われる。
【０１０９】
なお、今後、さらに信号が高速化したり、又はシステムの小型化の要求からのソースドライバの実装領域の縮小化のために、他の信号線もフレキシブル基板５を介さず上記方法にて配線することもあり得る。さらに、共通線である電源関係、電圧Ｖｒｅｆ 関係、ラッチ信号ＬＳ等の全ての信号を上記のようにＴＣＰ配線３ａからＴＣＰ配線３ａへ伝達させ、フレキシブル基板５を無くしても良い。この場合の共通信号及び電源関係の配線は、例えば、ソースドライバＬＳＩチップ１…内のデータ配線を使用して、チップの端子→チップ内のデータ配線→チップの端子→ＴＣＰ配線→次のチップの端子と通していけば良い。
【０１１０】
以上、ソースドライバＬＳＩチップ１…について述べてきたが、ゲートドライバＬＳＩチップ２・２へも本手法の適用は可能である。
【０１１１】
すなわち、ゲートドライバ側は、現在、特に高速ではないが、将来、高画素数化等で高速化された場合、図９に示すようにすれば良い。
【０１１２】
図９に示すゲートドライバＬＳＩチップ２は、シフトレジスタ回路３１、入力反転バッファ回路３２、クロック半周期遅延回路３３、レベルシフタ回路３４、出力回路３５からなっている。
【０１１３】
上記シフトレジスタ回路３１は、映像データ信号Ｒ・Ｇ・Ｂの水平同期信号に基づくスタートパルスをゲートドライバ用クロック信号ＧＣＫの反転信号であるゲートドライバ用クロック反転信号／ＧＣＫによりシフトし、前記液晶パネル４の画素を選択するための選択パルスを出力する。
【０１１４】
レベルシフタ回路３４は、上記選択パルスを液晶パネル４のＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）のＯＮ／ＯＦＦに必要な電圧レベルに変換を行うものである。出力回路３５は、上記信号を内蔵された図示しない出力バッファ回路にて増幅し、出力端子ＯＧ１ 〜ＯＧｎ から液晶パネル４ヘ出力するものである。
【０１１５】
このゲートドライバＬＳＩチップ２では、前記ソースドライバＬＳＩチップ１と手法は同じであるので詳述はしないが、先と同じようにゲートドライバ用クロック信号ＧＣＫをゲートドライバＬＳＩチップ２内部で半周期遅延手段及び反転手段としての入力反転バッファ回路３２により反転させ、シフトレジスタ回路３１のクロックとする。
【０１１６】
また、ゲートドライバ用スタートパルス入力信号ＧＳＰＩは、シフトレジスタ回路３１にてシフトした後、半周期遅延手段としてのクロック半周期遅延回路３３にて遅延を行い、端子ＧＳＰｏｕｔ からゲートドライバ用スタートパルス出力信号ＧＳＰＯとして、次の第２ゲートドライバにおけるゲートドライバＬＳＩチップ２のＧＳＰｉｎ端子に入力するものである。
【０１１７】
入力反転バッファ回路３２やクロック半周期遅延回路３３の実現手法や、各種配線の配線方法等は、先のソースドライバでの説明と同じである。
【０１１８】
なお、これまで説明してきた入力反転バッファ回路１２及び入力反転バッファ回路３２は、クロック信号ＣＫ又はゲートドライバ用クロック信号ＧＣＫを反転してクロック反転信号／ＣＫ又はゲートドライバ用クロック反転信号／ＧＣＫとするものであるが、これによって、結果的にクロック信号ＣＫを半周期遅延させたものとなっている。したがって、入力反転バッファ回路１２及び入力反転バッファ回路３２は、本発明の反転手段としての機能を有するものであるが、同時に半周期遅延手段としての機能を有していることにもなっている。
【０１１９】
また、これまで説明してきたクロック半周期遅延は、以下の場合でも良い。
クロック半周期遅延×（２ｎ＋１） （ｎ＝０、１、２、…）
さらに、クロック半周期遅延回路１３及びクロック半周期遅延回路１６並びにクロック半周期遅延回路３３の設置箇所についても、各縦続接続された各ソースドライバＬＳＩチップ１…及び各ゲートドライバＬＳＩチップ２・２の入力段階で同じ位相になればよく、これまでに説明した箇所に限定されるものではない。
【０１２０】
また、これまでの説明は、１相クロックを例示して説明してきたが、必ずしもこれに限らず、２相等の多相クロックでも容易に適用できる。
【０１２１】
さらに、上述の説明では、液晶表示装置モジュールを例に説明したが、本実施の形態のドライバは、複数の同一のドライバを縦続接続して、縦続されて伝搬される信号を転送するような装置に有効であり、液晶表示装置に限らず、例えば、プラズマディスプレイ等の他の表示装置における表示装置駆動回路にも適用可能である。
【０１２２】
以上、説明したように本実施の形態によれば、複数の同一の半導体装置を縦続接続してなるシステム構成において、縦続されて転送される信号波形を比較的簡単な回路の追加で、自動的に補正することになるため、システムの誤動作や動作停止等の状況を回避でき、信頼性の高いシステムを構築できる。
【０１２３】
そして、今後予想される高画素数、高分解能な表示装置において、信号の高速化及び縦続する半導体装置の増加に、大きな効果を発揮する。
【０１２４】
また、先述の最小許容時間等、仕様が厳しくなった時に効果を発揮することから、低電圧駆動や使用温度範囲の拡大にも効果があると共に、液晶パネル４周辺の小型化を実現するためのシステム設計や実装設計も容易になる。
【０１２５】
このように、本実施の形態の半導体装置のシステム構成、つまりソースドライバ又はゲートドライバでは、複数の同一のソースドライバＬＳＩチップ１…又はゲートドライバＬＳＩチップ２・２を縦続接続している。
【０１２６】
そして、これらソースドライバＬＳＩチップ１…に対してはスタートパルス入力信号ＳＰＩや映像データ信号Ｒ・Ｇ・Ｂからなる信号及びクロック信号ＣＫからなる基準信号を縦続して伝搬している。また、ゲートドライバＬＳＩチップ２・２に対してはゲートドライバ用スタートパルス信号ＧＳＰＩからなる信号やゲートドライバ用クロック信号ＧＣＫからなる基準信号を縦続して伝搬している。
【０１２７】
これらスタートパルス入力信号ＳＰＩや映像データ信号Ｒ・Ｇ・Ｂ及びクロック信号ＣＫは、各ソースドライバＬＳＩチップ１…において遅延を生じる。また、ゲートドライバ用スタートパルス信号ＧＳＰＩ及びゲートドライバ用クロック信号ＧＣＫは、各ゲートドライバＬＳＩチップ２・２において遅延を生じる。
【０１２８】
これらの遅延は本来、信号及び基準信号の立ち上がり時と立ち下がり時とで同じになるようにすべきものであるが、実際にはこれら遅延時間が異なる。この結果、末端の第８ソースドライバのソースドライバＬＳＩチップ１や第２ゲートドライバのゲートドライバＬＳＩチップ２においては、遅延時間の違いの累積により、信号及び基準信号の各ローレベル期間が短くなり、システムが誤動作や動作停止等を生じるおそれがある。
【０１２９】
しかし、本実施の形態では、各ソースドライバＬＳＩチップ１…には、入力反転バッファ回路１２及びクロック半周期遅延回路１３・１６が設けられており、これら入力反転バッファ回路１２及びクロック半周期遅延回路１３・１６によって、複数の縦続接続してなるソースドライバＬＳＩチップ１…に縦続して伝搬される信号及び基準信号が、これら各入力信号に対してクロック信号ＣＫの半周期分を遅延させて出力される。
【０１３０】
すなわち、スタートパルス入力信号ＳＰＩや映像データ信号Ｒ・Ｇ・Ｂからなる信号及びクロック信号ＣＫからなる基準信号を、入力信号に対してクロック信号ＣＫの半周期分だけ遅延させることにより、奇数番目のソースドライバＬＳＩチップ１…と偶数番目のソースドライバＬＳＩチップ１…とにおいて、信号及び基準信号の立ち上がり時と立ち下がり時とを入れ替えることが可能となる。そのため、各ソースドライバＬＳＩチップ１…において信号及び基準信号の遅延時間が信号の立ち上がり時と立ち下がり時とで異なっていても、それらを相殺して遅延時間の違いの累積を生じさせないようにすることができる。
【０１３１】
この結果、クロック信号ＣＫが高速化され、かつソースドライバＬＳＩチップ１…の縦続接続数が増加しても、適切なクロックを最末端の第８ソースドライバのソースドライバＬＳＩチップ１まで伝搬でき、誤動作の原因を排除することができる。
【０１３２】
また、これは、ゲートドライバＬＳＩチップ２・２についても同様である。
【０１３３】
したがって、複数の同一のソースドライバＬＳＩチップ１…又はゲートドライバＬＳＩチップ２・２を縦続接続する場合に、システムの誤動作や動作停止等の状況を回避でき、信頼性の高いシステムを構築し得るソースドライバＬＳＩチップ１…及びゲートドライバＬＳＩチップ２・２のシステム構成を提供することができる。
【０１３４】
また、本実施の形態の半導体装置のシステム構成では、ソースドライバＬＳＩチップ１…に縦続して伝搬されるクロック信号ＣＫを、入力信号に対して反転させる入力反転バッファ回路１２を備えているので、クロック信号ＣＫについては、入力反転バッファ回路１２が入力信号に対して反転させることにより、入力信号に対してクロック信号ＣＫの半周期分を遅延させる。すなわち、クロック信号ＣＫを反転することによってもクロック信号ＣＫの半周期分を遅延させることができ、最終的には基準信号の半周期分を遅延させることと同じ効果を得ることができる。
【０１３５】
したがって、半周期遅延手段には、スタートパルス入力信号ＳＰＩや映像データ信号Ｒ・Ｇ・Ｂ等の信号に対して純粋に基準信号の半周期分を遅延させる場合と、入力反転バッファ回路１２によるクロック信号ＣＫの反転によってクロック信号ＣＫの半周期分を遅延させる場合とがある。
【０１３６】
そして、これによって、スタートパルス入力信号ＳＰＩ及び映像データ信号Ｒ・Ｇ・Ｂ並びにクロック信号ＣＫを、入力信号に対してクロック信号ＣＫの半周期分だけ遅延させることにより、奇数番目のソースドライバＬＳＩチップ１…とと偶数番目のソースドライバＬＳＩチップ１…とにおいて、スタートパルス入力信号ＳＰＩ及び映像データ信号Ｒ・Ｇ・Ｂ並びにクロック信号ＣＫの立ち上がり時と立ち下がり時とを入れ替えることが可能となる。そのため、各ソースドライバＬＳＩチップ１…においてスタートパルス入力信号ＳＰＩ及び映像データ信号Ｒ・Ｇ・Ｂ並びにクロック信号ＣＫの遅延時間が信号の立ち上がり時と立ち下がり時とで異なっていても、それらを相殺して遅延時間の違いの累積を生じさせないようにすることができる。この結果、クロック信号ＣＫが高速化し、かつソースドライバＬＳＩチップ１…の縦続接続数が増加しても、適切なクロックを最末端の第８ソースドライバのソースドライバＬＳＩチップ１まで伝搬でき、誤動作の原因を排除することができる。
【０１３７】
また、上記のことは、ゲートドライバＬＳＩチップ２・２においても同様であり、半周期遅延手段は、ゲートドライバ用スタートパルス信号ＧＳＰＩを遅延させるクロック半周期遅延回路３３と、ゲートドライバ用クロック信号ＧＣＫを反転させる入力反転バッファ回路３２からなっている。これによって、ゲートドライバ用クロック信号ＧＣＫが高速化し、かつゲートドライバＬＳＩチップ２…の縦続接続数が増加しても、適切なクロックを最末端の第２ゲートドライバのゲートドライバＬＳＩチップ２まで伝搬でき、誤動作の原因を排除することができる。
【０１３８】
また、入力反転バッファ回路１２はクロック信号ＣＫを反転させるだけである一方、入力反転バッファ回路３２もゲートドライバ用クロック信号ＧＣＫを反転させるだけである。したがって、これら入力反転バッファ回路１２及び入力反転バッファ回路３２は、装置構成も簡単である。
【０１３９】
したがって、複数の同一のソースドライバＬＳＩチップ１…及びゲートドライバＬＳＩチップ２・２を縦続接続する場合に、システムの誤動作や動作停止等の状況を簡単な構成にて回避でき、信頼性の高いシステムを構築し得る半導体装置のシステム構成を提供することができる。
【０１４０】
また、本実施の形態の半導体装置のシステム構成では、縦続接続された複数の同一のソースドライバＬＳＩチップ１…に対して縦続伝搬されるスタートパルス入力信号ＳＰＩ及び映像データ信号Ｒ・Ｇ・Ｂ等の信号は、各第１ソースドライバ〜第８ソースドライバのソースドライバＬＳＩチップ１…における入出力の位相が同じである。
【０１４１】
この結果、各ソースドライバＬＳＩチップ１…毎に、縦続伝搬されるスタートパルス入力信号ＳＰＩ及び映像データ信号Ｒ・Ｇ・Ｂ等の信号の入出力の位相が揃うので、確実にシステムの誤動作や動作停止等の状況を回避でき、信頼性の高いシステムを構築し得る半導体装置のシステム構成を提供することができる。
【０１４２】
また、本実施の形態の半導体装置のシステム構成では、縦続接続された複数の同一のソースドライバＬＳＩチップ１…及びゲートドライバＬＳＩチップ２・２は、表示装置駆動回路を構成するものである。
【０１４３】
この結果、表示装置駆動回路において、複数の同一のソースドライバＬＳＩチップ１…及びゲートドライバＬＳＩチップ２・２を縦続接続する場合に、システムの誤動作や動作停止等の状況を回避でき、信頼性の高いシステムを構築し得る半導体装置のシステム構成を提供することができる。
【０１４４】
また、本実施の形態の半導体装置のシステム構成では、表示装置駆動回路は、液晶表示装置駆動回路となっている。
【０１４５】
この結果、表示装置駆動回路としての液晶表示装置駆動回路において、複数の同一のソースドライバＬＳＩチップ１…及びゲートドライバＬＳＩチップ２・２を縦続接続する場合に、システムの誤動作や動作停止等の状況を回避でき、信頼性の高いシステムを構築し得る半導体装置のシステム構成を提供することができる。
【０１４６】
また、本実施の形態の半導体装置のシステム構成では、液晶表示装置駆動回路は、ソースドライバとなっている。
【０１４７】
すなわち、第１ソースドライバ〜第８ソースドライバにおいては、映像データ信号Ｒ・Ｇ・Ｂの転送の高速化のためクロック信号ＣＫの高速度化が要求されるので、特に、末端の第８ソースドライバにおけるソースドライバＬＳＩチップ１においては、遅延時間の違いの累積により、スタートパルス入力信号ＳＰＩ及び映像データ信号Ｒ・Ｇ・Ｂ等の信号及びクロック信号ＣＫからなる基準信号の各ローレベル期間が短くなり、システムが誤動作や動作停止等を生じ易い。
【０１４８】
したがって、第１ソースドライバ〜第８ソースドライバに本半導体装置のシステム構成を採用することによって、液晶表示装置駆動回路としてのソースドライバにおいて、複数の同一のソースドライバＬＳＩチップ１…を縦続接続する場合に、映像データ信号Ｒ・Ｇ・Ｂの高速転送を可能とし、システムの誤動作や動作停止等の状況を回避でき、信頼性の高いシステムを構築し得る半導体装置のシステム構成を提供することができる。
【０１４９】
また、本実施の形態の半導体装置のシステム構成を用いた液晶表示装置モジュールは、表示装置駆動回路を構成するものであるか又はその表示装置駆動回路が液晶表示装置駆動回路である半導体装置のシステム構成からなっている。
【０１５０】
この結果、複数の同一のソースドライバＬＳＩチップ１…及びゲートドライバＬＳＩチップ２・２を縦続接続する場合に、システムの誤動作や動作停止等の状況を回避でき、信頼性の高いシステムを構築し得る半導体装置のシステム構成を用いた液晶表示装置モジュールを提供することができる。
【０１５１】
【発明の効果】
請求項１に係る発明の半導体装置のシステム構成は、以上のように、複数の縦続接続してなる半導体装置に縦続して伝搬される信号及び基準信号を、これら各入力信号に対して基準信号の半周期分を遅延させて出力させる半周期遅延手段が各半導体装置に設けられており、奇数番目の半導体装置と偶数番目の半導体装置とにおいて、信号及び基準信号の立ち上がり時と立ち下がり時とを入れ替えるものである。
【０１５２】
それゆえ、信号及び基準信号を、入力信号に対して基準信号の半周期分だけ遅延させることにより、奇数番目の半導体装置と偶数番目の半導体装置とにおいて、信号及び基準信号の立ち上がり時と立ち下がり時とを入れ替えることが可能となる。そのため、各半導体装置において信号及び基準信号の遅延時間が信号の立ち上がり時と立ち下がり時とで異なっていても、それらを相殺して遅延時間の違いの累積を生じさせないようにすることができる。この結果、基準信号が高速化され、かつ半導体装置の縦続接続数が増加しても、適切な基準信号を最末端の半導体装置まで伝搬でき、誤動作の原因を排除することができる。
【０１５３】
したがって、複数の同一の半導体装置を縦続接続する場合に、システムの誤動作や動作停止等の状況を回避でき、信頼性の高いシステムを構築し得る半導体装置のシステム構成を提供することができるという効果を奏する。
【０１５４】
請求項２に係る発明の半導体装置のシステム構成は、以上のように、複数の縦続接続してなる半導体装置に縦続して伝搬される信号及び基準信号を、これら各入力信号に対して基準信号の半周期分を遅延させて出力させる半周期遅延手段が各半導体装置に設けられると共に、上記半周期遅延手段は、上記半導体装置に縦続して伝搬される基準信号を、入力信号に対して反転させる反転手段を備えており、奇数番目の半導体装置と偶数番目の半導体装置とにおいて、信号及び基準信号の立ち上がり時と立ち下がり時とを入れ替えるものである。
【０１５５】
それゆえ、半周期遅延手段は、上記半導体装置に縦続して伝搬される基準信号を、入力信号に対して反転させる反転手段を備えているので、基準信号については、反転手段が入力信号に対して反転させることにより、入力信号に対して基準信号の半周期分を遅延させる。すなわち、基準信号を反転することによっても基準信号の半周期分を遅延させることができ、最終的には基準信号の半周期分を遅延させることと同じ効果を得ることができる。
【０１５６】
したがって、信号及び基準信号を、入力信号に対して基準信号の半周期分だけ遅延させることにより、奇数番目の半導体装置と偶数番目の半導体装置とにおいて、信号及び基準信号の立ち上がり時と立ち下がり時とを入れ替えることが可能となる。そのため、各半導体装置において信号及び基準信号の遅延時間が信号の立ち上がり時と立ち下がり時とで異なっていても、それらを相殺して遅延時間の違いの累積を生じさせないようにすることができる。この結果、基準信号が高速化し、かつ半導体装置の縦続接続数が増加しても、適切な基準信号を最末端の半導体装置まで伝搬でき、誤動作の原因を排除することができる。
【０１５７】
また、反転手段は、基準信号を反転させるだけであるので、装置構成も簡単である。
【０１５８】
したがって、複数の同一の半導体装置を縦続接続する場合に、システムの誤動作や動作停止等の状況を簡単な構成にて回避でき、信頼性の高いシステムを構築し得る半導体装置のシステム構成を提供することができるという効果を奏する。請求項３に係る発明の半導体装置のシステム構成は、以上のように、請求項１又は請求項２記載の半導体装置のシステム構成において、縦続接続された複数の同一の半導体装置に対して縦続伝搬される信号は、各半導体装置における入出力の位相が同じであるものである。
【０１５９】
それゆえ、各半導体装置毎に、縦続伝搬される信号の入出力の位相が揃うので、確実にシステムの誤動作や動作停止等の状況を回避でき、信頼性の高いシステムを構築し得る半導体装置のシステム構成を提供することができるという効果を奏する。
【０１６０】
請求項４に係る発明の半導体装置のシステム構成は、以上のように、請求項１、２又は３記載の半導体装置のシステム構成において、縦続接続された複数の同一の半導体装置は、表示装置駆動回路を構成するものである。
【０１６１】
それゆえ、表示装置駆動回路において、各請求項１、２又は３記載の半導体装置のシステム構成において得られる作用効果を有することが可能となるという効果を奏する。
【０１６２】
請求項５に係る発明の半導体装置のシステム構成は、以上のように、請求項４記載の半導体装置のシステム構成において、前記表示装置駆動回路は、液晶表示装置駆動回路である。
【０１６３】
それゆえ、表示装置駆動回路としての液晶表示装置駆動回路において、各請求項１、２又は３記載の半導体装置のシステム構成において得られる作用効果を有することが可能となるという効果を奏する。
【０１６４】
請求項６に係る発明の半導体装置のシステム構成は、以上のように、請求項５記載の半導体装置のシステム構成において、前記液晶表示装置駆動回路は、ソースドライバである。
【０１６５】
すなわち、ソースドライバにおいては、映像データ信号の転送の高速化のため基準信号の高速度化が要求されるので、特に、末端の半導体装置においては、遅延時間の違いの累積により、信号及び基準信号の各ローレベル期間が短くなり、システムが誤動作や動作停止等を生じ易い。
【０１６６】
したがって、ソースドライバに本半導体装置のシステム構成を採用することによって、液晶表示装置駆動回路としてのソースドライバにおいて、複数の同一のソースドライバを縦続接続する場合に、映像データ信号の高速転送を可能とし、システムの誤動作や動作停止等の状況を回避でき、信頼性の高いシステムを構築し得る半導体装置のシステム構成を提供することができるという効果を奏する。
【０１６７】
請求項８に係る発明の半導体装置のシステム構成を用いた液晶表示装置モジュールは、以上のように、請求項４又は請求項５に記載の半導体装置のシステム構成を用いたものである。
【０１６８】
それゆえ、複数の同一の半導体装置を縦続接続する場合に、システムの誤動作や動作停止等の状況を回避でき、信頼性の高いシステムを構築し得る半導体装置のシステム構成を用いた液晶表示装置モジュールを提供することができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明における半導体装置のシステム構成及びこの半導体装置のシステム構成を用いた液晶表示装置モジュールの実施の一形態を示すものであり、ソースドライバＬＳＩチップの構成を示すブロック図である。
【図２】上記液晶表示装置モジュールにおける半導体装置のシステム構成を示す平面図である。
【図３】上記ソースドライバＬＳＩチップにおけるコントローラ回路の各端子を示す説明図である。
【図４】上記奇数番目のソースドライバにおけるソースドライバＬＳＩチップの各種信号を示すタイミングチャートである。
【図５】上記各ソースドライバにおける入出力信号を示すタイミングチャートである。
【図６】上記各ソースドライバにおけるクロック信号の立ち上がり時及び立ち下がり時における遅延状況を示すタイミングチャートである。
【図７】上記液晶表示装置モジュールにおける液晶パネルのＴＣＰへの搭載状態を示す断面図である。
【図８】上記液晶表示装置モジュールにおける液晶パネルのＴＣＰ間の接続状態を示す平面図である。
【図９】上記液晶表示装置モジュールにおけるゲートドライバＬＳＩチップの構成を示すブロック図である。
【図１０】従来の半導体装置のシステム構成及びこの半導体装置のシステム構成を用いた液晶表示装置モジュールを示すものであり、液晶表示装置モジュールにおける半導体装置のシステム構成を示す平面図である。
【図１１】上記液晶表示装置モジュールにおけるソースドライバＬＳＩチップの構成を示すブロック図である。
【図１２】上記各ソースドライバにおけるクロック信号の立ち上がり時及び立ち下がり時における遅延状況を示すタイミングチャートである。
【符号の説明】
１ ソースドライバＬＳＩチップ（半導体装置）
２ ゲートドライバＬＳＩチップ（半導体装置）
３ ＴＣＰ
４ 液晶パネル
５ フレキシブル基板
６ コントローラ回路
１２ 入力反転バッファ回路（半周期遅延手段、反転手段）
１３ クロック半周期遅延回路（半周期遅延手段）
３２ 入力反転バッファ回路（半周期遅延手段、反転手段）
３３ クロック半周期遅延回路（半周期遅延手段）
Ｒ・Ｇ・Ｂ 映像データ信号（信号）
ＣＫ クロック信号（基準信号）
／ＣＫ クロック反転信号（基準信号）
ＳＰＩ スタートパルス入力信号（信号）
ＧＣＫ ゲートドライバ用クロック信号（基準信号）
／ＧＣＫ ゲートドライバ用クロック反転信号（基準信号）
ＧＳＰＩ ゲートドライバ用スタートパルス入力信号（信号）
Claims (8)
- 複数の同一の半導体装置が縦続接続されると共に、これら半導体装置に縦続して伝搬される信号及び基準信号が、各半導体装置において遅延を生じ、かつその遅延時間が信号の立ち上がり時と立ち下がり時とで異なる半導体装置のシステム構成において、
上記複数の縦続接続してなる半導体装置に縦続して伝搬される信号及び基準信号を、これら各入力信号に対して基準信号の半周期分を遅延させて出力させる半周期遅延手段が各半導体装置に設けられており、奇数番目の半導体装置には上記基準信号としてクロック信号が入力され、偶数番目の半導体装置には上記クロック信号を反転したクロック反転信号が入力されることを特徴とする半導体装置のシステム構成。 - 複数の同一の半導体装置が縦続接続されると共に、これら半導体装置に縦続して伝搬される信号及び基準信号が、各半導体装置において遅延を生じ、かつその遅延時間が信号の立ち上がり時と立ち下がり時とで異なる半導体装置のシステム構成において、
上記複数の縦続接続してなる半導体装置に縦続して伝搬される信号及び基準信号を、これら各入力信号に対して基準信号の半周期分を遅延させて出力させる半周期遅延手段が各半導体装置に設けられると共に、
上記半周期遅延手段は、上記半導体装置に縦続して伝搬される基準信号を、入力信号に対して反転させる反転手段を備えており、
奇数番目の半導体装置には上記基準信号としてクロック信号が入力され、偶数番目の半導体装置には上記クロック信号を反転したクロック反転信号が入力されることを特徴とする半導体装置のシステム構成。 - 縦続接続された複数の同一の半導体装置に対して縦続伝搬される信号は、各半導体装置における入出力の位相が同じであることを特徴とする請求項１又は請求項２記載の半導体装置のシステム構成。
- 縦続接続された複数の同一の半導体装置は、表示装置駆動回路を構成するものであることを特徴とする請求項１、２又は３記載の半導体装置のシステム構成。
- 前記表示装置駆動回路は、液晶表示装置駆動回路であることを特徴とする請求項４記載の半導体装置のシステム構成。
- 前記液晶表示装置駆動回路は、ソースドライバであることを特徴とする請求項５記載の半導体装置のシステム構成。
- 前記信号は、スタートパルス信号および映像データ信号であることを特徴とする請求項１ないし６の何れか１項に記載の半導体装置のシステム構成。
- 請求項４又は請求項５に記載の半導体装置のシステム構成を用いた液晶表示装置モジュール。
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